JP2013033981A - 基板導通を利用した積重ねダイ式の構成をもつ集積回路 - Google Patents

基板導通を利用した積重ねダイ式の構成をもつ集積回路 Download PDF

Info

Publication number
JP2013033981A
JP2013033981A JP2012207994A JP2012207994A JP2013033981A JP 2013033981 A JP2013033981 A JP 2013033981A JP 2012207994 A JP2012207994 A JP 2012207994A JP 2012207994 A JP2012207994 A JP 2012207994A JP 2013033981 A JP2013033981 A JP 2013033981A
Authority
JP
Japan
Prior art keywords
integrated circuit
die
substrate
power supply
circuit die
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2012207994A
Other languages
English (en)
Inventor
Thaddeus John Gabara
ジョン ガバラ ザデウス
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Agere Systems LLC
Original Assignee
Agere Systems LLC
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Agere Systems LLC filed Critical Agere Systems LLC
Publication of JP2013033981A publication Critical patent/JP2013033981A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/50—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor for integrated circuit devices, e.g. power bus, number of leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04042—Bonding areas specifically adapted for wire connectors, e.g. wirebond pads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/0601—Structure
    • H01L2224/0603—Bonding areas having different sizes, e.g. different heights or widths
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73257—Bump and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/0651—Wire or wire-like electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06513—Bump or bump-like direct electrical connections between devices, e.g. flip-chip connection, solder bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06527—Special adaptation of electrical connections, e.g. rewiring, engineering changes, pressure contacts, layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H01L2225/06562—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking at least one device in the stack being rotated or offset
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01004—Beryllium [Be]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01015—Phosphorus [P]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01047—Silver [Ag]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1305—Bipolar Junction Transistor [BJT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/30107—Inductance

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

【課題】積重ねダイ式の集積回路で使用するのに適した基板導通技術を提供すること。
【解決手段】集積回路が、積み重ねて配置された複数の集積回路のダイを備え、積重ねの頂部のダイを除く任意のダイが、それ自身および追加のダイ少なくとも１つのための電流を基板導通により担持する。１つの形態では、積重ねの底部のダイを除く各ダイが、下側のダイのバスまたはその他の電源導体を介して基板導通によりその電源電流を担持する。
【選択図】図２

Description

本発明は、概して集積回路に関し、より具体的には基板導通の仕組みを介して集積回路内で電源を接続するための技術に関する。
一般的な基板導通の仕組みでは、電流は集積回路ダイ上に設けられた電界効果装置から集積回路のダイの基板を経由してＶＳＳ電源に流れる。これが、ダイの表側に必要なＶＳＳのボンド・パッドの数を削減し、ある場合には、このようなボンド・パッドが完全に不必要になり、有利である。基板導通は、電源線インダクタンスの減少並びにリンギングおよびグラウンド・バウンスの軽減を含むその他の利点も提供する。単一ダイの基板導通の仕組みが、１９９０年８月７日に発明者Ｔ．Ｊ．Ｇａｂａｒａ名で発行され、「集積回路電源コンタクト（Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ Ｐｏｗｅｒ Ｓｕｐｐｌｙ Ｃｏｎｔａｃｔ）」と題され、その開示内容が参照として本明細書に組み込まれている米国特許第４，９４７，２２８号に非常に詳しく説明されている。
図１に図示されているのは、上述の米国特許に説明されているタイプの従来形単一ダイ基板導通の仕組みの一例である。この図面および本明細書中のこの他の図面は、説明を明確にするためにかなり簡素化されていることを理解されたい。図示のように、集積回路１００は、その上にｐ型エピタキシャル層１０４が形成されるＰ＋基板１０２を含む。エピタキシャル層は基板に関して軽度にドープされており、したがって高抵抗層を提供している。本例ではｐ型導通性のタブ領域１０６が、エピタキシャル層１０４内に形成され、Ｐ＋の高度にドープされた、タブ・タイ１０８が、タブ領域１０６に形成される。タブ・タイ１０８は、集積回路のＶＳＳバス１１０に接続されており、そのバスはこの簡素化された図面では明示的に示されていない電界効果装置の端子に結合されている。集積回路１００は、ＶＤＤボンド・パッド１１２および信号ボンド・パッド１１４をさらに含みそれらは、ＶＤＤボンディング・ワイヤ１１６および信号ボンディング・ワイヤ１１８にそれぞれ結合されている。ＶＤＤボンディング・ワイヤ１１６、ＶＤＤボンド・パッド１１２、信号ボンディング・ワイヤ１１８、信号ボンド・パッド１１４および、ＶＳＳバス１１０と、Ｐ＋のタブ・タイ１０８とｐ−のタブ１０６とによって形成されている基板導通パスは、ダイの上で何度も反復される。
図１には示されていないが、基板１０２の裏側に、つまり基板のエピタキシャル層に対向する側に金属層を形成してもよい。このような金属層は、これも図示していないが集積回路に外付けされるＶＳＳ電源に結合されている。
図１の仕組みでは、電流ＩはＶＤＤボンディング・ワイヤ１１６を経由して集積回路に外付けされるＶＤＤ電源から、ＶＤＤボンド・パッド１１２を通って電界効果装置の端子に流れて集積回路を通過する。説明を簡単にするために、電流は信号ボンディング・ワイヤ１１８などの信号リード線を経由して、集積回路にあるいは集積回路から流入または流出せず、電流Ｉは、電界効果装置のその他の端子からＶＳＳバス１１０に流れるものと仮定する。電流Ｉは、ＶＳＳバスからタブ・タイ１０８、ｐ型タブ１０６およびエピタキシャル層１０４、そして最後に基板１０２を通過して、図面には示されていないが外付けされるＶＳＳ電源に流れる。基板導通の方向は、矢印１２０によって示されている。したがってこの基板導通の仕組みでは、電界効果装置からのＶＳＳ電流は、ＶＳＳボンディング・ワイヤを通してよりむしろ基板１０２を通して流れる。
従来の基板導通の問題は、単一ダイの集積回路を念頭に技術が開発されたことである。近年積重ねダイ式の構成を利用する集積回路が多数開発されてきたが、その構成では多数の集積回路のダイが、相互に積み重ねられ、隣接するダイが少なくとも部分的に重なっている。上述した単一ダイの基板導通の利点は積重ねダイの状況でも望ましいはずであるが、基板導通を提供することができるのかあるいはどのようにして提供することができるのか従来から明らかではなかった。
米国特許第４，９４７，２２８号
したがって積重ねダイ式の構成を有する集積回路で基板導通を設けるための技術に対する必要性が存在する。
本発明は、積重ねダイ式の集積回路で使用するのに適した基板導通技術を提供する。
本発明の一態様によれば集積回路は、積重ね状に配置された複数の集積回路のダイを含み、積重ねの頂部のダイを除く任意のダイが、基板導通を介してそれ自体および積重ねへの追加のダイ少なくとも１つのための電流を担持する。
第１の例示的実施形態では、集積回路は、第１の基板および第１の基板の一部分を覆って形成されている第１の電源導体を有する第１の集積回路のダイと、第２の基板および第２の基板の一部分を覆って形成されている第２の電源導体を有する第２の集積回路のダイとを有する。第２の集積回路のダイは、第１の集積回路のダイの上に積み重ねられかつ少なくとも部分的に重なり合っている。第１の集積回路のダイの第１の電源導体は、第２の集積回路のダイの第２の基板に導通可能に結合されている。第２の集積回路のダイに関連する電源電流は、第１の集積回路のダイの第１の電源導体を経由して第２の基板を通る基板導通により担持される。第１の集積回路のダイに関連する電源電流は第１の基板を通る基板導通によって担持される。
集積回路は、第３の基板および第３の基板の一部を覆って形成される第３の電源導体を有する少なくとも１つの追加の集積回路のダイをさらに含むことがあり、その第３の集積回路のダイは、第２の集積回路のダイの上に積み重ねられかつ少なくとも部分的に重なり合っている。この場合、第２の集積回路のダイの第２の電源導体が第３の集積回路のダイの第３の基板に導通可能に結合されることもあり、第３の集積回路のダイに関連する電源電流は、第２の集積回路のダイの第２の電源導体を経由して第３の基板を通る基板導通により担持されることもある。
したがって本実施形態では、第１および第２の集積回路のダイは、Ｎ個の積み上げられた集積回路のダイのうちの２つのこともあり、ここでＮは２より大きく、積重ねの底部のダイを除く各ダイが、基板導通によりその下側のダイの電源導体に関する電源電流を担持する。
第２の例示的実施形態では、ここでも集積回路は、第１の基板および第１の基板の一部分を覆って形成されている第１の電源導体を有する第１の集積回路のダイと、第２の基板および第２の基板の一部分を覆って形成されている第２の電源導体を有する第２の集積回路のダイとを有し、第２の集積回路のダイは、第１の集積回路のダイの上に積み重ねられかつ少なくとも部分的に重なり合っている。しかしこの実施形態では、第２の集積回路のダイに関連する電源電流は、第１の集積回路のダイの第１の電源導体を介して第１および第２の基板を通る基板導通により担持される。これは、第１の集積回路のダイの第１の基板が第２の集積回路のダイの第２の基板に向き合うように第１および第２の集積回路のダイを背中合わせの構成で積み重ねることによって実現できる。第１の集積回路のダイの第１の基板は、銀エポキシ等の導電金属の層を介して第２の集積回路のダイの第２の基板に結合されてもよい。この実施形態では、第１の集積回路内での電源電流の流れは、第１の基板の表面から第１の電源導体に向かう方向にあることもあり、この方向は前述の第１の例示的実施形態における電源電流の流れ方向に対向するものである。
本発明は、これら例示的実施形態において、必要とする電源ボンド・パッドの数の削減などの単一ダイの基板導通の利点を積重ねダイ式の構成で得ることを可能にしている。
従来式基板導通をもつ単一ダイの集積回路の簡素化した断面図である。 本発明の第１の例示的実施形態による基板導通をもつ積重ねダイ式の集積回路の簡素化した断面図である。 本発明の第２の例示的実施形態による基板導通をもつ積重ねダイ式の集積回路の簡素化した断面図である。 フリップチップ・ボール・グリッド・アレー（ＢＧＡ）を使用した、図３に示すタイプの積重ねダイ式集積回路の具体的な一実施例を示す図である。 概して図２の実施形態にそれぞれ対応しているが、対向する導通のタイプを使用して実施される本発明の実施形態を示す図である。 概して図３の実施形態にそれぞれ対応しているが、対向する導通のタイプを使用して実施される本発明の実施形態を示す図である。
本明細書では、いくつかの例示的な積重ねダイ式集積回路およびそのような回路で実施される基板導通の仕組みを念頭に本発明を説明する。ただし、示される具体的な仕組みは説明に役立つ例証としてのみ提供されるものでどんな形であれ本発明の範囲を限定するものではないことを理解されたい。その他積重ねダイ式集積回路の構成において、ＶＳＳボンド・パッドの数の削減、または単一ダイの集積回路の基板導通に一般的に伴うその他の利点を得ることが望まれるが、本発明による技法が多種多様な回路構成で利用可能であることが明らかになるであろう。
図２は、本発明の第１の例示的実施形態による基板導通を備える積重ねダイ式集積回路２００を示している。本実施形態では、集積回路２００は一般的に積重ね状に配置された複数の集積回路のダイを含み、積重ねの底部のダイを除く各ダイが基板導通によりその下側のダイの電源導体を介してその電源電流を担持する。より具体的には、積重ねダイ式集積回路２００は、Ａ、ＢおよびＣと表示され積重ね状に配置された個別のダイ３つを含み、ダイＡは積重ねの第１、つまり底部のダイであり、ダイＢは積重ねの第２のダイであり少なくとも部分的にダイＡと重なり合い、ダイＣは積重ねの第３、つまり頂部のダイであり少なくとも部分的にダイＢと重なり合っている。底部のダイＡを除く各ダイは、基板導通により下側ダイの電源導体を介してその電源電流を担持する。すなわち、ダイＣは、そのＶＳＳ電源電流を基板導通によりダイＢのＶＳＳ電源導体を介して担持し、ダイＢは、そのＶＳＳ電源電流を基板導通によりダイＡのＶＳＳ電源導体を介して担持する。
底部のダイ、ダイＡも基板導通を介してその電源電流を担持するが、下側のダイのＶＳＳ電源導体を介してではなく、図示されていないがＶＳＳ電源との接続を介してである。
周知のように、任意の集積回路のためのＶＳＳ電源は、回路グラウンドまたはその他のグラウンド電位を含むこともある。本明細書で使用する「ＶＳＳ電源」または「電源」という用語は、正または負の電位に加えてグラウンドを含むものとする。
本明細書において「積重ね」という用語は、複数の集積回路のダイが、少なくとも一部で互いに重なり合っている方式で構成されている任意の仕組みを含むがこれに限定されないことを理解されたい。したがって、図２に例示的に示すようにダイは、積重ねの底部から頂部に向かってその寸法を減少する必要はない。むしろダイの寸法は、底部から頂部に向かって増加するか実質的に均一である可能性もある。また任意のダイは、その下側または上側のダイと完全に重なり合う必要はなく、したがって多種多様な部分的重なり合い配置が企図されている。
本明細書で説明する例示的実施形態では任意の基板は、集積回路のダイの表側と裏側の間に形成された導電性パスの部分を含むとみなされることもある。本発明ではそのような仕組みを必要としないが、この導電性パスは、導電性パスでの電圧降下が減少するように最大のコンダクタンス（最小抵抗）をもって理想的に設計されるものとする。
例えば図２で、前述のように、ｐ型ドーパント材料の様々な層およびＶＳＳバス２１０Ａを含むいくつかの構成要素によって形成されるダイＡ内の導通パスが、基板導通電流２２０Ａを導通させる。ｐ型タブ２０６Ａおよびエピタキシャル層２０４Ａのようなｐ型ドーパント材料のいくつかの層を、軽度にドープしたｐ型濃度で形成することがある。これら２つの層（２０４Ａ、２０６Ａ）は、残りのｐ型層（２０２Ａおよび２０８Ａ）に比べ一般的により低コンダクタンス（高抵抗）を有することになり、その結果導通パス内で好ましくない電圧降下が発生することがある。
導通性パスの電圧降下は、例えば層２０４Ａおよび２０６Ａ内部のｐ型ドーパント濃度を当技術分野で周知の処理方法を使用して選択的に増加することによって下げることができる。他の例として、Ｐ＋タブ・タイ２０８Ａを形成するドーパントの注入を、Ｐ＋タブ・タイ２０８Ａが物理的にＰ＋基板２０２Ａに接するようにダイのさらに奥に達するまで行うことができ、それによって導電性パスが最大コンダクタンス（最小抵抗）を有することを可能になる。さらに他の例は、Ｐ＋を埋め込んだ層（図示せず）をＰ＋タブ・タイ２０８Ａの下側に配置することである。通常の処理段階で埋め込んだ層内のｐ型ドーパントが拡散し（排斥され）、Ｐ＋タブ・タイ２０８ＡをＰ＋基板２０２Ａに結合し伝導性パスのコンダクタンスを増加させる。
図２の積重ねダイ式集積回路２００の底部のダイＡは、Ｐ＋基板２０２Ａ、軽度にドープされたｐ型エピタキシャル層２０４Ａ、ｐ型タブ２０６Ａ、Ｐ＋タブ・タイ２０８Ａ、ＶＳＳバス２１０Ａ、ＶＤＤボンド・パッド２１２Ａ、信号ボンド・パッド２１４Ａ、ＶＤＤボンディング・ワイヤ２１６Ａ、および信号ボンディング・ワイヤ２１８Ａを含む。これらの構成要素は、図１の従来型単一ダイ式集積回路１００の対応する構成要素と同様の方式で構成されている。導電性の付加物２２５Ａが、基板２０２Ａと上記外付けのＶＳＳ電源を接続する。図示されてはいないが、基板２０２Ａの裏に、つまり基板のエピタキシャル層２０４Ａと対向する側に金属層が形成されることもある。このような金属層は、外付けのＶＳＳ電源に結合されることもある。導電性付加物２２５Ａが、このような金属層、または基板２０２ＡをＶＳＳ電源に結合するのに適切なその他いかなるタイプの導電性構成要素を含んでもよいことを理解されたい。
さらに各ダイＢおよびＣは、ダイＡのものと同様の構成要素を含む。例えばダイＢおよびＣは、それぞれの基板２０２Ｂおよび２０２Ｃと、それぞれのＶＳＳバス２１０Ｂおよび２１０Ｃを含む。ＶＳＳバス２１０Ａ、２１０Ｂおよび２１０Ｃは、本明細書ではより一般的に「電源導体」と呼ばれているものを示す例証であるとみなすことができる。この用語は、集積回路のダイの１つまたは複数の電界効果装置またはその他の構成要素に供給電圧を与えるのに使用できるあらゆるタイプの導電性構成要素を含むがこれらに限定されず、ここで言うその他の構成要素とは、バイポーラ・トランジスタ、抵抗性部品、またはその他の能動または受動部品を含むがこれに限定されない。例えば、電源導体は、特定のダイの表面上に設けられ、ダイの基板に接続されている金属の相互接続であってもよい。このような金属の相互接続は、個々のダイのための特定の技術で利用可能な１つまたは複数の金属層を使用して形成されるのが一般的である。
したがって第１つまり底部の集積回路のダイＡは、基板２０２Ａおよび基板２０２Ａの一部を覆って形成された電源導体２１０Ａを含む。第２の集積回路のダイＢは、基板２０２Ｂおよび基板２０２Ｂの一部を覆って形成された電源導体２１０Ｂを含む。ダイＡの電源導体２１０Ａは、ダイＢのためのＶＳＳ電源電流が、導電性付加物２２５Ｂを使用して、ダイＡのＶＳＳ電源導体２１０Ａを介して基板２０２Ｂを通る基板導通により担持されるようにダイＢの基板２０２Ｂに導通可能に結合される。第３の、つまり頂部の集積回路のダイＣは、基板２０２Ｃおよび基板２０２Ｃの一部を覆って形成された電源導体２１０Ｃを含む。ダイＢの電源導体２１０Ｂは、ダイＣのためのＶＳＳ電源電流が、導電性付加物２２５Ｃを使用して、ダイＢの電源導体２１０Ｂを介して基板２０２Ｂを通る基板導通により担持されるようにダイＣの基板２０２Ｃに導通可能に結合される。
この例示的実施形態では、各ダイＡ、ＢおよびＣがＩで与えられる電源電流を引き出すものと仮定する。この電流は、外付けのＶＤＤ電源（図示せず）から、それぞれＶＤＤボンディング・ワイヤ２１６Ａ、２１６Ｂおよび２１６Ｃを介してダイＡ、ＢおよびＣに向かって対応する矢印で示される方向に流れる。再度説明を簡単にするために電流は、信号リード線を介して集積回路にあるいは集積回路から流入または流出せず、電流値Ｉが各ダイＡ、ＢおよびＣとＶＳＳ電源の間を流れると仮定する。したがって基板２０２Ａを通る基板導通により担持される合計電流値は、矢印２２０Ａで示されるように３Ｉで与えられる。同様に矢印２２０Ｂおよび２２０Ｃで示されるように、基板２０２Ｂおよび２０２Ｃを通る基板導通により担持される電流量はそれぞれ２ＩおよびＩで与えられる。したがって底部のダイＡは、ダイＡ、ＢおよびＣの３つ全てのための電流を基板導通により担持する。より一般的には、積重ねダイ式集積回路では頂部のダイを除く任意のダイが、それ自身および追加のダイ少なくとも１つのための電流を基板導通により担持する。Ｐ＋基板の代わりにＮ＋基板を利用する一代替実施形態では、基板電流の流れ方向が、図２の電流矢印で示される方向と対向する方向になることに注意されたい。
図２では実装されていない（ｕｎｐａｃｋａｇｅｄ）構成で示されているが、積重ねダイ式集積回路２００を、当技術分野で周知の技術を使用して実装してもよい。例えば回路２００を、図４と共に説明するタイプのフリップ・チップＢＧＡパッケージ、あるいは積重ねダイ式集積回路に使用するのに適切なその他の任意の実装構成を使用して実装してもよい。
図２の実施形態では、ｐ型導通の仕組みを利用しており、その構成要素例えば基板２０２Ａ、エピタキシャル層２０４Ａ、ｐ型タブ２０６Ａ、およびタブ・タイ２０８Ａはｐ型半導体材料から成っている。その他のタイプの導通の仕組みを使用できることを理解されたい。そのような代替導通の仕組みの例を、図５および図６と共に示し、説明する。
図３は、積重ねダイ式集積回路３００を示し、その回路は本発明の第２の例示的実施形態による基板導通を伴う。この実施形態は、集積回路のダイＡおよびＢを含み、各々のダイは前述の実施形態と実質上同じ構成要素のセットを含む。しかしこの実施形態では、背中合わせの構成で第２の集積回路のダイＢが、第１の集積回路のダイＡに積み重ねられかつ少なくとも部分的に重なり合っており、ダイＡの基板２０２ＡがダイＢの基板２０２Ｂに向き合っている。この実施形態では、ダイＢのためのＶＳＳ電源電流は、ダイＡの電源導体２１０Ａを介して基板２０２Ａおよび２０２Ｂを通る基板導通により担持され、その方向は電源導体２１０Ｂおよび２１０Ａの間で垂直な矢印によって示される方向である。したがってダイＡを通るＶＳＳ電源電流の流れ方向は基板２０２Ａの表面から電源導体２１０Ａに向かう。この方向は、図１および図２の基板導通の仕組みにおける電流の流れ方向に対向していることに注意されたい。したがってこのタイプの基板導通の仕組みを本明細書では「逆方向」基板導通と呼ぶこともある。
この実施形態では、基板２０２Ａと２０２Ｂは、導電性材料例えば銀エポキシの層３０２で互いから引き離されている。向き合っている基板間でその他の導電性材料の層または導電性の結合の仕組みを使用してもよい。半田バンプ３０４、３０６および３０８は、ＶＤＤボンド・パッド２１２Ａ、ＶＳＳ電源導体２１０Ａおよび信号ボンド・パッド２１４Ａとそれぞれ関連しており、例えば、このようにしなければ従来式であるＢＧＡパッケージを使用して積重ねダイ式集積回路３００を実装する際に利用される。
この例示的実施形態では、各ダイＡおよびＢは、Ｉで与えられる電源電流を引き出すものと仮定する。この電流は、外付けのＶＤＤ電源（図示せず）から、ＶＤＤボンド・パッド２１２ＡおよびＶＤＤボンディング・ワイヤ２１６Ｂを介してダイＡ、Ｂに向かって対応する矢印で示される方向に流れる。再度説明を簡単にするために電流は、信号リード線を介して集積回路にあるいは集積回路から流入または流出せず電流値Ｉが、各ダイＡおよびＢとＶＳＳ電源の間を流れると仮定する。基板２０２Ａを通る基板導通により担持される合計電流値は、矢印３１０で示されるようにＩで与えられる。より具体的には、底部のダイＡは、逆方向基板導通によりダイＢからの第１の電流Ｉを流す。ＶＤＤボンド・パッド２１２Ａに流れ込む第２の電流Ｉは、ダイＡの表面に形成される装置または構成要素に与えられる。これら装置または構成要素が第２の電流ＩをＶＳＳ電源に返す。矢印３１２で表される電流２Ｉが、第１の電流Ｉと第２の電流Ｉとの合計である。
図３に示す基板の背中合わせ配置は、１つまたは複数の集積回路のダイを追加して、例えば図２に示すタイプの仕組みで構成された追加のダイと組み合わせて使用してもよい。したがって本発明による任意の積重ねダイ式集積回路は、図２および図３で説明した技術の組合せを使用してもよい。
図４に示すのは、図３に示すタイプの積重ねダイ式集積回路のフリップ・チップＢＧＡパッケージを使用した具体的な実装形態である。この実施形態では、積重ねダイ式集積回路４００は、第１つまり底部の集積回路のダイ４０２および第２つまり頂部の集積回路のダイ４０４を含み、それらは図示のように積み重ねられている。底部および頂部のダイ４０２および４０４の背後はそれぞれ矢印４１２および４１４で表示されている。明らかなように、底部および頂部のダイ４０２および４０４は、図３と共に説明したタイプの構成で背中合わせに配置されている。銀エポキシまたはその他の導電性材料の層４０５が、底部および頂部のダイ４０２および４０４の基板を結合している。底部ダイ４０２は、フリップ・チップＢＧＡパッケージの装着用構造（ｍｏｕｎｔｉｎｇ ｓｔｒｕｃｔｕｒｅ）４０６に取り付けられ、ボンド・ワイヤ４０８が頂部ダイ４０４の上側表面に接続される。装着用構造４０６内の導電性トレースが、底部ダイ４０２の表側の導体をフリップ・チップＢＧＡパッケージの半田ボール４１０に接続する。この実施形態では、ＶＳＳ電流の流れ方向は、図３の実施形態のように矢印４２０で示されている。
図５および図６に示す実施形態は、概して図２および図３の実施形態にそれぞれ対応する本発明の実施形態であるが、対向するタイプの導通性をもつ基板、エピタキシャル層、タブおよびタブ・タイの各要素を使用して実施されている。より具体的には、図５および図６それぞれに示す積重ねダイ式集積回路５００および６００の構成要素、基板２０２Ａ’、エピタキシャル層２０４Ａ’、タブ２０６Ａ’、タブ・タイ２０８Ａ’などはｎ型半導体材料で成り、図２および図３に示すｐ型半導体材料で成る構成要素に対応している。ＶＤＤおよびＶＳＳ電源への接続も逆になっており、図５および図６のボンド・パッドがＶＳＳボンド・パッドに対応し、図５および図６の電源導体がＶＤＤバスに対応する。その結果、例えば図５で矢印２２０Ａ’、図６で矢印３１０’によって示される電流の流れ方向は、図２および図３に示される対応する方向に対して逆になっている。その他の点ではこれら代替実施形態の構成および動作は、前述の実施形態のものと実質的に同じである。さらに別のタイプの導通性によるこの他の仕組みを使用でき、この点に関して本発明は制約を受けない。
図２から図６に示す具体的な積重ねダイ式の構成は、例示的の例証としてのみ提示されており、本発明の範囲をいかなる形であれ制限するとは理解すべきではないことに注意されたい。また、ある従来形の構成要素を図から削除して説明を明確かつ簡素にした。このように削除された構成要素は、当業者ならば理解するであろうが本発明の任意の実施形態に含むことができる。
上述のように、本発明の任意の実施形態を１つまたは複数の集積回路として実施することができる。このような仕組みでは複数の同一のダイが、繰返しパターンでウェーハ表面上に形成されるのが一般的である。各ダイは、本明細書で説明したように装置を含むこともあり、その他の構造または回路を含むこともある。個々のダイは、ウェーハから刻みあるいは切り取られ、次いで集積回路として実装される。当業者ならばどのようにしてウェーハを刻み、ダイを実装して集積回路を生産するか理解しているはずである。そのようにして製造された集積回路はこの発明の部分であるものとする。
本発明の上述の実施形態は説明のためだけのものである。当業者ならば、以下の特許請求の範囲の視野から逸脱することなく多数の代替実施形態を派生することができる。例えば、基板またはその他の半導体層あるいは領域、ボンド・パッド、ボンド・ワイヤ、積重ね配置、導電性付加物またはパッケージ・タイプなどの集積回路の構成要素に対する数多くの代替構成を使用することができる。当業者にとってこれらおよびその他の代替実施形態は、直ちに明白になるであろう。

Claims (10)

  1. 第１の基板および前記第１の基板の一部分を覆って形成された第１の電源導体を有する第１の集積回路のダイと、
    第２の基板および前記第２の基板の一部分を覆って形成された第２の電源導体を有する第２の集積回路のダイとを備え、
    前記第２の集積回路のダイが、前記第１の集積回路のダイに積み重ねられかつ少なくとも部分的に重なり合っており、
    前記第１の集積回路のダイの前記第１の電源導体が、前記第２の集積回路の前記第２の基板に導通可能に結合され、
    前記第２の集積回路に関連する電源電流が、前記第１の集積回路のダイの前記第１の電源導体を介して前記第２の基板を通る基板導通によって担持される、
    集積回路。
  2. 前記第１の集積回路のダイに関連する電源電流が、前記第１の基板を通る基板導通によって担持される請求項１に記載の集積回路。
  3. 第３の基板および前記第３の基板の一部分を覆って形成された第３の電源導体を有する少なくとも１つの追加の集積回路のダイをさらに備え、前記第３の集積回路のダイが前記第２の集積回路のダイに積み重ねられかつ少なくとも部分的に重なり合っている請求項１に記載の集積回路。
  4. 前記第１および第２の集積回路のダイが、Ｎ個の積み上げられた集積回路のダイのうちの２つであり、ここでＮは２より大きく、かつ積重ねの底部のダイを除く各ダイが、下側のダイの電源導体を介して基板導通により電源電流を担持する請求項１に記載の集積回路。
  5. 前記第１の集積回路のダイの前記第１の電源導体が、前記第２の集積回路のダイの前記第２の基板に、前記第１の電源導体と前記第２の基板の間に配置された導電性付加物を介して結合されている請求項１に記載の集積回路。
  6. 前記第２の集積回路のための前記電源電流が、前記第１の集積回路のダイの前記第１の電源導体を介して第２の基板を通る基板導通により担持され、ＶＳＳ電源電流およびＶＤＤ電源電流の１つを含む請求項１に記載の集積回路。
  7. 積み重ねて配置された複数の集積回路のダイを備え、
    前記積重ねの底部のダイを除く前記各ダイが、下側のダイの電源導体を介して基板導通によりその電源電流を担持する、
    集積回路。
  8. 積み重ねて配置された複数の集積回路のダイを備え、
    前記積重ねの頂部のダイを除く任意のダイが、それ自身および追加のダイ少なくとも１つのための電流を基板導通により担持する、
    集積回路。
  9. 積重ねダイ式集積回路に供給電流を与えるための方法であって、前記集積回路が、少なくとも第１の集積回路のダイと第２の集積回路のダイとを備え、前記第１の集積回路のダイが、第１の基板と前記第１の基板の一部分を覆って形成された第１の電源導体とを有し、前記第２の集積回路のダイが、第２の基板と前記第２の基板の一部分を覆って形成された第２の電源導体とを有し、前記第２の集積回路のダイが前記第１の集積回路のダイに積み重ねられかつ少なくとも部分的に重なり合っており、
    前記第１の集積回路のダイの前記第１の電源導体を前記第２の集積回路のダイの前記第２の基板に導通可能に結合する工程と、
    前記第２の集積回路のダイに関連する電源電流を前記第１の集積回路の前記第１の電源導体を介して前記第２の基板を通る基板導通により担持する工程とを備える
    方法。
  10. 第１の基板および前記第１の基板の一部分を覆って形成された第１の電源導体を有する第１の集積回路のダイと、
    第２の基板および前記第２の基板の一部分を覆って形成された第２の電源導体を有する第２の集積回路のダイとを備え、
    前記第２の集積回路のダイが、前記第１の集積回路のダイに積み重ねられかつ少なくとも部分的に重なり合っており、
    前記第２の集積回路のための電源電流が、前記第１の集積回路のダイの前記第１の電源導体を介して前記第１および第２の基板を通る基板導通によって担持される、
    集積回路。
JP2012207994A 2004-12-13 2012-09-21 基板導通を利用した積重ねダイ式の構成をもつ集積回路 Pending JP2013033981A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US11/010,721 US7400047B2 (en) 2004-12-13 2004-12-13 Integrated circuit with stacked-die configuration utilizing substrate conduction
US11/010,721 2004-12-13

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
JP2005358376A Division JP5361114B2 (ja) 2004-12-13 2005-12-13 基板導通を利用した積重ねダイ式の構成をもつ集積回路

Publications (1)

Publication Number Publication Date
JP2013033981A true JP2013033981A (ja) 2013-02-14

Family

ID=36582845

Family Applications (2)

Application Number Title Priority Date Filing Date
JP2005358376A Expired - Fee Related JP5361114B2 (ja) 2004-12-13 2005-12-13 基板導通を利用した積重ねダイ式の構成をもつ集積回路
JP2012207994A Pending JP2013033981A (ja) 2004-12-13 2012-09-21 基板導通を利用した積重ねダイ式の構成をもつ集積回路

Family Applications Before (1)

Application Number Title Priority Date Filing Date
JP2005358376A Expired - Fee Related JP5361114B2 (ja) 2004-12-13 2005-12-13 基板導通を利用した積重ねダイ式の構成をもつ集積回路

Country Status (2)

Country Link
US (1) US7400047B2 (ja)
JP (2) JP5361114B2 (ja)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7623365B2 (en) 2007-08-29 2009-11-24 Micron Technology, Inc. Memory device interface methods, apparatus, and systems
US8106520B2 (en) 2008-09-11 2012-01-31 Micron Technology, Inc. Signal delivery in stacked device
US8063491B2 (en) * 2008-09-30 2011-11-22 Micron Technology, Inc. Stacked device conductive path connectivity
CN202758883U (zh) 2009-05-26 2013-02-27 拉姆伯斯公司 堆叠的半导体器件组件
KR102526614B1 (ko) * 2017-10-31 2023-04-27 엘지디스플레이 주식회사 게이트 드라이버와 이를 포함한 전계 발광 표시장치

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5655067A (en) * 1979-10-11 1981-05-15 Matsushita Electric Ind Co Ltd Semiconductor integrated circuit device
JPH02114661A (ja) * 1988-09-20 1990-04-26 American Teleph & Telegr Co <Att> 集積回路
JPH03120052U (ja) * 1990-03-23 1991-12-10

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0262530B1 (de) * 1986-09-23 1993-06-23 Siemens Aktiengesellschaft Halbleiterbauelemente mit Leistungs-MOSFET und Steuerschaltung
JPH0586216A (ja) * 1991-09-27 1993-04-06 Tonen Chem Corp 多孔性プラスチツクフイルムの製造方法
US5532512A (en) * 1994-10-03 1996-07-02 General Electric Company Direct stacked and flip chip power semiconductor device structures
US5731709A (en) * 1996-01-26 1998-03-24 Motorola, Inc. Method for testing a ball grid array semiconductor device and a device for such testing
US5973396A (en) * 1996-02-16 1999-10-26 Micron Technology, Inc. Surface mount IC using silicon vias in an area array format or same size as die array
DE19635582C1 (de) * 1996-09-02 1998-02-19 Siemens Ag Leistungs-Halbleiterbauelement für Brückenschaltungen mit High- bzw. Low-Side-Schaltern
JPH10223835A (ja) * 1997-02-05 1998-08-21 Hitachi Ltd 半導体装置とその製造方法
US6184585B1 (en) * 1997-11-13 2001-02-06 International Rectifier Corp. Co-packaged MOS-gated device and control integrated circuit
JP3563604B2 (ja) * 1998-07-29 2004-09-08 株式会社東芝 マルチチップ半導体装置及びメモリカード
US6122187A (en) * 1998-11-23 2000-09-19 Micron Technology, Inc. Stacked integrated circuits
KR20000057810A (ko) * 1999-01-28 2000-09-25 가나이 쓰토무 반도체 장치
US6586266B1 (en) * 1999-03-01 2003-07-01 Megic Corporation High performance sub-system design and assembly
JP3779524B2 (ja) * 2000-04-20 2006-05-31 株式会社東芝 マルチチップ半導体装置及びメモリカード
US6444576B1 (en) * 2000-06-16 2002-09-03 Chartered Semiconductor Manufacturing, Ltd. Three dimensional IC package module
US6594153B1 (en) * 2000-06-27 2003-07-15 Intel Corporation Circuit package for electronic systems
US20020074637A1 (en) * 2000-12-19 2002-06-20 Intel Corporation Stacked flip chip assemblies
US6635970B2 (en) * 2002-02-06 2003-10-21 International Business Machines Corporation Power distribution design method for stacked flip-chip packages
JP2005011986A (ja) * 2003-06-19 2005-01-13 Sanyo Electric Co Ltd 半導体装置
TW200522293A (en) 2003-10-01 2005-07-01 Koninkl Philips Electronics Nv Electrical shielding in stacked dies by using conductive die attach adhesive
US7422930B2 (en) 2004-03-02 2008-09-09 Infineon Technologies Ag Integrated circuit with re-route layer and stacked die assembly
US7129572B2 (en) * 2004-08-18 2006-10-31 Chung-Cheng Wang Submember mounted on a chip of electrical device for electrical connection

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5655067A (en) * 1979-10-11 1981-05-15 Matsushita Electric Ind Co Ltd Semiconductor integrated circuit device
JPH02114661A (ja) * 1988-09-20 1990-04-26 American Teleph & Telegr Co <Att> 集積回路
JPH03120052U (ja) * 1990-03-23 1991-12-10

Also Published As

Publication number Publication date
US20060125069A1 (en) 2006-06-15
US7400047B2 (en) 2008-07-15
JP2006173615A (ja) 2006-06-29
JP5361114B2 (ja) 2013-12-04

Similar Documents

Publication Publication Date Title
KR101968396B1 (ko) 여분의 전기 커넥터들을 갖는 상호연결 구조 및 관련 시스템들 및 방법들
JP4970979B2 (ja) 半導体装置
TWI413236B (zh) 半導體裝置之堆疊製程的靜電放電保護方案
US9082868B2 (en) Semiconductor component and method of manufacture
US10418346B1 (en) Package including a plurality of stacked semiconductor devices having area efficient ESD protection
KR102592640B1 (ko) 반도체 패키지 및 반도체 패키지의 제조 방법
JP2004207723A (ja) フリップチップｆｅｔ素子
WO2005086216A1 (ja) 半導体素子及び半導体素子の製造方法
KR20040008826A (ko) 인접 수동소자 칩이 전기적으로 연결된 웨이퍼, 수동소자및 이를 이용한 반도체 패키지
JP2006210777A (ja) 半導体装置
JP2961673B2 (ja) 直接式マイクロ回路の減結合装置
US6303979B1 (en) Face-down bonding pin diode
JP2013033981A (ja) 基板導通を利用した積重ねダイ式の構成をもつ集積回路
JP2009527120A (ja) 集積回路における静電放電保護回路及び方法
TWI356480B (en) Semiconductor package substrate
US7759789B2 (en) Local area semiconductor cooling system
KR100983409B1 (ko) 반도체 집적회로장치
KR101355274B1 (ko) 집적 회로 및 그 형성 방법
TWI663696B (zh) 於半導體裝置中形成為金屬線互連之凸塊連結
TWI566366B (zh) 晶片的電源／接地佈局
US10014267B2 (en) Semiconductor device and method of manufacturing the same
US9721928B1 (en) Integrated circuit package having two substrates
US20140332811A1 (en) Semiconductor device with bond and probe pads
CN112670259B (zh) 晶圆封装元件
JP3441104B2 (ja) 半導体装置

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20140122

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20140123

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20140624