JP2004207723A - フリップチップｆｅｔ素子 - Google Patents

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Abstract

【課題】電力素子のオン状態抵抗、放熱特性、インダクタンスを改善する。
【解決手段】半導体素子は導電パッド領域２６，３６を含み、各々の導電パッド領域は複数の金属トレースに電気的に接続される。複数の金属トレースは各々が順番に拡散に接続される。はんだバンプやビアなどの導電接点素子は各々の導電パッド領域に取り付けられ、導体素子が第１のピッチを有する反復パターンに配列され得る。半導体素子は平行移動トレース５０，６０も含み、各々の平行移動トレースは２つ以上の導電接点素子に電気的に接続され得る。各々の平行移動トレースはそこに取り付けられる相互接続素子を有し得る。相互接続素子は第１のピッチより実質的に大きい第２のピッチを有する反復パターンに配列され得る。
【選択図】図４

Description

いくつかの実施例は電界効果トランジスタ（ＦＥＴ）半導体素子に関し、特に金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）素子に関する。
概して、パワーＭＯＳＦＥＴ素子はパターンに形成された複数の個別のＭＯＳＦＥＴを含み、ＭＯＳＦＥＴアレイを形成する。高解像度リソグラフィーにおける進歩によってアレイ内の個別のＭＯＳＦＥＴを半導体上で高密度でグループ化することが可能になり、単位面積当たりの個別のＭＯＳＦＥＴの総数を増加させている。理論的には、単一のＭＯＳＦＥＴアレイ内で並列に動作する個別のＭＯＳＦＥＴの数がより多くなると、ＭＯＳＦＥＴアレイ内の総オン状態抵抗を減少させるだろう。しかしながら実際には、ＭＯＳＦＥＴアレイ内でぎちぎちに詰まったＭＯＳＦＥＴ上では様々な技術的及び面積的な限界がある。例えば、電力変換システムにおけるＭＯＳＦＥＴ素子の使用は以下によって制限される。即ち、単位面積当たりのオン状態抵抗、単位面積当たりの入力容量、単位面積当たりのゲート抵抗、ソース・ドレイン耐電圧容量、パッケージインダクタンス及び外部相互接続、及び半導体素子から熱除去するための熱伝導率などである。
リソグラフィーで画定された１μｍより短いゲート長を有するＭＯＳＦＥＴ素子などの小さな面積の半導体素子に対して、オン状態抵抗は、ソース・ドレイン領域へ電流を運ぶ上側の金属相互接続層からの抵抗が顕著な一因となって限定要因であり得る。
オン状態抵抗の影響力はパワーＭＯＳＦＥＴに対してよりはっきりと公言される。なんとなれば、小さい面積のコンポーネントに対してオン状態抵抗を最適化するために必要な面積は、いくつかのパワーＭＯＳＦＥＴ素子によって運ばれる大容量の電流と互換性がないからである。
発明の概要
本発明の１の実施例によれば、半導体素子は導電パッド領域を含み、各々の導電パッド領域は複数の金属トレースに電気的に接続される。複数の金属トレースは各々が順番に拡散に接続される。はんだバンプまたはビアなどの導電接点素子は各々の導電パッド領域に取り付けられ、導体素子は第１のピッチを有する反復パターンに配列され得る。半導体素子は平行移動トレースも含み、各々の平行移動トレースは２つ以上の導電接点素子に電気的に接続され得る。各々の平行移動トレースはそこに取り付けられる相互接続素子を有し得る。相互接続素子は反復パターンに配列され、該反復パターンは第１のピッチより実質的に大きい第２のピッチを有する。
本発明の１つ以上の実施例の詳細が図面及び以下の説明を参照して述べられる。本発明の他の特徴、目的、及び利点は説明及び図面、並びに請求項から明らかになるだろう。
具体的実施例の詳細な説明
様々な図面における同じ参照番号は同じ素子を示す。
図１は半導体素子のアレイ４０の１実施例を表す。本発明の１の実施例によれば、半導体素子はＭＯＳＦＥＴ素子であるかもしれないが、かかる実施例の説明は本発明をかかる素子に限定するよう解釈されるべきではない。図１はＭＯＳＦＥＴアレイ４０を示し、高密度にグループ化された個別のＭＯＳＦＥＴが並列に配列されていることを特徴とする。図１に示したように、ソーストレース２４は１つ以上のソース接点２２に接続されるかもしれない。同様に、ドレイントレース３４は１つ以上のドレイン接点３２に接続されるかもしれない。ソース接点２２及びドレイン接点３２は、従来の方式でＭＯＳＦＥＴ素子のソース拡散またはドレイン拡散（図示されず）に接続され得る。各々のソース接点２２はソース導電トレース２４に接続され、各々のドレイン接点３２はドレイン導体素子３４に接続され得る。ソーストレース２４はドレイントレース３４と分離層１９で仕切られており、分離層１９は非導電体を含んでいる。ソーストレース２４はソースパッド領域２６で交差し、ソースパッド領域２６はＭＯＳＦＥＴアレイ４０の各々のソース接点２２に電気的に接続されるかもしれない。ドレイントレース３４はドレインパッド領域３６で交差し、ＭＯＳＦＥＴアレイ４０の各々のドレイン接点３２に電気的に接続されるかもしれない。パッド領域２６及び３６は、導体素子２８及び３８（図１に示されておらず、後述される）の適当な間隔に対して最適化された位置にある、金属などの導電体でできた相対的に大きな領域であるかもしれない。図１において、素子のゲート（図示されず）は、平行線模様のパターンで垂直及び水平に走り得る。かかる実施例では、四角いソース領域がソース接点２２の下方に位置し、四角いドレイン領域がドレイン接点３２の下方に位置して、セルラー配列として参照される素子レベルで交互のソース領域及びドレイン領域から成る市松模様を形成する。ゲートは、替わりに図１のソーストレース２４及びドレイントレース３４に平行に走っていてもよいことは当業者に理解されるだろう。この場合、素子レベルでソース領域とドレイン領域の交互の列またはストライプから成る線形または「ストライプ状」の配列という結果になる。替わりに、線形の配列は、図１に示したような対角線ではなく垂直に走るソーストレース２４及びドレイントレース３４を含むかもしれない。
図２に示したように、ビア２８などの導体素子はソースパッド領域２６から平行移動トレース５０へ電気的接続を成すかもしれない。同様に、ドレインビア３８（図２に図示せず）はドレインパッド領域から別の平行移動トレース６０（図２に図示せず）へ電気的接続を成すかもしれない。ビア２８は、従来技術であるような酸化被膜などの絶縁層（図示せず）で囲まれているかもしれない。図１に戻って、パッド領域２６及び３６、並びにこのようなソース及びドレインビア２８及び３８（図１に図示されず）はアクティブ素子領域の直接上にないということがわかる。このことは「オフ−アクティブ」配列として参照されるかもしれない。他の実施例では、ソース接点素子２８及びドレイン接点素子３８はアクティブ領域の上に配置されるかもしれない。この配列は「オン−アクティブ」配列として参照されるかもしれない。図３はオン−アクティブ配列の例を示す。図１と同様に、ソーストレース２４は１つ以上のソース接点２２と交差するかもしれない。ドレイントレース３４は１つ以上のドレイン接点３２と交差するかもしれない。図３において、ビア２８及び３８はアクティブ領域の上に配置され、ソーストレース２４及びドレイントレース３４を平行移動トレース（図３に図示されず）に接続する。
平行移動トレースは低シート抵抗層から成り得る。例えば、平行移動トレースは約２から約４０μｍの厚さのＣｕ（０．５ｍｏｈｍ／ｓｑまでのシートロー粒子１０）、望ましくは約１０から約３５μｍの厚さのＣｕ、さらに望ましくは約２０から３０の厚さのＣｕであるかもしれない。別の例として、平行移動トレースは約２０から１０ ｍｏｈｍ／ｓｑのシートロー粒子を有する約２μｍから約４μｍの厚さのＡｌから成っているだろう。相対的に厚い平行移動トレースを使用しかつ／または相対的に低抵抗の物質でトレースを作ることによって相互接続平行移動層がオン状態抵抗の一因となるのを減じる助けとなるかもしれない。
図４はＭＯＳＦＥＴアレイのパターン４０を含むＭＯＳＦＥＴ素子７０の一部の平面図を示す。図１及び２に関連して検討したように、各々のＭＯＳＦＥＴアレイ４０はパッド領域２６及び３６に電気的に接続され得る。パッド領域２６及び３６は順にビア２８及び３６に接続され得る。図４では、パッド領域２６、３６は、点線の円で示したように、下側の金属層上に位置する。図４は、パッド領域２６及び３６（並びにこのようにそこに取り付けられるビア２８、３８、図示されず）が隣接するビアの２つの中央点同士の間で一定のピッチまたは距離を有する反復パターンに配列されることを示す。例えば、１つの実施例では、ビアは約２００μｍから３００μｍの間のピッチを有するかもしれない。さらに、ソースパッド２６はソース平行移動トレース５０だけに電気的に接続され（ビア２８経由、図４に図示されず）、一方、ドレインパッド３６はドレイン平行移動トレース６０だけに電気的に接続され得る（ビア３８経由、図４に図示されず）。本実施例では、ソース平行移動トレース５０は十字をしており、５つの隣接するソースパッド２６から成るグループと電気的に接続を成す。ドレイン平行移動トレース６０は同様のパターンを有し、５つの隣接するドレインパッド３６から成るグループと接続を成す。
図５は図４からの平行移動トレース５０、６０を示す。各々の平行移動トレース５０または６０はそれぞれ、そこに取り付けられた相互接続はんだボール５２または６２などの取り付け素子を有している。いくつかの製造技術に関しては、はんだボール５２、６２のそれぞれの寸法は図５で示したものより大きいかもしれない。本発明の本実施例では、はんだボール５２は十字（＋）の中心で各々のソース平行移動トレース５０に取り付けられるかもしれない。同様に、はんだボール６２は十字（＋）の中心で各々のドレイン平行移動トレース６０に取り付けられるかもしれない。
図５でわかるように、本発明の本実施例では、あるはんだボール５２または６２に最近隣のものは同じ目的を持つものではない。即ち、あるはんだボール（５２または６２）は反対のタイプの最近隣のものを有する（６２または５２）。例えば、あるソースはんだボール５２は４つの最近隣のドレインはんだボール６２を有し、同時に、最近隣のはんだボール５２はそれ以上に離れている。同様に、あるドレインはんだボール６２は４つの最近隣のドレインはんだボール５２を有し、同時に、最も近いはんだボール６２はそれ以上に離れている。図６は平行移動トレース５０、６０及びはんだボール５２、６２の替わりの配列を示す。
いくつかの実施例は異なる金属層上にソーストレース２４及びドレイントレース３４を含むかもしれない。オン状態抵抗を減じるために、各々の金属層２４、３４はチップ全体またはチップの実質部分を実質的に覆い得る。かかる実施例において、ビアは仲介層（例えば、ソース金属層）を通って伸び、製造を容易にするために適当な間隔をあけたドープされたシリコン領域（例えば、ＭＯＳＦＥＴドレイン領域）または別の金属層に信号を運ぶ。図５に示した配列は、最寄りの隣り合うものは共通でなく（即ち、同じ端子に結合されていない）、仲介層がビアによって妨げられる範囲を減少させるかもしれない。かかる実施例におけるビアは、例えばソースはんだバンプ及びそれらの下にあるビアが行または列に配列されている実施例におけるよりも広く間隔があけられている。
図５乃至７に示したように、はんだボール５２及び６２はボールグリッドアレイ（ＢＧＡ）パターンに形成され、ＭＯＳＦＥＴ素子７０の外部の基板８０と相互接続を成すかもしれない。本発明の１つの実施例では、基板８０は素子７０上のＢＧＡパターンに対応する導電パッドのアレイを備えたプリント配線基板であるかもしれない。プリント配線基板は信号伝搬用の金属トレースなどの複数の電線用導管も収容し、それらは従来技術で公知であるなんらかの適当なコネクタまたはインタフェースで終端するかもしれない。このように、電気信号は基板８０を経由してＭＯＳＦＥＴ素子７０上のはんだボール５２へ伝搬するかもしれない。信号ははんだボール５２から対応する平行移動トレース５０（図５を参照せよ）に続くかもしれない。次には、信号は平行移動トレース５０からビア２８へ続くかもしれない。ビア２８はトレース５０に電気的に接続され、次に対応するソースパッド領域２６に接続される（図２を参照せよ）。またさらに、信号はソースパッド２６からそこに電気的に接続されるソースライン２４に続くかもしれない（図１を参照せよ）。次に信号はソースライン２４からソース接点２２及びＭＯＳＦＥＴアレイ４０の対応する拡散に続くかもしれない。図１乃至６に示した実施例において、同様のビアをドレイン信号がドレイン接点３２、平行移動ライン６０、及びはんだボール６２を通ってたどる。
再び図５−６を参照すると、はんだボール５２及び６２はビア２８及び３８のピッチより実質的に大きいはんだボールピッチ（即ち、ＢＧＡにおける隣接するはんだボール同士の間の長さ）を有するパターンに配列される。このように、平行移動トレース５０及び６０は、基板８０へ素子７０を実装するという要件との互換性に対して、素子７０の外部ピッチを増加し得る。例えば、１つの実施例において、ビア２８及び３８のピッチは約１００μｍと４００μｍとの間、望ましくは２００μｍと３００μｍとの間、さらに望ましくは２５０μｍ前後である。平行移動トレース５０及び６０は素子７０の有効な外部ピッチを増加するために用いられ、はんだボール５２または６２のピッチは約１．１から１０、望ましくは約２から５、さらに望ましくは２から３という因数で増加される。
ＭＯＳＦＥＴアレイ４０（図１）の寸法、金属トレース及びはんだバンプ、並びにビア及びはんだボールのピッチが選択されて、ソース及びドレイン領域へ電流を運ぶ覆っている金属相互接続層からの抵抗を最適化する。従って、総オン抵抗は大きな電流を運び小さい面積のコンポーネントを有するパワーＭＯＳＦＥＴ素子に対してさえ最適化されるかもしれない。さらに、増加された熱伝導及び減じられた低寄生インダクタンスがここで検討されるトポロジーの使用を通して実現されるかもしれない。
上記で説明されたトポロジーはここで示される教示に基づき広範囲に変更されるかもしれない。例えば、上述の技術は集積回路のいかなるタイプにも適用されるかもしれない。集積回路はダイオード、ＪＦＥＴ、ＢＪＴ、並びにＮＭＯＳ、ＰＭＯＳ、またはＣＭＯＳ ＦＥＴを含むがこれらに限定されない。ディスクリートパワーＦＥＴアレイは上記に説明されたが、ここで説明された技術は、例えば制御ロジックなどを含む集積回路に関連して適用されるかもしれないし、トランジスタまたはダイオードの配置が用いられるかもしれない。配置は所望の数の金属層、相互接続、及びポリシリコン層を用いるかもしれない。例えば、パッド領域は、ビアまたは他の公知の手段で接続される２、３、４またはそれ以上の別個の金属層を備えた拡散へ接続されるかもしれない。有機トレースまたはポリマートレースが同様に用いられるかもしれない。ビア及び接点はいくつかの好適実施例と関連して上記で検討されている。当業者はいくつかの適当な導体素子が様々なシリコン領域及び金属層を接続するために用いられ得るということを理解するだろう。同様に、替わりの導電層が、終端となるボールボンド、金線のあるスタッドバンプ、または同様のものなどの、はんだバンプまたははんだボールの代わりに用いられるかもしれない。チップ側導体素子は所望の間隔、反復パターン、または非反復パターンを有し得る。実装素子は同様に導電基板から製造され、どのような所望の形式でもよく、金属はんだバンプまたはボールを含むがこれらに限定されない。ここで検討されたトレース、導体素子、及び実装素子は別々に形成される必要はなく、代わりに同じ製造ステップで一体的に形成されるかもしれない。実装素子は外部コンポーネントへの相互接続の役割をする必要はないが、代わりに交代で相互接続の役割をする他の素子に接続され得る。
平行移動トレースはどのような所望の構成でもよく、所望の数のチップ側導体素子に電気的に接続する役目をするかもしれない。例えば、半導体素子は平行移動トレース５０及び６０の付加層を有し、ボールグリッドアレイの外部ピッチをさらに増加させるかもしれない。さらに、平行移動素子５０及び６０は、平行移動トレースが２つ以上の導体素子２８及び３８に電気的に接続されることを可能にする十字（＋）以外の、Ｌ型、Ｔ型、または他の形であるかもしれない。
本発明の多くの実施例が説明されてきた。しかし、様々な変化形が本発明の精神及び範囲から乖離することなく成されるかもしれないということが理解されるだろう。よって、他の実施例は以下の請求項の範囲内にある。
本発明の１の実施例によるＭＯＳＦＥＴアレイの平面図である。 図１の断面Ａ−Ａにおける図１のＭＯＳＦＥＴアレイの一部断面図である。 本発明の別の実施例によるＭＯＳＦＥＴアレイの平面図である。 本発明の１の実施例による平行移動トレースによって接続されたＭＯＳＦＥＴアレイの平面図である。 本発明の１の実施例による図４の平行移動トレースの上に位置するはんだバンプアレイの配列の平面図である。 本発明の別の実施例による平行移動トレースの上に位置するはんだバンプの配列の平面図である。 本発明の１の実施例による基板に接続される図６のＭＯＳＦＥＴ素子の側面図である。

Claims (23)

  1. 半導体素子であって、
    複数の導電パッド領域を含み、各々の導電パッド領域は複数の拡散に電気的に接続され、そこに取り付けられた導電接点素子を有し、前記導電接点素子は第１のピッチを有する反復パターンに配列されていることを特長とし、
    半導体素子はさらに複数の平行移動トレースを含み、各々の平行移動トレースは２つ以上の前記導電接点素子を電気的に接続し、そこに取り付けられた導電相互接続素子を有し、前記相互接続素子は前記第１のピッチより実質的に大きい第２のピッチを有する反復パターンに配列されていることを特徴とする、
    半導体素子。
  2. 前記拡散がラテラル電界効果トランジスタのアレイの一部を形成することを特徴とする請求項１記載の素子。
  3. 前記相互接続素子がボールグリッドアレイを形成することを特徴とする請求項１記載の素子。
  4. 前記導電接点素子がビアであることを特徴とする請求項１記載の素子。
  5. 前記平行移動トレースが、前記平行移動トレースより下方に配置された他の金属層より実質的に厚いことを特徴とする請求項１記載の素子。
  6. 平行移動トレースの第１の組がドレイン接点に接続し、平行移動トレースの第２の組がソース接点に接続することを特徴とする請求項３記載の素子。
  7. 前記相互接続素子がはんだ素子であることを特徴とする請求項１記載の素子。
  8. 前記相互接続素子において前記半導体素子に取り付けられたプリント配線基板をさらに含む請求項１記載の素子。
  9. 前記導電接点素子のピッチが約２００μｍと３００μｍとの間であることを特徴とする請求項７記載の素子。
  10. 前記はんだ素子のピッチが約４００μｍと６００μｍとの間であることを特徴とする請求項９記載の素子。
  11. 前記平行移動トレースが十字型の構造を有することを特徴とする請求項１記載の素子。
  12. 前記相互接続素子が１つ以上の仲介導体を通して外部コンポーネントに取り付けられることを特徴とする請求項１記載の素子。
  13. 前記第２のピッチが前記第１のピッチの少なくとも約２倍であることを特徴とする請求項１記載の素子。
  14. プリント配線基板であって、
    コネクタで終端する複数の電線用導管を有する固体基板と、
    そこに接続される１つ以上の集積回路と、
    を含み、
    前記集積回路は、
    複数の導電パッド領域を含み、各々の導電パッド領域は複数の拡散に電気的に接続され、そこに取り付けられる導電接点素子を有し、前記導電接点素子は第１のピッチを有する反復パターンに配列されていることを特長とし、
    前記集積回路は複数の平行移動トレースをさらに含み、各々の平行移動トレースは２つ以上の導電接点素子を電気的に接続し、そこに取り付けられる導電相互接続素子を有し、前記相互接続素子は前記第１のピッチより実質的に大きい第２のピッチを有する反復パターンに配列されていることを特徴とする、
    プリント配線基板。
  15. 前記拡散がラテラル電界効果トランジスタのアレイの一部を形成することを特徴とする請求項１４記載のプリント配線基板。
  16. 前記相互接続素子が前記プリント配線基板に接続するボールグリッドアレイを形成することを特徴とする請求項１４記載のプリント配線基板。
  17. 前記導電接点素子がビアであることを特徴とする請求項１４記載のプリント配線基板。
  18. 前記平行移動トレースが前記平行移動トレースより下方に配置される他の金属層より実質的に厚いことを特徴とする請求項１４記載のプリント配線基板。
  19. 平行移動トレースの第１の組がドレイン接点に接続し、平行移動トレースの第２の組がソース接点に接続することを特徴とする請求項１４記載のプリント配線基板。
  20. 前記相互接続素子がはんだ素子であることを特徴とする請求項１４記載のプリント配線基板。
  21. 前記導電接点素子のピッチが約２００μｍと３００μｍとの間であることを特徴とする請求項１４記載のプリント配線基板。
  22. 前記はんだ素子のピッチが約４００μｍと６００μｍとの間であることを特徴とする請求項２１記載のプリント配線基板。
  23. 前記平行移動トレースが十字型の構造を有することを特徴とする請求項１４記載のプリント配線基板。
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