KR20180048220A - 반도체 장치 및 이를 포함한 반도체 패키지 - Google Patents

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KR20180048220A
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안민수
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Abstract

반도체 장치는, 셀 영역 및 회로 영역을 갖는 기판, 상기 기판 상에 형성되는 상부 배선층, 및 상기 상부 배선층 상에 형성되는 재배선을 포함한다. 상기 상부 배선층은 상기 회로 영역에 배치되는 차상위 배선, 및 상기 차상위 배선 상에 형성되며 상기 차상위 배선과 전기적으로 연결되고 적어도 일부가 상기 셀 영역에 배치된 최상위 칩 패드를 갖는 최상위 배선을 포함한다. 상기 재배선은 상기 최상위 칩 패드와 전기적으로 연결되고 적어도 일부가 외부 접속 부재와 접속되는 랜딩 패드로 사용된다.

Description

반도체 장치 및 이를 포함한 반도체 패키지{SEMICONDUCTOR DEVICE AND SEMICONDUCTOR PACKAGE INCLUDING THE SAME}
본 발명은 반도체 장치 및 이를 포함한 반도체 패키지에 관한 것이다. 보다 자세하게, 본 발명은 외부 장치와의 전기적 연결을 위한 칩 패드들을 갖는 반도체 장치 및 이를 포함하는 반도체 패키지에 관한 것이다.
반도체 패키지에 실장되는 반도체 칩과 같은 반도체 장치는 외부 장치와의 전기적 연결을 위한 칩 패드들을 포함할 수 있다. 또한, 상기 반도체 장치는, 상기 칩 패드 상에 형성되며 상기 칩 패드와 전기적으로 연결되는 재배선을 포함할 수 있다. 상기 재배선의 적어도 일부는 본딩 와이어와 같은 도전성 연결 부재가 접속되는 재배선 랜딩 패드로 사용될 수 있다.
그러나, 상기 칩 패드는 상기 반도체 장치의 중심부의 회로 영역에 배치되므로 상기 칩 패드의 크기만큼 칩 사이즈가 증가하고, 상기 반도체 장치의 주변부에 있는 상기 재배선 랜딩 패드와의 전기적 연결을 위한 배선 설계가 제한되는 문제점이 있다.
본 발명의 일 과제는 우수한 전기적 특성을 제공하고 칩 사이즈를 감소시킬 수 있는 반도체 장치를 제공하는 데 있다.
본 발명의 다른 과제는 상술한 반도체 장치를 포함하는 반도체 패키지를 제공하는 데 있다.
상기 본 발명의 일 과제를 달성하기 위한 예시적인 실시예들에 따른 반도체 장치는, 셀 영역 및 회로 영역을 갖는 기판, 상기 기판 상에 형성되는 상부 배선층, 및 상기 상부 배선층 상에 형성되는 재배선을 포함한다. 상기 상부 배선층은 상기 회로 영역에 배치되는 차상위 배선, 및 상기 차상위 배선 상에 형성되며 상기 차상위 배선과 전기적으로 연결되고 적어도 일부가 상기 셀 영역에 배치된 최상위 칩 패드를 갖는 최상위 배선을 포함한다. 상기 재배선은 상기 최상위 칩 패드와 전기적으로 연결되고 적어도 일부가 외부 접속 부재와 접속되는 랜딩 패드로 사용된다.
상기 본 발명의 일 과제를 달성하기 위한 예시적인 실시예들에 따른 반도체 장치는, 셀 영역 및 회로 영역을 가지며 회로 패턴들이 형성된 기판, 상기 기판 상에서 상기 회로 패턴들을 덮는 층간 절연막, 상기 층간 절연막에 형성되는 상부 배선층 및 상기 상부 배선층 상에 형성되는 재배선을 포함한다. 상기 상부 배선층은 순차적으로 배치된 제1 내지 제4 배선들을 포함하고, 상기 최상위 제3 배선은 상기 회로 영역에 배치되는 차상위 배선을 포함하고 상기 최상위 제4 배선은 상기 차상위 배선과 전기적으로 연결되고 적어도 일부가 상기 셀 영역에 배치된 최상위 칩 패드를 갖는다. 상기 재배선은 상기 최상위 칩 패드와 전기적으로 연결되고 적어도 일부가 외부 접속 부재와 접속되는 랜딩 패드로 사용된다.
상기 본 발명의 다른 과제를 달성하기 위한 예시적인 실시예들에 따른 반도체 패캐지는 패키지 기판 및 상기 패키지 기판 상에 실장되는 적어도 하나의 반도체 장치를 포함한다. 상기 반도체 장치는, 셀 영역 및 회로 영역을 갖는 기판, 상기 기판 상에 형성되는 상부 배선층, 및 상기 상부 배선층 상에 형성되는 재배선을 포함한다. 상기 상부 배선층은 상기 회로 영역에 배치되는 차상위 배선, 및 상기 차상위 배선 상에 형성되며 상기 차상위 배선과 전기적으로 연결되고 적어도 일부가 상기 셀 영역에 배치된 최상위 칩 패드를 갖는 최상위 배선을 포함한다. 상기 재배선은 상기 최상위 칩 패드와 전기적으로 연결되고 적어도 일부가 외부 접속 부재와 접속되는 랜딩 패드로 사용된다.
예시적인 실시예들에 따른 반도체 장치는 셀 영역 및 회로 영역을 갖는 기판 및 상기 기판 상에 순차적으로 형성된 제1 내지 제4 금속 배선층들을 포함할 수 있다. 상기 제3 금속 배선층은 상기 회로 영역에 배치되는 차상위 배선을 포함하고, 상기 제4 금속 배선층은 상기 차상위 배선과 전기적으로 연결되고 적어도 일부가 상기 셀 영역에 배치된 최상위 칩 패드를 갖는 최상위 배선을 포함할 수 있다.
따라서, 상기 회로 영역을 차지하는 상기 최상위 칩 패드의 위치를 소정 거리만큼 상기 셀 영역으로 이동시킬 수 있다. 이에 따라, 상기 쉬프트된 최상위 칩 패드의 영역만큼 상기 회로 영역의 크기를 축소시킴으로써, 전체 칩 사이즈를 감소시킬 수 있다.
다만, 본 발명의 효과는 상기 언급한 효과에 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
도 1은 예시적인 실시예들에 따른 반도체 장치를 포함하는 반도체 패키지를 포함하는 평면도이다.
도 2는 도 1의 반도체 장치를 나타내는 단면도이다.
도 3은 도 2의 반도체 장치를 나타내는 평면도이다.
도 4는 비교예에 따른 반도체 장치를 나타내는 단면도이다.
도 5는 도 3의 반도체 장치의 최상위 칩 패드와 도 4의 반도체 장치의 최상위 칩 패드의 배치를 비교하는 도면이다.
도 6은 예시적인 실시예들에 따른 반도체 장치를 나타내는 평면도이다.
도 7은 예시적인 실시예들에 따른 반도체 장치를 나타내는 평면도이다.
도 8은 예시적인 실시예들에 따른 반도체 장치를 나타내는 평면도이다.
도 9는 예시적인 실시예들에 따른 반도체 장치를 나타내는 평면도이다.
도 10은 예시적인 실시예들에 따른 반도체 장치를 나타내는 평면도이다.
도 11은 예시적인 실시예들에 따른 반도체 장치를 나타내는 평면도이다.
도 12는 도 11의 반도체 장치를 나타내는 단면도이다.
도 13은 도 12의 반도체 장치를 나타내는 평면도이다.
도 14는 도 13의 반도체 장치의 최상위 칩 패드와 비교예에 따른 반도체 장치의 최상위 칩 패드의 배치를 비교하는 도면이다.
도 15는 예시적인 실시예들에 따른 반도체 패키지를 나타내는 단면도이다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다.
도 1은 예시적인 실시예들에 따른 반도체 장치를 포함하는 반도체 패키지를 포함하는 평면도이다. 도 2는 도 1의 반도체 장치를 나타내는 단면도이다. 도 3은 도 2의 반도체 장치를 나타내는 평면도이다. 도 2는 도 1의 A-A'라인을 따라 절단한 단면도이다.
도 1 내지 도 3을 참조하면, 반도체 패키지(10)는 패키지 기판(20) 및 패키지 기판(20) 상에 실장되는 반도체 장치(100)를 포함할 수 있다. 또한, 반도체 패키지(10)는 패키지 기판(20)과 반도체 장치(100)를 전기적으로 연결하는 복수 개의 도전성 연결 부재들(400) 및 패키지 기판(20) 상에 반도체 장치(100)를 커버하는 밀봉 부재(도시되지 않음)를 더 포함할 수 있다.
예시적인 실시예들에 있어서, 패키지 기판(20)은 서로 마주보는 상부면과 하부면을 갖는 기판일 수 있다. 예를 들면, 패키지 기판(20)은 인쇄회로기판(PCB)일 수 있다. 상기 인쇄회로기판은 내부에 비아와 다양한 회로들을 갖는 다층 회로 보드일 수 있다. 반도체 장치(100)은 패키지 기판(20)의 상기 상부면 상에 실장될 수 있다. 반도체 장치(100)는 접착 부재를 이용하여 패키지 기판(20)의 상부면 상에 부착될 수 있다. 하나 또는 복수 개의 상기 반도체 장치들이 패키지 기판(20) 상부면 상에 적층될 수 있다.
반도체 장치(100)는 집적 회로를 포함할 수 있다. 반도체 장치(100)는 메모리 회로를 포함하는 반도체 칩을 포함할 수 있다. 예를 들면, 반도체 장치(100)는 디램(DRAM)과 같은 휘발성 메모리 장치 또는 VNAND와 같은 불휘발성 메모리 장치를 포함할 수 있다.
반도체 장치(100)는 상면, 즉, 활성면(active surface) 상에 형성된 본딩 패드들, 즉, 재배선 랜딩 패드들(312)을 가질 수 있다. 랜딩 패드들(312)은 데이터 핀 기능, 전력 핀 기능 및 그라운드 핀 기능을 수행하는 입출력 단자들을 포함할 수 있다.
반도체 장치(100)는 도전성 연결 부재들(400)에 의해 패키지 기판(20)에 전기적으로 연결될 수 있다. 도전성 연결 부재들(400)는 반도체 장치(100)의 재배선 랜딩 패드(312)를 패키지 기판(20)의 기판 패드(22)에 전기적으로 연결할 수 있다. 예를 들면, 도전성 연결 부재(400)는 본딩 와이어를 포함할 수 있다. 따라서, 반도체 장치(100)은 상기 접착 부재에 의해 패키지 기판(20) 상에 적층되고 복수 개의 도전성 연결 부재들(400)에 패키지 기판(20)에 전기적으로 연결될 수 있다. 이와 다르게, 상기 도전성 연결 부재는 솔더 범프, 관통 전극, 솔더 볼, 도전성 페이스트 등을 포함할 수 있다.
예시적인 실시예들에 있어서, 반도체 장치(100)는 기판(110) 및 기판(110) 상에 순차적으로 형성된 층간 절연막(130), 상부 배선층(200) 및 재배선층(300)을 포함할 수 있다.
기판(110)은 실리콘, 게르마늄, 실리콘-게르마늄, 또는 GaP, GaAs, GaSb 등과 같은 Ⅲ-Ⅴ족 화합물을 포함할 수 있다. 일부 실시예들에 따르면, 기판(110)은 실리콘-온-인슐레이터(SOI) 기판 또는 게르마늄-온-인슐레이터(GOI) 기판일 수 있다.
예시적인 실시예들에 있어서, 기판(110)은 제1 영역(I) 및 제2 영역(II)을 포함할 수 있다. 기판(110)의 제1 및 제2 영역들(I, II)은 각각 셀 영역 및 회로 영역일 수 있다. 즉, 제1 영역(I)에는 메모리 셀들이 형성될 수 있고, 제2 영역(II)에는 상기 메모리 셀들을 구동시키기 위한 주변 회로들이 형성될 수 있다. 예를 들면, 회로 영역(II)은 반도체 장치(100)의 중심부를 따라 일방향으로 연장하는 영역일 수 있고, 셀 영역(I)은 회로 영역(II)의 일측으로부터 반도체 장치(100)의 가장자리 영역으로 연장하는 영역일 수 있다.
기판(110) 상에는 제1 및 제2 영역들(I, II)에는 회로 패턴들(120)이 각각 형성될 수 있다. 회로 패턴(120)들은 각종 소자, 예를 들면, 트랜지스터, 다이오드, 커패시터 등을 포함할 수 있다. 또한, 기판(110) 상에는 소자 분리 영역, 액티브 영역, 소스/드레인 층 등이 형성될 수 있다. 상기 회로 패턴들은 회로 소자들을 구성할 수 있다.
층간 절연막(130)은 기판(110) 상에서 회로 패턴들(120)을 커버할 수 있다. 층간 절연막(130)에는 층간 절연막(130)을 관통하여 회로 패턴들(120)에 각각 접촉하는 콘택 플러그들(140)이 형성될 수 있다. 상기 층간 절연막은 예를 들어, 실리콘 산화물과 같은 산화물을 포함하도록 형성될 수 있다.
상부 배선층(200)은 층간 절연막(130) 상에 순차적으로 형성된 제1 내지 제4 금속 배선층들(210, 220, 230, 240)을 포함할 수 있다. 상기 상부 배선층은 후공정(BEOL(back-end-of-line))이라 불리는 배선 공정을 수행하여 형성될 수 있다.
제1 금속 배선층(210)은 제1 배선(212)을 포함할 수 있다. 제1 배선(212)은 콘택 플러그(140)의 상면에 접촉할 수 있다. 또한, 제1 배선(212)은 제1 비아(도시되지 않음)에 의해 콘택 플러그(140)와 전기적으로 연결될 수 있다. 제2 금속 배선층(220)은 제2 배선(222)을 포함할 수 있다. 제2 배선(222)은 제2 비아(224)에 의해 제1 배선(212)과 전기적으로 연결될 수 있다. 제3 금속 배선층(230)은 제3 배선(232)을 포함할 수 있다. 제3 배선(232)은 제3 비아(234)에 의해 제2 배선(222)과 전기적으로 연결될 수 있다. 제4 금속 배선층(240)은 제4 배선(242)을 포함할 수 있다. 제4 배선(242)은 제4 비아(244)에 의해 제3 배선(232)과 전기적으로 연결될 수 있다.
상기 제1 내지 제4 배선들 및 상기 제1 내지 제4 비아들은 각각 예를 들어, 텅스텐, 티타늄, 탄탈륨, 구리, 알루미늄 등의 금속 및/또는 티타늄 질화물, 탄탈륨 질화물, 텅스텐 질화물 등의 금속 질화물을 포함하도록 형성될 수 있다.
예시적인 실시예들에 있어서, 제4 금속 배선층(240)은 최상위 배선층(uppermost wiring layer)이고, 제3 금속 배선층(230)은 차상위 배선층(second uppermost wiring layer)일 수 있다. 상기 제3 배선은 회로 영역(II)에 배치되는 차상위 배선(232)을 포함할 수 있다. 제4 금속 배선층(240)은 최상위 배선을 포함하고, 상기 최상위 배선은 적어도 일부가 셀 영역(I)에 배치된 최상위 칩 패드(242)를 포함할 수 있다.
최상위 칩 패드(242)는 반도체 장치(100)의 최상부의 금속 배선층에 형성되며, 외부 장치와의 전기적 연결을 위한 칩 패드일 수 있다. 예를 들면, 최상위 칩 패드(242)는 회로 영역(II)으로부터 셀 영역(I)으로 연장할 수 있다. 최상위 칩 패드(242)의 일부는 셀 영역(I)에 배치되고 최상위 칩 패드(242)의 나머지 부분은 회로 영역(II)에 배치될 수 있다. 최상위 칩 패드(242)는 셀 영역(I)에 있는 최상위 배선의 일부 또는 셀 영역(I)과 회로 영역(II)에 있는 최상위 배선의 일부일 수 있다. 최상위 칩 패드(242)의 일부는 회로 영역(II)에 있는 차상위 배선(232)과 중첩될 수 있다.
재배선층(300)은 상부 배선층(200) 상에 형성된 재배선(310) 및 상부 배선층(200) 상에서 재배선(310)을 커버하며 재배선(310)의 일단부인 재배선 랜딩 패드(312)를 노출시키는 보호막(330)을 포함할 수 있다. 재배선층(300)은 셀 영역(I) 상에 배치되며 상기 최상위 배선, 즉 최상위 칩 패드(242) 상부에 형성된 재배선 비아(320)를 포함할 수 있다. 재배선(310)의 타단부는 재배선 비아(320) 상에 배치될 수 있다.
재배선(310)은 적어도 일방향으로 연장할 수 있다. 예를 들면, 재배선(310)의 제1 부분은 제1 방향으로 연장하고 재배선(310)의 제2 부분은 상기 제1 방향과 다른 제2 방향으로 연장할 수 있다. 재배선(310)의 일단부는 반도체 장치(100)의 가장자리에 인접하게 배치될 수 있다. 보호막(330)에 노출된 재배선(310)의 일단부는 재배선 랜딩 패드(312)를 포함할 수 있다. 재배선(310)의 타단부는 하부에 있는 재배선 비아(320)와 접촉할 수 있다. 따라서, 재배선(310)의 타단부는 재배선 비아(320)에 의해 상기 최상위 배선, 즉, 최상위 칩 패드(242)와 전기적으로 연결될 수 있다.
최상위 칩 패드(242)는 상부의 재배선(310)을 지지하기 위해 충분한 크기를 가질 수 있다. 이와 다르게, 최상위 칩 패드(242)는 재배선없이 외부 접속 부재에 직접 연결될 수 있으며, 최상위 칩 패드(242)는 상기 외부 접속 부재와의 접속을 위한 충분한 크기의 평면적을 가질 수 있다.
예시적인 실시예들에 있어서, 재배선(310)은 셀 영역(I) 내에서 일방향으로 연장할 수 있다. 재배선(310)은 반도체 장치(100)의 중심부로부터 가장자리를 향하는 방향으로 연장할 수 있다. 재배선(310)은 셀 영역(I) 내에 배치된 재배선 비아(320)에 의해 상기 최상위 배선인 최상위 칩 패드(242)와 연결될 수 있다.
도 4는 비교예에 따른 반도체 장치를 나타내는 단면도이다. 비교예에 따른 반도체 장치는 제4 금속 배선층을 추가적으로 형성하고 이에 따른 칩 패드의 위치를 제외하고는 도 1 내지 도 3을 참조로 설명한 반도체 장치와 실적으로 동일하거나 유사하다. 이에 따라, 동일한 구성요소들에 대해서는 동일한 참조부호들로 나타내고, 또한 동일한 구성요소들에 대한 반복 설명은 생략한다.
도 4를 참조하면, 비교예에 따른 반도체 장치(600)는 기판(110) 및 기판(110) 상에 순차적으로 형성된 층간 절연막(130), 상부 배선층(201) 및 재배선층(301)을 포함할 수 있다. 상부 배선층(201)은 층간 절연막(130) 상에 순차적으로 형성된 제1 내지 제3 금속 배선층들(210, 220, 230)을 포함할 수 있다.
제1 금속 배선층(210)은 제1 배선(212)을 포함할 수 있다. 제1 배선(212)은 콘택 플러그(140)의 상면에 접촉할 수 있다. 또한, 제1 배선(212)은 제1 비아(도시되지 않음)에 의해 콘택 플러그(140)와 전기적으로 연결될 수 있다. 제2 금속 배선층(220)은 제2 배선(222)을 포함할 수 있다. 제2 배선(222)은 제2 비아(224)에 의해 제1 배선(212)과 전기적으로 연결될 수 있다. 제3 금속 배선층(230)은 제3 배선(233)을 포함할 수 있다. 제3 배선(233)은 제3 비아(234)에 의해 제2 배선(222)과 전기적으로 연결될 수 있다.
제3 금속 배선층(230)은 최상위 배선층(uppermost wiring layer)이고, 제2 금속 배선층(220)은 차상위 배선층(second uppermost wiring layer)일 수 있다. 상기 제2 배선은 회로 영역(II)에 배치되는 차상위 배선(222)을 포함하고, 상기 제3 배선은 회로 영역(II)에 배치되는 최상위 칩 패드(233)를 포함할 수 있다. 최상위 칩 패드(233)는 반도체 장치(600)의 최상부의 금속 배선층에 형성되며, 외부 장치와의 전기적 연결을 위한 칩 패드일 수 있다.
재배선층(301)은 상부 배선층(201) 상에 형성된 재배선(311) 및 상부 배선층(201) 상에서 재배선(311)을 커버하며 재배선(311)의 일단부인 재배선 랜딩 패드(312)를 노출시키는 보호막(330)을 포함할 수 있다. 재배선층(301)은 회로 영역(II) 상에 배치되며 상기 최상위 배선, 즉 최상위 칩 패드(233) 상부에 형성된 재배선 비아(321)를 포함할 수 있다. 재배선(311)의 타단부는 재배선 비아(321) 상에 배치될 수 있다.
도 5는 도 3의 반도체 장치의 최상위 칩 패드와 도 4의 반도체 장치의 최상위 칩 패드의 배치를 비교하는 도면이다.
도 5를 참조하면, 도 2의 최상위 칩 패드(242)는 회로 영역(II)으로부터 셀 영역(I)으로 연장하고 재배선(310)은 셀 영역(I)에 배치될 수 있다. 이에 반해, 도 4의 최상위 칩 패드(233)는 회로 영역(II) 내에 배치되고 재배선(311)은 회로 영역(II)으로부터 셀 영역(I)으로 연장할 수 있다.
비교예에 따른 최상위 칩 패드(233)는 회로 영역(II) 내에 배치되며 상부의 재배선(311)을 지지하기 위해 충분한 크기를 갖는 금속 패드이므로 회로 영역(II) 내에서 상당한 점유 공간을 차지할 수 있다.
예시적인 실시예들에 따른 최상위 칩 패드(242)는 회로 영역(II)으로부터 셀 영역(I)으로 연장하고 최상위 칩 패드(242) 상의 재배선 비아(320)는 회로 영역(II) 아닌 셀 영역(I) 내에 원하는 위치에 배치시킬 수 있다. 즉, 회로 영역(II)을 차지하는 상기 최상위 칩 패드의 위치를 소정 거리(S1)만큼 셀 영역(I)으로 이동시킬 수 있다. 이에 따라, 상기 쉬프트된 최상위 칩 패드의 영역만큼 회로 영역(II)의 크기를 축소시킴으로써, 전체 칩 사이즈를 감소시킬 수 있다. 또한, 회로 영역(II)에서의 배선들의 설계 자유도를 증가시킬 수 있다.
도 6은 예시적인 실시예들에 따른 반도체 장치를 나타내는 평면도이다. 상기 반도체 장치는 재배선들을 서로 연결시키는 최상위 연결 배선을 제외하고는 도 1 내지 도 3을 참조로 설명한 반도체 장치와 실질적으로 동일하거나 유사하다. 이에 따라, 동일한 구성요소들에 대해서는 동일한 참조부호들로 나타내고, 또한 동일한 구성요소들에 대한 반복 설명은 생략한다.
도 6을 참조하면, 제1 내지 제3 재배선들(310a, 310b, 310c)은 셀 영역(I) 내에서 서로 이격 배치될 수 있다. 제1 내지 제3 재배선들(310a, 310b, 310c)은 최상위 배선층 상에 각각 형성될 수 있다. 제1 내지 제3 재배선들(310a, 310b, 310c)은 서로 평행하게 배열될 수 있다.
예시적인 실시예들에 있어서, 상기 최상위 배선층의 최상위 배선은 서로 이격된 제1 및 제3 재배선들(310a, 310c)을 서로 연결시키기 위한 최상위 연결 배선(243)을 포함할 수 있다. 제2 재배선(310b)을 사이에 두고 제1 재배선(310a)과 제3 재배선(310c)은 최상위 연결 배선(243)에 의해 서로 연결될 수 있다. 최상위 연결 배선(243)은 제2 재배선(310b)의 하부에서 제2 재배선(310b)의 연장 방향을 가로지르는 방향으로 연장할 수 있다.
최상위 연결 배선(243)의 일단부는 셀 영역(I) 내에 배치된 재배선 비아(320)에 의해 제1 재배선(310a)의 일단부에 연결되고, 최상위 연결 배선(243)의 타단부는 셀 영역(I) 내에 배치된 재배선 비아(320)에 의해 제3 재배선(310c)의 일단부에 연결될 수 있다.
따라서, 동일한 파워/그라운드 또는 데이터 신호를 복수 개의 상기 재배선들로 최상위 연결 배선을 이용하여 우회하지 않고 직접 공급할 수 있다. 이에 따라, 재배선들의 설계 자유도를 증가시킬 수 있다.
도 7은 예시적인 실시예들에 따른 반도체 장치를 나타내는 평면도이다. 상기 반도체 장치는 서로 다른 길이들을 갖는 최상위 배선들에 의해 각각 연결된 재배선들의 구조를 제외하고는 도 1 내지 도 3을 참조로 설명한 반도체 장치와 실질적으로 동일하거나 유사하다. 이에 따라, 동일한 구성요소들에 대해서는 동일한 참조부호들로 나타내고, 또한 동일한 구성요소들에 대한 반복 설명은 생략한다.
도 7을 참조하면, 제1 내지 제3 재배선들(310a, 310b, 310c)은 셀 영역(I) 내에서 서로 이격되어 연장할 수 있다. 제1 내지 제3 재배선들(310a, 310b, 310c)의 제1 내지 제3 재배선 랜딩 패드들(312a, 312b, 312c)은 반도 장치의 가장자리를 따라 서로 이격 배치될 수 있다.
제1 최상위 배선(242a)의 일단부, 즉, 제1 최상위 칩 패드 부분은 셀 영역(I) 내에 배치된 재배선 비아(320)에 의해 제1 재배선(310a)의 일단부에 연결되고, 제1 최상위 배선(242a)의 타단부는 회로 영역(II) 내에 배치된 제4 비아(244)에 의해 차상위 배선의 일단부에 연결될 수 있다.
제2 최상위 배선(242b)의 일단부, 즉, 제2 최상위 칩 패드 부분은 셀 영역(I) 내에 배치된 재배선 비아(320)에 의해 제2 재배선(310b)의 일단부에 연결되고, 제2 최상위 배선(242b)의 타단부는 회로 영역(II) 내에 배치된 제4 비아(244)에 의해 차상위 배선의 일단부에 연결될 수 있다.
제3 최상위 배선(242c)의 일단부, 즉, 제3 최상위 칩 패드 부분은 셀 영역(I) 내에 배치된 재배선 비아(320)에 의해 제3 재배선(310c)의 일단부에 연결되고, 제3 최상위 배선(242c)의 타단부는 회로 영역(II) 내에 배치된 제4 비아(244)에 의해 차상위 배선의 일단부에 연결될 수 있다.
예시적인 실시예들에 있어서, 제1 재배선(310a)은 제1 길이(L1)를 갖고, 제2 재배선(310b)은 제1 길이(L1)보다 큰 제2 길이(L2)를 갖고, 제3 재배선(310c)은 제2 길이(L2)보다 큰 제3 길이(L3)를 가질 수 있다. 제1 최상위 배선(242a)은 제4 길이를 갖고, 제2 최상위 배선(242b)는 상기 제4 길이보다 더 작은 제5 길이를 갖고, 제3 최상위 배선(242c)은 상기 제5 길이보다 더 작은 제6 길이를 가질 수 있다.
제1 내지 제3 재배선들(300a, 300b, 300c)은 제1 폭과 제1 두께를 가질 수 있다. 제1 내지 제3 최상위 배선들(242a, 242b, 242c)은 제2 폭과 제2 두께를 가질 수 있다. 상기 제2 폭은 상기 제1 폭보다 작을 수 있다. 상기 제2 두께는 상기 제1 두께보다 작을 수 있다.
예를 들면, 제1 재배선(310a)과 제1 최상위 배선(242a)은 제1 RC값을 가질 수 있고, 제2 재배선(310b)과 제2 최상위 배선(242b)은 제2 RC값을 가질 수 있고, 제3 재배선(310c)과 제3 최상위 배선(242c)은 제3 RC값을 가질 수 있다.
따라서, 제1 내지 제3 재배선들(310a, 310b, 310c)과 제1 내지 제3 최상위 배선들(242a, 242b, 242c)의 길이(폭, 두께) 비율이 조정되어 각각 인가되는 신호들 간의 타이밍 스큐(timing skew)를 감소하거나 제거할 수 있다.
도 8은 예시적인 실시예들에 따른 반도체 장치를 나타내는 평면도이다. 상기 반도체 장치는 인덕터를 제공하는 최상위 배선의 구조를 제외하고는 도 1 내지 도 3을 참조로 설명한 반도체 장치와 실질적으로 동일하거나 유사하다. 이에 따라, 동일한 구성요소들에 대해서는 동일한 참조부호들로 나타내고, 또한 동일한 구성요소들에 대한 반복 설명은 생략한다.
도 8을 참조하면, 최상위 배선(242)의 일단부, 즉 최상위 칩 패드 부분은 셀 영역(I) 내에 배치된 재배선 비아(320)에 의해 재배선(310)의 일단부에 연결되고, 최상위 배선(242)의 타단부는 회로 영역(II) 내에 배치된 제4 비아(244)에 의해 차상위 배선의 일단부에 연결될 수 있다.
예시적인 실시예들에 있어서, 최상위 배선(242)의 적어도 일부는 인덕터(inductor)를 포함할 수 있다. 최상위 배선(242)의 상기 인덕터는 셀 영역(I) 내의 넓은 공간 내에서 나선형(spiral) 형상으로 형성될 수 있다. 최상위 배선(242)의 상기 인덕터는 고속 저전력 동작을 위해 재배선 랜딩 패드(312)에 인덕티브 피킹(inductive peaking) 효과를 제공할 수 있다.
도 9는 예시적인 실시예들에 따른 반도체 장치를 나타내는 평면도이다. 상기 반도체 장치는 재배선들을 서로 연결시키는 최상위 연결 배선들 및 정전기 방지(ESD(Electro Static Discharge)) 소자의 추가를 제외하고는 도 1 내지 도 3을 참조로 설명한 반도체 장치와 실질적으로 동일하거나 유사하다. 이에 따라, 동일한 구성요소들에 대해서는 동일한 참조부호들로 나타내고, 또한 동일한 구성요소들에 대한 반복 설명은 생략한다.
도 9를 참조하면, 최상위 배선층의 최상위 배선은 서로 이격된 복수 개의 재배선들(310)을 연결시키기 위한 적어도 하나의 최상위 연결 배선(243)을 포함할 수 있다. 복수 개의 최상위 연결 배선들(243)이 하나의 재배선(310)을 따라 서로 이격 배치될 수 있다. 최상위 연결 배선(243)은 재배선(310)을 교차하도록 연장할 수 있다.
반도체 장치는 재배선들(310)과 각각 전기적으로 연결된 정전기 방지 소자들(500)을 포함할 수 있다. 정전기 방지 소자(500)는 칩 가장자리 영역에 배치될 수 있다. 정전기 방지 소자(500)는 최상위 연결 배선(243) 및 재배선 비아(320)에 의해 재배선 랜딩 패드(312)와 전기적으로 연결될 수 있다.
따라서, 정전기 방지를 위한 정전기 방지 소자(500)를 칩 가장자리 영역에 배치함으로써, 회로 영역(II)의 ESD 소자를 제거할 수 있다. 이에 따라, 칩 사이즈를 감소시킬 수 있다.
도 10은 예시적인 실시예들에 따른 반도체 장치를 나타내는 평면도이다. 상기 반도체 장치는 재배선을 사용하지 않고 최상위 배선을 재배선으로 사용하는 것을 제외하고는 도 1 내지 도 3을 참조로 설명한 반도체 장치와 실질적으로 동일하거나 유사하다. 이에 따라, 동일한 구성요소들에 대해서는 동일한 참조부호들로 나타내고, 또한 동일한 구성요소들에 대한 반복 설명은 생략한다.
도 10을 참조하면, 최상위 배선(242)은 회로 영역(II)으로부터 셀 영역(I)으로 연장할 수 있다. 최상위 배선(242)의 최상위 칩 패드(242')는 셀 영역(I) 내의 반도체 장치의 가장자리 영역에 배치되어 칩 패드의 역할을 수행할 수 있다. 최상위 배선(242)의 타단부는 종래의 패드 구조가 아닌 제3 비아(234)에 의해 차상위 배선과 연결될 수 있다.
따라서, 최상위 배선(242)이 회로 영역(II)으로부터 셀 영역(I)으로 연장하고, 최상위 배선(242)의 일단부인 최상위 칩 패드(242')과 본딩 와이어와 접합됨으로써, 재배선을 사용하지 않고 비용을 절감할 수 있다.
도 11은 예시적인 실시예들에 따른 반도체 장치를 나타내는 평면도이다. 도 12는 도 11의 반도체 장치를 나타내는 단면도이다. 도 13은 도 12의 반도체 장치를 나타내는 평면도이다. 도 12는 도 11의 B-B' 라인을 따라 절단한 단면도이다. 상기 반도체 장치는 셀 영역 및 회로 영역의 배치를 제외하고는 도 1 내지 도 3을 참조로 설명한 반도체 장치와 실질적으로 동일하거나 유사하다. 이에 따라, 동일한 구성요소들에 대해서는 동일한 참조부호들로 나타내고, 또한 동일한 구성요소들에 대한 반복 설명은 생략한다.
도 11 내지 도 13을 참조하면, 반도체 장치(101)는 기판(110) 및 기판(110) 상에 순차적으로 형성된 층간 절연막(130), 상부 배선층(200) 및 재배선층(300)을 포함할 수 있다.
예시적인 실시예들에 있어서, 기판(110)은 제1 영역(I) 및 제2 영역(II)을 포함할 수 있다. 기판(110)의 제1 및 제2 영역들(I, II)은 각각 셀 영역 및 회로 영역일 수 있다. 즉, 제1 영역(I)에는 메모리 셀들이 형성될 수 있고, 제2 영역(II)에는 상기 메모리 셀들을 구동시키기 위한 주변 회로들이 형성될 수 있다. 예를 들면, 회로 영역(II)은 반도체 장치(100)의 가장자리 영역에 배치되고, 셀 영역(I)은 회로 영역들(II) 사이의 중심 영역에 배치될 수 있다. 복수 개의 재배선 랜딩 패드들(312)은 셀 영역(I) 내에서 기판(110)의 가장자리를 따라 배열될 수 있다.
상부 배선층(200)은 층간 절연막(130) 상에 순차적으로 형성된 제1 내지 제4 금속 배선층들(210, 220, 230, 240)을 포함할 수 있다. 최상위 배선층(uppermost wiring layer)인 제4 금속 배선층(240)은 제4 배선을 포함하고, 차상위 배선층(second uppermost wiring layer)인 제3 금속 배선층(230)은 제3 배선을 포함할 수 있다.
상기 제3 배선은 회로 영역(II)에 배치되는 차상위 배선(232)을 포함하고, 상기 제4 배선은 회로 영역(II)으로부터 셀 영역(I)으로 연장하는 최상위 칩 패드(242)를 포함할 수 있다. 최상위 칩 패드(242)의 일부는 회로 영역(II)에 있는 차상위 배선(232)과 중첩될 수 있다. 최상위 칩 패드(242)는 반도체 장치(100)의 최상부의 금속 배선층에 형성되며, 외부 장치와의 전기적 연결을 위한 칩 패드일 수 있다.
재배선층(300)은 상부 배선층(200) 상에 형성된 재배선(310) 및 상부 배선층(200) 상에서 재배선(310)을 커버하며 재배선(310)의 일단부인 재배선 랜딩 패드(312)를 노출시키는 보호막(330)을 포함할 수 있다. 재배선층(300)은 셀 영역(I) 상에 배치되며 상기 최상위 배선, 즉 최상위 칩 패드(242) 상부에 형성된 재배선 비아(320)를 포함할 수 있다. 재배선(310)의 타단부는 재배선 비아(320) 상에 배치될 수 있다.
보호막(330)에 노출된 재배선(310)의 일단부는 재배선 랜딩 패드(312)를 포함할 수 있다. 재배선(310)의 타단부는 하부에 있는 재배선 비아(320)와 접촉할 수 있다. 따라서, 재배선(310)의 타단부는 재배선 비아(320)에 의해 상기 최상위 배선, 즉, 최상위 칩 패드(242)와 전기적으로 연결될 수 있다.
도 14는 도 13의 반도체 장치의 최상위 칩 패드와 비교예에 따른 반도체 장치의 최상위 칩 패드의 배치를 비교하는 도면이다.
도 14를 참조하면, 도 13의 최상위 칩 패드(242)는 회로 영역(II)으로부터 셀 영역(I)으로 연장하고 재배선(310)은 셀 영역(I)에 배치될 수 있다. 이에 반해, 비교예에 따른 반도체 장치(601)의 최상위 칩 패드(233)는 회로 영역(II) 내에 배치되고 재배선(311)은 회로 영역(II)으로부터 셀 영역(I)으로 연장할 수 있다.
비교예에 따른 최상위 칩 패드(233)는 회로 영역(II) 내에 배치되며 상부의 재배선(311)을 지지하기 위해 충분한 크기를 갖는 금속 패드이므로 회로 영역(II) 내에서 상당한 점유 공간을 차지할 수 있다.
예시적인 실시예들에 따른 최상위 칩 패드(242)는 회로 영역(II)으로부터 셀 영역(I)으로 연장하고 최상위 칩 패드(242) 상의 재배선 비아(320)는 회로 영역(II) 아닌 셀 영역(I) 내에 원하는 위치에 배치시킬 수 있다. 즉, 회로 영역(II)을 차지하는 상기 최상위 칩 패드의 위치를 소정 거리(S2)만큼 셀 영역(I)으로 이동시킬 수 있다. 이에 따라, 상기 쉬프트된 최상위 칩 패드의 영역만큼 회로 영역(II)의 크기를 축소시킴으로써, 전체 칩 사이즈를 감소시킬 수 있다.
도 15는 예시적인 실시예들에 따른 반도체 패키지를 나타내는 단면도이다. 상기 반도체 패키지는 적층된 복수 개의 반도체 장치들을 제외하고는 도 1의 반도체 패키지와 실질적으로 동일하거나 유사하다. 이에 따라, 동일한 구성요소들에 대해서는 동일한 참조부호들로 나타내고, 또한 동일한 구성요소들에 대한 반복 설명은 생략한다.
도 15를 참조하면, 반도체 패키지(10)는 패키지 기판(21) 및 패키지 기판(21) 상에 순차적으로 적층된 제1 반도체 장치(602) 및 제2 반도체 장치(103)를 포함할 수 있다.
예시적인 실시예들에 있어서, 제1 반도체 장치(602)은 기판(110) 및 기판(110)을 관통하는 제1 플러그(150)를 포함할 수 있다. 제2 반도체 장치들(103)은 기판(110) 및 기판(110)을 관통하는 제2 플러그(152)를 포함할 수 있다. 패키지 기판(21)의 접속 패드(24) 상에는 제1 도전성 연결 부재(30)가 배치되어 접속 패드(24)와 제1 플러그(150)를 전기적으로 연결시킬 수 있다. 제1 플러그(150)의 일단부 상에는 제2 도전성 연결 부재(32)가 배치되어 제1 플러그(150)와 제2 플러그(152)를 전기적으로 연결시킬 수 있다. 상기 제1 및 제2 플러그들에는 통상적으로 TSV(through Si via)라 불리는 관통 전극이 사용될 수 있다. 상기 제1 및 제2 도전성 연결 부재들은 도전성 범프, 솔더 볼 등을 포함할 수 있다. 따라서, 제1 및 제2 반도체 장치들(602, 103)은 제1 및 제2 플러그들(150, 152)에 의해 서로 전기적으로 연결될 수 있다.
제1 반도체 장치(602)은 기판(110) 및 기판(110) 상에 순차적으로 형성된 층간 절연막(130), 상부 배선층(201) 및 재배선층(301)을 포함할 수 있다. 상부 배선층(201)은 층간 절연막(130) 상에 순차적으로 형성된 제1 내지 제4 금속 배선층들(210, 220, 230, 240)을 포함할 수 있다.
최상위 배선층인 제4 금속 배선층(240)은 제4 배선을 포함하고, 차상위 배선층인 제3 금속 배선층(230)은 제3 배선을 포함할 수 있다. 상기 제3 배선은 회로 영역(II)에 배치되는 차상위 배선(222)을 포함하고, 상기 제4 배선은 회로 영역(II)으로부터 셀 영역(I)으로 연장하는 최상위 칩 패드(242)를 포함할 수 있다.
재배선층(300)은 상부 배선층(200) 상에 형성된 재배선(310) 및 상부 배선층(200) 상에서 재배선(310)을 커버하며 재배선(310)의 일단부인 재배선 랜딩 패드(312)를 노출시키는 보호막(330)을 포함할 수 있다. 재배선층(300)은 셀 영역(I) 상에 배치되며 상기 최상위 배선, 즉 최상위 칩 패드(242) 상부에 형성된 재배선 비아(320)를 포함할 수 있다. 재배선(310)의 타단부는 재배선 비아(320) 상에 배치될 수 있다.
전술한 반도체 장치를 포함하는 반도체 패키지는 다양한 반도체 장치에 사용될 수 있다. 예를 들어, 상기 반도체 장치는 중앙처리장치(CPU, MPU), 애플리케이션 프로세서(AP) 등과 같은 로직 소자에 적용될 수 있다. 혹은 상기 반도체 장치는 디램(DRAM) 장치, 에스램(SRAM) 장치 등과 같은 휘발성 메모리 장치나, 플래시 메모리 장치, 피램(PRAM) 장치, 엠램(MRAM) 장치, 알램(RRAM) 장치 등과 같은 불휘발성 메모리 장치에 적용될 수 있다.
이상에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
10, 11: 반도체 패키지 20, 21: 패키지 기판
22, 24: 접속 패드 30: 제1 도전성 연결 부재
32: 제2 도전성 연결 부재
100, 101, 103, 600, 601, 602: 반도체 장치
110: 기판 120: 회로 패턴
130: 층간 절연막 140: 콘택 플러그
150: 제1 플러그 152: 제2 플러그
200, 201: 상부 배선층 210: 제1 금속 배선층
212: 제1 배선 220: 제2 금속 배선층
222: 제2 배선 224: 제2 비아
230: 제3 금속 배선층 232: 제3 배선
233: 최상위 칩 패드 234: 제3 비아
240: 제4 금속 배선층
242, 242': 최상위 배선, 최상위 칩 패드
242a, 242b, 242c: 제1, 제2, 제3 최상위 배선
243: 최상위 연결 배선 244: 제4 비아
300, 301: 재배선층 310, 311: 재배선
312: 재배선 랜딩 패드 320, 321: 재배선 비아
330: 보호막 400:도전성 연결 부재
500: 정전기 방지 소자

Claims (10)

  1. 셀 영역 및 회로 영역을 갖는 기판;
    상기 기판 상에 형성되며, 상기 회로 영역에 배치되는 차상위 배선, 및 상기 차상위 배선 상에 형성되며 상기 차상위 배선과 전기적으로 연결되고 적어도 일부가 상기 셀 영역에 배치된 최상위 칩 패드를 갖는 최상위 배선을 포함하는 상부 배선층; 및
    상기 상부 배선층 상에 형성되고, 상기 최상위 칩 패드와 전기적으로 연결되고 적어도 일부가 외부 접속 부재와 접속되는 랜딩 패드로 사용되는 재배선을 포함하는 반도체 장치.
  2. 제 1 항에 있어서, 상기 기판 상에 형성된 회로 패턴들을 커버하는 층간 절연막을 더 포함하고, 상기 상부 배선층은 상기 층간 절연막 상에 형성된 반도체 장치.
  3. 제 1 항에 있어서, 상기 상부 배선층은 순차적으로 적층된 제1 내지 제4 배선들을 각각 갖는 제1 내지 제4 상부 배선층들을 포함하고, 상기 제3 배선은 상기 차상위 배선을 포함하고, 상기 제4 배선은 상기 최상위 배선을 포함하는 반도체 장치.
  4. 제 1 항에 있어서, 상기 재배선은 상기 셀 영역 내에서 연장하는 반도체 장치.
  5. 제 1 항에 있어서, 상기 최상위 칩 패드는 상기 회로 영역 내에 배치된 비아에 의해 상기 차상위 배선과 전기적으로 연결되는 반도체 장치.
  6. 제 1 항에 있어서, 상기 최상위 칩 패드는 상기 셀 영역 내에 배치된 재배선 비아에 의해 상기 재배선과 전기적으로 연결되는 반도체 장치.
  7. 제 1 항에 있어서, 상기 재배선층은 복수 개의 서로 이격 배치된 재배선들을 포함하고,
    상기 최상위 배선은 서로 이격된 재배선들을 서로 연결시키기 위한 최상위 연결 배선을 포함하는 반도체 장치.
  8. 제 7 항에 있어서, 상기 최상위 연결 배선은 정전기 방지 소자와 전기적으로 연결되는 반도체 장치.
  9. 제 1 항에 있어서, 상기 최상위 배선은 서로 이격 배치된 재배선들과 각각 연결되는 제1 및 제2 최상위 배선들을 포함하고, 상기 제1 및 제2 최상위 배선들을 서로 다른 길이 또는 폭을 갖는 반도체 장치.
  10. 제 1 항에 있어서, 상기 최상위 배선의 적어도 일부는 상기 셀 영역 내에 인덕터를 갖는 반도체 장치.
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