KR102547557B1 - 3차원 집적 회로를 위한 안테나 효과 보호 및 정전 방전 보호 - Google Patents

3차원 집적 회로를 위한 안테나 효과 보호 및 정전 방전 보호 Download PDF

Info

Publication number
KR102547557B1
KR102547557B1 KR1020210032752A KR20210032752A KR102547557B1 KR 102547557 B1 KR102547557 B1 KR 102547557B1 KR 1020210032752 A KR1020210032752 A KR 1020210032752A KR 20210032752 A KR20210032752 A KR 20210032752A KR 102547557 B1 KR102547557 B1 KR 102547557B1
Authority
KR
South Korea
Prior art keywords
die
tsv
protection module
substrate
cell
Prior art date
Application number
KR1020210032752A
Other languages
English (en)
Other versions
KR20210122674A (ko
Inventor
포-시앙 후앙
퐁-유안 창
츠이-핑 왕
이-신 추
Original Assignee
타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 filed Critical 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
Publication of KR20210122674A publication Critical patent/KR20210122674A/ko
Application granted granted Critical
Publication of KR102547557B1 publication Critical patent/KR102547557B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01Q—ANTENNAS, i.e. RADIO AERIALS
    • H01Q1/00—Details of, or arrangements associated with, antennas
    • H01Q1/12—Supports; Mounting means
    • H01Q1/22—Supports; Mounting means by structural association with other equipment or articles
    • H01Q1/2283—Supports; Mounting means by structural association with other equipment or articles mounted in or on the surface of a semiconductor substrate as a chip-type antenna or integrated with other components into an IC package
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01Q—ANTENNAS, i.e. RADIO AERIALS
    • H01Q1/00—Details of, or arrangements associated with, antennas
    • H01Q1/50—Structural association of antennas with earthing switches, lead-in devices or lightning protectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5386—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/60—Protection against electrostatic charges or discharges, e.g. Faraday shields
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/64—Impedance arrangements
    • H01L23/66—High-frequency adaptations
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/16—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01P—WAVEGUIDES; RESONATORS, LINES, OR OTHER DEVICES OF THE WAVEGUIDE TYPE
    • H01P1/00—Auxiliary devices
    • H01P1/10—Auxiliary devices for switching or interrupting
    • H01P1/15—Auxiliary devices for switching or interrupting by semiconductor devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01Q—ANTENNAS, i.e. RADIO AERIALS
    • H01Q23/00—Antennas with active circuits or circuit elements integrated within them or attached to them
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/58—Structural electrical arrangements for semiconductor devices not otherwise provided for
    • H01L2223/64—Impedance arrangements
    • H01L2223/66—High-frequency adaptations
    • H01L2223/6661—High-frequency adaptations for passive devices
    • H01L2223/6677—High-frequency adaptations for passive devices for antenna, e.g. antenna included within housing of semiconductor device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061—Disposition
    • H01L2224/0618—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/06181—On opposite sides of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H01L2224/081—Disposition
    • H01L2224/0812—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/08135—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/08145—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/09—Structure, shape, material or disposition of the bonding areas after the connecting process of a plurality of bonding areas
    • H01L2224/091—Disposition
    • H01L2224/0918—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/09181—On opposite sides of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/808—Bonding techniques
    • H01L2224/80894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/80895—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically conductive surfaces, e.g. copper-copper direct bonding, surface activated bonding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/808—Bonding techniques
    • H01L2224/80894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/80896—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically insulating surfaces, e.g. oxide or nitride layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06517—Bump or bump-like direct electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06524—Electrical connections formed on device or on substrate, e.g. a deposited or grown layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06541—Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L24/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
    • H01L27/0255—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using diodes as protective elements

Abstract

3D IC 패키지가 제공된다. 3D IC 패키지는, 제1 IC 다이로서, 제1 IC 다이의 뒤측에 제1 기판을 포함하는 제1 IC 다이; 제1 IC 다이의 뒤측에 적층되고 제1 기판과 마주하는 제2 IC 다이; 제1 기판을 통해서 위치하고, 제1 IC 다이와 제2 IC 다이를 전기적으로 연결하는 TSV - TSV는 TSV를 둘러싸는 TSV 셀 경계를 포함하는 TSV 셀을 가짐 -; 및 제1 기판에 제조된 보호 모듈 - 보호 모듈은 TSV에 전기적으로 연결되고, 보호 모듈은 TSV 셀 내에 위치함 - 을 포함한다.

Description

3차원 집적 회로를 위한 안테나 효과 보호 및 정전 방전 보호{ANTENNA EFFECT PROTECTION AND ELECTROSTATIC DISCHARGE PROTECTION FOR THREE-DIMENSIONAL INTEGRATED CIRCUIT}
본 출원은, 2020년 3월 31일에 출원된 미국의 임시 특허 출원 제63/002,737의 우선권을 주장하는 바이며, 이 미국 출원은 전체가 참고로 본 명세서에 포함된다.
반도체 집적 회로(IC, Semiconductor Integrated Circuit) 산업은 빠르게 성장하고 있다. IC 물질 및 설계에서의 기술 발전으로 인해, 각 세대가 이전 세대보다 더 작고 더 복잡한 회로를 갖는 수 세대의 IC가 생산되었다. 그러나 이러한 발전으로 인해 IC 처리 및 제조의 복잡성이 증가했으며 이러한 발전을 실현하려면 IC 처리 및 제조에서도 유사한 개발이 필요하다. IC 진화의 주류(mainstream) 과정에서, 기능 밀도(즉, 칩 영역 당 상호 연결된 디바이스의 수)는 일반적으로 증가하는 반면, 지오메트리 크기(즉, 제조 공정을 사용하여 생성할 수 있는 가장 작은 부품)는 감소했다. 그러나 이러한 주류 진화는 무어의 규칙(Moore's rule)을 따라 설비 설립에 대한 막대한 투자를 해야 한다. 따라서 더 낮은 전력 소비, 더 나은 성능, 더 작은 칩 면적 및 더 낮은 비용으로 IC를 개발하는 것이 지속적으로 필요했다.
3D IC 패키지가 제공된다. 3D IC 패키지는, 제1 IC 다이로서, 제1 IC 다이의 뒤측에 제1 기판을 포함하는 제1 IC 다이; 제1 IC 다이의 뒤측에 적층되고 제1 기판과 마주하는 제2 IC 다이; 제1 기판을 통해서 위치하고, 제1 IC 다이와 제2 IC 다이를 전기적으로 연결하는 TSV - TSV는 TSV를 둘러싸는 TSV 셀 경계를 포함하는 TSV 셀을 가짐 -; 및 제1 기판에 제조된 보호 모듈 - 보호 모듈은 TSV에 전기적으로 연결되고, 보호 모듈은 TSV 셀 내에 위치함 - 을 포함한다.
본 개시의 양태는 첨부 도면과 함께 다음의 상세한 설명을 읽으면 가장 잘 이해할 수 있다. 본 산업계에서의 표준 관행에 따라, 다양한 피처들은 일정한 비율로 도시되지 않았다는 점에 유의한다. 실제로, 다양한 피처들의 치수는 설명의 명료성을 위해 임의로 증가 또는 감소될 수 있다.
도 1은 일부 실시예에 따른 3D IC 패키지를 도시하는 개략도이다.
도 2는 일부 실시예에 따른 도 1의 예시적인 3D IC 패키지의 단면도이다.
도 3은 일부 실시예에 따른 도 2의 IC 다이의 뒤측에 위치하는 TSV 셀의 단면도이다.
도 4는 일부 실시예에 따른 도 3의 TSV 셀을 도시하는 도면이다.
도 5는 일부 실시예에 따른 다른 TSV 셀을 도시하는 도면이다.
도 6은 일부 실시예에 따른 뒤측 라우팅을 갖는 도 3의 TSV 셀을 나타내는 단면도이다.
도 7은 일부 실시예에 따른 안테나 규칙 검사 단계를 도시하는 순서도이다.
도 8은 일부 실시예에 따른 도 2의 IC 다이의 앞측에 위치하는 HB 영역의 단면도이다.
도 9는 일부 실시예에 따른 도 8의 HB 영역을 도시하는 도면이다.
도 10은 일부 실시예에 따라 3D IC 패키지를 제조하는 방법(1000)을 나타내는 순서도이다.
아래의 개시는 본 개시의 다양한 피처(feature)들을 구현하기 위한 많은 다양한 실시예들 또는 일례를 제공한다. 본 개시를 간단히 하도록, 컴포넌트 및 배치에 있어서 특정 예가 이하에 설명된다. 물론, 이는 단지 예일 뿐이며, 한정하려는 의도가 아니다. 예를 들어, 다음의 설명에서 제2 피처(feature) 위의 또는 그 상의 제1 피처의 형성은, 제1 및 제2 피처들이 직접 접촉하여 형성되는 실시예들을 포함할 수도 있고, 또한 부가적인 피처들이 제1 및 제2 피처들 사이에 형성되어 제1 및 제2 피처들이 직접 접촉부하지 않는 실시예들을 포함할 수도 있다. 또한, 본 개시는 다양일 예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이러한 반복은 간결성과 명료성을 위한 것이며 그 자체가 논의된 다양한 실시예들 및/또는 구성 간의 관계를 지시하는 것은 아니다.
또한, "하에(beneath)", "아래에(below)", "하부의(lower)", "위의(above)", "상부의(upper)" 등과 같은 공간적으로 상대적인 용어가, 도면에 도시된 하나의 요소 또는 피처들과 다른 요소(들) 또는 피처들(들) 간의 관계를 설명하는 데 있어서, 설명의 편의를 위해 사용될 수도 있다. 공간적으로 상대적인 용어는, 도면에 나타난 방향 외에도, 사용 또는 작동 중인 디바이스의 다른 방향을 망라한다. 장치는 다른 방향으로(90도 회전되거나 다른 방향으로 회전되어) 배치될 수 있고, 본 개시에서 사용된 공간적으로 상대적인 서술어는 이에 따라 마찬가지로 해석될 수 있다.
IC 레이아웃은, IC 설계의 수많은 단계("데이터 준비 단계"라고도 함) 그리고 마지막에, 공정에서의 일련의 검사(check)("물리적 검증(physical verification)"이라 함) 후에 생성된다. 이 검증 공정에서, 일반적인 검사의 예로는, 설계 규칙 검사(DRC, Design Rule Checking), 레이아웃 대 스키매틱(LVS, Layout Versus Schematic), 기생 추출, 이하에서 자세히 논의될 안테나 규칙 검사 및 전기 규칙 검사(ERC, Electrical Rule Checking)가 있다. 모든 검증이 완료되면, IC 레이아웃의 데이터가 산업 표준 형식(일반적으로 GDSII 또는 OASIS와 같은 벡터-기반 형식)으로 변환되어 팹 하우스(fab house)라 하는 반도체 파운드리로 전송된다. 그런 다음, 파운드리는, 마스크 데이터 준비(MDP, Mask Data Preparation) 절차를 통해, 그 데이터를 일련의 명령 - 이에 의해 포토 마스크 라이터(writer)가 반도체 디바이스 제조의 포토 리소그래피 공정에 사용할 물리적 마스크(포토 마스크)를 생성할 수 있음 - 으로 변환한다. 더 최근의 MDP 절차에는 해상도 향상 기술(RET, Resolution Enhancement Technologies) 및 광학 근접 보정(OPC, Optical Proximity Correction)과 같은 제조 능력(manufacturability)을 위한 설계와 관련된 추가 단계가 필요하다. 다른 공정에 더하여 일련의 포토 마스크를 사용함으로써, 하나 이상의 다이(칩)를 갖는 웨이퍼가 제조된다.
안테나 효과 - 보다 공식적으로, 플라즈마 유도(plasma induced) 게이트 산화물 손상임 - 는 집적 회로의 제조 동안 잠재적으로 수율 및 신뢰성 문제를 야기할 수 있는 효과이다. 금속 산화물 반도체(MOS, Metal-Oxide-Semiconductor) 기술을 사용하여 집적 회로(IC, Integrated Circuit)를 제조함에 있어서, 플라즈마 에칭 공정 및 이온 주입 공정과 같은 하전 이온(charged ion)을 포함하는 공정이 일반적으로 사용된다. 예를 들어, 게이트 폴리 실리콘(폴리) 패턴을 형성하거나 금속 라인 패턴을 상호 연결하는 데 사용되는 플라즈마 에칭 공정 동안, 정전하가 부동 게이트(floating gate) 폴리 전극에 축적될 수 있다. 게이트 폴리 전극의 결과 전압은 너무 커져서, 전하가 게이트 산화물로 흐르거나, 게이트 산화물에 트래핑(trap)되거나, 게이트 산화물을 통해 흐를 수 있다. 이러한 전하는 게이트 산화물 강도를 현저히 저하시키고 MOS 소자 신뢰성 장애를 일으킬 수 있다.
각각의 폴리 게이트 영역은 자신의 면적에 비례하는 정전하를 수집한다. 폴리 접촉부(contact)를 통해 큰 폴리 지오메트리 또는 큰 상호 연결 금속 지오메트리에 연결된 작은 게이트 산화물 영역은 불균형한(disproportionate) 양의 전하(접지된 또는 네거티브 바이어스 웨이퍼의 경우 포지티브 플라즈마 이온)를 축적할 수 있으며, 심각한 손상을 입을 수 있다. 이러한 메커니즘은 일반적으로 안테나 효과로 알려져 있는데, 이는, 큰 폴리 또는 상호 연결 금속 영역이 취약한(vulnerable) 게이트 산화물을 통해 흐르는 정전하를 수집하는 안테나 역할을 하기 때문이다. 안테나 효과의 강도는 노출된 도체 영역과 게이트 산화물 영역 사이의 비(ratio)에 비례한다.
파운드리는 안테나 효과를 피하기 위해 제공되는 규칙인 안테나 규칙을 일반적으로 제공한다. 안테나 규칙 위반을 안테나 위반이라 한다. 안테나 규칙 위반이 있는 경우, IC 설계자는 안테나 규칙 위반을 수정하기 위한 조치를 취한다.
추가적으로, 온-칩(on-chip) 정전 방전(ESD, On-Chip Electrostatic Discharge)이 일반적으로 제공된다. 온-칩 ESD 보호 메커니즘은 일반적으로 두 가지 방식으로 작동한다. 첫째, IC 구조체의 열 손상을 방지하는 저-임피던스 방전 채널을 사용하여 ESD 과도 전류(ESD current transient)를 안전하게 소산한다(dissipate). 둘째, ESD 유도 전압을 안전한 수준으로 클램핑하여 유전체 저하 또는 파열을 방지한다. 이상적으로는, 완전한 ESD 보호 솔루션이 IC에서 구현되어 IC 상의 모든 핀(pin)에서 다른 모든 핀까지 효과적인 방전 채널을 생성할 수 있다.
3차원 집적 회로(3D IC, Three-Dimensional Integrated Circuit)는 실리콘 웨이퍼 또는 다이를 적층하고, 관통 기판 비아(TSV, Through Substrate Via), 하이브리드 본딩(HB, Hybrid Boding), Cu-Cu 연결체 등을 사용하여 수직으로 상호 연결하여 제조된 IC로서, 단일 디바이스처럼 작동하여 기존의 2차원 공정보다 적은 전력과 더 작은 풋프린트에서 성능 향상을 달성하도록 한다. 3D IC는 마이크로 일렉트로닉스 및 나노 일렉트로닉스에서 전기적 성능 이점을 달성하기 위해 수직 방향(즉, Z-방향)을 사용하는 여러 3D 통합 체계(scheme) 중 하나이다. 3D IC 칩에서, 안테나 효과는 특히 패키지 안테나 효과라고 한다. 패키지 안테나는 TSV 및 HB 구조체의 에칭 단계 중에 발생하는 전하로 인한 폴리 게이트 파손(breakage)으로 인해 발생한다.
본 개시의 실시예들에 따르면, 3D IC는 TSV 및 HB 구조체를 일반적으로 가질 수 있고, 안테나 다이오드는, 특정 기능 셀과 연관되기보다는, TSV 셀에(즉, 이하에서 더 논의되는 바와 같이 활성 반도체 디바이스가 없는 "킵-아웃(keep-out)" 구역 내에) 또는 HB 영역에 배치된다. 중앙 집중식 접근 방식(즉, 이웃하는 기능 셀의 많은 트랜지스터를 보호하는 TSV 셀 또는 HB 영역의 하나의 안테나 다이오드)이 칩 면적, IC 속도 및 전력 소비 측면에서 더 효과적이다. TSV 셀 내부에 안테나 다이오드를 배치하면, TSV 셀 내부의 칩 영역을 활용할 수 있는 이점을 가지며, 그렇지 않은 경우 임의의 활성 반도체 디바이스를 배치하는 데 TSV 셀 내부의 칩 영역을 사용할 수 없다. TSV 셀 또는 HB 영역에 안테나 다이오드를 추가하는 것 외에도, 이웃하는 기능 셀에 위치하는 트랜지스터의 게이트 구조체는, 이 특정 트랜지스터에 대한 추가 안테나 효과 보호를 제공하기 위해 확대된(enlarged) 폴리 영역을 가질 수 있다. 이러한 기술은 ESD 보호에도 적용할 수 있다.
도 1은 일부 실시예에 따른 3D IC 패키지(100)를 도시하는 개략도이다. 도 1에 도시된 예에서, 3D IC 패키지(100)는 3개의 적층된 IC 다이들(102, 104, 106)를 포함하지만, 임의의 수(예를 들어, 4, 6, 9 등)의 적층된 IC 다이도 본 개시의 범위 내에 있다. 3D IC 패키지(100)가 수행하는 의도된 기능에 따라 다양한 IC 다이 유형이 포함될 수 있다. 예를 들어, 3D IC 패키지(100)는 랩톱 컴퓨터, 태블릿 컴퓨터, 스마트 폰, 오디오/비디오 플레이어, 휴대폰, 비디오 게임 콘솔, 텔레비전, 라디오 또는 기타 전자 디바이스의 메인 프로세서일 수 있다. 일부 실시예에서, IC 다이 중 2개(예를 들어, IC 다이들(102, 104))가 유사하게 구성되어, 2개의 IC 다이 중 하나(예를 들어, IC 다이(102))가 고장난 경우에 다른 다이(예를 들어, IC 다이(104))로 대체될 수 있고, 고장난 IC 다이(예를 들어, IC 다이(102))는 바이패스될 수 있다.
일부 실시예에서, 3D IC 패키지(100)는 완전한(complete) 시스템-인 패키지(SiP, System In Package)이며, 여기서 IC 다이(102)는 범용 프로세서이고, IC 다이들(104, 106)는, 동적 랜덤 액세스 메모리(DRAM, Dynamic Random Access Memory), 그래픽 프로세서, 오디오/비디오 프로세서, 디지털 라디오 수신기, 플래시 메모리(또는 기타 솔리드 스테이트 메모리), 통신 프로세서(와이파이(WiFi)(802.11) 인터페이스를 포함할 수 있음), 지피에스(GPS, Global Positioning Satellite) 수신기, 블루투스 인터페이스, 제2 프로세서, 전력 관리 유닛 또는 디바이스(100)에 의해 사용되는 다른 통신 인터페이스의 임의의 조합일 수 있다. 이러한 IC 다이 유형은 단지 예로서 나열되고 다른 유형의 IC 다이를 배척하지 않는다.
일부 실시예에서, 3D IC 패키지(100)는 2.5D IC 구성에서 도시되지 않은 반도체 인터포저(예를 들어, 실리콘 인터포저)에 선택적으로 장착될 수 있다. 인터포저는 3D IC 패키지(100)로부터 수평으로 실장된 하나 이상의 추가 IC 다이를 갖는다. 하나의 비-제한적인 예에서, 추가 IC 다이 중 하나는 메인 시스템 프로세서이고, 추가 IC 다이 중 다른 하나는 시스템 버스이고, IC 다이들(102, 104, 106)는 3개의 DRAM 다이이다.
3개의 적층된 IC 다이들(102, 104, 106)의 각각은 앞측(F) 및 뒤측(B)을 갖는다. 도 1에 도시된 예에서, IC 다이(102)의 뒤측은 IC 다이(104)의 앞측을 마주하고(face), IC 다이(104)의 뒤측은 IC 다이(106)의 앞측을 마주한다. IC 다이들(102, 104, 106)은 관통 기판 비아(TSV, Through Substrate Via), 금속 패턴, 전도성 비아, 재분배 층, 하이브리드 본딩(HB, Hybrid Bonding) 구조체 등과 같은 상호 연결 구조체(110)에 의해 서로 연결된다. 본 명세서에서 논의되는 내용은 실리콘 기판 및 실리콘 온 절연체(SOI, Silicon on Insulator) 기판과 같은 모든 유형의 반도체 기판 상에 제조된 IC 다이에 적용된다. 도 1은, IC 다이들(102, 104) 사이 뿐만 아니라 IC 다이들(104, 106) 사이의 5개의 상호 연결 구조체(110)만을 도시하고 있지만, 이는 단지 예시를 위한 것이다. 임의의 원하는 수의 상호 연결 구조체(110)가 제공될 수 있다.
도 2는 일부 실시예에 따른 도 1의 예시적인 3D IC 패키지(100)의 단면도이다. 도 2에 도시된 예에서, IC 다이들(102, 104, 106)의 각각은 기판(122), 트랜지스터(미도시)와 같은 프론트-엔드-라인(FEOL, Front-End-Of-Line) 구조체 및 다층 상호 연결(MLI, Multi-Layer Interconnect) 구조체(124)를 포함하는 백-엔드-라인(BEOL, Back-End-Of-Line) 구조체를 갖는다. MLI 구조체(124)는 무엇보다도 다중 금속층 및 이들 다중 금속층을 연결하는 비아를 포함한다. 비-제한적인 일 예에서, MLI 구조체(124)는 제1 금속(M1) 층, 제2 금속(M2) 층, 제3 금속(M3) 층, 제4 금속(M4) 층, 제5 금속(M5) 층에서 제12 금속(M12) 층까지 층을 이룬다. IC 다이(104)의 복잡한 라우팅은 MLI 구조체(124)에 의해 달성될 수 있다. IC 다이(102)의 앞측에 위치하는 솔더 범프들(126)은, 전술한 바와 같은 반도체 인터포저와 같은 다른 구조체와 3D IC 패키지(100)를 본딩하는 데 사용될 수 있다. IC 다이(104)가 앞측과 뒤측 모두에서 IC 다이(102) 및 IC 다이(106)와 각각 인터페이싱하기 때문에, 이하에서는 IC 다이(104)만이 간단하게 설명된다.
도 2에 도시된 예에서, 상호 연결 구조체(110)에는 2개의 카테고리, 즉 상호 연결 구조체들(100a) 및 상호 연결 구조체들(100b)이 있다. 상호 연결 구조체(100a)는 TSV(112) 및 HB 구조체(114)를 포함한다. TSV(112)는 기판(122)을 통하고, MLI 구조체(124)와 HB 구조체(114) 사이에 연결된다. HB 구조체(114)는 2개의 층 - 하이브리드 본딩 접촉 구조체 및 하이브리드 본딩 금속층 - 을 포함하며, 이에 대해서는 도 4를 참조하여 상세히 후술한다. HB 구조체(114)는, 또한, 다른 HB 구조체들(114)과 함께, IC 다이들(104, 106)의 본딩을 위해 사용된다. 구체적으로, HB 구조체(114)는 (IC 다이(106)로부터 돌출된) 다른 측 상에서 다른 HB 구조체(114)와 인터페이싱하여 HB 구조체 쌍을 형성하고, 이 HB 구조체 쌍의 하이브리드 본딩 금속 층은 함께 본딩된다. 이와 같이, IC 다이들(104, 106)은 IC 다이(104)의 뒤측에서 TSV(112) 및 HB 구조체(114)를 통해 본딩되고 전기적으로 연결된다. 상호 연결 구조체(110a)의 세부 사항은 도 3 내지 6을 참조하여 이하에서 상세히 논의될 것이다.
한편, IC 다이(104)의 앞측에서, 상호 연결 구조체(110b)는 또 다른 HB 구조체(114)(예를 들어, 도 2에 도시된 IC 다이들(104, 102) 중 가장 왼쪽의 것)를 포함한다. HB 구조체(114)는 IC 다이들(104, 102)의 본딩을 위해 다른 HB 구조체들(114)과 함께 유사하게 사용된다. 구체적으로, HB 구조체(114)는 (IC 다이(102)로부터 돌출된) 다른 측 상에서 다른 HB 구조체(114)와 인터페이싱하여 HB 구조체 쌍을 형성하고, 이 HB 구조체 쌍의 하이브리드 본딩 금속 층은 함께 본딩된다. 이와 같이, IC 다이들(104, 102)이 본딩된다. 상호 연결 구조체(110b)의 세부 사항은 도 10 내지 11을 참조하여 이하에서 상세히 논의될 것이다.
도 3은 일부 실시예에 따른 도 2의 IC 다이(104)의 뒤측에 위치하는 TSV 셀(132)의 단면도이다. 도 4는 일부 실시예에 따른 도 3의 TSV 셀(132)을 도시하는 도면이다. 도 5는 일부 실시예에 따른 도 3의 TSV 셀(132)의 레이아웃을 도시하는 도면이다. 일반적으로, 안테나 다이오드(136)는 IC 다이(104)의 안테나 효과 보호를 위해 TSV 셀(132)에 배치된다. 일부 2D IC 에서와는 달리, 안테나 다이오드(136)는 어떤 기능 셀에도 배치되지 않으며 IC 다이(104) 내의 특정 트랜지스터와 연관되지 않는다. 대신에, 안테나 다이오드(136)는 TSV 셀(132)에 배치된다. 안테나 다이오드(136)는 안테나 보호 모듈의 하나의 비-제한적인 예시임을 주목해야 한다. 다른 적절한 안테나 보호 모듈도 본 개시의 범위 내에 있다.
도 3에 도시된 예에서, 상호 연결 구조체(110a)는, 무엇보다도, IC 다이(104)의 뒤측에 (뒤측) TSV(112)를 포함한다. TSV(112)는 TSV 셀(132)에 위치한다. 기능 셀(134)은 TSV 셀(112) 옆에 위치한다. 기능 셀(134)은 IC 설계 단계에서 셀 라이브러리로부터 선택된 표준 셀일 수 있다. 도 3에 도시된 비-제한적인 예에서, 트랜지스터(138)는 기능 셀(134)에 위치하지만, 도시되지 않은 다른 구성 요소도 기능 셀(134)에 위치할 수 있다. TSV(112)의 일 단부는, 제로 금속(M0) 층의 금속 패턴(140)에 연결된다. 이것은 하나의 예일 뿐이며, TSV(112)는 다른 층의 다른 금속 패턴(예를 들어, M1 층의 금속 패턴)에 연결될 수 있다는 점에 유의해야 한다. 하나의 비-제한적인 예에서, TSV(112)는, 후속하여 바깥쪽으로부터 안쪽으로, 도시되지 않은 라이너, 도시되지 않은 확산 장벽 층 및 도시되지 않은 전도성 물질을 포함한다. 일 실시예에서, TSV 구조체(112)는 다음의 작업에 의해 형성된다. 먼저, 하나 이상의 에칭 공정에 의해 M0 층의 금속 패턴(140)으로 연장되는 TSV 개구부가 형성된다. TSV 개구부가 형성된 후에, 라이너가 TSV 개구부의 측벽들 상에 형성되어 TSV 구조체(112)의 전도성 물질과 기판(122)이 직접 접촉하지 않도록 격리층으로서의 역할을 한다. 그 후에, 확산 방지층은 라이너 상에 그리고 TSV 개구부의 바닥 상에 컨포멀하게 형성된다. 확산 방지층은 이후에 형성될 전도성 물질이 원하지 않는 영역으로 이동하는 것을 방지하는 데 사용된다. 확산 방지층이 형성된 후에, 전도성 물질이 TSV 개구부를 채우는 데 사용된다. 그 후에, TSV 개구부 외부에 위치하는 여분의 라이너, 확산 방지층 및 전도성 물질은 화학적 기계적 연마(CMP, Chemical Mechanical Polishing) 공정과 같은 평탄화 공정(그러나, 임의의 적절한 제거 공정이 사용될 수 있음)에 의해 제거된다.
그러나, TSV(112)를 제조하는 동안, 에칭 공정에서 전하가 발생한다. 이러한 전하(도 3에서 "e-"로 개략적으로 도시됨)는 기능 셀(134)에 위치하는 트랜지스터(138)의 게이트(139)로 흐르고 그 위에 축적될 수 있다. 구체적으로, 이 예에서, 전하가 흐르는 전기 경로는, TSV(112)로부터, 금속 패턴(140) 및 스키매틱 전기 경로(schematic electrical path)(142)를 통해, 트랜지스터(138)의 게이트 구조체(139)로 향한다. 스키매틱 전기 경로(142)는 M1 층 및 M2 층과 같은 다른 금속 층의 전기 경로를 나타낸다. 결과적으로, 게이트 구조체(139)의 폴리 전극 상의 전압이 너무 커져서 전하가 게이트 구조체(139)의 게이트 산화물로 흐르거나 게이트 산화물에 트래핑되거나(trapped) 게이트 산화물을 통해 흐를 수 있다. 이러한 전하는 전술한 바와 같이 게이트 산화물 강도를 현저히 저하시키고 MOS 디바이스 신뢰성 장애(failure)를 일으킬 수 있다.
2D IC 패키지에서, 안테나 효과가 존재하거나 안테나 규칙을 위반하는 특정 기능 셀(예를 들어, 기능 셀(134))에 안테나 다이오드가 배치될 수 있다. 안테나 다이오드는 전하를 방전(discharge)하기 위해 또 다른 전기 경로를 생성한다. 그러나, 특정 기능 셀에 안테나 다이오드를 배치하는 것은 (안테나 효과를 식별한 후에만 행하는) 개선 방안이며, 때로는 특정 기능 셀에 안테나 다이오드를 수용할 수 있는 칩 영역이 충분하지 않다. 대안적으로, 모든 기능 셀에 안테나 다이오드를 배치하여 문제를 사전에 해결할 수 있다. 그러나 안테나 다이오드의 추가 커패시턴스로 인해 2D IC가 느려지고 더 많은 전력이 소모될 수 있다. 안테나 커패시터는, 안테나 효과 보호 측면에서 안테나 다이오드와 동일한 방식으로 기능할 수 있다는 점에 주목한다.
반면, 3D IC(예를 들어, 도 1 및 도 2에 도시된 3D IC 패키지(100))에서는 TSV(예를 들어, TSV(112))가 일반적으로 사용된다. 안테나 다이오드(136)는 특정 기능 셀(예를 들어, 기능 셀(134))과 연관되지 않는다. 대신, 안테나 다이오드(136)가 TSV 셀(132)에 배치된다. 중앙 집중식 접근 방식(즉, 이웃하는 기능 셀의 많은 트랜지스터를 보호하는 TSV 셀의 하나의 안테나 다이오드)은 칩 면적, IC 속도 및 전력 소비 측면에서 더 효과적이다. 구체적으로, 도 3의 예에서, 안테나 다이오드(136)는 TSV 셀(132)에 배치된다. 안테나 다이오드(136)는 비아(137) 및 M0 층의 금속 패턴(140)을 통해 TSV(112)와 연결되지만, 다른 연결 수단(예를 들어, 다른 금속 층의 금속 패턴을 통해)도 본 개시의 범위 내에 있다.
일 실시예에서, TSV 셀(132)에 안테나 다이오드(136)를 추가하는 것 외에도, 트랜지스터(138)의 게이트 구조체(139)가 확대된(enlarged) 폴리 영역을 갖는다. 이것은, 예를 들어 여러 트랜지스터를 병렬로 연결하여 수행될 수 있다. 트랜지스터(139)가 FinFET일 때, 이것은, 또한, 예를 들어 하나의 FinFET에 대해 다중 핀(예를 들어, 2-핀, 3-핀, 5-핀 등) 구조체를 사용함으로써 달성될 수 있다. 확대된 폴리 영역은 특정 기능 셀의 특정 트랜지스터에 추가 안테나 효과 보호를 제공할 수 있다.
도 4를 참조하면, TSV 셀(132)은 TSV 셀 경계(144)를 갖는다. TSV(112)는 TSV 셀(132)의 중간에 위치한다. TSV 셀(132)은 킵-아웃 구역(KOZ, Keep-Out Zone)(132)이라고도 하는데, 이것은 TSV(112)와 킵-아웃 구역(132) 내부의 활성 반도체 디바이스(즉, 신호를 전송/처리하는 데 사용되는 트랜지스터) 사이의 간섭(예를 들어, TSV-유도 스트레스)을 피하기 위해 활성 반도체 디바이스가 킵-아웃 구역(132)에 배치되지 않도록 하기 때문이다. 다시 말해서, 활성 반도체 디바이스가 킵-아웃 구역(132) 내부에 배치되면, 활성 반도체 디바이스의 거동(behavior)이 부정적인 영향을 받을 수 있고 전기적 손상이 발생할 수 있다. 킵-아웃 구역(132)은 임의의 활성 반도체 디바이스가 간섭을 받는 것을 방지하기 위한 보수적인 방법이다. TSV 셀(132) 및 킵-아웃 구역(132)은 본 개시에서 상호 교환적으로 사용된다는 점에 유의해야 한다.
그러나, 안테나 다이오드(136)는 수동 반도체 디바이스(즉, 신호를 전송/처리하는 데 사용되지 않는 트랜지스터)이기 때문에, 안테나 다이오드(136)는 킵-아웃 구역(132)(즉, TSV 셀 경계(144) 내부)에 배치될 수 있다.
한편, 안테나 다이오드를 TSV(112)에 너무 가깝게 배치하는 것은 회피되는데(avoided), 그 이유는 공정 변화로 인해 TSV(112)와 안테나 다이오드(136) 사이의 거리가 예상보다 더 가까울 수 있기 때문이다. 거리가 가까울수록 물리적 손상이 발생할 수 있다. 따라서, 안테나 다이오드(136)는 TSV 버퍼 구역 경계(147)를 갖는 TSV 버퍼 구역(146) 외부에 배치되어야 한다.
요약하면, 안테나 다이오드(136), 또는 일반적으로 안테나 보호 모듈은 TSV 셀(132)에 배치되며, 보다 구체적으로 TSV 버퍼 구역(146) 외부에 위치하면서 킵-아웃 구역(144) 내부에 배치된다. TSV 셀(132)의 크기는 기능 셀(134)의 크기보다 일반적으로 크다. TSV 셀(132)(즉, 킵-아웃 구역(132)) 내부에 안테나 다이오드(136)를 배치하면, TSV 셀(132) 내부의 칩 영역을 활용하는 이점이 있으며, 그렇지 않은 경우 TSV 셀(132) 내부의 칩 영역은 임의의 활성 반도체 디바이스를 배치하는 데 사용될 수 없다.
도 4에 도시된 바와 같이, TSV(112)와 TSV 셀 경계(144) 사이의 거리는 D1이고, TSV(112)와 TSV 버퍼 구역 경계(147) 사이의 거리는 D2이다. 비-제한적인 일 예에서, D1은 5 μm이고, D2는 3 μm이다. 다른 비-제한적인 예에서, D1은 3 μm이고, D2는 1 μm이다. 도 4에 도시된 형상 및 치수 크기는 설명을 위한 것임에 유의해야 한다. 다른 형태 및 치수 크기도 본 개시의 범위 내에 있다.
TSV 셀(132)은 레이아웃 설계 목적을 위해 다수의 행으로 분할될 수 있다. 일 실시예에서, 안테나 다이오드(136)는 "행" 상에 배치되는데, 이것은 안테나 다이오드(136)가 도 4에 도시된 바와 같이 하나의 행(148) 상에 배치된다는 것을 의미한다. 안테나 다이오드(136)를 행 상에 배치하는 것은 특정 레이아웃 규칙과 호환될 수 있다.
도 5는 일부 실시예에 따른 다른 TSV 셀(132')을 도시하는 도면이다. 전술한 바와 같이, IC 디바이스를 보호하기 위해 개시된 실시예에서 온-칩 ESD 보호가 제공된다. 온-칩 ESD 보호 메커니즘은 일반적으로 두 가지 방식으로 작동한다. 일반적으로, TSV 셀(132') 내부에 ESD 보호 모듈(136')을 배치함으로써, ESD 전류는 IC 구조체의 열 손상을 방지하는 저-임피던스 방전 채널을 통해 안전하게 소산된다(dissipated).
도 5는 도 4와 유사하며, 단, ESD 보호 모듈(136')은 도 4의 안테나 다이오드(136)와 다르다. ESD 보호 모듈(136')로서 사용될 수 있는 디바이스는, 무엇보다도, 다이오드, 바이폴라 트랜지스터, MOSFET 및 실리콘-제어 정류기(SCR, Silicon-Controlled Rectifier)를 포함한다. ESD 보호 모듈(136')은 도 4의 안테나 다이오드(136)보다 일반적으로 크고, ESD 전류는 안테나 효과의 전류보다 일반적으로 크다. 도 5에 도시된 비-제한적인 예에서, ESD 보호 모듈(136')은 비교적 큰 ESD 전류를 처리하기 위해 병렬로 연결된 다수의(multiple) 다이오드를 포함한다.
다시 말해서, ESD 보호 모듈(136')은, 도 4에서와 같은 방식으로, TSV 버퍼 구역(146) 외부에 위치하면서 킵-아웃 구역(132')(즉, 본 명세서에서 상호 교환적으로 사용되는 TSV 셀(132 ')) 내부에 배치된다. ESD 보호 모듈(136')은 활성 반도체 디바이스가 아니기 때문에 킵-아웃 구역(132') 내부에 배치될 수 있다. 다른 세부 사항은 도 5가 도 4와 같기 때문에 간결성을 위해 반복되지 않는다.
안테나 보호 모듈(예를 들어, 안테나 다이오드(136)) 및 ESD 보호 모듈(136')은 보호 모듈로 일반적으로 지칭될 수 있음에 유의해야 한다.
도 6은, 일부 실시예에 따라 뒤측 라우팅(150)을 갖는 도 3의 TSV 셀(132)을 도시하는 단면도이다. 도 7은 일부 실시예에 따른 안테나 규칙 검사 단계(checking)(900)을 나타내는 순서도이다. 파선(X-X') 위의 부분은 도 3에서와 동일한 반면, 파선(X-X') 아래의 부분은 뒤측 라우팅(150)이다. 도 6에 도시된 비-제한적인 예에서, 뒤측 라우팅(150)은, 무엇보다도, 2개의 금속 층에 위치하는 2개의 금속 패턴, 그 사이에 연결된 비아(154) 및 솔더 범프(126)를 포함한다. 뒤측 라우팅(150)의 제조 단계 동안 생성된 전하는 마찬가지로 트랜지스터(138)의 게이트 구조체(130)로 흐르고 그에 축적될 수 있다. 따라서, 안테나 규칙 검사 단계(700)는 TSV(112)를 갖는 IC 다이(104)를 어드레싱하기 위해 필요하다.
도 7에 도시된 바와 같이, 방법(700)은 일반적으로 두 단계를 포함한다. 단계(702)에서, (뒤측) TSV(112)를 갖는 IC 다이(104)에 대해 제1 안테나 규칙 검사가 실행된다. TSV(112)는, TSV(112)의 킵-아웃 구역(132)(즉, TSV 셀(132)) 내부에 배치되는 안테나 다이오드(136)를 포함한다. 일 실시예에서, 폴리 영역 파라미터 및 접합(junction) 영역 파라미터가 특정 포트 단계(702)에 대해 생성될 수 있으며, 이는 이후에 사용될 수 있다. 단계(704)에서, 제2 안테나 규칙 검사가 도 6에 도시된 뒤측 라우팅(150)에 대해 실행된다. 일 실시예에서, 앞서 생성된 폴리 영역 파라미터 및 접합 영역 파라미터는 제2 안테나 규칙 검사를 위해 사용될 수 있다. 따라서, 안테나 규칙 검사 단계(700)는 양측(즉, 도 6에 도시된 라인(X-X')의 위 및 아래) 상에서 잠재적인 안테나 규칙 위반을 해결할 수 있다.
도 8은 일부 실시예에 따른 도 2의 IC 다이(104)의 앞측에 위치하는 HB 영역(133)의 단면도이다. 도 9는 일부 실시예에 따른 도 8의 HB 영역(133)을 도시하는 다이어그램이다. 일반적으로, 안테나 다이오드(136)는 IC 다이(104)의 안테나 효과 보호를 위해 HB 영역(133)(즉, HB 구조체(114)을 둘러싸는 영역)에 배치된다. 2D IC에서와 달리, 안테나 다이오드(136)는 어떤 기능 셀에도 배치되지 않으며, IC 다이(104)의 임의의 특정 트랜지스터와도 연관되지 않는다. 대신, 안테나 다이오드(136)는 HB 영역(133)에 배치된다.
하이브리드 본딩(HB, Hybrid Bonding)은 웨이퍼-웨이퍼, 다이-웨이퍼 및 다이-다이 상호 연결에 사용될 수 있는 기술이다. 하이브리드 본딩에서, 두 구조체가 웨이퍼 본더(bonder)를 갖는 서로 다른 물질을 사용하여 함께 본딩된다. 구체적으로, 두 개의 다이/웨이퍼는, 두 가지 기술의 조합, 즉 유전체-유전체 본딩 및 금속-금속 본딩을 사용하여, 보통(often) 상온에서 함께 본딩된다. 일 실시예에서, 유전체-유전체 본딩에 이어 금속-금속 본딩이 뒤따른다. 일 실시예에서, 금속-금속 본딩은 구리-구리 본딩이다. 하이브리드 본딩은 평방 밀리미터당 250,000 내지 1백만 개의 상호 연결 구조체를 인에이블링하며(enable), 이는 마이크로 범프와 같은 다른 기술보다 훨씬 더 많은 것이다.
도 8에 도시된 예에서, 상호 연결 구조체(110b)는, 무엇보다도, IC 다이(104)의 앞측에 HB 구조체(114)를 포함한다. HB 구조체(114)는 HB 영역(즉, 본 개시에서 상호 교환적으로 사용되는 HB 셀)(133)에 위치한다. 기능 셀(134)은 HB 영역(112) 옆에 위치한다. 기능 셀(134)은 IC 설계 단계에서 셀 라이브러리로부터 선택된 표준 셀일 수 있다. 도 8에 도시된 비-제한적인 예에서. 도 8에서, 트랜지스터(138)는 기능 셀(134)에 위치하지만, 도시되지 않은 다른 구성 요소도 기능 셀(134)에 위치할 수 있다.
HB 구조체(114)는, 무엇보다도, 하이브리드 본딩 금속 층(116) 및 하이브리드 본딩 금속 층(116) 아래에 위치하는 하이브리드 본딩 접촉 구조체(118)를 포함한다. 하이브리드 본딩 접촉 구조체(188)는 일 실시예에서 비아이다. 하이브리드 본딩 접촉 구조체(188)는 도시되지 않은 MLI 구조체의 상단 금속층의 금속 패턴(162)에 연결된다. 도 8에 도시된 비-제한적인 예에서, 상단 금속 층은 제12 금속(M12) 층이다.
그러나, HB 구조체(114)를 제조하는 동안, 에칭 공정에서 전하가 발생한다. 이러한 전하(도 8에서 "e-"로 개략적으로 도시됨)는 기능 셀(134)에 위치하는 트랜지스터(138)의 게이트(139)로 흐르고 그 위에 축적될 수 있다. 구체적으로, 이 예에서, 전하가 흐르는 전기 경로는, HB 구조체(114)로부터, 금속 패턴(162) 및 스키매틱 전기 경로(schematic electrical path)(142)를 통해, 트랜지스터(138)의 게이트 구조체(139)로 향한다. 스키매틱 전기 경로(142)는 M1 층 내지 M12 층 사이의 모든 금속 층과 같은 다른 금속 층의 전기 경로를 나타낸다. 결과적으로, 게이트 구조체(139)의 폴리 전극 상의 전압이 너무 커져서 전하가 게이트 구조체(139)의 게이트 산화물로 흐르거나 게이트 산화물에 트래핑되거나(trapped) 게이트 산화물을 통해 흐를 수 있다. 이러한 전하는 전술한 바와 같이 게이트 산화물 강도를 현저히 저하시키고 MOS 디바이스 신뢰성 장애(failure)를 일으킬 수 있다.
다시 말해서, 안테나 효과가 존재하거나 안테나 규칙을 위반하는 특정 기능 셀(예를 들어, 기능 셀(134))에 안테나 다이오드가 배치될 수 있는 2D IC와 달리, 3D IC(예를 들어, 도 1 및 도 2에 도시된 IC 패키지(100))에서, 안테나 다이오드(136)는 특정 기능 셀(예를 들어, 기능 셀(134))과 연관되지 않는다. 대신, 안테나 다이오드(136)는 HB 영역(133)에 배치된다. 중앙 집중식 접근 방식(즉, 이웃하는 기능 셀의 많은 트랜지스터를 보호하는 HB 영역의 하나의 안테나 다이오드)은 칩 면적, IC 속도 및 전력 소비 측면에서 더 효과적이다. 구체적으로, 도 8의 예에서, 안테나 다이오드(136)는 HB 영역(133)에 배치된다. 안테나 다이오드(136)는 스키매틱 전기 경로(142)와 유사한 스키매틱 전기 경로(143)를 통해 HB 구조체(114)와 연결된다.
일 실시예에서, HB 영역(133)에 안테나 다이오드(136)를 추가하는 것 외에도, 트랜지스터(138)의 게이트 구조체(139)가 확대된 폴리 영역을 갖는다. 예를 들어, 이것은 여러 트랜지스터를 병렬로 연결하여 이를 달성할 수 있다. 트랜지스터(139)가 FinFET일 때, 이것은, 또한, 예를 들어 하나의 FinFET에 대해 다중 핀(예를 들어, 2-핀, 3-핀, 5-핀 등) 구조체를 사용함으로써 달성될 수 있다. 확대된 폴리 영역은 특정 기능 셀의 특정 트랜지스터에 추가 안테나 효과 보호를 제공할 수 있다.
도 9를 참조하면, HB 영역(133)은 HB 영역 경계(160)를 갖는다. HB 구조체(114)는 HB 영역(133)의 중간에 위치한다. 도 4에 도시된 TSV 셀(132)와 달리, HB 구조체(114)가 IC 다이(104)의 앞측의 상단에 위치하기 때문에, HB 영역은 킵-아웃 구역(KOZ, Keep-Out Zone)을 갖지 않고 버퍼 구역을 갖지 않는다. 안테나 다이오드(136)은 HB 구역(133)의 어디에든 배치될 수 있다. 일부 실시예에서, 안테나 다이오드(136)는 HB 구조체(114)와 중첩하지 않는다. 다른 실시예에서, 안테나 다이오드(136)는 HB 구조체(114)와 중첩할 수 있다. 비-제한적인 예에서, HB 구조체(114)와 안테나 다이오드(136) 사이의 거리(D3)는 3개의 접촉된 폴리 피치(CPP, Contacted Poly Pitch)이다. 다른 비-제한적인 예에서, HB 구조체(114)와 안테나 다이오드(136) 사이의 거리(D3)는 2개의 접촉된 폴리 피치(CPP)이다. 또 다른 비-제한적인 예에서, HB 구조체(114)와 안테나 다이오드(136) 사이의 거리(D3)는 하나의 접촉된 폴리 피치(CPP)이다. 도 11에 도시된 형상 및 치수 크기는 설명을 위한 것임에 유의해야 한다. 다른 형태 및 치수 크기도 본 개시의 범위 내에 있다.
유사하게, HB 영역(133)은 레이아웃 설계 목적으로 다중 행으로 분할될 수 있다. 일 실시예에서, 안테나 다이오드(136)는 "행 상에" 배치되는데, 이는 안테나 다이오드(136)가 도시되지 않은 하나의 행 상에 배치된다는 것을 의미한다. 안테나 다이오드(136)를 행 상에 배치하는 것은 특정 레이아웃 규칙과 호환될 수 있다.
유사하게, ESD 보호 모듈은 도 5에 도시된 것과 동일한 방식으로 HB 영역(133)에 배치될 수 있다. 간결성을 위해, HB 영역(133)에 ESD 보호 모듈을 배치하는 세부 사항은 자세히 설명하지 않는다.
도 10은 일부 실시예에 따라 3D IC 패키지를 제조하는 방법(1000)을 나타내는 순서도이다. 도 10에 도시된 바와 같이, 방법(1000)은 단계(1002)에서 시작한다. 단계(1002)에서, 제1 IC 다이(예를 들어, 도 2에 도시된 IC 다이(104))가 제공된다. 제1 IC 다이는 제1 IC의 뒤측에 제1 기판(즉, 도 2에 도시된 기판(122))을 갖는다. 단계(1004)에서, TSV(예를 들어, 도 3에 도시된 TSV(112))가 제1 기판을 통해 제조된다. TSV는 TSV 셀(예를 들어, 도 3에 도시된 TSV 셀(132))을 갖는다. 일 실시예에서, TSV 구조체는 다음의 작업에 의해 형성된다. 먼저, 하나 이상의 에칭 공정에 의해 M0 층의 금속 패턴으로 연장되는 TSV 개구부가 형성된다. TSV 개구부가 형성된 후에, 라이너가 TSV 개구부의 측벽 상에 형성되어 TSV의 전도성 물질과 기판이 직접 접촉하지 않도록 격리층으로서의 역할을 한다. 그 후에, 확산 방지층이 라이너 상에 그리고 TSV 개구부의 바닥 상에 컨포멀하게 형성된다. 확산 방지층은 이후에 형성될 전도성 물질이 원하지 않는 영역으로 이동하는 것을 방지하는 데 사용된다. 확산 방지층이 형성된 후에, 전도성 물질이 TSV 개구부를 채우는 데 사용된다. 그 후에, TSV 개구부 외부에 위치하는 여분의 라이너, 확산 방지층 및 전도성 물질은 화학적 기계적 연마(CMP, Chemical Mechanical Polishing) 공정과 같은 평탄화 공정(그러나, 임의의 적절한 제거 공정이 사용될 수 있음)에 의해 제거된다.
단계(1006)에서, 보호 모듈(예를 들어, 도 4에 도시된 안테나 다이오드(136), 도 5에 도시된 ESD 보호 모듈(136'))이 제1 기판에 제조된다. 보호 모듈은 TSV에 전기적으로 연결되고 보호 모듈은 TSV 셀 내에 위치한다. 단계(1008)에서, 제2 IC 다이(예를 들어, 도 2에 도시된 IC 다이(106))가 제1 IC 다이의 뒤측에 제공되고 제1 기판을 마주한다. 단계(1010)에서, 제2 IC 다이는 제1 IC 다이의 뒤측에 본딩된다. 제1 IC 다이 및 제2 IC 다이는 TSV를 통해 전기적으로 연결된다. 일 실시예에서, 제2 IC 다이는 하이브리드 본딩을 사용하여(즉, HB 구조체를 사용하여) 제1 IC 다이의 뒤측에 본딩되고, TSV는 HB 구조체에 전기적으로 연결된다.
일부 개시된 실시예에 따라, 3D IC 패키지가 제공된다. 3D IC 패키지는, 제1 IC 다이로서, 제1 IC 다이의 뒤측에 제1 기판을 포함하는 제1 IC 다이; 제1 IC 다이의 뒤측에 적층되고 제1 기판과 마주하는 제2 IC 다이; 제1 기판을 통해서 위치하고, 제1 IC 다이와 제2 IC 다이를 전기적으로 연결하는 관통 기판 비아(TSV) - TSV는 TSV를 둘러싸는 TSV 셀 경계를 포함하는 TSV 셀을 가짐 -; 및 제1 기판에 제조된 보호 모듈 - 보호 모듈은 TSV에 전기적으로 연결되고, 보호 모듈은 TSV 셀 내에 위치함 - 을 포함한다.
일부 개시된 실시예에 따라, 다른 3D IC 패키지가 제공된다. 3D IC 패키지는, 제1 IC 다이로서, 제1 IC 다이의 뒤측에 제1 기판을 포함하는 제1 IC 다이; 제1 IC 다이의 앞측에 적층된 제2 IC 다이; 제1 IC 다이 및 제2 IC 다이를 본딩하는 하이브리드 본딩(HB, Hybrid Bonding) 구조체 - HB 구조체는 HB 구조체를 둘러싸는 HB 영역을 가짐 -; 및 제1 기판에 제조된 보호 모듈 - 보호 모듈은 HB 구조체에 전기적으로 연결되고, 보호 모듈은 HB 영역 내에 위치함 - 을 포함한다.
추가로 일부 개시된 실시예에 따라, 방법이 제공된다. 방법은, 제1 IC의 뒤측에 제1 기판을 포함하는 제1 IC 다이를 제공하는 단계; 제1 기판을 통해 관통 기판 비아(TSV)를 제조하는 단계 - TSV는 TSV 셀을 가짐 -; 제1 기판에 보호 모듈을 제조하는 단계 - 보호 모듈은 TSV에 전기적으로 연결되고, 보호 모듈은 TSV 셀에 전기적으로 연결됨 -; 제1 IC 다이의 뒤측에 위치하며, 제1 기판과 마주하는 제2 IC 다이를 제공하는 단계; 및 TSV를 이용하여 제1 IC 다이의 뒤측에 제2 IC 다이를 본딩하는 단계를 포함한다.
본 개시는 당업자가 본 개시의 양태를 더 잘 이해할 수 있도록 다양한 실시예를 개괄한다. 당업자는, 본 명세서에 소개된 실시예와 동일한 목적을 수행하고/하거나 동일한 이점을 달성하기 위한 다른 공정 및 구조체를 설계 또는 수정하기 위한 기초로서 본 개시 내용을 쉽게 사용할 수 있음을 인식해야 한다. 당업자는 또한 그러한 균등한 구성이 본 개시의 사상 및 범위를 벗어나지 않으며, 본 개시의 사상 및 범위를 벗어나지 않고 본 명세서에서 다양한 변경, 대체 및 변경을 할 수 있음을 인식해야 한다.
실시예
실시예 1. 3차원(3D, three-dimensional) 집적 회로(IC, Integrated Circuit) 패키지에 있어서,
제1 IC 다이로서, 상기 제1 IC 다이의 뒤측(back side)에 제1 기판을 포함하는 제1 IC 다이;
상기 제1 IC 다이의 뒤측에 적층되고 상기 제1 기판과 마주하는 제2 IC 다이;
상기 제1 기판을 관통하며, 상기 제1 IC 다이와 상기 제2 IC 다이를 전기적으로 연결하는 관통 기판 비아(TSV, through-substrate via) - 상기 TSV는 상기 TSV를 둘러싸는 TSV 셀 경계를 포함하는 TSV 셀을 가짐 -; 및
상기 제1 기판에 제조된 보호 모듈 - 상기 보호 모듈은 상기 TSV에 전기적으로 연결되고, 상기 보호 모듈은 상기 TSV 셀 경계 내에 위치함 -
을 포함하는 3D IC 패키지.
실시예 2. 실시예 1에 있어서, 상기 보호 모듈은, 상기 제1 IC 다이에 안테나 효과 보호를 제공하도록 구성된 안테나 보호 모듈인 것인, 3D IC 패키지.
실시예 3. 실시예 2에 있어서, 상기 안테나 보호 모듈은 안테나 다이오드인 것인, 3D IC 패키지.
실시예 4. 실시예 1에 있어서, 상기 보호 모듈은, 상기 제1 IC 다이에 ESD 보호를 제공하도록 구성된 정전 방전(ESD, electrostatic discharge) 보호 모듈인 것인, 3D IC 패키지.
실시예 5. 실시예 4에 있어서, 상기 ESD 보호 모듈은 병렬로 연결된 다수의(multiple) 다이오드를 포함하는 것인, 3D IC 패키지.
실시예 6. 실시예 4에 있어서, 상기 ESD 보호 모듈은, 바이폴라 트랜지스터, 금속 산화물 반도체 전계 효과 트랜지스터(MOSFET, metal-oxide-semiconductor field-effect transistor) 및 실리콘-제어 정류기(SCR, silicon-controlled rectifier) 중 하나인 것인, 3D IC 패키지.
실시예 7. 실시예 1에 있어서, 상기 TSV 셀은 상기 TSV의 킵-아웃 구역(KOZ, keep-out zone)인 것인, 3D IC 패키지.
실시예 8. 실시예 1에 있어서, 상기 보호 모듈은 상기 TSV의 TSV 버퍼 구역 외부에 있는 것인, 3D IC 패키지.
실시예 9. 실시예 1에 있어서, 상기 TSV 셀은 복수의 행들을 가지며, 상기 보호 모듈은 상기 복수의 행들 중 하나 상에 배치되는 것인, 3D IC 패키지.
실시예 10. 실시예 1에 있어서, 상기 제1 IC 다이는 기능 셀의 트랜지스터를 포함하고, 상기 트랜지스터는 확대된(enlarged) 게이트 폴리실리콘 영역을 갖는 것인, 3D IC 패키지.
실시예 11. 3차원(3D) 집적 회로(IC) 패키지에 있어서,
제1 IC 다이로서, 상기 제1 IC 다이의 뒤측에 제1 기판을 포함하는 제1 IC 다이;
상기 제1 IC 다이의 앞측(front side)에 적층된 제2 IC 다이;
상기 제1 IC 다이 및 상기 제2 IC 다이를 본딩하는 하이브리드 본딩(HB, hybrid bonding) 구조체 - 상기 HB 구조체는 상기 HB 구조체를 둘러싸는 HB 영역을 가짐 -; 및
상기 제1 기판에 제조된 보호 모듈 - 상기 보호 모듈은 상기 HB 구조체에 전기적으로 연결되고, 상기 보호 모듈은 상기 HB 영역 내에 있음 -
을 포함하는 3D IC 패키지.
실시예 12. 실시예 11에 있어서, 상기 보호 모듈은, 상기 제1 IC 다이에 안테나 효과 보호를 제공하도록 구성된 안테나 보호 모듈인 것인, 3D IC 패키지.
실시예 13. 실시예 12에 있어서, 상기 안테나 보호 모듈은 안테나 다이오드인 것인, 3D IC 패키지.
실시예 14. 실시예 11에 있어서, 상기 보호 모듈은, 상기 제1 IC 다이에 ESD 보호를 제공하도록 구성된 정전 방전(ESD) 보호 모듈인 것인, 3D IC 패키지.
실시예 15. 실시예 14에 있어서, 상기 ESD 보호 모듈은 병렬로 연결된 다수의 다이오드를 포함하는 것인, 3D IC 패키지.
실시예 16. 실시예 11에 있어서, 상기 제1 IC 다이는 기능 셀의 트랜지스터를 포함하고, 상기 트랜지스터는 확대된 게이트 폴리실리콘 영역을 갖는 것인, 3D IC 패키지.
실시예 17. 실시예 11에 있어서, 상기 보호 모듈은 다층 상호 연결(MLI, multi-layer interconnect) 구조체를 통해 상기 HB 구조체에 전기적으로 연결된 것인, 3D IC 패키지.
실시예 18. 실시예 17에 있어서, 상기 HB 구조체는 HB 금속 층 및 HB 접촉 구조체를 포함하고, 상기 HB 접촉 구조체는 상기 HB 금속 층과 상기 MLI 구조체를 전기적으로 연결하는 것인, 3D IC 패키지.
실시예 19. 방법에 있어서,
제1 IC의 뒤측에 제1 기판을 포함하는 상기 제1 IC 다이를 제공하는 단계;
상기 제1 기판을 관통해 관통 기판 비아(TSV)를 제조하는 단계 - 상기 TSV는 상기 TSV를 둘러싸는 TSV 셀 경계를 포함하는 TSV 셀을 가짐 -;
상기 제1 기판에 보호 모듈을 제조하는 단계 - 상기 보호 모듈은 상기 TSV에 전기적으로 연결되고, 상기 보호 모듈은 상기 TSV 셀 경계 내에 있음 -;
상기 제1 IC 다이의 뒤측에 있으며 상기 제1 기판과 마주하는 제2 IC 다이를 제공하는 단계; 및
상기 제1 IC 다이의 뒤측에 상기 제2 IC 다이를 본딩하는 단계 - 상기 제1 IC 다이 및 상기 제2 IC 다이는 상기 TSV를 통해 전기적으로 연결됨 -
를 포함하는 방법.
실시예 20. 실시예 19에 있어서, 상기 보호 모듈은, 상기 제1 IC 다이에 안테나 효과 보호를 제공하도록 구성된 안테나 보호 모듈 및 상기 제1 IC 다이에 ESD 보호를 제공하도록 구성된 정전 방전(ESD) 보호 모듈 중 하나인 것인, 방법.

Claims (10)

  1. 3차원(3D, three-dimensional) 집적 회로(IC, Integrated Circuit) 패키지에 있어서,
    제1 IC 다이로서, 상기 제1 IC 다이의 뒤측(back side)에 제1 기판을 포함하는 제1 IC 다이;
    상기 제1 IC 다이의 뒤측에 적층되고 상기 제1 기판과 마주하는 제2 IC 다이;
    상기 제1 기판을 관통하며, 상기 제1 IC 다이와 상기 제2 IC 다이를 전기적으로 연결하는 관통 기판 비아(TSV, through-substrate via) - 상기 TSV는 상기 TSV를 둘러싸는 TSV 셀 경계를 가지는 TSV 셀을 포함함 - ; 및
    상기 제1 기판에 제조된 보호 모듈 - 상기 보호 모듈은 상기 TSV에 전기적으로 연결되고, 상기 보호 모듈은 상기 TSV를 둘러싸는 상기 TSV 셀 경계 내에 제조되고, 상기 보호 모듈은 상기 TSV의 TSV 버퍼 구역 외부에 있으며, 상기 TSV 셀 경계 내에는 기능 셀이 제조되지 않음 -
    을 포함하는 3D IC 패키지.
  2. 청구항 1에 있어서, 상기 보호 모듈은, 상기 제1 IC 다이에 안테나 효과 보호를 제공하도록 구성된 안테나 보호 모듈인 것인, 3D IC 패키지.
  3. 청구항 2에 있어서, 상기 안테나 보호 모듈은 안테나 다이오드인 것인, 3D IC 패키지.
  4. 청구항 1에 있어서, 상기 보호 모듈은, 상기 제1 IC 다이에 ESD 보호를 제공하도록 구성된 정전 방전(ESD, electrostatic discharge) 보호 모듈인 것인, 3D IC 패키지.
  5. 청구항 4에 있어서, 상기 ESD 보호 모듈은 병렬로 연결된 다수의(multiple) 다이오드를 포함하는 것인, 3D IC 패키지.
  6. 청구항 1에 있어서, 상기 TSV 셀은 상기 TSV의 킵-아웃 구역(KOZ, keep-out zone)인 것인, 3D IC 패키지.
  7. 삭제
  8. 청구항 1에 있어서, 상기 제1 IC 다이는 기능 셀의 트랜지스터를 포함하고, 상기 트랜지스터는 확대된(enlarged) 게이트 폴리실리콘 영역을 갖는 것인, 3D IC 패키지.
  9. 3차원(3D) 집적 회로(IC) 패키지에 있어서,
    제1 IC 다이로서, 상기 제1 IC 다이의 뒤측에 제1 기판을 포함하는 제1 IC 다이;
    상기 제1 IC 다이의 앞측(front side)에 적층된 제2 IC 다이;
    상기 제1 IC 다이 및 상기 제2 IC 다이를 본딩하는 하이브리드 본딩(HB, hybrid bonding) 구조체 - 상기 HB 구조체는 상기 HB 구조체를 둘러싸는 HB 영역을 가짐 - ; 및
    상기 제1 기판에 제조된 보호 모듈 - 상기 보호 모듈은 상기 HB 구조체에 전기적으로 연결되고, 상기 보호 모듈은 상기 HB 구조체를 둘러싸는 상기 HB 영역 내에 제조되고, 상기 HB 영역 내에는 기능 셀이 제조되지 않음 -
    을 포함하는 3D IC 패키지.
  10. 방법에 있어서,
    제1 IC 다이를 제공하는 단계 - 상기 제1 IC 다이는 상기 제1 IC 다이의 뒤측에 제1 기판을 포함함 - ;
    상기 제1 기판을 관통해 관통 기판 비아(TSV)를 제조하는 단계 - 상기 TSV는 상기 TSV를 둘러싸는 TSV 셀 경계를 가지는 TSV 셀을 포함함 - ;
    상기 제1 기판에 보호 모듈을 제조하는 단계 - 상기 보호 모듈은 상기 TSV에 전기적으로 연결되고, 상기 보호 모듈은 상기 TSV를 둘러싸는 상기 TSV 셀 경계 내에 있고, 상기 보호 모듈은 상기 TSV의 TSV 버퍼 구역 외부에 있으며, 상기 TSV 셀 경계 내에는 기능 셀이 제조되지 않음 - ;
    상기 제1 IC 다이의 뒤측에 있으며 상기 제1 기판과 마주하는 제2 IC 다이를 제공하는 단계; 및
    상기 제1 IC 다이의 뒤측에 상기 제2 IC 다이를 본딩하는 단계 - 상기 제1 IC 다이 및 상기 제2 IC 다이는 상기 TSV를 통해 전기적으로 연결됨 -
    를 포함하는 방법.
KR1020210032752A 2020-03-31 2021-03-12 3차원 집적 회로를 위한 안테나 효과 보호 및 정전 방전 보호 KR102547557B1 (ko)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US202063002737P 2020-03-31 2020-03-31
US63/002,737 2020-03-31
US17/149,853 US11437708B2 (en) 2020-03-31 2021-01-15 Antenna effect protection and electrostatic discharge protection for three-dimensional integrated circuit
US17/149,853 2021-01-15

Publications (2)

Publication Number Publication Date
KR20210122674A KR20210122674A (ko) 2021-10-12
KR102547557B1 true KR102547557B1 (ko) 2023-06-23

Family

ID=77854761

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020210032752A KR102547557B1 (ko) 2020-03-31 2021-03-12 3차원 집적 회로를 위한 안테나 효과 보호 및 정전 방전 보호

Country Status (2)

Country Link
US (1) US11437708B2 (ko)
KR (1) KR102547557B1 (ko)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102021101251A1 (de) * 2020-03-31 2021-09-30 Taiwan Semiconductor Manufacturing Co., Ltd. Schutz vor antenneneffekten und schutz vor elektrostatischen entladungen für dreidimensionale integrierte schaltkreise
JP7434118B2 (ja) * 2020-09-11 2024-02-20 ルネサスエレクトロニクス株式会社 半導体装置
CN115602681A (zh) * 2021-08-30 2023-01-13 台湾积体电路制造股份有限公司（Tw） 集成有硅穿孔的静电放电保护单元和天线

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20190371763A1 (en) * 2018-05-29 2019-12-05 Rahul Agarwal Die stacking for multi-tier 3d integration

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8264065B2 (en) 2009-10-23 2012-09-11 Synopsys, Inc. ESD/antenna diodes for through-silicon vias
US9184130B2 (en) * 2012-10-05 2015-11-10 Qualcomm Incorporated Electrostatic protection for stacked multi-chip integrated circuits
US10510629B2 (en) 2018-05-18 2019-12-17 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit package and method of forming same
KR102501675B1 (ko) * 2018-07-13 2023-02-17 삼성전자주식회사 반도체 장치 및 그 제조 방법
US11195818B2 (en) * 2019-09-12 2021-12-07 Taiwan Semiconductor Manufacturing Company, Ltd. Backside contact for thermal displacement in a multi-wafer stacked integrated circuit

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20190371763A1 (en) * 2018-05-29 2019-12-05 Rahul Agarwal Die stacking for multi-tier 3d integration

Also Published As

Publication number Publication date
US20210305678A1 (en) 2021-09-30
KR20210122674A (ko) 2021-10-12
US11437708B2 (en) 2022-09-06

Similar Documents

Publication Publication Date Title
KR102547557B1 (ko) 3차원 집적 회로를 위한 안테나 효과 보호 및 정전 방전 보호
US11824254B2 (en) Antenna effect protection and electrostatic discharge protection for three-dimensional integrated circuit
US11887841B2 (en) Semiconductor packages
US8933540B2 (en) Thermal via for 3D integrated circuits structures
KR102142366B1 (ko) 반도체 집적 회로 소자 및 그 제조 방법, 반도체 패키지
KR20090083384A (ko) 적층된 칩 패키지들을 제조하는 방법
US20220310577A1 (en) Semiconductor package
CN215220707U (zh) 半导体装置
US11705395B2 (en) Core fill to reduce dishing and metal pillar fill to increase metal density of interconnects
CN112420647A (zh) 半导体装置及其制造方法
CN114068455A (zh) 半导体装置
JP2024050842A (ja) 半導体装置
US10438887B2 (en) Semiconductor chip and multi-chip package using thereof and method for manufacturing the same
US20230187424A1 (en) Fan-out semiconductor package
US11862569B2 (en) Front end of line interconnect structures and associated systems and methods
Premachandran et al. Reliability challenges for 2.5 D/3D integration: An overview
US11682664B2 (en) Standard cell architecture with power tracks completely inside a cell
US11430778B2 (en) Differential trench fill for ease of layout design
US20120007213A1 (en) Semiconductor chip and method for fabricating the same
EP4156260A1 (en) Topological crack stop (tcs) passivation layer
EP3712942A1 (en) Method of contact patterning of thin film transistors for embedded dram using a multi-layer hardmask
US20220157810A1 (en) Semiconductor package with redistribution substrate
TW202312412A (zh) 半導體裝置、半導體封裝件以及其製造方法
TW202145457A (zh) 包含堆疊基板的半導體裝置及製造半導體裝置之方法
WO2020081006A1 (en) Stacked arrangement and method of forming the same

Legal Events

Date Code Title Description
E902 Notification of reason for refusal
AMND Amendment
E601 Decision to refuse application
X091 Application refused [patent]
AMND Amendment
X701 Decision to grant (after re-examination)
GRNT Written decision to grant