DE102021101251A1 - Schutz vor antenneneffekten und schutz vor elektrostatischen entladungen für dreidimensionale integrierte schaltkreise - Google Patents

Schutz vor antenneneffekten und schutz vor elektrostatischen entladungen für dreidimensionale integrierte schaltkreise Download PDF

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Tsui-Ping Wang
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Abstract

Ein 3D-IC-Package wird bereitgestellt. Das 3D-IC-Package umfasst: einen ersten IC-Die, der ein erstes Substrat auf einer Rückseite des ersten IC-Dies umfasst; einen zweiten IC-Die, der auf der Rückseite des ersten IC-Dies gestapelt ist und dem ersten Substrat zugewandt ist; eine TSV durch das erste Substrat, die den ersten IC-Die und den zweiten IC-Die elektrisch verbindet, wobei die TSV eine TSV-Zelle aufweist, die eine TSV-Zellengrenze aufweist, die die TSV umgibt; und ein Schutzmodul, das in dem ersten Substrat gefertigt ist, wobei das Schutzmodul elektrisch mit der TSV verbunden ist, und das Schutzmodul innerhalb der TSV-Zelle angeordnet ist.

Description

  • PRIORITÄTSANSPRUCH UND QUERVERWEIS
  • Diese Anmeldung beansprucht die Priorität der vorläufigen US-Anmeldung Nr. 63/002,737 , eingereicht am 31. März 2020, deren Offenbarung hiermit durch Bezugnahme in vollem Umfang in den vorliegenden Text aufgenommen wird.
  • HINTERGRUND
  • Die Branche der integrierten Halbleiterschaltkreise (ICs) hat ein rasches Wachstum erfahren. Technische Fortschritte bei den IC-Materialien und dem IC-Design haben IC-Generationen hervorgebracht, wo jede Generation kleinere und komplexere Schaltkreise aufweist als die vorherige Generation. Diese Fortschritte haben jedoch die Komplexität der Verarbeitung und Herstellung von ICs erhöht, und damit diese Fortschritte realisiert werden können, sind ähnliche Entwicklungen bei der IC-Verarbeitung und -Herstellung nötig. Im allgemeinen Zug der IC-Entwicklung hat die Funktionsdichte (das heißt, die Anzahl der miteinander verbundenen Vorrichtungen pro Chipfläche) allgemein zugenommen, während die Geometriegröße (das heißt, die kleinste Komponente, die mittels eines Herstellungsprozesses gebildet werden kann) kleiner geworden ist. Diese allgemeine Entwicklung muss jedoch der Moore'schen Regel gehorchen und enorme Investitionen in den Bau von Fertigungseinrichtungen tätigen. Daher besteht ein ständiger Bedarf, ICs mit geringerem Stromverbrauch, besserer Leistung, kleineren Chipflächen und geringeren Kosten zu entwickeln.
  • Figurenliste
  • Aspekte der vorliegenden Offenbarung werden am besten anhand der folgenden detaillierten Beschreibung verstanden, wenn sie in Verbindung mit den beiliegenden Figuren gelesen wird. Es ist anzumerken, dass gemäß der gängigen Praxis in der Industrie verschiedene Merkmale nicht maßstabsgetreu gezeichnet sind. Die Abmessungen der verschiedenen Merkmale können vielmehr im Interesse der Übersichtlichkeit der Besprechung nach Bedarf vergrößert oder verkleinert werden. Darüber hinaus dienen die Zeichnungen veranschaulichend als Beispiele für Ausführungsformen der Erfindung und sind nicht als einschränkend zu verstehen.
    • 1 ist eine schematische Darstellung eines 3D-IC-Package gemäß einigen Ausführungsformen.
    • 2 ist ein Querschnittsschaubild eines beispielhaften 3D-IC-Package von 1 gemäß einigen Ausführungsformen.
    • 3 ist ein Querschnittsschaubild einer TSV-Zelle auf der Rückseite des IC-Dies von 2 gemäß einigen Ausführungsformen. 2 gemäß einigen Ausführungsformen.
    • 4 ist ein Schaubild, das die TSV-Zelle von 3 gemäß einigen Ausführungsformen veranschaulicht.
    • 5 ist ein Schaubild, das eine weitere TSV-Zelle gemäß einigen Ausführungsformen veranschaulicht.
    • 6 ist ein Querschnittsschaubild, das die TSV-Zelle von 3 mit rückseitiger Routung gemäß einigen Ausführungsformen veranschaulicht.
    • 7 ist ein Flussdiagramm, das ein Verfahren zur Überprüfung von Antennenregeln gemäß einigen Ausführungsformen veranschaulicht.
    • 8 ist ein Querschnittsschaubild einer HB-Region auf der Vorderseite des IC-Dies von 2 gemäß einigen Ausführungsformen.
    • 9 ist ein Schaubild, das die HB-Region von 8 gemäß einigen Ausführungsformen veranschaulicht.
    • 10 ist ein Flussdiagramm, das ein Verfahren 1000 zur Fertigung eines 3D-IC-Package gemäß einigen Ausführungsformen veranschaulicht.
  • DETAILLIERTE BESCHREIBUNG
  • Die folgende Offenbarung stellt viele verschiedene Ausführungsformen oder Beispiele zum Implementieren verschiedener Merkmale des hier besprochenen Gegenstandes bereit. Im Folgenden werden konkrete Beispiele von Komponenten und Anordnungen beschrieben, um die vorliegende Offenbarung zu vereinfachen. Diese sind natürlich nur Beispiele und dienen nicht der Einschränkung. Zum Beispiel kann das Bilden eines ersten Merkmals über oder auf einem zweiten Merkmal in der folgenden Beschreibung Ausführungsformen umfassen, bei denen das erste und das zweite Merkmal in direktem Kontakt gebildet sind, und kann auch Ausführungsformen umfassen, bei denen zusätzliche Merkmale zwischen dem ersten und dem zweiten Merkmal gebildet sein können, so dass das erste und das zweite Merkmal nicht unbedingt in direktem Kontakt stehen. Darüber hinaus kann die vorliegende Offenbarung Bezugszahlen und/oder -buchstaben in den verschiedenen Beispielen wiederholen. Diese Wiederholung dient dem Zweck der Einfachheit und Klarheit und schafft nicht automatisch eine Beziehung zwischen den verschiedenen besprochenen Ausführungsformen und/oder Konfigurationen.
  • Des Weiteren können räumlich relative Begriffe, wie zum Beispiel „unterhalb“, „unter“, „unterer“, „oberhalb“, „oberer“ und dergleichen, im vorliegenden Text zur Vereinfachung der Beschreibung verwendet werden, um die Beziehung eines Elements oder Merkmals zu einem oder mehreren anderen Elementen oder Merkmalen, wie in den Figuren veranschaulicht, zu beschreiben. Die räumlich relativen Begriffe sollen auch andere Ausrichtungen der Vorrichtung im Gebrauch oder Betrieb neben der in den Figuren gezeigten Ausrichtung umfassen. Die Vorrichtung kann auch anders ausgerichtet sein (um 90 Grad gedreht, oder sonstige Ausrichtungen), und die im vorliegenden Text verwendeten räumlich relativen Deskriptoren können gleichermaßen entsprechend interpretiert werden.
  • Ein IC-Layout wird nach zahlreichen Schritten eines IC-Designs, auch als eine „Datenvorbereitungsstufe“ bezeichnet, und einer Reihe von Überprüfungen in einem Prozess, der als eine „physische Verifizierung“ bezeichnet wird, am Ende generiert. Beispiele für gängige Überprüfungen in diesem Verifizierungsprozess sind Designregelüberprüfung (Design Rule Checking, DRC), Vergleich zwischen Layout und ursprünglicher Schaltung (Layout versus Schematic, LVS), Parasitärextraktion, Überprüfung von Antennenregeln, was weiter unten noch im Detail besprochen wird, und Überprüfung der elektrischen Regeln (Electrical Rule Checking, ERC). Wenn die gesamte Verifizierung vollendet ist, so werden die Daten des IC-Layouts in ein Industriestandardformat, in der Regel ein vektorbasiertes Format wie zum Beispiel GDSII oder OASIS, übersetzt und an eine Halbleitergießerei, ein sogenanntes „Fab House“, gesendet. Die Gießerei konvertiert dann die Daten mittels eines Maskendatenvorbereitungsverfahrens (Mask Data Preparation, MDP) in einen Satz Instruktionen, mit denen ein Photomaskenschreiber eine physische Maske (eine Photomaske) generieren kann, die in einem photolithografischen Prozess der Halbleitervorrichtungsfertigung verwendet werden soll. Neuere MDP-Verfahren erfordern die zusätzlichen Schritte, die mit dem „Design for Manufacturability“ einhergehen, wie zum Beispiel Auflösungsoptimierungstechnologien (Resolution Enhancement Technologies, RET) und optische Nahbereichskorrektur (Optical Proximity Correction, OPC). Durch die Verwendung einer Reihe von Photomasken zusätzlich zu anderen Prozessen wird ein Wafer mit einem oder mehreren Die (Chips) gefertigt.
  • Der Antenneneffekt, oder formaler ausgedrückt: eine plasmainduzierte Gate-Oxid-Schädigung, ist ein Effekt, der bei der Herstellung von integrierten Schaltkreisen potenziell zu Problemen bei der Produktionsausbeute und der Zuverlässigkeit führen kann. Bei der Herstellung eines integrierten Schaltkreises (Integrated Circuit, IC) mittels Metall-Oxid-Halbleiter-Technologie (MOS-Technologie) werden in der Regel Prozesse eingesetzt, an denen geladene Ionen beteiligt sind, wie zum Beispiel ein Plasmaätzprozess und ein Ionenimplantationsprozess. Zum Beispiel können sich während eines Plasmaätzprozesses, der bei der Bildung von Gate-Polysilizium-Strukturen (Poly-Strukturen) oder Interconnect-Metallleitungsstrukturen verwendet wird, elektrostatische Ladungen auf einer potenzialfreien („floatenden“) Gate-Poly-Elektrode aufbauen. Die resultierende Spannung an der Gate-Poly-Elektrode kann so groß werden, dass Ladungen in das Gate-Oxid fließen können, im Gate-Oxid eingefangen werden können oder durch das Gate-Oxid fließen können. Diese Ladungen können die Festigkeit des Gate-Oxids erheblich beeinträchtigen und zu Ausfällen von MOS-Vorrichtungen wegen mangelnder Zuverlässigkeit führen.
  • Jeder Poly-Gate-Region baut eine elektrostatische Ladung proportional zu ihrer eigenen Fläche auf. Eine kleine Gate-Oxid-Region, der über Poly-Kontakte mit einer großen Poly-Geometrie oder einer großen Interconnect-Metall-Geometrie verbunden ist, kann eine unverhältnismäßig große Menge an Ladungen (positive Plasma-Ionen im Fall eines geerdeten oder negativ vorgespannten Wafers) aufbauen und kann schweren Schaden nehmen. Dieser Mechanismus ist gemeinhin als der Antenneneffekt bekannt, da die große Poly- oder Interconnect-Metallfläche als eine Antenne wirkt, um die elektrostatischen Ladungen aufzubauen, die durch das empfindliche Gate-Oxid fließen. Die Stärke des Antenneneffekts ist proportional zum Verhältnis zwischen der exponierten Leiterfläche und der Gate-Oxidfläche.
  • Die Gießereien geben normalerweise Antennenregeln vor, das heißt Regeln, die zur Vermeidung des Antenneneffekts vorgegeben werden. Ein Verstoß gegen die Antennenregeln wird als ein Antennenverstoß bezeichnet. Wenn ein Antennenregelverstoß vorliegt, so ergreifen die IC-Designer Maßnahmen, um den Antennenregelverstoß zu beheben.
  • Zusätzlich wird in der Regel eine elektrostatische Entladung (Electrostatic Discharge, ESD) auf dem Chip (on-chip) vorgesehen. On-Chip-ESD-Schutzmechanismen funktionieren allgemein auf zweierlei Weise. Erstens: durch sicheres Dissipieren der ESD-Stromtransiente unter Verwendung eines Entladungskanals mit niedriger Impedanz, der thermische Schäden in den Strukturen des IC verhindert. Zweitens: durch Klemmen jeder ESD-induzierten Spannung auf ein sicheres Niveau, um dielektrische Degradation oder dielektrischen Bruch zu vermeiden. Idealerweise kann die komplette ESD-Schutzlösung auf dem IC realisiert werden, indem ein effektiver Entladungskanal von jedem Pin zu jedem anderen Pin auf dem IC ausgebildet wird.
  • Ein dreidimensionaler integrierter Schaltkreis (3D-IC) ist ein IC, der durch Stapeln von Silizium-Wafern oder -Dies hergestellt wird, die zum Beispiel mittels Substrat-Durchkontaktierungen (Through-Substrate Vias, TSVs), Hybridbondung (HB) oder Cu-Cu-Verbindungen vertikal miteinander verbunden werden, so dass sie sich wie eine einzelne Vorrichtung verhalten, um Leistungsverbesserungen bei geringerem Stromverbrauch und geringerem Platzbedarf als bei herkömmlichen zweidimensionalen Prozessen zu erzielen. Der 3D-IC ist eines von mehreren 3D-Integrationsregimes, die die vertikale Richtung (das heißt, eine Z-Richtung) nutzen, um elektrische Leistungsvorteile in der Mikroelektronik und Nanoelektronik zu erzielen. In einem 3D-IC-Chip bezieht sich der „Antenneneffekt“ speziell auf den Package-Antenneneffekt. Die Package-Antenne wird durch Poly-Gate-Durchbrüche aufgrund von Ladungen verursacht, die während des Ätzens einer TSV und einer HB-Struktur entstehen.
  • Gemäß Ausführungsformen der Offenbarung kann ein 3D-IC allgemein TSVs und HB-Strukturen aufweisen, und eine Antennendiode wird in der TSV-Zelle (das heißt, innerhalb einer „Sperrzone“, in der keine aktiven Halbleitervorrichtungen platziert sind, wie unten noch näher besprochen wird) oder einer HB-Region platziert, anstatt einer speziellen Funktionszelle zugeordnet zu werden. Der zentralisierte Ansatz (das heißt, eine einzige Antennendiode in der TSV-Zelle oder der HB-Region, die viele Transistoren in benachbarten Funktionszellen schützt) ist im Hinblick auf die Chip-Fläche, die IC-Geschwindigkeit und den Stromverbrauch effektiver. Die Platzierung der Antennendiode innerhalb der TSV-Zelle nutzt die Chip-Fläche innerhalb der TSV-Zelle, die ansonsten nicht für die Platzierung aktiver Halbleitervorrichtungen genutzt werden kann. Zusätzlich zum Hinzufügen einer Antennendiode in der TSV-Zelle oder der HB-Region kann die Gate-Struktur eines Transistors in den benachbarten Funktionszellen eine vergrößerte Polyfläche aufweisen, um einen weiteren Schutz vor Antenneneffekten für diesen speziellen Transistor bereitzustellen. Diese Technologien sind auch für den ESD-Schutz anwendbar.
  • 1 ist eine schematische Darstellung eines 3D-IC-Package 100 gemäß einigen Ausführungsformen. In dem in 1 gezeigten Beispiel weist das 3D-IC-Package 100 drei gestapelte IC-Chips 102, 104 und 106 auf, obgleich jede gewünschte Anzahl (zum Beispiel vier, sechs, neun usw.) gestapelter IC-Chips in den Schutzumfang der Offenbarung fällt. Je nach den beabsichtigten Funktionen, die das 3D-IC-Package 100 realisiert, kann eine breite Vielzahl verschiedener IC-Die-Typen vorhanden sein. Zum Beispiel kann das 3D-IC-Package 100 der Hauptprozessor eines Laptop-Computers, eines Tablet-Computers, eines Smartphones, eines Audio-/Videoplayers, eines Mobiltelefons, einer Videospielekonsole, eines Fernsehers, eines Radios oder eines anderen elektronischen Gerätes sein. In einigen Ausführungsformen sind zwei der IC-Dies (zum Beispiel die IC-Dies 102 und 104) ähnlich konfiguriert, so dass einer der beiden IC-Dies (zum Beispiel der IC-Die 102) im Fall eines Ausfalls an die Stelle des anderen (zum Beispiel des IC-Dies 104) treten kann und der ausgefallene IC-Die (zum Beispiel der IC-Die 104) umgangen werden kann.
  • In einigen Ausführungsformen ist das 3D-IC-Package 100 ein komplettes System-in-Package (SiP), in dem der IC-Die 102 ein Allzweckprozessor ist, und die IC-Dies 104 und 106 können eine beliebige Kombination aus dynamischem Direktzugriffsspeicher (DRAM), einem Grafikprozessor, einem Audio-/Videoprozessor, einem digitalen Funkempfänger, einem Flash-Speicher (oder einem anderen Festkörperspeicher), einem Kommunikationsprozessor (der eine WiFi (802.11)-Schnittstelle, einen GPS-Empfänger (Global Positioning Satellite) oder eine Bluetooth-Schnittstelle aufweisen kann), einem zweiten Prozessor, einer Energieverwaltungseinheit oder einer anderen Kommunikationsschnittstelle, die durch die Vorrichtung 100 verwendet wird, sein. Diese IC-Die-Typen sind nur als Beispiele aufgeführt und schließen andere Typen von IC-Dies nicht aus.
  • In einigen Ausführungsformen kann das 3D-IC-Package 100 optional an einem Halbleiter-Interposer (zum Beispiel einem Silizium-Interposer), der nicht gezeigt ist, in einer 2,5D-IC-Konfiguration montiert werden. Der Interposer hat einen oder mehrere zusätzliche IC-Dies, die horizontal von dem 3D-IC-Package 100 ausgehend montiert sind. In einem konkreten nicht-einschränkenden Beispiel ist einer der zusätzlichen IC-Dies der Hauptsystemprozessor, ein anderer der zusätzlichen IC-Dies ist ein Systembus, und die IC-Dies 102, 104 und 106 sind drei DRAM-Dies.
  • Jeder der drei gestapelten IC-Dies 102, 104 und 106 hat eine Vorderseite (Front Side, F) und eine Rückseite (Back Side, B). In dem in 1 gezeigten Beispiel ist die Rückseite des IC-Dies 102 der Vorderseite des IC-Dies 104 zugewandt; die Rückseite des IC-Dies 104 ist der Vorderseite des IC-Dies 106 zugewandt. Die IC-Dies 102, 104 und 106 sind durch Interconnect-Strukturen 110 miteinander verbunden, wie zum Beispiel Substrat-Durchkontaktierungen (Through Substrate Vias, TSVs) (auch als Through-Silicon-Vias bezeichnet, falls die IC-Dies auf einem Siliziumsubstrat gefertigt werden), Metallstrukturen, leitfähige Durchkontaktierungen, Umverteilungsschichten, Hybridbondungsstrukturen (HB-Strukturen) oder dergleichen. Die Ausführungen im vorliegenden Text gelten für IC-Dies, die auf jeder beliebigen Art von Halbleitersubstrat gefertigt werden, wie zum Beispiel Siliziumsubstrate und Silicon-on-Insulator-Substrate (SOI-Substrate). Obgleich 1 nur fünf Interconnect-Strukturen 110 zwischen den IC-Dies 102 und 104 sowie zwischen den IC-Dies 104 und 106 veranschaulicht, dient dies allein veranschaulichenden Zwecken. Es kann jede gewünschte Anzahl von Interconnect-Strukturen 110 vorhanden sein.
  • 2 ist ein Querschnittsschaubild eines beispielhaften 3D-IC-Package 100 von 1 gemäß einigen Ausführungsformen. In dem in 2 gezeigten Beispiel hat jeder der IC-Dies 102, 104 und 106 ein Substrat 122, Front-End-of-Line-Strukturen (FEOL-Strukturen), wie zum Beispiel (nicht gezeigte) Transistoren, und Back-End-of-Line-Strukturen (BEOL-Strukturen), einschließlich einer Multi-Layer-Interconnect-Struktur (MLI-Struktur) 124. Die MLI-Struktur 124 umfasst unter anderem mehrere Metallschichten und Durchkontaktierungen, die diese mehreren Metallschichten verbinden. In einem konkreten nicht-einschränkenden Beispiel umfasst die MLI-Struktur 124 die erste Metallschicht (M1), die zweite Metallschicht (M2), die dritte Metallschicht (M3), die vierte Metallschicht (M4), die fünfte Metallschicht (M5) bis hin zur zwölften Metallschicht (M12). Ein kompliziertes Routung des IC-Dies 104 kann durch die MLI-Struktur 124 erreicht werden. Löthöcker 126 an der Vorderseite des IC-Dies 102 können verwendet werden, um das 3D-IC-Package 100 mit anderen Strukturen zu verbonden, zum Beispiel mit einem Halbleiter-Interposer, wie oben erwähnt. Da der IC-Die 104 sowohl mit der Vorderseite als auch mit der Rückseite an den IC-Die 102 bzw. dem IC-Die 106 grenzt, wird im Folgenden der Einfachheit halber nur der IC-Die 104 im Detail besprochen.
  • In dem in 2 gezeigten Beispiel gibt es zwei Kategorien von Interconnect-Strukturen 110, und zwar die Interconnect-Strukturen 100a und die Interconnect-Strukturen 100b. Die Interconnect-Struktur 100a umfasst eine TSV 112 und eine HB-Struktur 114. Die TSV 112 verläuft durch das Substrat 122 hindurch und ist zwischen der MLI-Struktur 124 und der HB-Struktur 114 verbunden. Die HB-Struktur 114 umfasst zwei Schichten: eine Hybridbondungs-Kontaktstruktur und eine Hybridbondungs-Metallschicht, die im Folgenden unter Bezug auf 8 im Detail beschrieben werden. Die HB-Struktur 114 wird auch, zusammen mit anderen HB-Strukturen 114, zum Bonden der IC-Dies 104 und 106 verwendet. Genauer gesagt, grenzt die HB-Struktur 114 an eine andere HB-Struktur 114 auf der anderen Seite (das heißt, die von dem IC-Die 106 hervorsteht), um ein HB-Strukturpaar zu bilden, und die Hybridbondungs-Metallschichten dieses HB-Strukturpaares werden miteinander verbondet. Auf diese Weise sind die IC-Dies 104 und 106 durch die TSV 112 und die HB-Struktur 114 hindurch auf der Rückseite des IC-Dies 104 gebondet und elektrisch verbunden. Details der Interconnect-Struktur 110a werden im Folgenden unter Bezug auf die 3-6 näher besprochen.
  • Andererseits umfasst die Interconnect-Struktur 110b auf der Vorderseite des IC-Dies 104 eine weitere HB-Struktur 114 (zum Beispiel die äußerst linke zwischen den IC-Dies 104 und 102, in 2 gezeigt). Die HB-Struktur 114 wird, zusammen mit anderen HB-Strukturen 114, in ähnlicher Weise zum Bonden der IC-Dies 104 und 102 verwendet. Genauer gesagt, grenzt die HB-Struktur 114 an eine andere HB-Struktur 114 auf der anderen Seite (das heißt, die von dem IC-Die 102 hervorsteht), um ein HB-Strukturpaar zu bilden, und die Hybridbondungs-Metallschichten dieses HB-Strukturpaares werden miteinander verbondet. Auf diese Weise sind die IC-Dies 104 und 102 miteinander verbondet. Details der Interconnect-Struktur 110b werden im Folgenden unter Bezug auf die 10-11 näher besprochen.
  • 3 ist ein Querschnittsschaubild einer TSV-Zelle 132 auf der Rückseite des IC-Dies 104 von 2 gemäß einigen Ausführungsformen. 4 ist ein Schaubild, das die TSV-Zelle 132 von 3 gemäß einigen Ausführungsformen veranschaulicht. 5 ist ein Schaubild, das ein Layout der TSV-Zelle 132 von 3 gemäß einigen Ausführungsformen veranschaulicht. Im Allgemeinen wird eine Antennendiode 136 in der TSV-Zelle 132 zum Schutz des IC-Dies 104 vor Antenneneffekten angeordnet. Im Gegensatz zu einigen 2D-ICs wird die Antennendiode 136 in keiner Funktionszelle angeordnet und wird keinen speziellen Transistoren in dem IC-Die 104 zugeordnet. Statt dessen wird die Antennendiode 136 in der TSV-Zelle 132 platziert. Es ist zu beachten, dass die Antennendiode 136 ein nichteinschränkendes Beispiel für ein Antennenschutzmodul ist. Andere geeignete Antennenschutzmodule fallen ebenfalls unter den Schutzumfang der Offenbarung.
  • In dem in 3 gezeigten Beispiel umfasst die Interconnect-Struktur 110a unter anderem eine (rückseitige) TSV 112 auf der Rückseite des IC-Dies 104. Die TSV 112 befindet sich in einer TSV-Zelle 132. Neben der TSV-Zelle 112 befindet sich eine Funktionszelle 134. Die Funktionszelle 134 kann eine Standardzelle sein, die auf der IC-Designstufe aus einer Zellenbibliothek ausgewählt wurde. In dem nicht-einschränkenden Beispiel, das in 3 gezeigt ist, befindet sich ein Transistor 138 in der Funktionszelle 134, obgleich sich auch andere, nicht gezeigte Komponenten in der Funktionszelle 134 befinden können. Ein Ende der TSV 112 ist mit einer Metallstruktur 140 in der Nullmetallschicht (Mo) verbunden. Es ist anzumerken, dass dies nur ein konkretes Beispiel ist und dass die TSV 112 auch mit anderen Metallstrukturen in anderen Schichten verbunden sein kann (zum Beispiel einer Metallstruktur in der M1-Schicht). In einem konkreten nicht-einschränkenden Beispiel umfasst die TSV 112 eine (nicht gezeigte) Auskleidung, eine (nicht gezeigte) Diffusionssperrschicht und ein (nicht gezeigtes) leitfähiges Material der Reihe nach von außen nach innen. In einer Ausführungsform wird die TSV-Struktur 112 durch die folgenden Operationen gebildet. Zuerst wird eine TSV-Öffnung, die sich bis zu der Metallstruktur 140 in der Mo-Schicht erstreckt, durch einen oder mehrere Ätzprozesse gebildet. Nachdem die TSV-Öffnung gebildet wurde, wird die Auskleidung an Seitenwänden der TSV-Öffnung gebildet, um als eine Isolationsschicht zu dienen, dergestalt, dass das leitfähige Material der TSV-Struktur 112 und das Substrat 122 nicht direkt miteinander in Kontakt stehen. Anschließend wird die Diffusionssperrschicht konform auf der Auskleidung und am Boden der TSV-Öffnung gebildet. Die Diffusionssperrschicht soll verhindern, dass das leitfähige Material, das später gebildet wird, in unerwünschte Regionen migriert. Nachdem die Diffusionssperrschicht gebildet wurde, wird das leitfähige Material zum Einfüllen in die TSV-Öffnung verwendet. Anschließend werden überschüssige Auskleidung, Diffusionssperrschicht und leitfähiges Material, die sich auf der Außenseite der TSV-Öffnung befinden, durch einen Planarisierungsprozess, wie zum Beispiel einen chemisch-mechanischen Polierprozess (CMP-Prozess), entfernt, obgleich jeder geeignete Abtragsprozess verwendet werden kann.
  • Während der Fertigung der TSV 112 werden jedoch in den Ätzprozessen Ladungen erzeugt. Diese Ladungen (in 3 schematisch als „e-“ gezeigt), können zu dem Gate 139 des Transistors 138 in der Funktionszelle 134 fließen und sich dort aufbauen. Genauer gesagt, verläuft in diesem Beispiel der elektrische Pfad, durch den die Ladungen fließen, von der TSV 112 über die Metallstruktur 140 und einen schematischen elektrischen Pfad 142 zu der Gate-Struktur 139 des Transistors 138. Der schematische elektrische Pfad 142 stellt einen elektrischen Pfad in anderen Metallschichten dar, wie zum Beispiel der M1-Schicht und der M2-Schicht. Infolge dessen kann die Spannung an der Poly-Elektrode der Gate-Struktur 139 so groß werden, dass Ladungen in das Gate-Oxid der Gate-Struktur 139 fließen, im Gate-Oxid eingefangen werden oder durch das Gate-Oxid fließen. Diese Ladungen können die Stärke des Gate-Oxids erheblich verschlechtern und, wie oben erwähnt, zu Ausfällen von MOS-Vorrichtungen mangels Zuverlässigkeit führen.
  • In einem 2D-IC-Package kann eine Antennendiode in der speziellen Funktionszelle (zum Beispiel der Funktionszelle 134) platziert werden, in der ein Antenneneffekt existiert oder eine Antennenregel verletzt wird. Die Antennendiode erzeugt einen weiteren elektrischen Pfad zum Ableiten der Ladungen. Die Platzierung einer Antennendiode in der speziellen Funktionszelle ist jedoch eine Abhilfemaßnahme (das heißt, erst nach dem Identifizieren des Antenneneffekts), und mitunter ist in der speziellen Funktionszelle nicht genügend Chip-Fläche vorhanden, um die Antennendiode unterzubringen. Alternativ ist es möglich, eine Antennendiode in jeder Funktionszelle zu platzieren, um das Problem schon im Voraus zu lösen. Allerdings könnte die zusätzliche Kapazität der Antennendioden den 2D-IC langsamer machen und mehr Strom verbrauchen lassen. Es ist zu beachten, dass ein Antennenkondensator in Bezug auf den Schutz vor Antenneneffekten auf die gleiche Weise wie die Antennendiode funktionieren kann.
  • Im Gegensatz dazu werden in dem 3D-IC (zum Beispiel dem in 1 und 2 gezeigten 3D-IC-Package 100) allgemein TSVs (zum Beispiel die TSV 112) verwendet. Die Antennendiode 136 ist keiner speziellen Funktionszelle (zum Beispiel der Funktionszelle 134) zugeordnet. Statt dessen wird die Antennendiode 136 in der TSV-Zelle 132 platziert. Der zentralisierte Ansatz (das heißt, eine einzige Antennendiode in der TSV-Zelle, die viele Transistoren in benachbarten Funktionszellen schützt) ist im Hinblick auf die Chip-Fläche, die IC-Geschwindigkeit und den Stromverbrauch effektiver. Genauer gesagt, wird in dem Beispiel von 3 eine Antennendiode 136 in der TSV-Zelle 132 platziert. Die Antennendiode 136 ist über eine Durchkontaktierung 137 und die Metallstruktur 140 in der Mo-Schicht mit der TSV 112 verbunden, obgleich auch andere Verbindungsmittel (zum Beispiel Metalldurchgangsstrukturen in anderen Metallschichten) in den Schutzumfang der Offenbarung fallen.
  • In einer bestimmten Ausführungsform hat - zusätzlich zum Hinzufügen der Antennendiode 136 in der TSV-Zelle 132 - die Gate-Struktur 139 des Transistors 138 eine vergrößerte Polyfläche. Dies kann zum Beispiel durch Parallelschalten mehrerer Transistoren erreicht werden. Wenn der Transistor 139 ein FinFET ist, so kann dies zum Beispiel auch durch die Verwendung von Strukturen mit mehreren Finnen (zum Beispiel zwei Finnen, drei Finnen, fünf Finnen usw.) für einen einzelnen FinFET erreicht werden. Die vergrößerte Polyfläche kann einem speziellen Transistor in einer speziellen Funktionszelle weiteren Schutz vor Antenneneffekten bieten.
  • Unter Bezug auf 4 hat die TSV-Zelle 132 eine TSV-Zellengrenze 144. Die TSV 112 befindet sich in der Mitte der TSV-Zelle 132. Die TSV-Zelle 132 wird auch als eine Sperrzone (Keep-Out Zone, KOZ) 132 bezeichnet, weil keine aktiven Halbleitervorrichtungen (das heißt Transistoren, die zum Übertragen/Verarbeiten von Signalen verwendet werden) in der Sperrzone 132 platziert werden dürfen, um Interferenzen (zum Beispiel TSV-induzierten Stress) zwischen der TSV 112 und den aktiven Halbleitervorrichtungen innerhalb der Sperrzone 132 zu vermeiden. Mit anderen Worten: Wenn eine aktive Halbleitervorrichtung innerhalb der Sperrzone 132 platziert wird, so kann das Verhalten der aktiven Halbleitervorrichtung negativ beeinflusst werden, und es können elektrische Schäden auftreten. Die Sperrzone 132 ist ein konservativer Weg, um zu verhindern, dass aktive Halbleitervorrichtungen durch Interferenzen beeinträchtigt werden. Es ist zu beachten, dass die TSV-Zelle 132 und die Sperrzone 132 in der Offenbarung gegeneinander austauschbar verwendet werden.
  • Da die Antennendiode 136 jedoch eine passive Halbleitervorrichtung ist (das heißt, ein Transistor, der nicht zu der Übertragen/Verarbeiten von Signalen verwendet wird), darf die Antennendiode 136 in der Sperrzone 132 (das heißt, innerhalb die TSV-Zellengrenze 144) platziert werden.
  • Andererseits wird vermieden, die Antennendiode zu nahe an der TSV 112 zu platzieren, da Prozessschwankungen zu einer geringeren Distanz zwischen der TSV 112 und der Antennendiode 136 führen können als erwartet. Die geringere Distanz kann zu physischen Schäden führen. Daher sollte die Antennendiode 136 außerhalb einer TSV-Pufferzone 146, die eine TSV-Pufferzonengrenze 147 aufweist, platziert werden.
  • Zusammenfassend ausgedrückt, wird die Antennendiode 136, oder allgemein ein Antennenschutzmodul, in der TSV-Zelle 132 platziert, genauer gesagt innerhalb der Sperrzone 144 und außerhalb die TSV-Pufferzone 146. Die Größe der TSV-Zelle 132 ist allgemein größer als die Größe der Funktionszelle 134. Die Platzierung der Antennendiode innerhalb der TSV-Zelle 132 (das heißt, der Sperrzone 132) nutzt die Chip-Fläche innerhalb der TSV-Zelle 132, die ansonsten nicht für die Platzierung aktiver Halbleitervorrichtungen genutzt werden kann.
  • Wie in 4 gezeigt, ist die Distanz zwischen der TSV 112 und die TSV-Zellengrenze 144 Di, während die Distanz zwischen der TSV 112 und der TSV-Pufferzonengrenze 147 D2 ist. In einem konkreten nicht-einschränkenden Beispiel beträgt D15 µm, während D2 3 µm beträgt. In einem anderen nicht-einschränkenden Beispiel beträgt D13 µm, während D2 1 µm beträgt. Es ist zu beachten, dass die in 4 gezeigten Formen und Abmessungen nur der Veranschaulichung dienen. Andere Formen und Abmessungen liegen ebenfalls innerhalb des Schutzumfangs der Offenbarung.
  • Die TSV-Zelle 132 kann für die Zwecke des Layout-Designs in mehrere Reihen unterteilt werden. In einer bestimmten Ausführungsform ist die Antennendiode 136 „auf Reihe“ platziert, was bedeutet, dass die Antennendiode 136 auf einer einzelnen Reihe 148 platziert ist, wie in 4 gezeigt. Die Platzierung der Antennendiode 136 auf Reihe kann mit bestimmten Layout-Regeln vereinbar sein.
  • 5 ist ein Schaubild, das eine weitere TSV-Zelle 132' gemäß einigen Ausführungsformen veranschaulicht. Wie oben erwähnt, wird in offenbarten Ausführungsformen ein On-Chip-ESD-Schutz bereitgestellt, um die IC-Vorrichtung zu schützen. On-Chip-ESD-Schutzmechanismen funktionieren allgemein auf zweierlei Weise. Im Allgemeinen wird durch die Platzierung eines ESD-Schutzmoduls 136' innerhalb der TSV-Zelle 132' der ESD-Strom sicher durch einen Entladungskanal mit niedriger Impedanz dissipiert, der thermische Schäden in den Strukturen des ICs verhindert.
  • 5 ähnelt 4, mit der Ausnahme, dass sich das ESD-Schutzmodul 136' von der Antennendiode 136 von 4 unterscheidet. Zu den Vorrichtungen, die als das ESD-Schutzmodul 136' verwendet werden können, gehören unter anderem Dioden, Bipolartransistoren, MOSFETs und siliziumgesteuerte Gleichrichter (Silicon-Controlled Rectifiers, SCRs). Das ESD-Schutzmodul 136' ist allgemein größer als die Antennendiode 136 von 4, da der ESD-Strom allgemein größer ist als der eines Antenneneffekts. In dem nicht-einschränkenden Beispiel, das in 5 gezeigt ist, weist das ESD-Schutzmodul 136' mehrere parallel geschaltete Dioden auf, um den relativ großen ESD-Strom zu verarbeiten.
  • Auch hier wird das ESD-Schutzmodul 136' innerhalb der Sperrzone 132' (das heißt, der TSV-Zelle 132', die in dieser Offenbarung austauschbar verwendet wird), aber außerhalb der TSV-Pufferzone 146 platziert - in der gleichen Weise wie in 4. Das ESD-Schutzmodul 136' kann innerhalb der Sperrzone 132' platziert werden, weil es keine aktive Halbleitervorrichtung ist. Andere Details werden der Einfachheit halber nicht wiederholt, da 5 4 ähnelt.
  • Es ist zu beachten, dass das Antennenschutzmodul (zum Beispiel die Antennendiode 136) und das ESD-Schutzmodul 136' allgemein als ein Schutzmodul bezeichnet werden können.
  • 6 ist ein Querschnittsschaubild, das die TSV-Zelle 132 von 3 mit rückseitiger Routung gemäß einigen Ausführungsformen veranschaulicht. 7 ist ein Flussdiagramm, das ein Verfahren 900 zur Überprüfung von Antennenregeln gemäß einigen Ausführungsformen veranschaulicht. Der Abschnitt oberhalb der gestrichelten Linie X-X' ist derselbe wie in 3, während der Abschnitt unterhalb der gestrichelten Linie X-X' die rückseitige Routung150 ist. In dem nicht-einschränkenden Beispiel, das in 6 gezeigt ist, umfasst die rückseitige Routung 150 unter anderem zwei Metallstrukturen in zwei Metallschichten, eine dazwischen liegende Durchkontaktierung 154, und einen Löthöcker 126. Ladungen, die bei der Fertigung der rückseitigen Routung 150 entstehen, können auch zu der Gate-Struktur 130 des Transistors 138 fließen und sich dort aufbauen. Daher wird das Verfahren 700 zur Überprüfung von Antennenregeln benötigt, um den IC-Die 104, der die TSV 112 aufweist, zu überprüfen.
  • Wie in 7 gezeigt, umfasst das Verfahren 700 allgemein zwei Schritte. In Schritt 702 wird eine erste Überprüfung von Antennenregeln für den IC-Die 104 mit einer (rückseitigen) TSV 112 durchgeführt. Die TSV 112 hat die Antennendiode 136, die innerhalb der Sperrzone 132 (das heißt, der TSV-Zelle 132) der TSV 112 platziert ist. In einer bestimmten Ausführungsform können Polyflächenparameter und Übergangsflächenparameter für einen spezifischen Port-Schritt 702 erzeugt werden, die später verwendet werden können. In Schritt 704 wird eine zweite Überprüfung von Antennenregeln für die in 6 gezeigte rückseitige Routung 150 durchgeführt. In einer bestimmten Ausführungsform können die zuvor generierten Polyflächenparameter und Übergangsflächenparameter für die zweite Überprüfung von Antennenregeln verwendet werden. Somit kann das Verfahren 700 zur Überprüfung von Antennenregeln potenzielle Antennenregelverstöße auf beiden Seiten (das heißt, oberhalb und unterhalb der in 6 gezeigten Linie X-X') feststellen.
  • 8 ist ein Querschnittsschaubild einer HB-Region 133 auf der Vorderseite des IC-Dies 104 von 2 gemäß einigen Ausführungsformen. 9 ist ein Schaubild, das die HB-Region 133 von 8 gemäß einigen Ausführungsformen veranschaulicht. Im Allgemeinen wird eine Antennendiode 136 in der HB-Region 133 (das heißt, einer Region, die die HB-Struktur 114 umgibt) zum Schutz des IC-Dies 104 vor Antenneneffekten angeordnet. Im Gegensatz zum 2D-IC wird die Antennendiode 136 in keiner Funktionszelle angeordnet und wird keinen speziellen Transistoren in dem IC-Die 104 zugeordnet. Statt dessen wird die Antennendiode 136 in der HB-Region 133 platziert.
  • Hybridbonden (HB) ist eine Technologie, die für Wafer-zu-Wafer-, Die-zu-Wafer- und Die-zu-Die-Interconnect-Verbindungen eingesetzt werden kann. Beim Hybridbonden werden zwei Strukturen unter Verwendung unterschiedlicher Materialien mit einem Waferbonder miteinander verbondet. Genauer gesagt, werden zwei Dies/Wafer unter Verwendung einer Kombination aus zwei Technologien, und zwar einer Dielektrikum-an-Dielektrikum-Bondung und einer Metall-an-Metall-Bondung, oft bei Raumtemperatur, miteinander verbondet. In einer bestimmten Ausführungsform folgt auf die Dielektrikum-an-Dielektrikum-Bondung die Metall-an-Metall-Bondung. In einer bestimmten Ausführungsform ist die Metall-an-Metall-Bondung eine Kupfer-an-Kupfer-Bondung. Das Hybridbonden ermöglicht 250.000 bis 1 Million Interconnect-Strukturen pro Quadratmillimeter - viel mehr, als andere Technologien wie zum Beispiel Mikrohöcker schaffen.
  • In dem in 8 gezeigten Beispiel umfasst die Interconnect-Struktur 110b unter anderem eine HB-Struktur 114 an der Vorderseite des IC-Dies 104. Die HB-Struktur 114 befindet sich in einer HB-Region (das heißt, einer HB-Zelle, die in dieser Offenbarung austauschbar verwendet wird) 133. Eine Funktionszelle 134 befindet sich neben der HB-Region 112. Die Funktionszelle 134 kann eine Standardzelle sein, die auf der IC-Designstufe aus einer Zellenbibliothek ausgewählt wurde. In dem nicht-einschränkenden Beispiel, das in 8 gezeigt ist, befindet sich ein Transistor 138 in der Funktionszelle 134, obgleich sich auch andere, nicht gezeigte Komponenten in der Funktionszelle 134 befinden können.
  • Die HB-Struktur 114 umfasst unter anderem eine Hybridbondungs-Metallschicht 116 und eine Hybridbondungs-Kontaktstruktur 118 unterhalb der Hybridbondungs-Metallschicht 116. Die Hybridbondungs-Kontaktstruktur 188 ist in einer bestimmten Ausführungsform eine Durchkontaktierung. Die Hybridbondungs-Kontaktstruktur 188 ist mit einer Metallstruktur 162 in der oberen Metallschicht einer (nicht gezeigten) MLI-Struktur verbunden. In einem nicht-einschränkenden Beispiel, das in 8 gezeigt ist, ist die obere Metallschicht die zwölfte Metallschicht (M12).
  • Während der Fertigung der HB-Struktur 114 werden jedoch in den Ätzprozessen Ladungen erzeugt. Diese Ladungen (in 8 schematisch als „e-“ gezeigt) können zu dem Gate 139 des Transistors 138 in der Funktionszelle 134 fließen und sich dort aufbauen. Genauer gesagt, verläuft in diesem Beispiel der elektrische Pfad, durch den die Ladungen fließen, von der HB-Struktur 114 über die Metallstruktur 162 und einen schematischen elektrischen Pfad 142 zu der Gate-Struktur 139 des Transistors 138. Der schematische elektrische Pfad 142 stellt einen elektrischen Pfad in anderen Metallschichten dar, wie zum Beispiel allen Metallschichten zwischen der M1-Schicht bis zur M12-Schicht. Infolge dessen kann die Spannung an der Poly-Elektrode der Gate-Struktur 139 so groß werden, dass Ladungen in das Gate-Oxid der Gate-Struktur 139 fließen, im Gate-Oxid eingefangen werden oder durch das Gate-Oxid fließen. Diese Ladungen können die Stärke des Gate-Oxids erheblich verschlechtern und, wie oben erwähnt, zu Ausfällen von MOS-Vorrichtungen mangels Zuverlässigkeit führen.
  • Auch hier, im Gegensatz zu 2D-ICs, wo eine Antennendiode in der speziellen Funktionszelle (zum Beispiel der Funktionszelle 134) platziert werden kann, in der ein Antenneneffekt vorhanden ist oder eine Antennenregel verletzt wurde, ist die Antennendiode 136 in dem 3D-IC (zum Beispiel dem in 1 und 2 gezeigten 3D-IC-Package 100) keiner speziellen Funktionszelle (zum Beispiel der Funktionszelle 134) zugeordnet. Statt dessen wird die Antennendiode 136 in der HB-Region 133 platziert. Der zentralisierte Ansatz (das heißt, eine einzige Antennendiode in der HB-Region, die viele Transistoren in benachbarten Funktionszellen schützt) ist im Hinblick auf die Chip-Fläche, die IC-Geschwindigkeit und den Stromverbrauch effektiver. Genauer gesagt, wird in dem Beispiel von 8 eine Antennendiode 136 in der HB-Region 133 platziert. Die Antennendiode 136 ist mit der HB-Struktur 114 über einen schematischen elektrischen Pfad 143 ähnlich dem schematischen elektrischen Pfad 142 verbunden.
  • In einer bestimmten Ausführungsform hat - zusätzlich zum Hinzufügen der Antennendiode 136 in der HB-Region 133 - die Gate-Struktur 139 des Transistors 138 eine vergrößerte Polyfläche. Dies kann zum Beispiel durch Parallelschalten mehrerer Transistoren erreicht werden. Wenn der Transistor 139 ein FinFET ist, so kann dies zum Beispiel auch durch die Verwendung von Strukturen mit mehreren Finnen (zum Beispiel zwei Finnen, drei Finnen, fünf Finnen usw.) für einen einzelnen FinFET erreicht werden. Die vergrößerte Polyfläche kann einem speziellen Transistor in einer speziellen Funktionszelle weiteren Schutz vor Antenneneffekten bieten.
  • Unter Bezug auf 9 hat die HB-Region 133 eine HB-Regionsgrenze 160. Die HB-Struktur 114 befindet sich in der Mitte der HB-Region 133. Im Gegensatz zu der in 4 gezeigten TSV-Zelle 132 hat die HB-Region keine Sperrzone (Keep-Out Zone, KOZ) und hat auch keine Pufferzone, weil sich die HB-Struktur 114 auf der Oberseite der Vorderseite des IC-Dies 104 befindet. Die Antennendiode 136 kann an einer beliebigen Stelle in der HB-Region 133 platziert werden. In einigen Ausführungsformen überlappt die Antennendiode 136 nicht mit der HB-Struktur 114. In anderen Ausführungsformen kann die Antennendiode 136 mit der HB-Struktur 114 überlappen. In einem nicht-einschränkenden Beispiel beträgt die Distanz D3 zwischen der HB-Struktur 114 und der Antennendiode 136 drei kontaktierte Poly-Mittenabstände (Contacted Poly Pitches, CPP). In einem anderen nicht-einschränkenden Beispiel beträgt die Distanz D3 zwischen der HB-Struktur 114 und der Antennendiode 136 zwei kontaktierte Poly-Mittenabstände (Contacted Poly Pitches, CPP). In einem weiteren nicht-einschränkenden Beispiel beträgt die Distanz D3 zwischen der HB-Struktur 114 und der Antennendiode 136 einen kontaktierten Poly-Mittenabstand (Contacted Poly Pitch, CPP). Es ist zu beachten, dass die in 11 gezeigten Formen und Abmessungen nur der Veranschaulichung dienen. Andere Formen und Abmessungen liegen ebenfalls innerhalb des Schutzumfangs der Offenbarung.
  • In ähnlicher Weise kann die HB-Region 133 für die Zwecke des Layout-Designs in mehrere Reihen unterteilt werden. In einer bestimmten Ausführungsform ist die Antennendiode 136 „auf Reihe“ platziert, was bedeutet, dass die Antennendiode 136 auf einer (nicht gezeigten) Reihe platziert ist. Die Platzierung der Antennendiode 136 auf Reihe kann mit bestimmten Layout-Regeln vereinbar sein.
  • Gleichermaßen kann ein ESD-Schutzmodul in der HB-Region 133 in der gleichen Weise wie in 5 gezeigt platziert werden. Der Einfachheit halber werden die Einzelheiten der Platzierung eines ESD-Schutzmoduls in der HB-Region 133 nicht in dem Detail besprochen.
  • 10 ist ein Flussdiagramm, das ein Verfahren 1000 zur Fertigung eines 3D-IC-Package gemäß einigen Ausführungsformen veranschaulicht. Wie in 10 gezeigt, beginnt das Verfahren 1000 mit Schritt 1002. In Schritt 1002 wird ein erster IC-Die (zum Beispiel der in 2 gezeigte IC-Die 104) bereitgestellt. Der erste IC-Die hat ein erstes Substrat (das heißt, das in 2 gezeigte Substrat 122) auf einer Rückseite des ersten ICs. In Schritt 1004 wird eine TSV (zum Beispiel die in 3 gezeigte TSV 112) durch das erste Substrat hindurch gefertigt. Die TSV hat eine TSV-Zelle (zum Beispiel die in 3 gezeigte TSV-Zelle 132). In einer bestimmten Ausführungsform wird die TSV-Struktur durch die folgenden Operationen gebildet. Zuerst wird eine TSV-Öffnung, die sich bis zu der Metallstruktur in der Mo-Schicht erstreckt, durch einen oder mehrere Ätzprozesse gebildet. Nachdem die TSV-Öffnung gebildet wurde, wird die Auskleidung an Seitenwänden der TSV-Öffnung gebildet, um als eine Isolationsschicht zu dienen, dergestalt, dass das leitfähige Material der TSV und das Substrat nicht direkt miteinander in Kontakt stehen. Anschließend wird die Diffusionssperrschicht konform auf der Auskleidung und am Boden der TSV-Öffnung gebildet. Die Diffusionssperrschicht soll verhindern, dass das leitfähige Material, das später gebildet wird, in unerwünschte Regionen migriert. Nachdem die Diffusionssperrschicht gebildet wurde, wird das leitfähige Material zum Einfüllen in die TSV-Öffnung verwendet. Anschließend werden überschüssige Auskleidung, Diffusionssperrschicht und leitfähiges Material, die sich auf der Außenseite der TSV-Öffnung befinden, durch einen Planarisierungsprozess, wie zum Beispiel einen chemisch-mechanischen Polierprozess (CMP-Prozess), entfernt, obgleich jeder geeignete Abtragsprozess verwendet werden kann.
  • In Schritt 1006 wird ein Schutzmodul (zum Beispiel die in 4 gezeigte Antennendiode 136, das in 5 gezeigte ESD-Schutzmodul 136') in dem ersten Substrat gefertigt. Das Schutzmodul wird elektrisch mit der TSV verbunden, und das Schutzmodul befindet sich innerhalb der TSV-Zelle. In Schritt 1008 wird ein zweiter IC-Die (zum Beispiel der in 2 gezeigte IC-Die 106) auf der Rückseite des ersten IC-Die, dem ersten Substrat zugewandt, angeordnet. In Schritt 1010 wird der zweite IC-Die an die Rückseite des ersten IC-Dies gebondet. Der erste IC-Die und der zweite IC-Die sind über die TSV elektrisch verbunden. In einer bestimmten Ausführungsform wird der zweite IC-Die unter Verwendung von Hybridbondung (das heißt, unter Verwendung einer HB-Struktur) an die Rückseite des ersten IC-Dies gebondet, und die TSV wird elektrisch mit der HB-Struktur verbunden.
  • Gemäß einigen offenbarten Ausführungsformen wird ein 3D-IC-Package bereitgestellt. Das 3D-IC-Package umfasst: einen ersten IC-Die, der ein erstes Substrat auf einer Rückseite des ersten IC-Dies umfasst; einen zweiten IC-Die, der auf der Rückseite des ersten IC-Dies gestapelt ist und dem ersten Substrat zugewandt ist; eine TSV durch das erste Substrat, die den ersten IC-Die und den zweiten IC-Die elektrisch verbindet, wobei die TSV eine TSV-Zelle aufweist, die eine TSV-Zellengrenze aufweist, die die TSV umgibt; und ein Schutzmodul, das in dem ersten Substrat gefertigt ist, wobei das Schutzmodul elektrisch mit der TSV verbunden ist, und das Schutzmodul innerhalb der TSV-Zelle angeordnet ist.
  • Gemäß einigen offenbarten Ausführungsformen wird ein weiteres 3D-IC-Package bereitgestellt. Das 3D-IC-Package umfasst: einen ersten IC-Die, der ein erstes Substrat auf einer Rückseite des ersten IC-Dies umfasst; einen zweiten IC-Die, der auf einer Vorderseite des ersten IC-Dies gestapelt ist; eine HB-Struktur, die den ersten IC-Die und den zweiten IC-Die verbondet, wobei die HB-Struktur eine HB-Region aufweist, der die HB-Struktur umgibt; und ein Schutzmodul, das in dem ersten Substrat gefertigt ist, wobei das Schutzmodul elektrisch mit der HB-Struktur verbunden ist und das Schutzmodul innerhalb des HB-Region angeordnet ist.
  • Gemäß weiteren offenbarten Ausführungsformen wird ein Verfahren bereitgestellt. Das Verfahren umfasst: Bereitstellen eines ersten IC-Dies, der ein erstes Substrat auf einer Rückseite des ersten ICs umfasst; Fertigen einer Substrat-Durchkontaktierung (Through-Substrate Via, TSV) durch das erste Substrat, wobei die TSV eine TSV-Zelle aufweist; Fertigen eines Schutzmoduls in dem ersten Substrat, wobei das Schutzmodul elektrisch mit der TSV verbunden ist und das Schutzmodul innerhalb der TSV-Zelle angeordnet wird; Bereitstellen eines zweiten IC-Dies auf der Rückseite des ersten IC-Dies, dem ersten Substrat zugewandt; und Verbinden des zweiten IC-Dies mit der Rückseite des ersten ICs unter Verwendung der TSVs.
  • Diese Offenbarung umreißt verschiedene Ausführungsformen, damit der Fachmann die Aspekte der vorliegenden Offenbarung besser verstehen kann. Dem Fachmann ist klar, dass er die vorliegende Offenbarung ohne Weiteres als Basis für das Entwerfen oder Modifizieren anderer Prozesse und Strukturen verwenden kann, um die gleichen Zwecke und/oder die gleichen Vorteile wie bei den im vorliegenden Text vorgestellten Ausführungsformen zu erreichen. Dem Fachmann sollte auch klar sein, dass solche äquivalenten Bauformen nicht das Wesen und den Schutzumfang der vorliegenden Offenbarung verlassen, und dass er verschiedene Änderungen, Substituierungen und Modifizierungen an der vorliegenden Erfindung vornehmen kann, ohne vom Wesen und Schutzumfang der vorliegenden Offenbarung abzuweichen.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
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  • Zitierte Patentliteratur
    • US 63002737 [0001]

Claims (20)

  1. Dreidimensionales Package (3D-Package) mit einem integrierten Schaltkreis (IC), das umfasst: einen ersten IC-Die, der ein erstes Substrat auf einer Rückseite des ersten IC-Dies umfasst; einen zweiten IC-Die, der auf der Rückseite des ersten IC-Dies gestapelt ist und dem ersten Substrat zugewandt ist; eine Substratdurchkontaktierung (Through Substrate Via, TSV) durch das erste Substrat, die den ersten IC-Die und den zweiten IC-Die elektrisch verbindet, wobei die TSV eine TSV-Zelle aufweist, die eine TSV-Zellengrenze aufweist, die die TSV umgibt; und ein Schutzmodul, das in dem ersten Substrat gefertigt ist, wobei das Schutzmodul elektrisch mit der TSV verbunden ist, und das Schutzmodul innerhalb der TSV-Zellengrenze angeordnet ist.
  2. 3D-IC-Package nach Anspruch 1, wobei das Schutzmodul ein Antennenschutzmodul ist, das dafür konfiguriert ist, den ersten IC-Die vor Antenneneffekten zu schützen.
  3. 3D-IC-Package nach Anspruch 2, wobei das Antennenschutzmodul eine Antennendiode ist.
  4. 3D-IC-Package nach einem der vorangehenden Ansprüche, wobei das Schutzmodul ein Modul zum Schutz vor elektrostatischen Entladungen (Electrostatic Discharge, ESD) ist, das dafür konfiguriert ist, den ersten IC-Die vor ESD zu schützen.
  5. 3D-IC-Package nach Anspruch 4, wobei das ESD-Schutzmodul mehrere parallel geschaltete Dioden enthält.
  6. 3D-IC-Package nach Anspruch 4 oder 5, wobei das ESD-Schutzmodul eines von Folgendem ist: ein Bipolartransistor, ein Metall-Oxid-Halbleiter-Feldeffekttransistor (MOSFET), und ein siliziumgesteuerter Gleichrichter (Silicon-Controlled Rectifier, SCR).
  7. 3D-IC-Package nach einem der vorangehenden Ansprüche, wobei die TSV-Zelle eine Sperrzone (Keep-Out Zone, KOZ) der TSV ist.
  8. 3D-IC-Package nach einem der vorangehenden Ansprüche, wobei das Schutzmodul außerhalb einer TSV-Pufferzone der TSV angeordnet wird.
  9. 3D-IC-Package nach einem der vorangehenden Ansprüche, wobei die TSV-Zelle mehrere Reihen aufweist und das Schutzmodul auf einer der mehreren Reihen angeordnet ist.
  10. 3D-IC-Package nach einem der vorangehenden Ansprüche, wobei der erste IC-Die einen Transistor in einer Funktionszelle umfasst, wobei der Transistor eine vergrößerte Gate-Polysiliziumfläche aufweist.
  11. Dreidimensionales Package (3D-Package) mit einem integrierten Schaltkreis (IC), das umfasst: einen ersten IC-Die, der ein erstes Substrat auf einer Rückseite des ersten IC-Dies umfasst; einen zweiten IC-Die, der auf einer Vorderseite des ersten IC-Dies gestapelt ist; eine Hybridbondungs-Struktur (HB-Struktur), die den ersten IC-Die und den zweiten IC-Die verbondet, wobei die HB-Struktur eine HB-Region aufweist, der die HB-Struktur umgibt; und ein Schutzmodul, das in dem ersten Substrat gefertigt ist, wobei das Schutzmodul elektrisch mit der HB-Struktur verbunden ist und das Schutzmodul innerhalb des HB-Region angeordnet ist.
  12. 3D-IC-Package nach Anspruch 11, wobei das Schutzmodul ein Antennenschutzmodul ist, das dafür konfiguriert ist, den ersten IC-Die vor Antenneneffekten zu schützen.
  13. 3D-IC-Package nach Anspruch 12, wobei das Antennenschutzmodul eine Antennendiode ist.
  14. 3D-IC-Package nach einem der vorangehenden Ansprüche 11 bis 13, wobei das Schutzmodul ein Modul zum Schutz vor elektrostatischen Entladungen (Electrostatic Discharge, ESD) ist, das dafür konfiguriert ist, den ersten IC-Die vor ESD zu schützen.
  15. 3D-IC-Package nach Anspruch 14, wobei das ESD-Schutzmodul mehrere parallel geschaltete Dioden enthält.
  16. 3D-IC-Package nach einem der vorangehenden Ansprüche 11 bis 15, wobei der erste IC-Die einen Transistor in einer Funktionszelle umfasst, wobei der Transistor eine vergrößerte Gate-Polysiliziumfläche aufweist.
  17. 3D-IC-Package nach einem der vorangehenden Ansprüche 11 bis 16, wobei das Schutzmodul elektrisch mit der HB-Struktur durch eine mehrschichtige Interconnect-Struktur (Multi-Layer Interconnect, MLI) verbunden ist.
  18. 3D-IC-Package nach Anspruch 17, wobei die HB-Struktur eine HB-Metallschicht und eine HB-Kontaktstruktur umfasst, wobei die HB-Kontaktstruktur die HB-Metallschicht und die MLI-Struktur elektrisch verbindet.
  19. Verfahren, das umfasst: Bereitstellen eines ersten IC-Dies, der ein erstes Substrat auf einer Rückseite des ersten ICs umfasst; Fertigen einer Substrat-Durchkontaktierung (Through-Substrate Via, TSV) durch das erste Substrat, wobei die TSV eine TSV-Zelle aufweist, die eine TSV-Zellengrenze aufweist, die die TSV umgibt; Fertigen eines Schutzmoduls in dem ersten Substrat, wobei das Schutzmodul elektrisch mit der TSV verbunden ist und das Schutzmodul innerhalb der TSV-Zellengrenze angeordnet wird; Bereitstellen eines zweiten IC-Dies auf der Rückseite des ersten IC-Dies, dem ersten Substrat zugewandt; und Bonden des zweiten IC-Dies an die Rückseite des ersten IC-Dies, wobei der erste IC-Die und der zweite IC-Die elektrisch über die TSV verbunden werden.
  20. Verfahren nach Anspruch 19, wobei das Schutzmodul eines von Folgendem ist: ein Antennenschutzmodul, das dafür konfiguriert ist, den ersten IC-Die vor Antenneneffekten zu schützen, und ein Modul zum Schutz vor elektrostatischen Entladungen (Electrostatic Discharge, ESD), das dafür konfiguriert ist, den ersten IC-Die vor ESD zu schützen.
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