DE202019005951U1 - Systeme zum Implementieren eines skalierbaren Systems - Google Patents

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Abstract

Multichip-System, umfassend:
einen ersten Chip (104);
eine Schnittstellenleiste (150, 160, 1500), die mit dem ersten Chip gekoppelt ist; und
einen zweiten Chip (104, 102), der mit der Schnittstellenleiste entlang einer Längsrichtung der Schnittstellenleiste gekoppelt ist; und
einen dritten Chip (104, 102), der mit der Schnittstellenleiste entlang einer Längslänge der Schnittstellenleiste gekoppelt ist, wobei der zweite Chip mit der Schnittstellenleiste entlang der Längsrichtung der Schnittstellenleiste weiter vom ersten Chip entfernt ist als der dritte Chip;
wobei die Schnittstellenleiste eine Routing-Schicht (180, 1510) umfasst, die sich über einen wesentlichen Teil einer Längsrichtung der Schnittstellenleiste erstreckt, und die Routing-Schicht der Schnittstellenleiste eine Vielzahl von Metallschichten einschließlich einer unteren Verdrahtungsschicht (MA) und einer oberen Verdrahtungsschicht (MD) umfasst; und
wobei der zweite Chip mit dem ersten Chip über einen ersten Draht elektrisch gekoppelt ist, der in der oberen Verdrahtungsschicht über eine Strecke in Längsrichtung verläuft, und der dritte Chip mit dem ersten Chip über einen zweiten Draht in der unteren Verdrahtungsschicht elektrisch gekoppelt ist.

Description

  • VERWANDTE ANMELDUNGEN
  • Diese Anmeldung beansprucht den Vorteil der Priorität an der vorläufigen US-Anmeldung Nr. 62/656,584 , eingereicht am 12. April 2018, die durch Bezugnahme hierin aufgenommen ist.
  • STAND DER TECHNIK
  • GEBIET
  • Hierin beschriebene Ausführungsformen beziehen sich auf skalierbare Systeme und insbesondere auf skalierbare Logik und modularen Speicher.
  • HINTERGRUNDINFORMATIONEN
  • Skalierbare Systeme benötigen sowohl Logik als auch Speicher, die in einem praktischen und kostengünstigen Verfahren erhöht werden können. Ferner sollten sie vernünftigerweise eine unabhängige Skalierung von Logik und Speicher ermöglichen, um eine Abstimmung von Berechnung, Speicherbandbreite und Speicherkapazität je nach Systemanforderung zu ermöglichen. Dynamischer Direktzugriffsspeicher (DRAM) ist seit langem ein Handelsprodukt für die Computer- und Elektronikindustrie. Bei einer Vielzahl von Endmarktanwendungen, die von Desktop-Computern, mobilen Elektronikvorrichtungen, Datenzentren und Netzwerkplattformen reichen, fand eine schnelle Entwicklung konkurrierender Speicherplattformen in Abhängigkeit von spezifischen Anforderungen, wie Bandbreite, Kapazität, Leistung, Latenz und Grundfläche statt. Das Erhöhen eines Parameters wird jedoch oft mit Kompromissen bei anderen Parametern erreicht. Beispielsweise ist das Erhöhen der DRAM-Bandbreite oft mit einer Beeinträchtigung anderer Parameter verbunden.
  • Niedrigenergie-Standards für doppelte Datenübertragungsrate (LPDDR-Standards) werden seit langem in einer Vielzahl von Märkten, einschließlich der mobilen Elektronik, eingeführt, um die Leistungs- und Kapazitätsanforderungen zu erfüllen. LPDDR-Plattformen und nächste Generationen (LPDDR-x) schließen üblicherweise eine Anordnung von Speicherchips oder Paketen um ein System auf einem Chip (SOC) ein, das eine zentrale Verarbeitungseinheit (CPU) und/oder Grafikverarbeitungseinheit (GPU) einschließen kann. Um Anforderungen an eine erhöhte Bandbreite zu erfüllen, wurden verschiedene 3D-Lösungen vorgeschlagen, die gestapelte DRAM-Dies einschließen, wie Speicher mit hoher Bandbreite (HBM) und Hybridspeicherwürfel (HMC).
  • KURZBESCHREIBUNG DER ZEICHNUNGEN
    • 1 ist eine schematische Darstellung einer Draufsicht einer Vielzahl von Speicherchips, die um ein System auf einem Chip herum angeordnet sind.
    • 2 ist eine schematische Darstellung einer Draufsicht eines Multichipsystems mit skalierter Logik gemäß einer Ausführungsform.
    • 3 schließt schematische Darstellungen von Draufsicht und Seitenansicht eines Multichipsystems mit skalierter Logik gemäß einer Ausführungsform ein.
    • 4 ist eine schematische Darstellung einer Draufsicht eines skalierten Logik-Dies mit On-Chip-Die-to-Die-Routing gemäß einer Ausführungsform.
    • 5 ist eine schematische Darstellung einer Draufsicht einer skalierten Logik mit 2.5D-Chip-to-Chip-Routing gemäß einer Ausführungsform.
    • 6 ist eine schematische Darstellung einer Draufsicht einer skalierten Logik mit 2.5D-Chip-to-Chip-Routing und Brücke gemäß einer Ausführungsform.
    • 7 ist eine schematische Darstellung einer Draufsicht einer skalierten Logik mit Hybrid aus On-Chip-Die-to-Die-Routing und 2.5D-Chip-to-Chip-Routing gemäß einer Ausführungsform.
    • 8 ist eine schematische Darstellung einer Draufsicht einer modularen Skalierung von Logik mit vergrößerter Peripherie gemäß einer Ausführungsform.
    • 9 ist eine schematische Darstellung einer Draufsicht einer skalierten Logik-Konnektivität gemäß einer Ausführungsform.
    • 10A ist eine schematische Darstellung einer Draufsicht eines Logik-Konnektivitäts-Overheads gemäß einer Ausführungsform.
    • 10B ist eine schematische Darstellung einer Draufsicht eines skalierten Logik-Konnektivitäts-Overheads gemäß einer Ausführungsform.
    • 11A ist eine schematische Darstellung einer Draufsicht eines Logik-Konnektivitäts-Overheads darüber gemäß einer Ausführungsform.
    • 11B ist eine schematische Darstellung einer Draufsicht eines skalierten Logik-Konnektivitäts-Overheads mit Kommunikationsleiste gemäß einer Ausführungsform.
    • 12A ist eine schematische Darstellung einer Draufsicht der 3D-Skalierung von Logikchips mit einer Kommunikationsleiste gemäß einer Ausführungsform.
    • 12B ist eine schematische Darstellung einer Draufsicht der planaren Skalierung von Logikchips mit einer Kommunikationsleiste gemäß einer Ausführungsform.
    • 13 ist eine schematische Darstellung einer Draufsicht eines Multichipsystems mit skalierter Logik und Speicher und hoher Kapazität gemäß einer Ausführungsform.
    • 14 ist eine schematische Darstellung einer Draufsicht eines Multichipsystems mit skalierter Logik und Speicher und kurzer Logik-Konnektivität gemäß einer Ausführungsform.
    • 15 ist eine schematische Darstellung einer Querschnittsseitenansicht einer Schnittstellenleisten-Metallverdrahtungsschicht gemäß einer Ausführungsform.
    • 16 ist eine schematische Darstellung einer Draufsicht eines skalierten Systems mit Die-to-Die-Routing gemäß einer Ausführungsform.
    • 17 ist eine schematische Darstellung einer Draufsicht eines Schnittstellenleisten-Routings gemäß einer Ausführungsform.
    • 18A ist eine schematische Darstellung der Querschnittsseitenansicht und Draufsicht einer Schnittstellenleiste und des Routings gemäß einer Ausführungsform.
    • 18B ist eine schematische Darstellung einer Querschnittsseitenansicht einer BGAseitig montierten Schnittstellenleiste gemäß einer Ausführungsform.
    • 18C ist eine schematische Darstellung einer optischen Kommunikationsleiste gemäß einer Ausführungsform.
    • 19 ist eine schematische Darstellung einer Draufsicht einer Schnittstellenleiste mit Hammerkopfform gemäß einer Ausführungsform.
    • 20 ist eine schematische Darstellung einer Draufsicht einer Schnittstellenleiste, die verschobene Die-Logik gemäß einer Ausführungsform einschließt.
    • 21 ist eine schematische Darstellung einer Draufsicht eines aktiven Bereichs einer Schnittstellenleiste gemäß einer Ausführungsform.
    • 22 ist eine schematische Darstellung einer Draufsicht und einer Querschnittsseitenansicht einer Schnittstellenleiste mit mehreren diskreten aktiven Komponenten gemäß einer Ausführungsform.
    • 23 ist eine schematische Darstellung einer Draufsicht eines skalierten Systems, das eine Speicherleistenbrücke gemäß einer Ausführungsform einschließt.
    • 24 ist eine schematische Darstellung einer Draufsicht eines skalierten Systems, das einen Erweiterungsbereich gemäß einer Ausführungsform einschließt.
    • 25 bis 26 sind schematische Darstellungen einer Draufsicht von Schnittstellenleisten mit unterschiedlichen Formfaktoren gemäß Ausführungsformen.
    • 27 ist eine schematische Darstellung einer Draufsicht und einer Querschnittsseitenansicht einer Schnittstellenleiste mit diskreten aktiven und Kopfbereichen gemäß einer Ausführungsform.
    • 28 ist eine schematische Darstellung einer Draufsicht und einer Querschnittsseitenansicht eines Schnittstellenleistenpakets gemäß einer Ausführungsform.
    • 29A ist eine schematische Draufsicht eines skalierten Systems mit einer Brücke, die einen Logikchip mit der Speicherleiste verbindet, gemäß einer Ausführungsform.
    • 29B ist eine schematische Darstellung einer Querschnittsseitenansicht des skalierten Systems von 29A gemäß einer Ausführungsform.
    • 30 ist eine schematische Darstellung einer Draufsicht eines skalierten Systems mit einem Platinen-Routing, das einen Logikchip mit der Speicherleiste verbindet, gemäß einer Ausführungsform.
    • 31A ist eine schematische Darstellung einer Draufsicht eines skalierten Package-on-Package-Systems gemäß einer Ausführungsform.
    • 31B bis 31C sind schematische Darstellungen von Querschnittsseitenansichten verschiedener skalierter Package-on-Package-Systeme gemäß einer Ausführungsform.
    • 32A ist eine schematische Darstellung einer Draufsicht eines 3D-skalierten Systems gemäß einer Ausführungsform.
    • 32B ist eine schematische Darstellung einer Querschnittsseitenansicht entlang der Linie B-B von 32A gemäß einer Ausführungsform.
  • DETAILLIERTE BESCHREIBUNG
  • Ausführungsformen beschreiben Multichipsysteme und Strukturen zur modularen Skalierung. In einigen Ausführungsformen wird eine Schnittstellenleiste verwendet, um benachbarte Chips zu koppeln. In einem Gesichtspunkt können die Schnittstellenleisten die verfügbare Peripherie für die Chip-to-Chip-Verbindung und die Gesamtkapazität erhöhen. In einem anderen Gesichtspunkt können die Schnittstellenleisten für eine erhöhte Bandbreite der Chip-to-Chip-Kommunikation mit abgeschwächter Latenz verwendet werden.
  • In einer Implementierung kann eine Schnittstellenleiste als eine Kommunikationsleiste zwischen Logikchips verwendet werden. In einer solchen Implementierung kann die Schnittstellenleiste auf Kommunikations-, Besprechungsbandbreiten-, Leistungs-, Latenz- und Kostenziele ausgerichtet sein. Die Logikchips, wie ein System auf einem Chip (SOC), können zentrale Verarbeitungseinheiten (CPU) oder Grafikverarbeitungseinheiten (GPU) einschließen. Zusätzlich kann die Logikchipperipherie formatiert sein, um eine Speicherintegration und andere Ein-/Ausgaben (E/A) an andere Vorrichtungen zu ermöglichen. Die Schnittstellenleisten können Metallstapel und Logik (z. B. Transistortypen) unterstützen, die mit der Kommunikationsfunktion kompatibel sind. Die Schnittstellenleisten können in einer Vielfalt von Konfigurationen verpackt sein, einschließlich Chip auf Wafer (CoW) und 2.5D-Verpackungstechniken. CoW kann beispielsweise auch eine 2.5D- oder 3D-Anordnung sein. Dabei werden die einzelnen Chips aneinander (Chip-to-Chip) oder mit einem Interposer (Chip-Interposer-Chip) gebunden. Die Verbindungstechnologien können Mikro-Bumps (dichte E/A) oder ACF oder Hybridbonden (Metall-Metall), das sehr dichte E/A unterstützt, oder sogar optisch sein. Anstelle einzelner Chips ist auch ein Bonden von Wafer auf Wafer (W2W) möglich, das je nach Anwendung verwendet werden kann. Zum Beispiel kann CoW beinhalten, dass der vereinzelte Bereich des Trägerwafers oder der Platte größer ist als der Chip, der auf dem Trägerwafer montiert ist, während W2W gleiche Bereiche der vereinzelten Wafer oder Platten beinhalten kann. 2.5D-Verpackung kann eine kleinere dichte Zwischenverbindung zwischen zwei Chips verwenden. Die Chiplets, die für 2.5D-Verpackungen verwendet werden, können eine passive Brücke kleinerer Länge oder größerer Länge sein, die als Schnittstellenleisten angeordnet ist. Diese Schnittstellenleisten stellen Optionen bereit, um Bandbreite, Leistung, Komplexität, Wärme- und Leistungsabgabe und andere Architektur-Anforderungen auszugleichen. Ferner können die Schnittstellenleisten aktives Silizium (oder eine andere Vorrichtungstechnologie wie GaAs) sein. Die Schnittstellenleisten können auch in einer Formmasse eingekapselt sein und optional mehrere Komponenten einschließen, die durch Brücken verbunden sind. Somit kann eine Schnittstellenleiste, die für 2.5D-Verpackungen verwendet wird, auch einzeln ausgebildet und unter Verwendung von 2.5D-Verpackungen verpackt werden. Größere Schnittstellenleisten können auch spezielle Anforderungen bei der Montage an Substrate stellen, um die mechanische Beanspruchung und andere Montageprobleme zu bewältigen. Die Verbindung zwischen dem Chip und der Schnittstellenleiste kann unter Verwendung von Lot (Mikro-Bumps) oder ACF und Hybridbonds (Metall-Metall) erfolgen. In einigen beispielhaften Implementierungen kann die CoW-Integration für eine Leistungslogik mit dichter E/A unter Verwendung von Mikro-Bumps oder noch dichterem Hybridbonden verwendet werden. In einigen Implementierungen kann die CoW-Integration das Hybridbonden von Silizium-Chiplets mit Interposer einschließen. In einigen Ausführungsformen kann die CoW-Integration Silizium-Chiplets einschließen, die chipartig mit Back-End-of-the-line-Verbindungen (BEOL-Verbindungen) verbunden sind. Zum Beispiel können die Silizium-Chiplets eine partielle BEOL-Aufbaustruktur und Verbindungen mit anschließender BEOL-Aufbaustruktur der zweiten Ebene aufweisen, die die Silizium-Chiplets chipartig verbindet. Die Silizium-Chiplets können in ein anorganisches Lückenfüllmaterial (z. B. Oxid) eingebettet sein, auf dem die BEOL-Aufbaustruktur der zweiten Ebene ausgebildet wird. 2.5D-Verpackung in einigen Ausführungsformen kann für Chipsatz-Lichtfunktionen mit moderaten Bandbreiten- und Latenzanforderungen verwendet werden.
  • In einer Implementierung kann eine Schnittstellenleiste als Speicherleiste verwendet werden, um eine Gruppe von Speicherchips mit einem Logikchip zu koppeln. Die Gruppe von Speicherchips kann seitlich getrennt sein. Zusätzlich können die seitlich getrennten Speicherchips jeweils verpackt oder Teil eines Die-Stapels mit mehreren Dies oder eines Moduls sein. Somit können seitlich getrennte Chips gemäß Ausführungsformen ein Teil von seitlich getrennten Paketen, Die-Stapeln oder Modulen sein. In einem Gesichtspunkt können die Schnittstellenleisten Logikchips in die Lage versetzen, mit DRAM-Chips verschiedener Typen zu kommunizieren, einschließlich LPDDR-x, DDR, HMB usw. Gemäß Ausführungsformen sind Speicherchips nicht auf DRAM oder Variationen von LPDDR-x, DDR, HBM usw. beschränkt. Gleichermaßen können Logikchips eine Vielfalt von Funktionen einschließen, wie, jedoch nicht beschränkt auf, SOC, CPU, GPU, Caches, Signalprozessoren, Klebelogik usw. und können auf Silizium oder einer anderen Technologie (z. B. GaAs) basieren. Die Schnittstellenleisten können lokale Steuerungen einschließen, die mit dem Speichertyp kompatibel sind, sowie eine physische Schnittstelle (PHY) (z. B. PHY analoge und PHY digitale Steuerung), die mit dem Speicher kompatibel ist. In einigen Implementierungen sind die Speicherleisten in Konfigurationen wie 2.5D-Paketen, Multi-Chip-Modulen (MCM) und MCM plus Brücke verpackt. Zusätzlich können die Speicherleisten in einer Vielfalt von Formen für das Routing verpackt sein, wie beispielsweise L-förmig.
  • Gemäß Ausführungsformen werden Konfigurationen zum modularen Skalieren von Logik und/oder Speicher veranschaulicht. In einem Gesichtspunkt können On-Chip-Ressourcen zur logischen Skalierung verwendet werden. Zum Beispiel kann On-Chip-Routing für die Verbindung mehrerer Dies auf derselben Siliziumschicht verwendet werden. Solche verfügbaren On-Chip-Ressourcen können eine Skalierung mit hoher Dichte und niedriger Leistung ermöglichen und können zusätzlich CoW-Techniken nutzen.
  • In einem anderen Gesichtspunkt können Schnittstellenleisten zur Skalierung von Logik-Logik-Dies verwendet werden. Solche Schnittstellenleisten oder Kommunikationsleisten können aktives Silizium einschließen, den Bereich für Logikverbindungen vergrößern und Flexibilität bei der Skalierung bereitstellen (z. B. SOC+ CPU+ GPU+ andere). Verschiedene Implementierungen zur Kostensteuerung können eingeschlossen sein. Zum Beispiel kann Logik von einem Logikchip zu der Kommunikationsleiste verschoben werden, um Kosten für die Logikchips zu reduzieren. Die Kommunikationsleisten können auch die Fähigkeit zur Spannungsverschiebung bereitstellen. Zusätzlich kann die Kommunikationsleiste diskrete Verlängerungsabschnittsbereiche, eine verjüngte Struktur oder eine Hammerkopfstruktur einschließen, um Siliziumkosten zu reduzieren, da mehr Dies pro Wafer realisiert werden.
  • In einem anderen Gesichtspunkt können Schnittstellenleisten verwendet werden, um die Logikchip-Peripherie zur Speicherskalierung zu erhöhen. Solche Schnittstellenleisten oder Speicherleisten können die Skalierung auf eine große Speicherkapazität erleichtern. Zusätzlich können Ketten von Speicherleisten verwendet werden, um die Kapazität weiter zu erhöhen. Gemäß Ausführungsformen können Metallschichtpriorisierung und Binning zur Latenzverwaltung verwendet werden, insbesondere für Speicherchips, die sich weiter von dem Logikchip entfernt befinden. Ähnlich wie bei Kommunikationsleisten können verschiedene Kostenkontrollmaßnahmen eingeschlossen werden. Signifikant können Speicherleisten mit einer Vielfalt von Speichertypen kompatibel sein, einschließlich LPDDR-x, DDR, HBM usw. In einigen Ausführungsformen kann die Speicherleiste eine physische Schnittstelle (PHY) und eine Speichersteuerung (z. B. DRAM) einschließen. Die Speicherleisten können auch die Fähigkeit zur Spannungsverschiebung bereitstellen.
  • In verschiedenen Ausführungsformen erfolgt die Beschreibung unter Bezugnahme auf Figuren. Jedoch können bestimmte Ausführungsformen ohne eines oder mehrere dieser konkreten Details oder in Kombination mit anderen bekannten Verfahren und Konfigurationen in die Praxis umgesetzt werden. In der folgenden Beschreibung werden zahlreiche konkrete Details dargelegt, wie konkrete Konfigurationen, Abmessungen und Verfahren usw., um für ein gründliches Verständnis der Ausführungsformen zu sorgen. In anderen Fällen werden bekannte Komponenten, Halbleiterverfahren und Herstellungstechniken nicht in besonderem Detail beschrieben, um die Ausführungsformen nicht unnötig zu verschleiern. Eine Bezugnahme auf „eine Ausführungsform“ im Rahmen dieser Beschreibung bedeutet, dass ein bestimmtes Merkmal, eine bestimmte Struktur, Konfiguration, oder ein bestimmtes Charakteristikum, das oder die in Verbindung mit der Ausführungsform beschrieben ist, in mindestens einer Ausführungsform eingeschlossen ist. Somit bezieht sich das Auftreten der Redewendung „in einer Ausführungsform“ an verschiedenen Stellen innerhalb dieser Beschreibung nicht notwendigerweise auf dieselbe Ausführungsform. Außerdem können die speziellen Merkmale, Strukturen, Konfigurationen oder Eigenschaften auf jede geeignete Weise in einer oder mehreren Ausführungsformen kombiniert werden.
  • Die Begriffe „oberhalb“, „über“, „an“, „zwischen“ und „auf“, wie hier verwendet, können sich auf eine relative Position einer Schicht in Bezug auf andere Schichten beziehen. Eine Schicht, die „oberhalb“, „über“ oder „auf‟ einer anderen Schicht oder „an“ eine andere Schicht gebunden ist oder mit ihr „Kontakt“ hat, kann direkt in Kontakt mit der anderen Schicht sein oder kann eine oder mehrere dazwischenliegende Schichten aufweisen. Eine Schicht „zwischen“ Schichten kann direkt in Kontakt mit den Schichten sein oder kann ein oder mehrere dazwischenliegende Schichten aufweisen.
  • 1 ist eine schematische Darstellung einer Vielzahl von Speicherchips 102 (z. B. DRAM), die um einen Logikchip 104 (z. B. SOC) auf einer Platine 106 (z. B. Leiterplatte (PCB) oder Multi-Chip-Modul (MCM)) in einem herkömmlichen Speichersystem angeordnet sind. Es wurde beobachtet, dass ein solches System unter einem begrenzten Schnittstellenbereich des Logikchips 104 (z. B. Peripherielänge des SOC) mit Speicherchips 102 leiden kann. Dieser begrenzte Bereich/Umfang kann die Fähigkeit einschränken, Speicherkapazität des Systems zu erweitern. Es wurde zusätzlich beobachtet, dass eine direkte Chipbefestigung des Logikchips 104 und/oder der Speicherchips 102 an der Platine 106 aufgrund einer Nichtübereinstimmung des Wärmeausdehnungskoeffizienten (CTE) problematisch sein kann, was zu einem gröberen E/A-Abstand und einer geringeren Pinanzahl führen kann.
  • 2 ist eine schematische Darstellung einer Draufsicht eines Multichipsystems 100 mit skalierter Logik gemäß einer Ausführungsform. Eine solche Konfiguration kann die Verbindungshierarchie herkömmlicherer Speichersysteme mit CTE-Übereinstimmung und keiner mechanischen Befestigung von großem Silizium (oder Interposer) an einem Substrat mit starker Nichtübereinstimmung (z. B. Platine 106) vereinfachen. Ferner kann das System die Logikchip-Peripherie und die Speicherchipschnittstelle mit dem SOC erhöhen. In der veranschaulichten Ausführungsform können ein oder mehrere Logikchips 104 (z. B. SOC) und Speicherchips 102 auf einem Substrat 120 mit CTE-Übereinstimmung, wie Glas, Silizium, Interposer, angepasstem metallstabilisierten Substrat, MCM-Substrat usw., montiert sein. Diese CTE-Übereinstimmung kann ein feineres Pitch-Bumping oder eine Befestigung von anisotroper leitfähiger Folie (ACF) der Speicherchips 102 und/oder Logikchips 104 sowie eine größere Siliziumchip-Integration ermöglichen. Eine enge CTE-Übereinstimmung an Silizium kann zum Beispiel mit Glas, Silizium oder organischen Stoffen mit hohem anorganischen (z. B. Glas) Gehalt erreicht werden. Wie hier verwendet, bedeutet der Ausdruck „CTE-Übereinstimmung“, dass der „effektive CTE“ eines „Verbundmaterials“ oder einer „zusammengesetzten Topologie“ mit unterschiedlichen Bestandteilen mit dem CTE eines anderen monolithischen Materials oder dem effektiven CTE eines anderen Verbundmaterials übereinstimmt. Innerhalb eines Verbundmaterials weist jeder seiner Bestandteile einen eigenen CTE und ein eigenes Elastizitätsmodul auf. Ein nicht einschränkendes Beispiel für das sogenannte „Verbundmaterial“ könnte ein MCM-Substrat sein, das mehrere Materialschichten aufweist. Ein weiteres Beispiel für das „Verbundmaterial“ könnte ein Speicherchip (z. B. DRAM) oder ein Paket sein, das Silizium, Formmasse und ein Speicherpaketsubstrat ist. In einem solchen Beispiel kann der „effektive CTE“ des MCM-Substrats so ausgelegt sein, dass er mit dem effektiven CTE des Speicherchips oder des Pakets übereinstimmt, um die gesamte MCM-Verzerrung zu minimieren. Der Speicherchip oder das Paket kann auch als „zusammengesetzte Topologie“ auf dem Substrat betrachtet werden. In einem größeren Systembeispiel können alle Komponenten auf der Oberseite des (z. B. MCM-) Substrats als eine „zusammengesetzte Topologie“ behandelt werden. Der effektive CTE dieser zusammengesetzten Topologie kann berechnet werden, und das MCM-Substrat kann so ausgelegt sein, dass es einen effektiven CTE aufweist, der mit dem effektiven CTE der zusammengesetzten Topologie übereinstimmt.
  • Gemäß Ausführungsformen kann das Substrat durch einen zusammengesetzten Wärmeausdehnungskoeffizienten (CTE) gekennzeichnet sein, der innerhalb von +/- 4 ppm/C eines effektiven CTE einer zusammengesetzten Topologie auf dem Substrat oder noch spezieller innerhalb von +/- 2 ppm/C übereinstimmt. Der effektive CTE und die CTE-Übereinstimmung sind temperaturabhängig. Zum Beispiel hat Silizium einen CTE von ungefähr 2,6 ppm/C bei 20 Grad C und einen CTE von ungefähr 3,6 ppm/C bei 250 Grad C.
  • Ein Beispiel für CTE-Übereinstimmung ist, den effektiven CTE eines Paketsubstrats (z. B. MCM-Substrat) nahe 3 ppm/C für eine siliziumdominante zusammengesetzte Topologie zu machen. In diesem Fall sind ein Glaskern und andere Kerne mit hohem Modul und niedrigem CTE geeignete Optionen für das MCM- oder Paketsubstrat. Für eine zusammengesetzte MCM-Topologie mit sowohl Silizium-SOC als auch Mehrfachspeicher-Paketen (z. B. DRAM) kann der effektive Gesamt-CTE der zusammengesetzten Topologie auf der Oberseite des MCM-Substrats unter Verwendung von Finite-Element-Methoden-Simulation (FEM-Simulation) berechnet werden. Typische Werte für den effektiven CTE der zusammengesetzten Topologie können im Temperaturbereich von 20 Grad C bis 150 Grad C von 3 ppm/C bis 10 ppm/C reichen. Bei höheren Temperaturen, wie nahe einer Lotaufschmelztemperatur von 250 Grad C, kann der effektive CTE der zusammengesetzten Topologie, die Formmasse einschließt, einen noch höheren effektiven CTE aufgrund der Erhöhung des CTE der Formmasse über ihre Glasübergangstemperatur (Tg) hinaus aufweisen, die oft um 125 Grad C liegen kann. Zum Beispiel kann der effektive CTE eines DRAM-Pakets von 8 ppm/C bis 18 ppm/C bei Temperaturen jenseits der Formmasse Tg (z. B. 150 °C bis 250 °C) in Abhängigkeit von den Materialeigenschaften der Formmassen und ihrem relativen Volumen zu den DRAM-Dies reichen. Durch ordnungsgemäßes Aufnehmen von Materialeigenschaften des MCM-Substrats und auch ordnungsgemäßen Materialeigenschaften der DRAM-Pakete und der geometrischen Parameter, wie der DRAM-Die-Dicke, kann der effektive CTE des MCM-Substrats so eingestellt werden, dass er mit den DRAM-Paketen übereinstimmt.
  • Auf dem Substrat 120 können auch weitere Komponenten 108, wie Laufwerk, und Komponenten 110, wie Verbindungen mit lokalem Netzwerk (LAN), Drahtlos-Verbindungen, Optik-Verbindungen usw. angebracht sein. In einer Ausführungsform ist das Substrat 120 im Gegensatz zu einer starren Verbindung flexibel mit der Platine 106 unter Verwendung einer Flex-Schaltung 112 verbunden. Das System 100 von 2 kann zusätzlich eine hohe Bandbreite und kostengünstige Speichererweiterung bereitstellen. Zum Beispiel kann ein SOC mit langer Peripherie durch Verbinden kleinerer Logikchips 104 (z. B. SOCs) unter Verwendung von On-Chip-Ressourcen, CoW-Techniken oder Kommunikationsleisten erhalten werden. Zusätzlich können Speicherleisten verwendet werden, um Verbindungen des Speicherchips 102 auf den Logikchip 104 mit hoher Bandbreite und abgeschwächter Latenz und Leistungseinbußen zu erweitern.
  • In einer anderen Ausführungsform schließt ein Multichipsystem 100 das Routing durch das MCM (einschließlich Substrat 120 und darauf montierter Siliziumchip) zu der Platine 106 (z. B. PCB, anderes MCM, Module usw.) und das Befestigen ein. Die Befestigung kann eine geeignete Struktur sein, die den Zusammenbau ermöglicht, und während sie die Siliziumchips oben nicht belastet. Solche Systeme, die es ermöglichen können, das Substrat 120 auf einer PCB zu montieren, können Buchsen mit Pins, Weichloten usw. verwenden, um die mechanische Beanspruchung zu verwalten.
  • 3 schließt schematische Darstellungen von Draufsicht und Seitenansicht eines Multichipsystems mit skalierter Logik gemäß einer Ausführungsform ein. Ähnlich der in 2 veranschaulichten Ausführungsform kann das System 100 einen einzelnen großen Logikchip 104 oder mehrere Logikchips 104 einschließen. Der vergrößerte Umfang kann die Lokalisierung einer größeren Anzahl von Speicherchips 102 erleichtern. Zusätzlich kann die Routing-Länge zu jedem Speicherchip 102 aufgrund des erhöhten Umfangs verringert werden, was die E/A-Geschwindigkeit weiter verbessern kann. Für zusätzliche Festigkeit und zur Steuerung jeglicher CTE-Nichtübereinstimmung kann eine Versteifung 122 (z. B. Ring) auf oder in dem Substrat 120 platziert werden. Wie in der Darstellung der Querschnittsseitenansicht gezeigt, kann das Substrat 120 eine Vielzahl von Durchkontaktierungen 124 (oder Leiterbahnen) zur Rückseite einschließen. Die Speicherchips 102 (oder Pakete oder Die-Stapel) und der Logikchip 104 können mit Lot-Bumps 105 (einschließlich Mikro-Bumps) montiert werden, was aufgrund der CTE-Übereinstimmung eine sehr große Integration (VLSI) und einen feineren E/A-Abstand ermöglicht. Wie gezeigt, ermöglicht die Befestigung an der Platine 106 mit einer Flex-Schaltung 112, dass das Substrat 120 unter Verwendung einer geeigneten losen mechanischen Kopplung 113, wie einer Klebefolie (oder einem Haftkleber), an der Platine 106 befestigt werden kann.
  • Unter Bezugnahme auf 4 bis 7 werden schematische Darstellungen von Draufsicht und entsprechenden Querschnittsseitenansichten für verschiedene skalierte Logik gemäß Ausführungsformen bereitgestellt. 4 ist eine schematische Darstellung einer Draufsicht eines skalierten Logik-Dies mit On-Chip-Die-to-Die-Routing gemäß einer Ausführungsform. Wie gezeigt, schließt der Logikchip 104 zwei Dies 103 ein, die unter Verwendung von On-Chip-Routing 130 zusammengeführt werden können, wie mit gemeinsamer Back-End-of-the-line-Verarbeitung (BEOL-Verarbeitung), um eine Aufbaustruktur mit M0-Mn-Metallschichten auszubilden. In einer Ausführungsform kann jeder Chip 103 seinen eigenen metallischen Dichtring 132 aufweisen, wobei sich das On-Chip-Routing 130 durch die Dichtringe 132 erstreckt. In der in 4 veranschaulichten Ausführungsform teilen sich die zwei Chips 103 dieselbe Siliziumschicht und sind mit einer On-Chip-Aufbaustruktur (On-Chip-Routing 130) verbunden. Zusätzlich kann vorgesehen sein, die beiden Dies 103 getrennt zu würfeln oder gemeinsam zu belassen.
  • 5 ist eine schematische Darstellung einer Draufsicht und eine entsprechende Querschnittsseitenansicht einer skalierten Logik mit 2.5D-Chip-to-Chip-Routing gemäß einer Ausführungsform. Wie gezeigt, sind die Logikchips 104 in einem Chip-on-Wafer-Paket (CoW-Paket) 107 miteinander verbunden. Die Logikchips können in einigen Ausführungsformen in eine Formmasse (als das schraffierte Material veranschaulicht) eingebettet sein. In anderen Ausführungsformen sind die Logikchips 104 in einem anorganischen Lückenfüllmaterial (z. B. Oxid, als das schraffierte Material veranschaulicht) eingebettet. Die Logikchips 104 können mit Mikro-Bumps, Hybridbonds an die Verdrahtungsschicht 136 gebunden sein, oder die Verdrahtungsschicht 136 kann eine BEOL-Aufbaustruktur der zweiten Ebene sein, die auf den Logikchips 104 (z. B. Chiplets) ausgebildet ist. Die Logikchips 104 können aus verschiedenen Wafern (gleicher oder verschiedener Technologien) stammen. In einer solchen Konfiguration kann eine Verdrahtungsschicht 136 verwendet werden, um die zwei diskreten Logikchips 104 zu verbinden. In einer Ausführungsform ist die Verdrahtungsschicht 136 eine Interposer-Schicht oder eine BEOL-Aufbaustruktur der zweiten Ebene. In einer solchen Ausführungsform können die zwei diskreten Logikchips 104 mit einer Vielzahl von Mikro-Bumps oder Hybridbonden auf der Verdrahtungsschicht 136 (Interposer) montiert sein.
  • Zum Beispiel kann die Verdrahtungsschicht 136 ein Siliziumsubstrat-Interposer (mit Durchkontaktierungen zur Rückseitenverbindung) zum Verbinden mit den Logikchips 104 sein.
  • 6 ist eine schematische Darstellung einer Draufsicht und eine entsprechende Querschnittsseitenansicht einer skalierten Logik mit 2.5D-Chip-to-Chip-Routing und Brücke gemäß einer Ausführungsform. 6 ist im Wesentlichen ähnlich der in 5 veranschaulichten, mit dem Hinzufügen einer Brücke 140 innerhalb der Verdrahtungsschicht 136 (Interposer). Zum Beispiel kann die Brücke 140 eine Siliziumleiste mit Routingschichten sein. Statt die Verdrahtungsschicht 136 aus einem Silizium-Interposer zu bilden, kann die Verdrahtungsschicht in einer Ausführungsform ein dielektrisches Material mit dielektrischen Durchkontaktierungen und die eingebettete Brücke 140 einschließen. In einer Ausführungsform kann die Brücke 140 aktives Silizium einschließen, ähnlich einer Kommunikationsleiste. In einer Ausführungsform ist die Brücke 140 passiv.
  • 7 ist eine schematische Darstellung einer Draufsicht und eine entsprechende Querschnittsseitenansicht einer skalierten Logik mit einem Hybrid aus On-Chip-Die-to-Die-Routing und 2.5D-Chip-to-Chip-Routing gemäß einer Ausführungsform. 7 ist im Wesentlichen ähnlich der in 5 veranschaulichten, mit dem Zusatz eines On-Chip-Routings 130 in Kombination mit der Verdrahtungsschicht 136.
  • Unter Bezugnahme auf 8 wird nun eine schematische Darstellung einer Draufsicht verschiedener Konfigurationen zum modularen Skalieren von Logik mit vergrößerter Peripherie gemäß einer Ausführungsform bereitgestellt. Wie gezeigt können verschiedene Logikchips 104 (oder Dies 103) skaliert werden, um Die-to-Die- oder Chip-to-Chip-Verbindungen (im Allgemeinen in fetten elliptischen Linien dargestellt) unter Verwendung einer der beispielhaften Konfigurationen, jedoch nicht darauf beschränkt, die im Hinblick auf 4 bis 7 veranschaulicht und beschrieben sind, einschließlich passiver und aktiver Kommunikationsleiste, aufzuweisen. Auch andere Network-on-Chip-Topologien (NOC-Topologien) können verwendet werden. Wie gezeigt erhöht sich die verfügbare Peripherie, wenn zusätzliche Chips/Dies verbunden werden. In anderen Ausführungsformen sind die Logikchips 104 mit Schnittstellenleisten oder Kommunikationsleisten 160 verbunden, wie hierin ausführlicher beschrieben. Ebenfalls in 8 dargestellt ist die Einbeziehung zusätzlicher Schnittstellenleisten oder Speicherleisten 150, die sich von den Logikchips 104 erstrecken können. Wie hierin ausführlicher beschrieben können die Speicherleisten 150 verwendet werden, um die Logikchips mit zusätzlichen Speicherchips 102 zu koppeln, wodurch die Verbindungsdichte zur Peripherie der Logikchips 104 weiter erhöht wird.
  • 9 ist eine schematische Darstellung einer Draufsicht einer skalierten Logik-Konnektivität gemäß einer Ausführungsform. Die beispielhafte Darstellung erfolgt mit vier Logikchips 104, obwohl dies als Beispiel beabsichtigt ist und Ausführungsformen nicht darauf beschränkt sind. Wie gezeigt kann jeder Logikchip 104 verbunden sein. Zusätzlich können die Logikchips Verbindungen zu externen Komponenten aufweisen.
  • 10A ist eine schematische Darstellung einer Draufsicht eines Logik-Konnektivitäts-Overheads gemäß einer Ausführungsform. 10B ist eine schematische Darstellung einer Draufsicht eines skalierten Logik-Konnektivitäts-Overheads gemäß einer Ausführungsform. Wie gezeigt kann jeder Logikchip 104 einen Bereich einschließen, der für Logik-Chip-to-Chip-Verbindungen 162 sowie für externe E/A-Verbindungen 164 reserviert ist. Alternativ können die Verbindungen 162 und 164 ein universeller Anschluss sein. Im Allgemeinen können für eine hohe Leistung Verbindungen mit hoher Bandbreite Serialisierer/Deserialisierer-Technologie (SerDes-Technologie) verwenden und der Bereich und die Leistungseinbußen für diese Anschlüsse können signifikant sein. Wenn die Verdrahtung in einem Multi-Chip-Modul (MCM) oder einer PCB enthalten ist, kann der festgelegte On-Chip-Bereich größer sein als der, der aktiv auf dem Logikchip 104 verwendet wird. 11A bis 11B veranschaulichen einen alternativen Logik-Konnektivitäts-Overhead mit skalierter Logik-Konnektivität mit einer oder mehreren Kommunikationsleisten 160 gemäß einer Ausführungsform. Wie gezeigt kann jeder der Logikchips 104 mit ähnlichen eingebauten Verbindungen 162, 164 hergestellt werden. In der veranschaulichten Ausführungsform kann der für die Verbindungen 162, 164 reservierte Gesamtbereich erheblich reduziert werden, was weniger Overhead in den Logikchips 104 erfordert. Auch Bandbreite und Leistung sind skalierbarer. Eine oder mehrere Kommunikationsleisten 160 können verwendet werden, um die Vielzahl von Logikchips zu verbinden.
  • Unter Bezugnahme auf 12A bis 12B ist 12A eine schematische Darstellung einer Draufsicht der 3D-Skalierung von Logikchips mit einer Kommunikationsleiste 160 gemäß einer Ausführungsform und 12B ist eine schematische Darstellung einer Draufsicht der planaren Skalierung von Logikchips mit einer Kommunikationsleiste 160 gemäß einer Ausführungsform. Wie gezeigt kann die Kommunikationsleiste 160 verwendet werden, um einer Vielfalt von Kombinationen von Logikchips 104 Modularität bereitzustellen, einschließlich CPU, GPU, Caches, Signalprozessoren, Klebelogik usw. und SOC. In der in 12A veranschaulichten Ausführungsform kann die Kommunikationsleiste 160 über/unter den Logikchips 104 platziert sein. In der in 12B veranschaulichten Ausführungsform kann die Kommunikationsleiste 160 seitlich neben den Logikchips 104 platziert sein.
  • Die Kommunikationsleisten 160 gemäß Ausführungsformen können verwendet werden, um eine skalierbare Konnektivität mit hoher Bandbreite und niedriger Leistung zwischen zwei oder mehr Chips bereitzustellen. Die Verwendung von Kommunikationsleisten ermöglicht Flexibilität für die Lokalisierung von E/A-Anschlüssen auf dem Logik-Die, die sich nicht an den Die/Chip-Kanten befinden müssen. Des Weiteren besteht Flexibilität in der Start- und Endpunktlage. In einigen Ausführungsformen können die Kommunikationsleisten 160 ein aktives Siliziumstück einschließen und können den Logikchips 104 Flexibilität und Einfachheit des Entwurfs bereitstellen.
  • Unter Bezugnahme auf 13 bis 14 werden schematische Darstellungen einer Draufsicht für Multichipsysteme mit skalierter Logik und Speicher gemäß Ausführungsformen bereitgestellt. Wie in jeder Figur gezeigt sind die Logikchips 104 optional elektrisch verbunden, zum Beispiel unter Verwendung einer der Anordnungen von 4 bis 7. Zusätzlich können Logikchips 104 elektrisch mit Kommunikationsleisten 160 verbunden sein. Logikchips/-dies können auch unter Verwendung von Kombinationen von 4 bis 7 in Kombination mit Kommunikationsleisten 160 verbunden werden. Weitere Kommunikationsleisten, die eine „X“-Verbindung vervollständigen, können mit einer Querleiste oder Brücke dazwischen implementiert werden. Gruppen von Speicherchips 102 sind zusätzlich mit den Logikchips 104 mit Speicherleisten 150 gekoppelt, die optional in Reihe geschaltet sein können, um die Speicherdichte zu erhöhen. Somit können gemäß Ausführungsformen die Konnektivitätsorganisation und sogar Bandbreite und Latenz zugeschnitten werden. Des Weiteren müssen die Logikchips 104 nicht auf die Bereitstellung maximaler Bandbreite und Routing-Ressourcen vorbelegt sein. Die Anordnung in 13 kann insbesondere eine hohe Speicherkapazität mit einem Nachteil einer vergleichsweise höheren Latenz zwischen Logikchips 104 sein, während die Anordnung in 14 insbesondere für eine kurze logische Konnektivität, eine geringere Latenz mit vergleichsweise geringerer Speicherkapazität sein kann. Unter erneuter Bezugnahme auf 13 sind auch lange Schnittstellenleisten veranschaulicht, die flexibel sein können. Zum Beispiel können solche langen Schnittstellenleisten Kommunikationsleisten 160 für eine Logik-zu-Logik-Verbindung oder Speicherleisten 150 für eine Speicherverbindung sein. Wie ausführlicher im Hinblick auf 18C beschrieben, können solche langen Schnittstellenleisten optische Leiterbahnen sein.
  • 15 ist eine schematische Darstellung einer Querschnittsseitenansicht einer Schnittstellenleisten-Metallverdrahtungsschicht gemäß einer Ausführungsform. Wie vorstehend beschrieben, können sowohl die Kommunikationsleiste 160 als auch die Speicherleiste 150 allgemeiner als Schnittstellenleiste 1500 bezeichnet werden. In der veranschaulichten Ausführungsform schließt die Schnittstellenleiste 1500 ein Substrat 1502 und eine Routingschicht 1510 ein. Das Substrat 1502 kann aus einem Halbleitermaterial wie Silizium ausgebildet sein, um die Frontend-Halbleiterfertigung von Vorrichtungen zu unterstützen. Somit kann das Siliziumsubstrat 1502 aktives Silizium 1504 (oder ein anderes Material) einschließen, um Merkmale wie Logik, Repeater, Flops, Cache, Speicherkompressoren und -dekompressoren, Steuerungen, lokale Verarbeitungselemente usw. einzuschließen. Andere Nicht-Silizium-Technologien, wie, jedoch nicht beschränkt auf, GaAs können, falls angemessen, auch für das Substrat 1502 verwendet werden, oder sogar optische Verbindungstechnologien, von denen viele durch Silizium unterstützt werden. Die Routingschicht 1510 kann eine oder mehrere Metall- und dielektrische Schichten einschließen. Die Routingschicht 1510 kann unter Verwendung von Dünnschichttechnologie oder traditionellen BEOL-Verarbeitungstechniken, wie Damascene usw., ausgebildet werden. Die Routingschicht 1510 kann Verdrahtungsschichten einschließen, wie beispielsweise die untere Verdrahtungsschicht MA, die mittlere Verdrahtungsschicht MB, MC und die obere Verdrahtungsschicht MD. Wie veranschaulicht können die Verdrahtungsschichten optional unterschiedliche Dicken aufweisen, wobei MD die dickste und MA die dünnste ist. In einigen Ausführungsformen kann die Servicequalität verwendet werden, um den Metallverbrauch basierend auf Anforderungen wie Latenz, Strom usw. zu organisieren. In einer Ausführungsform kann Verkehr mit hoher Priorität mit niedrigen Latenzanforderungen auf den höheren (dickeren) Schichten sein, während Massenverkehr mit mehr Latenzbreite in den niedrigeren (dünneren) Schichten sein kann. In einer Ausführungsform können mit den höheren (dickeren) Schichten längere Verbindungen zu Chips hergestellt werden, die sich weiter entfernt oder weiter unten als die Länge der Schnittstellenleiste 1500 in Längsrichtung befinden, während mit den niedrigeren Schichten kürzere Verbindungen innerhalb der Schnittstellenleiste 1500 hergestellt werden können. In einigen Ausführungsformen schließt die Schnittstellenleiste 1500 (z. B. Kommunikationsleiste 160 oder Speicherleiste 150) Durchkontaktierungen (z. B. durch Siliziumdurchkontaktierungen) ein, die sich durch das Substrat 1502 erstrecken. Zum Beispiel können die Durchkontaktierungen ähnlich denjenigen Durchkontaktierungen 166 sein, die in 18A veranschaulicht sind.
  • Unter erneuter Bezugnahme auf 13 bis 14, schließt in einer Ausführungsform ein Multichipsystem einen ersten Chip (z. B. Logikchip 104), eine Schnittstellenleiste 1500 (z. B. Speicherleiste 150), die mit dem ersten Chip gekoppelt ist, und einen zweiten Chip (z. B. Speicherchip 102), der mit der Schnittstellenleiste gekoppelt ist, ein. Die Schnittstellenleiste schließt eine Routingschicht 1510 ein, die sich optional über einen wesentlichen Teil einer Länge in Längsrichtung der Schnittstellenleiste 1500 erstreckt. Unter besonderer Bezugnahme auf 11B kann sich in anderen Ausführungsformen eine Routingschicht 1510 nicht notwendigerweise über einen wesentlichen Abschnitt einer Länge in Längsrichtung der Schnittstellenleiste 1500 erstrecken. Somit ist eine solche Konfiguration von der Implementierung abhängig. Noch unter Bezugnahme auf 13 bis 15 schließt die Routingschicht 1510 eine Vielzahl von Metallschichten ein, die eine untere Verdrahtungsschicht (z. B. MA) und eine obere Verdrahtungsschicht (z. B. MD oder eine beliebige Verdrahtungsschicht über MA) einschließen, die durch eine breitere Verdrahtung als die untere Verdrahtungsschicht gekennzeichnet ist. In einer Ausführungsform ist der zweite Chip (z. B. Speicherchip 102) elektrisch mit dem ersten Chip (z. B. demselben Speicherchip 102) durch einen ersten Draht gekoppelt, der über einen erheblichen Abstand der Länge in Längsrichtung in der oberen Verdrahtungsschicht MD verläuft. Ein dritter Chip (z. B. ein anderer Speicherchip 102) kann mit dem ersten Chip (104) durch einen zweiten Draht in der unteren Verdrahtungsschicht MA elektrisch gekoppelt sein, wobei der erste Draht breiter als der zweite Draht ist und der zweite Chip (102) weiter von dem ersten Chip (104) entfernt ist als der dritte Chip (102). So kann der zweite Chip ein zweiter Speicherchip 102 sein, der weiter von dem Logikchip 104 entfernt ist als der erste Speicherchip 102, wobei beide durch dieselbe Speicherleiste 150 mit dem Logikchip 104 verbunden sind.
  • Gemäß Ausführungsformen werden die Schnittstellenleisten 1500 nicht nur zum Routing verwendet, sondern können auch aktives Silizium einschließen. 16 ist eine schematische Darstellung einer Draufsicht eines skalierten Systems mit Die-to-Die-Routing gemäß einer Ausführungsform. Die konkrete veranschaulichte Ausführungsform ähnelt derjenigen, die in 5 oder 7 bereitgestellt ist, mit einer Vielzahl von Logikchips 104, die mit einer Verdrahtungsschicht 136 (oder Interposer) miteinander verbunden sind. Jeder Logikchip 104 kann zusätzlich einen Die-to-Die-Ein/Aus-Bereich (Die-to-Die-E/A-Bereich) 1602 und On-Chip-Routing-Tunnel 1604 einschließen. Das eigentliche Die-to-Die-Routing 1610 befindet sich auf der Verdrahtungsschicht 136 (Interposer). Somit schließt jeder Logikchip 104 einen Die-Bereich für On-Chip-Routing-Tunnel 1604 ein, der Ressourcen wie Drähte, Repeater, Flops usw. einschließen kann. Jeder Logikchip 104 (oder Die) kann zusätzlich einen Hochleistungslogikbereich 1607 einschließen, der sich in der Nähe des benachbarten Logikchips 104 befinden kann. Auch der Hochleistungslogikbereich 1607 kann ausgegliedert sein.
  • 17 ist eine schematische Darstellung einer Draufsicht eines Schnittstellenleisten-Routings gemäß einer Ausführungsform. Wie veranschaulicht kann die Schnittstellenleiste eine Kommunikationsleiste 160 sein, die eine Vielzahl von Logikchips 104 koppelt. Die Logikchips 104 unterscheiden sich von den in 16 veranschaulichten dadurch, dass der zuvor für On-Chip-Routing-Tunnel 1604 reservierte Bereich als Routing-Tunnel 1704 auf die Kommunikationsleiste 160 verlagert werden kann. Dies bietet mehr Flexibilität beim Entwurf von Hochleistungslogikbereichen 1607. Zusätzlich wird das Die-to-Die-Routing 1610 in die Kommunikationsleiste 160 verschoben. Somit kann die Verdrahtungsschicht 136 (Interposer) optional ausgelassen oder durch die Kommunikationsleiste 160 ergänzt werden. In einer Ausführungsform befindet sich die Kommunikationsleiste 160 in der Verdrahtungsschicht 136, ähnlich der in 6 veranschaulichten. Ferner ist die Lage der E/A-Bereiche 1602 flexibel und es ist nicht erforderlich, dass sich die E/A-Bereiche 1602 an den Chipkanten befinden. Die Kommunikationsleiste 160 kann optional Durchkontaktierungen (siehe 18A) für E/A- und Strom-/Massekonnektivität einschließen.
  • 18A ist eine schematische Darstellung der Querschnittsseitenansicht und Draufsicht einer Schnittstellenleiste und des Routings gemäß einer Ausführungsform. In der konkreten veranschaulichten Ausführungsform kann die Schnittstellenleiste eine Kommunikationsleiste 160 sein, die eine Vielzahl von Logikchips 104 koppelt. Wie gezeigt können die Logikchips 104 und die Kommunikationsleiste 160 durch eine Vielzahl von Lot-Bumps 105 (einschließlich Mikro-Bumps) verbunden sein. Die Kommunikationsleiste 160 kann aktive Vorrichtungen einschließen, wie beispielsweise einen Deserialisierer 1812, einen Serialisierer 1814 und eine Vielzahl von Bahnen 1820, die sich zwischen dem Deserialisierer 1812 und dem Serialisierer 1814 erstrecken. Die Bahnen 1820 können mit aktiven Vorrichtungen 1822, wie Repeatern, Flops usw. gekoppelt sein. Die entsprechenden Logikbausteine 104 können zusätzlich Sender-Empfänger 1802 und Empfänger 1804 enthalten. In einer Ausführungsform schließt die Schnittstellenleiste oder Kommunikationsleiste 160 einen Deserialisierer 1812, einen Serialisierer 1814 und eine Vielzahl von Repeatern (z. B. aktive Vorrichtungen 1822) zwischen dem Deserialisierer und dem Serialisierer ein. Die Kommunikationsleiste 160 kann auch andere Signalisierungsschemata unterstützen, wie Pulsamplitudenmodulation (PAM), simultane bidirektionale (SBD), niederhubige Differenziale usw. wie geeignet. Die Kommunikationsleiste 160 kann andere Nicht-Silizium-Technologien unterstützen, wie beispielsweise, jedoch nicht beschränkt auf, gegebenenfalls GaAs. Gemäß Ausführungsformen kann eine Kommunikationsleiste 160 nach Bedarf Fähigkeiten zur Pegelverschiebung bereitstellen. Außerdem können für noch längere Verbindungen optische Leiterbahnen als Kommunikationsleiste 160 verwendet werden. 18C ist eine schematische Darstellung einer optischen Kommunikationsleiste gemäß einer Ausführungsform. Zum Beispiel kann die Kommunikationsleiste 160 eine optische Verbindung sein, die einen oder mehrere Wellenleiter 1850 einschließt, die eine Schnittstelle mit einem Sender/Empfänger in einem ersten Logikchip/-die 104/103 und einem Sender/Empfänger in einem zweiten Logikchip bilden. Der optische Sender kann sich in einer elektrisch-optischen Wandlerkomponente 1852 befinden. Der optische Sender kann ein geeigneter Typ wie Laser, Leuchtdiode oder eine andere Lichtquelle, ein anderer Modulator usw. sein. Der optische Empfänger kann sich in einer optisch-elektrischen Wandlerkomponente 1854 befinden. Der optische Empfänger kann auch basierend auf Anforderungen an die optische Verbindung von einer Vielzahl von Photodetektoren (Lawinenphotodiode, P-i-n-Photodiode usw.) und Umwandlungselektronik ausgewählt werden. Eine solche optische Kommunikationsleiste kann ausschließlich optisch oder mit elektrischer Signalisierung gemischt sein. Beispielsweise können kürzere Entfernungen die elektrische Signalisierung verwenden, während längere Entfernungen bei der optischen Signalisierung je nach Anforderung verwendet werden. Außerdem kann der Wellenleiter flexibel sein, was mechanische Entlastung (von mechanischer Beanspruchung) oder Systemintegration (nichtplanare Optionen) und noch längere Abstandsoptionen ermöglicht. Eine solche optische Kommunikationsleiste kann einen nichtstarren Wellenleiter 1850 (z. B. faserähnlich) aufweisen, der eine mechanische Verdrillung ermöglicht. Eine solche Flexibilität kann ein Drehen, Falten usw. ermöglichen, was mehr Systemoptionen ermöglicht.
  • Unter erneuter Bezugnahme auf 18A kann eine Struktur aus Deserialisierer 1812 und Serialisierer 1814 verwendet werden, um höhere Rohdatenraten gemäß Ausführungsformen zu erreichen. Gemäß Ausführungsformen kann die Ausbeute weiter verbessert werden, indem alternative Ersatzbahnen 1820 zwischen dem Deserialisierer 1812, Serialisierer 1814 bereitgestellt werden. Bei Ausfall auf einer Bahn kann ein Ersatz eingeschaltet werden. Ausfälle können zum Beispiel harte Ausfälle wie gebrochene oder kurzgeschlossene Drähte oder weiche Ausfälle wie Randdrähte im Vergleich zu anderen Drähten in derselben Verbindung sein, die zu einer Erhöhung der Spannung für alle Bahnen führen. Die Ersatzbahnen können eingeschaltet werden, und eine niedrigere Spannung kann resultieren und dadurch Leistung wiederherstellen, wenn die Spannung gesenkt werden kann.
  • Unter besonderer Bezugnahme auf die Querschnittsseitenansicht von 18A ist eine 2.5D-Verpackungsimplementierung vorgesehen, bei der die Kommunikationsleiste 160 zwei Logik-Chips 104 verbindet. Wie gezeigt ist die Kommunikationsleiste 160 in einem Isoliermaterial 1838 (z. B. Formmasse) eingekapselt und mit einer Umverteilungsschicht (RDL) 1832 geleitet. In der jeweils veranschaulichten Ausführungsform sind die Logikchips 104 in einer Formmasse 1840 eingekapselt, wobei sich auf den Frontseiten der Logikchips 104 eine Umverteilungsschicht (RDL) 1832 befindet. Zum Beispiel kann RDL 1832 unter Verwendung von Dünnschichtverarbeitungstechniken ausgebildet werden. Die Kommunikationsleiste 160 kann auf der RDL 1832 mit Lot-Bumps 105 (z. B. Mikro-Bumps) montiert werden, die optional mit einem Unterfüllungsmaterial 1830 zwischen der Kommunikationsleiste 160 und RDL 1832 eingekapselt sind. Das Isoliermaterial 1838 ist über der Kommunikationsleiste 160 ausgebildet. Das Isoliermaterial 1838 kann dann optional planarisiert werden, gefolgt von der Ausbildung einer RDL 1834 und der Platzierung von Lot-Bumps 105. In 18A ist nur eine Richtung gezeigt, jedoch kann die Verbindung in beide Richtungen erweitert werden. Außerdem können die Fähigkeiten in beiden Richtungen je nach Anwendung gleich oder verschieden sein.
  • Noch unter Bezugnahme auf 18A kann die 2.5D-Paketstruktur 1835 in einigen Ausführungsformen leitfähige Säulen 1836 einschließen, die sich zwischen den RDLs 1832, 1834 erstrecken. Diese können z. B. in einer Technik „zuerst die Säule“ ausgebildet werden, bei der die leitfähigen Säulen 1836 beschichtet werden, gefolgt von der Aufbringung des Isoliermaterials 1838, oder in einer Technik „die Säule zuletzt“, bei der Durchkontaktierungen in das Isoliermaterial 1838 geätzt werden, gefolgt von der Abscheidung oder dem Wachstum der leitfähigen Säulen 1836. Zusätzlich kann die Kommunikationsleiste 160 auch Durchkontaktierungen 166 zur Rückseitenverbindung mit RDL 1834 einschließen.
  • Als Kosteneinsparungsoption kann die Verwendung der zusätzlichen RDL 1832 und des Isoliermaterials 1838 (z. B. Formmasse) vermieden werden. In der in 18B veranschaulichten Ausführungsform kann die Kommunikationsleiste 160 oder die Vorrichtung direkt an der Außenseite einer Routingschicht 1839 (z. B. einschließlich mehrerer RDL- und dielektrischer Schichten) auf der Seite des Lot-Bumps 105 (z. B. Kugelgitteranordnung, BGA, Seite) angebracht sein. Es kann einen gewissen Kompromiss in der Pindichte geben. Die Kommunikationsleiste 160 kann immer noch Optionen für TSV 166 und den Anschluss an die Lot-Bumps 105 haben.
  • Gemäß Ausführungsformen kann die Kommunikationsleiste 160 passiv sein oder aktives Silizium einschließen. Zusätzlich kann die Verwendung der Kommunikationsleiste 160 kurze Verbindungslängen zwischen Routing in der Kommunikationsleiste 160 und Logikchips 104 erzeugen (z. B. in einem Bereich der Größe der Lot-Bumps 105), was die Spannungsanforderungen für die Leistungsverstärkung senken kann. Zur Verbesserung der effektiven Bandbreite der Verbindungen kann zusätzlich eine einfache Codierung verwendet werden.
  • Obwohl die in 18A veranschaulichte Ausführungsform für eine 2.5D-Paketstruktur 1835 spezifisch ist, sind Ausführungsformen nicht darauf beschränkt und können auf andere Verpackungslösungen, wie CoW, erweitert werden, wobei die Signaldichte noch höher sein kann. Zum Beispiel können Logikchips 104 und Kommunikationsleisten 160 in die verschiedenen CoW-Strukturen der 5 bis 7 implementiert werden, die für die Verbindung des Logikchips 104 verwendet werden.
  • In einigen Gesichtspunkten können verschiedene Implementierungen zur Kostensteuerung eingeschlossen sein. Zum Beispiel kann Logik vom Logikchip 104 zur Kommunikationsleiste 160 verschoben werden, um die Kosten für den Logikchip 104 zu reduzieren. Zusätzlich kann die Kommunikationsleiste diskrete Verlängerungsabschnittsbereiche, eine verjüngte Struktur oder eine Hammerkopfstruktur einschließen, um Siliziumkosten zu reduzieren. 19 ist eine schematische Darstellung einer Draufsicht einer Schnittstellenleiste mit Hammerkopfform gemäß einer Ausführungsform. Wie gezeigt kann die Schnittstellenleiste eine Kommunikationsleiste 160 sein, die eine Vielzahl von Logikchips 104 verbindet. Wie vorstehend beschrieben, können die Kommunikationsleisten 160 einen Bereich 162 der Chip-to-Chip-Verbindung aufweisen, der reserviert ist, um mit dem Die-to-Die-Ein/Aus-Bereich (Die-to-Die-E/A-Bereich)1602 des Logikchips 104 eine Schnittstelle zu bilden. Dieser Bereich kann größer sein als der Bereich, der für das Routing oder die verschobene Logik erforderlich ist. In einer Ausführungsform schließt die Kommunikationsleiste eine Kopfkomponente 170 und einen Verlängerungsabschnitt 172 ein, der sich entlang der Länge in Längsrichtung der Schnittstellenleiste 160 erstreckt, wobei die Kopfkomponente 170 breiter als der Verlängerungsabschnitt 172 ist. Zum Beispiel kann der Verlängerungsabschnitt 172 Repeater usw. einschließen. Auf diese Weise kann die Menge an Siliziumkosten reduziert werden. In anderen Ausführungsformen ist der Verlängerungsabschnitt 172 passiv und nicht aktiv.
  • 20 ist eine schematische Darstellung einer Draufsicht einer Schnittstellenleiste, die verschobene Die-Logik gemäß einer Ausführungsform einschließt. In einem Gesichtspunkt kann sich eine einzigartige Logik auf dem aktiven Logikchip 104 zum Bereich addieren, und es kann schwierig sein, dafür Redundanz bereitzustellen, insbesondere für den aktiven Logikchip 104 wie SOC im Gegensatz zu Array-Elementen wie GPU, wobei es einfacher sein kann, Ersatzteile mit Bereichseffizienz bereitzustellen. Gemäß Ausführungsformen kann ein Teil dieser Logik 2010 in die Kommunikationsleiste 160 verschoben werden, wo Platz verfügbar sein kann. Dies kann die Ausbeute des Logikchips 104 erhöhen. Beispielsweise kann die Logik 2010 eine Zufallslogik (z. B. Klebelogik) einschließen, die nicht E/A-intensiv oder sehr leistungsstark ist. In einer anderen Implementierung wird wesentliche Logik für eine Komponente auf dem Hauptlogikbereich eines ersten Logik-Dies belassen, während zusätzliche Logik, die für eine zweite Komponente (z. B. Ersatz) benötigt wird, auf die Kommunikationsleiste verschoben werden kann. In anderen Ausführungsformen wird die sich wiederholende Logik im Hauptlogikchip 104 belassen. Jedoch kann Logik, die einmal oder wenige Male benötigt wird, (nicht bei jedem Betrieb des Logikchips 104) auf die Kommunikationsleiste 160 verschoben werden. Alternativ kann eine solche Logik getrennt, aber über eine Kommunikationsleiste 160 verbunden sein.
  • 21 ist eine schematische Darstellung einer Draufsicht eines aktiven Bereichs einer Schnittstellenleiste gemäß einer Ausführungsform. Gemäß einigen Ausführungsformen kann die Schnittstellenleiste oder Kommunikationsleiste 160 eine Kopfkomponente 170 zum Unterstützen von Chip-to-Chip-Verbindungen und Lot-Bumps 105 (z. B. Mikro-Bumps) und einen Verlängerungsabschnitt 172 einschließen. In einigen Ausführungsformen können diese integrale Komponenten oder diskrete Komponenten sein. In einer Ausführungsform sind die Kopfkomponente 170 und der Verlängerungsabschnitt 172 in einem Isoliermaterial 174 eingekapselt. Alternativ kann der als Isoliermaterial 174 in 21 veranschaulichte Bereich inaktives Silizium sein. In einigen Ausführungsformen ist es möglich, zusätzliche Kosteneinsparungen zu implementieren, indem die aktiven Siliziumbereiche des Verlängerungsabschnitts in diskrete aktive Komponenten 176 getrennt werden. 22 ist eine schematische Darstellung einer Draufsicht und einer entsprechenden Querschnittsseitenansicht einer Schnittstellenleiste mit mehreren diskreten aktiven Komponenten 176 gemäß einer Ausführungsform. Eine solche Konfiguration kann geringere Kosten (durch Reduzieren des aktiven Siliziumbereichs), skalierbare Bandbreitenleiste ohne Siliziumänderungen (durch Vergrößern der Breite der Komponente 176 und erneutes Einfügen in eine breitere Leiste), geringere Leistung (durch Auswählen geeigneter Technologie und Spannung und möglicherweise gebinnte Prozesseckenkomponenten), verbessertes Leistungsrauschen (durch Einschließen eines Entkopplungskondensators in die Leiste) bereitstellen. In einer Ausführungsform schließt die Schnittstellenleiste oder Kommunikationsleiste 160 eine oder mehrere diskrete Kopfkomponenten 170 und eine oder mehrere diskrete aktive Komponenten 176 (z. B. aktive Siliziumchiplets) ein, wobei die diskreten Kopfkomponenten 170 und die eine oder die mehreren diskreten aktiven Komponenten 176 elektrisch mit einer Routingschicht 180 gekoppelt sind. In diesem Gesichtspunkt kann der aktive Siliziumbereich signifikant reduziert werden. Beispielsweise kann die Komponente 176 ein einfacher Repeater, ein Re-Timer oder eine andere komplexere Struktur wie die Kreuzleiste sein. Ferner kann die Kommunikationsleiste aus zwei Anschlüssen, Punkt-zu-Punkt oder mehreren Anschlüssen bestehen.
  • Die diskrete(n) Kopfkomponente(n) 170 und die eine oder die mehreren diskreten aktiven Komponenten 176 können in einer Isolierschicht 174 (eingekapselt) sein. Verschiedene Verpackungsverfahren können für die Ausbildung der Kommunikationsleiste 160 verwendet werden, einschließlich CoW, 2.5D-Verpackung. Die diskreten Kopfkomponenten 170 und diskreten aktiven Komponenten 176 können mit der Routingschicht 180 verbunden sein, zum Beispiel mit Mikro-Bumps (nicht veranschaulicht), oder alternativ kann die Routingschicht 180 über eingekapselten diskreten Kopfkomponenten 170 und diskreten aktiven Komponenten 176 ausgebildet sein.
  • Bisher wurden Schnittstellenleisten allgemein beschrieben, wobei einige konkrete Beispiele unter Bezugnahme auf Kommunikationsleisten 160 gemacht wurden. Es ist zu verstehen, dass viele der Ideen sowohl auf Speicherleisten 150 als auch auf Kommunikationsleisten 160 gleichermaßen anwendbar sind, obwohl funktionsbedingt einige Unterschiede bestehen können. Zum Beispiel können die Kommunikationsleisten 160 passiv und aktiv sein, wobei eine Hauptaktivität Repeater sind. Andere Bereiche können nicht so dicht verwendet werden, daher auch mehrere Kosteneinsparungsimplementierungen nicht, obwohl Kosteneinsparungsimplementierungen auch für Speicherleisten 150 anwendbar sind. Ein weiterer Unterschied kann darin bestehen, dass Speicherleisten 150 eine physische Schnittstelle (PHY)/Steuerung unterstützen können, die Platz benötigt. Zusätzlich können die Speicherleisten 150 auch Caching unten mit Routing oben einschließen. Somit kann zum Vergleich Speicherleiste 150 Silizium aktiv verwendet werden. Speicherleisten 150 können auch zusätzliche Funktionen, Vorrichtungen, wie Speicherkompressoren und Dekompressoren, Zuverlässigkeitsverbesserungen (wie Chipkill), Steuerungen für nichtflüchtigen Speicher (als Speichererweiterung) und lokale Verarbeitungselemente (nahe dem Speicher) einschließen.
  • 23 ist eine schematische Darstellung einer Draufsicht eines skalierten Systems 100, das eine Speicherleistenbrücke 190 gemäß einer Ausführungsform einschließt. In der beispielhaften Ausführungsform schließt das System eine Vielzahl von Chips und Leisten ein, die von einem Substrat 120 wie Glas, Silizium, Interposer usw. getragen werden. Das System schließt einen ersten Logik-Die 103 ein, der mit einem zweiten Logik-Die 103 gekoppelt ist, wobei eine erste Gruppe von seitlich getrennten Speicherchips 102 mit dem ersten Logik-Die 103 verbunden ist und eine zweite Gruppe von Speicherchips 102 mit dem zweiten Logik-Die 103 verbunden ist. Wie im Hinblick auf 4 bis 7 beschrieben, können die Logik-Dies 103 aus demselben Stück Silizium ausgebildet werden oder in getrennten Logikchips 104 enthalten sein. In einer Ausführungsform teilen sich die ersten und zweiten Logik-Dies 103 dieselbe Siliziumschicht und sind mit einem On-Chip-Routing 130 verbunden, ähnlich wie im Hinblick auf 4 beschrieben. In einer Ausführungsform sind der erste und der zweite Logik-Die 103 diskrete Chips und sind mit einer gemeinsamen Verdrahtungsschicht 136 (oder Interposer) verbunden. Zum Beispiel kann die gemeinsame Verdrahtungsschicht 136 eine Siliziumbrücke 140 einschließen, die die ersten und den zweiten Logik-Dies verbindet. Die Siliziumbrücke kann passiv sein oder aktives Silizium enthalten. In einer Ausführungsform sind der erste und der zweite Logik-Die Logikchips 104 und sind mit einer Kommunikationsleiste 160 verbunden. Zum Beispiel kann die Kommunikationsleiste einen Deserialisierer 1812, einen Serialisierer 1814 und eine Vielzahl von Repeatern (aktive Vorrichtungen 1822) zwischen dem Deserialisierer und dem Serialisierer einschließen. Die Kommunikationsleiste 160 kann eine verpackte Komponente sein. In einer Ausführungsform schließt die Kommunikationsleiste 160 eine diskrete aktive Komponente 176 (die auch einen diskreten aktiven Abschnitt 172 abdeckt) und eine diskrete Kopfkomponente 170 ein, die in einer Isolierschicht 174 eingekapselt sind, und eine Routingschicht 180, die die diskrete aktive Komponente 176 und die diskrete Kopfkomponente 170 verbindet.
  • Gemäß Ausführungsformen werden skalierbare Systeme beschrieben, wobei der Umfang des Logikchips 104 zu den Speicherchips 102 erhöht ist. Zusätzlich können die Systeme mit hoher Bandbreite, niedriger Latenz und mit Leistungs- und Kostenoptimierungen skalierbar sein. Der Umfang des Logikchips 104 kann nicht nur durch Verbinden mehrerer Logikchips 104 skaliert werden, sondern zusätzlich mit Speicherleisten 105 zur Peripherieerweiterung. In der in 23 veranschaulichten Ausführungsform können einige Speicherchips 102 direkt zu den Logikchips 104 mit Routing 121 geleitet werden. Speicherkapazität kann auch mit Speicherleisten 150 erweitert werden und zusätzliche Speicherchips 102 mit Routing 123 zu den Speicherleisten 150 geleitet werden. Die Speicherleisten 150 können auch unter Verwendung von Brücken hoher Dichte 190 erweitert werden, die Silizium-Chiplets mit einer Verdrahtungsschicht ähneln können.
  • Obwohl die vorstehende Beschreibung in Bezug auf Speicherchips 102 vorgenommen wird, versteht es sich, dass dieser Begriff Konfigurationen einschließlich gestapelter Speicher-Dies und Speicherpakete einschließt. Somit können Ausführungsformen mit einer Vielfalt von Speichern kompatibel sein, wie, jedoch nicht beschränkt auf, LPDDR-x, HBM, HMC usw.
  • Die Speicherleisten 150 gemäß Ausführungsformen können eine physische Schnittstelle (PHY)/Steuerung mit dem Logik-Die 104 unterstützen, der Platz benötigt. Zusätzlich können die Speicherleisten 150 auch Caching unten mit Routing oben einschließen. Speicherleisten 150 können auch zusätzliche Funktionen, Vorrichtungen, wie Speicherkompressoren und Dekompressoren, Zuverlässigkeitsverbesserungen (wie Chipkill), Steuerungen für nichtflüchtigen Speicher (als Speichererweiterung) und lokale Verarbeitungselemente (nahe dem Speicher) einschließen. Gemäß Ausführungsformen kann eine Speicherleiste 150 nach Bedarf Fähigkeiten der Pegelverschiebung bereitstellen.
  • In einer spezifischen Ausführungsform können die Speicherleisten 150 einen Fehlerkorrekturcode (ECC) für verbesserte Zuverlässigkeit, Verfügbarkeit und Wartbarkeit (RAS) einschließen. Insbesondere kann der ECC Fehler des Speicherchips 102 korrigieren, die auf weniger schwere Fehler zurückzuführen sind, wie elektrische oder magnetische Interferenz, die bewirkt, dass ein einzelnes Bit des dynamischen Direktzugriffsspeichers (DRAM) spontan in den entgegengesetzten Zustand kippt. Im Vergleich dazu schließen herkömmliche LPDDR-x-Speichersysteme möglicherweise keinen ECC auf externe E/A ein. Die Speicherleisten 150 gemäß Ausführungsformen können die ECC-Daten speichern, die mit Hauptdaten aus dem DRAM kombiniert werden können (z. B. Speicherchips 102). Auf den Speicherleisten 150 kann auch eine Parität oder zyklische Redundanzprüfung (CRC) der Daten gespeichert werden. Diese können dazu beitragen, einen Fehler zu erfassen. Im Fehlerfall können die Daten wieder aus dem Speicher angefordert werden. In einer Ausführungsform kann ein Teilspeicher ECC-geschützt sein (z. B. Betriebssystem, kritische Software), während andere paritäts- oder CRC-geschützt sind.
  • Gemäß Ausführungsformen kann das System das Routing 123 zu einem Erweiterungsbereich für eine andere Komponente 2400 einschließen, wie in 24 veranschaulicht. Eine Erweiterung auf eine Vielzahl anderer Komponenten 2400 ist möglich, wie z. B. Ersatzspeicher, alternative Speichererweiterung und Ersatz-Die oder Unterstützung für variable Retentionszeit (VRT). In einer Ausführungsform ist eine andere Komponente 2400 ein Ersatzspeicherchip 102 oder ein Paket für Ausbeute und RAS. Ein Ersatzbahn- (oder Kanal-)Satz kann in dem aktiven Logikchip 104 und der Speicherleiste 150 bereitgestellt werden, um eine vollständige Redundanz eines Speicherchips 102 oder eines Pakets bereitzustellen. In einer solchen Ausführungsform kann das System nach dem Zusammenbau auf fehlerhafte Dies, Chips, Pakete getestet werden. Wenn ein spezifischer Speicher-Die oder eine spezifische Speicherbahn (oder ein spezifischer Speicherkanal) erfasst wird, kann ein Austausch bestückt werden. Alternativ kann ein voller Speicherchip 102 oder ein Paket hinzugefügt werden. Zusätzlich kann die Ersatzkomponente ursprünglich bei der Montage bestückt werden. Die Ersatzkomponente wird während der Prüfung aktiviert und registriert. Die Steuerung bildet dann die fehlerhafte Vorrichtung bzw. den fehlerhaften Chip ab und bildet die Ersatzkomponente auf die fehlerhafte Vorrichtung bzw. den fehlerhaften Chip ab.
  • In einer Ausführungsform ist die sonstige Komponente 2400 ein Ersatz-Die, um die VRT-Prüfung zu unterstützen. Somit kann der Ersatz-Die verwendet werden, um potenzielle DRAM-Fehler zu erfassen und geeignete Maßnahmen zu ergreifen. In einer solchen Ausführungsform befinden sich die Anwendungsdaten in dem Ersatz-Die. Ein freigegebener Speicherchip 102 (DRAM) wird VRT-geprüft und potenziell markiert, sodass die Vorrichtung unter Quarantäne gesetzt, repariert oder teilweise freigegeben werden kann. Alternativ wird der geprüfte Speicherchip 102 kühler gehalten, um dabei zu helfen, die Retentionszeitspanne beizubehalten.
  • In einer Ausführungsform ist die sonstige Komponente 2400 eine alternative Speicherkomponente zur Speichererweiterung. Zum Beispiel kann die alternative Speicherkomponente ein nichtflüchtiger Speicher (NVM) sein, wie, jedoch nicht beschränkt auf Flash-Speicher und Phasenwechselspeicher (PCM). Die Speicherleiste 150 kann Schnittstellen/Logik zum Unterstützen von NVM einschließen, die eine erheblich erhöhte Kapazität für Verwendungen wie Programmcodespeicherung, statischen Speicher usw. bereitstellen kann. NVM kann zusätzlich kostengünstiger, aber auch langsamer und weniger zuverlässig sein. In einer Ausführungsform kann der NVM strenge Schreib- oder Leseereignisse (wie beispielsweise einmal täglich) oder Verschleißbeschränkungen aufweisen. In einer Ausführungsform kann dieser NVM einen schnellen Prüfpunktdienst (unter Betriebssystem/Softwaresteuerung) bereitstellen. Nach Aufforderung können alle Speicherinhalte gezogen und in den NVM gespeichert werden. In einer anderen Verwendung kann es sich um einen erweiterten Speicher für Suchmaschinen handeln (bei dem Lesevorgänge gegenüber Schreibvorgängen begünstigt werden) und bei dem sich dort weniger Informationen befinden können. Obwohl ein langer Speicherplatz eine längere Latenz bis zum Ende aufweisen kann und mehr Strom verbrauchen kann. Jedoch können die durchschnittliche Latenz und Leistung für viele Anwendungen relevant sein. Auch die Software oder eine Logik auf der Speicherleiste (oder Steuerung) kann Speicher so zuweisen, dass im Allgemeinen häufig verwendete Speicherzeilen/-seiten/-blöcke näher am Logikchip liegen können (z. B. SOC), während weniger häufig verwendete Zeilen weiter entfernt sind.
  • Gemäß Ausführungsformen können verschiedene Kostensteuerungslösungen in die Schnittstellenleiste oder Speicherleiste 150 implementiert werden. 25 bis 26 sind schematische Darstellungen einer Draufsicht von einer Schnittstellenleiste mit unterschiedlichen Formfaktoren gemäß Ausführungsformen. 25 ist eine Veranschaulichung einer Hammerkopfspeicherleiste 150, ähnlich der zuvor beschriebenen und für die Kommunikationsleiste 160 in 19 veranschaulichten. Wie gezeigt kann die Speicherleiste 150 eine Kopfkomponente 170 und einen Verlängerungsabschnitt 172 einschließen, der sich von der Kopfkomponente 170 entlang einer Länge in Längsrichtung der Speicherleiste erstreckt. Die Hammerkopfstruktur kann den Siliziumbereich optimieren und einen Drosselpunkt für eine hohe E/A-Dichte vermeiden, wobei die Kopfkomponente 170 breiter als der Verlängerungsabschnitt 172 ist. 26 ist eine Veranschaulichung einer verjüngten Ausführung der Speicherleiste 150, die Siliziumkosten einspart. In einer solchen Konfiguration verjüngt sich die Breite des Verlängerungsabschnitts 172 entlang der Länge in Längsrichtung. Dies kann aufgrund der abnehmenden Anzahl von Schnittstellen, Bahnen/Kanälen und Logik gerechtfertigt sein, die erforderlich sind, wenn die Speicherchips 102 entlang der Länge in Längsrichtung bedient werden. In einer Ausführungsform schließt die Routingschicht 1510 (siehe 15) mindestens eine untere Verdrahtungsschicht MA und obere Verdrahtungsschichten MD ein. Die Routingschicht 1510 kann sich über einen wesentlichen Abschnitt einer Länge in Längsrichtung der Speicherleiste erstrecken. Wie veranschaulicht können die Verdrahtungsschichten optional unterschiedliche Dicken aufweisen, wobei MD die dickste und MA die dünnste ist. Die Speicherchips 102, die am weitesten von dem aktiven Logikchip 104 entfernt angeordnet sind, können elektrisch mit dem aktiven Chip durch einen ersten Draht gekoppelt sein, der über eine wesentliche Strecke der Länge in Längsrichtung in der oberen Verdrahtungsschicht MD verläuft, während die Chips 102, die sich näher an dem aktiven Logikchip 104 befinden, elektrisch mit dem aktiven Chip durch einen zweiten Draht in der unteren Verdrahtungsschicht MA gekoppelt sein können.
  • 27 ist eine schematische Darstellung einer Draufsicht und einer Querschnittsseitenansicht einer Schnittstellenleiste mit diskreten aktiven und Kopfbereichen gemäß einer Ausführungsform. Gemäß einigen Ausführungsformen kann die Schnittstellenleiste oder die Speicherleiste 150 eine Kopfkomponente 170 zum Unterstützen einer PHY-Verbindung mit den Logikchips 104 und Lot-Bumps 105 (z. B. Mikro-Bumps), einem Hybridbond, einer anisotropen leitfähigen Folie (ACF), einer hochdichten Metall-Metall-Verbindung (CoW) oder einer anderen hochdichten Befestigung und einen Verlängerungsabschnitt 172 einschließen. In einigen Ausführungsformen können diese integrale Komponenten oder diskrete Komponenten sein. In einer Ausführungsform sind die Kopfkomponente 170 und der Verlängerungsabschnitt 172 in einem Isoliermaterial 174 eingekapselt. Alternativ kann der als Isoliermaterial 174 in 27 veranschaulichte Bereich inaktives Silizium sein. Die Kopfkomponente 170 kann mit Routing 129 mit dem Logikchip 104 gekoppelt sein, der sich optional auf dem Substrat 120 befinden kann. In einer ähnlichen Konfiguration, wie im Hinblick auf 30 gezeigt und beschrieben, können die Komponenten der Speicherleiste 150 in einer L-förmigen Konfiguration angeordnet sein.
  • Verschiedene Verpackungsverfahren können für die Ausbildung der Speicherleiste 150 verwendet werden, einschließlich CoW, 2.5D-Verpackung. Die diskreten Kopfkomponenten 170 und der diskrete Verlängerungsabschnitt 172 können mit einer Routingschicht 180 verbunden sein, zum Beispiel mit Mikro-Bumps (nicht veranschaulicht), Hybridbond, anisotroper leitfähiger Folie (ACF), hochdichter Metall-Metall-Bindung (CoW) oder anderer hochdichter Befestigung, oder alternativ kann die Routingschicht 180 über eingekapselte getrennte Kopfkomponenten 170 und getrennte aktive Komponenten 176 ausgebildet sein.
  • Unter besonderer Bezugnahme auf 28 kann die Routingschicht 180 von 22 eine 2.5D-Paketstruktur 2835 sein, die eine hochdichte Brücke 200 und optional eine oder mehrere hochdichte Brücken 190 einschließt. Wie gezeigt sind die Kopfkomponente 170 und ein oder mehrere aktive Bereiche 172 in einem Isoliermaterial 174 (z. B. Formmasse) eingekapselt und werden optional mit einer Umverteilungsschicht (RDL) 2832 geleitet. In der besonderen veranschaulichten Ausführung sind die hochdichten Brücken 200, 190 in ein Isoliermaterial 2838 eingekapselt, wobei eine optionale Umverteilungsschicht (RDL) 2832 die Kopfkomponente 170, den/die Verlängerungsabschnitt(e) 172 und die hochdichten Brücken 200, 190 verbindet. Zum Beispiel kann die RDL 2832 unter Verwendung von Dünnschichtverarbeitungstechniken ausgebildet werden. Die hochdichten Brücken 200, 190 können auf der RDL 2832 unter Verwendung einer geeigneten Technik montiert werden, wie z. B. Lot-Bumps 105 (z. B. Mikro-Bumps), die optional mit einem Unterfüllungsmaterial 2830 zwischen den hochdichten Brücken 200, 190 und RDL 2832 eingekapselt sind, ohne jedoch darauf beschränkt zu sein. Das Isoliermaterial 2838 ist über der Kommunikationsleiste 160 ausgebildet. Das Isoliermaterial 1838 kann dann optional planarisiert werden, gefolgt von der Ausbildung einer optionalen RDL 2834 und der Platzierung von Lot-Bumps 105.
  • Noch unter Bezugnahme auf 28 kann die 2.5D-Paketstruktur 2835 in einigen Ausführungsformen leitfähige Säulen 2836 einschließen, die sich zwischen den RDLs 2832, 2834 erstrecken. Diese können z. B. in einer Technik „zuerst die Säule“ ausgebildet werden, bei der die leitfähigen Säulen 2836 beschichtet werden, gefolgt von der Aufbringung des Isoliermaterials 2838, oder in einer Technik „die Säule zuletzt“, bei der Durchkontaktierungen in das Isoliermaterial 2838 geätzt werden, gefolgt von der Abscheidung oder dem Wachstum der leitfähigen Säulen 2836. Obwohl die in 28 veranschaulichte Ausführungsform für eine 2.5D-Paketstruktur 2835 spezifisch ist, sind Ausführungsformen nicht darauf beschränkt und können auf andere Verpackungslösungen, wie CoW, erweitert werden. Weitere Brücken hoher Dichte 200, 190 können auch durch Silizium-Durchkontaktierungen unterstützt werden.
  • Die Multichipsysteme gemäß Ausführungsformen können mit einer Vielfalt von Verpackungslösungen zusammengebaut werden. Unter kurzer Bezugnahme auf 2 bis 3 kann das System 100 ein Multi-Chip-Modul (MCM) mit Glaskernsubstrat 120 enthalten, das per CTE mit Silizium übereinstimmt, um z. B. die Nichtübereinstimmung mit den Logikchips 104 und Speicherchips 102 in der zusammengesetzten Topologie klein zu halten und eine Flip-Chip-Integration mit feinem Abstand zu ermöglichen, einen dünneren Kern für Substrat 120 zu ermöglichen und die Gesamthöhe der z-Achse zu reduzieren. Außerdem kann die Flex-Schaltung 112 bis Platine 106 die z-Höhe reduzieren, indem sie die Höhen aufgrund der Befestigung der Kugelraster-Anordnung (BGA) reduziert oder eliminiert. Dadurch werden zusätzlich thermische Temperaturen der BGA-Befestigung und das Verziehen, das mit BGA verbunden ist, vermieden. Die Versteifung 122 kann zusätzlich das Verziehen bei niedriger Temperatur und das Verziehen, das mit der Handhabung verbunden ist, verbessern.
  • Unter Bezugnahme auf 29A bis 29B werden schematische Darstellungen einer Draufsicht und einer Querschnittsseitenansicht eines skalierten Systems mit einer Brücke, die einen Logikchip mit der Speicherleiste verbindet, gemäß einer Ausführungsform bereitgestellt. Wie gezeigt kann das System ein Substrat 120, wie ein MCM-Substrat, einschließen. Zum Beispiel kann das Substrat 120 optional einen Kern 2910 (z. B. Glaskern), obere Routingschichten 125, optional untere Routingschichten 127 und optional Durchkontaktierungen 124 einschließen, die sich zwischen den oberen Routingschichten 125 und den unteren Routingschichten 127 erstrecken. Das Substrat 120 kann aus einer Vielfalt von Materialien ausgebildet sein, wie, jedoch nicht beschränkt auf, Glas, Silizium, Interposer, übereinstimmendes metallstabilisiertes Substrat usw. Der Kern 2910 kann aus einer Vielfalt von Materialien ausgebildet sein, wie, jedoch nicht beschränkt auf, Glaskern, Metallkern usw. Wie gezeigt kann sich eine Brücke 2900 (z. B. eine lokale Brücke hoher Dichte) innerhalb der Routingschicht 125 befinden, wobei der Logik-Chip 104 und die Speicherleiste 150 auf der Routingschicht 125 montiert sind (z. B. unter Verwendung von Flip-Chip und Lot-Bumps), und die Brücke 2900 koppelt den Logik-Chip 104 und die Speicherleiste 150 elektrisch. Dies kann eine direkte Kopplung und/oder eine zusätzliche Verdrahtung in der Routingschicht 125 sein. Eine solche Konfiguration kann verwendet werden, um die Konnektivität (z. B. Bandbreite, Leistungskomplexität) des Substrats 120 zu verbessern. Wie in 29A gezeigt kann die Speicherleiste 150 eine Vielzahl von Speicherchips 102 koppeln, die auf der Routingschicht 125 montiert sind und elektrisch mit der Speicherleiste 150 mit Routing 123 in der Routingschicht 125 gekoppelt sind. In einer Ausführungsform schließt die Brücke 2900 (z. B. Brücke hoher Dichte) eine aktive Komponente ein. Zum Beispiel kann die Brücke aktives Silizium einschließen.
  • 30 ist eine schematische Darstellung einer Draufsicht eines skalierten Systems 100 mit Substrat-Routing 129 in der Routingschicht 125, die einen Logikchip 104 mit der Speicherleiste 150 verbindet, gemäß einer Ausführungsform. Somit wird das Routing auf dem Substrat 120 zur elektrischen Verbindung mit der Speicherleiste 150 verwendet, im Gegensatz zu der Brücke 2900 der 29A bis 29B. Wie in 30 gezeigt sind der Logikchip 104 und die Speicherleiste 150 auf der Routingschicht 125 montiert (z. B. unter Verwendung von Flip-Chip und Lot-Bumps) und durch Routing 129 in der Routingschicht 125 elektrisch gekoppelt. In ähnlicher Weise kann eine Vielzahl von Speicherchips 102 auf der Routingschicht 125 montiert und durch Routing 123 elektrisch mit der Speicherleiste 150 in der Routingschicht 125 gekoppelt werden. Die konkrete veranschaulichte Ausführungsform kann sich auf die 2.5D-Verpackung der Speicherleiste 150 beziehen, obwohl diese auch unter Verwendung von CoW-ähnlicher Befestigung hergestellt werden kann. Zum Beispiel können die Mikro-Bumps, die zum Anbringen der Speicherleiste 150 verwendet werden, durch Hybridbonds ersetzt werden, die dichter sein können. Das Dielektrikum für Hybridbonden kann oxidbasiert sein. Ein Beispiel ähnelt 12A. Die CoW-ähnliche Befestigung kann je nach Bedarf auch Hammerkopf- oder konische Strukturen tragen.
  • Insbesondere können die in 30 veranschaulichten Speicherleisten 150 unter Verwendung einer 2.5D-Verpackungskonfiguration ähnlich der in Bezug auf 27 veranschaulichten und beschriebenen ausgebildet werden, einschließlich einer Kopfkomponente 170, eines Verlängerungsabschnitts 172 und einer Brücke hoher Dichte 200. Insbesondere können die Komponenten in einer L-förmigen Konfiguration angeordnet sein, was den Umfang des Logikchips 104 erhöhen, die Packungsdichte der Speicherchips 102 verbessern und daher die Kosten der Speicherleisten 150 senken kann. Außerdem vergrößern die vertikal ausgerichteten Kopfkomponenten 170 den Bereich zwischen der Kante des Logikchips 104 und den Kopfkomponenten 170, was die Integration von mehr Drähten für das Routing 129 und höhere Bandbreite ermöglichen kann.
  • Unter Bezugnahme auf 31A bis 31C werden verschiedene 2.5D-Package-on-Package-Konfigurationen (PoP-Konfigurationen) für das skalierte System gezeigt. 31A ist eine schematische Darstellung einer Draufsicht eines PoP-skalierten Systems gemäß einer Ausführungsform, während 31B bis 31C Darstellungen von Querschnittsseitenansichten verschiedener Implementierungen entlang des in 31A gezeigten Routings (Pfeil) sind. Insbesondere kann die in 31B veranschaulichte Ausführungsform das Substrat 120 ersetzen oder in Kombination mit diesem verwendet werden. Die in 3 1C veranschaulichte Ausführungsform kann in Kombination mit dem Substrat 120 verwendet werden. Unter besonderer Bezugnahme auf 31A bis 31B schließt das System 100 eine untere RDL 3102, eine erste Formschicht 3110 auf der unteren RDL 3102, und die Speicherleiste 150 ein, die in der ersten Formschicht 3110 eingekapselt ist. Eine zweite RDL 3124 kann über der eingekapselten Speicherleiste 150 und der ersten Formschicht 3110 ausgebildet werden. In einer Ausführungsform ist die Speicherleiste 150 mit Lot-Bumps 105 an die zweite RDL 3124 per Flip-Chip-Montage gebondet. Eine zweite Formschicht 3120 befindet sich über der zweiten RDL 3124 und der ersten Formschicht 3110 und der Logikchip 104 kann in der zweiten Formschicht 3120 eingekapselt sein. Eine Vielzahl von Durchkontaktierungen 3112 kann die untere RDL 3102 und die zweite RDL 3124 verbinden. Zusätzlich kann eine zweite Vielzahl von Durchkontaktierungen 3122 durch die zweite Formschicht 3120 ausgebildet werden. In der veranschaulichten Ausführungsform ist eine Vielzahl von Speicherchips 102 auf der Oberseite der zweiten Formschicht 3120 montiert. Die Vielzahl von Speicherchips 102 kann elektrisch mit dem Logikchip 104 durch die Speicherleiste 150 und die Vielzahl von Durchkontaktierungen 3122 gekoppelt sein. Wie hierin beschrieben können die Speicherchips 102 eine einzelne Speichervorrichtung, ein einzelner Stapel oder ein einzelnes Modul sein.
  • Unter Bezugnahme auf 31A und 3 1C schließt das System in einer Ausführungsform eine Speicherleiste 150 ein, die in einer ersten Formschicht 3210 eingekapselt ist. Der Logikchip 104 und eine Vielzahl von Speicherchips 102 sind alle auf der Oberseite der zweiten Formschicht montiert. Beispielsweise können sie mit der Speicherleiste 150 und optional einer auf der ersten Formschicht 3210 ausgebildeten RDL verbunden sein. Eine untere RDL kann optional auch unter der ersten Formschicht 3120 und der eingekapselten Speicherleiste 150 ausgebildet sein. Die eingekapselte Struktur kann optional, zum Beispiel unter Verwendung von Flip Chip und Lot-Bumps 105, an ein Substrat 120 gebondet werden. Wie in 31C gezeigt ist in einer solchen Konfiguration die Höhe des Logikchips 104 und der Speicherchips 102 nicht additiv, was eine Verpackungskonfiguration mit niedriger z-Höhe erleichtern kann.
  • Gemäß Ausführungsformen können die Schnittstellenleisten 1500, wie die Kommunikationsleisten 160 und Speicherleisten 150, kombiniert werden, um ein skaliertes Speichersystem auszubilden, und unter Verwendung der zuvor beschriebenen und veranschaulichten Konfigurationen verpackt werden. Beispielsweise, unter erneuter Bezugnahme auf 13 bis 14 schließt in einer Ausführungsform ein Speichersystem einen ersten Logikchip 104, einen zweiten Logikchip 104 und eine Kommunikationsleiste 160 ein, die den ersten und den zweiten Logikchip 104 koppelt. Eine erste Speicherleiste 150 ist mit dem ersten Logikchip 104 gekoppelt und eine zweite Speicherleiste 150 ist mit dem zweiten Logikchip 104 gekoppelt. Eine erste Gruppe von seitlich getrennten Speicherchips 102 ist mit der ersten Speicherleiste 150 gekoppelt und eine zweite Gruppe von seitlich getrennten Speicherchips 102 ist mit der zweiten Speicherleiste 150 gekoppelt.
  • Die Speicherleisten können auch überbrückt sein. Beispielsweise, unter erneuter Bezugnahme auf 23, kann das System zusätzlich eine dritte Speicherleiste 150 und eine dritte Gruppe von seitlich getrennten Speicherchips 102 einschließen, die mit der dritten Speicherleiste 150 gekoppelt sind. Außerdem koppelt eine Brücke 190 die zweite Speicherleiste 150 mit der dritten Speicherleiste 150. In anderen Konfigurationen, wie der in 28 veranschaulichten, kann die Speicherleiste 150 mehrere Verlängerungsabschnitte 172 einschließen, die mit einer oder mehreren Brücken 190 gekoppelt sind.
  • Gemäß Ausführungsformen können die ersten und zweiten Logikchips 104 und die erste und die zweite Gruppe von seitlich getrennten Speicherchips 102 auf einem Substrat 120 montiert sein. Obwohl hierin als rechteckig veranschaulicht, versteht es sich, dass das Substrat jede geeignete Form aufweisen kann. Wie in 2 bis 3 kann das Substrat 120 mit einer Platine 106 mit einer Flex-Schaltung 112 gekoppelt sein. Wie hierin beschrieben, können die Kommunikationsleisten 160 und die Speicherleisten 150 unabhängig verpackt oder zusammen mit dem System verpackt werden. In einer spezifischen Ausführungsform, wie 29A bis 29B und 30, sind die erste und die zweite Speicherleiste 150 auf dem Substrat 120 montiert. In anderen Ausführungsformen, wie den in 31B bis 31C veranschaulichten 2.5D-PoP-Strukturen, sind die erste und die zweite Speicherleiste 150 in einer ersten Formschicht eingekapselt, die ersten und zweiten Logikchips 104 sind auf der Oberseite der ersten Formschicht montiert und die ersten und zweiten Gruppen von seitlich getrennten Speicherchips 102 sind auf der Oberseite der ersten Formschicht 3120 montiert und die ersten und zweiten Gruppen von seitlich getrennten Speicherchips 102 sind auf der Oberseite der ersten Formschicht montiert.
  • 32A ist eine schematische Darstellung einer Draufsicht eines 3D-skalierten Systems gemäß einer Ausführungsform. 32B ist eine schematische Darstellung einer Querschnittsseitenansicht entlang der Linie B-B von 32A gemäß einer Ausführungsform. Wie gezeigt kann eine halbstarre Flex-Schaltung 3200, die einen Basisabschnitt 3210 (z. B. Basisplatte) und einen oder mehrere Seitenabschnitte 3212 (z. B. Seitenplatten) einschließt, durch Flex-Verbindungen 3214 verbunden werden, die eine Umwandlung von horizontal in vertikal bereitstellen. Die Basisabschnitte 3210 können unter Verwendung einer geeigneten Technik, wie z. B. Mikro-Bumps, jedoch nicht beschränkt auf diese, auf dem Substrat 120 montiert werden. Speicherchips 102 können auf einer oder beiden Seiten (wie veranschaulicht) der Seitenabschnitte 3212 montiert sein. Eine solche 3D-Anordnung kann die Speicherkapazität deutlich erhöhen, wobei das System um eine gewisse korrelierte z-Höhe erweitert wird. In anderen Ausführungsformen können steifere 3D-Strukturen verwendet werden, zum Beispiel ähnlich zu Dual-in-line-Speichermodulen (DIMM), mit Stiftverbindungen, Buchsen usw. In einigen Ausführungsformen kann sich die Flex-Verbindung 3214 weiter zusammenklappen, sodass die Speicherchips (Vorrichtungen) 102 nun parallel zum Substrat 120 sind und Speicherchips (Vorrichtungen) 102 nun auf dem Basisabschnitt 310 gestapelt sind. Diese Konfiguration kann helfen, die z-Höhe unter Kontrolle zu halten, was die Speicherkapazität erhöht.
  • In der vorstehenden Beschreibung werden verschiedene Konfigurationen des Mehrchipsystems 100 beschrieben, in denen ein großes Substrat 120 effektiv per CTE mit mehreren Chips, Modulen, Leisten, die auf dem Substrat 120 montiert oder darin montiert sind, übereinstimmen kann. Diese Konfigurationen können mechanische Zuverlässigkeit bereitstellen. Ein solches Substrat 120 kann zusätzlich eine Grundlage für mechanische Handhabung und thermische Lösungsbefestigung bereitstellen.
  • In solchen großen Systemen kann die Kühlung ein wichtiger Faktor sein. Kühlplatten, Zweiphasen- (z. B. Wärmerohre), flüssigkeitsgekühlte, Kreislaufwärmerohre und Mikrokanäle sind mögliche Optionen. Andere Optionen können das Eintauchen in Flüssigkeit (wie Mineralöl, kundenspezifische Kohlenwasserstoffe oder andere) einschließen. Ferner kann die Flüssigkeit gekühlt werden, da die Speicherleistung hoch sein kann, kann Kühllösung ausgedehnt werden, um dies abzudecken.
  • Beispielhafte Substrate 120 können organische Materialien mit Glaskern, metallstabilisierte Kernmaterialien (wie z. B. Kupfer-Invar-Kupfer- oder Molybdän-Substrate (mit CTE-Übereinstimmung und höherem Elastizitätsmodul)) oder Glas- oder organische Materialien mit CTE-Übereinstimmung sein. Solche großen Substrate 120 können mechanisch oder schwach mit anderen Substraten gekoppelt sein, wie Platine 106 entweder durch Sockel, Weichlot, Flex-Schaltung usw. Solche Substrate 120 mit CTE-Übereinstimmung können auch die Dicke des Systems verringern, wodurch die z-Höhe klein gehalten wird. Bei größeren Substraten 120 kann/können zusätzlich mechanische Versteifung(en) 122 an ihren Oberflächenstellen strategisch hinzugefügt werden, wie angemessen, um die Steifigkeit für mechanische Handhabungsfähigkeit und verringertes Verziehen zu verbessern. Die Versteifung(en) 122 kann/können Metalle, Paketsubstratkern oder andere Materialien mit hohem Elastizitätsmodul mit geeignetem CTE sein.
  • Bei der Nutzung der verschiedenen Gesichtspunkte der Ausführungsformen würde es für eine fachkundige Person offensichtlich werden, dass Kombinationen oder Variationen der vorstehend genannten Ausführungsformen möglich sind, um ein skaliertes System auszubilden. Obwohl die Ausführungsformen in einer Sprache beschrieben wurden, die für strukturelle Merkmale und/oder methodische Handlungen spezifisch ist, ist es zu verstehen, dass die beiliegenden Ansprüche nicht notwendigerweise auf die beschriebenen spezifischen Merkmale oder Handlungen beschränkt sind. Die offenbarten spezifischen Merkmale und Vorgänge sind stattdessen als Ausführungsformen der Ansprüche zu verstehen, die zur Veranschaulichung nützlich sind.
  • AUSFÜHRUNGSFORMEN
    1. 1. Multichipsystem, umfassend:
      • einen ersten Chip;
      • eine Schnittstellenleiste, die mit dem ersten Chip gekoppelt ist; und
      • einen zweiten Chip, der mit der Schnittstellenleiste gekoppelt ist.
    2. 2. Multichipsystem nach Ausführungsform 1, wobei die Schnittstellenleiste eine Routingschicht umfasst, die sich über einen wesentlichen Abschnitt einer Länge in Längsrichtung der Schnittstellenleiste erstreckt.
    3. 3. Multichipsystem nach Ausführungsform 2, wobei:
      • die Routingschicht der Schnittstellenleiste eine Vielzahl von Metallschichten umfasst,
      • die eine untere Verdrahtungsschicht und eine obere Verdrahtungsschicht einschließen,
      • die durch eine breitere Verdrahtung als die untere Verdrahtungsschicht gekennzeichnet ist; und
      • der zweite Chip elektrisch mit dem ersten Chip durch einen ersten Draht gekoppelt ist,
      • der über einen wesentlichen Abstand der Länge in Längsrichtung in der oberen Verdrahtungsschicht verläuft, und ferner umfassend einen dritten Chip, der mit dem ersten Chip durch einen zweiten Draht in der unteren Verdrahtungsschicht elektrisch gekoppelt ist, wobei der erste Draht breiter als der zweite Draht ist und der zweite Chip weiter von dem ersten Chip entfernt angeordnet ist als der dritte Chip.
    4. 4. Multichipsystem nach Ausführungsform 2, wobei die Schnittstellenleiste eine diskrete Kopfkomponente und eine oder mehrere diskrete aktive Komponenten umfasst, wobei die diskrete Kopfkomponente und die eine oder die mehreren diskreten aktiven Komponenten elektrisch mit der Routingschicht gekoppelt sind.
    5. 5. Multichipsystem nach Ausführungsform 4, wobei sich die diskrete Hauptkomponente und die eine oder die mehreren diskreten aktiven Komponenten in einer Isolierschicht befinden.
    6. 6. Multichipsystem nach Ausführungsform 2, ferner umfassend eine zweite Schnittstellenleiste, eine Vielzahl von zusätzlichen Chips, die mit der zweiten Schnittstellenleiste gekoppelt sind, und eine Brücke, die die Schnittstellenleiste mit der zweiten Schnittstellenleiste koppelt.
    7. 7. Multichipsystem nach Ausführungsform 2, wobei die Schnittstellenleiste einen Kopfabschnitt und einen Verlängerungsabschnitt umfasst, der sich entlang der Länge in Längsrichtung der Schnittstellenleiste erstreckt, wobei der Kopfabschnitt breiter als der Verlängerungsabschnitt ist.
    8. 8. Multichipsystem nach Ausführungsform 1, wobei die Schnittstellenleiste einen Deserialisierer, einen Serialisierer und eine Vielzahl von Repeatern zwischen dem Deserialisierer und dem Serialisierer umfasst.
    9. 9. Multichipsystem nach Ausführungsform 1, wobei die Schnittstellenleiste eine optische Verbindungsleiste ist.
    10. 10. Multichipsystem nach Ausführungsform 9, wobei die optische Verbindungsleiste eine elektrisch-optische Wandlerkomponente und eine optisch-elektrische Wandlerkomponente einschließt.
    11. 11. Multichipsystem nach Ausführungsform 1, ferner umfassend:
      • ein Substrat, das eine Routingschicht und eine Brücke mit hoher Dichte innerhalb der Routingschicht einschließt;
      • wobei der erste Chip auf der Routingschicht montiert ist, die Schnittstellenleiste auf der Routingschicht montiert ist und der erste Chip und die Schnittstellenleiste elektrisch mit der Brücke hoher Dichte innerhalb der Routingschicht gekoppelt sind.
    12. 12. Multichipsystem nach Ausführungsform 11, wobei die Brücke hoher Dichte eine aktive Vorrichtung einschließt.
    13. 13. Multichipsystem nach Ausführungsform 11, wobei eine zusätzliche Vielzahl von Chips auf der Routingschicht montiert ist und elektrisch mit der Schnittstellenleiste mit Routing in der Routingschicht gekoppelt ist.
    14. 14. Multichipsystem nach Ausführungsform 11, wobei das Substrat durch einen zusammengesetzten Wärmeausdehnungskoeffizienten (CTE) gekennzeichnet ist, der eine Übereinstimmung innerhalb von +/- 4 ppm/C eines effektiven CTE einer zusammengesetzten Topologie einschließlich des ersten Chips, der Schnittstellenleiste und des zweiten Chips aufweist.
    15. 15. Multichipsystem nach Ausführungsform 14, wobei das Substrat mit einer Platine mit einer Flex-Schaltung gekoppelt ist.
    16. 16. Multichipsystem nach Ausführungsform 1, ferner umfassend:
      • ein Substrat, das eine Routingschicht einschließt;
      • wobei der erste Chip auf der Routingschicht montiert ist, die Schnittstellenleiste auf der Routingschicht montiert ist und der erste Chip und die Schnittstellenleiste elektrisch durch die Routingschicht gekoppelt sind.
    17. 17. Multichipsystem nach Ausführungsform 16, wobei der zweite Chip und eine zusätzliche Vielzahl von Chips auf der Routingschicht montiert und durch die Routingschicht elektrisch mit der Schnittstellenleiste gekoppelt sind.
    18. 18. Multichipsystem nach Ausführungsform 17, wobei das Substrat durch einen zusammengesetzten Wärmeausdehnungskoeffizienten (CTE) gekennzeichnet ist, der eine Übereinstimmung innerhalb von +/- 4 ppm/C eines effektiven CTE einer zusammengesetzten Topologie auf dem Substrat einschließlich des ersten Chips, der Schnittstellenleiste und des zweiten Chips aufweist.
    19. 19. Multichipsystem nach Ausführungsform 18, wobei das Substrat mit einer Platine mit einer Flex-Schaltung gekoppelt ist.
    20. 20. Multichipsystem nach Ausführungsform 1, ferner umfassend:
      • eine untere Umverteilungsschicht (RDL);
      • eine erste Formschicht auf der unteren RDL, wobei die Schnittstellenleiste in der ersten Formschicht eingekapselt ist;
      • eine zweite Formschicht auf der ersten Formschicht, wobei der erste Chip in der zweiten Formschicht eingekapselt ist; und
      • wobei der zweite Chip und eine zusätzliche Vielzahl von Chips auf der Oberseite der zweiten Formschicht montiert sind.
    21. 21. Multichipsystem nach Ausführungsform 1, ferner umfassend eine erste Formschicht, wobei die Schnittstellenleiste in der ersten Formschicht eingekapselt ist, der Logikchip auf der Oberseite der ersten Formschicht montiert ist und die Vielzahl von Speicherchips auf der Oberseite der zweiten Formschicht montiert ist.
    22. 22. Speichersystem, umfassend:
      • einen ersten Logik-Die, der mit einem zweiten Logik-Die gekoppelt ist;
      • eine erste Gruppe von seitlich getrennten Speicherchips, die mit dem ersten Logik-Die verbunden sind; und
      • eine zweite Gruppe seitlich getrennter Speicherchips, die mit dem zweiten Logik-Die verbunden sind.
    23. 23. Speichersystem nach Ausführungsform 22, wobei sich der erste und der zweite Logik-Die eine gleiche Siliziumschicht teilen und mit einem On-Chip-Routing verbunden sind.
    24. 24. Speichersystem nach Ausführungsform 22, wobei der erste und der zweite Logik-Die diskrete Chips sind und mit einer gemeinsamen Verdrahtungsschicht verbunden sind.
    25. 25. Speichersystem nach Ausführungsform 24, wobei die gemeinsam genutzte Verdrahtungsschicht eine Siliziumbrücke umfasst, die den ersten und den zweiten Logik-Die verbindet.
    26. 26. Speichersystem nach Ausführungsform 25, wobei die Siliziumbrücke aktives Silizium umfasst.
    27. 27. Speichersystem nach Ausführungsform 22, wobei der erste Logik-Die ein erster Logikchip ist und der zweite Logikchip ein zweiter Logikchip ist und die ersten und zweiten Logikchips mit einer Kommunikationsleiste verbunden sind.
    28. 28. Speichersystem nach Ausführungsform 27, wobei die Kommunikationsleiste einen Deserialisierer, einen Serialisierer und eine Vielzahl von Repeatern zwischen dem Deserialisierer und dem Serialisierer umfasst.
    29. 29. Speichersystem nach Ausführungsform 27, wobei die Kommunikationsleiste eine diskrete aktive Komponente und eine diskrete Kopfkomponente, die in einer Isolierschicht eingekapselt sind, und eine Routingschicht, die diskrete aktive Komponente und die diskrete Kopfkomponente verbindet, umfasst.
    30. 30. Speichersystem nach Ausführungsform 28, ferner umfassend eine Routingschicht auf den ersten und zweiten Logikchips und wobei die Kommunikationsleiste auf der Routingschicht seitlich neben einer Vielzahl von Lot-Bumps montiert ist.
    31. 31. Speichersystem, umfassend:
      • einen ersten Logikchip und einen zweiten Logikchip;
      • eine Kommunikationsleiste, die den ersten und den zweiten Logikchip koppelt;
      • eine erste Speicherleiste, die mit dem ersten Logikchip gekoppelt ist;
      • eine zweite Speicherleiste, die mit dem zweiten Logikchip gekoppelt ist; und
      • eine erste Gruppe von seitlich getrennten Speicherchips, die mit der ersten Speicherleiste gekoppelt sind; und
      • eine zweite Gruppe von seitlich getrennten Speicherchips, die mit der zweiten Speicherleiste gekoppelt sind.
    32. 32. Speichersystem nach Ausführungsform 31, ferner umfassend eine dritte Speicherleiste, eine dritte Gruppe von seitlich getrennten Speicherchips, die mit der dritten Speicherleiste gekoppelt sind, und eine Brücke, die die zweite Speicherleiste mit der dritten Speicherleiste koppelt.
    33. 33. Speichersystem nach Ausführungsform 31, wobei die ersten und zweiten Logikchips und die erste und die zweite Gruppe seitlich getrennter Speicherchips auf einem Substrat montiert sind.
    34. 34. Speichersystem nach Ausführungsform 33, wobei das Substrat mit einer Platine mit einer Flex-Schaltung gekoppelt ist.
    35. 35. Multichipsystem nach Ausführungsform 33, wobei das Substrat durch einen zusammengesetzten Wärmeausdehnungskoeffizienten (CTE) gekennzeichnet ist, der eine Übereinstimmung innerhalb von +/-4 ppm/C eines effektiven CTE einer zusammengesetzten Topologie auf dem Substrat einschließlich der ersten und zweiten Logikchips, der ersten und der zweiten Gruppe seitlich getrennter Speicherchips, der Kommunikationsleiste und der ersten und zweiten Speicherleisten aufweist.
    36. 36. Speichersystem nach Ausführungsform 33, wobei die ersten und zweiten Speicherleisten auf dem Substrat montiert sind.
    37. 37. Speichersystem nach Ausführungsform 31, das ferner eine erste Formschicht umfasst, wobei die ersten und zweiten Speicherleisten in der ersten Formschicht eingekapselt sind, die ersten und zweiten Logikchips auf der Oberseite der ersten Formschicht montiert sind und die erste und die zweite Gruppe seitlich getrennter Speicherchips auf der Oberseite der ersten Formschicht montiert sind.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • US 62/656584 [0001]

Claims (16)

  1. Multichip-System, umfassend: einen ersten Chip (104); eine Schnittstellenleiste (150, 160, 1500), die mit dem ersten Chip gekoppelt ist; und einen zweiten Chip (104, 102), der mit der Schnittstellenleiste entlang einer Längsrichtung der Schnittstellenleiste gekoppelt ist; und einen dritten Chip (104, 102), der mit der Schnittstellenleiste entlang einer Längslänge der Schnittstellenleiste gekoppelt ist, wobei der zweite Chip mit der Schnittstellenleiste entlang der Längsrichtung der Schnittstellenleiste weiter vom ersten Chip entfernt ist als der dritte Chip; wobei die Schnittstellenleiste eine Routing-Schicht (180, 1510) umfasst, die sich über einen wesentlichen Teil einer Längsrichtung der Schnittstellenleiste erstreckt, und die Routing-Schicht der Schnittstellenleiste eine Vielzahl von Metallschichten einschließlich einer unteren Verdrahtungsschicht (MA) und einer oberen Verdrahtungsschicht (MD) umfasst; und wobei der zweite Chip mit dem ersten Chip über einen ersten Draht elektrisch gekoppelt ist, der in der oberen Verdrahtungsschicht über eine Strecke in Längsrichtung verläuft, und der dritte Chip mit dem ersten Chip über einen zweiten Draht in der unteren Verdrahtungsschicht elektrisch gekoppelt ist.
  2. Multichip-System nach Anspruch 1, wobei: die obere Verdrahtungsschicht durch eine breitere Verdrahtung als die untere Verdrahtungsschicht gekennzeichnet ist; und der erste Draht breiter ist als der zweite Draht.
  3. Multichip-System nach Anspruch 1, wobei die Schnittstellenleiste (150, 160, 1500) eine diskrete Kopfkomponente (170) und eine oder mehrere diskrete aktive Komponenten (176) umfasst, wobei die diskrete Kopfkomponente und die eine oder mehreren diskreten aktiven Komponenten elektrisch mit der Routing-Schicht (180) gekoppelt sind.
  4. Multichip-System nach Anspruch 1, wobei die Schnittstellenleiste eine optische Zwischenverbindungsleiste ist.
  5. Multichip-System nach Anspruch 4, wobei die optische Zwischenverbindungsleiste eine elektrisch-optische Wandlerkomponente (1852) und eine optisch-elektrische Wandlerkomponente (1854) einschließt.
  6. Multichip-System nach Anspruch 1, ferner umfassend: ein Substrat (120), das eine zweite Routing-Schicht (125) einschließt, und eine hochdichte Brücke (2900) innerhalb der zweiten Routing-Schicht; wobei der erste Chip (104) auf der zweiten Routing-Schicht angebracht ist, die Schnittstellenleiste (150) auf der zweiten Routing-Schicht angebracht ist und der erste Chip und die Schnittstellenleiste elektrisch mit der hochdichten Brücke innerhalb der zweiten Routing-Schicht gekoppelt sind.
  7. Multichip-System nach Anspruch 6, wobei die hochdichte Brücke eine aktive Vorrichtung einschließt.
  8. Multichip-System nach Anspruch 6, wobei eine zusätzliche Vielzahl von Chips (102) auf der zweiten Routing-Schicht (125) angebracht und elektrisch mit der Schnittstellenleiste mit Routing in der zweiten Routing-Schicht gekoppelt ist.
  9. Multichip-System nach Anspruch 6, wobei das Substrat durch einen zusammengesetzten Wärmeausdehnungskoeffizienten (WAK) gekennzeichnet ist, der innerhalb von +/- 4 ppm/C an einen effektiven WAK einer zusammengesetzten Topologie angepasst ist, die den ersten Chip, die Schnittstellenleiste und den zweiten Chip einschließt.
  10. Multichip-System nach Anspruch 9, wobei das Substrat mit einer Platine (106) mit einer flexiblen Schaltung (112) gekoppelt ist.
  11. Multichip-System nach Anspruch 1, ferner umfassend: ein Substrat (120), das eine zweite Routing-Schicht (125) einschließt; wobei der erste Chip (104) auf der zweiten Routing-Schicht angebracht ist, die Schnittstellenleiste (150) auf der zweiten Routing-Schicht angebracht ist und der erste Chip und die Schnittstellenleiste elektrisch mit der zweiten Routing-Schicht gekoppelt sind.
  12. Multichip-System nach Anspruch 11, wobei der zweite Chip (102), der dritte Chip (102) und eine zusätzliche Vielzahl von Chips (1020) auf der zweiten Routing-Schicht angebracht und über die zweite Routing-Schicht elektrisch mit der Schnittstellenleiste gekoppelt sind.
  13. Multichip-System nach Anspruch 12, wobei das Substrat durch einen zusammengesetzten Wärmeausdehnungskoeffizienten (WAK) gekennzeichnet ist, der innerhalb von +/- 4 ppm/C an einen effektiven WAK einer zusammengesetzten Topologie auf dem Substrat angepasst ist, die den ersten Chip, die Schnittstellenleiste und den zweiten Chip einschließt.
  14. Multichip-System nach Anspruch 13, wobei das Substrat mit einer Platine (106) mit einer flexiblen Schaltung (112) gekoppelt ist.
  15. Multichip-System nach Anspruch 1, ferner umfassend: eine untere Umverteilungsschicht (RDL) (3102); eine erste Formschicht (3110) auf der unteren RDL, wobei die Schnittstellenleiste (150) in der ersten Formschicht eingekapselt ist; eine zweite Formschicht (3120) auf der ersten Formschicht, wobei der erste Chip (104) in der zweiten Formschicht eingekapselt ist; und wobei der zweite Chip, der dritte Chip und eine zusätzliche Vielzahl von Chips auf der zweiten Formschicht angebracht sind.
  16. Multichip-System nach Anspruch 1, ferner umfassend eine erste Formschicht (3110), wobei die Schnittstellenleiste (3110) in der ersten Formschicht eingekapselt ist, der erste Chip (104) oben auf der ersten Formschicht angebracht ist und der zweite Chip (102) und eine zusätzliche Vielzahl von Chips (102) oben auf der zweiten Formschicht (3120) angebracht sind.
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Families Citing this family (37)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11120884B2 (en) 2015-09-30 2021-09-14 Sunrise Memory Corporation Implementing logic function and generating analog signals using NOR memory strings
US10742217B2 (en) 2018-04-12 2020-08-11 Apple Inc. Systems and methods for implementing a scalable system
US10700094B2 (en) 2018-08-08 2020-06-30 Xcelsis Corporation Device disaggregation for improved performance
US11336559B2 (en) * 2018-08-21 2022-05-17 Intel Corporation Fast-lane routing for multi-chip packages
US20200098725A1 (en) * 2018-09-26 2020-03-26 Intel Corporation Semiconductor package or semiconductor package structure with dual-sided interposer and memory
US20190157253A1 (en) * 2019-01-22 2019-05-23 Intel Corporation Circuit Systems Having Memory Modules With Reverse Orientations
KR20210059417A (ko) * 2019-11-15 2021-05-25 삼성전자주식회사 보강 구조물을 갖는 반도체 패키지
WO2021127218A1 (en) 2019-12-19 2021-06-24 Sunrise Memory Corporation Process for preparing a channel region of a thin-film transistor
US11735572B2 (en) * 2019-12-20 2023-08-22 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated circuit package and method forming same
TWI795700B (zh) * 2019-12-20 2023-03-11 台灣積體電路製造股份有限公司 積體電路封裝及其形成方法
CN115362436A (zh) * 2020-02-07 2022-11-18 日升存储公司 准易失性系统级存储器
CN115413367A (zh) 2020-02-07 2022-11-29 日升存储公司 具有低有效延迟的高容量存储器电路
US11561911B2 (en) 2020-02-24 2023-01-24 Sunrise Memory Corporation Channel controller for shared memory access
US11507301B2 (en) 2020-02-24 2022-11-22 Sunrise Memory Corporation Memory module implementing memory centric architecture
US11804469B2 (en) 2020-05-07 2023-10-31 Invensas Llc Active bridging apparatus
KR20210153394A (ko) 2020-06-10 2021-12-17 삼성전자주식회사 반도체 패키지 및 반도체 패키지의 제조 방법
KR20220001643A (ko) * 2020-06-30 2022-01-06 삼성전자주식회사 반도체 패키지
US11735515B2 (en) 2020-06-30 2023-08-22 Taiwan Semiconductor Manufacturing Company, Ltd. Method for low-cost, high-bandwidth monolithic system integration beyond reticle limit
US20220051989A1 (en) * 2020-08-12 2022-02-17 Advanced Micro Devices, Inc. Mixed density interconnect architectures using hybrid fan-out
US11704271B2 (en) * 2020-08-20 2023-07-18 Alibaba Group Holding Limited Scalable system-in-package architectures
US11392448B2 (en) * 2020-10-20 2022-07-19 Micron Technology, Inc. Payload parity protection for a synchronous interface
CN112732631A (zh) * 2020-12-25 2021-04-30 南京蓝洋智能科技有限公司 一种小芯片间的数据传输方法
US11810640B2 (en) 2021-02-10 2023-11-07 Sunrise Memory Corporation Memory interface with configurable high-speed serial data lanes for high bandwidth memory
US11862481B2 (en) * 2021-03-09 2024-01-02 Apple Inc. Seal ring designs supporting efficient die to die routing
US11791233B1 (en) 2021-08-06 2023-10-17 Kepler Computing Inc. Ferroelectric or paraelectric memory and logic chiplet with thermal management in a multi-dimensional packaging
CN113380783B (zh) * 2021-08-11 2021-11-19 新华三半导体技术有限公司 一种集成电路封装结构及网络芯片
US11765838B2 (en) 2021-08-20 2023-09-19 Apple Inc. Right angle sidewall and button interconnects for molded SiPs
CN113505091B (zh) * 2021-09-10 2021-12-14 西安紫光国芯半导体有限公司 一种基于sedram的堆叠式器件以及堆叠式系统
US11862557B2 (en) * 2021-09-23 2024-01-02 Apple Inc. Selectable monolithic or external scalable die-to-die interconnection system methodology
US20230095914A1 (en) * 2021-09-24 2023-03-30 Intel Corporation Test and debug support with hbi chiplet architecture
WO2023050382A1 (zh) * 2021-09-30 2023-04-06 华为技术有限公司 芯片及电子设备
WO2023165729A1 (en) * 2022-03-01 2023-09-07 Graphcore Limited Dram module with data routing logic
US20230299007A1 (en) * 2022-03-16 2023-09-21 Apple Inc. Scalable Large System Based on Organic Interconnect
US11835777B2 (en) * 2022-03-18 2023-12-05 Celestial Ai Inc. Optical multi-die interconnect bridge (OMIB)
US20230411297A1 (en) * 2022-06-15 2023-12-21 Google Llc Active Silicon D2D Bridge
CN115617739B (zh) * 2022-09-27 2024-02-23 南京信息工程大学 一种基于Chiplet架构的芯片及控制方法
US11984391B1 (en) * 2023-10-13 2024-05-14 Auradine, Inc. Circuit board assembly having circuit board with adjacent chips immersed in dielectric liquid and method of making the same

Family Cites Families (62)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5276893A (en) * 1989-02-08 1994-01-04 Yvon Savaria Parallel microprocessor architecture
US5619719A (en) * 1994-08-19 1997-04-08 Lucent Technologies Inc. Reduced inter-module circuit path crossovers on circuit boards mounting plural multi-chip modules, through rearranging the north-south-east-west interconnection interfaces of a given module and through selective rotation of each module
US5781258A (en) 1996-06-13 1998-07-14 Rainbow Displays, Inc. Assembling and sealing large, hermetic and semi-hermetic, h-tiled, flat-paneled displays
US6845184B1 (en) * 1998-10-09 2005-01-18 Fujitsu Limited Multi-layer opto-electronic substrates with electrical and optical interconnections and methods for making
US6611050B1 (en) * 2000-03-30 2003-08-26 International Business Machines Corporation Chip edge interconnect apparatus and method
JP2003243604A (ja) 2002-02-13 2003-08-29 Sony Corp 電子部品及び電子部品の製造方法
US7154175B2 (en) * 2004-06-21 2006-12-26 Intel Corporation Ground plane for integrated circuit package
US20080128897A1 (en) * 2006-12-05 2008-06-05 Tong Wa Chao Heat spreader for a multi-chip package
US8222079B2 (en) 2007-09-28 2012-07-17 International Business Machines Corporation Semiconductor device and method of making semiconductor device
US8679861B2 (en) 2007-11-29 2014-03-25 International Business Machines Corporation Semiconductor chip repair by stacking of a base semiconductor chip and a repair semiconductor chip
US7619441B1 (en) 2008-03-03 2009-11-17 Xilinx, Inc. Apparatus for interconnecting stacked dice on a programmable integrated circuit
US9064936B2 (en) 2008-12-12 2015-06-23 Stats Chippac, Ltd. Semiconductor device and method of forming a vertical interconnect structure for 3-D FO-WLCSP
US20100258952A1 (en) * 2009-04-08 2010-10-14 Interconnect Portfolio Llc Interconnection of IC Chips by Flex Circuit Superstructure
JP2010271302A (ja) * 2009-04-24 2010-12-02 Seiko Epson Corp Ｍｅｍｓセンサー、ｍｅｍｓセンサーの製造方法、および電子機器
US8555096B2 (en) * 2009-08-07 2013-10-08 Advanced Processor Architectures, Llc Method and apparatus for selectively placing components into a sleep mode in response to loss of one or more clock signals or receiving a command to enter sleep mode
US8288854B2 (en) 2010-05-19 2012-10-16 Advanced Semiconductor Engineering, Inc. Semiconductor package and method for making the same
US8890332B2 (en) * 2010-07-29 2014-11-18 Mosys, Inc. Semiconductor chip layout with staggered Tx and Tx data lines
US8502372B2 (en) 2010-08-26 2013-08-06 Lsi Corporation Low-cost 3D face-to-face out assembly
JP5677062B2 (ja) 2010-12-10 2015-02-25 キヤノン株式会社 電子機器
US8587101B2 (en) 2010-12-13 2013-11-19 International Rectifier Corporation Multi-chip module (MCM) power quad flat no-lead (PQFN) semiconductor package utilizing a leadframe for electrical interconnections
US20130141442A1 (en) * 2011-12-06 2013-06-06 John W. Brothers Method and apparatus for multi-chip processing
KR20130124858A (ko) 2012-05-07 2013-11-15 삼성전자주식회사 반도체 패키지
US8835228B2 (en) 2012-05-22 2014-09-16 Invensas Corporation Substrate-less stackable package with wire-bond interconnect
US9082808B2 (en) * 2012-06-05 2015-07-14 Oracle International Corporation Batch process for three-dimensional integration
US8975726B2 (en) 2012-10-11 2015-03-10 Taiwan Semiconductor Manufacturing Company, Ltd. POP structures and methods of forming the same
US8946900B2 (en) 2012-10-31 2015-02-03 Intel Corporation X-line routing for dense multi-chip-package interconnects
US9065722B2 (en) * 2012-12-23 2015-06-23 Advanced Micro Devices, Inc. Die-stacked device with partitioned multi-hop network
US9837231B2 (en) * 2013-01-21 2017-12-05 Ubukata Industries Co., Ltd. Thermal switch, method of manufacturing the same and device for adjusting height of movable contact
KR102110984B1 (ko) * 2013-03-04 2020-05-14 삼성전자주식회사 적층형 반도체 패키지
US9106229B1 (en) 2013-03-14 2015-08-11 Altera Corporation Programmable interposer circuitry
US8901748B2 (en) 2013-03-14 2014-12-02 Intel Corporation Direct external interconnect for embedded interconnect bridge package
US9312198B2 (en) * 2013-03-15 2016-04-12 Intel Deutschland Gmbh Chip package-in-package and method thereof
US8723329B1 (en) * 2013-03-15 2014-05-13 Invensas Corporation In-package fly-by signaling
JP2014236188A (ja) 2013-06-05 2014-12-15 イビデン株式会社 配線板及びその製造方法
US9263370B2 (en) * 2013-09-27 2016-02-16 Qualcomm Mems Technologies, Inc. Semiconductor device with via bar
US9642259B2 (en) 2013-10-30 2017-05-02 Qualcomm Incorporated Embedded bridge structure in a substrate
US9275955B2 (en) 2013-12-18 2016-03-01 Intel Corporation Integrated circuit package with embedded bridge
KR101605610B1 (ko) 2014-04-17 2016-03-22 앰코 테크놀로지 코리아 주식회사 반도체 디바이스의 제조 방법 및 이에 따른 반도체 디바이스
KR20150135611A (ko) 2014-05-22 2015-12-03 에스케이하이닉스 주식회사 멀티 칩 패키지 및 제조 방법
US20150364422A1 (en) 2014-06-13 2015-12-17 Apple Inc. Fan out wafer level package using silicon bridge
US9385110B2 (en) 2014-06-18 2016-07-05 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method
US9666559B2 (en) 2014-09-05 2017-05-30 Invensas Corporation Multichip modules and methods of fabrication
US10209464B2 (en) * 2014-10-17 2019-02-19 Cisco Technology, Inc. Direct printed circuit routing to stacked opto-electrical IC packages
US20160141234A1 (en) 2014-11-17 2016-05-19 Qualcomm Incorporated Integrated device package comprising silicon bridge in photo imageable layer
US9379090B1 (en) * 2015-02-13 2016-06-28 Qualcomm Incorporated System, apparatus, and method for split die interconnection
US9633974B2 (en) 2015-03-04 2017-04-25 Apple Inc. System in package fan out stacking architecture and process flow
US9659907B2 (en) 2015-04-07 2017-05-23 Apple Inc. Double side mounting memory integration in thin low warpage fanout package
US10074630B2 (en) 2015-04-14 2018-09-11 Amkor Technology, Inc. Semiconductor package with high routing density patch
US9601471B2 (en) 2015-04-23 2017-03-21 Apple Inc. Three layer stack structure
JP6792322B2 (ja) 2015-05-12 2020-11-25 昭和電工マテリアルズ株式会社 半導体装置及び半導体装置の製造方法
US9368450B1 (en) 2015-08-21 2016-06-14 Qualcomm Incorporated Integrated device package comprising bridge in litho-etchable layer
US9768145B2 (en) * 2015-08-31 2017-09-19 Taiwan Semiconductor Manufacturing Company, Ltd. Methods of forming multi-die package structures including redistribution layers
US10049953B2 (en) 2015-09-21 2018-08-14 Taiwan Semiconductor Manufacturing Company, Ltd. Method of manufacturing an integrated fan-out package having fan-out redistribution layer (RDL) to accommodate electrical connectors
US10483250B2 (en) 2015-11-04 2019-11-19 Intel Corporation Three-dimensional small form factor system in package architecture
US9837391B2 (en) * 2015-12-11 2017-12-05 Intel Corporation Scalable polylithic on-package integratable apparatus and method
WO2017111903A1 (en) 2015-12-21 2017-06-29 Intel Corporation Integrating system in package (sip) with input/output (io) board for platform miniaturization
US9576933B1 (en) 2016-01-06 2017-02-21 Inotera Memories, Inc. Fan-out wafer level packaging and manufacturing method thereof
KR102019352B1 (ko) 2016-06-20 2019-09-09 삼성전자주식회사 팬-아웃 반도체 패키지
US10833052B2 (en) 2016-10-06 2020-11-10 Micron Technology, Inc. Microelectronic package utilizing embedded bridge through-silicon-via interconnect component and related methods
KR101983186B1 (ko) 2016-12-16 2019-05-28 삼성전기주식회사 팬-아웃 반도체 패키지
TWM548889U (zh) * 2017-04-26 2017-09-11 宏濂科技股份有限公司 埋入式基板封裝結構
US10742217B2 (en) 2018-04-12 2020-08-11 Apple Inc. Systems and methods for implementing a scalable system

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