KR20240010099A - 스케일러블 시스템을 구현하기 위한 시스템들 및 방법들 - Google Patents

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KR20240010099A
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logic
edge
bar
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산재이 대브럴
바햇틴 키릭
지에-후아 자오
쿤종 후
석-규 류
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애플 인크.
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Abstract

모듈형 스케일링을 위한 다중-칩 시스템들(100) 및 구조들이 설명된다. 일부 실시예들에서, 인접한 칩들(102, 104)을 커플링시키기 위해 인터페이싱 바(150)가 활용된다. 예컨대, 통신 바(150)는 로직 칩들(104)을 커플링시키기 위해 활용될 수 있고, 메모리 바(150)는 다수의 메모리 칩들(102)을 로직 칩(104)에 커플링시키기 위해 활용될 수 있다.

Description

스케일러블 시스템을 구현하기 위한 시스템들 및 방법들{SYSTEMS AND METHODS FOR IMPLEMENTING A SCALABLE SYSTEM}
관련 출원
본 출원은 본원에 인용에 의해 포함된 2018년 4월 12일자로 출원된 미국 가출원 제62/656,584호의 우선권을 주장한다.
기술분야
본원에서 설명되는 실시예들은 스케일러블(scalable) 시스템들에 관한 것으로, 보다 상세하게는, 스케일러블 로직 및 모듈형 메모리에 관한 것이다.
스케일러블 시스템들은, 실용적이고 비용 효과적인 방법으로 증가될 수 있는 로직과 메모리 둘 모두를 요구한다. 추가로, 이들은, 시스템 요건에 따라, 연산, 메모리 대역폭, 및 메모리 용량 튜닝을 허용하도록, 로직 및 메모리 스케일링을 독립적이고 합리적으로 허용해야 한다. 동적 랜덤 액세스 메모리(DRAM)는 오랫동안 컴퓨터 및 전자장치 산업들을 위한 범용 제품이었다. 데스크톱 컴퓨터들, 모바일 전자장치 디바이스들, 데이터 센터들, 및 네트워킹 플랫폼들에 걸친 범위의 다수의 엔드 마켓 애플리케이션들로 인해, 특정 요건들, 이를테면, 대역폭, 용량, 전력, 레이턴시, 및 풋프린트에 따라 경쟁하는 메모리 플랫폼들이 급속하게 개발되었다. 그러나, 하나의 파라미터를 증가시키는 것은 종종, 다른 파라미터들의 트레이드오프들을 겪게 된다. 예컨대, DRAM 대역폭을 증가시키는 것은 종종, 다른 파라미터들에서의 페널티를 수반한다.
저전력 더블 데이터 레이트(LPDDR) 표준들은, 성능 및 용량 요건들을 충족시키기 위해, 모바일 전자장치를 포함하는 다양한 마켓들에 걸쳐 오랫동안 채택되어 왔다. LPDDR 플랫폼들 및 차세대들(LPDDR-x)은 일반적으로, 중앙 프로세싱 유닛(CPU) 및/또는 그래픽 프로세싱 유닛(GPU)을 포함할 수 있는 시스템 온 칩(SOC) 주위의 메모리 칩들 또는 패키지들의 배열을 포함한다. 증가된 대역폭에 대한 요구들을 충족시키기 위해, 고 대역폭 메모리(HBM) 및 하이브리드 메모리 큐브(HMC)와 같은 적층형 DRAM 다이들을 포함하는 다양한 3D 솔루션들이 제안되었다.
도 1은 시스템-온-칩 주위에 배열된 복수의 메모리 칩들의 개략적인 평면도이다.
도 2는 실시예에 따른, 스케일링된 로직을 갖는 멀티-칩 시스템의 개략적인 평면도이다.
도 3은 실시예에 따른, 스케일링된 로직을 갖는 다중-칩 시스템의 개략적인 평면도 및 측면도를 포함한다.
도 4는 실시예에 따른, 온-칩 다이-대-다이 라우팅을 갖는 스케일링된 로직 다이(logic die)의 개략적인 평면도이다.
도 5는 실시예에 따른, 2.5D 칩-대-칩 라우팅을 갖는 스케일링된 로직의 개략적인 평면도이다.
도 6은 실시예에 따른, 2.5D 칩-대-칩 라우팅 및 브리지를 갖는 스케일링된 로직의 개략적인 평면도이다.
도 7은 실시예에 따른, 온-칩 다이-대-다이 라우팅과 2.5D 칩-대-칩 라우팅의 하이브리드를 갖는 스케일링된 로직의 개략적인 평면도이다.
도 8은 실시예에 따른, 증가된 주연부를 갖는 로직의 모듈형 스케일링의 개략적인 평면도이다.
도 9는 실시예에 따른, 스케일링된 로직 연결성의 개략적인 평면도이다.
도 10a는 실시예에 따른 로직 연결성 오버헤드의 개략적인 평면도이다.
도 10b는 실시예에 따른 스케일링된 로직 연결성 오버헤드의 개략적인 평면도이다.
도 11a는 실시예에 따른 로직 연결성 오버헤드의 개략적인 평면도이다.
도 11b는 실시예에 따른, 통신 바(communication bar)를 갖는 스케일링된 로직 연결성 오버헤드의 개략적인 평면도이다.
도 12a는 실시예에 따른, 통신 바를 갖는 로직 칩들의 3D 스케일링의 개략적인 평면도이다.
도 12b는 실시예에 따른, 통신 바를 갖는 로직 칩들의 평면 스케일링의 개략적인 평면도이다.
도 13은 실시예에 따른, 높은 용량 및 스케일링된 로직 및 메모리를 갖는 다중-칩 시스템의 개략적인 평면도이다.
도 14는 실시예에 따른, 스케일링된 로직 및 메모리, 및 짧은 로직 연결성을 갖는 다중-칩 시스템의 개략적인 평면도이다.
도 15는 실시예에 따른 인터페이싱 바(interfacing bar) 금속 와이어링 층들의 개략적인 측단면도이다.
도 16은 실시예에 따른, 다이-대-다이 라우팅을 갖는 스케일링된 시스템의 개략적인 평면도이다.
도 17은 실시예에 따른 인터페이싱 바 라우팅의 개략적인 평면도이다.
도 18a는 실시예에 따른, 인터페이싱 바 및 라우팅의 개략적인 측단면도 및 평면도이다.
도 18b는 실시예에 따른, BGA 측 탑재된 인터페이싱 바의 개략적인 측단면도이다.
도 18c는 실시예에 따른 광학 통신 바의 개략적인 평면도이다.
도 19는 실시예에 따른, 해머헤드 형상을 갖는 인터페이싱 바의 개략적인 평면도이다.
도 20은 실시예에 따른, 재위치된 다이 로직을 포함하는 인터페이싱 바의 개략적인 평면도이다.
도 21은 실시예에 따른 인터페이싱 바 능동 영역의 개략적인 평면도이다.
도 22는 실시예에 따른, 다수의 별개의 능동 컴포넌트들을 갖는 인터페이싱 바의 개략적인 평면도 및 측단면도이다.
도 23은 실시예에 따른, 메모리 바 브리지를 포함하는 스케일링된 시스템의 개략적인 평면도이다.
도 24는 실시예에 따른, 연장 영역을 포함하는 스케일링된 시스템의 개략적인 평면도이다.
도 25 및 도 26은 실시예들에 따른, 상이한 폼 팩터들을 갖는 인터페이싱 바들의 개략적인 평면도들이다.
도 27은 실시예에 따른, 별개의 능동 및 헤드 구역들을 갖는 인터페이싱 바의 개략적인 평면도 및 측단면도이다.
도 28은 실시예에 따른, 인터페이싱 바 패키지의 개략적인 평면도 및 측단면도이다.
도 29a는 실시예에 따른, 로직 칩을 메모리 바에 연결하는 브리지를 갖는 스케일링된 시스템의 개략적인 평면도이다.
도 29b는 실시예에 따른, 도 29a의 스케일링된 시스템의 개략적인 측단면도이다.
도 30은 실시예에 따른, 로직 칩을 메모리 바에 연결하는 보드 라우팅을 갖는 스케일링된 시스템의 개략적인 평면도이다.
도 31a는 실시예에 따른, 패키지 온 패키지 스케일링된 시스템의 개략적인 평면도이다.
도 31b 및 도 31c는 실시예에 따른, 다양한 패키지 온 패키지 스케일링된 시스템들의 개략적인 측단면도들이다.
도 32a는 실시예에 따른 3D 스케일링된 시스템의 개략적인 평면도이다.
도 32b는 실시예에 따른 도 32a의 라인 B-B를 따라 취해진 개략적인 측단면도이다.
실시예들은 모듈형 스케일링을 위한 다중-칩 시스템들 및 구조들을 설명한다. 일부 실시예들에서, 인접한 칩들을 커플링시키기 위해 인터페이싱 바가 활용된다. 일 양태에서, 인터페이싱 바는 칩-대-칩 연결 및 전체 용량을 위해 이용가능한 주연부를 증가시킬 수 있다. 다른 양태에서, 인터페이싱 바들은 완화된 레이턴시로 칩-대-칩 통신의 증가된 대역폭에 활용될 수 있다.
일 구현예에서, 인터페이싱 바가 로직 칩들 사이의 통신 바로서 활용될 수 있다. 그러한 구현예에서, 인터페이싱 바는 통신, 대역폭 충족, 전력, 레이턴시, 및 비용 목표들을 향해 지향될 수 있다. 시스템 온 칩(SOC)과 같은 로직 칩들은 중앙 프로세싱 유닛(CPU) 또는 그래픽 프로세싱 유닛(GPU)을 포함할 수 있다. 부가하여, 로직 칩 주연부는 메모리 집적 및 다른 인/아웃(I/O)을 다른 디바이스들로 인에이블하도록 포맷될 수 있다. 인터페이싱 바들은 통신 기능과 호환가능한 금속 스택들 및 로직(예컨대, 트랜지스터 타입들)을 지원할 수 있다. 인터페이싱 바들은 칩 온 웨이퍼(CoW) 및 2.5D 패키징 기법들을 포함하는 다양한 구성들로 패키징될 수 있다. CoW는 또한, 예컨대, 2.5D 또는 3D 배열일 수 있다. 여기서, 개별 칩들은 함께 본딩되거나(칩-대-칩), 또는 인터포저(interposer)(칩-인터포저-칩)에 본딩된다. 접합 기술들은 마이크로-범프들(고밀도 I/O), 또는 ACF, 또는 매우 밀도가 높은 IO를 지지하는 하이브리드 본딩(금속-금속), 또는 심지어 광학기일 수 있다. 개별 칩들 대신에, 웨이퍼 대 웨이퍼(W2W) 본딩이 또한 가능하며, 애플리케이션에 따라 사용될 수 있다. 예컨대, CoW는 지지 웨이퍼 상에 탑재된 칩보다 더 큰 지지 웨이퍼 또는 패널의 싱귤레이팅된 영역을 수반할 수 있는 한편, W2W는 싱귤레이팅된 웨이퍼들 또는 패널들의 동일한 영역들을 수반할 수 있다. 2.5D 패키징은 2개의 칩들 사이의 보다 작은 고밀도 상호연결부 연결을 사용할 수 있다. 2.5D 패키징을 위해 사용되는 칩렛들은 인터페이싱 바들로서 배열된, 보다 짧은 길이의 수동 브리지 또는 더 긴 길이일 수 있다. 이들 인터페이싱 바들은 대역폭, 전력, 복잡성, 열 및 전력 전달, 및 다른 아키텍처 요건들을 밸런싱하기 위한 옵션들을 제공한다. 추가로, 인터페이싱 바는 활성 실리콘(또는 GaAs와 같은 다른 디바이스 기술)일 수 있다. 인터페이싱 바들은 또한, 몰딩 화합물에 봉지(encapsulate)될 수 있고, 선택적으로, 브리지들에 의한 다수의 컴포넌트 연결들을 포함할 수 있다. 따라서, 2.5D 패키징을 위해 활용되는 인터페이싱 바는 또한, 2.5D 패키징을 사용하여 개별적으로 형성 및 패키징될 수 있다. 더 큰 인터페이싱 바들은 또한, 기계적 응력 및 다른 조립 문제들을 관리하기 위해 기판들로의 조립에 특별한 요건들을 둘 수 있다. 칩과 인터페이싱 바 사이의 연결은 솔더(마이크로-범프), 또는 ACF, 및 하이브리드 본드들(금속-금속)을 사용하여 이루어질 수 있다. 일부 예시적인 구현들에서, CoW 통합은 마이크로-범프 또는 심지어 더 밀도가 높은 하이브리드 본딩을 사용하여 고밀도 I/O를 갖는 성능 로직을 위해 활용될 수 있다. 일부 구현들에서, CoW 통합은 인터포저와 실리콘 칩렛들의 하이브리드 본딩을 포함할 수 있다. 일부 실시예들에서, CoW 통합은 칩-유사 방식으로, BEOL(back-end-of-the-line) 상호연결부들과 연결된 실리콘 칩렛들을 포함할 수 있다. 예컨대, 실리콘 칩렛들은 부분 BEOL 빌드-업 구조 및 상호연결부들을 가질 수 있으며, 후속 제2 레벨 BEOL 빌드-업 구조는 실리콘 칩렛들을 칩-유사 방식으로 연결한다. 실리콘 칩렛들은 제2 레벨 BEOL 빌드-업 구조가 상부에 형성되는 무기 갭 충전(예컨대, 산화물) 재료에 매립될 수 있다. 일부 실시예들에서, 2.5D 패키징은 중간 대역폭 및 레이턴시 요건들을 갖는 칩 세트 광 기능들에 활용될 수 있다.
일 구현에서, 메모리 칩들의 그룹을 로직 칩에 커플링시키기 위해, 인터페이싱 바가 메모리 바로서 활용될 수 있다. 메모리 칩들의 그룹은 측방향으로 분리될 수 있다. 부가적으로, 측방향으로 분리된 메모리 칩들은 각각, 패키징될 수 있거나, 또는 다수의 다이들 또는 모듈을 갖는 다이 스택의 일부일 수 있다. 따라서, 실시예들에 따른 측방향으로 분리된 칩들은 측방향으로 분리된 패키지들, 다이 스택들, 또는 모듈들의 일부일 수 있다. 일 양태에서, 인터페이싱 바들은 로직 칩들이 LPDDR-x, DDR, HMB 등을 포함하는 다양한 타입의 DRAM 칩들과 통신할 수 있게 할 수 있다. 실시예들에 따르면, 메모리 칩들은 DRAM, 또는 LPDDR-x, DDR, HBM 등의 변형들로 제한되지 않는다. 마찬가지로, 로직 칩들은 SOC, CPU, GPU, 캐시들, 신호 프로세서들, 글루 로직 등과 같은(그러나 이에 제한되지는 않음) 다양한 기능들을 포함할 수 있고, 실리콘 또는 다른 기술(예컨대, GaAs)에 기초할 수 있다. 인터페이싱 바들은 메모리와 호환가능한 물리적 인터페이스(PHY)(예컨대, PHY 아날로그 및 PHY 디지털 제어기) 뿐만 아니라, 메모리 타입과 호환가능한 로컬 제어기들을 포함할 수 있다. 일부 구현들에서, 메모리 바들은 2.5D 패키지들, 다중-칩 모듈(MCM)들, 및 MCM 플러스 브리지와 같은 구성들로 패키징된다. 부가적으로, 메모리 바들은 L-형상과 같은 라우팅을 위한 다양한 형상들로 패키징될 수 있다.
실시예들에 따르면, 로직 및/또는 메모리의 모듈형 스케일링을 위한 구성들이 예시된다. 일 양태에서, 온-칩 리소스들은 로직 스케일링을 위해 활용될 수 있다. 예컨대, 동일한 실리콘 층 상의 다수의 다이들의 연결을 위해 온-칩 라우팅이 활용될 수 있다. 그러한 이용가능한 온-칩 리소스들은 고밀도, 낮은 전력 스케일링을 용이하게 할 수 있고, 부가적으로 CoW 기법들을 레버리징(leverage)할 수 있다.
다른 양태에서, 인터페이싱 바들은 로직-로직 다이 스케일링에 활용될 수 있다. 그러한 인터페이싱 바들 또는 통신 바들은 활성 실리콘을 포함할 수 있고, 로직 연결들을 위한 영역을 증가시킬 수 있고, 스케일링(예컨대, SOC + CPU + GPU + 기타)에 유연성을 제공할 수 있다. 다양한 비용 제어 구현들이 포함될 수 있다. 예컨대, 로직은 로직 칩들의 비용을 감소시키기 위해, 로직 칩으로부터 통신 바로 이동될 수 있다. 통신 바들은 또한, 전압 시프팅 능력을 제공할 수 있다. 부가적으로, 통신 바는 실리콘 비용을 감소시키기 위해, 별개의 연장 섹션 영역들, 테이퍼형 구조, 또는 해머헤드 구조를 포함할 수 있는데, 이는 웨이퍼당 더 많은 다이가 실현되기 때문이다.
다른 양태에서, 메모리 스케일링을 위해 로직 칩 주연부를 증가시키기 위해 인터페이싱 바들이 활용될 수 있다. 그러한 인터페이싱 바들 또는 메모리 바들은 큰 메모리 용량으로의 스케일링을 용이하게 할 수 있다. 부가적으로, 메모리 바들의 체인들이 용량을 더 증가시키기 위해 사용될 수 있다. 실시예들에 따르면, 금속 층 우선순위화 및 비닝은 레이턴시 관리를 위해, 특히, 로직 칩으로부터 더 멀리 위치된 메모리 칩들을 위해 활용될 수 있다. 통신 바들과 유사하게, 다양한 비용 제어 대책들이 포함될 수 있다. 중요하게는, 메모리 바들은 LPDDR-x, DDR, HBM 등을 포함하는 다양한 메모리 타입들과 호환가능할 수 있다. 일부 실시예들에서, 메모리 바는 물리적 인터페이스(PHY) 및 메모리(예컨대, DRAM) 제어기를 포함할 수 있다. 메모리 바들은 또한, 전압 시프팅 능력을 제공할 수 있다.
다양한 실시예들에서, 도면들을 참조하여 설명이 이루어진다. 그렇지만, 특정 실시예들은 이러한 특정 세부 사항들 중 하나 이상을 사용함이 없이, 또는 다른 알려진 방법들 및 구성들과 조합되어 실시될 수 있다. 이하의 설명에서, 실시예들의 완전한 이해를 제공하기 위해 특정 구성들, 치수들 및 프로세스들 등과 같은 많은 특정 세부 사항들이 기재된다. 다른 경우에, 잘 알려진 컴포넌트들, 반도체 프로세스들 및 제조 기법들은 실시예들을 불필요하게 불명료하게 하지 않기 위해 특별히 상세히 기술되지 않았다. 본 명세서 전반에 걸쳐 "일 실시예"에 대한 언급은 그 실시예와 관련되어 기술되는 특정 특징, 구조, 구성 또는 특성이 적어도 하나의 실시예에 포함된다는 것을 의미한다. 따라서, 본 명세서 전반에 걸쳐 다양한 곳에서 나오는 문구 "일 실시예에서"는 반드시 동일한 실시예를 지칭하지는 않는다. 또한, 특정 특징들, 구조들, 구성들 또는 특성들은 하나 이상의 실시예에서 임의의 적합한 방식으로 조합될 수 있다.
본 명세서에서 사용되는 바와 같은 용어들 "위에(above)", "위쪽에(over)" "에(to)", "사이에(between)" 및 "상에(on)"는 하나의 층의 다른 층들에 대한 상대 위치를 지칭할 수 있다. 다른 층 "위에", "위쪽에" 또는 "상에" 있는, 또는 다른 층"에" 접합되거나 그와 "접촉"되는 하나의 층은 다른 층과 직접 접촉할 수 있거나, 하나 이상의 개재하는 층들을 가질 수 있다. 층들 "사이의" 하나의 층은 그 층들과 직접 접촉할 수 있거나, 하나 이상의 개재하는 층들을 가질 수 있다.
도 1은 종래의 메모리 시스템에서 보드(106)(예컨대, 인쇄 회로 보드(PCB) 또는 다중-칩-모듈(MCM)) 상에서 로직 칩(104)(예컨대, SOC) 주위에 배열된 복수의 메모리 칩들(102)(예컨대, DRAM)의 개략적인 평면도이다. 그러한 시스템은 메모리 칩들(102)과의 제한된 로직 칩(104) 인터페이스 영역(예컨대, SOC의 주연부 길이)을 겪을 수 있다는 것이 관찰되었다. 이러한 제한된 영역/주변부는 시스템의 메모리 용량을 확장하는 능력을 제약할 수 있다. 보드(106)에 대한 로직 칩(104) 및/또는 메모리 칩들(102)의 직접적인 칩 부착이 열팽창 계수(coefficient of thermal expansion; CTE) 미스매칭으로 인해 문제가 될 수 있으며, 이는 더 조악한 피치 I/O 및 더 낮은 핀 카운트를 초래할 수 있다는 것이 부가적으로 관찰되었다.
도 2는 실시예에 따른, 스케일링된 로직을 갖는 다중-칩 시스템(100)의 개략적인 평면도이다. 그러한 구성은, CTE 매칭으로, 그리고 고도로 미스매칭된 기판(예컨대, 보드(106))에 대한 큰 실리콘(또는 인터포저)의 기계적 피닝 없이, 더 통상적인 메모리 시스템들의 상호연결 계층을 단순화할 수 있다. 게다가, 시스템은 로직 칩 주연부, 및 SOC와 메모리 칩 인터페이스를 증가시킬 수 있다. 예시된 실시예에서, 하나 이상의 로직 칩들(104)(예컨대, SOC) 및 메모리 칩들(102)은, CTE 매칭된 기판(120), 이를테면, 유리, 실리콘, 인터포저, 매칭된 금속 안정화된 기판, MCM 기판 등 상에 탑재될 수 있다. 이러한 CTE 매칭은 메모리 칩들(102) 및/또는 로직 칩들(104)의 더 미세한 피치 범핑 또는 이방성 전도성 막(ACF) 부착 뿐만 아니라, 더 큰 실리콘 칩 집적을 허용할 수 있다. 실리콘과의 근접한 CTE 매칭은, 예컨대, 유리, 실리콘, 또는 많은 무기물(예컨대, 유리) 함량을 갖는 유기물들에 의해 획득될 수 있다. 본원에서 사용되는 바와 같이, "CTE 매칭"이라는 용어는 상이한 성분들을 갖는 "복합 재료" 또는 "복합 토폴로지(composite topology)"의 "유효 CTE"가 다른 복합 재료의 유효 CTE 또는 다른 모놀리식 재료의 CTE와 매칭하는 것을 의미한다. 복합 재료 내부에서, 복합 재료의 성분들 각각은 이의 고유의 CTE 및 탄성 계수를 갖는다. 소위 "복합 재료"의 하나의 비-제한적인 예는 재료들의 다수의 층들을 갖는 MCM 기판일 수 있다. "복합 재료"의 다른 예는, 실리콘, 몰딩 화합물인 메모리(예컨대, DRAM) 칩 또는 패키지, 및 메모리 패키지 기판일 수 있다. 그러한 예에서, MCM 기판의 "유효 CTE"는 전체 MCM 휨을 최소화하기 위해 메모리 칩 또는 패키지의 유효 CTE와 매칭되도록 설계될 수 있다. 메모리 칩 또는 패키지는 또한, 기판 상의 "복합 토폴로지"로 간주될 수 있다. 더 큰 시스템 예에서, (예컨대, MCM) 기판의 상단 상의 모든 컴포넌트들은 하나의 "복합 토폴로지"로서 취급될 수 있다. 이러한 복합 토폴로지의 유효 CTE가 계산될 수 있고, MCM 기판은 복합 토폴로지의 유효 CTE와 매칭하는 유효 CTE를 갖도록 설계된다.
실시예들에 따르면, 기판은 기판 상의 복합 토폴로지의 유효 CTE의 +/- 4 ppm/C 또는 한층 더 구체적으로는 +/- 2 ppm/C 내에서 매칭되는 복합 열팽창 계수(CTE)를 특징으로 할 수 있다. 유효 CTE 및 CTE 매칭은 온도에 따라 좌우된다. 예컨대, 실리콘은 20℃에서 대략 2.6 ppm/C 의 CTE를 갖고, 250℃ 에서 대략 3.6 ppm/C의 CTE를 갖는다.
CTE 매칭의 예는 실리콘 지배적 복합 토폴로지에 대해 3 ppm/C에 가까운 패키지 기판(예컨대, MCM 기판)의 유효 CTE를 만드는 것이다. 이러한 경우, 유리 코어 및 다른 고 모듈러스 및 저 CTE 코어들이 MCM 또는 패키지 기판에 대한 적합한 옵션들이다. 실리콘 SOC와 다수의 메모리(예컨대, DRAM) 패키지들 둘 모두를 갖는 MCM 복합 토폴로지에 대해, MCM 기판의 상단 상의 복합 토폴로지의 전체 유효 CTE는 유한 엘리먼트 방법(FEM) 시뮬레이션을 사용하여 계산될 수 있다. 복합 토폴로지의 유효 CTE에 대한 전형적인 값들은 20℃ 내지 150℃의 온도 범위에서 3 ppm/C 내지 10 ppm/C의 범위일 수 있다. 250℃의 솔더 리플로우 온도 근처와 같은 더 높은 온도들에서, 몰딩 화합물을 포함하는 복합 토폴로지의 유효 CTE는, 종종 약 125℃일 수 있는 이의 유리 전이 온도(Tg)를 초과하는 몰딩 화합물의 CTE 증가로 인해 훨씬 더 높은 유효 CTE를 가질 수 있다. 예컨대, DRAM 패키지의 유효 CTE는, 몰딩 화합물 재료 특성들 및 DRAM 다이들에 대한 이의 상대적인 체적에 따라, 몰딩 화합물 Tg(예컨대, 150 C 내지 250 C)를 초과하는 온도들에서 8 ppm/C 내지 18 ppm/C의 범위일 수 있다. MCM 기판의 재료 특성들 그리고 또한 DRAM 패키지들의 적절한 재료 특성들, 및 DRAM 다이 두께와 같은 기하학적 파라미터들을 적절히 픽킹함으로써, MCM 기판의 유효 CTE는 DRAM 패키지와 매칭되도록 이루어질 수 있다.
디스크와 같은 부가적인 컴포넌트들(108), 및 로컬 영역 네트워크(LAN), 무선, 광학기 등의 연결부들과 같은 컴포넌트들(110)이 또한, 기판(120) 상에 탑재될 수 있다. 실시예에서, 기판(120)은, 강성 연결과 대조적으로, 플렉스 회로(flex circuit)(112)를 사용하여 보드(106)와 유연하게 연결된다. 도 2의 시스템(100)은 높은 대역폭 및 비용-효과적인 메모리 확장을 부가적으로 제공할 수 있다. 예컨대, 긴 주연부 SOC는 온-칩 리소스들, CoW 기법들, 또는 통신 바들을 사용하여, 더 작은 로직 칩들(104)(예컨대, SOC들)을 연결함으로써 획득될 수 있다. 부가적으로, 메모리 바들은, 높은 대역폭, 및 완화된 레이턴시 및 전력 페널티들로, 메모리 칩(102)을 로직 칩(104) 연결부들로 확장하기 위해 사용될 수 있다.
다른 실시예에서, 다중-칩 시스템(100)은 MCM(기판(120) 및 기판(120) 상에 탑재된 실리콘 칩을 포함함)을 통한 보드(106)(예컨대, PCB, 다른 MCM, 모듈들 등)로의 라우팅 및 부착을 포함한다. 부착은 상단 상에 실리콘 칩들이 응력을 받지 않으면서 조립을 허용하는 적합한 구조일 수 있다. 기판(120)이 PCB 상에 탑재되게 할 수 있는 그러한 시스템들은 기계적 응력을 관리하기 위해, 핀들, 소프트 솔더들 등을 갖는 소켓들을 이용할 수 있다.
도 3은 실시예에 따른, 스케일링된 로직을 갖는 다중-칩 시스템의 개략적인 평면도 및 측면도를 포함한다. 도 2에 예시된 실시예와 유사하게, 시스템(100)은 단일의 큰 로직 칩(104) 또는 다수의 로직 칩들(104)을 포함할 수 있다. 증가된 주변부는 다수의 메모리 칩들(102)의 배치를 용이하게 할 수 있다. 부가적으로, 각각의 메모리 칩(102)에 대한 라우팅 길이는 증가된 주변부로 인해 감소될 수 있으며, 이는 I/O 속도를 더 향상시킬 수 있다. 강도 부가를 위해 그리고 임의의 CTE 미스매칭을 제어하기 위해, 보강재(122)(예컨대, 링)가 기판(120) 상에 또는 기판(120) 내에 배치될 수 있다. 측단면도에 도시된 바와 같이, 기판(120)은 후면에 복수의 관통 비아들(124)(또는 상호연결부들)을 포함할 수 있다. 메모리 칩들(102)(또는 패키지들 또는 다이 스택들) 및 로직 칩(104)에는 솔더 범프들(105)(마이크로 범프들을 포함함)이 탑재되어, CTE 매칭으로 인해, VLSI(very large scale integration) 및 미세 피치 I/O를 허용할 수 있다. 도시된 바와 같이, 플렉스 회로(112)에 의한 보드(106)에 대한 부착은 접착 막(또는 감압 접착제)과 같은 적합한 느슨한 기계적 커플링(113)을 사용하여 기판(120)이 보드(106)에 고정되게 허용한다.
이제 도 4 내지 도 7을 참조하면, 실시예들에 따른, 다양한 스케일링된 로직에 대한 개략적인 평면도 및 대응하는 측단면도가 제공된다. 도 4는 실시예에 따른, 온-칩 다이-대-다이 라우팅을 갖는 스케일링된 로직 다이의 개략적인 평면도이다. 도시된 바와 같이, 로직 칩(104)은, M0-Mn 금속 층들을 갖는 빌드-업 구조를 형성하기 위해, 온-칩 라우팅(130)을 사용하여, 이를테면 공통 BEOL(back-end-of-the-line) 프로세싱을 이용하여 함께 라우팅될 수 있는 2개의 다이들(103)을 포함한다. 실시예에서, 각각의 다이(103)는 자체적인 금속 밀봉 링(132)을 가질 수 있으며, 온-칩 라우팅(130)은 밀봉 링들(132)을 통해 연장된다. 도 4에 예시된 실시예에서, 2개의 다이들(103)은 동일한 실리콘 층을 공유하고, 온-칩 빌드-업 구조(온-칩 라우팅(130))와 상호연결된다. 부가하여, 2개의 다이들(103)을 개별적으로 다이싱하거나 또는 함께 남겨두는 것이 제공될 수 있다.
도 5는 실시예에 따른, 2.5D 칩-대-칩 라우팅을 갖는 스케일링된 로직의 개략적인 평면도 및 대응하는 측단면도이다. 도시된 바와 같이, 로직 칩들(104)은 칩 온 웨이퍼(CoW) 패키지(107)에서 함께 연결된다. 일부 실시예들에서, 로직 칩들은 몰딩 화합물(음영 처리된 재료로서 예시됨) 내에 매립될 수 있다. 다른 실시예들에서, 로직 칩들(104)은 무기 갭 충전 재료(예컨대, 음영 처리된 재료로서 예시된 산화물) 내에 매립된다. 로직 칩들(104)은 마이크로 범프들, 하이브리드 본드들에 의해 와이어링 층(136)에 본딩될 수 있거나, 또는 와이어링 층(136)이 로직 칩들(104)(예컨대, 칩렛들) 상에 형성된 제2 레벨 BEOL 빌드-업 구조일 수 있다. 로직 칩들(104)은 상이한 웨이퍼들(동일하거나 또는 상이한 기술들)로부터 이루어질 수 있다. 그러한 구성에서, 와이어링 층(136)은 2개의 별개의 로직 칩들(104)을 연결하기 위해 사용될 수 있다. 실시예에서, 와이어링 층(136)은 인터포저 층 또는 제2 레벨 BEOL 빌드-업 구조이다. 그러한 실시예에서, 2개의 별개의 로직 칩들(104)은 복수의 마이크로 범프들 또는 하이브리드 본딩에 의해 와이어링 층(136)(인터포저) 상에 탑재될 수 있다. 예컨대, 와이어링 층(136)은 로직 칩들(104)과 연결하기 위한 실리콘 기판 인터포저(후면 연결을 위한 관통 비아들을 가짐)일 수 있다.
도 6은 실시예에 따른, 2.5D 칩-대-칩 라우팅 및 브리지를 갖는 스케일링된 로직의 개략적인 평면도 및 대응하는 측단면도이다. 도 6은 도 5에 예시된 것과 실질적으로 유사하며, 와이어링 층(136)(인터포저) 내에 브리지(140)가 부가된다. 예컨대, 브리지(140)는 라우팅 층(routing layer)들을 갖는 실리콘 바일 수 있다. 일 실시예에서, 실리콘 인터포저로부터 와이어링 층(136)을 형성하는 대신에, 와이어링 층은 유전체 관통 비아들을 갖는 유전체 재료, 및 매립된 브리지(140)를 포함할 수 있다. 실시예에서, 브리지(140)는 통신 바와 유사한 활성 실리콘을 포함할 수 있다. 실시예에서, 브리지(140)는 수동적이다.
도 7은 실시예에 따른, 온-칩 다이-대-다이 라우팅과 2.5D 칩-대-칩 라우팅의 하이브리드를 갖는 스케일링된 로직의 개략적인 평면도 및 대응하는 측단면도이다. 도 7은 도 5에 예시된 것과 실질적으로 유사하며, 와이어링 층(136)과 조합하여 일부 온-팁 라우팅(130)이 부가된다.
이제 도 8을 참조하면, 실시예에 따른, 증가된 주연부를 갖는 로직의 모듈형 스케일링을 위한 다양한 구성들의 개략적인 평면도가 제공된다. 도시된 바와 같이, 다양한 로직 칩들(104)(또는 다이들(103))은, 수동 및 능동 통신 바를 포함하는, 도 4 내지 도 7에 대하여 예시 및 설명된 예시적인 구성들 중 임의의 구성(그러나 이에 제한되지는 않음)을 사용하여, 다이-대-다이 또는 칩-대-칩 상호연결들(일반적으로, 볼드체 타원형 선들로 예시됨)을 갖도록 스케일링될 수 있다. 또한, 다른 NOC(network on chip) 토폴로지들이 사용될 수 있다. 도시된 바와 같이, 부가적인 칩들/다이들이 연결됨에 따라, 이용가능한 주연부가 증가된다. 다른 실시예들에서, 로직 칩들(104)은, 본원에서 더 상세히 설명되는 바와 같이, 인터페이싱 바들 또는 통신 바들(160)과 연결된다. 로직 칩들(104)로부터 연장될 수 있는, 부가적인 인터페이싱 바 또는 메모리 바들(150)의 포함이 또한 도 8에 예시된다. 본원에서 더 상세히 설명되는 바와 같이, 메모리 바들(150)은 로직 칩들을 부가적인 메모리 칩들(102)에 커플링시켜서, 로직 칩들(104)의 주연부에 대한 연결 밀도를 더 증가시키기 위해 사용될 수 있다.
도 9는 실시예에 따른, 스케일링된 로직 연결성의 개략적인 평면도이다. 4개의 로직 칩들(104)을 갖는 예시적인 예시가 제공되지만, 이는 예시적인 것으로 의도되고, 실시예들은 그렇게 제한되지 않는다. 도시된 바와 같이, 각각의 로직 칩(104)은 연결될 수 있다. 부가적으로, 로직 칩들은 외부 컴포넌트들에 대한 연결부들을 가질 수 있다.
도 10a는 실시예에 따른 로직 연결성 오버헤드의 개략적인 평면도이다. 도 10b는 실시예에 따른 스케일링된 로직 연결성 오버헤드의 개략적인 평면도이다. 도시된 바와 같이, 각각의 로직 칩(104)은 로직 칩-대-칩 연결부들(162) 뿐만 아니라 외부 I/O 연결부들(164)을 위해 예비된 영역을 포함할 수 있다. 대안적으로, 연결부들(162, 164)은 범용 포트일 수 있다. 일반적으로, 고성능을 위해, 고 대역폭 상호연결들은 시리얼라이저/디시리얼라이저(serializer/deserializer; SerDes) 기술을 사용할 수 있고, 이들 포트들에 대한 면적 및 전력 페널티는 상당할 수 있다. 다중-칩-모듈(MCM) 또는 PCB에 와이어링이 포함되는 경우, 할당된 온-칩 영역은 로직 칩(104) 상에 능동적으로 사용되는 영역보다 더 클 수 있다. 도 11a 및 도 11b는 실시예에 따른 대안적인 로직 연결성 오버헤드를 예시하며, 스케일링된 로직 연결성 오버헤드는 하나 이상의 통신 바들(160)을 갖는다. 도시된 바와 같이, 로직 칩들(104) 각각은 유사한 내장된 연결부들(162, 164)을 갖도록 제조될 수 있다. 예시된 실시예에서, 연결부들(162, 164)를 위해 예비된 총 영역이 상당히 감소될 수 있고, 그에 따라, 로직 칩들(104)에서 더 적은 오버헤드를 요구한다. 또한, 대역폭 및 전력이 더 스케일링 가능하다. 하나 이상의 통신 바들(160)은 복수의 로직 칩들을 연결하기 위해 사용될 수 있다.
이제 도 12a 및 도 12b를 참조하면, 도 12a는 실시예에 따른 통신 바(160)를 갖는 로직 칩들의 3D 스케일링의 개략적인 평면도이고, 도 12b는 실시예에 따른 통신 바(160)를 갖는 로직 칩들의 평면 스케일링의 개략적인 평면도이다. 도시된 바와 같이, 통신 바(160)는, CPU, GPU, 캐시들, 신호 프로세서들, 글루 로직 등 및 SOC를 포함하는 로직 칩들(104)의 다양한 조합들에 모듈성을 제공하기 위해 사용될 수 있다. 도 12a에 예시된 실시예에서, 통신 바(160)는 로직 칩들(104) 위에/아래에 배치될 수 있다. 도 12b에 예시된 실시예에서, 통신 바(160)는 로직 칩들(104)에 측방향으로 인접하게 배치될 수 있다.
실시예들에 따른 통신 바들(160)은 2개 이상의 칩들 사이에 높은 대역폭, 낮은 전력, 스케일링 가능한 연결성을 제공하기 위해 사용될 수 있다. 통신 바들의 사용은 로직 다이 상의 I/O 단자들의 위치에 대한 유연성을 허용하며, I/O 단자들은 다이/칩 에지들에 있을 필요가 없다. 게다가, 시작 및 종료점 위치의 유연성이 있다. 일부 실시예들에서, 통신 바들(160)은 활성 실리콘 피스를 포함할 수 있고, 로직 칩들(104)에 유연성 및 설계의 용이성을 제공할 수 있다.
이제 도 13 및 도 14를 참조하면, 실시예들에 따른, 스케일링된 로직 및 메모리를 갖는 다중-칩 시스템들에 대한 개략적인 평면도가 제공된다. 각각의 도면에 도시된 바와 같이, 로직 칩들(104)은, 예컨대, 도 4 내지 도 7의 배열들 중 임의의 배열을 사용하여, 선택적으로 전기적으로 연결된다. 부가적으로, 로직 칩들(104)은 통신 바들(160)과 전기적으로 연결될 수 있다. 로직 칩들/다이들은 또한, 통신 바들(160)과 조합하여 도 4 내지 도 7의 조합들을 사용하여 연결될 수 있다. "X" 연결을 완성하는 추가적인 통신 바들이 이들 사이에 크로스-바 또는 점퍼를 두고 구현될 수 있다. 메모리 칩들(102)의 그룹들은 메모리 바(150)에 의해 로직 칩들(104)과 부가적으로 커플링되며, 메모리 바(150)는 메모리 밀도를 증가시키기 위해 선택적으로 직렬로 배치될 수 있다. 따라서, 실시예들에 따르면, 연결성 구성, 및 심지어 대역폭 및 레이턴시가 조정될 수 있다. 게다가, 로직 칩들(104)은 최대 대역폭 및 라우팅 리소스들을 제공하기 위해 사전-할당될 필요가 없다. 도 13의 배열은 특히, 로직 칩들(104) 사이의 비교적 더 많은 레이턴시의 단점과 함께 높은 메모리 용량일 수 있는 한편, 도 14의 배열은 특히, 짧은 로직 연결성으로 인해 비교적 더 적은 메모리 용량과 함께 더 적은 레이턴시일 수 있다. 도 13을 다시 참조하면, 가요성일 수 있는 긴 인터페이싱 바가 또한 예시된다. 예컨대, 그러한 긴 인터페이싱 바들은 로직-대-로직 연결을 위한 통신 바들(160), 또는 메모리 연결을 위한 메모리 바들(150)일 수 있다. 도 18c에 대하여 더 상세히 설명되는 바와 같이, 그러한 긴 인터페이싱 바들은 광학 상호연결부들일 수 있다.
도 15는 실시예에 따른 인터페이싱 바 금속 와이어링 층들의 개략적인 측단면도이다. 위에서 설명된 바와 같이, 통신 바(160)와 메모리 바(150) 둘 모두는 인터페이싱 바(1500)로서 더 일반적으로 특징지어질 수 있다. 예시된 실시예에서, 인터페이싱 바(1500)는 기판(1502) 및 라우팅 층(1510)을 포함한다. 기판(1502)은 디바이스들의 프론트-엔드 반도체 제작을 지원하기 위해 실리콘과 같은 반도체 재료로 형성될 수 있다. 따라서, 실리콘 기판(1502)은, 로직, 리피터(repeater)들, 플롭들, 캐시, 메모리 컴프레서들 및 디컴프레서들, 제어기들, 로컬 프로세싱 엘리먼트들 등과 같은 특징부들을 포함하도록 활성 실리콘(1504)(또는 다른 재료)을 포함할 수 있다. GaAs와 같은(그러나 이에 제한되지는 않음) 다른 비-실리콘 기술들이 또한, 적절한 경우, 기판(1502)을 위해 사용될 수 있거나, 또는 심지어, 광학 상호연결부 기술들 중 다수가 실리콘에 의해 지지된다. 라우팅 층(1510)은 하나 이상의 금속 및 유전체 층들을 포함할 수 있다. 라우팅 층(1510)은 박막 기술 또는 통상적인 BEOL 프로세싱 기법들, 이를테면 다마신 등을 사용하여 형성될 수 있다. 라우팅 층(1510)은 하부 와이어링 층(MA), 중간 와이어링 층들(MB, MC), 및 상부 와이어링 층들(MD)과 같은 와이어링 층들을 포함할 수 있다. 예시된 바와 같이, 와이어링 층들은 선택적으로, 상이한 두께를 가질 수 있으며, MD는 가장 두껍고, MA 는 가장 얇다. 일부 실시예들에서, 서비스의 품질은 레이턴시, 전력 등과 같은 요건들에 기초하여 금속 사용을 구성하기 위해 사용될 수 있다. 실시예에서, 낮은 레이턴시 요건들을 갖는 높은 우선순위 트래픽은 더 높은(더 두꺼운) 층들 상에 있을 수 있는 한편, 더 많은 레이턴시 래티튜드(latitude)를 갖는 벌크 트래픽은 더 낮은(더 얇은) 층들에 있을 수 있다. 실시예에서, 인터페이싱 바(1500)의 종방향 길이에서 더 멀리 또는 더 아래에 위치된 칩들에 대한 더 긴 연결들은 더 높은(더 두꺼운) 층들로 이루어질 수 있는 한편, 인터페이싱 바(1500) 내의 더 짧은 연결들은 더 낮은 층들로 이루어질 수 있다. 일부 실시예들에서, 인터페이싱 바(1500)(예컨대, 통신 바(160) 또는 메모리 바(150))는 기판(1502)을 통해 연장되는 관통 비아들(예컨대, 실리콘 관통 비아들)을 포함한다. 예컨대, 관통 비아들은 도 18a에 예시된 관통 비아들(166)과 유사할 수 있다.
도 13 및 도 14를 다시 참조하면, 실시예에서, 다중-칩 시스템은 제1 칩(예컨대, 로직 칩(104)), 제1 칩과 커플링된 인터페이싱 바(1500)(예컨대, 메모리 바(150)), 및 인터페이싱 바와 커플링된 제2 칩(예컨대, 메모리 칩(102))을 포함한다. 인터페이싱 바는 인터페이싱 바(1500)의 종방향 길이의 상당한 부분을 선택적으로 연장하는 라우팅 층(1510)을 포함한다. 특히 도 11b를 다시 참조하면, 다른 실시예들에서, 라우팅 층(1510)은 인터페이싱 바(1500)의 종방향 길이의 상당한 부분을 반드시 연장할 필요는 없을 수 있다. 따라서, 그러한 구성은 구현에 따라 좌우된다. 도 13 내지 도 15를 여전히 참조하면, 라우팅 층(1510)은 하부 와이어링 층(예컨대, MA), 및 하부 와이어링 층보다 더 넓은 와이어링을 특징으로 하는 상부 와이어링 층(예컨대, MD, 또는 MA 위의 임의의 와이어링 층)을 포함하는 복수의 금속 층들을 포함한다. 실시예에서, 제2 칩(예컨대, 메모리 칩(102))은 상부 와이어링 층(MD)에서 종방향 길이의 상당한 거리로 이어지는 제1 와이어를 통해 제1 칩(예컨대, 동일한 메모리 칩(102))과 전기적으로 커플링된다. 제3 칩(예컨대, 다른 메모리 칩(102))은 하부 와이어링 층(MA)에서 제2 와이어를 통해 제1 칩(104)과 전기적으로 커플링될 수 있으며, 여기서, 제1 와이어는 제2 와이어보다 더 넓고, 제2 칩(102)은 제3 칩(102)보다 제1 칩(104)으로부터 더 멀리 위치된다. 따라서, 제2 칩은 제1 메모리 칩(102)보다 로직 칩(104)으로부터 더 멀리 위치된 제2 메모리 칩(102)일 수 있으며, 둘 모두는 동일한 메모리 바(150)에 의해 로직 칩(104)에 연결된다.
실시예들에 따르면, 인터페이싱 바들(1500)은 라우팅만을 위해 사용되는 것이 아니라, 활성 실리콘을 또한 포함할 수 있다. 도 16은 실시예에 따른, 다이-대-다이 라우팅을 갖는 스케일링된 시스템의 개략적인 평면도이다. 예시된 특정 실시예는 도 5 또는 도 7에서 제공된 것과 유사하며, 복수의 로직 칩들(104)이 와이어링 층(136)(또는 인터포저)과 함께 연결된다. 각각의 로직 칩(104)은 다이-대-다이 인/아웃(I/O) 영역(1602) 및 온-칩 라우팅 터널들(1604)을 부가적으로 포함할 수 있다. 실제 다이-대-다이 라우팅(1610)은 와이어링 층(136)(인터포저) 상에 위치된다. 따라서, 각각의 로직 칩(104)은, 와이어들, 리피터들, 플롭들 등과 같은 리소스들을 포함할 수 있는 온-칩 라우팅 터널들(1604)을 위한 다이 영역을 포함한다. 각각의 로직 칩(104)(또는 다이)은 인접한 로직 칩(104) 근처에 위치될 수 있는 고성능 로직 영역(1607)을 부가적으로 포함할 수 있다. 고성능 로직 영역(1607)이 또한 마찬가지로 분할될 수 있다.
도 17은 실시예에 따른 인터페이싱 바 라우팅의 개략적인 평면도이다. 예시된 바와 같이, 인터페이싱 바는 복수의 로직 칩들(104)을 커플링시키는 통신 바(160)일 수 있다. 로직 칩들(104)은, 온-칩 라우팅 터널들(1604)을 위해 이전에 예비된 영역이 라우팅 터널들(1704)로서 통신 바(160)에 재위치될 수 있다는 점에서, 도 16에 예시된 것들과 상이하다. 이는 고성능 로직 영역들(1607)을 설계하기 위한 더 많은 유연성을 제공한다. 부가적으로, 다이-대-다이 라우팅(1610)은 통신 바(160)로 이동된다. 따라서, 와이어링 층(136)(인터포저)은 선택적으로 생략되거나, 또는 통신 바(160)로 보완될 수 있다. 실시예에서, 통신 바(160)는 도 6에 예시된 것과 유사하게 와이어링 층(136)에 위치된다. 게다가, I/O 영역들(1602)의 위치는 유연하며, I/O 영역들(1602)이 다이 에지들에 위치되는 것이 요구되지 않는다. 통신 바(160)는 I/O 및 전력/접지 연결성을 위한 관통 비아들(도 18a 참조)을 선택적으로 포함할 수 있다.
도 18a는 실시예에 따른, 인터페이싱 바 및 라우팅의 개략적인 측단면도 및 평면도이다. 예시된 특정 실시예에서, 인터페이싱 바는 복수의 로직 칩들(104)을 커플링시키는 통신 바(160)일 수 있다. 도시된 바와 같이, 로직 칩들(104) 및 통신 바(160)는 복수의 솔더 범프들(105)(마이크로 범프들을 포함함)에 의해 연결될 수 있다. 통신 바(160)는 디시리얼라이저(1812), 시리얼라이저(1814), 및 디시리얼라이저(1812)와 시리얼라이저(1814) 사이에서 연장되는 복수의 레인들(1820)과 같은 능동 디바이스들을 포함할 수 있다. 레인들(1820)은 리피터들, 플롭들 등과 같은 능동 디바이스들(1822)에 커플링될 수 있다. 대응하는 로직 칩들(104)은 송수신기들(1802) 및 수신기들(1804)을 부가적으로 보유할 수 있다. 실시예에서, 인터페이싱 바 또는 통신 바(160)는 디시리얼라이저(1812), 시리얼라이저(1814), 및 디시리얼라이저와 시리얼라이저 사이의 복수의 리피터들(예컨대, 능동 디바이스들(1822))을 포함한다. 통신 바(160)는 또한, 적절하게, 펄스 진폭 변조(PAM), 동시 양방향(SBD), 낮은 스윙 차이 등과 같은 다른 시그널링 체계들을 지원할 수 있다. 통신 바(160)는, 적절한 경우, GaAs와 같은(그러나 이에 제한되지는 않음) 다른 비-실리콘 기술들을 지원할 수 있다. 실시예들에 따르면, 통신 바(160)는, 요구되는 대로, 레벨 시프팅 능력들을 제공할 수 있다. 또한, 훨씬 더 긴 상호연결 광학 상호연결부들이 통신 바(160)로서 사용될 수 있다. 도 18c는 실시예에 따른 광학 통신 바의 개략적인 평면도이다. 예컨대, 통신 바(160)는, 제1 로직 칩/다이(104/103) 내의 송신기/수신기, 및 제2 로직 칩 내의 송신기/수신기와 인터페이싱하는 하나 이상의 도파관들(1850)을 포함하는 광학 상호연결부일 수 있다. 광 송신기는 전기-광 변환기 컴포넌트(1852)에 위치될 수 있다. 광 송신기는, 레이저, 발광 다이오드, 또는 다른 광 소스, 변조기 등과 같은 적합한 타입일 수 있다. 광 수신기는 광-전기 변환기 컴포넌트(1854)에 위치될 수 있다. 광 수신기는 또한, 다양한 광검출기들(애벌런치 포토다이오드, p-i-n 포토다이오드 등) 및 변환 전자장치로부터의 광학 링크 요건들에 기초하여 선택될 수 있다. 그러한 광학 통신 바는 배타적으로 광학적일 수 있거나, 또는 전기 시그널링과 혼합될 수 있다. 예컨대, 요건에 따라, 더 짧은 거리들은 전기 시그널링을 사용하여 이루어질 수 있는 반면, 더 긴 거리들은 광학 시그널링을 통해 이루어질 수 있다. 또한, 도파관은 가요성일 수 있어서, (기계적 응력으로부터의) 기계적 릴리프, 또는 시스템 통합(비-평면 옵션들), 및 더 긴 거리 옵션들을 허용할 수 있다. 그러한 광학 통신 바는 기계적 비틀림을 허용하는 비-강성 도파관(1850)(예컨대, 섬유 등)을 가질 수 있다. 그러한 가요성은 터닝, 폴딩 등을 허용하여, 더 많은 시스템 옵션들을 허용할 수 있다.
도 18a를 다시 참조하면, 실시예들에 따라, 디시리얼라이저(1812), 시리얼라이저(1814) 구조는 더 높은 원시 데이터 레이트들을 달성하기 위해 활용될 수 있다. 실시예들에 따르면, 디시리얼라이저(1812)와 시리얼라이저(1814) 사이에 대안적인 스페어 레인들(1820)을 제공함으로써 수율이 더 향상될 수 있다. 하나의 레인 상의 고장의 경우, 스페어가 스위치 온될 수 있다. 예컨대, 고장들은 파괴 또는 단락된 와이어들과 같은 심각한 고장들일 수 있거나, 또는 한계 상태에 있는 와이어들과 같은 심각하지 않은 고장들일 수 있으며, 이는, 동일한 링크 내의 다른 와이어들과 비교하여, 모든 레인들에 대한 전압을 상승시킨다. 스페어(들) 레인들이 스위칭될 수 있고, 전압이 더 낮아질 수 있으며, 그에 의해, 전압이 더 낮아질 수 있기 때문에 전력이 복구될 수 있다.
이제 도 18a의 측단면도를 구체적으로 참조하면, 2.5D 패키징 구현이 제공되며, 여기서, 통신 바(160)는 2개의 로직 칩들(104)을 연결한다. 도시된 바와 같이, 통신 바(160)는 절연 재료(1838)(예컨대, 몰딩 화합물)에 봉지되고, 재분배 층(RDL)(1832)에 의해 라우팅된다. 예시된 특정 실시예에서, 로직 칩들(104)은 몰딩 화합물(1840)에 봉지되며, 재분배 층(RDL)(1832)이 로직 칩들(104)의 전면들 상에 있다. 예컨대, RDL(1832)은 박막 프로세싱 기법들을 활용하여 형성될 수 있다. 통신 바(160)는 솔더 범프들(105)(예컨대, 마이크로 범프들)에 의해 RDL(1832) 상에 탑재될 수 있으며, 솔더 범프들(105)은 선택적으로, 통신 바(160)와 RDL(1832) 사이의 언더필 재료(1830)로 봉지된다. 절연 재료(1838)는 통신 바(160) 위에 형성된다. 이어서, 절연 재료(1838)는 선택적으로 평탄화될 수 있고, 그 후에, RDL(1834)의 형성 및 솔더 범프들(105)의 배치가 이어질 수 있다. 도 18a에서, 단지 하나의 방향만이 도시되어 있지만, 링크는 양 방향들로 연장될 수 있다. 부가하여, 애플리케이션에 따라, 양 방향들에서의 능력들은 동일하거나 또는 상이할 수 있다.
여전히 도 18a를 참조하면, 일부 실시예들에서, 2.5D 패키지 구조(1835)는 RDL들(1832, 1834) 사이에서 연장되는 전도성 필러(pillar)들(1836)을 포함할 수 있다. 예컨대, 이들은, 전도성 필러들(1836)이 도금된 후에 절연 재료(1838)의 적용이 이어지는, 필러 우선 기법으로 형성될 수 있거나, 또는 절연 재료(1838) 내에 비아들이 에칭된 후에 전도성 필러들(1836)의 증착 또는 성장이 이어지는 필러 최종 기법으로 형성될 수 있다. 부가적으로, 통신 바(160)는 또한, RDL(1834)에 대한 후면 연결을 위한 관통 비아들(166)을 포함할 수 있다.
비용 절감 옵션으로서, 여분의 RDL(1832) 및 절연 재료(1838)(예컨대, 몰딩 화합물)의 사용이 회피될 수 있다. 도 18b에 예시된 실시예에서, 통신 바(160) 또는 디바이스는 솔더 범프(105) 측(예컨대, 볼 그리드 어레이(BGA) 측) 상의 라우팅 층(1839)(예컨대, 다수의 RDL 및 유전체 층들을 포함함) 외부에 직접적으로 부착될 수 있다. 핀 밀도에서 일부 트레이드오프가 있을 수 있다. 통신 바(160)는 여전히, TSV(166)에 대한 옵션들을 가질 수 있고, 이는 솔더 범프들(105)에 연결된다.
실시예들에 따르면, 통신 바(160)는 수동적일 수 있거나, 또는 활성 실리콘을 포함할 수 있다. 부가적으로, 통신 바(160)의 사용은 (예컨대, 솔더 범프(105) 사이즈의 범위에 있는) 통신 바(160)와 로직 칩(104)의 라우팅 사이의 짧은 연결 길이들을 생성할 수 있으며, 이는 전력 이득에 대한 전압 요건들을 낮출 수 있다. 부가적으로 연결들의 효과적인 대역폭을 개선하기 위해 간단한 코딩이 사용될 수 있다.
도 18a에 예시된 실시예가 2.5D 패키지 구조(1835)에 특정적이지만, 실시예들은 그렇게 제한되지 않고, 신호 밀도가 훨씬 더 높을 수 있는 CoW와 같은 다른 패키징 솔루션들로 연장될 수 있다. 예컨대, 로직 칩들(104) 및 통신 바(160)는 로직 칩(104) 연결을 위해 사용되는 도 5 내지 도 7의 다양한 CoW 구조들 내에 구현될 수 있다.
일부 양태들에서, 다양한 비용 제어 구현들이 포함될 수 있다. 예컨대, 로직 칩(104) 비용을 감소시키기 위해, 로직이 로직 칩(104)으로부터 통신 바(160)로 이동될 수 있다. 부가적으로, 통신 바는 실리콘 비용을 감소시키기 위해, 별개의 연장 섹션 영역들, 테이퍼형 구조, 또는 해머헤드 구조를 포함할 수 있다. 도 19는 실시예에 따른, 해머헤드 형상을 갖는 인터페이싱 바의 개략적인 평면도이다. 도시된 바와 같이, 인터페이싱 바는 복수의 로직 칩들(104)을 연결하는 통신 바(160)일 수 있다. 위에서 설명된 바와 같이, 통신 바들(160)은 로직 칩(104), 다이-대-다이 인/아웃(I/O) 영역(1602)과 인터페이싱하기 위해 예비된 칩-대-칩 연결(162) 영역을 가질 수 있다. 이 영역은 라우팅 또는 재위치된 로직에 요구되는 영역보다 더 클 수 있다. 실시예에서, 통신 바는 헤드 컴포넌트(170), 및 인터페이싱 바(160)의 종방향 길이를 따라 연장되는 연장 섹션(172)을 포함하며, 헤드 컴포넌트(170)는 연장 섹션(172)보다 더 넓다. 예컨대, 연장 섹션(172)은 리피터들 등을 포함할 수 있다. 이러한 방식으로, 실리콘 비용의 양이 감소될 수 있다. 다른 실시예들에서, 연장 섹션(172)은 수동적이고, 능동적이지 않다.
도 20은 실시예에 따른, 재위치된 다이 로직을 포함하는 인터페이싱 바의 개략적인 평면도이다. 일 양태에서, 능동 로직 칩(104) 상의 독특한 로직은 영역을 추가할 수 있고, 영역 효율적으로 스페어들을 제공하는 것이 더 용이할 수 있는 GPU와 같은 어레이된 엘리먼트들과 대조적으로, 그러한 능동 로직 칩(104), 특히 SOC와 같은 능동 로직 칩(104)에 대한 리던던시를 제공하는 것은 어려울 수 있다. 실시예들에 따르면, 그러한 로직(2010)의 일부는 통신 바(160)에 재위치될 수 있으며, 여기서, 공간이 이용가능할 수 있다. 이는 로직 칩(104)의 수율을 증가시킬 수 있다. 예로서, 로직(2010)은 I/O 집약적 또는 매우 높은 전력이 아닌 랜덤 로직(예컨대, 글루 로직)을 포함할 수 있다. 다른 구현에서, 필수적인 로직은 제1 로직 다이의 메인 로직 영역 상의 하나의 컴포넌트에 대해 남겨지는 한편, 제2 컴포넌트(예컨대, 스페어)에 필요한 여분의 로직이 통신 바로 이동될 수 있다. 다른 실시예들에서, 반복 로직은 메인 로직 칩(104)에 남겨진다. 그러나, 1회 또는 몇 회 요구되는 로직(로직 칩(104)의 동작의 모든 각각의 인스턴스가 아님)은 통신 바(160)로 이동될 수 있다. 대안적으로, 그러한 로직은 별개일 수 있지만, 통신 바(160)를 사용하여 연결될 수 있다.
도 21은 실시예에 따른 인터페이싱 바 능동 영역의 개략적인 평면도이다. 일부 실시예들에 따르면, 인터페이싱 바 또는 통신 바(160)는 칩-대-칩 연결들 및 솔더 범프들(105)(예컨대, 마이크로 범프들)을 지지하기 위한 헤드 컴포넌트(170) 및 연장 섹션(172)을 포함할 수 있다. 일부 실시예들에서, 이들은 일체형 컴포넌트들 또는 별개의 컴포넌트들일 수 있다. 실시예에서, 헤드 컴포넌트(170) 및 연장 섹션(172)은 절연 재료(174)에 봉지된다. 대안적으로, 도 21에서 절연 재료(174)로서 예시된 영역은 비활성 실리콘일 수 있다. 일부 실시예들에서, 연장 섹션의 활성 실리콘 영역들을 별개의 능동 컴포넌트들(176)로 분리함으로써, 부가적인 비용 절감들을 구현하는 것이 가능하다. 도 22는 실시예에 따른, 다수의 별개의 능동 컴포넌트들(176)을 갖는 인터페이싱 바의 개략적인 평면도 및 대응하는 측단면도이다. 그러한 구성은 (활성 실리콘 영역을 감소시키는 것에 의한) 더 낮은 비용, (컴포넌트(176)의 폭을 증가시키고 더 넓은 바로 재통합하는 것에 의한) 실리콘 변화들이 없는 스케일링 가능한 대역폭 바, (적절한 기술 및 전압, 및 가능하게는 비닝된 프로세스 코너 컴포넌트들을 선택하는 것에 의한) 더 낮은 전력, (바에 디커플링 커패시터를 포함하는 것에 의한) 개선된 전력 노이즈를 제공할 수 있다. 실시예에서, 인터페이싱 바 또는 통신 바(160)는 하나 이상의 별개의 헤드 컴포넌트들(170) 및 하나 이상의 별개의 능동 컴포넌트들(176)(예컨대, 활성 실리콘 칩렛들)을 포함하며, 별개의 헤드 컴포넌트들(170) 및 하나 이상의 별개의 능동 컴포넌트들(176)은 라우팅 층(180)에 의해 전기적으로 커플링된다. 이러한 양태에서, 활성 실리콘 영역은 상당히 감소될 수 있다. 예로서, 컴포넌트(176)는 단순한 리피터, 재-타이머, 또는 크로스 바와 같은 다른 더 복잡한 구조일 수 있다. 추가로, 통신 바는 2-포트, 포인트 대 포인트, 또는 여러 포트들일 수 있다.
별개의 헤드 컴포넌트(들)(170) 및 하나 이상의 별개의 능동 컴포넌트(176)는 절연 층(174)에 있을 수 있다(봉지될 수 있음). CoW, 2.5D 패키징을 포함하는 다양한 패키징 방법들이 통신 바(160)의 형성에 활용될 수 있다. 별개의 헤드 컴포넌트들(170) 및 별개의 능동 컴포넌트들(176)은, 예컨대, 마이크로 범프들(예시되지 않음)에 의해, 라우팅 층(180)에 본딩될 수 있거나, 또는 대안적으로, 라우팅 층(180)은 봉지된 별개의 헤드 컴포넌트들(170) 및 별개의 능동 컴포넌트들(176) 위에 형성될 수 있다.
이 포인트까지 인터페이싱 바들이 일반적으로 설명되었으며, 몇몇 특정 예들이 통신 바들(160)을 참조하여 이루어진다. 아이디어들 중 다수가 메모리 바들(150)과 통신 바들(160) 둘 모두에 동일하게 적용가능하지만, 기능으로 인해, 일부 차이들이 존재할 수 있다는 것이 이해되어야 한다. 예컨대, 통신 바들(160)은 수동적일 수 있고, 메인 액티비티가 리피터들인 경우 능동적일 수 있다. 다른 영역은 고밀도로 사용되지 않을 수 있고, 그에 따라, 여러 비용 절감들이 구현되지만, 비용 절감 구현들은 또한, 메모리 바들(150)에 적용가능할 수 있다. 다른 구별은 메모리 바들(150)이 공간을 요구하는 물리적 인터페이스(PHY)/제어기를 지원할 수 있는 것일 수 있다. 부가하여, 메모리 바들(150)은 또한, 상단 상의 라우팅과 함께 아래에서의 캐싱을 포함할 수 있다. 따라서, 메모리 바(150)에서, 실리콘은 비교에 의해 능동적으로 사용될 수 있다. 메모리 바(150)는 또한, 부가적인 기능들, 메모리 컴프레서들 및 디컴프레서들과 같은 디바이스들, 신뢰성 인핸스먼트들(이를테면, 칩 킬(chip kill)), (메모리 확장으로서의) 비-휘발성 메모리를 위한 제어기들, 및 (메모리에 근접한) 로컬 프로세싱 엘리먼트들을 포함할 수 있다.
도 23은 실시예에 따른, 메모리 바 브리지(190)를 포함하는 스케일링된 시스템(100)의 개략적인 평면도이다. 예시적인 실시예에서, 시스템은, 유리, 실리콘, 인터포저 등과 같은 기판(120)에 의해 지지되는 복수의 칩들 및 바들을 포함한다. 시스템은 제2 로직 다이(103)와 커플링된 제1 로직 다이(103)를 포함하고, 제1 그룹의 측방향으로 분리된 메모리 칩들(102)은 제1 로직 다이(103)와 연결되고, 제2 그룹의 메모리 칩들(102)은 제2 로직 다이(103)와 연결된다. 도 4 내지 도 7에 대하여 설명된 바와 같이, 로직 다이들(103)은 동일한 실리콘 피스로부터 형성될 수 있거나, 또는 별개의 로직 칩들(104)에 보유될 수 있다. 실시예에서, 제1 및 제2 로직 다이들(103)은 동일한 실리콘 층을 공유하고, 도 4에 대하여 설명된 것과 유사하게 온-칩 라우팅(130)과 상호연결된다. 실시예에서, 제1 및 제2 로직 다이들(103)은 별개의 칩들이고, 공유된 와이어링 층(136)(또는 인터포저)과 연결된다. 예컨대, 공유된 와이어링 층(136)은 제1 및 제2 로직 다이들을 연결하는 실리콘 브리지(140)를 포함할 수 있다. 실리콘 브리지는 수동적일 수 있거나 또는 활성 실리콘을 보유할 수 있다. 실시예에서, 제1 및 제2 로직 다이들은 로직 칩들(104)이고, 통신 바(160)와 연결된다. 예컨대, 통신 바는 디시리얼라이저(1812), 시리얼라이저(1814), 및 디시리얼라이저와 시리얼라이저 사이의 복수의 리피터들(능동 디바이스들(1822))을 포함할 수 있다. 통신 바(160)는 패키징된 컴포넌트일 수 있다. 실시예에서, 통신 바(160)는, 절연 층(174)에 봉지된, 별개의 능동 컴포넌트(176)(또한 별개의 능동 섹션(172)을 커버함) 및 별개의 헤드 컴포넌트(170), 및 별개의 능동 컴포넌트(176)와 별개의 헤드 컴포넌트(170)를 연결하는 라우팅 층(180)을 포함한다.
실시예들에 따르면, 메모리 칩들(102)에 대한 로직 칩(104) 주변부가 증가되는 스케일러블 시스템들이 설명된다. 부가적으로, 시스템들은 높은 대역폭, 낮은 레이턴시, 및 전력 및 비용 최적화들로 스케일링 가능할 수 있다. 로직 칩(104) 주변부는 다수의 로직 칩들(104)을 연결할 뿐만 아니라 부가적으로 주연부 연장을 위한 메모리 바들(105)에 의해 스케일링될 수 있다. 도 23에 예시된 실시예에서, 일부 메모리 칩들(102)은 라우팅(121)에 의해 로직 칩들(104)로 직접적으로 라우팅될 수 있다. 메모리 용량은 또한, 메모리 바들(150)에 의해 확장될 수 있고, 라우팅(123)에 의해, 부가적인 메모리 칩들(102)이 메모리 바들(150)로 라우팅될 수 있다. 메모리 바들(150)은 또한, 와이어링 층을 갖는 실리콘 칩렛들과 유사할 수 있는 고밀도 브리지들(190)을 사용하여 연장될 수 있다.
위의 설명이 메모리 칩들(102)에 대하여 이루어지지만, 이 용어는 적층된 메모리 다이들 및 메모리 패키지들을 포함하는 구성들을 포함하는 것으로 이해된다는 것이 인식되어야 한다. 따라서, 실시예들은 LPDDR-x, HBM, HMC 등과 같은(그러나 이에 제한되지는 않음) 다양한 메모리들과 호환가능할 수 있다.
실시예들에 따른 메모리 바들(150)은 공간을 요구하는 로직 다이(104)와 물리적 인터페이스(PHY)/제어기를 지원할 수 있다. 부가하여, 메모리 바들(150)은 또한, 상단 상의 라우팅과 함께 아래에서의 캐싱을 포함할 수 있다. 메모리 바들(150)은 또한, 부가적인 기능들, 메모리 컴프레서들 및 디컴프레서들과 같은 디바이스들, 신뢰성 인핸스먼트들(이를테면, 칩 킬), (메모리 확장으로서의) 비-휘발성 메모리를 위한 제어기들, 및 (메모리에 근접한) 로컬 프로세싱 엘리먼트들을 포함할 수 있다. 실시예들에 따르면, 메모리 바(150)는, 요구되는 대로, 레벨 시프팅 능력들을 제공할 수 있다.
특정 실시예에서, 메모리 바들(150)은 향상된 신뢰성, 이용성, 및 서비스 가용성(RAS)을 위한 에러-정정 코드(ECC)를 포함할 수 있다. 구체적으로, ECC는 동적 랜덤-액세스 메모리(DRAM)의 단일 비트가 반대 상태로 자발적으로 플립하게 하는 전기 또는 자기 간섭과 같은 소프트 에러들로 인해 메모리 칩(102) 에러들을 정정할 수 있다. 비교하면, 종래의 LPDDR-x 메모리 시스템들은 외부 I/O 상에 ECC를 포함하지 않을 수 있다. 실시예들에 따른 메모리 바들(150)은 ECC 데이터를 저장할 수 있으며, ECC 데이터는 DRAM(예컨대, 메모리 칩들(102))으로부터의 메인 데이터와 조합될 수 있다. 데이터의 패리티 또는 순환 중복 검사(CRC)가 또한 메모리 바들(150) 상에 저장될 수 있다. 이들은 에러를 검출하는 것을 도울 수 있다. 에러 발생 시, 데이터는 메모리로부터 재요청될 수 있다. 실시예에서, 부분 메모리는 ECC 보호될 수 있는 한편(예컨대, 운영 시스템, 중요 소프트웨어), 다른 것들은 패리티 또는 CRC 보호된다.
실시예들에 따르면, 시스템은, 도 24에 예시된 바와 같이, 기타 컴포넌트(2400)에 대한 연장 영역으로의 라우팅(123)을 포함할 수 있다. 스페어 메모리, 대안적인 메모리 연장, 및 스페어 다이 또는 가변 유지 시간(VRT) 지원과 같은 다양한 기타 컴포넌트들(2400)에 대한 연장이 가능하다. 실시예에서, 기타 컴포넌트(2400)는 수율 및 RAS를 위한 스페어 메모리 칩(102) 또는 패키지이다. 메모리 칩(102) 또는 패키지의 완전한 리던던시를 제공하기 위해 능동 로직 칩(104) 및 메모리 바(150)에 스페어 레인(또는 채널) 세트가 제공될 수 있다. 그러한 실시예에서, 시스템은, 조립 후에, 고장 다이들, 칩들, 패키지들에 대해 테스트될 수 있다. 특정 메모리 다이 또는 레인(또는 채널)이 검출되는 경우, 교체가 채워질 수 있다. 대안적으로, 전체 메모리 칩(102) 또는 패키지가 부가될 수 있다. 부가적으로, 스페어 컴포넌트는 본래 조립 동안 채워질 수 있다. 테스트 동안 스페어 컴포넌트가 활성화되고 기록된다. 이어서, 제어기는 고장 디바이스/칩을 맵핑하고, 스페어 컴포넌트를 고장 디바이스/칩에 맵핑한다.
실시예에서, 기타 컴포넌트(2400)는 VRT 검사를 돕기 위한 스페어 다이이다. 따라서, 스페어 다이는 잠재적인 DRAM 에러들을 검출하고 적절한 액션을 취하는 데 사용될 수 있다. 그러한 실시예에서, 애플리케이션 데이터는 스페어 다이에 위치된다. 제거된 메모리 칩(102)(DRAM)이 VRT 테스트되고, 디바이스가 부분적으로 격리, 수리, 또는 제거될 수 있도록 잠재적으로 플래깅된다. 대안적으로, 테스트된 메모리 칩(102)은 유지 시간, 마진들을 유지하는 것을 돕기 위해 더 낮은 온도로 유지된다.
실시예에서, 기타 컴포넌트(2400)는 메모리 연장을 위한 대안적인 메모리 컴포넌트이다. 예컨대, 대안적인 메모리 컴포넌트는, 플래시 메모리 및 위상 변화 메모리(PCM)와 같은(그러나 이에 제한되지는 않음) 비-휘발성 메모리(NVM)일 수 있다. 메모리 바(150)는 프로그램 코드 저장, 정적 저장 등과 같은 사용들에 대한 상당히 증가된 용량을 제공할 수 있는 NVM을 지원하기 위한 인터페이스들/로직을 포함할 수 있다. 부가적으로, NVM은 덜 고가일 수 있지만, 또한 더 느리고 신뢰성이 더 낮을 수 있다. 실시예에서, NVM 은 (하루에 한 번과 같은) 엄격한 기록 또는 판독 발생들 또는 웨어 아웃(wear out) 제한들을 가질 수 있다. 실시예에서, 이러한 NVM은 (운영 시스템/소프트웨어 제어 하에서) 빠른 체크포인트 서비스를 제공할 수 있다. 프롬프트되면, 모든 메모리 콘텐츠가 풀링되고 NVM에 저장될 수 있다. 다른 사용은 검색 엔진들을 위한 확장 메모리에 대한 것일 수 있으며(여기서, 판독들이 기록들에 비해 선호됨), 여기서, 더 적은 정보가 존재할 수 있다. 긴 메모리 바가 최종적으로 더 긴 레이턴시를 가질 수 있고 더 많은 전력을 사용할 수 있다. 그러나, 평균 레이턴시 및 전력은 다수의 애플리케이션들에 적절할 수 있다. 또한, 소프트웨어, 또는 메모리 바(또는 제어기) 상의 로직은, 일반적으로, 빈번하게 사용되는 메모리 라인들/페이지들/블록들이 로직 칩(예컨대, SOC)에 더 가까이 있을 수 있는 반면에 덜 빈번하게 사용되는 라인들은 더 멀리 있도록, 메모리를 할당할 수 있다.
실시예들에 따르면, 다양한 비용 제어 솔루션들이 인터페이싱 바 또는 메모리 바(150) 설계 내에 구현될 수 있다. 도 25 및 도 26은 실시예들에 따른, 상이한 폼 팩터들을 갖는 인터페이싱 바의 개략적인 평면도들이다. 도 25는 도 19의 통신 바(160)에 대해 이전에 설명 및 예시된 것과 유사한 해머헤드 메모리 바(150)의 예시이다. 도시된 바와 같이, 메모리 바(150)는 헤드 컴포넌트(170), 및 메모리 바의 종방향 길이를 따라 헤드 컴포넌트(170)로부터 연장되는 연장 섹션(172)을 포함할 수 있다. 해머헤드 구조는 실리콘 영역을 최적화할 수 있고, 높은 I/O 밀도에 대한 초크 포인트를 피할 수 있으며, 헤드 컴포넌트(170)는 연장 섹션(172)보다 더 넓다. 도 26은 실리콘 비용을 절약할 수 있는 테이퍼형 메모리 바(150) 설계의 예시이다. 그러한 구성에서, 연장 섹션(172)의 폭은 종방향 길이를 따라 아래로 테이퍼링된다. 이는, 감소되는 수의 인터페이스들, 레인/채널들, 및 메모리 칩들(102)이 종방향 길이를 따라 서비스됨에 따라 요구되는 로직으로 인해, 정당화될 수 있다. 실시예에서, 라우팅 층(1510)(도 15 참조)은, 적어도, 하부 와이어링 층(MA) 및 상부 와이어링 층(MD)을 포함한다. 라우팅 층(1510)은 메모리 바의 종방향 길이의 상당한 부분을 연장할 수 있다. 예시된 바와 같이, 와이어링 층들은 선택적으로, 상이한 두께를 가질 수 있으며, MD는 가장 두껍고, MA 는 가장 얇다. 능동 로직 칩(104)으로부터 가장 멀리 위치된 메모리 칩들(102)은 상부 와이어링 층(MD)에서 종방향 길이의 상당한 거리로 이어지는 제1 와이어를 통해 능동 칩에 전기적으로 커플링될 수 있는 한편, 능동 로직 칩(104)에 더 가까이 위치된 칩들(102)은 하부 와이어링 층(MA)에서 제2 와이어를 통해 능동 칩에 전기적으로 커플링될 수 있다.
도 27은 실시예에 따른, 별개의 능동 및 헤드 구역들을 갖는 인터페이싱 바의 개략적인 평면도 및 측단면도이다. 일부 실시예들에 따르면, 인터페이싱 바 또는 메모리 바(150)는 로직 칩들(104) 및 솔더 범프들(105)(예컨대, 마이크로 범프), 하이브리드 본드, 이방성 전도성 막(ACF), 고밀도 금속 대 금속 본드(CoW), 또는 다른 고밀도 부착에 의한 PHY 연결을 지원하기 위한 헤드 컴포넌트(170), 및 연장 섹션(172)을 포함할 수 있다. 일부 실시예들에서, 이들은 일체형 컴포넌트들 또는 별개의 컴포넌트들일 수 있다. 실시예에서, 헤드 컴포넌트(170) 및 연장 섹션(172)은 절연 재료(174)에 봉지된다. 대안적으로, 도 27에서 절연 재료(174)로서 예시된 영역은 비활성 실리콘일 수 있다. 헤드 컴포넌트(170)는, 선택적으로 기판(120) 상에 위치될 수 있는 라우팅(129)에 의해 로직 칩(104)과 커플링될 수 있다. 유사한 구성에서, 도 30에 대하여 도시 및 설명된 바와 같이, 메모리 바(150)의 컴포넌트들은 L-형상 구성으로 배열될 수 있다.
CoW, 2.5D 패키징을 포함하는 다양한 패키징 방법들이 메모리 바(150)의 형성에 활용될 수 있다. 별개의 헤드 컴포넌트들(170) 및 별개의 연장 섹션(172)은, 예컨대, 마이크로 범프들(예시되지 않음), 하이브리드 본드, 이방성 전도성 막(ACF), 고밀도 금속 대 금속 본드(CoW), 또는 다른 고밀도 부착에 의해, 라우팅 층(180)에 본딩될 수 있거나, 또는 대안적으로, 라우팅 층(180)은 봉지된 별개의 헤드 컴포넌트들(170) 및 별개의 능동 컴포넌트들(176) 위에 형성될 수 있다.
이제 도 28을 구체적으로 참조하면, 도 22의 라우팅 층(180)은, 고밀도 브리지(200) 및 선택적으로는 하나 이상의 고밀도 브리지들(190)을 포함하는 2.5D 패키지 구조(2835)일 수 있다. 도시된 바와 같이, 헤드 컴포넌트(170) 및 하나 이상의 능동 구역들(172)은 절연 재료(174)(예컨대, 몰딩 화합물)에 봉지되고, 재분배 층(RDL)(2832)에 의해 선택적으로 라우팅된다. 예시된 특정 실시예에서, 고밀도 브리지들(200, 190)은 절연 재료(2838)에 봉지되며, 선택적인 재분배 층(RDL)(2832)이 헤드 컴포넌트(170), 연장 섹션(들)(172), 및 고밀도 브리지들(200, 190)을 연결한다. 예컨대, RDL(2832)은 박막 프로세싱 기법들을 활용하여 형성될 수 있다. 고밀도 브릿지들(200, 190)은, 고밀도 브릿지들(200, 190)과 RDL(2832) 사이의 언더필 재료(2830)로 선택적으로 봉지되는 솔더 범프들(105)(예컨대, 마이크로 범프들)과 같은(그러나 이에 제한되지는 않음) 적합한 기법을 사용하여 RDL(2832) 상에 탑재될 수 있다. 절연 재료(2838)는 통신 바(160) 위에 형성된다. 이어서, 절연 재료(2838)는 선택적으로 평탄화될 수 있고, 그 후에, 선택적인 RDL(2834)의 형성 및 솔더 범프들(105)의 배치가 이어질 수 있다.
여전히 도 28을 참조하면, 일부 실시예들에서, 2.5D 패키지 구조(2835)는 RDL들(2832, 2834) 사이에서 연장되는 전도성 필러들(2836)을 포함할 수 있다. 예컨대, 이들은, 전도성 필러들(2836)이 도금된 후에 절연 재료(2838)의 적용이 이어지는, 필러 우선 기법으로 형성될 수 있거나, 또는 절연 재료(2838) 내에 비아들이 에칭된 후에 전도성 필러들(2836)의 증착 또는 성장이 이어지는 필러 최종 기법으로 형성될 수 있다. 도 28에 예시된 실시예가 2.5D 패키지 구조(2835)에 특정적이지만, 실시예들은 그렇게 제한되지 않고, CoW와 같은 다른 패키징 솔루션들로 연장될 수 있다. 추가적인 고밀도 브리지들(200, 190)이 또한 실리콘 관통 비아들을 지지할 수 있다.
실시예들에 따른 다중-칩 시스템들은 다양한 패키징 솔루션들로 조립될 수 있다. 도 2 및 도 3을 다시 간략히 참조하면, 시스템(100)은, 예컨대, 복합 토폴로지 내의 로직 칩들(104) 및 메모리 칩들(102)과의 미스매칭을 작게 유지하고, 미세 피치 플립 칩 통합을 허용하고, 기판(120)에 대한 더 얇은 코어를 허용하고, 전체 z-높이를 감소시키기 위해, 실리콘과 CTE 매칭된 유리 코어 기판(120)을 갖는 다중-칩 모듈(MCM)을 포함할 수 있다. 게다가, 보드(106)에 대한 플렉스 회로(112)는 볼 그리드 어레이(BGA) 부착으로 인한 높이들을 감소 또는 제거함으로써 z-높이를 감소시킬 수 있다. 이는 부가적으로, BGA 부착 열 온도들, 및 BGA와 연관된 휨을 방지한다. 보강재(122)는 낮은 온도에서의 휨, 및 핸들링과 연관된 휨을 부가적으로 개선할 수 있다.
이제 도 29a 및 도 29b를 참조하면, 실시예에 따른, 로직 칩을 메모리 바에 연결하는 브리지를 갖는 스케일링된 시스템의 개략적인 평면도 및 측단면도가 제공된다. 도시된 바와 같이, 시스템은 MCM 기판과 같은 기판(120)을 포함할 수 있다. 예컨대, 기판(120)은 선택적으로, 코어(2910)(예컨대, 유리 코어), 상단 라우팅 층들(125), 선택적인 하단 라우팅 층들(127), 및 상단 라우팅 층들(125)과 하단 라우팅 층들(127)사이에서 연장되는 선택적인 관통 비아들(124)을 포함할 수 있다. 기판(120)은, 유리, 실리콘, 인터포저, 매칭된 금속 안정화된 기판 등과 같은(그러나 이에 제한되지는 않음) 다양한 재료들로 형성될 수 있다. 코어(2910)는, 유리 코어, 금속 코어 등과 같은(그러나 이에 제한되지는 않음) 다양한 재료들로 형성될 수 있다. 도시된 바와 같이, 브리지(2900)(예컨대, 로컬 고밀도 브리지)가 라우팅 층(125) 내에 위치될 수 있으며, 로직 칩(104) 및 메모리 바(150)는 라우팅 층(125) 상에 (예컨대, 플립 칩 및 솔더 범프들을 사용하여) 탑재되고, 브리지(2900)는 로직 칩(104)과 메모리 바(150)를 전기적으로 커플링시킨다. 이는 집적적인 커플링일 수 있고, 그리고/또는 라우팅 층(125) 내의 부가적인 와이어링에 의한 것일 수 있다. 그러한 구성은 기판(120)의 연결성(예컨대, 대역폭, 전력 복잡성)을 개선하기 위해 사용될 수 있다. 도 29a에 도시된 바와 같이, 메모리 바(150)는, 라우팅 층(125) 상에 탑재되고 메모리 바(150)와 전기적으로 커플링된 복수의 메모리 칩들(102)을 라우팅 층(125) 내의 라우팅(123)과 커플링시킬 수 있다. 실시예에서, 브리지(2900)(예컨대, 고밀도 브리지)는 능동 컴포넌트를 포함한다. 예컨대, 브리지는 활성 실리콘를 포함할 수 있다.
도 30은 실시예에 따른, 로직 칩(104)을 메모리 바(150)에 연결하는 라우팅 층(125) 내의 기판 라우팅(129)을 갖는 스케일링된 시스템(100)의 개략적인 평면도이다. 따라서, 기판(120) 상의 라우팅은 도 29a 및 도 29b의 브리지(2900)와 대조적으로, 메모리 바(150)에 대한 전기 연결을 위해 사용된다. 도 30에 도시된 바와 같이, 로직 칩(104) 및 메모리 바(150)는 라우팅 층(125) 상에 (예컨대, 플립 칩 및 솔더 범프들을 사용하여) 탑재되고, 라우팅 층(125) 내의 라우팅(129)에 의해 전기적으로 커플링된다. 유사하게, 복수의 메모리 칩들(102)은 라우팅 층(125) 상에 탑재될 수 있고, 라우팅 층(125) 내의 라우팅(123)에 의해 메모리 바(150)와 전기적으로 커플링될 수 있다. 예시된 특정 실시예는 메모리 바(150)의 2.5D 패키징에 관한 것일 수 있지만, 이는 또한 CoW 유사 부착을 활용하여 제작될 수 있다. 예컨대, 메모리 바(150)를 부착하기 위해 사용되는 마이크로-범프들은 더 밀도가 높을 수 있는 하이브리드 본드들로 대체될 수 있다. 하이브리드 본딩을 위한 유전체는 산화물계일 수 있다. 예는 도 12a와 유사하다. CoW 유사 부착은 또한, 적절하게, 해머헤드 또는 테이퍼형 구조들을 지지할 수 있다.
특히, 도 30에 예시된 메모리 바들(150)은, 헤드 컴포넌트(170), 연장 섹션(172), 및 고밀도 브리지(200)를 포함하는, 도 27에 대하여 예시 및 설명된 것과 유사한 2.5D 패키징 구성을 사용하여 형성될 수 있다. 특히, 컴포넌트들은 L-형상 구성으로 배열될 수 있으며, 이는 로직 다이(104) 주변부를 증가시킬 수 있고, 메모리 칩들(102)의 패킹 밀도를 개선할 수 있고 그에 따라, 메모리 바들(150)의 비용을 낮출 수 있다. 부가하여, 수직으로 배향된 헤드 컴포넌트들(170)이 로직 다이(104) 에지와 헤드 컴포넌트들(170) 사이의 영역을 증가시키며, 이는 더 많은 라우팅(129) 와이어들의 통합 및 더 높은 대역폭을 허용할 수 있다.
이제 도 31a 내지 도 31c를 참조하면, 다양한 2.5D 패키지 온 패키지(PoP) 구성들이 스케일링된 시스템에 대해 도시된다. 도 31a는 실시예에 따른 PoP 스케일링된 시스템의 개략적인 평면도인 한편, 도 31b 및 도 31c는 도 31a에 도시된 라우팅(화살표)을 따라 취해진 상이한 구현들의 측단면도들이다. 특히, 도 31b에 예시된 실시예는 기판(120)을 대체할 수 있거나 또는 기판(120)과 조합하여 사용될 수 있다. 도 31c에 예시된 실시예는 기판(120)과 조합하여 사용될 수 있다. 도 31a 및 도 31b를 구체적으로 참조하면, 시스템(100)은 하부 RDL(3102), 하부 RDL(3102) 상의 제1 몰딩 층(3110)을 포함하며, 메모리 바(150)는 제1 몰딩 층(3110)에 봉지된다. 제2 RDL(3214)은 봉지된 메모리 바(150) 및 제1 몰딩 층(3110) 위에 형성될 수 있다. 실시예에서, 메모리 바(150)는 솔더 범프들(105)에 의해 제2 RDL(3214)에 본딩된 플립 칩이다. 제2 몰딩 층(3120)은 제2 RDL(3214) 및 제1 몰딩 층(3110) 위에 있고, 로직 칩(104)은 제2 몰딩 층(3120)에 봉지될 수 있다. 복수의 관통 비아들(3112)이 하부 RDL(3102)과 제2 RDL(3214)을 연결할 수 있다. 부가적으로, 제2 복수의 관통 비아들(3122)이 제2 몰딩 층(3120)을 통해 형성될 수 있다. 예시된 실시예에서, 복수의 메모리 칩들(102)이 제2 몰딩 층(3120)의 상단에 탑재된다. 복수의 메모리 칩들(102)은 메모리 바(150) 및 복수의 관통 비아들(3122)을 통해 로직 칩(104)에 전기적으로 커플링될 수 있다. 본원에서 설명되는 바와 같이, 메모리 칩들(102)은 단일 메모리 디바이스, 스택, 또는 모듈일 수 있다.
이제 도 31a 및 도 31c를 참조하면, 실시예에서, 시스템은 제1 몰딩 층(3210)에 봉지된 메모리 바(150)를 포함한다. 로직 칩(104) 및 복수의 메모리 칩들(102)은 모두 제2 몰딩 층의 상단에 탑재된다. 예컨대, 이들은 메모리 바(150), 및 선택적으로 제1 몰딩 층(3210) 상에 형성된 RDL 연결될 수 있다. 하단 RDL이 또한, 제1 몰딩 층(3120) 및 봉지된 메모리 바(150) 아래에 선택적으로 형성될 수 있다. 봉지된 구조는, 예컨대, 플립 칩 및 솔더 범프들(105)을 사용하여, 기판(120)에 선택적으로 본딩될 수 있다. 도 31c에 도시된 바와 같이, 그러한 구성에서, 로직 칩(104) 및 메모리 칩(102)의 높이는 적층적이지 않으며, 이는 낮은 z-높이 패키징 구성을 용이하게 할 수 있다.
실시예들에 따르면, 통신 바들(160) 및 메모리 바들(150)과 같은 인터페이싱 바들(1500)은 스케일링된 메모리 시스템을 형성하도록 조합될 수 있고, 이전에 설명 및 예시된 구성들을 사용하여 패키징될 수 있다. 예컨대, 다시 도 13 및 도 14를 참조하면, 실시예에서, 메모리 시스템은 제1 로직 칩(104), 제2 로직 칩(104), 및 제1 및 제2 로직 칩들(104)을 커플링시키는 통신 바(160)를 포함한다. 제1 메모리 바(150)가 제1 로직 칩(104)과 커플링되고, 제2 메모리 바(150)가 제2 로직 칩(104)과 커플링된다. 제1 그룹의 측방향으로 분리된 메모리 칩들(102)이 제1 메모리 바(150)와 커플링되고, 제2 그룹의 측방향으로 분리된 메모리 칩들(102)이 제2 메모리 바(150)와 커플링된다.
메모리 바들은 또한 브리징될 수 있다. 예컨대, 도 23을 다시 참조하면, 시스템은 제3 메모리 바(150), 및 제3 메모리 바(150)와 커플링된 제3 그룹의 측방향으로 분리된 메모리 칩들(102)을 부가적으로 포함할 수 있다. 부가하여, 브리지(190)는 제2 메모리 바(150)를 제3 메모리 바(150)에 커플링시킨다. 도 28에 예시된 것과 같은 다른 구성들에서, 메모리 바(150)는 하나 이상의 브리지들(190)과 커플링된 다수의 연장 섹션들(172)을 포함할 수 있다.
실시예들에 따르면, 제1 및 제2 로직 칩들(104), 및 제1 및 제2 그룹들의 측방향으로 분리된 메모리 칩들(102)은 기판(120) 상에 탑재될 수 있다. 본원에서 직사각형으로서 예시되지만, 기판이 임의의 적합한 형상을 가질 수 있다는 것이 이해된다. 도 2 및 도 3에 도시된 바와 같이, 기판(120)은 플렉스 회로(112)에 의해 보드(106)와 커플링될 수 있다. 본원에서 설명되는 바와 같이, 통신 바들(160) 및 메모리 바들(150)은 독립적으로 패키징될 수 있거나, 또는 시스템과 함께 패키징될 수 있다. 도 29a 및 도 29b 및 도 30과 같은 특정 실시예에서, 제1 및 제2 메모리 바들(150)은 기판(120) 상에 탑재된다. 도 31b 및 도 31c에 도시된 2.5D-PoP 구조들과 같은 다른 실시예들에서, 제1 및 제2 메모리 바들(150)은 제1 몰딩 층에 봉지되고, 제1 및 제2 로직 칩들(104)은 제1 몰딩 층의 상단에 탑재되고, 제1 및 제2 그룹들의 측방향으로 분리된 메모리 칩들(102)은 제1 몰딩 층(3120)의 상단에 탑재되고, 제1 및 제2 그룹들의 측방향으로 분리된 메모리 칩들(102)은 제1 몰딩 층의 상단에 탑재된다.
도 32a는 실시예에 따른 3D 스케일링된 시스템의 개략적인 평면도이다. 도 32b는 실시예에 따른 도 32a의 라인 B-B를 따라 취해진 개략적인 측단면도이다. 도시된 바와 같이, 베이스 부분(3210)(예컨대, 베이스 보드) 및 하나 이상의 측부 부분들(3212)(예컨대, 측부 보드들)을 포함하는 반-강성 플렉스 회로(3200)는 수평-수직 변환을 제공하는 플렉스 연결부들(3214)에 의해 연결될 수 있다. 베이스 부분들(3210)은, 마이크로 범프들과 같은(그러나 이에 제한되지는 않음) 적합한 기법을 사용하여 기판(120) 상에 탑재될 수 있다. 메모리 칩들(102)은 측부 부분들(3212)의 (예시된 바와 같이) 하나의 면 또는 양 면들 상에 탑재될 수 있다. 그러한 3D 배열은 시스템에 약간의 상관된 z-높이가 부가되면서 메모리 용량을 상당히 증가시킬 수 있다. 다른 실시예들에서, 더 강성인 3D 구조들은, 예컨대, 핀 연결부들, 소켓들 등에 의해, 이중 인라인 메모리 모듈(DIMM)들과 유사하게 사용될 수 있다. 일부 실시예들에서, 플렉스 연결부(3214)는 추가로 폴딩되어, 메모리 칩들(디바이스들)(102)이 이제 기판(120)에 평행하게 되고, 메모리 칩들(디바이스들)(102)이 이제 베이스 부분(3210) 상에 적층될 수 있다. 이러한 구성은 제어 하에서 z-높이를 유지하는 것을 도울 수 있으며, 이는 메모리 용량을 증가시킨다.
위의 설명에서, 다양한 다중-칩 시스템(100) 구성들이 설명되며, 여기서, 큰 기판(120)이 기판(120) 상에 탑재되거나 또는 기판(120) 내에 조립된 다수의 칩들, 모듈들, 바들과 효과적으로 CTE 매칭될 수 있다. 이들 구성들은 기계적 신뢰성을 제공할 수 있다. 그러한 기판(120)은 기계적 핸들링을 위한 파운데이션 및 열 솔루션 부착을 부가적으로 제공할 수 있다.
그러한 큰 시스템들에서, 냉각은 중요한 인자일 수 있다. 냉각 플레이트들, 2 페이즈(예컨대, 열 파이프들), 액체 냉각, 루프 열 파이프, 및 마이크로-채널이 가능한 옵션들이다. 액체(이를테면, 광유, 주문형 탄화수소들, 또는 다른 것들) 내의 침지를 포함할 수 있는 다른 옵션들이 고려될 수 있다. 게다가, 액체는 칠링될 수 있는데, 이는 메모리 전력이 높을 수 있어, 냉각 용액이 이를 덮도록 연장될 수 있기 때문이다.
예시적인 기판들(120)은 유리-코어형 유기물, 금속 안정화된 코어(예컨대, 구리 인바 구리 또는 몰리브덴(CTE 매칭, 및 더 높은 영률을 가짐) 기판), 또는 CTE 매칭된 유리 또는 유기 재료일 수 있다. 그러한 큰 기판들(120)은 소켓, 소프트-솔더, 플렉스 회로 등에 의해 보드(106)와 같은 다른 기판들과 기계적으로 또는 약하게 커플링될 수 있다. 그러한 CTE 매칭된 기판들(120)은 또한, 시스템의 두께를 낮게 하여 z-높이를 작게 유지할 수 있다. 더 큰 기판들(120)에 부가적으로, 기계적 보강재(들)(122)가 기계적 핸들링 능력 및 감소된 휨을 위해 강성을 향상시키는 데 적절하게, 이의 표면 위치들에서 전략적으로 부가될 수 있다. 보강재(들)(122)는 적절한 CTE를 갖는 금속들, 패키지 기판 코어, 또는 다른 고 탄성 계수 재료들일 수 있다.
실시예들의 다양한 양태들을 이용함에 있어서, 스케일링된 시스템을 형성하기 위해 위의 실시예들의 조합 또는 변형이 가능하다는 것이 통상의 기술자에게 명백하게 될 것이다. 실시예들이 구조적 특징들 및/또는 방법론적 동작들에 대해 특정한 표현으로 기술되었지만, 첨부된 청구항들이 반드시 기술된 특정 특징들 또는 동작들로 제한되지는 않는다는 것이 이해되어야 한다. 대신에, 개시된 특정 특징들 및 동작들은 예시하는 데 유용한 청구항들의 실시예들로서 이해되어야 한다.

Claims (18)

  1. 다중-칩 시스템으로서,
    제1 칩 ― 상기 제1 칩은,
    제1 칩 제1 에지, 제1 칩 제2 에지, 제1 칩 제3 에지, 제1 칩 제4 에지;
    상기 제1 칩 제1 에지 및 상기 제1 칩 제2 에지에 의해 형성된 제1 칩 제1 코너에 인접한 칩-대-칩 연결부를 지지하는 제1 복수의 제1 포트들;
    상기 제1 칩 제3 에지에 인접한 외부 입력/출력 연결부를 지지하는 제1 칩 제2 포트를 포함하며;
    상기 제1 복수의 제1 포트들은 상기 제1 칩 제1 에지 및 상기 제1 칩 제4 에지에 의해 형성된 제1 칩 제2 코너보다 상기 제1 칩 제1 코너에 더 가깝고, 상기 제1 복수의 제1 포트들은 상기 제1 칩 제2 에지 및 상기 제1 칩 제3 에지에 의해 형성된 제1 칩 제3 코너보다 상기 제1 칩 제1 코너에 더 가까움 ―;
    제2 칩 ― 상기 제2 칩은,
    제2 칩 제1 에지 및 제2 칩 제2 에지에 의해 형성된 제2 칩 제1 코너에 인접한 칩-대-칩 연결부를 지지하는 제2 복수의 제1 포트들;
    제2 칩 제3 에지에 인접한 외부 입력/출력 연결부를 지지하는 제2 칩 제2 포트를 포함하며;
    상기 제2 복수의 제2 포트들은 상기 제2 칩 제1 에지 및 상기 제2 칩 제4 에지에 의해 형성된 제2 칩 제2 코너보다 상기 제2 칩 제1 코너에 더 가깝고, 상기 제2 복수의 제1 포트들은 상기 제2 칩 제2 에지 및 상기 제2 칩 제3 에지에 의해 형성된 제2 칩 제3 코너보다 상기 제2 칩 제1 코너에 더 가까움 ―; 및
    상기 제1 복수의 제1 포트들 중 적어도 하나를 상기 제2 복수의 제1 포트들 중 적어도 하나에 연결하는 다이-대-다이 라우팅을 포함하는, 다중-칩 시스템.
  2. 제1항에 있어서, 상기 제1 칩 제3 에지는 상기 제2 칩 제3 에지에 직교하는, 다중-칩 시스템.
  3. 제1항에 있어서, 상기 제1 칩은 제1 로직 칩이고, 상기 제2 칩은 제2 로직 칩인, 다중-칩 시스템.
  4. 제3항에 있어서, 상기 제1 칩 제2 포트는 하나 이상의 메모리 칩들에 연결되는, 다중-칩 시스템.
  5. 제4항에 있어서, 상기 제2 칩 제2 포트는 하나 이상의 제2 메모리 칩들에 연결되는, 다중-칩 시스템.
  6. 제3항에 있어서, 상기 제1 칩 제2 포트는 칩-대-칩 연결부를 부가적으로 지지하는 범용 포트이고, 상기 제2 칩 제2 포트는 칩-대-칩 연결부를 부가적으로 지지하는 범용 포트인, 다중-칩 시스템.
  7. 제3항에 있어서, 상기 제1 복수의 제1 포트들 중 상기 적어도 하나 및 상기 제2 복수의 제2 포트들 중 상기 적어도 하나는 둘 모두 외부 입력/출력 연결부를 지지하는, 다중-칩 시스템.
  8. 제1항에 있어서, 상기 다이-대-다이 라우팅은 인터포저 내에 위치되는, 다중-칩 시스템.
  9. 제1항에 있어서, 상기 다이-대-다이 라우팅은 상기 제1 칩 및 상기 제2 칩에 걸쳐 이어지는 인터페이싱 바(interfacing bar) 내에 위치되는, 다중-칩 시스템.
  10. 제9항에 있어서, 상기 인터페이싱 바는 절연 재료에 의해 둘러싸이는, 다중-칩 모듈.
  11. 제10항에 있어서, 상기 절연 재료를 통해 연장되는 복수의 전도성 필러(pillar)들을 더 포함하는, 다중-칩 모듈.
  12. 제11항에 있어서, 상기 인터페이싱 바와 상기 제1 및 제2 칩들 사이에 재분배 층을 더 포함하는, 다중-칩 모듈.
  13. 제11항에 있어서,
    제3 칩 ― 상기 제3 칩은,
    제3 칩 제1 에지 및 제3 칩 제2 에지에 의해 형성된 제3 칩 제1 코너에 인접한 칩-대-칩 연결부를 지지하는 제3 복수의 제1 포트들;
    제3 칩 제3 에지에 인접한 외부 입력/출력 연결부를 지지하는 제3 칩 제2 포트를 포함함 ―; 및
    상기 제2 복수의 제1 포트들 중 적어도 하나를 상기 제3 복수의 제3 포트들 중 적어도 하나에 연결하는 제2 다이-대-다이 라우팅을 더 포함하는, 다중-칩 모듈.
  14. 제13항에 있어서, 상기 제2 칩 제3 에지는 상기 제3 칩 제3 에지에 직교하는, 다중-칩 시스템.
  15. 제13항에 있어서, 상기 제3 칩 제2 포트는 칩-대-칩 연결부를 부가적으로 지지하는 범용 포트인, 다중-칩 시스템.
  16. 제13항에 있어서,
    제4 칩 ― 상기 제4 칩은,
    제4 칩 제1 에지 및 제4 칩 제2 에지에 의해 형성된 제4 칩 제1 코너에 인접한 칩-대-칩 연결부를 지지하는 제4 복수의 제1 포트들;
    제4 칩 제3 에지에 인접한 외부 입력/출력 연결부를 지지하는 제4 칩 제2 포트를 포함함 ―; 및
    상기 제3 복수의 제1 포트들 중 적어도 하나를 상기 제4 복수의 제1 포트들 중 적어도 하나에 연결하는 제3 다이-대-다이 라우팅; 및
    상기 제4 복수의 제1 포트들 중 적어도 하나를 상기 제1 복수의 제1 포트들 중 적어도 하나에 연결하는 제4 다이-대-다이 라우팅을 더 포함하는, 다중-칩 모듈.
  17. 제16항에 있어서, 상기 제3 칩 제3 에지는 상기 제4 칩 제3 에지에 직교하는, 다중-칩 시스템.
  18. 제16항에 있어서, 상기 제4 칩 제2 포트는 칩-대-칩 연결부를 부가적으로 지지하는 범용 포트인, 다중-칩 시스템.
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