KR20150135611A - 멀티 칩 패키지 및 제조 방법 - Google Patents

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김종훈
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Abstract

제1기판 상에 나란히 실장된 제1칩 및 제2칩들을 감싸 제1칩의 상측 제1표면부 및 제2칩의 상측 제2표면부를 노출하고 제1 및 제2표면부들 사이를 이어주는 상측 제3표면부를 가지는 보호층과, 제1 내지 제3표면부들 상에 위치하는 방열부(heat spreader) 및 방열부 및 제1 내지 제3표면부들 계면에 위치하는 열계면층(thermal interface material)을 포함하는 멀티 칩 패키지를 제시한다.

Description

멀티 칩 패키지 및 제조 방법{Multi chip package and method for manufacturing the same}
본 출원은 패키지 기술에 관한 것으로서, 특히 방열부(heat spreader)를 포함하는 멀티 칩 패키지(multi chip package) 및 제조 방법에 관한 것이다.
전자 기기들에 요구되는 반도체 소자는 다양한 전자 회로 요소들을 포함할 수 있으며, 이러한 전자 회로 요소들은 반도체 칩(chip) 또는 다이(die)로 불리는 반도체 기판에 집적될 수 있다. 반도체 소자는 메모리 반도체 칩 또한 칩 패키지(package) 형태로서, 컴퓨터(computer)나 모바일(mobile) 기기 또는 데이터 스토리지(data storage)와 같은 전자 제품에 채용될 수 있다.
스마트 폰(smart phone)과 같은 전자 제품이 경량화 및 소형화되고 있어, 이에 채용되는 반도체 소자의 패키지 또한 얇은 두께 및 작은 크기의 제품이 요구되고 있다. 이에 따라, 서로 다른 기능을 하는 반도체 칩들을 하나의 패키지에 담아, 단일 패키지 제품으로 고용량 및 다기능 동작을 구현하는 멀티 칩 패키지 기술이 주목되고 있다. 예컨대, 기판 상에 서로 다른 기능을 하는 칩(chip)들을 나란히 배치하여 제한된 크기 내에 다수의 칩들을 효율적으로 패키지할 수 있는 시스템 인 패키지(SIP: System In Package) 기술이 주목되고 있다. SIP 내에는 다수의 반도체 칩들이 배치되고 또한 고속 동작을 요구하는 칩들이 배치되고 있어, 원활한 방열 기능을 구비하는 것이 요구될 수 있다. SIP 패키지에 효율적인 방열을 위한 구조를 구현하는 데 많은 노력이 수행되고 있다.
본 출원이 해결하고자 하는 과제는, 원활한 방열 기능을 구현할 수 있는 멀티 칩 패키지 구조 및 제조 방법을 제시하는 것이다.
본 출원의 일 관점은, 제1기판 상에 나란히 실장된 제1칩 및 제2칩; 상기 제1 및 제2칩들을 감싸 상기 제1칩의 상측 제1표면부 및 상기 제2칩의 상측 제2표면부를 노출하고 상기 제1 및 제2표면부들 사이를 이어주는 상측 제3표면부를 가지는 보호층; 상기 제1 내지 제3표면부들 상에 위치하는 방열부(heat spreader); 및 상기 방열부 및 상기 제1 내지 제3표면부들 계면에 위치하는 열계면층(thermal interface material)을 포함하는 멀티 칩 패키지를 제시한다.
본 출원의 다른 일 관점은, 패키지 기판 상에 나란히 실장된 제1칩 및 제2칩; 상기 제1 및 제2칩들을 감싸 상기 제1칩의 상측 제1표면부 및 상기 제2칩의 상측 제2표면부를 노출하고 상기 제1 및 제2표면부들 사이를 이어주는 상측 제3표면부를 가지는 보호층; 상기 제1 내지 제3표면부들 상에 위치하는 방열부(heat spreader); 상기 방열부 및 상기 제1 내지 제3표면부들 계면에 위치하는 열계면층(thermal interface material); 및 상기 기판 상에 세워져 상기 방열부를 지지하는 스티프너(stiffener)를 포함하는 멀티 칩 패키지를 제시한다.
본 출원의 다른 일 관점은, 제1기판 상에 제1칩 및 제2칩을 나란히 실장하는 단계; 상기 제1 및 제2칩을 덮는 보호층을 형성하는 단계; 상기 보호층의 상측 일부 및 상기 제1 및 제2칩의 상측 일부를 제거하여 상기 제1칩의 상측 제1표면부 및 상기 제2칩의 상측 제2표면부, 상기 제1 및 제2표면부들 사이를 이어주는 상기 보호층의 상측 제3표면부를 노출하는 단계; 및 상기 제1 내지 제3표면부들 표면에 열계면층(thermal interface material)을 도입하여 방열부(heat spreader)를 부착하는 단계;를 포함하는 멀티 칩 패키지 제조 방법을 제시한다.
본 출원의 예에 따르면, 원활한 방열 기능을 구현할 수 있는 멀티 칩 패키지 구조 및 제조 방법을 제시할 수 있다.
도 1은 일 예에 따른 멀티 칩 패키지(multi chip package)를 보여주는 단면도이다.
도 2 및 도 3은 열계면층(thermal interface material)의 부착 상태를 설명하기 위해서 제시한 도면들이다.
도 4 내지 도 8은 일 예에 따른 멀티 칩 패키지(multi chip package)을 제조하는 방법을 보여주기 위해서 제시한 도면들이다.
도 9는 다른 일 예에 따른 멀티 칩 패키지(multi chip package)를 보여주는 단면도이다.
도 10 내지 도 12는 또 다른 일 예에 따른 멀티 칩 패키지(multi chip package)를 보여주는 도면들이다.
본 출원의 예의 기재에서 "제1" 및 "제2"와 같은 기재는 부재를 구분하기 위한 것이며, 부재 자체를 한정하거나 특정한 순서를 의미하는 것으로 사용된 것은 아니다. 또한, 어느 부재의 "상"에 위치하거나 "상부", "하부", "측면" 또는 "내부"에 위치한다는 기재는 상대적인 위치 관계를 의미하는 것이지 그 부재에 직접 접촉하거나 또는 사이 계면에 다른 부재가 더 도입되는 특정한 경우를 한정하는 것은 아니다. 또한, 어느 한 구성 요소가 다른 구성 요소에 "연결되어 있다"거나 "접속되어 있다"의 기재는, 다른 구성 요소에 전기적 또는 기계적으로 직접 연결되어 있거나 또는 접속되어 있을 수 있으며, 또는, 중간에 다른 별도의 구성 요소들이 개재되어 연결 관계 또는 접속 관계를 구성할 수도 있다. "직접적으로 연결"되거나 "직접적으로 접속"되는 경우는 중간에 다른 구성 요소들이 존재하지 않은 것으로 해석될 수 있다. 구성 요소들 간의 관계를 설명하는 다른 표현들에서도 마찬가지의 해석이 적용될 수 있다. 반도체 칩은 전자 회로가 집적된 반도체 기판이 칩(chip) 형태로 절단 가공된 형태를 의미할 수 있다. 반도체 기판 또는 반도체 칩은 DRAM이나 SRAM, FLASH, MRAM, ReRAM, FeRAM 또는 PcRAM과 같은 메모리(memory) 집적회로가 집적된 메모리 칩이나 반도체 기판이거나 논리 집적회로가 집적된 로직(logic) 칩을 의미할 수 있다.
도 1은 일 예에 따른 멀티 칩 패키지(multi chip package)를 보여주는 단면도이다. 도 2 및 도 3은 열계면층(thermal interface material)의 부착 상태의 예들을 보여준다.
도 1을 참조하면, 멀티 칩 패키지(multi chip package: 10)는 패키지 제1기판(100)의 제1표면 (101) 상에 나란히 배치되어 실장된 다수의 반도체 칩들(210, 230, 250)을 포함할 수 있다. 패키지 제1기판(100)은 인터포저(interposer) 구조로 도입될 수 있다. 예컨대, 실리콘 제1기판 바디(body: 110)와 제1기판 바디(110)를 실질적으로 관통하여 상하로 전기적 연결을 구현하는 제1관통전극(120)들이 구비될 수 있다. 제1관통전극(120)은 관통실리콘비아(TSV) 기술로 구비될 수 있다. 패키지 제1기판(100)의 제1표면(101)에 반대되는 제2표면(103) 상에는 제1관통전극(120)의 일 단부에 각각 체결된 제1접속부(111)가 예컨대 범프(bump)로 구비될 수 있다. 제1관통전극(120)의 다른 일 단부는 실질적으로 반도체 칩들(210, 230, 250)에 전기적으로 연결될 수 있다.
반도체 제1칩(210)에 구비되어 외부로의 전기적 연결을 구현하는 제2접속부(211)에 제1관통전극(120)들의 일부가 제1연결 배선부(131)를 개재하여 연결될 수 있다. 또한, 반도체 제2칩(230)에 구비되어 외부로의 전기적 연결을 구현하는 제3접속부(231)에 제1관통전극(120)들의 일부가 연결될 수 있으며, 반도체 제3칩(250)에 구비되어 외부로의 전기적 연결을 구현하는 제4접속부(251)에 제1관통전극(120)들의 일부가 연결될 수 있다. 제1관통전극(120)은 반도체 칩들(210, 230, 250)을 제1접속부(111)로 전기적으로 연결시키는 수직 연결 구조를 제공한다.
인터포저의 제1기판 바디(110) 상에는 제1유전층(130)이 절연 물질 또는 유전 물질의 층, 예컨대, 실리콘 산화물이나 질화물 또는 절연성 폴리머를 포함하여 구비될 수 있다. 제1유전층(130)은 회로 배선 구조로 도입되는 제1연결 배선부(131)를 절연하는 층으로 도입될 수 있다. 한편, 반도체 칩들(210, 230, 250)을 상호 전기적으로 연결하기 위해서, 패키지 제1기판(100)은 수평적 연결 구조인 제2연결 배선부(135)를 구비할 수 있다. 제2연결 배선부(135)는 이웃하는 두 반도체 칩들, 예컨대, 제1칩(210)와 제2칩(230)을 상호 연결시키기 위한 연결 구조로 구비될 수 있으며, 제1유전층(130) 내에 위치하거나 또는 제2기판 바디(110) 내에 위치하는 다층 회로 배선 구조로 구비될 수 있다.패키지 제1기판(100)은 TSV를 구비한 인터포저로 2.5D SIP 구조를 구현하는 데 이용될 수 있다.
패키지 제1기판(100)은 예컨대 인쇄회로기판(PCB)으로 구비될 수 있는 패키지 제2기판(500) 상에 실장될 수 있다. 패키지 제2기판(500)의 제3표면(501) 상에 제1기판(100)이 실장되고, 반대되는 제4표면(503)에는 외부 접속을 위한 제5접속부(550)가 예컨대 솔더볼(solder ball) 형태로 구비될 수 있다. 제1기판(100)의 제1접속부(111)와 제5접속부(550)을 전기적으로 연결하는 제3연결 배선부(511)가 제2기판(500)에 구비될 수 있다.
패키지 제1기판(100)과 패키지 제2기판(500) 사이에는 제1접속부(111)들 사이를 격리하는 제2유전층(170)이 구비될 수 있다. 패키지 제1기판(100)과 반도체 제1칩(210) 사이에는 제2접속부(211)들 사이를 격리하는 제3유전층(271)이 구비될 수 있고, 패키지 제1기판(100)과 반도체 제2칩(230) 사이에는 제3접속부(231)들 사이를 격리하는 제4유전층(273)이 구비될 수 있고, 패키지 제1기판(100)과 반도체 제3칩(250) 사이에는 제4접속부(251)들 사이를 격리하는 제5유전층(275)이 구비될 수 있다. 제 2 유전층, 제 3유전층, 제 4 유전층, 제 5 유전층은 언더필(underfill)을 포함할 수 있다.
도 1과 함께 도 2를 참조하면, 반도체 제1칩(210), 제2칩(230) 및 제3칩(250)을 측면으로 감싸 고정하고, 칩들 사이의 갭(gap) 부분을 메워주는 보호층(300)이 구비된다. 보호층(300)은 유전 물질을 포함하는 층으로 도입될 수 있으며, 유전 물질은 에폭시몰딩컴파운드(Epoxy Molding Compound; EMC)와 같은 몰딩재를 포함할 수 있다. 보호층(300)은 반도체 제1칩(210)의 상부에 제1표면부(215), 반도체 제2칩(230)의 상부에 제2표면부(235)를 노출하는 형상으로 상부에 제3표면부(303)을 구비할 수 있다. 보호층(300)의 제3표면부(303)는 반도체 제3칩(250)의 상부에 제4표면부(255)를 노출하도록 형성될 수 있다.
도 2에 제시된 바와 같이, 보호층(300)의 제3표면부(303)는 제1칩(210)의 제1표면부(215)와 제2칩의 제2표면부(235) 사이가 연속적인 표면으로 이어주는 중간 표면으로 구비될 수 있다. 제1표면부(215)는 실질적으로 평활하거나 또는 평탄한 표면일 수 있고, 제2표면부(235) 또한 실질적으로 평활하거나 또는 평탄한 표면일 수 있으며, 이들 사이를 이어주는 제3표면부(303) 또한 실질적으로 평활하거나 또는 평탄한 표면일 수 있다. 제1 내지 제3표면부(215, 235, 303)로 이어지는 전체 표면은 그 영역 내에 급격하게 높이가 달라지는 급격한 단차 부분이나 오목한 형상 부분이 없이 평활하게 이어지는 표면으로 광역 평탄면(global planar)를 이룰 수 있다. 광역 평탄면은 반도체 칩들(210, 230, 250)의 상측 표면들(215, 235, 255) 및 그들 사이 갭 부분의 제3표면부(303)들이 전체적으로 이루는 평탄한 표면을 의미할 수 있다. 예컨대 제1기판(100)의 제1표면(101)으로부터의 제1표면부(215)의 표면 높이 H1과 제2표면부(235)의 표면 높이 H2 및 제3표면부(303)의 표면 높이 H3는 실질적으로 동일한 높이 레벨(level)을 가진다. 제3칩(250)의 제4표면부(255) 또한 실질적으로 동일한 높이 레벨을 가질 수 있다. 반도체 칩들(210, 230, 250) 및 보호층(300)의 상측 표면부들(215, 235, 255, 303)이 실질적으로 평탄한 광역 평탄면을 이루므로, 그 상에 도포되거나 부착되는 열계면층(thermal interface material: 450)의 접촉면(451)은 상측 표면부들(215, 235, 255, 303)과 전체적으로 밀착될 수 있어, 이들 사이의 계면에 보이드(void)나 불완전 도포에 의한 들뜬 갭이 유도되는 것이 유효하게 방지되거나 억제될 수 있다.
도 1 및 도 2를 함께 참조하면, 반도체 제1칩(210)과 반도체 제2칩(230)은 실질적으로 서로 같은 크기를 가지는 칩이거나 또는, 서로 다른 기능을 하는 칩일 수 있다. 반도체 제3칩(250) 또한 반도체 제1칩(210)과 실질적으로 서로 같은 크기를 가지는 칩이거나 또는, 서로 다른 기능을 하는 칩일 수 있다. 반도체 제1칩(210)은 그래픽 처리 장치(GPU), 중앙 처리 장치(CPU) 또는 시스템 온 칩(SoC)일 수 있다. 반도체 제2칩(230) 또는 제3칩(250)은 디램(DRAM) 소자와 같은 메모리 칩(또는 소자)일 수 있다. 반도체 제2칩(230)은 도 2에 제시된 바와 같이 디램 소자가 집적된 다수 개의 반도체 다이(die: 291, 293, 295, 297)(또는 반도체 기판 또는 반도체 칩들)가 실질적으로 수직하게 상호 적층된 칩일 수 있다. 상호 적층된 반도체 제1, 제2, 제3 및 제4다이들(291, 293, 295, 297) 또는 칩들은 다이 몸체를 실질적으로 관통하는 TSV와 같은 제3관통전극(299)들을 구비하여, 상호 간에 수직 연결 구조에 의해 상호 전기적으로 연결될 수 있다. 반도체 제2칩(230)(또는 제3칩)은 다수의 반도체 다이들(291, 293, 295, 297)이 TSV를 채용한 적층 구조를 구비하여 광대역 메모리(HBM: High Bandwidth Memory) 칩 형태로 구비될 수 있다.
도 3을 참조하면, 서로 다른 이종의 반도체 칩들이 하나의 패키지에 구비되면, 반도체 제4칩(21)의 제4높이 H4와 이웃하게 배치된 반도체 제4칩(23)의 제5높이 H5가 달라 이들 사이에 갭(G)이 발생될 수 있다. 열계면층(40)의 접촉면(41)이 제4칩(21)에는 밀착될 수 있지만, 제5칩(23)에는 밀착되지 못하고 들뜬 갭(G)이 발생될 수 있다. 이러한 경우 제5칩(23)에서 발생되는 열은 열계면층(40)으로 원활하게 전달되지 못하게 되므로, 패키지 내에 국부적으로 열이 트랩(trap)되어 반도체 소자의 오동작을 유발할 수 있다.
실시예에서는 도 2에 제시된 바와 같이, 열계면층(450)의 접촉면(451)과 상측 표면부들(215, 235, 255, 303)의 계면이 전체적으로 엄밀하게 밀착될 수 있다. 따라서, 반도체 칩들(210, 230, 250)에서 발생되는 열이 열계면층(450)을 통해 열계면층(450) 상에 부착되는 방열부(heat spreader: 도 1의 410)로 원활하게 전달되어, 멀티 칩 패키지(10)외부로 방출 발산될 수 있다. 이에 따라, 멀티 칩 패키지(10)의 열방출 효율을 극대화할 수 있어, 열로 인해 소자의 특성이 열화되거나 반도체 칩들(210, 230, 250)의 동작 효율 및 동작 속도가 저하되는 것을 효과적으로 방지할 수 있다.
도 1을 다시 참조하면, 방열부(410)는 열계면층(450)을 개재하여 반도체 칩들(210, 230, 250) 및 보호층(300) 상에 부착된다. 방열부(410)를 지지하는 기계적 보강부로서 스티프너(stiffener: 415)가 방열부(410)의 가장자리 부분을 지탱하도록 도입될 수 있다. 스티프너(415)는 패키지 제2기판(500)의 제3표면(501)의 가장자리 부분에 세워지도록 도입될 수 있다. 도시되지 않았지만, 스티프너(415)와 방열부(410) 또는 스티프너(415)와 제3표면(501) 사이에 접착제가 개재될 수 있다.
도 4 내지 도 8은 일 예에 따른 멀티 칩 패키지(multi chip package)을 제조하는 방법을 보여주기 위해서 제시한 도면들이다.
도 4는 캐리어(carrier: 600) 상에 패키지 제1기판(100)을 실장한 형상을 보여준다. 제1접속부(111)가 구비된 패키지 제1기판(100)의 제2표면(103)이 캐리어(600) 표면에 향하고 제1표면(101)이 상측으로 노출되도록 패키지 제1기판(100)이 캐리어(600) 상에 실장된다. 캐리어(600)는 공정을 수행하는 과정 중에 패키지 제1기판(100)을 지지하는 웨이퍼(wafer) 형태 또는 필름(film) 형태의 부재일 수 있다. 패키지 제1기판(100)은 PCB 형태의 기판으로 도입될 수 있거나 또는 실리콘 제1기판 바디(110)와 바디(110)를 실질적으로 관통하는 제1관통전극(120) 및 제1유전층(130)을 포함하는 인터포저 기판 형태로 도입될 수 있다.
도 5는 패키지 제1기판(100) 상에 반도체 제1칩(210), 반도체 제2칩(230) 및 반도체 제3칩(250)을 나란히 배치시키는 과정을 보여준다. 반도체 제1칩(210)의 제2접속부(211), 반도체 제2칩(230)의 제3접속부(231) 및 반도체 제3칩(250)의 제4접속부(251)들이 각각 제1관통전극(120)들과 전기적으로 접속되도록 실장한다. 패키지 제1기판(100)과 반도체 제1칩(210) 사이에는 제2접속부(211)들 사이를 격리하는 언더필과 같은 제3유전층(271)을 형성한다. 패키지 제1기판(100)과 반도체 제2칩(230) 사이에는 제3접속부(231)들 사이를 격리하는 언더필과 같은 제4유전층(273)을 형성한다. 패키지 제1기판(100)과 반도체 제3칩(250) 사이에는 제4접속부(251)들 사이를 격리하는 언더필과 같은 제5유전층(275)을 형성할 수 있다.
반도체 제1칩(210)은 상부에 초기 제1표면부(216)를 구비하고, 반도체 제2칩(230)은 상부에 초기 제2표면부(236)를 구비하고, 반도체 제3칩(250)은 상부에 초기 제4표면부(256)를 구비할 수 있다. 반도체 제2칩(230)과 반도체 제3칩(250)이 동일한 형태의 칩으로 도입될 수 있다. 반도체 제1칩(210)은 반도체 제2칩(230)이나 반도체 제3칩(250)과 다른 형태의 칩으로 도입될 수 있다. 반도체 제1칩(210)은 반도체 제2칩(230)이나 반도체 제3칩(250)과 다른 두께를 가질 수 있어, 상측 초기 제1표면부(216)의 표면 높이는 상측 초기 제2표면부(236)의 표면 높이나 상측 초기 제4표면부(256)의 표면 높이와 다른 높이를 가질 수 있다. 이에 따라, 반도체 칩들(210, 230, 250) 사이에 표면 높이 차이가 유도될 수 있다. 이러한 표면 높이 차이는 후속의 열계면층(도 1의 450)을 도포할 때 계면에 보이드(void)나 도포 불량을 야기하여 패키지의 방열 효율을 저해하는 요인이 될 수 있다. 이러한 높이 차이를 극복하기 위해서 광역 평탄화(global planarization)를 위한 과정을 도입한다.
도 6은 반도체 칩들(210, 230, 250)을 덮는 보호층(300)을 형성하는 과정을 보여준다. 패키지 제1기판(100) 상에 EMC 몰딩(molding) 과정을 수행하여 보호층(300)을 형성한다. EMC 몰딩 과정은 웨이퍼 레벨 몰딩(wafer level molding)으로 수행될 수 있다. EMC를 몰딩하는 과정 이외에도 유전 물질을 도포하는 과정으로 보호층(300)이 반도체 칩들(210, 230, 250)을 덮고 그들 사이의 갭을 메우도록 형성할 수 있다. 보호층(300)은 반도체 칩들(210, 230, 250)을 덮어 상측 초기 제3표면부(301)를 상측으로 노출하도록 형성될 수 있다.
도 7은 보호층(300)의 상측 일부 및 반도체 칩들(210, 230, 250)의 상측 일부를 제거하는 과정을 보여준다. 보호층(300)의 상측 표면에 대한 제거 과정을 수행하여, 보호층(300)의 상측 일부를 제거하고 이어 노출되는 반도체 칩들(210, 230, 250)의 상측 일부를 제거하여 표면부들(215, 235, 255)을 노출한다. 제거 과정은 보호층(300)이 형성된 전체 영역에 대해 수행되는 광역 평탄화 과정으로 수행될 수 있다. 예컨대 화학기계적연마(CMP)와 같은 광역 평탄화를 구현하는 연마 과정으로 제거 과정을 수행할 수 있다. 또는 에치백(etch back) 과정으로 제거 과정을 수행할 수 있다. CMP 또는 에치백 과정 전에, 미리 예비적인 단계로 예비적 그라인딩(grinding)을 실시할 수 있다. 제거 과정에 의해 반도체 제1칩(210)의 연마된 상측 제1표면부(215)와 반도체 제2칩(230)의 연마된 상측 제2표면부(235)와 보호층(300)의 연마된 상측 제3표면부(303) 및 반도체 제3칩(250)의 연마된 상측 제4표면부(255)가 노출되며, 이들은 급격한 높이 변화를 가지는 단차 부분없이 평활하게 이어져 광역 평탄면(global planar: 215, 235, 255, 303)을 이루도록 평탄화된다.
도 8은 패키지 제1기판(100)을 패키지 제2기판(500) 상에 실장하는 과정을 보여준다. 광역 평탄면(215, 235, 255, 303)을 이루는 평탄화 과정 이후에, 패키지 제1기판(100)을 패키지 제2기판(500) 상에 실장한다. 패키지 제1기판(100)을 캐리어(600)로부터 떼어내고 싱귤레이션(singulation)을 수행하여 단품 형태로 분리한 후, 패키지 제1기판(100)을 제2기판(500) 상에 실장한다. 패키지 제1기판(100)과 패키지 제2기판(200) 사이에 제1접속부(111)들 사이를 격리하는 제2유전층(170)을 형성한다. 이후에, 도 1에 제시된 바와 같이, 광역 평탄면(215, 235, 255, 303) 상에 열계면층(450)을 도포하고, 열계면층(450)에 방열부(heat spreader: 410)을 부착한다. 방열부(410)를 부착하기 이전에 패키지 제2기판(500)의 가장자리 부분에 스티프너(415)를 세워 부착하고, 스티프너(415)가 방열부(410)의 가장자리 부분을 지지하도록 한다.
도 9는 다른 일 예에 따른 멀티 칩 패키지(multi chip package)를 보여주는 단면도이다.
도 9를 참조하면, 멀티 칩 패키지(20)는 패키지 제3기판(2500) 상에 반도체 제1칩(2210), 반도체 제2칩(2230) 및 반도체 제3칩(2250)이 직접적으로 실장될 수 있다. 패키지 제3기판(2500)은 하면에 외부 접속을 위한 제5접속부(2550)를 예컨대 솔더볼(solder ball) 형태로 구비할 수 있다. 반도체 제1칩(2210)의 제2접속부(2211), 반도체 제2칩(2230)의 제3접속부(2231) 및 반도체 제3칩(2250)의 제4접속부(2251)들이 전기적으로 제5접속부(2550)에 접속되도록 패키지 제3기판(2500) 상에 반도체 칩들을 실장한다. 이러한 구조는 인터포저 형태일 수 있는 제1기판(도 1의 100)나 PCB 형태일 수 있는 제2기판(도 1의 500) 중 어느 하나가 생략된 형태일 수 있으며, 패키지 제3기판(500)은 제1기판(도 1의 100)이나 제2기판(500)의 기능과 실질적으로 동일한 기능을 가지도록 구비될 수 있다. 패키지 제3기판(500)은 인터포저 형태나 PCB 형태로 구비될 수 있다.
패키지 제3기판(2500)과 반도체 제1칩(2210) 사이에는 제2접속부(2211)들 사이를 격리하는 언더필과 같은 제3유전층(2271)이 구비되고, 패키지 제3기판(2500)과 반도체 제2칩(2230) 사이에는 제3접속부(2231)들 사이를 격리하는 언더필과 같은 제4유전층(2273)가 구비되고, 패키지 제3기판(2500)과 반도체 제3칩(2250) 사이에는 제4접속부(2251)들 사이를 격리하는 언더필과 같은 제5유전층(2275)이 구비된다.
보호층(2300)의 상측 제3표면부(2303)와 반도체 제1칩(2210)의 상측 제1표면부(2215), 반도체 제2칩(2230)의 상측 제2표면부(2235) 및 반도체 제3칩(2250)의 상측 제4표면부(2255)는 평활하게 이어져 광역 평탄면을 이룰 수 있다. 광역 평탄면(2215, 2235, 2255, 2303) 상에 열계면층(2450)이 구비되고, 열계면층(2450)상에 방열부(2410)가 구비된다. 방열부(2410)는 패키지 제3기판(2500)의 가장자리 부분에 세워진 스티프너(2415)에 의해 지지된다.
도 10은 멀티 칩 패키지(30)의 구조를 보여주는 단면도이고, 도 11은 광역 평탄면의 거친 표면부(3050)를 확대 도시한 도면이다. 도 12는 광역 평탄면의 거친 표면부(3050)를 형성하는 과정을 보여주는 도면이다.
도 10을 참조하면, 멀티 칩 패키지(30)는 패키지 제1기판(3100) 상에 나란히 배치되어 실장된 다수의 반도체 칩들(3210, 3230, 3250)을 포함할 수 있다. 패키지 제1기판(3100)은 예컨대 실리콘 제1기판 바디(3110)와 바디(3110)를 실질적으로 관통하여 상하로 전기적 연결을 구현하는 제1관통전극(3120)들 및 연결 배선부를 내부에 포함하는 제1유전층(3130)을 구비할 수 있다. 제1관통전극(3120)의 일 단부에 각각 체결된 제1접속부(3111)가 예컨대 범프(bump)로 구비될 수 있다. 제1관통전극(3120)의 다른 일 단부는 실질적으로 반도체 칩들(3210, 3230, 3250)에 전기적으로 연결될 수 있다. 인터포저의 패키지 제1기판(3100)은 예컨대 인쇄회로기판(PCB)으로 구비될 수 있는 패키지 제2기판(3500) 상에 실장될 수 있다. 패키지 제2기판(3500)의 외부 접속을 위한 제5접속부(3550)가 예컨대 솔더볼(solder ball) 형태로 구비할 수 있다.
반도체 제1칩(3210)의 제2접속부(3211), 반도체 제2칩(3230)의 제3접속부(3231) 및 반도체 제3칩(3250)의 제4접속부(3251)들이 전기적으로 제1관통전극(2120)들에 접속되도록 패키지 제1기판(3100) 상에 반도체 칩들이 실장된다. 패키지 제1기판(3100)과 반도체 제1칩(3210) 사이에는 제2접속부(3211)들 사이를 격리하는 언더필과 같은 제3유전층(3271)이 구비되고, 패키지 제1기판(3100)과 반도체 제2칩(3230) 사이에는 제3접속부(3231)들 사이를 격리하는 언더필과 같은 제4유전층(3273)가 구비되고, 패키지 제1기판(3100)과 반도체 제3칩(3250) 사이에는 제4접속부(3251)들 사이를 격리하는 언더필과 같은 제5유전층(3275)이 구비된다.
보호층(3300)의 상측 제3표면부(3303)와 반도체 제1칩(3210)의 상측 제1표면부(3215), 반도체 제2칩(3230)의 상측 제2표면부(3235) 및 반도체 제3칩(3250)의 상측 제4표면부(3255)는 평활하게 이어져 광역 평탄면을 이루고, 이러한 광역 평탄면은 미세한 요철 형상 또는 거친 표면부(rough surface: 3050)을 이룬다. 광역 평탄면의 거친 표면부(3050)는 표면적의 확대를 유도하여 그 상에 도포되는 열계면층(3450)의 하면(3451)과의 접촉면적을 증대시킬 수 있다. 이에 따라, 반도체 칩들(3210, 3230, 3250)로부터 열계면층(3450) 및 그 상에 부착된 방열부(3410)로의 열의 이전이 보다 유효하게 이루어질 수 있다. 방열부(3410)는 스티프너(3415)에 의해 지지될 수 있다.
광역 평탄면의 거친 표면부(3050)는, 도 12에 제시된 바와 같이, 보호층(3300)의 상측 일부 및 제1 내지 제3칩(3210, 3230, 3250)의 상측 일부를 제거하는 과정을, 표면 거칠기를 보다 큰 거칠기로 유도할 수 있는 수단, 예컨대 그라인딩(grinding) 과정으로 수행하여 얻을 수 있다. 화학기계적연마(CMP)나 에치백(etch back) 과정과 같은 제거 과정을 예비적 과정으로 먼저 수행한 후, 연마된 표면에 대해서 의도적으로 스크래치(scratch)를 유도하는 과정을 추가로 진행하여 거친 표면부(3050)를 얻을 수 있다. 의도적으로 스크래치를 유도하는 과정은 큰 거칠기를 유도하는 그라인딩 과정으로 수행할 수 있다.
상술한 바와 같이 본 출원의 실시 형태들을 도면들을 예시하며 설명하지만, 이는 본 출원에서 제시하고자 하는 바를 설명하기 위한 것이며, 세밀하게 제시된 형상으로 본 출원에서 제시하고자 하는 바를 한정하고자 한 것은 아니다. 본 출원에서 제시한 기술적 사상이 반영되는 한 다양한 다른 변형예들이 가능할 것이다.
100, 500: 패키지 기판, 210, 230, 250: 반도체 칩,
215, 235, 255, 303: 광역 평탄면, 450: 열계면층.

Claims (20)

  1. 제1기판 상에 나란히 실장된 제1칩 및 제2칩;
    상기 제1 및 제2칩들을 감싸 상기 제1칩의 상측 제1표면부 및 상기 제2칩의 상측 제2표면부를 노출하고 상기 제1 및 제2표면부들 사이를 이어주는 상측 제3표면부를 가지는 보호층;
    상기 제1 내지 제3표면부들 상에 위치하는 방열부(heat spreader); 및
    상기 방열부 및 상기 제1 내지 제3표면부들 계면에 위치하는 열계면층(thermal interface material)을 포함하는 멀티 칩 패키지.
  2. 제1항에 있어서,
    상기 제1 내지 제3표면부들은
    급격한 단차 부분없이 평활하게 이어져 광역 평탄면(global planar)을 이루는 멀티 칩 패키지.
  3. 제1항에 있어서,
    상기 제1 내지 제3표면부들은
    미세 요철 형상을 가져 거친 표면을 가지는 멀티 칩 패키지.
  4. 제1항에 있어서,
    상기 제1 내지 제3표면부들은
    상호 간에 실질적으로 동일한 높이 레벨(level)을 가지는 멀티 칩 패키지.
  5. 제1항에 있어서,
    상기 제1 및 제2칩은
    서로 다른 크기를 가지는 멀티 칩 패키지.
  6. 제1항에 있어서,
    상기 제1 및 제2칩은
    서로 다른 기능을 하는 멀티 칩 패키지.
  7. 제1항에 있어서,
    상기 제1칩은
    적어도 2개 이상 다수 개 상호 수직하게 적층된 메모리 칩(memory chip)들을 포함하고
    상기 제2칩은
    그래픽 처리 장치(GPU), 중앙 처리 장치(CPU) 또는 시스템 온 칩(SoC)을 포함하는 멀티 칩 패키지.
  8. 제1항에 있어서,
    상기 제1기판은
    상기 제1칩 및 제2칩을 상호 연결하는 연결 배선 및 관통 전극을 포함하는 인터포저(interposer)를 포함하는 멀티 칩 패키지.
  9. 제1항에 있어서,
    상기 제1기판이 실장되는 제2기판을 더 포함하는 멀티 칩 패키지.
  10. 제9항에 있어서,
    상기 제2기판 상에 세워져
    상기 방열부를 지지하는 스티프너(stiffener)를 더 포함하는 멀티 칩 패키지.
  11. 패키지 기판 상에 나란히 실장된 제1칩 및 제2칩;
    상기 제1 및 제2칩들을 감싸 상기 제1칩의 상측 제1표면부 및 상기 제2칩의 상측 제2표면부를 노출하고 상기 제1 및 제2표면부들 사이를 이어주는 상측 제3표면부를 가지는 보호층;
    상기 제1 내지 제3표면부들 상에 위치하는 방열부(heat spreader);
    상기 방열부 및 상기 제1 내지 제3표면부들 계면에 위치하는 열계면층(thermal interface material); 및
    상기 기판 상에 세워져 상기 방열부를 지지하는 스티프너(stiffener)를 포함하는 멀티 칩 패키지.
  12. 제1기판 상에 제1칩 및 제2칩을 나란히 실장하는 단계;
    상기 제1 및 제2칩을 덮는 보호층을 형성하는 단계;
    상기 보호층의 상측 일부 및 상기 제1 및 제2칩의 상측 일부를 제거하여 상기 제1칩의 상측 제1표면부 및 상기 제2칩의 상측 제2표면부, 상기 제1 및 제2표면부들 사이를 이어주는 상기 보호층의 상측 제3표면부를 노출하는 단계; 및
    상기 제1 내지 제3표면부들 표면에 열계면층(thermal interface material)을 도입하여 방열부(heat spreader)를 부착하는 단계;를 포함하는 멀티 칩 패키지 제조 방법.
  13. 제12항에 있어서,
    상기 제1 내지 제3표면부들은
    급격한 단차 부분없이 평활하게 이어져 광역 평탄면(global planar)을 이루도록 평탄화되는 멀티 칩 패키지 제조 방법.
  14. 제12항에 있어서,
    상기 제1 내지 제3표면부들은
    미세 요철 형상을 가져 거친 표면을 가지도록 그라인딩(grinding)되는 멀티 칩 패키지 제조 방법.
  15. 제12항에 있어서,
    상기 제1 내지 제3표면부들이 상호 간에 실질적으로 동일한 높이 레벨(level)을 가지도록 상기 보호층의 상측 일부 및 상기 제1 및 제2칩의 상측 일부는 제거되는 멀티 칩 패키지 제조 방법.
  16. 제12항에 있어서,
    상기 제1 및 제2칩은
    서로 다른 기능을 하는 멀티 칩 패키지 제조 방법.
  17. 제12항에 있어서,
    상기 제1칩은
    적어도 2개 이상 다수 개 상호 수직하게 적층된 메모리 칩(memory chip)들을 포함하고
    상기 제2칩은
    그래픽 처리 장치(GPU), 중앙 처리 장치(CPU) 또는 시스템 온 칩(SoC)을 포함하는 멀티 칩 패키지 제조 방법.
  18. 제12항에 있어서,
    상기 제1기판은
    상기 제1칩 및 제2칩을 상호 연결하는 연결 배선 및 관통 전극을 포함하는 인터포저(interposer)를 포함하는 멀티 칩 패키지 제조 방법.
  19. 제12항에 있어서,
    상기 방열부는
    상기 제1기판 상에 세워진 스티프너(stiffener)에 의해 지지되며 부착되는 멀티 칩 패키지 제조 방법.
  20. 제12항에 있어서,
    상기 방열부(heat spreader)를 부착하기 이전에,
    제2기판 상에 상기 제1기판을 실장하는 단계; 및
    상기 제2기판 상에 상기 방열부를 지지할 스티프너(stiffener)를 부착하는 단계를 더 포함하는 멀티 칩 패키지 제조 방법.
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