CN105097729A - 多芯片封装体及其制造方法 - Google Patents

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吴卓根
金锺薰
孙晧荣
李政桓
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Abstract

一种多芯片封装体包括：保护层，其具有围绕第一芯片和第二芯片的上表面，第一芯片和第二芯片被安装在第一衬底上，以暴露出第一芯片的上表面和第二芯片的上表面；散热器，其被设置在所述上表面上；以及热界面材料，其被设置在散热器和所述上表面之间的界面处。

Description

多芯片封装体及其制造方法
相关申请的交叉引用
本申请要求2014年5月22日向韩国知识产权局提交的申请号为10-2014-0061663的韩国专利申请的优先权，其全部内容通过引用合并于此。
技术领域
本公开的实施例涉及一种封装技术，更具体而言，涉及一种包括散热器的多芯片封装体及其制造方法。
背景技术
半导体器件可以包括各种电子电路元件，其可以被用于构建电子装置。诸如计算机、移动装置或数据储存器件的各种电子器件可以利用存储半导体芯片或芯片封装体。
为了实现重量轻和尺寸缩小的电子产品，诸如智能型手机，在电子产品内的半导体器件的封装同样应当在尺寸上缩小。收集具有不同功能的半导体芯片到一个封装体的多芯片封装体技术，其实现了单个封装产品内的高容量和的多功能操作，提供了这样理想的形式因子。例如，系统级封装(SysteminPackage，SIP)技术能使具有不同功能的多个芯片布置在衬底上，有效地将芯片封装成尺寸小的封装体。然而，多个半导体芯片在小的区域中执行高速操作，这需要一种有效的热扩散。
发明内容
在一个实施例中，一种多芯片封装体包括：第一芯片和第二芯片，其被彼此平行地安装在第一衬底上；保护层，其具有上第三表面，其围绕第一芯片和第二芯片以暴露出第一芯片的上第一表面和第二芯片的上第二表面，并且将第一表面连接至第二表面；散热器，其被安置在第一表面至第三表面上；以及热界面材料，其被安置在散热器上以及第一表面至第三表面的界面上。
在另一个实施例中，一种多芯片封装体包括：第一芯片和第二芯片，其被彼此平行地安装在封装衬底上；保护层，其具有上第三表面，其围绕第一芯片和第二芯片，以暴露出第一芯片的上第一表面和第二芯片的上第二表面，并且将第一表面连接至第二表面；散热器，其被安置在第一表面至第三表面上；热界面材料，其被安置在散热器上以及第一表面至第三表面的界面上；以及加强件，其与衬底垂直以支撑散热器。
在另一个实施例中，一种用于制造多芯片封装体的方法包括以下步骤：将第一芯片和第二芯片彼此平行地安装在第一衬底上；形成覆盖第一芯片和第二芯片的保护层；去除保护层的上侧的部分以及第一芯片和第二芯片的上侧的部分，以暴露出第一芯片的上第一表面、第二芯片的上第二表面以及将第一表面和第二表面彼此连接的保护层的上第三表面；以及将热界面材料引入至第一表面至第三表面并且附接散热器。
在另一个实施例中，一种存储卡包括多芯片封装体，所述多芯片封装体包括：第一芯片，其被安装在第一衬底的上表面之上；第二芯片，其被安装在第一衬底的上表面之上；保护层，其被设置成围绕第一芯片和第二芯片，保护层暴露出第一芯片的上表面和第二芯片的上表面；热界面材料，其被设置在第一芯片的上表面、第二芯片的上表面以及保护层的上表面之上；以及散热器，其被设置在热界面材料之上。
在另一个实施例中，一种电子系统包括多芯片封装体，所述多芯片封装体包括：第一芯片，其被安装在第一衬底的上表面之上；第二芯片，其被安装在第一衬底的上表面之上；保护层，其被设置成围绕第一芯片和第二芯片，保护层暴露出第一芯片的上表面和第二芯片的上表面；热界面材料，其被设置在第一芯片的上表面、第二芯片的上表面以及保护层的上表面之上；以及散热器，其被设置在热界面材料之上。
在另一个实施例中，一种存储卡包括多芯片封装体，所述多芯片封装体包括：第一芯片，其被安装在封装衬底的上表面之上；第二芯片，其被安装在封装衬底的上表面之上；保护层，其被设置成围绕第一芯片和第二芯片，保护层暴露出第一芯片的上表面和第二芯片的上表面；热界面材料，其被设置在第一芯片的上表面、第二芯片的上表面以及保护层的上表面之上；散热器，其被设置在热界面材料之上；以及垂直加强件，其被设置在衬底之上，以支撑散热器。
在另一个实施例中，一种电子系统包括多芯片封装体，所述多芯片封装体包括：第一芯片，其被安装在封装衬底的上表面之上；第二芯片，其被安装在封装衬底的上表面之上；保护层，其被设置成围绕第一芯片和第二芯片，保护层暴露出第一芯片的上表面和第二芯片的上表面；热界面材料，其被设置在第一芯片的上表面、第二芯片的上表面以及保护层的上表面之上；散热器，其被设置在热界面材料上；以及垂直加强件，其被设置在衬底之上以支撑散热器。
附图说明
本发明构思的实施例结合附图和所附详细描述将变得更加显然，其中：
图1是说明根据一个实施例的多芯片封装体的截面图；
图2和3是说明热界面材料的附接状态的图；
图4至8是说明根据一个实施例用于制造多芯片封装体的方法的图；
图9是说明根据另一个实施例的多芯片封装体的截面图；
图10至12是说明根据另一个实施例的多芯片封装体的图；
图13是说明根据一个实施例的利用包括封装体的存储卡的电子系统的框图；以及
图14是说明根据一个实施例的包括封装体的电子系统的框图。
具体实施方式
在本说明书中，术语诸如“第一”和“第二”用于彼此区分构件，并且不限制构件或表示特定的顺序。此外，当一个构件涉及在另一个构件“上”或在另一个构件的“顶部”或“底部”或者“内部”时，这表示其之间的相对位置关系，并且没有指定构件直接接触另一个构件或另一个构件进一步插入在其之间的界面处的情况。此外，当一个元件涉及与另一个元件“耦接”或“连接”时，其表示所述元件直接耦接或连接至另一个元件，以及额外的层可以插入其之间。当两个元件彼此“直接耦接”或“直接连接”时，其可以表示没有元件插入在其之间。这样的表示也可以应用于用于描述元件之间的关系的其它表述。一种半导体芯片可以表示通过切割具有以芯片形式集成在其中的电子电路的半导体衬底而得到的芯片。半导体衬底或半导体芯片可以是存储器芯片，诸如DRAM、SRAM、快闪存储器、MRAM、ReRAM、FeRAM或PCRAM或具有集成于其中的逻辑电路的逻辑芯片。
图1是说明根据一个实施例的多芯片封装体的截面图。图2和3是描述热界面材料的附接状态的图。
参见图1，多芯片封装体10可以包括安装在第一封装衬底100的上表面101上的多个半导体芯片210、230和250。第一封装衬底100可以具有插入层结构。例如，插入层结构可以包括第一硅衬底本体110和第一穿通电极120，其穿通第一衬底本体110而将层或元件电连接，例如，提供垂直的电连接。第一穿通电极120可以通过穿通硅通孔(TSV)技术来提供。
在第一封装衬底100的相对于上表面101的底表面103上，诸如凸块的第一连接部分111与第一穿通电极120的一个端部耦接。第一穿通电极120的的另一个端部可以与半导体芯片210、230和250大体上电连接或耦接。
第一穿通电极120的一部分或一些部分可以与第二连接部分211连接，其可以通过第一互连部分131来提供与第一半导体芯片210的外部电连接。此外，第一穿通电极120的一部分或一些部分可以与第三连接部分231连接，其提供与第二半导体芯片230的外部电连接，并且第一穿通电极120的一部分或一些部分可以与第四连接部分251连接，其提供至第三半导体芯片250的外部电连接。第一穿通电极120提供用于将半导体芯片210、230和250与第一连接部分111电连接的垂直连接结构。
电介质层130被设置在插入层的第一衬底本体110上。第一电介质层130可以包括绝缘材料或电介质材料层，诸如氧化硅、氮化硅或绝缘聚合物。第一电介质层130可以与第一互连部分131绝缘，其可以具有电路互连结构。
为了将半导体芯片210、230和250彼此电连接，第一封装衬底100可以包括具有水平连接结构的第二互连部分135。第二互连部分135可以具有将两个相邻的半导体芯片(例如第一芯片210和第二芯片230)连接的连接结构。第二互连部分135可以具有设置在第一电介质层130内或第一衬底本体110内的多层电路互连结构。例如，第一封装衬底100可以是具有TSV的插入层，并且可以构成2.5DSIP结构。
第一封装衬底100可以被安装在第二封装衬底500上，其可以采用印刷电路板(PCB)的形式来制备。第一衬底100可以被安装在第二封装衬底500的上表面501上。底表面503可以包括或接触诸如焊料球的连接部分550，以便进行外部连接。用于将第一衬底100的第一连接部分111与连接部分550电连接的互连部分511可以被设置在第二衬底500中。
第二电介质层170可以被提供在第一封装衬底100和第二封装衬底500之间，以将第一连接部分111彼此隔离。第三电介质层271也可以被提供在第一封装衬底100和第一半导体芯片210之间，以将第二连接部分211彼此隔离。第四电介质层273可以被提供在第一封装衬底100和第二半导体芯片230之间，以将第三连接部分231彼此隔离。第五电介质层275可以被提供在第一封装衬底100和第三半导体芯片250之间，以将第四连接部分251彼此隔离。在一个实施例中，第二电介质层170、第三电介质层271、第四电介质层273和第五电介质层275可以包括底部填充。
参见图1和图2，保护层300被设置成围绕第一芯片210、第二芯片230和第三芯片250，并且暴露出芯片的上表面。保护层300可以横向地围绕且固定半导体第一芯片210、半导体第二芯片230和/或半导体第三芯片250，填充在芯片之间的一些或所有间隙。保护层300可以是包括电介质材料的层。电介质材料可以包括模制构件，诸如环氧树脂模制化合物(EMC)。保护层300可以具有上表面303，其暴露出第一半导体芯片210的上表面215和第二半导体芯片230的上表面235。保护层300的上表面303可以被形成为暴露出第三半导体芯片250的上表面255。
如图2中所示，保护层300的上表面303可以用作中间表面，从而形成第一芯片210的上表面215和第二芯片的上表面235之间的连续表面。在一个实施例中，第一芯片210的上表面215可以是光滑的或平坦的表面，第二芯片230的上表面235可以是光滑的或平坦的表面，以及保护层300的上表面303也可以是光滑的或平坦的表面。例如，当整个表面没有台阶部分(例如，具有快速变化的高度的部分)或凹部时，可包括第一芯片210的上表面215、第二芯片230的上表面235以及保护层300的上表面303的整个表面是平滑的表面。
因而，在一个实施例中，第一芯片210的上表面215、第二芯片230的上表面235以及保护层300的上表面303形成整体的平坦表面。例如，从第一衬底100的上表面101起测量的第一芯片210的上表面215的表面高度H1、第二芯片230的上表面235的表面高度H2和保护层300的上表面303的表面高度H3可以是彼此齐平或相等。在一个实施例中，第三芯片250的上表面255也可以具有大体上相同的高度水平。
热界面材料450可以被涂覆、附接或以其他方式设置在半导体芯片210、230和250以及保护层300的上表面215、235、255和303。当半导体芯片210、230和250以及保护层300的上表面215、235、255和303形成大体上平坦的整体平坦表面时，热界面材料450的接触表面451可以与上表面215、235、255和303紧密接触，防止或限制在接触界面处形成空隙或层离的间隙。
参见图1和图2，第一半导体芯片210和第二半导体芯片230可以具有相似的大小，和/或可以执行不同的功能。第三半导体芯片250也可以具有类似于第一半导体芯片210的尺寸的大小，和/或可以执行与第一半导体芯片210执行的功能不同的功能。例如，第一半导体芯片210可以是逻辑芯片，诸如图形处理单元(GPU)、中央处理单元(CPU)或片上系统(SoC)。第二半导体芯片230或第三半导体芯片250可以是存储器芯片(或存储器件)，诸如DRAM器件。
例如，如图2中所示，第二半导体芯片230可以是设置有集成DRAM器件的多个垂直层叠的半导体裸片291、293、295和297(或者，半导体衬底或半导体芯片)的芯片。层叠的第一半导体裸片291、第二半导体裸片293、第三半导体裸片295和第四半导体裸片297可以具有诸如大体上穿通裸片本体的TSV的穿通电极299，并且可以经由公共或共享的垂直连接结构而彼此电连接。第二半导体芯片230(或者，第三芯片250)可以具有多个半导体裸片291、293、295和297利用TSV的层叠结构，并且可以是高带宽存储器(HBM)的一部分。
图3描绘了不同类型的半导体芯片21、23被提供在一个封装体中的配置。芯片21、23可以具有不同或变化的高度(例如，第四半导体芯片21的高度H4不同于第五半导体芯片23的高度H5)，以及层离的间隙G可以在芯片之间发生，因为热界面材料40的接触表面41可以与第四芯片21接触，但是可以不与第五芯片23接触。当间隙G发生时，在第五芯片23中产生的热不容易传递至热界面材料40(例如，热被局部地捕获在封装体中)，这可能导致半导体器件的异常操作。
然而，如图2中所示，当热界面材料450的接触表面451接触上表面215、235、255和303的界面时，在半导体芯片210、230和250中产生的热可以通过热界面材料450而容易地传递至与热界面材料450附接的散热器410(例如，图1中的散热器)，并且可以在多芯片封装体10的外部排出。因此，可以增加或最大化多芯片封装体10的散热效率，以有效地防止器件的特性和操作由于热而恶化，或防止半导体芯片210、230和250降低的操作效率和/或操作速度。
再次参见图1，散热器410通过热界面材料450被安置、附接或以其他方式设置在半导体芯片210、230和250以及在保护层300上。在一个实施例中，垂直或竖直的加强件415可以被安置或设置成支撑或机械地加固散热器410的外围部分。加强件415可以被设置在第二封装衬底500的上表面501的外围部分处的竖直位置中。尽管在附图中未示出，粘合剂可以被插入在加强件415与散热器410之间，或者被插入在加强件415和第二衬底500的上表面501之间。
图4至8是说明根据一个实施例的用于制造多芯片封装体的方法的图。
图4说明通过将第一封装衬底100安装在载体600上而得到的形状。第一封装衬底100被安装在载体600上，使得包括第一连接部分111的第一封装衬底100的底表面103面对载体600的上表面，以及第一封装衬底100的上表面101被暴露至上侧。载体600可以是用于在半导体封装的处理期间支撑第一封装衬底100的类似晶片或类似薄膜的构件。第一封装衬底100可以是类似印刷电路板的衬底或者可以具有插入层衬底结构，其包括第一硅衬底本体110、穿通本体110的第一穿通电极120、以及第一电介质层130。
图5说明将第一半导体芯片210、第二半导体芯片230和第三半导体芯片250布置、安置或设置在第一封装衬底100的上表面101上的过程。例如，第一半导体芯片210、第二半导体芯片230和第三半导体芯片250可以被布置成彼此平行。与第一半导体芯片210相关的第二连接部分211、与第二半导体芯片230相关的第三连接部分231、以及与第三半导体芯片250相关的第四连接部分251被安装且电连接至第一穿通电极120。
诸如底部填充的第三电介质层271形成在第一封装衬底100和第一半导体芯片210之间，以将第二连接部分211彼此隔离。诸如底部填充的第四电介质层273形成在第一封装衬底100和第二半导体芯片230之间，以将第三连接部分231彼此隔离。诸如底部填充的第五电介质层275可以形成在第一封装衬底100和第三半导体芯片250之间，以将第四连接部分251彼此隔离。
第一半导体芯片210可以被提供成其上具有初始的上表面216，第二半导体芯片230可以被提供成其上具有初始的上表面236，以及第三半导体芯片250可以被提供成其上具有初始的上表面256。第二半导体芯片230和第三半导体芯片250可以是相同的芯片类型。第一半导体芯片210和第二半导体芯片230或第三半导体芯片250可以是不同类型的芯片。
当第一半导体芯片210的厚度不同于第二半导体芯片230或第三半导体芯片250的厚度时，初始上表面216的表面高度可以不同于初始上表面236的表面高度或初始上表面256的表面高度。因此，表面高度差可以在半导体芯片210、230和250之间发生。如本文中所述，这样的表面高度差可能引起界面上的空隙或涂覆失败，从而可降低封装体的散热效率。可以执行整体的平坦化工艺以去除芯片210、230和250之间的表面高度差。
图6说明形成覆盖半导体芯片210、230和250的保护层300的工艺。EMC模制工艺被形成在第一封装衬底100上，以形成保护层300。在一个实施例中，EMC模制工艺可以通过芯片级模制来执行。除了EMC模制工艺，电介质材料被涂覆以形成保护层300，以覆盖半导体芯片210、230和250，并且填充在半导体芯片210、230和250之间的间隙。因而，保护层300也可以被形成为覆盖半导体芯片210、230和250，从而将保护层300的初始上表面301暴露至封装体的上侧。
图7说明去除保护层300的上侧的部分和半导体芯片210、230和250的上侧的部分的工艺，去除工艺在保护层300的上表面301上执行以去除保护层300的上侧的部分，并且去除暴露出的半导体芯片210、230和250的上侧的部分，由此暴露出上表面215、235和255。去除工艺可以作为整体的平坦化工艺来执行，其在形成有保护层300的整个区域上执行。例如，去除工艺可以作为抛光工艺来执行，例如化学机械抛光(CMP)。可替选地，去除工艺可以作为回蚀工艺来执行。在CMP或回蚀工艺之前，可以执行初步研磨。在去除工艺之后，暴露出第一半导体芯片210的被抛光的上表面215、第二半导体芯片230的被抛光的上表面235，保护层300的被抛光的上表面303以及第三半导体芯片250的被抛光的上表面255，这些表面形成整体的平坦表面215、235、255和303，如本文中所述。图8说明将第一封装衬底100安装在第二封装衬底500上的过程。在形成整体的平坦表面215、235、255和303的平坦化工艺之后，第一封装衬底100被安装在第二封装衬底500上。在第一封装衬底100与载体600分开之后，执行分离以采用单个构件的形式将第一封装衬底100分开，并且第一封装衬底100被安装在第二封装衬底500上。第二电介质层170形成在第一封装衬底100和第二封装衬底500之间，以将第一连接部分111彼此隔离。然后，如图1中所示，热界面材料450被涂覆在整体的平面表面215、235、255和303上，以及散热器410被附接或以其他方式设置在热界面材料450上。在附接散热器410之前，加强件415被附接在第二封装衬底500的外围部分处的竖直位置中，以支撑散热器410的外围部分。
图9是说明根据另一个实施例的多芯片封装体的截面图。
参见图9，在多芯片封装体20中，第一半导体芯片2210、第二半导体芯片2230和第三半导体芯片2250可以直接安装在第三封装衬底2500上。第三封装衬底2500可以被提供成在下表面上具有第五连接部分2550(例如，焊料球)，以便外部电连接。
第一半导体芯片2210的第二连接部分2211、第二半导体芯片2230的第三连接部分2231、以及第三半导体芯片2250的第四连接部分2251被安装在第三半导体芯片2250上以与第五连接部分2550电连接。这种结构可以通过去除可以具有插入层类型的第一衬底(图1中的100)、和/或可以具有PCB的类型的第二衬底(图1中的500)中的任意一个来获得。第三封装衬底2500可以被提供成具有与第一衬底(图1中的100)或第二衬底(图1中的500)的功能大体上相同的功能。例如，第三封装衬底2500可以采用插入层或印刷电路板PCB的形式来制备。
第三电介质层2271被提供在第三封装衬底2500和第一半导体芯片2210之间，以将第二连接部分2211彼此隔离。第四电介质层2273被提供在第三封装衬底2500和第二半导体芯片2230之间，以将第三连接部分2231彼此隔离。第五电介质层2275被提供在第三封装衬底2500和第三半导体芯片2250之间，以将第四连接部分2251彼此隔离。
保护层2300的上表面2303、第一半导体芯片2210的上表面2215、第二半导体芯片2230的上表面2235以及第三半导体芯片2250的上表面2255可以形成整体的平坦表面，如本文中所述。热界面材料2450被提供在整体的平面表面2215、2235、2255和2303上，并且散热器2410被设置在热界面材料2450上。散热器2410通过加强件2415来支撑，其中加强件2415被设置在第三封装衬底2500的外围部分处的竖直位置中。
图10是说明多芯片封装体30的结构的截面图，以及图11是整体的平坦表面的粗糙表面3050的放大图。图12是说明形成整体的平坦表面的粗糙表面3050的过程的图。
参见图10，多芯片封装体30可以包括安装在第一封装衬底3100上的多个半导体芯片3210、3230和3250。例如，第一封装衬底3100可以包括第一硅衬底本体3110、穿通本体3110以提供垂直电连接的第一穿通电极3120、以及包括互连部分的第一电介质层3130。第一连接部分3111(例如，凸块)与第一穿通电极3120的一个端部耦接。第一穿通电极3120的另一个端部可以与半导体芯片3210、3230和3250大体上电连接。第一封装衬底3100(例如，具有插入层结构)可以安装在第二封装衬底3500上，诸如印刷电路板(PCB)。第五连接部分3550(例如，焊料球)提供具有外部连接的第二封装衬底3500。
半导体芯片被安装在第一封装衬底3100上，使得第一半导体芯片3210的第二连接部分3211、第二半导体芯片3230的第三连接部分3231和第三半导体芯片3250的第四连接部分3251与第一穿通电极3120电连接。
诸如底部填充的第三电介质层3271被提供在第一封装衬底3100和第一半导体芯片3210之间，以将第二连接部分3211彼此隔离。诸如底部填充的第四电介质层3273被提供在第一封装衬底3100和第二半导体芯片3230之间，以将第三连接部分3231彼此隔离。诸如底部填充的第五电介质层3275被提供在第一封装衬底3100和第三半导体芯片3250之间，以将第四连接部分3251彼此隔离。
保护层3300的上表面3303、第一半导体芯片3210的上表面3215、第二半导体芯片3230的上表面3235以及第三半导体芯片3250的上表面3255可以形成具有粗糙表面3050(例如，微细凸或凹的形状)的整体的平坦表面。整体的平坦表面的粗糙表面3050可以提供更大的表面积，从而增加在粗糙表面3050与涂覆在粗糙表面3050上的热界面材料3450的下表面或底表面3451之间的接触面积。因此，从半导体芯片3210、3230和3250至热界面材料3450和附接在热界面材料3450上(并且通过加强件3415支撑)的散热器3410的热传递可以有效地执行。
如图12中所示，整体的平坦表面的粗糙表面3050可以通过去除(例如，通过研磨工艺)保护层3300的上侧的部分以及芯片3210、3230和3250的上侧的部分来得到。例如，诸如CMP或回蚀工艺的去除工艺作为初步工艺来执行，然后另外地执行在抛光的表面上故意引发划痕的过程，使得可以获得粗糙表面3050。故意引发划痕的过程可以作为引入大量或期望的表面粗糙度的研磨过程来执行。
图13是说明根据一个实施例的包括含有至少一个多芯片封装体的存储卡1800的电子系统的框图。存储卡1800包括诸如非易失性存储器件的存储器1810以及存储器控制器1820。存储器1810和存储器控制器1820可以储存数据或读取储存的数据。根据一个实施例的存储器1810和/或存储器控制器1820包括设置在嵌入式封装体中的一个或更多个半导体芯片。
存储器1810可以包括应用本发明的实施例的技术的非易失性存储器件。存储器控制器1820可以控制存储器1810，使得响应于来自主机1830的读取/写入请求而将储存的数据读出或将数据储存。
图14是说明根据一个实施例的包括至少一个多芯片封装体的电子系统2710的框图。电子系统2710可以包括控制器2711、输入/输出器件2712和存储器2713。控制器2711、输入/输出器件2712和存储器2713可以经由提供数据移动经过的路径的总线2715而彼此耦接。
在一个实施例中，控制器2711可以包括一个或更多个微处理器、数字信号处理器、微控制器和/或能够执行与这些部件相同功能的逻辑器件。控制器2711或存储器2713可以包括根据本公开的实施例的一个或更多个半导体封装体。输入/输出器件2712可以包括选自键区、键盘、显示设备、触控屏等的至少一种。存储器2713是一种用于储存数据的器件。存储器2713可以储存数据和/或指令以通过控制器2711来执行等。
存储器2713可以包括诸如DRAM的易失性存储器件和/或诸如快闪存储器的非易失性存储器件。例如，快闪存储器可以被安装至诸如移动终端或台式计算机的信息处理系统。快闪存储器可以构成固态盘(SSD)。在这情况下，电子系统2710可以将大量的数据稳定地储存在快闪存储系统中。
电子系统2710还可以包括接口2714，其被配置成将数据传送至通信网络和从通信网络接收数据。接口2714可以是有线类型或无线类型。例如，接口2714可以包括天线、或有线或无线收发器。
电子系统2710可以被实现为移动系统、个人计算机、工业用计算机或执行各种功能的逻辑系统。例如，移动系统可以是个人数字助理(PDA)、便携式计算机、平板电脑、移动电话、智能电话、无线电话、膝上型计算机、存储卡、数字音乐系统和信息发送/接收系统中任意一种。
如果电子系统2710是能够执行无线通信的设备，则电子系统2710可以用于通信系统中，诸如CDMA(codedivisionmultipleaccess，码分多址)、GSM(globalsystemformobilecommunications，全球移动通信系统)、NADC(NorthAmericanDigitalCellular，北美数字蜂窝)、E-TDMA(enhanced-timedivisionmultipleaccess，增强-分时多址)、WCDMA(widebandcodedivisionmultipleaccess，宽带码分多址)、CDMA2000、LTE(longtermevolution，长期演进技术)以及Wibro(wirelessbroadbandinternet，无线宽带网络)。
已经出于说明性的目的公开了本公开的实施例。对于本领域的技术人员将理解的是，在不脱离本公开和所附权利要求的范围和精神的情况下，各种修改、增加和替换都是可能的。
通过以上实施例可以看出，本申请提供了以下的技术方案。
技术方案1.一种多芯片封装体，包括：
第一芯片，其被安装在第一衬底的上表面之上；
第二芯片，其被安装在所述第一衬底的所述上表面之上；
保护层，其被设置成围绕所述第一芯片和所述第二芯片，所述保护层暴露出所述第一芯片的上表面和所述第二芯片的上表面；
热界面材料，其被设置在所述第一芯片的所述上表面、所述第二芯片的所述上表面以及所述保护层的上表面之上；以及
散热器，其被设置在所述热界面材料之上。
技术方案2.如技术方案1所述的多芯片封装体，其中，所述第一芯片的所述上表面、所述第二芯片的所述上表面以及所述保护层的所述上表面形成整体的平坦表面。
技术方案3.如技术方案1所述的多芯片封装体，其中，所述第一芯片的所述上表面、所述第二芯片的所述上表面以及所述保护层的所述上表面形成凹凸形状的粗糙表面。
技术方案4.如技术方案1所述的多芯片封装体，其中，所述第一芯片的所述上表面、所述第二芯片的所述上表面以及所述保护层的所述上表面大体上彼此齐平。
技术方案5.如技术方案1所述的多芯片封装体，其中，所述第一芯片的尺寸不同于所述第二芯片的尺寸。
技术方案6.如技术方案1所述的多芯片封装体，其中，通过所述第一芯片执行的功能不同于通过所述第二芯片执行的功能。
技术方案7.如技术方案1所述的多芯片封装体，其中，所述第一芯片包括至少两个垂直层叠的存储器芯片；以及
其中，所述第二芯片包括图形处理单元GPU、中央处理单元CPU或片上系统SoC。
技术方案8.如技术方案1所述的多芯片封装体，其中，所述第一衬底具有插入层结构，其包括穿通电极和将所述第一芯片与所述第二芯片耦接的互连。
技术方案9.如技术方案1所述的多芯片封装体，还包括：
第二衬底，在其之上安装有所述第一衬底。
技术方案10.如技术方案9所述的多芯片封装体，还包括：
垂直加强件，其被设置在所述第二衬底之上，以支撑所述散热器。
技术方案11.一种多芯片封装体，包括：
第一芯片，其被安装在封装衬底的上表面之上；
第二芯片，其被安装在所述封装衬底的所述上表面之上；
保护层，其被设置成围绕所述第一芯片和所述第二芯片，所述保护层暴露出所述第一芯片的上表面和所述第二芯片的上表面；
热界面材料，其被设置在所述第一芯片的所述上表面、所述第二芯片的所述上表面以及所述保护层的上表面之上；
散热器，其被设置在所述热界面材料之上；以及
垂直加强件，其被设置在所述衬底之上，以支撑所述散热器。
技术方案12.一种用于制造多芯片封装体的方法，所述方法包括以下步骤：
将第一芯片和第二芯片安装在第一衬底的上表面之上；
形成覆盖所述第一芯片和所述第二芯片的保护层；
去除所述保护层的上侧的部分以及所述第一芯片和所述第二芯片的上侧的部分，以暴露出所述第一芯片的上表面、所述第二芯片的上表面以及所述保护层的上表面；
在所述第一芯片的所述上表面之上、所述第二芯片的所述上表面之上以及所述保护层的所述上表面之上形成热界面材料；以及
将散热器附接至所述热界面材料。
技术方案13.如技术方案12所述的方法，还包括以下步骤：
将所述第一芯片的所述上表面、所述第二芯片的所述上表面以及所述保护层的所述上表面平坦化，以形成整体的平坦表面。
技术方案14.如技术方案12所述的方法，还包括以下步骤：
将所述第一芯片的所述上表面、所述第二芯片的所述上表面以及所述保护层的所述上表面研磨以形成凹凸形状的粗糙表面。
技术方案15.如技术方案12所述的方法，还包括以下步骤：
去除所述第一芯片的所述上表面的部分、所述第二芯片的所述上表面的部分以及所述保护层的所述上表面的部分以形成大体上彼此齐平的表面。
技术方案16.如技术方案12所述的方法，其中，通过所述第一芯片执行的功能不同于通过所述第二芯片执行的功能。
技术方案17.如技术方案12所述的方法，其中，所述第一芯片包括至少两个垂直层叠的存储器芯片；以及
其中，所述第二芯片包括图形处理单元GPU、中央处理单元CPU或片上系统SoC。
技术方案18.如技术方案12所述的方法，其中，所述第一衬底具有插入层结构，其包括穿通电极和将所述第一芯片与所述第二芯片耦接的互连。
技术方案19.如技术方案12所述的方法，还包括以下步骤：
将垂直加强件安置在所述散热器与所述第一衬底之间以支撑所述散热器。
技术方案20.如技术方案12所述的方法，还包括以下步骤：
在将散热器附接至所述热界面材料之前，将所述第一衬底安装在所述第二衬底上；以及
将垂直加强件安置在所述散热器和所述第二衬底之间以支撑所述散热器。

Claims (10)

1.一种多芯片封装体，包括：
第一芯片，其被安装在第一衬底的上表面之上；
第二芯片，其被安装在所述第一衬底的所述上表面之上；
保护层，其被设置成围绕所述第一芯片和所述第二芯片，所述保护层暴露出所述第一芯片的上表面和所述第二芯片的上表面；
热界面材料，其被设置在所述第一芯片的所述上表面、所述第二芯片的所述上表面以及所述保护层的上表面之上；以及
散热器，其被设置在所述热界面材料之上。
2.如权利要求1所述的多芯片封装体，其中，所述第一芯片的所述上表面、所述第二芯片的所述上表面以及所述保护层的所述上表面形成整体的平坦表面。
3.如权利要求1所述的多芯片封装体，其中，所述第一芯片的所述上表面、所述第二芯片的所述上表面以及所述保护层的所述上表面形成凹凸形状的粗糙表面。
4.如权利要求1所述的多芯片封装体，其中，所述第一芯片的所述上表面、所述第二芯片的所述上表面以及所述保护层的所述上表面大体上彼此齐平。
5.如权利要求1所述的多芯片封装体，其中，所述第一芯片的尺寸不同于所述第二芯片的尺寸。
6.如权利要求1所述的多芯片封装体，其中，通过所述第一芯片执行的功能不同于通过所述第二芯片执行的功能。
7.如权利要求1所述的多芯片封装体，其中，所述第一芯片包括至少两个垂直层叠的存储器芯片；以及
其中，所述第二芯片包括图形处理单元GPU、中央处理单元CPU或片上系统SoC。
8.如权利要求1所述的多芯片封装体，其中，所述第一衬底具有插入层结构，其包括穿通电极和将所述第一芯片与所述第二芯片耦接的互连。
9.一种多芯片封装体，包括：
第一芯片，其被安装在封装衬底的上表面之上；
第二芯片，其被安装在所述封装衬底的所述上表面之上；
保护层，其被设置成围绕所述第一芯片和所述第二芯片，所述保护层暴露出所述第一芯片的上表面和所述第二芯片的上表面；
热界面材料，其被设置在所述第一芯片的所述上表面、所述第二芯片的所述上表面以及所述保护层的上表面之上；
散热器，其被设置在所述热界面材料之上；以及
垂直加强件，其被设置在所述衬底之上，以支撑所述散热器。
10.一种用于制造多芯片封装体的方法，所述方法包括以下步骤：
将第一芯片和第二芯片安装在第一衬底的上表面之上；
形成覆盖所述第一芯片和所述第二芯片的保护层；
去除所述保护层的上侧的部分以及所述第一芯片和所述第二芯片的上侧的部分，以暴露出所述第一芯片的上表面、所述第二芯片的上表面以及所述保护层的上表面；
在所述第一芯片的所述上表面之上、所述第二芯片的所述上表面之上以及所述保护层的所述上表面之上形成热界面材料；以及
将散热器附接至所述热界面材料。
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