CN112732631A - 一种小芯片间的数据传输方法 - Google Patents

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Abstract

本发明公开了一种小芯片间的数据传输方法，用于在包含多个小芯片的系统内进行数据传输，每个小芯片将数据藉由三组不同实体传输界面直接传送到另外的小芯片，其中：第一个小芯片与和它相邻的第二个小芯片之间由第一个不同实体传输界面进行互相传送数据；第二个小芯片与和第一个小芯片斜对相邻的第三个小芯片之间由第二个不同实体传输界面进行互相传送数据；第三个小芯片与第一个小芯片之间由第三个不同实体传输界面进行互相传送数据。本发明凭借灵活的可扩充性降低数据传递的延迟，针对不同的目标市场，还可以通过封装不同数目的小芯片达到性能上的可扩充性。

Description

一种小芯片间的数据传输方法
技术领域
本发明公开了一种小芯片间的数据传输方法，涉及芯片设计技术领域。
背景技术
目前市场采用的芯片设计技术主要是单一封装内只有单一晶元(die)，例如NVIDIA前一代构架Pascal与目前最新构架图灵(Turing)，其晶体管数(Transistor Count)从12个十亿，增长到18.6个十亿之多，增长了55％。而其晶元面积则是从471mm^2增长到了754mm^2，增长了60％，这比例还没有计算上先进制程微缩的效果。这表示有部分设计无法因为制程微缩带来优势，却要为这部分设计采用较昂贵的制程。另一方面由于单一晶元面积如此巨大，晶元制作过程中只要有一颗原子缺陷、或者出现一丝杂质，就会影响产品的良率。为了避免整个晶元因此而报废，势必要在晶元增加备份设计以及修复电路，这些都将造成晶元有效使用率大幅下降。
传统的采用并行网络的拓扑结构(Parallel Networks Topologies)设计的晶元、芯片如图1所示，常见的有：链式、环式、网格式等等。
为了有效使用先进制程工艺带来的优点，采用单一芯片(chip)封装内搭载数个小芯片(chiplet，也称作小芯片)的构架，让每个小芯片能被控制在比较好的良率，进而简化备份设计以及修复电路的设计复杂度以及对应的硅面积代价。另一方面，对于无法在先进制程工艺，例如12纳米、7纳米制程，微缩带上得到优势的设计，例如模拟电路，则集中放在主流制程工艺，例如28纳米、22纳米制程，的小芯片上，以提升小芯片的性价比。而将界面类的功能放在这一类的小芯片上，也提升了芯片的灵活性。此外，针对不同的目标市场，还可以通过封装不同数目的小芯片达到性能上的可扩充性。
而在单一芯片(chip)封装内搭载数个小芯片(chiplet)的构架，其中最重要的技术之一是数个小芯片间的数据传输技术。
发明内容
本发明所要解决的技术问题是：针对现有技术的缺陷，提供一种小芯片间的数据传输方法，基于在单一芯片(chip)封装内搭载数个小芯片(chiplet)的构架，使得芯片达到性能上灵活的可扩充性，并降低数据传递的延迟。
本发明为解决上述技术问题采用以下技术方案：
一种小芯片间的数据传输方法，所述方法用于在包含多个小芯片的系统内进行数据传输，每个小芯片将数据藉由三组不同实体传输界面直接传送到另外的小芯片，其中：第一个小芯片与和它相邻的第二个小芯片之间由第一个不同实体传输界面进行互相传送数据；第二个小芯片与和第一个小芯片斜对的第三个小芯片之间由第二个不同实体传输界面进行互相传送数据；第三个小芯片与第一个小芯片之间由第三个不同实体传输界面进行互相传送数据。
第一个小芯片将数据直接传送到第二个小芯片是通过第一种数据传输界面协议；第一个小芯片将数据直接传送到第三个小芯片是通过第二种数据传输界面协议；第一个小芯片将数据直接传送到第四个小芯片是通过第三种数据传输界面协议。
更进一步的，小芯片之间通过相同的传输界面协议进行数据的传送，多个小芯片是在同一个芯片封装内并具有相同的功能，小芯片之间的数据传送网络呈现出递归网络的拓扑结构，所述小芯片之间的数据传送同时进行，每一个小芯片均将数据直接传送到与它相邻的另外三个小芯片。
更进一步的，第一个小芯片将数据直接传送到第二个小芯片是通过第一种数据传输界面协议；第一个小芯片将数据直接传送到第三个小芯片是通过第二种数据传输界面协议。
更进一步的，第一个小芯片将数据直接传送到第二个小芯片是通过第一种数据传输界面，该界面的实体连接是在同一个芯片封装内；第一个小芯片将数据直接传送到第三个小芯片是通过第二种数据传输界面，第一个小芯片是在第一个芯片封装内而第三个小芯片是在第二个芯片封装内。
这种情况下，芯片封装内的传送网络与芯片封装外的传送网络，呈现出递归网络的拓扑结构。所述包含多个小芯片的系统进一步包含多个芯片组进行互相传送数据，每个芯片组里有多个芯片，多个芯片互相传送数据，每个芯片封装内有多个小芯片，多个小芯片间互相传送数据。所述芯片封装内的传送网络、芯片封装间的传送网络、芯片组间的传送网络，均呈现出递归网络的拓扑结构。
本发明采用以上技术方案与现有技术相比，具有以下技术效果：本发明凭借灵活的可扩充性降低数据传递的延迟，针对不同的目标市场，还可以通过封装不同数目的小芯片达到性能上的可扩充性。
附图说明
图1是传统的采用并行网络的拓扑结构(Parallel Networks Topologies)设计的晶元、芯片结构示意图。
图2是本发明中，采用递归网络的拓扑结构设计的小芯片组成系统的连接方式示意图，图2(a)至图2(d)分别对应Level 0至Level 3四种不同形式的系统组成结构。
图3是本发明的一个具体实施例中的结构示意图，其中，图3(a)为Level 1形式结构，图3(b)为Level 3形式结构。
图4是本发明在另一个具体实施例中的结构示意图。
图5是本发明中，一颗晶元封装内含16颗小芯片的另一种实施例示意图。
图6是本发明的一个具体实施例中，Bx Link细节部分实现方式示意图。
具体实施方式
下面详细描述本发明的实施方式，所述实施方式的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施方式是示例性的，仅用于解释本发明，而不能解释为对本发明的限制。
下面结合附图对本发明的技术方案做进一步的详细说明：
本发明中，采用递归网络的拓扑结构设计的小芯片组成系统的连接方式示意图如图2所示，当多颗小芯片要组成一个系统时，本发明所采用的连接方式所带来的可扩展性(scalability)以及递归性(recursive)的特性，例如：
某个系统是以Level 0形式组成，如图2(a)所示，也就是一颗小芯片(level 0)封装在一颗芯片，此系统有1颗芯片的的连接状况。
某个系统是以Level 1形式组成，如图2(b)所示，也就是四颗小芯片(level 0)封装在一颗芯片，此系统有1颗芯片的连接状况。
某个系统是以Level 2形式组成，如图2(c)所示，也就是四颗小芯片封装在一颗芯片，此系统有四颗芯片的连接状况。
某个系统是以Level 3形式组成，如图2(d)所示，也就是四个芯片组，每个芯片组有四颗芯片，每颗封装了四颗小芯片的连接状况，小芯片之间通过连接线2001传输数据，芯片组之间通过连接线2002传输数据。
在本发明的一个具体实施例中，如图3所示，图3(a)所示是同一颗芯片，一颗芯片有四颗小芯片，小芯片之间的双箭头连接线是一种小芯片间的数据传输界面Bx。在这个实施例中里，每个小芯片有三组数据传输界面Bx.
芯片之间的连接线3001是另一种数据传输界面Ax。数据传输界面Ax可以是标准界面，例如PCIe、USB等，以增加与host端连接的适配性。例如一个数据传输界面Ax可以是16-lane PCIe Gen4，这样每个数据传输界面Ax就具有16x16＝256Gbps的传输能力。若PCIeGen4搭配CCIX，则具有16x25＝400Gbps的传输能力。
在本发明的另一个具体实施例中，每个小芯片有一组数据传输界面Ax，图3(b)每个框线301可以被集合成一个图2中所示的level 2形式；而图3(b)本身是一个level 3形式。
在上述具体实施例中，图3(a)里的level 1形式与图3(b)level 2形式，可以看出双箭头连线与连接线3001基本上是一样的拓扑逻辑结构，也就是实现了小芯片或者芯片之间递归网络拓扑结构的连接方式。
更进一步的，图3(b)的level 3形式里，每个框线301里的芯片组藉由连接线3002相互连接，也是一样的拓扑逻辑结构。
在本发明的一种实施例下，连接线3002采用与连接线3001一样的传输界面，另如都是PCIe，因此可以使用数据传输界面Ax。在另一种实施例下，连接线3002采用与连接线3001不相同的传输界面，例如连接线3001采用PCIe而连接线3002采用Ethernet。在本发明的另一种实施例下，连接线3002代表点对点的无线传输或是光传输。
图4显示了另一种实施例下，一颗芯片(框线401内)封装内含4个芯片组，每个芯片组中含4颗小芯片，也就是一颗芯片中包含总数是16颗小芯片。芯片组内以及跨组的数据连接方式，仍然跟前述图3相同。在这个具体实施例中，每个小芯片有四组数据传输界面Bx，但仍然保持了一组数据传输界面Ax。
图5显示了另一种实施例。框线501内也是一颗芯片有4组x4颗小芯片。不过每颗小芯片有更多组的数据传输界面Bx Link(8组)。这样实现了更高的可扩充性以及缩短更多的延迟。
另一方面，在靠近芯片封装边缘的数据传输界面Bx Link，例如框线501下方的3x4组数据传输界面Bx Link，在另一个实施例下也是可以彼此互连，进而带来更高的可扩充性，但对整体构架引入了不规律的状况。
图6展示了其中一种数据传输界面Bx Link细部实现方式，可以是两个单方向的Link，每个Link有多个Lane，每个Lane可以传输56Gbps。所以如果一个Link有8个Lane，则数据传输界面Bx 1可以输出8x56＝448Gbps，同时可以接收8x56＝448Gbp。
若数据传输界面Bx 1的每个Lane可以传输112Gbps，则数据传输界面Bx 1可以输出8x112＝896Gbps，同时可以接收8x112＝896Gbp。
若数据传输界面Bx 1每个Link有16Lane，每个Lane可以传输56Gbps，则数据传输界面Bx 1可以输出16x56＝896Gbps，同时可以接收16x56＝896Gbp。
上面结合附图对本发明的实施方式作了详细说明，但是本发明并不限于上述实施方式，在本领域普通技术人员所具备的知识范围内，还可以在不脱离本发明宗旨的前提下做出各种变化。以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制，虽然本发明已以较佳实施例揭露如上，然而并非用以限定本发明，任何熟悉本专业的技术人员，在不脱离本发明技术方案范围内，当可利用上述揭示的技术内容做出些许更动或修饰为等同变化的等效实施例，但凡是未脱离本发明技术方案内容，依据本发明的技术实质，在本发明的精神和原则之内，对以上实施例所作的任何简单的修改、等同替换与改进等，均仍属于本发明技术方案的保护范围之内。

Claims (12)

1.一种小芯片间的数据传输方法，其特征在于，所述方法用于在包含多个小芯片的系统内进行数据传输，每个小芯片将数据藉由三组不同实体传输界面直接传送到另外的小芯片，其中：
第一个小芯片与和它相邻的第二个小芯片之间由第一个不同实体传输界面进行互相传送数据；
第二个小芯片与和第一个小芯片斜对相邻的第三个小芯片之间由第二个不同实体传输界面进行互相传送数据；
第三个小芯片与第一个小芯片之间由第三个不同实体传输界面进行互相传送数据。
2.如权利要求1所述的一种小芯片间的数据传输方法，其特征在于：小芯片之间通过相同的传输界面协议进行数据的传送。
3.如权利要求2所述的一种小芯片间的数据传输方法，其特征在于：多个小芯片是在同一个芯片封装内。
4.如权利要求1所述的一种小芯片间的数据传输方法，其特征在于：所述多个小芯片具有相同的功能。
5.如权利要求3所述的一种小芯片间的数据传输方法，其特征在于：多个小芯片封装在同一个芯片内，小芯片之间的数据传送网络呈现出递归网络的拓扑结构。
6.如权利要求1所述的一种小芯片间的数据传输方法，其特征在于：所述小芯片之间的数据传送同时进行，每一个小芯片均将数据直接传送到与它相邻的另外三个小芯片。
7.如权利要求1所述的一种小芯片间的数据传输方法，其特征在于：第一个小芯片将数据直接传送到第二个小芯片是通过第一种数据传输界面协议；
第一个小芯片将数据直接传送到第三个小芯片是通过第二种数据传输界面协议。
8.如权利要求7所述的一种小芯片间的数据传输方法，其特征在于：第一个小芯片将数据直接传送到第二个小芯片是通过第一种数据传输界面，该界面的实体连接是在同一个芯片封装内；
第一个小芯片将数据直接传送到第三个小芯片是通过第二种数据传输界面，第一个小芯片是在第一个芯片封装内而第三个小芯片是在第二个芯片封装内。
9.如权利要求8所述的一种小芯片间的数据传输方法，其特征在于：芯片封装内的传送网络与芯片封装外的传送网络，呈现出递归网络的拓扑结构。
10.如权利要求8所述的一种小芯片间的数据传输方法，其特征在于：所述包含多个小芯片的系统进一步包含多个芯片组进行互相传送数据，每个芯片组里有多个芯片，多个芯片互相传送数据，每个芯片封装内有多个小芯片，多个小芯片间互相传送数据。
11.如权利要求10所述的一种小芯片间的数据传输方法，其特征在于：所述芯片封装内的传送网络、芯片封装间的传送网络、芯片组间的传送网络，均呈现出递归网络的拓扑结构。
12.如权利要求1所述的一种小芯片间的数据传输方法，其特征在于：第一个小芯片将数据直接传送到第二个小芯片是通过第一种数据传输界面协议；
第一个小芯片将数据直接传送到第三个小芯片是通过第二种数据传输界面协议；
第一个小芯片将数据直接传送到第四个小芯片是通过第三种数据传输界面协议。
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