CN112699077B - Fpga芯片及fpga子芯片的互联方法 - Google Patents

Fpga芯片及fpga子芯片的互联方法 Download PDF

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Abstract

本发明提供了一种FPGA芯片，包括至少两颗FPGA子芯片和至少一条高速串行通道，通过所述高速串行通道连接位于不同所述FPGA子芯片上的高速串行接口，其中，所述高速串行通道的数量不小于所述FPGA子芯片的数量，或所述高速串行通道的数量比所述FPGA子芯片的数量少1。所述FPGA芯片中，通过所述高速串行通道连接位于不同所述FPGA子芯片上的高速串行接口，相比于采用硅中间层进行互联，在实现相同功能的情况下，减少了FPGA子芯片之间互联线的数量，且无需额外的代工厂进行加工，极大的降低了成本。本发明还提供了一种FPGA子芯片的互联方法。

Description

FPGA芯片及FPGA子芯片的互联方法
技术领域
本发明涉及FPGA技术领域，尤其涉及一种FPGA芯片及FPGA子芯片的互联方法。
背景技术
随着通信领域对现场可编程门阵列(Field Programmable GateArray，FPGA)规模需求的持续增长，对FPGA单颗芯片的容量要求也越来越高，但由于受到芯片制造工艺的限制，单颗大尺度芯片的良率呈急剧下降的趋势，极大地增加了芯片的成本，所以通常的做法是用几颗小容量的FPGA芯片合封在一起构成大颗粒的FPGA芯片。
如图1所示，现今用于小容量FPGA之间的互联是采用硅中间层(Interposer)硅通孔技术(Through Silicon Via，TSV)采用并行线直连的方式来实现互联，这样互联线的根数会非常多，而且需要额外代工厂进行加工，极大地增加了成本。
因此，有必要提供一种新型的FPGA芯片及FPGA子芯片的互联方法以解决现有技术中存在的上述问题。
发明内容
本发明的目的在于提供一种FPGA芯片及FPGA子芯片的互联方法，减少FPGA子芯片之间互联线的数量，降低成本。
为实现上述目的，本发明的所述FPGA芯片，包括至少两颗FPGA子芯片和至少一条高速串行通道，通过所述高速串行通道连接位于不同所述FPGA子芯片上的高速串行接口，其中，所述高速串行通道的数量不小于所述FPGA子芯片的数量，或所述高速串行通道的数量比所述FPGA子芯片的数量少1。
所述FPGA芯片的有益效果在于：通过所述高速串行通道连接位于不同所述FPGA子芯片上的高速串行接口，相比于采用硅中间层进行互联，在实现相同功能的情况下，减少了FPGA子芯片之间互联线的数量，且无需额外的代工厂进行加工，极大的降低了成本。
优选地，所述FPGA子芯片的数量大于2时，每一个所述FPGA子芯片均与两个所述FPGA子芯片连接。其有益效果在于：使每一个PFGA子芯片的地位等同，实用性更强。
进一步优选地，所述FPGA子芯片之间还通过双向接口连接，以实现所述FPGA子芯片之间的握手控制。
优选地，所述FPGA子芯片的时钟输入管脚与相邻所述FPGA子芯片的时钟输出管脚或片外时钟单元连接。其有益效果在于：便于实现不同的时钟域。
优选地，所述FPGA子芯片包括时钟管理单元，一个所述时钟管理单元与6～10条所述高速串行通道连接，以驱动所述高速串行通道。其有益效果在于：便于减小功耗和面积的开销。
进一步优选地，所述高速串行接口发射端的时钟相位为1，所述高速串行接口接收端的时钟相位为3。其有益效果在于：进一步减小功耗和面积的开销。
进一步优选地，所述时钟管理单元通过时钟树传输时钟信号，以实现对所述高速串行通道的时钟控制。
优选地，两个所述高速串行接口分别为第一高速串行接口和第二高速串行接口，所述第一高速串行接口包括第一发射端和第一接收端，所述第二高速串行接口包括第二发射端和第二接收端，所述高速串行通道包括第一高速串行子通道和第二高速串行子通道，所述第一发射端的第一端和所述第一接收端的第二端均与所述第一高速串行子通道的一端连接，所述第二发射端的第二端和所述第二接收端的第一端均与所述第一高速串行子通道的另一端连接，所述第一发射端的第二端和所述第二接收端的第一端均与所述第二高速串行子通道的一端连接，所述第二发射端的第一端和所述第二接收端的第二端均与所述第二高速串行子通道的另一端连接。其有益效果在于：实现半双工通信，降低互连线的数量。
优选地，两个所述高速串行接口分别为第一高速串行接口和第二高速串行接口，所述第一高速串行接口包括第一发射端、第一接收端和第一发射抵消端，所述第二高速串行接口包括第二发射端、第二接收端和第二发射抵消端，所述高速串行通道包括第一高速串行子通道和第二高速串行子通道，所述第一发射端的第二端、所述第一接收端的第一端和所述第一发射抵消端的第一端均与所述第一高速串行子通道的一端连接，所述第二发射端的第二端、所述第二接收端的第一端和所述第二发射抵消端的第一端均与所述第一高速串行子通道的另一端连接，所述第一发射端的第一端、所述第一接收端的第二端和所述第一发射抵消端的第二端均与所述第二高速串行子通道的一端连接，所述第二发射端的第一端、所述第二接收端的第二端和所述第二发射抵消端的第二端均与所述第二高速串行子通道的另一端连接，所述第一发射端的第一端和第二端还分别与所述第一发射抵消端的第三端和第四端连接，所述第二发射端的第一端和第二端还分别与所述第二发射抵消端的第三端和第四端连接。其有益效果在于：实现全双工通信，降低互连线的数量。
本发明还提供了一种FPGA子芯片的互联方法，包括以下步骤：
S0：提供至少两颗FPGA子芯片和至少一条高速串行通道，其中，所述高速串行通道的数量不小于所述FPGA子芯片的数量，或所述高速串行通道的数量比所述FPGA子芯片的数量少1；
S1：通过所述高速串行通道连接位于不同所述FPGA子芯片上的高速串行接口。
所述FPGA子芯片的互联方法的有益效果在于：通过所述高速串行通道连接位于不同所述FPGA子芯片上的高速串行接口，不需要采用硅中间层进行互联，减少了FPGA子芯片之间互联线的数量，且无需额外的代工厂进行加工，极大的降低了成本。
优选地，所述FPGA子芯片的互联方法还包括连接不同FPGA子芯片之间的双向接口，以实现所述FPGA子芯片之间的握手控制。
优选地，所述FPGA子芯片的互联方法还包括将所述FPGA子芯片的时钟输入管脚与相邻所述FPGA子芯片的时钟输出管脚连接。
优选地，所述FPGA子芯片的互联方法还包括将所述FPGA子芯片的时钟输入管脚与片外时钟单元连接。
优选地，所述FPGA子芯片的互联方法还包括将部分所述FPGA子芯片的时钟输入管脚与相邻所述FPGA子芯片的时钟输出管脚连接，将部分所述FPGA子芯片的时钟输入管脚与片外时钟单元连接。
附图说明
图1为本发明现有技术中FPGA芯片的互联结构示意图；
图2为本发明一些实施例中两个高速串行接口连接示意图；
图3为本发明另一些实施例中两个高速串行接口连接示意图；
图4为本发明FPGA子芯片的互联方法的流程图；
图5为本发明一些具体实施例中FPGA芯片的结构示意图；
图6为本发明又一些具体实施例中FPGA芯片的结构示意图；
图7为本发明另一些具体实施例中FPGA芯片的结构示意图。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚，下面将结合本发明的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明的一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。除非另外定义，此处使用的技术术语或者科学术语应当为本发明所属领域内具有一般技能的人士所理解的通常意义。本文中使用的“包括”等类似的词语意指出现该词前面的元件或者物件涵盖出现在该词后面列举的元件或者物件及其等同，而不排除其他元件或者物件。
针对现有技术存在的问题，本发明的实施例提供了一种FPGA芯片，包括至少两颗FPGA子芯片和至少一条高速串行通道，通过所述高速串行通道连接位于不同所述FPGA子芯片上的高速串行接口(SerDes)，其中，所述高速串行通道的数量不小于所述FPGA子芯片的数量，或所述高速串行通道的数量比所述FPGA子芯片的数量少1。例如，所述FPGA子芯片的数量为2，所述高速串行通道的数量大于或等于2，或所述高速串行通道的数量为1；所述FPGA子芯片的数量为4，所述高速串行通道的数量大于或等于4，或所述高速串行通道的数量为3；所述FPGA子芯片的数量为10，所述高速串行通道的数量大于或等于10，或所述高速串行通道的数量为9。
一些实施例中，所述FPGA子芯片的数量大于2时，每一个所述FPGA子芯片均与两个所述FPGA子芯片连接。
一些实施例中，所述FPGA子芯片之间还通过双向接口连接，以实现所述FPGA子芯片之间的握手控制。
一些实施例中，所述FPGA子芯片的时钟输入管脚与相邻所述FPGA子芯片的时钟输出管脚或片外时钟单元连接。其中，通过所述高速串行通道连接的两个所述FPGA子芯片为相邻FPGA子芯片。
一些实施例中，所述FPGA子芯片包括时钟管理单元(Clock MasterUnit，CMU)，一个所述时钟管理单元与6～10条所述高速串行通道连接，以驱动所述高速串行通道。具体地，一个所述时钟管理单元与8条所述高速串行通道连接。
一些实施例中，所述高速串行接口发射端的时钟相位为1，所述高速串行接口接收端的时钟相位为3。进一步，所述时钟管理单元通过时钟树传输时钟信号，以实现对所述高速串行通道的时钟控制。
图2为本发明一些实施例中两个高速串行接口连接示意图。参照图2，两个所述高速串行接口分别为第一高速串行接口10和第二高速串行接口20，所述第一高速串行接口10包括第一发射端11和第一接收端12，所述第二高速串行接口20包括第二发射端21和第二接收端22，所述高速串行通道30包括第一高速串行子通道31和第二高速串行子通道32，所述第一发射端11的第一端和所述第一接收端12的第二端均与所述第一高速串行子通道31的一端连接，所述第二发射端21的第二端和所述第二接收端22的第一端均与所述第一高速串行子通道31的另一端连接，所述第一发射端11的第二端和所述第二接收端22的第一端均与所述第二高速串行子通道32的一端连接，所述第二发射端21的第一端和所述第二接收端22的第二端均与所述第二高速串行子通道32的另一端连接。上述两个高速串行接口之间的连接形成半双工通信。
具体地，参照图2，所述第一发射端11的第一端为正发射端，所述第一发射端11的第二端为负发射端，所述第一接收端12的第一端为正接收端，所述第一接收端12的第二端为负接收端，所述第二发射端21的第一端为正发射端，所述第二发射端21的第二端为负发射端，所述第二接收端22的第一端为正接收端，所述第二接收端22的第二端为负接收端。
图3为本发明另一些实施例中两个高速串行接口连接示意图。参照图3，两个所述高速串行接口分别为第一高速串行接口10和第二高速串行接口20，所述第一高速串行接口10包括第一发射端11、第一接收端12和第一发射抵消端13，所述第二高速串行接口20包括第二发射端21、第二接收端22和第二发射抵消端23，所述高速串行通道30包括第一高速串行子通道31和第二高速串行子通道32，所述第一发射端11的第二端、所述第一接收端12的第一端和所述第一发射抵消端13的第一端均与所述第一高速串行子通道31的一端连接，所述第二发射端21的第二端、所述第二接收端22的第一端和所述第二发射抵消端23的第一端均与所述第一高速串行子通道31的另一端连接，所述第一发射端11的第一端、所述第一接收端12的第二端和所述第一发射抵消端13的第二端均与所述第二高速串行子通道32的一端连接，所述第二发射端21的第一端、所述第二接收端22的第二端和所述第二发射抵消端23的第二端均与所述第二高速串行子通道32的另一端连接，所述第一发射端11的第一端和第二端还分别与所述第一发射抵消端13的第三端和第四端连接，所述第二发射端21的第一端和第二端还分别与所述第二发射抵消端23的第三端和第四端连接。上述两个高速串行接口之间的连接形成全双工通信，其中，图中131表示所述第一发射抵消端13的第一端与所述第一发射端11的第二端连接，以抵消所述第一发射端11的第二端发送的数据，以避免所述第一发射端11的第二端发送的数据被所述第一接收端12的第一端接收；图中132表示所述第一发射抵消端13的第二端与所述第一发射端11的第一端连接，以抵消所述第一发射端11的第一端发送的数据，以避免所述第一发射端11的第一端发送的数据被所述第一接收端12的第二端接收；图中231表示所述第二发射抵消端23的第一端与所述第二发射端21的第二端连接，以抵消所述第二发射端21的第二端发送的数据，以避免所述第二发射端21的第二端发送的数据被所述第二接收端21的第一端接收；图中232所述第二发射抵消端23的第二端与所述第二发射端21的第一端连接，以抵消所述第二发射端21的第一端发送的数据，以避免所述第二发射端21的第一端发送的数据被所述第二接收端22的第二端接收。
具体地，参照图3，所述第一发射端11的第一端为正发射端，所述第一发射端11的第二端为负发射端，所述第一接收端12的第一端为正接收端，所述第一接收端12的第二端为负接收端，所述第二发射端21的第一端为正发射端，所述第二发射端21的第二端为负发射端，所述第二接收端22的第一端为正接收端，所述第二接收端22的第二端为负接收端。
图4为一些实施例中FPGA子芯片的互联方法的流程图。参照图4，所述FPGA子芯片的互联方法包括以下步骤：
S0：提供至少两颗FPGA子芯片和至少一条高速串行通道，其中，所述高速串行通道的数量不小于所述FPGA子芯片的数量，或所述高速串行通道的数量比所述FPGA子芯片的数量少1；
S1：通过所述高速串行通道连接位于不同所述FPGA子芯片上的高速串行接口。
一些实施例中，所述FPGA子芯片的互联方法还包括连接不同FPGA子芯片之间的双向接口，以实现所述FPGA子芯片之间的握手控制。
一些实施例中，所述FPGA子芯片的互联方法中将所述FPGA子芯片的时钟输入管脚与相邻所述FPGA子芯片的时钟输出管脚连接。而又一些实施例中，所述FPGA子芯片的互联方法中将所述FPGA子芯片的时钟输入管脚与片外时钟单元连接。而另一些实施例中，所述FPGA子芯片的互联方法中将部分所述FPGA子芯片的时钟输入管脚与相邻所述FPGA子芯片的时钟输出管脚连接，将部分所述FPGA子芯片的时钟输入管脚与片外时钟单元连接。
图5为本发明一些具体实施例中FPGA芯片的结构示意图。参照图5，所述FPGA芯片包括4颗FPGA子芯片、4N条高速串行通道30、4条双向接口通道40和3条时钟线50，4颗FPGA子芯片分别为第一FPGA子芯片100、第二FPGA子芯片200、第三FPGA子芯片300和第四FPGA子芯片400。其中，所述第一FPGA子芯片100和所述第二FPGA子芯片200之间、所述第二FPGA子芯片200和所述第三FPGA子芯片300之间、所述第三FPGA子芯片300和所述第四FPGA子芯片400之间、所述第四FPGA子芯片400和所述第一FPGA子芯片100之间均通过N条所述高速串行通道30连接相对应的高速串行接口，所述第一FPGA子芯片100和所述第二FPGA子芯片200之间、所述第二FPGA子芯片200和所述第三FPGA子芯片300之间、所述第三FPGA子芯片300和所述第四FPGA子芯片400之间、所述第四FPGA子芯片400和所述第一FPGA子芯片100之间均通过一条所述双向接口通道40连接相对应的双向接口，所述第一FPGA子芯片100的时钟输入管脚与片外时钟单元连接，所述第二FPGA子芯片200的时钟输入管脚与所述第一FPGA子芯片100的时钟输出管脚通过一条所述时钟线50连接，所述第三FPGA子芯片300的时钟输入管脚与所述第二FPGA子芯片200的时钟输出管脚通过一条所述时钟线50连接，所述第四FPGA子芯片400的时钟输入管脚与所述第三FPGA子芯片300的时钟输出管脚通过一条所述时钟线50连接，N为大于0的自然数。其中，N根据所要实现的FPGA芯片功能进行设定，在此不限定具体数量。
具体地，参照图5，由片外时钟单元分别向所述第一FPGA子芯片100发送参考时钟，所述第一FPGA子芯片100接收参考时钟后通过内部锁相环(Phase Locked Loop，PLL)生成高速串行接口的发送和接收时钟，然后所述第一FPGA子芯片100通过所述时钟线50向所述第二FPGA子芯片200发送一个源同步时钟，所述第二FPGA子芯片200接收源同步时钟后通过内部锁相环生成高速串行接口的发送和接收时钟，然后所述第二FPGA子芯片200向所述第三FPGA子芯片300发送一个源同步时钟，所述第三FPGA子芯片300接收原同步时钟后通过内部锁相环生成高速串行接口的发送和接收时钟，然后所述第三FPGA子芯片300向所述第四FPGA子芯片400发送一个源同步时钟，所述第四FPGA子芯片400接收源同步时钟后通过内部锁相环生成高速串行接口的发送和接收时钟。
图6为本发明又一些具体实施例中FPGA芯片的结构示意图。参照图6，所述FPGA芯片包括4颗FPGA子芯片、4N条高速串行通道30和4条双向接口通道40，4颗FPGA子芯片分别为第一FPGA子芯片100、第一FPGA子芯片200、第三FPGA子芯片300和第四FPGA子芯片400。其中，所述第一FPGA子芯片100和所述第一FPGA子芯片200之间、所述第一FPGA子芯片200和所述第三FPGA子芯片300之间、所述第三FPGA子芯片300和所述第四FPGA子芯片400之间、所述第四FPGA子芯片400和所述第一FPGA子芯片100之间均通过N条所述高速串行通道30连接相对应的高速串行接口，所述第一FPGA子芯片100和所述第一FPGA子芯片200之间、所述第一FPGA子芯片200和所述第三FPGA子芯片300之间、所述第三FPGA子芯片300和所述第四FPGA子芯片400之间、所述第四FPGA子芯片400和所述第一FPGA子芯片100之间均通过一条所述双向接口通道40连接相对应的双向接口，所述第一FPGA子芯片100、所述第一FPGA子芯片200、所述第三FPGA子芯片300和所述第四FPGA子芯片400的时钟输入管脚均与片外时钟单元连接，N为大于0的自然数。其中，所述第一FPGA子芯片100的时钟输入管脚连接的片外时钟单元、所述第一FPGA子芯片200的时钟输入管脚连接的片外时钟单元、所述第三FPGA子芯片300的时钟输入管脚连接的片外时钟单元、所述第四FPGA子芯片400的时钟输入管脚连接相同或不同的片外时钟单元。其中，N根据所要实现的FPGA芯片功能进行设定，在此不限定具体数量。
具体地，参照图6，由片外时钟单元分别向所述第一FPGA子芯片100、所述第二FPGA子芯片200、所述第三FPGA子芯片300和所述第四FPGA子芯片400发送参考时钟，所述第一FPGA子芯片100、所述第二FPGA子芯片200、所述第三FPGA子芯片300和所述第四FPGA子芯片400接收参考时钟后通过内部锁相环生成所述高速串行接口的发送和接收时钟，从而保证时钟源同步。
图7为本发明另一些具体实施例中FPGA芯片的结构示意图。参照图7，所述FPGA芯片包括4颗FPGA子芯片、4N条高速串行通道30、4条双向接口通道40和2条时钟线50，4颗FPGA子芯片分别为第一FPGA子芯片100、第一FPGA子芯片200、第三FPGA子芯片300和第四FPGA子芯片400。其中，所述第一FPGA子芯片100和所述第一FPGA子芯片200之间、所述第一FPGA子芯片200和所述第三FPGA子芯片300之间、所述第三FPGA子芯片300和所述第四FPGA子芯片400之间、所述第四FPGA子芯片400和所述第一FPGA子芯片100之间均通过N条所述高速串行通道30连接相对应的高速串行接口，所述第一FPGA子芯片100和所述第一FPGA子芯片200之间、所述第一FPGA子芯片200和所述第三FPGA子芯片300之间、所述第三FPGA子芯片300和所述第四FPGA子芯片400之间、所述第四FPGA子芯片400和所述第一FPGA子芯片100之间均通过一条所述双向接口通道40连接相对应的双向接口，所述第一FPGA的时钟输入管脚与片外时钟单元连接，所述第一FPGA子芯片200的时钟输入管脚与所述第一FPGA子芯片100的时钟输出管脚通过一条所述时钟线50连接，所述第三FPGA子芯片300的时钟输入管脚与片外时钟单元连接，所述第四FPGA子芯片400的时钟输入管脚与所述第三FPGA子芯片300的时钟输出管脚通过一条所述时钟线50连接，N为大于0的自然数。其中，所述第一FPGA子芯片100的时钟输入管脚与所述第三FPGA子芯片300的时钟输入管脚连接相同或不同的片外时钟单元。其中，N根据所要实现的FPGA芯片功能进行设定，在此不限定具体数量。
具体地，参照图7，由片外时钟单元分别向所述第一FPGA子芯片100和所述第三FPGA子芯片300发送参考时钟，所述第一FPGA子芯片100和所述第三FPGA子芯片300接收参考时钟后通过内部锁相环生成所述高速串行接口的发送和接收时钟，然后所述第一FPGA子芯片100通过所述时钟线50向所述第二FPGA子芯片200发送一个源同步时钟，然后所述第三FPGA子芯片300通过所述时钟线50向所述第四FPGA子芯片400发送一个源同步时钟。
虽然在上文中详细说明了本发明的实施方式，但是对于本领域的技术人员来说显而易见的是，能够对这些实施方式进行各种修改和变化。但是，应理解，这种修改和变化都属于权利要求书中所述的本发明的范围和精神之内。而且，在此说明的本发明可有其它的实施方式，并且可通过多种方式实施或实现。

Claims (12)

1.一种FPGA芯片，其特征在于，包括至少两颗FPGA子芯片和至少一条高速串行通道，通过所述高速串行通道连接位于不同所述FPGA子芯片上的高速串行接口，其中，所述高速串行通道的数量不小于所述FPGA子芯片的数量，或所述高速串行通道的数量比所述FPGA子芯片的数量少1；
两个所述高速串行接口分别为第一高速串行接口和第二高速串行接口，所述第一高速串行接口包括第一发射端和第一接收端，所述第二高速串行接口包括第二发射端和第二接收端，所述高速串行通道包括第一高速串行子通道和第二高速串行子通道，所述第一发射端的第一端和所述第一接收端的第二端均与所述第一高速串行子通道的一端连接，所述第二发射端的第二端和所述第二接收端的第一端均与所述第一高速串行子通道的另一端连接，所述第一发射端的第二端和所述第二接收端的第一端均与所述第二高速串行子通道的一端连接，所述第二发射端的第一端和所述第二接收端的第二端均与所述第二高速串行子通道的另一端连接；
或，两个所述高速串行接口分别为第一高速串行接口和第二高速串行接口，所述第一高速串行接口包括第一发射端、第一接收端和第一发射抵消端，所述第二高速串行接口包括第二发射端、第二接收端和第二发射抵消端，所述高速串行通道包括第一高速串行子通道和第二高速串行子通道，所述第一发射端的第二端、所述第一接收端的第一端和所述第一发射抵消端的第一端均与所述第一高速串行子通道的一端连接，所述第二发射端的第二端、所述第二接收端的第一端和所述第二发射抵消端的第一端均与所述第一高速串行子通道的另一端连接，所述第一发射端的第一端、所述第一接收端的第二端和所述第一发射抵消端的第二端均与所述第二高速串行子通道的一端连接，所述第二发射端的第一端、所述第二接收端的第二端和所述第二发射抵消端的第二端均与所述第二高速串行子通道的另一端连接，所述第一发射端的第一端和第二端还分别与所述第一发射抵消端的第三端和第四端连接，所述第二发射端的第一端和第二端还分别与所述第二发射抵消端的第三端和第四端连接。
2.根据权利要求1所述的FPGA芯片，其特征在于，所述FPGA子芯片的数量大于2时，每一个所述FPGA子芯片均与两个所述FPGA子芯片连接。
3.根据权利要求1或2所述的FPGA芯片，其特征在于，所述FPGA子芯片之间还通过双向接口连接，以实现所述FPGA子芯片之间的握手控制。
4.根据权利要求1所述的FPGA芯片，其特征在于，所述FPGA子芯片的时钟输入管脚与相邻所述FPGA子芯片的时钟输出管脚或片外时钟单元连接。
5.根据权利要求1所述的FPGA芯片，其特征在于，所述FPGA子芯片包括时钟管理单元，一个所述时钟管理单元与6~10条所述高速串行通道连接，以驱动所述高速串行通道。
6.根据权利要求5所述的FPGA芯片，其特征在于，所述高速串行接口发射端的时钟相位为1，所述高速串行接口接收端的时钟相位为3。
7.根据权利要求5或6所述的FPGA芯片，其特征在于，所述时钟管理单元通过时钟树传输时钟信号，以实现对所述高速串行通道的时钟控制。
8.一种如权利要求1~7任意一项所述的FPGA芯片的FPGA子芯片的互联方法，其特征在于，包括以下步骤：
S0：提供至少两颗FPGA子芯片和至少一条高速串行通道，其中，所述高速串行通道的数量不小于所述FPGA子芯片的数量，或所述高速串行通道的数量比所述FPGA子芯片的数量少1；
S1：通过所述高速串行通道连接位于不同所述FPGA子芯片上的高速串行接口。
9.根据权利要求8所述的FPGA子芯片的互联方法，其特征在于，还包括连接不同FPGA子芯片之间的双向接口，以实现所述FPGA子芯片之间的握手控制。
10.根据权利要求8所述的FPGA子芯片的互联方法，其特征在于，还包括将所述FPGA子芯片的时钟输入管脚与相邻所述FPGA子芯片的时钟输出管脚连接。
11.根据权利要求8所述的FPGA子芯片的互联方法，其特征在于，还包括将所述FPGA子芯片的时钟输入管脚与片外时钟单元连接。
12.根据权利要求8所述的FPGA子芯片的互联方法，其特征在于，还包括将部分所述FPGA子芯片的时钟输入管脚与相邻所述FPGA子芯片的时钟输出管脚连接，将部分所述FPGA子芯片的时钟输入管脚与片外时钟单元连接。
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