TWI810962B - 半導體晶粒、電子元件、電子設備及其製造方法 - Google Patents

Abstract

本發明提出一種半導體晶粒、電子元件、電子設備以及用於製造半導體晶粒的方法。半導體晶粒包括第一晶粒對晶粒(Die to Die，D2D)收發器。第一晶粒對晶粒D2D收發器包括第一D2D發送器以及第一D2D接收器。第一D2D發送器經配置以使用第一參考時脈信號向另一半導體晶粒的第二D2D收發器中的第二D2D接收器發送資料。第一D2D接收器經配置以使用第二參考時脈信號從所述第二D2D收發器中的第二D2D發送器接收資料。

Description

半導體晶粒、電子元件、電子設備及其製造方法

本公開的各種實施例涉及一種電子設備，並且具體地，涉及一種用於傳輸資料的半導體晶粒、電子元件以及製造該半導體晶粒的方法。

大規模複雜高性能的片上系統(system on chip，SoC)，例如通用圖形處理單元(general purpose graphics processing unit，GPGPU)晶粒、智能訓練與推理晶粒以及人工智能(artificial intelligence，AI)晶粒等，需要高速傳輸大規模資料。大規模資料的傳輸需要SoC具有更強的計算能力和更大的帶寬，然而，製造大型裸片又會帶來製造良率下降的問題。

半導體晶粒的高速輸入輸出(High Speed IO)介面的參考時脈結構規劃及設計是實現晶粒內和/或晶粒間高資料傳輸速率 的關鍵環節。通過片外參考時脈源和/或片內參考時脈源，可以為整個晶粒的時脈提供參考時脈。高質量的參考時脈信號對於SoC的IO介面設計至關重要，尤其是對時脈信號的抖動要求非常高的高速IO介面，例如高速外圍元件互連(Peripheral Component Interface Express，PCIE)物理層(PHY)、晶粒對晶粒(Die to Die，D2D)PHY、高帶寬存儲器(High Bandwidth Memory，HBM)PHY以及利用PCIE PHY來實現的點對點(Point to Point,P2P)PHY等。

當前SoC的高速IO介面的參考時脈設計，大多數僅支持晶粒PCIE或HOST的單場景基本需求，而無法提供D2D單應用場景、上述應用場景相互組合的多應用場景，以及備用參考時脈的規劃設計，並且多應用場景之間無法進行靈活配置。

鑒於上述問題，本公開的實施例旨在提供一種半導體晶粒，提供高性能的參考時脈信號來實現高速的晶粒內和/或晶粒間的資料傳輸，並且能夠滿足大規模高性能晶粒的多個應用場景的需求以及提供多種備用參考時脈規劃及設計。

根據本公開的第一方面，提供一種半導體晶粒。半導體晶粒包括第一D2D收發器。D2D收發器包括第一D2D發送器和第一D2D接收器。第一D2D發送器經配置以使用第一參考時脈信號向另一半導體晶粒的第二D2D收發器中的第二D2D接收器發送 資料。第一D2D接收器經配置以使用第二參考時脈信號從第二D2D收發器中的第二D2D發送器接收資料。

在一些實施例中，半導體晶粒還包括第一鎖相環。第一鎖相環經配置以接收來自於半導體晶粒外部的初始參考時脈信號，並且向第一D2D發送器提供第一參考時脈信號。第一D2D接收器經配置以從第一D2D發送器接收第二參考時脈信號或接收來自第二D2D發送器的第二參考時脈信號，第二參考時脈信號與第一參考時脈信號相同。

在一些實施例中，初始參考時脈信號為單端CMOS時脈信號，單端CMOS時脈信號經由鎖相環被轉換為差分CML時脈信號。

在一些實施例中，半導體晶粒還包括第三D2D收發器。第三D2D收發器包括第三D2D發送器和第三D2D接收器。第三D2D發送器經配置以使用第一參考時脈信號向另一半導體晶粒的第四D2D收發器中的第四D2D接收器發送資料，並且第三D2D接收器經配置以使用第二參考時脈信號從第四D2D收發器中的第四D2D發送器接收資料。

在一些實施例中，第一鎖相環被進一步配置為向第三D2D發送器提供第一參考時脈信號，其中第三D2D接收器經配置以從第三D2D發送器或第四D2D收發器中的第四D2D發送器接收第二參考時脈信號。

在一些實施例中，第一D2D發送器經配置以從半導體晶 粒外接收第一參考時脈信號，並且向第二D2D接收器發送第一參考時脈信號；以及第一D2D接收器經配置以從第二D2D發送器接收第二參考時脈信號。

在一些實施例中，半導體晶粒還包括第三D2D收發器。第三D2D收發器包括第三D2D發送器和第三D2D接收器，第三D2D發送器經配置以從半導體晶粒外接收第一參考時脈信號，並且使用第一參考時脈信號向另一半導體晶粒的第四D2D收發器中的第四D2D接收器發送資料和第一參考時脈信號。第三D2D發送器經配置以從第四D2D收發器中的第四D2D發送器接收第二時脈信號，並且使用第二參考時脈信號從第四D2D收發器中的第四D2D發送器接收資料。

在一些實施例中，半導體晶粒還包括主(HOST)鏈路。HOST鏈路經配置以與主機進行通信以傳輸資料。HOST鏈路包括第一HOST子鏈路、第二HOST子鏈路、第三HOST子鏈路和第四HOST子鏈路，第一HOST子鏈路經配置以使用第三參考時脈信號傳輸資料。第二HOST子鏈路經配置以從第一HOST子鏈路接收第三參考時脈信號。第三HOST子鏈路經配置以從第一HOST子鏈路接收第三參考時脈信號。第四HOST子鏈路經配置以從第三HOST子鏈路接收第三參考時脈信號。

在一些實施例中，第一HOST子鏈路還經配置以從第二鎖相環或點對點(P2P)鏈路接收第一參考時脈信號或接收來自半導體晶粒外的第一參考時脈信號。

在一些實施例中，P2P鏈路還包括第二P2P子鏈路。第二P2P子鏈路經配置以使用從第一P2P子鏈路接收的第四參考時脈信號與第二外部電子裝置建立第二通信通道以傳輸資料。

在一些實施例中，P2P鏈路還包括：第三P2P子鏈路、第四P2P子鏈路、第五P2P子鏈路以及第六P2P子鏈路。第三P2P子鏈路經配置以使用從第二P2P子鏈路接收的第四參考時脈信號與第三外部電子裝置建立第三通信通道以傳輸資料。第四P2P子鏈路經配置以使用從第二P2P子鏈路接收的第四參考時脈信號與第四外部電子裝置建立第四通信通道以傳輸資料。第五P2P子鏈路經配置以使用從第四P2P子鏈路接收的第四參考時脈信號與第五外部電子裝置建立第五通信通道以傳輸資料。第六P2P子鏈路經配置以使用從第四P2P子鏈路接收的第四參考時脈信號與第六外部電子裝置建立第六通信通道以傳輸資料。

根據本公開的第二方面，提供一種電子元件，包括電路板，以及根據本公開實施例的半導體晶粒，該半導體晶粒設置在電路板上。

根據本公開的第三方面，提供一種電子設備，包括根據本公開實施例的電子元件。

根據本公開的第四方面，提供一種用於製造半導體晶粒的方法。該方法包括提供第一晶粒對晶粒(D2D)收發器。第一D2D收發器包括第一D2D發送器和第一D2D接收器，第一D2D發送器經配置以使用第一參考時脈信號向另一半導體晶粒的第二 D2D收發器中的第二D2D接收器發送資料。第一D2D接收器經配置以使用第二參考時脈信號從第二D2D收發器中的第二D2D發送器接收資料。

根據本公開的第五方面，提供一種D2D收發器，包括D2D發送器和D2D接收器。D2D發送器經配置以接收參考時脈信號，並且根據不同的應用場景(例如，片內時脈源或片外時脈源)基於來自不同時脈信號源的參考時脈信號，向D2D接收器發送用於傳輸資料的時脈信號。D2D發送器進一步經配置以基於所接收到的參考時脈信號向D2D接收器傳輸資料。

在一個實施例中，D2D發送器包括發送多工器、發送鎖相環、重定時器、時脈緩衝器以及多個發送通道，其中發送多工器被供應多個參考時脈信號以根據不同的應用場景，向發送鎖相環提供適當的參考時脈信號；發送鎖相環經配置以根據不同的應用場景基於接收到的參考時脈信號，生成被發送到D2D接收器以及用於向D2D接收器傳輸資料的時脈信號；多個發送通道經配置以基於從發送鎖相環發送的時脈信號，向D2D接收器傳輸資料。

在一個實施例中，多個發送通道包括多個高速傳輸邏輯電路、多個發送觸發器以及多個輸出緩衝器，其中發送高速傳輸邏輯電路經配置以控制邏輯和資料傳輸流，並且將其發送到發送觸發器。發送觸發器從發送鎖相環接收時脈信號並且基於時脈信號的脈衝上升沿或脈衝下降沿對高速的串行資料流進行採樣，以將其發送到輸出緩存器。

在一個實施例中，D2D接收器包括接收復用器、接收鎖相環以及多個接收通道。接收復用器從D2D接收器接收高質量的時脈信號，並且將其發送到接收鎖相環。接收通道包括輸入緩衝器、相位插值器、接收觸發器、接收高速傳輸邏輯電路以及時脈資料恢復電路。

在一個實施例中，輸入緩衝器經配置以接收從D2D發送器傳輸的資料，並且將其發送到接收觸發器。資料信號經由接收觸發器和接收高速傳輸邏輯電路被發送到時脈資料恢復電路。時脈資料恢復電路經配置以執行用以確定資料信號的相位的資料恢復，即確定相位偏移值，並且將所確定的相位偏移值發送到相位插值器。相位插值器根據該相位偏移值以及從接收鎖相環接收的時脈信號頻率，向接收觸發器發送相位準確的時脈信號。接收觸發器被進一步配置為基於時脈信號的脈衝上升沿或脈衝下降沿對資料信號進行採樣，以將其發送到接收高速傳輸邏輯電路。接收高速傳輸邏輯電路經配置以控制邏輯和資料傳輸信號電路。

應當理解，發明內容部分中所描述的內容並非旨在限定本公開的實施例的關鍵或重要特徵，亦非用於限制本公開的範圍。本公開的其它特徵將通過以下的描述變得容易理解。

10、20、70、80、90:半導體晶粒

12:IO介面

30:電子元件

100:電子設備

200:簡化框圖

310、340:接地屏蔽

320、330:差分線

410、510、710、1114、1134:鎖相環

420:第一D2D收發器

421:第一D2D發送器

422:第一D2D接收器

430:第三D2D收發器

431:第三D2D發送器

432:第三D2D接收器

520:第二D2D收發器

521:第二D2D發送器

522:第二D2D接收器

530:第四D2D收發器

531:第四D2D發送器

532:第四D2D接收器

720:HOST鏈路

721:第一HOST子鏈路

722:第二HOST子鏈路

723:第三HOST子鏈路

724:第四HOST子鏈路

930:P2P鏈路

931:第一P2P子鏈路

932:第二P2P子鏈路

933:第三P2P子鏈路

934:第四P2P子鏈路

935:第五P2P子鏈路

936:第六P2P子鏈路

1100:D2D收發器

1110:D2D發送器

1112、1132:多工器

1116、1116’:重定時器

1118、1118’:時脈緩衝器

1119_1~1119_N:發送通道

1120_1~1120_N:高速傳輸邏輯電路

1122_1~1122_N、1140_1~1140_N:觸發器

1124_1~1124_N:輸出緩衝器

1135_1~1135_N:接收通道

1136_1~1136_N:輸入緩衝器

1138_1~1138_N:相位插值器

1142_1~1142_N:高速傳輸邏輯電路

1144_1~1144_N:時脈資料恢復電路

d1:間距

d2、d3:距離

CLKN/P1、CLKN/P2、CLKN/P3、CLKN/P4:差分CML時脈信號

圖1是根據本公開的實施例的電子設備的示意圖。

圖2是根據本公開的實施例的在圖1的電子設備中的電子元件的簡化框圖。

圖3是根據本公開的實施例的參考時脈信號的布線方式。

圖4是根據本公開的第一實施例的半導體晶粒的參考時脈信號傳輸的示意框圖。

圖5是根據本公開的第二實施例的半導體晶粒的參考時脈信號傳輸的示意框圖。

圖6是根據本公開的第三實施例的半導體晶粒的參考時脈信號傳輸的示意框圖。

圖7是根據本公開的第四實施例的半導體晶粒的參考時脈信號傳輸的示意框圖。

圖8是根據本公開的第五實施例的半導體晶粒的參考時脈信號傳輸的示意框圖。

圖9是根據本公開的第六實施例的半導體晶粒的參考時脈信號傳輸的示意框圖。

圖10是根據本公開的第七實施例的半導體晶粒的參考時脈信號傳輸的示意框圖。

圖11是根據本公開的實施例的半導體晶粒中的D2D收發器的電路結構的示意框圖。

下面將參照附圖更詳細地描述本公開的實施例。雖然附 圖中顯示了本公開的某些實施例，然而應當理解的是，本公開可以通過各種形式來實現，而且不應該被解釋為限於這裏闡述的實施例，相反提供這些實施例是為了更加透徹和完整地理解本公開。應當理解的是，本公開的附圖及實施例僅用於示例性作用，並非用於限制本公開的保護範圍。

在本公開的實施例的描述中，術語“包括”及其類似用語應當理解為開放性包含，即“包括但不限於”。術語“基於”應當理解為“至少部分地基於”。術語“一個實施例”或“該實施例”應當理解為“至少一個實施例”。術語“第一”、“第二”等等可以指代不同的或相同的對象。術語“和/或”表示由其關聯的兩項的至少一項。例如“A和/或B”表示A、B、或者A和B。下文還可能包括其他明確的和隱含的定義。

應理解，本申請實施例提供的技術方案，在以下具體實施例的介紹中，某些重複之處可能不再贅述，但應視為這些具體實施例之間已有相互引用，可以相互結合。

如上所述，考慮到大型裸片的製造良率以及成本的問題，通常將複雜SoC設計以多晶粒模塊(MCM)封裝或2.5D(interposer)封裝，以提高製造良率以及降低總成本。這些晶粒隨後被封裝在一起。在這種情況下，這些分離的半導體晶粒之間的通信對於提高半導體晶粒的性能至關重要。

在本公開的一些實施例中，針對晶粒間的資料傳輸，提供了一種晶粒對晶粒(Die to Die,D2D)的用於傳輸資料的參考時 脈分配方案。通過使用該方案，可以提供高質量低抖動的參考時脈信號，使晶粒間的通信具有高可靠性。

圖1是根據本公開的實施例的電子設備的示意圖。在一個實施例中，電子設備100例如是計算機。其它電子設備也是可能的，例如臺式計算機、膝上型計算機、平板電腦、智能電話、可穿戴智能設備、AI智能語音設備或者其他智能終端設備。電子設備100包括電子元件30以及其它未示出的部件，諸如其它晶粒、傳感器等。電子元件30可以被形成為集成電路系統的至少一部分。在一個實施例中，電子元件30可以包括在諸如印刷電路板(printed circuit board,PCB)或柔性電路板(flexible printed circuit,FPC)之類的電路板上的多個封裝晶粒。每個封裝晶粒內部可以封裝有一個或多個半導體晶粒。在另一實施例中，電子元件30本身就是單個半導體晶粒，例如，內部集成了多個晶粒的系統級封裝(system in package,SiP)晶粒。本公開在此不對電子元件30的形式做任何限制。

圖2是根據本公開的實施例的在圖1的電子設備中的電子元件30的簡化框圖200。在一個實施例中，電子元件30可以是SiP晶粒或是集成了半導體晶粒的印刷電路板。電子元件30可以包括設置在電路板上的半導體晶粒10(第一晶粒)和半導體晶粒20(第二晶粒)，其中半導體晶粒10和半導體晶粒20上均設置有多個IO介面12。IO介面12例如包括用於根據串行器/解串化器(Serializer-Deserializer,SerDes)協議進行通信的介面、用於根據 PCIE協議進行通信的介面以及用於根據P2P協議進行通信的介面等。電子元件還可以包括其他未示出的晶粒或部件。半導體晶粒10與半導體晶粒20在滿足功耗、帶寬的情況下通過穩定可靠的時脈信號CLK進行高速的資料DATA傳輸。半導體晶粒10可以包括與半導體晶粒20進行通信的N個收發通道，其中N表示大於0的自然數。相應地，半導體晶粒20也可以包括與半導體晶粒10進行通信的N個收發通道。可以理解，半導體晶粒10和半導體晶粒20還可以分別具有與其它晶粒或部件通信的其它收發通道。本公開對此不做任何限制。以半導體晶粒10為例，以下進行用於半導體晶粒間傳輸資料的參考時脈信號CLK的描述。

圖3示出了根據本公開的一個實施例的差分時脈信號的布線方式，其對時脈信號傳輸的一種實現方式進行說明。由於差分信號的抗干擾能力強，因此在本公開的一些實施例中半導體晶粒的參考時脈信號採用差分電流模式邏輯(current mode logic,CML)時脈信號CLKP和差分CML時脈信號CLKN。差分CML時脈信號CLKP和CLKN分別在以差分走線佈置的、緊密靠近間距為d1的第一差分線320和第二差分線330中傳輸，其中間距d1可以為2微米，也可以是滿足差分走線佈置的其他間距。在距第一差分線320為距離d2處設置有第一接地屏蔽310，並且在距第二差分線330為距離d3處設置有第二接地屏蔽340，以用於提高差分線的抗干擾能力。在一個實施例中，距離d2和d3均為2.5微米。d2和d3也可以是其它數值，並且彼此不必相同。應當理解， 本公開的實施例的半導體晶粒的參考時脈信號也可以採用其他類型的傳輸信號，本公開對此不做限制。

另外，將差分CML信號的總傳送長度限定為不超過在1000微米~4000微米範圍中的長度。在一個實施例中，傳送長度不超過3200微米，以提高差分CML信號的穩定性並降低時脈信號抖動。由於差分CML信號傳輸過程中的損耗，因此信號的級聯級數一般不超過5級，例如不超過3級。在本公開的實施例中，信號的級聯級數最大為3級，但可以理解，根據需要其他數值也是可能的。

圖4是根據本公開的第一實施例的半導體晶粒的參考時脈信號傳輸的示意框圖。圖4中的半導體晶粒10與圖2中的半導體晶粒10的硬件配置相同或相似，因此關於圖2針對半導體晶粒10所描述的各個方面可以適用於圖4的半導體晶粒10中，在此不再贅述。

在一個實施例中，半導體晶粒10例如為智能推理晶粒、智能訓練晶粒、通用GPU晶粒、邊緣計算GPU晶粒、通用CPU晶粒以及特定CPU晶粒等。

半導體晶粒10包括鎖相環410、第一D2D收發器420以及第三D2D收發器430。在另一些實施例中，半導體晶粒10可以包括僅一個或更多個D2D收發器。鎖相環410經配置以從半導體晶粒10外部的時脈源接收初始參考時脈信號，例如單端CMOS時脈信號。片外的時脈源包括但不限於壓控振盪器VCO，其例如產 生具有第一頻率的時脈信號。該時脈信號可以經由鎖相環被轉換為具有第二頻率的差分CML時脈信號並且提供給第一D2D收發器420和第三D2D收發器430。例如，第一頻率為25MHz，第二頻率為100MHz。根據不同應用場景的需求，其它頻率也是可能的。雖然圖4所示的鎖相環電路可以經配置以將單端信號轉換為差分信號，但是這僅是示意而非對本公開的範圍進行限制，其他差分信號轉換電路也是可能的。應當理解，單端CMOS時脈信號和差分CML時脈信號還可以是其他類型的時脈信號，例如脈衝時脈信號等，本公開對此不作任何限制。

第一D2D收發器420包括第一D2D發送器421和第一D2D接收器422。第一D2D發送器421經配置以使用第一參考時脈信號向另一半導體晶粒20(圖2中所示)發送資料，並且第一D2D接收器422經配置以使用第二參考時脈信號從半導體晶粒20接收資料。在一個實施例中，第一參考時脈信號和第二參考時脈信號可以相同，例如均來自鎖相環410的具有第二頻率的差分CML時脈信號。在此情形下，第一D2D發送器421將從鎖相環410接收的差分CML時脈信號轉發給串聯級聯的第一D2D接收器422。在另一些實施例中，第一參考時脈信號和第二參考時脈信號可以不同，例如如下文圖5中所述。

第三D2D收發器430包括第三D2D發送器431和第三D2D接收器432，它們分別與第一D2D發送器421和第一D2D接收器422具有相同或相似的配置，在此不再贅述。半導體晶粒20 具有與半導體晶粒10相同或相似的結構配置，圖4中未示出與半導體晶粒10進行資料傳輸的半導體晶粒20。下面通過本公開的第二實施例，對半導體晶粒20進行詳細描述。

圖5是根據本公開的第二實施例的半導體晶粒的參考時脈信號傳輸的示意框圖。圖5中的半導體晶粒10與圖4中的半導體晶粒10的硬件配置相同或相似，因此關於圖4針對半導體晶粒10所描述的各個方面可以適用於圖5的半導體晶粒10中，在此不再贅述。

半導體晶粒20與半導體晶粒10類似，半導體晶粒20包括鎖相環510、第二D2D收發器520以及第四D2D收發器530。在另一實施例中，半導體晶粒20可以包括僅一個或更多個D2D收發器。鎖相環510經配置以從半導體晶粒20外部的時脈源接收初始參考時脈信號，例如單端CMOS時脈信號。向半導體晶粒20提供初始參考時脈信號的外部時脈源可以與向半導體晶粒10提供初始參考時脈信號的外部時脈源相同或不同。片外的時脈源包括但不限於壓控振盪器VCO，其例如產生具有第一頻率或其他頻率的時脈信號。該時脈信號可以經由鎖相環被轉換為具有第二頻率或其他頻率的差分CML時脈信號、並且提供給第二D2D收發器520和第四D2D收發器530。例如，第一頻率為25MHz，第二頻率為100MHz。根據不同應用場景的需求，其它頻率也是可能的。圖5所示的鎖相環電路與圖4所示的鎖相環410可以相同或不同，本公開對此不作任何限制。

第二D2D收發器520包括第二D2D發送器521和第二D2D接收器522。第二D2D發送器521經配置以使用第三參考時脈信號向半導體晶粒10發送資料，並且第二D2D接收器522經配置以使用第四參考時脈信號從半導體晶粒10接收資料。第四D2D收發器530包括第四D2D發送器531和第四D2D接收器532，它們分別與第二D2D發送器520和第二D2D接收器522具有相同或相似的配置，在此不再贅述。

在本實施例中，第三參考時脈信號與第四參考時脈信號不同，第三參考時脈信號是例如來自鎖相環510的具有第二頻率的參考時脈信號，而第四參考時脈信號則從另一晶粒接收具有不同於第二頻率的參考時脈信號。如圖5所示，半導體晶粒20的第二D2D接收器522和第四D2D接收器532分別從第一D2D發送器422和第三D2D發送器432中接收差分CML時脈信號作為第四參考時脈信號，以用於資料傳輸，而不從各自收發器中的發送器(例如，圖5所示的第二D2D發送器521和第四D2D發送器531)接收差分CML時脈信號。

與圖4不同，圖5中的半導體晶粒10的第一D2D接收器422和第三D2D接收器432分別從第二D2D發送器521和第四D2D發送531器中接收差分CML時脈信號作為第二參考時脈信號以用於資料傳輸，而不從各自收發器中的發送器(例如，圖5所示的第一D2D發送器421和第三D2D發送器431)接收差分CML時脈信號。在本實施例中，第一至第四參考時脈信號可以彼此不 相同。在另一實施例中，第一參考時脈信號可以與第三參考時脈信號相同，並且第二參考時脈信號可以與第四參考時脈信號相同。

在提供給半導體晶粒10和20的外部時脈源相同且半導體晶粒10和20的布局也相同的情況下，在半導體晶粒10和20的D2D收發器之間用於晶粒間資料傳輸的參考時脈信號彼此同步，從而保證了晶粒間的高速且穩定可靠的傳輸資料。

圖6是根據本公開的第三實施例的半導體晶粒的參考時脈信號傳輸的示意框圖。圖6中的半導體晶粒10和20與圖5中的半導體晶粒10和20的硬件配置相同或相似，因此關於圖5針對半導體晶粒10和20所描述的各個方面可以適用於圖6的半導體晶粒10和20中，在此不再贅述。

與圖5相比，圖6的不同之處在於，差分CML時脈信號CLKN/P1和CLKN/P3通過半導體晶粒外部的差分CML時脈信號源被直接提供到半導體晶粒10的第一D2D收發器420中的第一D2D發送器421、第三D2D收發器430中的第三D2D發送器431。來自外部差分CML時脈信號源的差分CML時脈信號CLKN/P2和CLKN/P4還被提供給半導體晶粒20的第二收發器520中的第二D2D發送器521、第四D2D收發器530中的第四D2D發送器531。差分CML時脈信號CLKN/P1-CLKN/P4可以是來自相同或不同的差分CML時脈信號源的相同或不同的時脈信號，本公開對此不作任何限制。差分CML時脈信號源可以是來自差分CML時脈信號發生器的任何差分CML時脈信號，本公開對此不作任何限制。

半導體晶粒10和20之間的資料以及參考時脈信號的傳輸與圖5中的資料和參考時脈信號的傳輸類似，在此不再贅述。

在一個實施例中，通過將來自晶粒外部的差分CML時脈信號直接提供給D2D收發器中的D2D發送器(例如，第一D2D發送器421、第三D2D發送器431、第二D2D發送器521和第四D2D發送器531)並且限制參考時脈傳輸級數，可以降低信號的傳輸損耗、減少晶粒上的所使用元器件的占據面積，並且在晶粒內部的鎖相環電路出現故障時，提供備選的參考時脈信號規劃設計而無需等待流片周期。

圖4至圖6實施例中的半導體晶粒10和20支持高速IO介面的一種應用場景，即D2D應用場景。然而根據本公開的實施例不限於此，半導體晶粒還可以應用於其它應用場景。例如支持多種IO介面的多應用場景，該多應用場景包括但不限於以上描述的D2D傳輸場景、點對點(P2P)傳輸場景以及高速外圍互連(PCIE HOST)傳輸場景的各種不同組合。

圖7根據本公開的第四實施例的半導體晶粒的參考時脈信號傳輸的示意框圖。在圖7中，針對PCIE HOST場景進行描述。可以理解，圖7中的半導體晶粒70也可以包括其它介面電路以應用於其它場景，例如D2D場景。半導體晶粒70包括鎖相環710和主(HOST)鏈路720。HOST鏈路720經配置以使用參考時脈信號與主機進行通信以傳輸資料。鎖相環710從外部時脈源接收單端CMOS時脈信號，並將單端CMOS時脈信號轉換為差分CML 時脈信號，以提供給HOST鏈路720進行資料傳輸。在一個實施例中，鎖相環710與圖4-5中的鎖相環410或510相同或相似。在另一實施例中，鎖相環710可以是與鎖相環410和510不同的另一鎖相環。

HOST鏈路720包括串聯級聯的第一至第四HOST子鏈路721-724，其中每個子鏈路可以包括但不限於4個通信通道。在一個實施例中，在滿足時脈信號傳輸規範的情況下，HOST鏈路720可以包括更少或更多的HOST子鏈路，例如3個HOST子鏈路或5個HOST子鏈路。

在一個實施例中，第一HOST子鏈路721從鎖相環710接收差分CML時脈信號。差分CML時脈信號通過第一HOST子鏈路721被傳輸給第二HOST子鏈路722和第三HOST子鏈路723以供其進行資料傳輸。然後，第三HOST子鏈路723將差分CML時脈信號傳輸給第四HOST子鏈路724以供其進行資料傳輸。在圖7所示的示例中，差分CML時脈信號的傳輸級數為2級，並且在傳輸過程中，中間不經過任何模擬/數字電路，有效地降低了信號傳輸的損耗，提高了參考時脈信號的質量並降低了信號抖動。

圖8是根據本公開的第五實施例的半導體晶粒的參考時脈信號傳輸的示意框圖。與圖7類似，圖8中的半導體晶粒80也包括用於傳輸資料的HOST鏈路720。圖8與圖7的不同之處在於，第一HOST子鏈路721從外部時脈源接收差分CML時脈信號，而不使用晶粒內的鎖相環(如圖7所示)來生成差分CML時 脈信號。

通過片外的時脈源將差分CML時脈信號直接提供給HOST鏈路720中的第一HOST子鏈路721，可以降低信號的傳輸損耗、減少晶粒上的所使用元器件的占據面積，並且在晶粒內部的鎖相環電路出現故障時，提供備選的參考時脈信號規劃設計，為產品提供了極強的魯棒性。

圖9根據本公開的第六實施例的半導體晶粒的參考時脈信號傳輸的示意框圖。在圖9中，針對P2P場景進行描述。可以理解，半導體晶粒90也可以包括其他介面電路以應用於其他場景，例如D2D場景和/或HOST場景。半導體晶粒90包括點對點(P2P)鏈路930，以及圖7至圖8所示的HOST鏈路720和圖7所示的鎖相環710。P2P鏈路930經配置以在對等網路中與同級的外部電子裝置建立通信通道以進行資料傳輸。外部電子裝置可以是對等網絡中的任何通信設備，本公開對此不作任何形式的限制。

鎖相環710經配置以從半導體晶粒90外部的時脈源接收初始參考時脈信號，例如單端CMOS時脈信號。片外的時脈源包括但不限於壓控振盪器VCO，其例如產生具有第一頻率的時脈信號。該時脈信號可以經由鎖相環被轉換為具有第二頻率的差分CML時脈信號並且被提供給P2P鏈路930以供進行資料傳輸。例如，第一頻率為25MHz，第二頻率為100MHz。根據不同應用場景的需求，其它頻率也是可能的。

P2P鏈路930包括第一至第六P2P子鏈路931-936，其中 每個子鏈路可以包括但不限於4個鏈路。在一個實施例中，在滿足時脈信號傳輸規範的情況下，P2P鏈路930可以包括更少或更多的P2P子鏈路，例如2個P2P子鏈路或5個P2P子鏈路。

第一P2P子鏈路931從鎖相環710接收差分CML時脈信號，並且將該差分CML時脈信號發送給第一HOST子鏈路721和第二P2P子鏈路932以供資料傳輸。第一HOST子鏈路721將接收到的差分CML時脈信號向後級進行傳輸，其中HOST鏈路中的信號傳輸路徑與圖7至圖8中的HOST子鏈路的傳輸路徑相同，在此不再贅述。

第一P2P子鏈路將接收到的差分CML時脈信號向後級傳輸，例如，將差分CML時脈信號傳輸到第二P2P子鏈路932。差分CML時脈信號在滿足差分信號傳輸條件的情況下也可以被傳輸到第三P2P鏈路，本公開對此不作限制。

第二P2P子鏈路932將接收到的差分CML時脈信號傳輸到第三和第四P2P子鏈路933-934以供資料傳輸。第四P2P子鏈路934將接收到的差分CML時脈信號傳輸到第五和第六P2P子鏈路935和936以供資料傳輸。

在本實施例中，P2P鏈路可以在以下情況下被關斷：例如，根據應用場景的需要、降低功耗或故障等，而僅支持如圖7或圖8所示PCIE HOST的應用場景。在這種情況下，第一HOST子鏈路不再經由第一P2P子鏈路來接收差分CML時脈信號，而是可以從半導體晶粒外部的時脈源或晶粒內的鎖相環來獨立地接收 差分CML時脈信號。因而，通過在P2P鏈路和HOST鏈路之間進行自由切換來提高半導體晶粒配置的靈活性。

在一個實施例中，在HOST鏈路或P2P鏈路的傳輸路徑中，信號的傳輸級數為3級，在傳輸過程中，中間不經過任何模擬/數字電路，有效地降低了信號傳輸的損耗，提高了參考時脈信號的質量並降低了信號抖動。

圖10是根據本公開的第七實施例的半導體晶粒的參考時脈信號傳輸的示意框圖。半導體晶粒90包括HOST鏈路720和P2P鏈路930。圖10中的HOST鏈路720與P2P鏈路930與圖9中的鎖相環710和P2P鏈路的硬件配置相同或相似，因此關於圖9針對鎖相環710和P2P鏈路所描述的各個方面可以適用於圖10的半導體晶粒90中，在此不再贅述。

圖10的半導體晶粒與圖9相比，不同之處在於，通過片外的時脈源將差分CML時脈信號直接提供給P2P鏈路中的第一P2P子鏈路，可以降低信號的傳輸損耗、減少晶粒上的所使用元器件的占據面積，並且在晶粒內部的鎖相環電路出現故障時，提供備選的參考時脈信號規劃設計而無需重新流片。

下面將結合圖11來描述以上實施例的半導體晶粒中的D2D收發器的結構。圖11是根據本公開的以上實施例的半導體晶粒中的D2D收發器1100的電路結構的示意框圖。在一個實施例中，D2D收發器1100包括一個D2D發送器1110和一個D2D接收器1130。在另一實施例中，D2D收發器1100可以包括多個D2D 發送器1110和D2D接收器1130。雖然圖11示出了D2D發送器1110和D2D接收器1130在同一半導體晶粒中的配置，但它們還可以根據不同的應用場景(例如，單晶粒或雙晶粒)經配置以在不同的半導體晶粒中。D2D收發器1100經配置以接收參考時脈信號，並且根據不同的應用場景(例如，片內時脈源或片外時脈源)基於來自不同時脈信號源的參考時脈信號，向D2D接收器1130發送用於傳輸資料的時脈信號。D2D發送器進一步經配置以基於所接收到的參考時脈信號向D2D接收器1130傳輸資料。

如圖11的上部所示，D2D發送器1110包括多工器1112、鎖相環1114、重定時器1116/1116’、時脈緩衝器1118/1118’，以及N個發送通道1119_1至1119_N(統稱為1119)。多工器1112被供應多個參考時脈信號以根據不同的應用場景，向鎖相環1114提供適當的參考時脈信號。鎖相環1114經配置以根據不同的應用場景基於接收到的參考時脈信號，生成被發送到D2D接收器1130並且用於向D2D接收器傳輸資料的時脈信號。發送通道1119經配置以基於從鎖相環1114發送的時脈信號，向D2D接收器傳輸資料。

在一個實施例中，發送通道1119包括高速傳輸邏輯電路1120_1至1120_N(統稱為1120)、觸發器(Flip-Flop)1122_1至1122_N(統稱為1122)以及輸出緩衝器1124_1至1124_N(統稱為1124)。高速傳輸邏輯電路1120經配置以控制邏輯和資料傳輸功能模塊，並且將時脈和資料流發送到觸發器1122。觸發器1122從鎖相環接收時脈信號並且基於時脈信號的脈衝上升沿或脈衝下 降沿對高速的串行資料流進行採樣，以將其發送到輸出緩存器1124。本文對觸發器1122的結構、觸發方式以及功能均不作任何限制，包括但不限於同步觸發器、主從觸發器或集成觸發器等。在該實施例中，發送通道1119以及其中所包括的高速傳輸邏輯電路1120、觸發器1122以及輸出緩衝器1124的配置彼此可以相同或不同。本文對此不作任何限制。

由鎖相環1114生成的時脈信號，通過重定時器1116/1116’和時脈緩衝器1118/1118’，生成被發送到D2D接收器中的用於資料傳輸的時脈信號。重定時器1116/1116’經配置以將時脈信號通過其內部的時脈重構信號，使其信號傳輸能量增加以抵消傳輸過程中的損耗，從而可以減輕信號的抖動。時脈緩衝器1118/1118’經配置以以較低的功耗產生精確的具有更好邊沿的時脈信號。在一個實施例中，時脈緩衝器1118/1118’與輸出緩衝器1124的結構和功能可以相同或不同，本文對此不作限制。

D2D接收器1130從D2D發送器1110接收高質量的時脈信號和資料信號以用於資料傳輸。如圖11的下部所示，D2D接收器1130包括多工器1132、鎖相環1134以及N個接收通道1135_1至1135_N(統稱為1135)。多工器1132從D2D接收器接收高質量的時脈信號，並且將其發送到鎖相環1134。其中多工器1132和鎖相環1134分別與多工器1112和鎖相環1114具有相同或相似的配置，在此不再贅述。

在一個實施例中，接收通道1135包括輸入緩衝器1136_1 至1136_N(統稱為1136)、相位插值器1138_1至1138_N(統稱為1138)、觸發器1140_1至1140_N(統稱為1140)、高速傳輸邏輯電路1142_1至1142_N(統稱為1142)以及時脈資料恢復電路1144_1至1144_N(統稱為1144)。

輸入緩衝器1136經配置以接收從D2D發送器傳輸的資料，並且以較低的功耗產生精確的具有更好邊沿的資料信號以發送到觸發器1140。資料信號經由觸發器1140和高速傳輸邏輯電路1142被發送到時脈資料恢復電路1144。時脈資料恢復電路1144經配置以執行用以確定資料信號的相位的資料恢復，即確定相位偏移值，並且將所確定的相位偏移值發送到相位插值器1138。相位插值器1138根據該相位偏移值以及從鎖相環1134接收的時脈信號頻率，向觸發器發送相位準確的時脈信號。觸發器1140被進一步配置為基於時脈信號的脈衝上升沿或脈衝下降沿對資料信號進行採樣，以將其發送到高速傳輸邏輯電路1142。高速傳輸邏輯電路1142經配置以控制邏輯和資料傳輸流。

在一個實施例中，輸入緩衝器1136、觸發器1140以及高速傳輸邏輯電路1142可以具有分別與高速傳輸邏輯電路1120、觸發器1122以及輸出緩衝器1124相同或相似的配置。同樣地，接收通道1135以及其中所包括的輸入緩衝器1136、觸發器1140、高速傳輸邏輯電路1142、時脈資料恢復電路1144以及相位差值器1138的配置彼此可以相同或不同。本文對此不作任何限制。

以上針對半導體晶粒中的D2D收發器結構進行了描述。 雖然在上文針對不同的應用場景分別描述了包括D2D收發器的半導體晶粒不同實現方式，但是上述應用場景並不對本公開的範圍進行限制。針對上述各個應用場景的晶粒配置可以在單個晶粒中根據需要靈活配置。例如可以在單個晶粒中包括針對上述應用場景的所有配置或根據需要提供任意部分場景組合的配置。根據以上的實施例，本公開的半導體晶粒可以通過不同的參考時脈配置而在不同的應用場景之間自由切換，提供一站式參考時脈的設計方案以滿足不同應用場景的需求。在不同的應用場景之間的切換可以通過開關電路矩陣來實現，本公開對此不作限制。

可以使用以下條款進一步描述實施例：條款1：一種半導體晶粒，包括：第一晶粒對晶粒(D2D)收發器，包括：第一D2D發送器，經配置以使用第一參考時脈信號向另一半導體晶粒的第二D2D收發器中的第二D2D接收器發送資料；以及第一D2D接收器，經配置以使用第二參考時脈信號從所述第二D2D收發器中的第二D2D發送器接收資料。

條款2：根據條款1所述的半導體晶粒，還包括：第一鎖相環，經配置以接收來自於所述半導體晶粒外部的初始參考時脈信號，並且向所述第一D2D發送器提供所述第一參考時脈信號；其中所述第一D2D接收器經配置以從所述第一D2D發送器接收所述第二參考時脈信號或接收來自所述第二D2D發送器的所述第二參考時脈信號，所述第二參考時脈信號與所述第一參考時脈信號相同。

條款3：根據條款1或2所述的半導體晶粒，其中所述第一D2D發送器進一步經配置以向所述第二D2D接收器提供所述第一參考時脈信號。

條款4：根據條款2所述的半導體晶粒，還包括：第三D2D收發器，包括：第三D2D發送器，經配置以使用所述第一參考時脈信號向所述另一半導體晶粒的第四D2D收發器中的第四D2D接收器發送資料；以及第三D2D接收器，經配置以使用所述第二參考時脈信號從所述第四D2D收發器中的第四D2D發送器接收資料。

條款5：根據條款4所述的半導體晶粒，其中所述第一鎖相環被進一步配置為向所述第三D2D發送器提供所述第一參考時脈信號，其中所述第三D2D接收器經配置以從所述第三D2D發送器或所述第四D2D收發器中的第四D2D發送器接收所述第二參考時脈信號。

條款6：根據條款1所述半導體晶粒，其中所述第一D2D發送器經配置以從所述半導體晶粒外接收所述第一參考時脈信號，並且向所述第二D2D接收器發送所述第一參考時脈信號；以及所述第一D2D接收器經配置以從所述第二D2D發送器接收所述第二參考時脈信號。

條款7：根據條款6所述半導體晶粒，還包括：第三D2D收發器，包括：第三D2D發送器，經配置以從所述半導體晶粒外接收所述第一參考時脈信號並且使用所述第一參考時脈信號向所 述另一半導體晶粒的第四D2D收發器中的第四D2D接收器發送資料和所述第一參考時脈信號；以及第三D2D接收器，經配置以從所述第四D2D收發器中的第四D2D發送器接收所述第二時脈信號並且使用所述第二參考時脈信號從所述第四D2D收發器中的第四D2D發送器接收資料。

條款8：根據條款1至7中任一項所述的半導體晶粒，還包括：主(HOST)鏈路，經配置以與主機進行通信以傳輸所述資料，所述HOST鏈路包括：第一HOST子鏈路，經配置以使用第三參考時脈信號傳輸所述資料；第二HOST子鏈路，經配置以從所述第一HOST子鏈路接收第三參考時脈信號；第三HOST子鏈路，經配置以從所述第一HOST子鏈路接收所述第三參考時脈信號；以及第四HOST子鏈路，經配置以從所述第三HOST子鏈路接收所述第三參考時脈信號。

條款9：根據條款8所述的半導體晶粒，其中所述第一HOST子鏈路還經配置以從第二鎖相環或點對點(P2P)鏈路接收所述第一參考時脈信號或接收來自所述半導體晶粒外的所述第一參考時脈信號。

條款10：根據條款1-9中任一項所述的半導體晶粒，還包括：P2P鏈路，經配置以與外部電子裝置建立通信通道以傳輸所述資料，所述P2P鏈路包括：第一P2P子鏈路，經配置以使用來自所述半導體晶粒外部或第二鎖相環的所述第四參考時脈信號，與所述外部電子裝置建立第一通信通道以傳輸所述資料。

條款11：根據條款10所述的半導體晶粒，其中所述P2P鏈路還包括：第二P2P子鏈路，經配置以使用從所述第一P2P子鏈路接收的所述第四參考時脈信號與所述外部電子裝置建立第二通信通道以傳輸所述資料。

條款12：根據條款11所述的半導體晶粒，其中所述P2P鏈路還包括：第三P2P子鏈路，經配置以使用從所述第二P2P子鏈路接收的第四參考時脈信號與所述外部電子裝置建立第三通信通道以傳輸所述資料；第四P2P子鏈路，經配置以使用從所述第二P2P子鏈路接收的第四參考時脈信號與所述外部電子裝置建立第四通信通道以傳輸所述資料；第五P2P子鏈路，經配置以使用從所述第四P2P子鏈路接收的第四參考時脈信號與所述外部電子裝置建立第五通信通道以傳輸所述資料；以及第六P2P子鏈路，經配置以使用從所述第四P2P子鏈路接收的第四參考時脈信號與所述外部電子裝置建立第六通信通道以傳輸所述資料。

條款13：一種電子元件，包括：電路板；以及根據條款1-12中任一項所述的半導體晶粒，被設置在所述電路板上。

條款14：一種電子設備，包括：根據條款13所述的電子元件。

條款15：一種用於製造半導體晶粒的方法，包括：提供第一晶粒對晶粒(D2D)收發器，所述第一D2D收發器包括：第一D2D發送器，經配置以使用第一參考時脈信號向另一半導體晶粒的第二D2D收發器中的第二D2D接收器發送資料；以及第一D2D 接收器，經配置以使用第二參考時脈信號從所述第二D2D收發器中的第二D2D發送器接收資料。

條款16：一種半導體晶粒，包括：主(HOST)鏈路，經配置以與主機進行通信以傳輸所述資料，所述HOST鏈路包括：第一HOST子鏈路，經配置以使用第三參考時脈信號傳輸所述資料；第二HOST子鏈路，經配置以從所述第一HOST子鏈路接收第三參考時脈信號；第三HOST子鏈路，經配置以從所述第一HOST子鏈路接收所述第三參考時脈信號；以及第四HOST子鏈路，經配置以從所述第三HOST子鏈路接收所述第三參考時脈信號。

條款17：根據條款16所述的半導體晶粒，其中所述第一HOST子鏈路還經配置以從第二鎖相環或點對點(P2P)鏈路接收所述第一參考時脈信號或接收來自所述半導體晶粒外的所述第一參考時脈信號。

條款18：根據條款16-17中任一項所述的半導體晶粒，還包括：P2P鏈路，經配置以與外部電子裝置建立通信通道以傳輸所述資料，所述P2P鏈路包括：第一P2P子鏈路，經配置以使用來自所述半導體晶粒外部或第二鎖相環的所述第四參考時脈信號，與所述外部電子裝置建立第一通信通道以傳輸所述資料。

條款19：根據條款18所述的半導體晶粒，其中所述P2P鏈路還包括：第二P2P子鏈路，經配置以使用從所述第一P2P子鏈路接收的所述第四參考時脈信號與所述外部電子裝置建立第二 通信通道以傳輸所述資料。

條款20：根據條款19所述的半導體晶粒，其中所述P2P鏈路還包括：第三P2P子鏈路，經配置以使用從所述第二P2P子鏈路接收的第四參考時脈信號與所述外部電子裝置建立第三通信通道以傳輸所述資料；第四P2P子鏈路，經配置以使用從所述第二P2P子鏈路接收的第四參考時脈信號與所述外部電子裝置建立第四通信通道以傳輸所述資料；第五P2P子鏈路，經配置以使用從所述第四P2P子鏈路接收的第四參考時脈信號與所述外部電子裝置建立第五通信通道以傳輸所述資料；以及第六P2P子鏈路，經配置以使用從所述第四P2P子鏈路接收的第四參考時脈信號與所述外部電子裝置建立第六通信通道以傳輸所述資料。

條款21：根據條款16-20所述的半導體晶粒，還包括：第一晶粒對晶粒D2D收發器，包括：第一D2D發送器，經配置以使用第一參考時脈信號向另一半導體晶粒的第二D2D收發器中的第二D2D接收器發送資料；以及第一D2D接收器，經配置以使用第二參考時脈信號從所述第二D2D收發器中的第二D2D發送器接收資料。

條款22：根據條款21所述的半導體晶粒，還包括：第一鎖相環，經配置以接收來自於所述半導體晶粒外部的初始參考時脈信號，並且向所述第一D2D發送器提供所述第一參考時脈信號；其中所述第一D2D接收器經配置以從所述第一D2D發送器接收所述第二參考時脈信號或接收來自所述第二D2D發送器的所述 第二參考時脈信號，所述第二參考時脈信號與所述第一參考時脈信號相同。

條款23：根據條款21或22所述的半導體晶粒，其中所述第一D2D發送器進一步經配置以向所述第二D2D接收器提供所述第一參考時脈信號。

條款24：根據條款22所述的半導體晶粒，還包括：第三D2D收發器，包括：第三D2D發送器，經配置以使用所述第一參考時脈信號向所述另一半導體晶粒的第四D2D收發器中的第四D2D接收器發送資料；以及第三D2D接收器，經配置以使用所述第二參考時脈信號從所述第四D2D收發器中的第四D2D發送器接收資料。

條款25：根據條款24所述的半導體晶粒，其中所述第一鎖相環被進一步配置為向所述第三D2D發送器提供所述第一參考時脈信號，其中所述第三D2D接收器經配置以從所述第三D2D發送器或所述第四D2D收發器中的第四D2D發送器接收所述第二參考時脈信號。

條款26：根據條款21所述半導體晶粒，其中所述第一D2D發送器經配置以從所述半導體晶粒外接收所述第一參考時脈信號，並且向所述第二D2D接收器發送所述第一參考時脈信號；以及所述第一D2D接收器經配置以從所述第二D2D發送器接收所述第二參考時脈信號。

條款27：根據條款26所述半導體晶粒，還包括：第三D2D 收發器，包括：第三D2D發送器，經配置以從所述半導體晶粒外接收所述第一參考時脈信號並且使用所述第一參考時脈信號向所述另一半導體晶粒的第四D2D收發器中的第四D2D接收器發送資料和所述第一參考時脈信號；以及第三D2D接收器，經配置以從所述第四D2D收發器中的第四D2D發送器接收所述第二時脈信號並且使用所述第二參考時脈信號從所述第四D2D收發器中的第四D2D發送器接收資料。

條款28：一種電子元件，包括：電路板；以及根據條款16-27中任一項所述的半導體晶粒，被設置在所述電路板上。

條款29：一種電子設備，包括：根據條款28所述的電子元件。

另外，即使在描述特定數值示例的情況下，除了理論上顯然限於數值之外，其可以是超過特定數值的數值，或者可以是小於特定數值的數值。另外，可以理解，一般來說，在本文中，特別是在所附申請專利範圍(例如，所附申請專利範圍的主體)中使用的術語通常旨在“開放性”術語(例如，術語“包括”，該“開放”術語應被解釋為“包括但不限於”，術語“具有”應被解釋為“至少具有”等)。

10:半導體晶粒

410:鎖相環

420:第一D2D收發器

421:第一D2D發送器

422:第一D2D接收器

430:第三D2D收發器

431:第三D2D發送器

432:第三D2D接收器

Claims (15)

1. 一種半導體晶粒，包括：一第一晶粒對晶粒(Die to Die，D2D)收發器，包括：一第一D2D發送器，經配置以使用一第一參考時脈信號向另一半導體晶粒的一第二D2D收發器中的一第二D2D接收器發送資料；以及一第一D2D接收器，經配置以使用一第二參考時脈信號從所述第二D2D收發器中的一第二D2D發送器接收資料。
2. 如請求項1所述的半導體晶粒，還包括：一第一鎖相環，經配置以接收來自於所述半導體晶粒外部的一初始參考時脈信號，並且向所述第一D2D發送器提供所述第一參考時脈信號；其中所述第一D2D接收器經配置以從所述第一D2D發送器接收所述第二參考時脈信號或接收來自所述第二D2D發送器的所述第二參考時脈信號，所述第二參考時脈信號與所述第一參考時脈信號相同。
3. 如請求項1或2所述的半導體晶粒，其中所述第一D2D發送器進一步經配置以向所述第二D2D接收器提供所述第一參考時脈信號。
4. 如請求項2所述的半導體晶粒，還包括：一第三D2D收發器，包括：一第三D2D發送器，經配置以使用所述第一參考時脈信號向 所述另一半導體晶粒的第四D2D收發器中的一第四D2D接收器發送資料；以及一第三D2D接收器，經配置以使用所述第二參考時脈信號從所述第四D2D收發器中的一第四D2D發送器接收資料。
5. 如請求項4所述的半導體晶粒，其中所述第一鎖相環被進一步配置為向所述第三D2D發送器提供所述第一參考時脈信號，其中所述第三D2D接收器經配置以從所述第三D2D發送器或所述第四D2D收發器中的第四D2D發送器接收所述第二參考時脈信號。
6. 如請求項1所述半導體晶粒，其中所述第一D2D發送器經配置以從所述半導體晶粒外接收所述第一參考時脈信號，並且向所述第二D2D接收器發送所述第一參考時脈信號；以及所述第一D2D接收器經配置以從所述第二D2D發送器接收所述第二參考時脈信號。
7. 如請求項6所述半導體晶粒，還包括：一第三D2D收發器，包括：一第三D2D發送器，經配置以從所述半導體晶粒外接收所述第一參考時脈信號並且使用所述第一參考時脈信號向所述另一半導體晶粒的一第四D2D收發器中的第四D2D接收器發送資料和所述第一參考時脈信號；以及一第三D2D接收器，經配置以從所述第四D2D收發器中的 一第四D2D發送器接收一第二時脈信號並且使用所述第二參考時脈信號從所述第四D2D收發器中的一第四D2D發送器接收資料。
8. 如請求項1所述的半導體晶粒，還包括：一主(HOST)鏈路，經配置以與一主機進行通信以傳輸所述資料，所述HOST鏈路包括：一第一HOST子鏈路，經配置以使用第三參考時脈信號傳輸所述資料；一第二HOST子鏈路，經配置以從所述第一HOST子鏈路接收第三參考時脈信號；一第三HOST子鏈路，經配置以從所述第一HOST子鏈路接收所述第三參考時脈信號；以及一第四HOST子鏈路，經配置以從所述第三HOST子鏈路接收所述第三參考時脈信號。
9. 如請求項8所述的半導體晶粒，其中所述第一HOST子鏈路還經配置以從一第二鎖相環或點對點P2P鏈路接收所述第一參考時脈信號或接收來自所述半導體晶粒外的所述第一參考時脈信號。
10. 如請求項1所述的半導體晶粒，還包括：一P2P鏈路，經配置以與一外部電子裝置建立通信通道以傳輸所述資料，所述P2P鏈路包括：一第一P2P子鏈路，經配置以使用來自所述半導體晶粒外部或一第二鎖相環的一第四參考時脈信號，與所述外部電子裝置建 立一第一通信通道以傳輸所述資料。
11. 如請求項10所述的半導體晶粒，其中所述P2P鏈路還包括：一第二P2P子鏈路，經配置以使用從所述第一P2P子鏈路接收的所述第四參考時脈信號與所述外部電子裝置建立一第二通信通道以傳輸所述資料。
12. 如請求項11所述的半導體晶粒，其中所述P2P鏈路還包括：一第三P2P子鏈路，經配置以使用從所述第二P2P子鏈路接收的一第四參考時脈信號與所述外部電子裝置建立一第三通信通道以傳輸所述資料；一第四P2P子鏈路，經配置以使用從所述第二P2P子鏈路接收的一第四參考時脈信號與所述外部電子裝置建立一第四通信通道以傳輸所述資料；一第五P2P子鏈路，經配置以使用從所述第四P2P子鏈路接收的一第四參考時脈信號與所述外部電子裝置建立一第五通信通道以傳輸所述資料；以及一第六P2P子鏈路，經配置以使用從所述第四P2P子鏈路接收的一第四參考時脈信號與所述外部電子裝置建立一第六通信通道以傳輸所述資料。
13. 一種電子元件，包括：一電路板；以及 根據請求項1-12中任一項所述的半導體晶粒，被設置在所述電路板上。
14. 一種電子設備，包括：根據請求項13所述的電子元件。
15. 一種用於製造半導體晶粒的方法，包括：提供第一晶粒對晶粒(D2D)收發器，所述第一D2D收發器包括：一第一D2D發送器，經配置以使用一第一參考時脈信號向另一半導體晶粒的一第二D2D收發器中的一第二D2D接收器發送資料；以及一第一D2D接收器，經配置以使用一第二參考時脈信號從所述第二D2D收發器中的一第二D2D發送器接收資料。