TWI704672B - 用於實施可擴充系統之系統及方法 - Google Patents

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巴哈汀 奇力克
傑華 趙
胡坤忠
柳錫奎
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Abstract

描述用於模組化擴充之多晶片系統及結構。在一些實施例中，利用介接條來耦接相鄰晶片。例如，一通訊條可用以耦接邏輯晶片，且可利用記憶體條耦接多個記憶體晶片至一邏輯晶片。

Description

用於實施可擴充系統之系統及方法
本文所述之實施例係關於可擴充系統，更具體地，係關於可擴充邏輯及模組化記憶體。
可擴充系統要求以實務且具成本效益之方法增加邏輯及記憶體。進一步，可擴充系統應合理地允許邏輯及記憶體獨立地擴充，以允許按照系統需求進行運算、記憶體頻寬、及記憶體容量調諧。動態隨機存取記憶體(dynamic random access memory, DRAM)長期已是用於電腦及電子產業的商品產品。運用終端市場應用從桌上型電腦、行動電子裝置、資料中心、及網路平台範圍內的主機，已取決於具體需求（諸如頻寬、容量、功率、延時及使用量(footprint)）已快速開發相互競爭的記憶體平台。然而，增加一個參數經常遇到其他參數的權衡。例如，增加DRAM頻寬經常伴隨發生其他參數懲罰(penalty)。
跨多種市場（包括行動電子產品）已長期採用低功率雙資料速率(low power double data rate, LPDDR)標準，以滿足效能及容量需求。LPDDR平台及下一代(LPDDR-x)常常包括圍繞系統單晶片(system on chip, SOC)的記憶體晶片或封裝之配置，SOC可包括中央處理單元(CPU)及/或圖形處理單元(CPU)。為了滿足增加頻寬的需求，已提出包括堆疊之DRAM晶粒的各種3D解決方案，諸如高頻寬記憶體(high bandwidth memory, HBM)及混合記憶體立方體(hybrid memory cube, HMC)。
無
本申請案主張於2018年4月12日申請之美國臨時專利申請案第62/656,584號的優先權，該案以引用方式併入本文中。
實施例描述用於模組化擴充的多晶片系統及結構。在一些實施例中，利用介接條來耦接相鄰晶片。在一個態樣中，介接條可增加晶片對晶片連接的可用周邊，以及總體容量。在另一態樣中，介接條可用於在減輕延時的情況下增加晶片對晶片通訊的頻寬。
在一實施方案中，介接條可用作為邏輯晶片之間的通訊條。在此一類實施方案中，介接條可朝向通訊定向，滿足頻寬、功率、延時、及成本目標。邏輯晶片（諸如系統單晶片(SOC)）可包括中央處理單元(CPU)或圖形處理單元(CPU)。此外，邏輯晶片周邊可經格式化以實現記憶體整合及至其他裝置的其他輸入/輸出(I/O)。介接條可支援金屬堆疊，及與通訊功能相容的邏輯（例如電晶體類型）。介接條可以多種組態封裝，包括晶圓上晶片(chip on wafer, CoW)及2.5D封裝技術。CoW亦可係例如2.5D或3D配置。此處，個別晶片被接合在一起（晶片對晶片），或接合至中介層（晶片-中介層-晶片）。接合技術可係微凸塊（密集I/O）、或ACF、或支援非常密集IO的混合接合（金屬-金屬），或甚至光學。代替個別晶片，晶圓對晶圓(wafer to wafer, W2W)接合亦可行，且可按照應用使用。例如，CoW可涉及支撐晶圓或面板的單粒化區，該單粒化區大於安裝在支撐晶圓上的晶片，而W2W可涉及單粒化晶圓或面板的等面積。2.5D封裝可在兩個晶片之間使用較小的密集互連連接。用於2.5D封裝的小晶片可係較小長度的被動橋接器，或配置為介接條的較長長度。這些介接條提供平衡頻寬、功率、複雜性、熱及功率傳遞、以及其他架構需求的選項。另外，介接條可係活性矽（或其他裝置技術，如GaAs）。介接條亦可囊封在模製化合物中，且可選地包括藉由橋接器連接的多個組件。因此，用於2.5D封裝的介接條亦可個別形成且使用2.5D封裝封裝。較大的介接條亦可強調對基材的組裝特殊需求，以管理機械應力及其他組裝問題。晶片與介接條之間的連接可使用焊料（微凸塊）、或ACF及混合接合（金屬-金屬）。在一些例示性實施方案中，對於具有使用微凸塊或甚至更密集之混合接合的密集I/O的效能邏輯，可使用CoW整合。在一些實施方案中，CoW整合可包括矽小晶片與中介層的混合接合。在一些實施例中，CoW整合可包括以晶片狀方式用後段製程(back-end-of-the-line, BEOL)互連件連接的矽小晶片。例如，矽小晶片可具有部分BEOL增層結構及互連，以及隨後第二級BEOL增層結構，該第二級BEOL增層結構以晶片狀方式連接矽小晶片。矽小晶片可嵌入於無機間隙填充（例如，氧化物）材料中，該第二級BEOL增層結構形成在該無機間隙填充材料上。在一些實施例中，2.5D封裝可用於具有中等頻寬及延時需求的晶片組光功能。
在一實施方案中，介接條可用作為記憶體條以耦接一群組記憶體晶片至邏輯晶片。該群組記憶體晶片可側向分開。另外，側向分開之記憶體晶片可各自被封裝，或係具有多個晶粒的晶粒堆疊或係模組之部分。因此，根據實施例，側向分開之晶片可係側向分開之封裝、晶粒堆疊、或模組之部分。在一個態樣中，介接條可使邏輯晶片能夠與各種類型的DRAM晶片通訊，包括LPDDR-x、DDR、HMB等。根據實施例，記憶體晶片不限於DRAM、或LPDDR-x、DDR、HBM等的變化。同樣地，邏輯晶片可包括多種功能，諸如但不限於SOC、CPU、GPU、快取、信號處理器、緊連邏輯(glue logic)等，且可基於矽或其他技術（例如GaAs）。介接條可包括與記憶體類型相容的本端控制器，以及與記憶體相容的實體介面(physical interface, PHY)（例如，PHY類比及PHY數位控制器）。在一些實施方案中，記憶體條依諸如2.5D封裝、多晶片模組(multi-chip module, MCM)、及MCM加橋接器的組態封裝。另外，記憶體條可依用於繞線之多種形狀（諸如L形狀）封裝。
根據實施例，繪示用於邏輯及/或記憶體之模組化擴充的組態。在一個態樣中，晶片上資源可用於邏輯擴充。例如，晶片上繞線可用於連接在相同矽層上的多個晶粒。此類可用的晶片上資源可促進高密度、低功率擴充，且可另外利用CoW技術。
在另一個態樣中，介接條可用於邏輯-邏輯晶粒擴充。此類介接條或通訊條可包括活性矽、增加用於邏輯連接的面積、及提供擴充靈活性（例如SOC+CPU+GPU+其他）。可包括各種成本控制實施方案。例如，邏輯可從邏輯晶片移動至通訊條以降低邏輯晶片的成本。通訊條亦可提供電壓偏移能力。另外，通訊條可包括離散擴充區段區、錐形結構或錘頭結構以降低矽成本，此係因為實現每晶圓更多晶粒。
在另一態樣中，可利用介接條來增加用於記憶體擴充的邏輯晶片周邊。此類介接條或記憶體條可促進擴充成大記憶體容量。另外，可使用記憶體條鏈來進一步增加容量。根據實施例，金屬層優先級排定及分級可用於延時管理，特別是對於位於更遠離邏輯晶片的記憶體晶片。與通訊條類似，可包括各種成本控制措施。顯著地，記憶體條可與各種記憶體類型（包括LPDDR-x、DDR、HMB等）相容。在一些實施例中，記憶體條可合併實體介面(PHY)及記憶體（例如DRAM）控制器。記憶體條亦可提供電壓偏移能力。
在各種實施例中，參照圖式進行說明。然而，某些實施例可在無這些特定細節之一或多者的情況下實行或可與其他已知的方法及組態結合實行。在下列敘述中，為了提供對實施例的全面瞭解而提出眾多特定細節（例如，特定組態、尺寸、及程序等）。在其他例子中，為了避免不必要地使本實施例失焦，所以並未特別詳細地敘述熟知的組件、半導體程序、及製造技術。此專利說明書通篇指稱的「一實施例(one embodiment)」係指與該實施例一同描述之具體特徵、結構、組態、或特性係包括在至少一實施例中。因此，此專利說明書通篇於各處出現之詞組「在一實施例中(in one embodiment)」不必然指稱相同實施例。此外，在一或多個實施例中，可以任何合適的方式結合特定特徵、結構、組態、或特性。
如本文所用之「在…上面(above)」、「在…上方(over)」、「至(to)」、「介於…之間(between)」、及「在…上(on)」之用語可指稱一層相對於其他層之一相對位置。一層在另一層「上面」、在另一層「上方」、或在另一層「上」或者一層接合「至」另一層或與另一層「接觸(contact)」可直接與另一層接觸或可具有一或多個中介層。一層介於（多個）層「之間」可直接與該等層接觸或可具有一或多個中介層。
圖1係在習知記憶體系統中複數個記憶體晶片102（例如DRAM）配置在板106（例如印刷電路板(printed circuit board, PCB)或多晶片模組(MCM)）上的邏輯晶片104（例如SOC）周圍的示意俯視圖圖示。據觀察，此一類系統可能遭受邏輯晶片104與記憶體晶片102介接的有限面積（例如SOC的周邊長度）。此有限面積/週邊會限制擴充系統之記憶體容量的能力。此外，據觀察，邏輯晶片104及/或記憶體晶片102至板106的直接晶片附接可由於熱膨脹係數(coefficient of thermal expansion, CTE)失配而有問題，這可導致較粗節距I/O，及較低接接腳數。
圖2係根據一實施例之具有擴充型邏輯之多晶片系統100的示意俯視圖圖示。此一類組態可簡化更習知記憶體系統的互連階層，其中CTE匹配，且無大矽（或中介層）至高度失配之基材（例如，板106）的機械固定。此外，該系統可增加邏輯晶片周邊，且記憶體晶片與SOC介接。在所繪示之實施例中，一或多個邏輯晶片104（例如SOC）及記憶體晶片102可安裝在CTE匹配的基材120（諸如玻璃、矽、中介層、匹配之金屬穩定基材、MCM基材等）上。此CTE匹配可允許記憶體晶片102及/或邏輯晶片104的較精細節距凸塊、或各向異性導電膜(ACF)附接以及用於較大的矽晶片整合。例如，運用玻璃、矽、或有機物與大無機物（例如玻璃）含量可獲得與矽接近的CTE匹配。如本文所用，用語「CTE匹配」意指具有不同成分之「複合材料」或「複合拓樸」的「有效CTE」與另一單塊材料的CTE或另一複合材料的有效CTE匹配。在複合材料內部，其成分之各者具有其自身的CTE及彈性模數。所謂「複合材料」的一個非限制性實例可係具有多個材料層的MCM基材。「複合材料」的另一實例可係記憶體（例如DRAM）晶片或封裝，其作為矽、模製化合物、及記憶體封裝基材。在此一類實例中，MCM基材的「有效CTE」可經設計以匹配記憶體晶片或封裝的有效CTE，以最小化總體MCM翹曲。記憶體晶片或封裝亦可視為基材上的「複合拓樸」。在一較大系統實例中，（例如MCM）基材之上的所有組件可視為一個「複合拓樸」。可計算此複合拓樸的有效CTE，且MCM基材經設計以具有與複合拓樸的有效CTE匹配的有效CTE。
根據實施例，基材之特徵在於一複合熱膨脹係數(CTE)，該複合CTE與基材上的複合拓樸之有效CTE匹配達+/- 4 ppm/C（或甚至更具體地+/-2 ppm/C）內。有效CTE及CTE匹配取決於溫度。例如，矽在20度C下具有大約2.6 ppm/C之CTE，且在250度C下具有大約3.6 ppm/C之CTE。
CTE匹配的一實例係使封裝基材（例如MCM基材）的有效CTE接近矽主導複合拓樸的3 ppm/C。在此情況中，玻璃核心、及其他高模數且低CTE核心係用於MCM或封裝基材的合適選項。對於具有矽SOC及多個記憶體（例如DRAM）封裝的MCM複合拓樸，可使用有限元素方法(finite element method, FEM)模擬來計算MCM基材之上的複合拓樸的總體有效CTE。在從20度C至150度C範圍中的溫度，複合拓樸的有效CTE之典型值可在從3 ppm/C至10 ppm/C範圍內。在較高溫度下，諸如接近250度C的焊料回流溫度，包括模製化合物之複合拓樸的有效CTE可具有甚至更高的有效CTE，此係由於模製化合物之CTE增加而超出其玻璃轉移溫度(Tg)（其可經常在125度C附近）。例如，取決於模製化合物材料性質及其對DRAM晶粒的相對體積，在超過模製化合物Tg的溫度（例如150 C至250 C）下，DRAM封裝的有效CTE可在從8 ppm/C至18 ppm/C範圍內。藉由適當地挑選MCM基材的材料性質且亦挑選DRAM封裝的適當材料性質及幾何參數（諸如DRAM晶粒厚度），可使MCM基材的有效CTE匹配DRAM封裝。
額外組件108（諸如磁碟）及組件110（諸如區域網路(local area network, LAN)、無線、光學件等連接）亦可安裝在基材120上。在一實施例中，使用撓性電路112使基材120與板106撓性地連接，而不是剛性連接。圖2之系統100可額外提供高頻寬且具成本效益之記憶體擴充。例如，可藉由使用晶片上資源、CoW技術、或通訊條連接較小的邏輯晶片104（例如SOC）來獲得長周邊SOC。另外，記憶體條可用於擴充記憶體晶片102至邏輯晶片104連接，其具有高頻寬，且減輕延時及功率懲罰。
在另一實施例中，多晶片系統100包括透過MCM（包括基材120及安裝在其上的矽晶片）至板106（例如PCB、其他MCM、模組等）的繞線，及附接。附接可係允許組裝的合適結構，且同時不施應力於之上的矽晶片。可允許基材120安裝在PCB上的此類系統可採用具有接腳的插槽、軟焊等以管理機械應力。
圖3包括根據一實施例之具有擴充型邏輯之多晶片系統的示意俯視及側視圖圖示。類似於圖2所繪示之實施例，系統100可包括單一大邏輯晶片104或多個邏輯晶片104。增加的週邊可促進更大數目個記憶體晶片102之位置。另外，由於增加的週邊，所以可減少對各記憶體晶片102的繞線長度，其可進一步增強I/O速度。為了添的加強度，且為了控制任何CTE失配，加強件122（例如環）可置於基材120上或中。如截面側視圖圖示所示，基材120可包括至背側的複數個通孔124（或互連件）。可用焊料凸塊105（包括微凸塊）安裝記憶體晶片102（或封裝或晶粒堆疊）及邏輯晶片104，由於CTE匹配而允許超大型積體電路(very large scale integration, VLSI)及精細節距I/O。如圖所示，使用撓性電路112附接至板106允許使用合適的鬆散機械耦接件113（諸如黏著劑膜（或壓敏性黏著劑））將基材120緊固至板106。
現在參照圖4至圖7，提供根據實施例之各種擴充型邏輯的示意俯視圖及對應截面側視圖圖示。圖4係根據一實施例之具有晶片上之晶粒對晶粒繞線的擴充型邏輯晶粒的示意俯視圖圖示。如圖示，邏輯晶片104包括兩個晶粒103，該兩個晶粒可使用晶片上繞線130被繞線在一起（諸如用共同後段製程(BEOL)處理）以形成具有M0-Mn金屬層的增層結構。在一實施例中，各晶粒103可具有其自身的金屬密封環132，其中晶片上繞線130延伸通過密封環132。在圖4所繪示之實施例中，兩個晶粒103共用同一矽層，且用晶片上增層結構（晶片上繞線130）而互連。此外，可提供分開地將兩個晶粒103切成粒，或保持在一起。
圖5係根據一實施例之具有2.5D晶片對晶片繞線之擴充型邏輯的示意俯視圖及對應截面側視圖圖示。如圖示，邏輯晶片104在晶圓上晶片(CoW)封裝107中連接在一起。在一些實施例中，邏輯晶片可嵌入在模製化合物（繪示為陰影材料）中。在其他實施例中，邏輯晶片104嵌入於無機間隙填充材料（例如氧化物，繪示為陰影材料）中。可用微凸塊、混合接合將邏輯晶片104接合至配線層136，或配線層136可係形成在邏輯晶片104（例如小晶片）上的第二級BEOL增層結構。邏輯晶片104可來自不同晶圓（相同或不同技術）。在此一類組態中，配線層136可用以連接兩個離散邏輯晶片104。在一實施例中，配線層136係中介層，或第二級BEOL增層結構。在此一類實施例中，可用複數個微凸塊或混合接合將兩個離散邏輯晶片104安裝在配線層136（中介層）上。例如，配線層136可係矽基材中介層（具有用於背側連接的通孔）以用於與邏輯晶片104連接。
圖6係根據一實施例之具有2.5D晶片對晶片繞線及橋接器之擴充型邏輯的示意俯視圖及對應截面側視圖圖示。圖6實質上類似於圖5所繪示者，其中在配線層136（中介層）內添加橋接器140。例如，橋接器140可係具有繞線層的矽條。在一實施例中，配線層可包括具有介電質通孔的介電質材料、及嵌入式橋接器140，而不是由矽中介層形成配線層136。在一實施例中，類似於通訊條，橋接器140可包括活性矽。在一實施例中，橋接器140係被動式。
圖7係根據一實施例之具有晶片上晶粒對晶粒繞線及2.5D晶片對晶片繞線之混合的擴充型邏輯的示意俯視圖及對應截面側視圖圖示。圖7實質上類似於圖5所繪示者，其中添加與配線層136組合的一些晶片上繞線130。
現在參照圖8，提供根據一實施例之用增加之周邊模組化擴充邏輯的各種組態的示意俯視圖圖示。如圖示，可使用但不限於關於圖4至圖7所繪示及所描述之例示性組態之任何者來擴充各種邏輯晶片104（或晶粒103）以具有晶粒對晶粒或晶片對晶片互連（大致上以粗橢圓線繪示），包括被動及主動通訊條。亦可使用其他晶片上網路(network on chip, NOC)拓樸。如圖示，由於連接額外晶片/晶粒，所以可用的周邊增加。在其他實施例中，用介接條或通訊條160連接邏輯晶片104，如本文進一步詳細地描述。圖8亦繪示包括額外介接條或記憶體條150，其等可從邏輯晶片104延伸。如本文中進一步詳細描述，記憶體條150可用以耦接邏輯晶片至額外記憶體晶片102，進一步增加邏輯晶片104之周邊的連接密度。
圖9係根據一實施例之擴充型邏輯連接性的示意俯視圖圖示。所提供之例示性圖示具有四個邏輯晶片104，然而此意欲作為例示性，且實施例未如此受限制。如圖示，可連接各邏輯晶片104。另外，邏輯晶片可具有至外部組件的連接。
圖10A係根據一實施例之邏輯連接性高架的示意俯視圖圖示。圖10B係根據一實施例之擴充型邏輯連接性高架的示意俯視圖圖示。如圖示，各邏輯晶片104可包括保留用於邏輯晶片對晶片連接件162以及用於外部I/O連接件164的區。替代地，連接件162及164可係通用埠。一般而言，對於高效能，高頻寬互連可使用串化器/解串器(serializer/deserializer, SerDes)技術，而用於這些埠的面積及功率懲罰可係顯著的。在配線被包括在多晶片模組(MCM)或PCB中的情況中，約定的晶片上面積可大於邏輯晶片104上所積極使用的面積。圖11A至圖11B繪示根據一實施例之具有一或多個通訊條160之擴充型邏輯連接性高架的替代邏輯連接性高架。如圖所示，邏輯晶片104之各者可經製造成具有類似的內建連接件162、164。在所繪示之實施例中，可顯著減小保留用於連接件162、164的總面積，因此在邏輯晶片104中需要較少的高架。再者，頻寬及功率更可擴充。可使用一或多個通訊條160來連接複數個邏輯晶片。
現在參照圖12A至圖12B，圖12A係根據一實施例之具有通訊條160之邏輯晶片的3D擴充的示意俯視圖圖示，且圖12B係根據一實施例之具有通訊條160之邏輯晶片的平面擴充的示意俯視圖圖示。如圖所示，通訊條160可用以提供包括CPU、GPU、快取、信號處理器、緊連邏輯等之邏輯晶片104及SOC之多種組合的模組化。在圖12A所繪示之實施例中，通訊條160可置放在邏輯晶片104上方/下方。在圖12B所繪示之實施例中，通訊條160可經置放側向相鄰於邏輯晶片104。
根據實施例之通訊條160可用以在二或更多個晶片之間提供高頻寬、低功率、可擴充連接性。使用通訊條允許在邏輯晶粒上的I/O端子之位置的靈活性，I/O端子不必位於晶粒/晶片邊緣處。此外，具有開始及端點位置的靈活性。在一些實施例中，通訊條160可包括活性矽片，且可提供邏輯晶片104靈活性且易於設計。
現在參照圖13至圖14，提供根據實施例之具有擴充型邏輯及記憶體之多晶片系統的示意俯視圖圖示。如各圖所示，可選地例如使用圖4至圖7之配置之任何者來電連接邏輯晶片104。另外，可用通訊條160電連接邏輯晶片104。亦可使用與通訊條160組合的圖4至圖7的組合來連接邏輯晶片/晶粒。可實作完成「X」連接的進一步通訊條，通訊條之間具有叉線(cross-bar)或跳線(jumper)。另外，用記憶體條150耦接記憶體晶片102之群組與邏輯晶片104，可選地，其等可經串聯置放以增加記憶體密度。因此，根據實施例，可定製連接性組織，且甚至頻寬及延時。此外，邏輯晶片104無需預先約定以提供最大頻寬及繞線資源。圖13中之配置具體地可係高記憶體容量，其相比而言具有邏輯晶片104之間更多延時的缺點，而圖14中之配置具體地可用於短邏輯連接性、相比而言較少記憶體容量的情況下較小延時。再次參照圖13，亦繪示可係撓性的長介接條。例如，此類長介接條可係用於邏輯對邏輯連接的通訊條160，或用於記憶體連接的記憶體條150。如關於圖18C進一步詳細地描述，此類長介接條可係光學互連件。
圖15係根據一實施例之介接條金屬配線層的示意截面側視圖圖示。如上所述，通訊條160及記憶體條150兩者可更一般性地特徵化為介接條1500。在所繪示之實施例中，介接條1500包括基材1502及繞線層1510。基材1502可由半導體材料（諸如矽）所形成，以支援裝置的前端半導體製造。因此，矽基材1502可包括活性矽1504（或其他材料），以包括諸如邏輯、轉發器(repeater)、正反器、快取、記憶體壓縮器及解壓縮器、控制器、本端處理元件等的特徵。若合適，對於基材1502，亦可使用其他非矽技術（諸如但不限於GaAs），或甚至光學互連技術，該等技術中的許多技術皆受到矽支援。繞線層1510可包括一或多個金屬及介電質層。可使用薄膜技術、或傳統的BEOL處理技術（諸如金屬鑲嵌法等）來形成繞線層1510。繞線層1510可包括配線層，諸如下配線層MA 、中間配線層MB 、MC 、及上配線層MD 。如所繪示，可選地，配線層可具有不同厚度，其中MD 最厚，且MA 最薄。在一些實施例中，服務品質可用以基於需求諸如（延時、功率等）來組織金屬使用量。在一實施例中，具有低延時需求的高優先級訊務可位於較高（較厚）層，而更高延時寬容度的大量訊務可位於較低（較薄）層。在一實施例中，可用較高（較厚）層製作至位於更遠離介接條1500或在介接條之縱向長度更向下的至晶片的較長連接，而可用較低（較薄）層製作介接條1500內的較短連接。在一些實施例中，介接條1500（例如，通訊條160或記憶體條150）包括延伸通過基材1502的通孔（例如，穿矽通孔）。例如，通孔可類似於圖18A中所繪示之通孔166。
再次參照圖13至圖14，在一實施例中，多晶片系統包括：第一晶片（例如，邏輯晶片104）；介接條1500（例如，記憶體條150），其與該第一晶片耦接；及第二晶片（例如，記憶體晶片102），其與該介接條耦接。介接條包括繞線層1510，可選地，該繞線層延伸介接條1500的縱向長度之實質部分。重新參照圖11B，具體地，在其他實施例中，繞線層1510可不一定延伸介接條1500的縱向長度之實質部分。因此，此一類組態取決於實施方案。仍然參照圖13至圖15，繞線層1510包括複數個金屬層，該複數個金屬層包括一下配線層（例如，MA ）及一上配線層（例如，MD ，或在MA 上方之任何配線層），其特徵在於比下配線層更寬的配線。在一實施例中，第二晶片（例如，記憶體晶片102）透過第一導線而與第一晶片（例如，相同的記憶體晶片102）電耦接，該第一導線延行在上配線層MD 中之縱向長度之一實質距離。第三晶片（例如，另一記憶體晶片102）可透過下配線層MA 中之第二導線而與第一晶片(104)電耦接，其中第一導線比該第二導線寬，且該第二晶片(102位於比第三晶片(102)更遠離該第一晶片(104)。因此，第二晶片可係位於比第一記憶體晶片102更遠離邏輯晶片104之第二記憶體晶片102，其中該第一記憶體晶片及該二記憶體晶片兩者皆藉由相同記憶體條150連接至邏輯晶片104。
根據實施例，介接條1500不僅用於繞線，亦可包括活性矽。圖16係根據一實施例之具有晶粒對晶粒繞線的擴充型系統的示意俯視圖圖示。所繪示之具體實施例類似於圖5或圖7所提供者，其中用配線層136（或中介層）使複數個邏輯晶片104連接在一起。另外，各邏輯晶片104可包括晶粒對晶粒輸入/輸出(I/O)區1602及晶片上繞線隧道1604。實際的晶粒對晶粒繞線1610位於配線層136（中介層）上。因此，各邏輯晶片104包括用於晶片上繞線隧道1604的晶粒區，其可包括諸如導線、轉發器、正反器等資源。各邏輯晶片104（或晶粒）可另外包括高效能邏輯區1607，該高效能邏輯區可位於相鄰邏輯晶片104附近。亦可對高效能邏輯區1607進行分區。
圖17係根據一實施例之介接條繞線的示意俯視圖圖示。如所繪示，介接條可係耦接複數個邏輯晶片104的通訊條160。邏輯晶片104與圖16所繪示者不同在於，先前保留給晶片上繞線隧道1604的區可被重新定位至通訊條160作為繞線隧道1704。此提供設計高效能邏輯區1607的更大靈活性。另外，晶粒對晶粒繞線1610被移動至通訊條160。因此，可選地，可省略配線層136（中介層），或以通訊條160補充。在一實施例中，通訊條160位於配線層136中，類似於圖6所繪示者。此外，I/O區1602的位置是靈活的，且I/O區1602不需要位於晶粒邊緣處。通訊條160可可選地包括通孔（參見圖18A）以用於I/O及功率/接地連接性。
圖18A係根據一實施例之介接條及繞線的示意截面側視及俯視圖圖示。在所繪示之具體實施例中，介接條可係耦接複數個邏輯晶片104的通訊條160。如圖所示，可藉由複數個焊料凸塊105（包括微凸塊）連接邏輯晶片104及通訊條160。通訊條160可包括主動裝置，諸如解串器1812、串化器1814、及在解串器1812與串化器1814之間延伸的複數個線道(lane) 1820。線道1820可耦接至主動裝置1822，諸如轉發器、正反器等。另外，對應的邏輯晶片104可含有收發器1802及接收器1804。在一實施例中，介接條或通訊條160包括解串器1812、串化器1814、及在該解串器與該串化器之間的複數個轉發器（例如，主動裝置1822）。通訊條160亦可支援其他傳訊方案，諸如脈衝振幅調變(PAM)、同時雙向(SBD)、低擺幅差動等（若合適）。通訊條160可支援其他非矽技術，諸如但不限於GaAs（若適合）。根據實施例，通訊條160可提供位準偏移能力（若需要）。此外，對於更長的互連光學互連件可被用作通訊條160。圖18C係根據一實施例之光學通訊條的示意俯視圖圖示。例如，通訊條160可係包括一或多個波導1850的光學互連件，該一或多個波導與在第一邏輯晶片104/晶粒103中的傳輸器/接收器及在第二邏輯晶片中的傳輸器/接收器介接。光發射器可位於電轉光轉換器組件1852中。光發射器可係合適類型，諸如雷射、發光二極體、或其他光源、調變器等。光接收器可位於光轉電轉換器組件1854中。亦可基於來自多種光偵測器（崩潰光二極體，p-i-n光二極體等）及轉換電子器件的光學鏈路需求來選擇光接收器。此一類光學通訊條可能全部是光學，或可與電傳訊混合。例如，按照需求，較短距離可使用電傳訊，而光學傳訊可用於較長距離。另外，波導可係撓性的，允許機械釋壓（來自機械應力）或系統整合（非平面選項），及又更長距離選項。此一類光學通訊條可具有允許機械扭轉的非剛性波導（例如光纖等）1850。此類撓性可允許轉向、折疊等，允許更多系統選項。
再次參照圖18A，根據實施例，可利用解串器1812、串化器1814結構來實現較高原始資料速率。根據實施例，可藉由在解串器1812、串化器1814之間提供替代的備用線道1820來進一步增強良率。在一個線道上故障的情況中，備用線道可被接通。例如，故障可係硬故障（諸如斷裂或短路的導線），或軟故障（諸如如邊緣的導線），與在同一鏈路的其他導線相比，導致所有線道的電壓升高。（多個）備用線道可被接通，且可產生較低電壓，從而恢復功率，此係因為可降低電壓。
現在具體參照圖18A的截面側視圖，提供2.5D封裝實施方案，其中通訊條160連接兩個邏輯晶片104。如圖所示，通訊條160囊封在絕緣材料1838（例如，模製化合物）中，並以重分佈層(redistribution layer, RDL) 1832繞線。在所繪示之具體實施例中，邏輯晶片104囊封在模製化合物1840中，其中重分布層(RDL) 1832在邏輯晶片104之前側。例如，可使用薄膜處理技術來形成RDL 1832。可用焊料凸塊105（例如微凸塊）將通訊條160安裝在RDL 1832上，可選地以在通訊條160與RDL 1832之間的底部填充材料1830囊封該等焊料凸塊。絕緣材料1838形成在通訊條160上方。然後，可選地，絕緣材料1838可經平坦化，後續接著形成RDL 1834及置放焊料凸塊105。在圖18A中僅展示一個方向，但鏈路可延伸於兩個方向。此外，按照應用，在該兩個方向上的能力可相同或不同。
仍然參照圖18A，在一些實施例中，2.5D封裝結構1835可包括延伸於RDL 1832、1834之間的導電柱1836。例如，可在柱第一技術中形成這些柱，其中導電柱1836被電鍍，後續接著施加絕緣材料1838，或在柱最後技術中施加絕緣材料，其中通孔被蝕刻至絕緣材料1838中，後續接著沉積或生長導電柱1836。另外，通訊條160亦可包括用於至RDL 1834的背側連接的通孔166。
作為節省成本的選項，可避免使用額外的RDL 1832及絕緣材料1838（例如，模製化合物）。在圖18B所繪示之實施例中，通訊條160或裝置可直接附接至在焊料凸塊105側（例如球柵陣列(BGA)側）上的繞線層1839（例如包括多個RDL及介電質層）外。會有接腳密度的一些權衡。通訊條160仍然可具有TSV 166的選項，且其連接至焊料凸塊105。
根據實施例，通訊條160可係被動的，或包括活性矽。另外，使用通訊條160可在通訊條160與邏輯晶片140中的繞線之間產生短連接長度（例如在焊料凸塊105大小的範圍上），其可降低功率增益的電壓需求。另外，簡單的編碼可用以改善連接的有效頻寬。
雖然在圖18A所繪示之實施例具體係2.5D封裝結構1835，然而實施例未如此受限制，且可延伸至其他封裝解決方案，諸如其中信號密度可甚至更高的CoW。例如，邏輯晶片104及通訊條160可被實作成圖5至圖7之各種CoW結構以用於邏輯晶片104連接。
在一些態樣中，可包括各種成本控制實施方案。例如，邏輯可從邏輯晶片104移動至通訊條160以降低邏輯晶片104成本。另外，通訊條可包括離散擴充區段區、錐形結構或錘頭結構以降低矽成本。圖19係根據一實施例之具有錘頭形狀之介接條的示意俯視圖圖示。如圖所示，介接條可係連接複數個邏輯晶片104的通訊條160。如上所述，通訊條160可具有經保留以與邏輯晶片104晶粒對晶粒輸入/輸出(I/O)區1602介接的晶片對晶片連接件162區。此區可大於用於繞線或重新定位邏輯所需的面積。在一實施例中，通訊條包括頭部組件170及擴充區段172，該擴充區段沿著介接條160的縱向長度延伸，其中頭部組件170寬於擴充區段172。例如，擴充區段172可包括轉發器等。以此方式，可降低矽成本的量。在其他實施例中，擴充區段172係被動式，而不是主動。
圖20係根據一實施例之包括經重定位之晶粒邏輯之介接條的示意俯視圖圖示。在一個態樣中，與可更容易提供備用件且具有面積效率的陣列式元件（如GPU）相比而言，在主動邏輯晶片104上獨一無二的邏輯會增加面積，且難以提供用於此類邏輯的冗餘，尤其對於諸如SOC的主動邏輯晶片104。根據實施例，一些此類邏輯2010可重新定位至其中有可用空間的通訊條160。這可增加邏輯晶片104的良率。舉實例而言，邏輯2010可包括不是I/O密集或非常高功率的隨機邏輯（例如緊連邏輯）。在另一實施方案中，在第一邏輯晶粒之主邏輯區上留下用於基本邏輯的組件，而第二組件（例如備用件）所需的額外邏輯可移動至通訊條。在其他實施例中，在主邏輯晶片104中留下重複邏輯。然而，一次或幾次（不是邏輯晶片104之操作的每個執行個體）所需的邏輯可移動至通訊條160。替代地，此類邏輯可分開，但使用通訊條160連接。
圖21係根據一實施例之介接條主動區的示意俯視圖圖示。根據一些實施例，介接條或通訊條160可包括：頭部組件170，以支撐晶片對晶片連接件及焊料凸塊105（例如微凸塊）；及擴充區段172。在一些實施例中，這些可係整件式組件或離散組件。在一實施例中，頭部組件170及擴充區段172囊封在絕緣材料174中。替代地，圖21中繪示為絕緣材料174的區可係非活性矽。在一些實施例中，藉由將擴充區段的活性矽區分開成離散主動組件176來實現額外的成本節約係可行的。圖22係根據一實施例之具有多個離散主動組件176之介接條的示意俯視圖及對應截面側視圖圖示。此一類組態可提供較低成本（藉由減少活性矽區）、可擴充的頻寬條而無需矽變更（藉由增加組件176的寬度且重新整合成一較寬條）、較低功率（藉由選擇適當的技術及電壓，及可能的分級程序角組件）、改善的功率雜訊（藉由在條中包括解耦電容器）。在一實施例中，介接條或通訊條160包括一或多個離散頭部組件170及一或多個離散主動組件176（例如活性矽小晶片），其中用繞線層180電耦接離散頭部組件170及一或多個離散主動組件176。在此態樣中，活性矽區可被顯著減少。舉實例而言，組件176可係簡單的轉發器、重新計時器或其它更複雜的結構，如叉線。此外，通訊條可係雙埠、點對點、或具有數個埠。
（多個）離散頭部組件170及一或多個離散主動組件176可（囊封）在絕緣層174中。可使用多種封裝方法來形成通訊條160，包括CoW、2.5D封裝。離散頭部組件170及離散主動組件176可例如用微凸塊（未繪示）接合至繞線層180，或替代地，可在經囊封離散頭部組件170及離散主動組件176上方形成繞線層180。
到目前為止，已參照通訊條160以數個具體實例大致上描述介接條。應理解，許多構想同樣適用於記憶體條150及通訊條160兩者，但是由於功能而可存在一些差異。例如，通訊條160可係被動式，且可係主動式，其中主要主動性係轉發器。可不密集使用其他區，因此有數個成本節約實施方案，但成本節約實施方案亦可適用於記憶體條150。另一區別可在於，記憶體條150可支援需要空間的實體介面(PHY)/控制器。此外，記憶體條150亦可包括在下方的快取，其中繞線在頂部。因此，相比而言，可積極地使用記憶體條150矽。記憶體條150亦可包括額外功能、裝置（諸如記憶體壓縮器及解壓縮器）、可靠性增強（諸如晶片獵殺(chip kill)）、用於非揮發性記憶體（作為記憶體擴充）的控制器、及本端處理元件（在記憶體附近）。
圖23係根據一實施例之包括記憶體條橋接器190之擴充型系統100的示意俯視圖圖示。在例示性實施例中，系統包括由基材120（諸如玻璃、矽、中介層等）支撐的複數個晶片及條。該系統包括與第二邏輯晶粒103耦接的第一邏輯晶粒103、與第一邏輯晶粒103連接的第一群組側向分開之記憶體晶片102及與第二邏輯晶粒103連接的第二群組記憶體晶片102。如關於圖4至圖7所描述，邏輯晶粒103可由同一矽片所形成，或被納含在分開之邏輯晶片104中。在一實施例中，第一及第二邏輯晶粒103共用相同矽層，且用晶片上繞線130互連，類似地如關於圖4所描述。在一實施例中，第一及第二邏輯晶粒103係離散晶片，且用共用的配線層136（或中介層）連接。例如，共用的配線層136可包括連接第一邏輯晶粒及第二邏輯晶粒的矽橋接器140。矽橋接器可係被動式，或含有活性矽。在一實施例中，第一邏輯晶粒及第二邏輯晶粒係邏輯晶片104且用通訊條160連接。例如，該通訊條可包括解串器1812、串化器1814、及在該解串器與該串化器之間的複數個轉發器（主動裝置1822）。通訊條160可係封裝組件。在一實施例中，通訊條160包括離散主動組件176（亦覆蓋離散主動區段172）及囊封在絕緣層174中的離散頭部組件170，以及連接離散主動組件176及離散頭部組件170的繞線層180。
根據實施例，描述其中在記憶體晶片104週邊的邏輯晶片102增加的可擴充系統。另外，該系統可係可擴充的，其具有高頻寬、低延時，且具有功率與成本最佳化。邏輯晶片104的週邊不僅可藉由連接多個邏輯晶片104而擴充，且亦可另外用記憶體條105進行周邊擴充。在圖23所繪示之實施例中，可用繞線121將一些記憶體晶片102直接繞線至邏輯晶片104。亦可用記憶體條150來擴充記憶體容量，且用繞線123將額外記憶體晶片102繞線至記憶體條150。亦可使用高密度橋接器190來延伸記憶體條150，其可類似於具有配線層的矽小晶片。
應理解，雖然上文描述係關於記憶體晶片102，但應理解，該用語包含包括堆疊式記憶體晶粒的組態及記憶體封裝。因此，實施例可與多種記憶相容，諸如但不限於LPDDR-x、HBM、HMC等。
根據實施例之記憶體條150可支援具有需要空間之邏輯晶粒104的實體介面(PHY)/控制器。此外，記憶體條150亦可包括在下方的快取，其中繞線在頂部。記憶體條150亦可包括額外功能、裝置（諸如記憶體壓縮器及解壓縮器）、可靠性增強（諸如晶片獵殺(chip kill)）、用於非揮發性記憶體（作為記憶體擴充）的控制器、及本端處理元件（在記憶體附近）。根據實施例，記憶體條150可提供位準偏移能力（若需要）。
在一具體實施例中，記憶體條150可包括錯誤校正碼(error-correcting code, ECC)，用於增強可靠性、可用性、及可維護性(reliability, availability, and serviceability, RAS)。具體地，ECC可校正由於軟錯誤（諸如電或磁干擾，其導致動態隨機存取記憶體(DRAM)的單一位元自發反轉成相反狀態）所致的記憶體晶片102錯誤。相比而言，習知LPDDR-x記憶體系統可不包括外部I/O上的ECC。根據實施例之記憶體條150可儲存ECC資料，ECC資料可與來自DRAM（例如記憶體晶片102）的主資料組合。資料的同位檢查或循環冗餘檢查(cyclical redundancy check, CRC)亦可儲存在記憶體條150上。這些可能有助於偵測錯誤。錯誤時，可向記憶體重新請求資料。在一實施例中，一部分記憶體可受ECC保護（例如作業系統，關鍵軟體），而其它記憶體受同位檢查或CRC保護。
根據實施例，系統可包括至用於雜項組件2400之擴充區的繞線123，如圖24所繪示。對多種雜項組件2400的擴充係可行的，諸如備用記憶體、替代記憶體擴充、及備用晶粒或可變留存時間(variable retention time, VRT)支援。在一實施例中，雜項組件2400是用於良率及RAS的備用記憶體晶片102或封裝。可在主動邏輯晶片104及記憶體條150中提供備用線道（或通道），以提供記憶體晶片102或封裝的完全冗餘。在此一類實施例中，可在組裝之後針對失效的晶粒、晶片、封裝測試系統。若偵測到特定記憶體晶粒或線道（或通道），則可填充替換件。替代地，可添加完整的記憶體晶片102或封裝。另外，原本可在組裝期間填充備用組件。在測試期間啟動備用組件，並記錄。然後，控制器映射失效裝置/晶片，並映射備用組件至失效裝置/晶片。
在一實施例中，雜項組件2400係有助於VRT檢查的備用晶粒。因此，備用晶粒可用以偵測潛在DRAM錯誤並採取適當動作。在此一類實施例中，應用程式資料位於備用晶粒中。撤出的記憶體晶片102 (DRAM)經VRT測試，且可能加旗標而使得裝置可被隔離、修復、或部分地撤出。替代地，經測試的記憶體晶片102保持較冷，以幫助維持留存時間、邊限。
在一實施例中，雜項組件2400係用於記憶體擴充的替代的記憶體組件。例如，替代的記憶體組件可係非揮發性記憶體(non-volatile memory, NVM)，諸如但不限於快閃記憶體及相變記憶體(phase change memory, PCM)。記憶體條150可包括介面/邏輯以支援NVM，其可提供顯著增加的容量以供用於諸如程式碼儲存、靜態儲存等。另外，NVM可係較不昂貴的，然而亦較慢且較不可靠。在一實施例中，NVM可具有嚴格的寫入或讀取發生次數（諸如每天一次）或磨損限制。在一實施例中，此NVM可提供快速檢查點服務（在作業系統/軟體控制下）。一旦提示後，所有記憶體內容皆可被提取，然後儲存至NVM中。另一用途可係用於搜尋引擎的擴充性記憶體（其中讀取優先於寫入），其中較少資訊可駐留在該處。雖然，長記憶體機架可具有至端部的較長延時，且使用更多功率。然而，平均延時及功率可與許多應相關。另外，記憶體條（或控制器）上的軟體或邏輯可分配記憶體，使得通常頻繁使用的記憶體線路/頁/區塊可較靠近邏輯晶片（例如SOC），而較不頻繁使用的線路進一步遠離。
根據實施例，各種成本控制解決方案可實作至介接條或記憶體條150設計中。圖25至圖26係根據一實施例之具有不同形狀因數之介接條的示意俯視圖圖示。圖25係錘頭形記憶體條150的圖示，其類似於先前針對圖19中之通訊條160所描述及繪示者。如圖所示，記憶體條150可包括頭部組件170及擴充區段172，該擴充區段沿著記憶體條的縱向長度從頭部組件170延伸。錘頭結構可最佳化矽區，且避免高I/O密度的瓶頸，其中頭部組件170寬於擴充區段172。圖26係錐形記憶體條150設計的圖示，其可節省矽成本。在此一類組態中，擴充區段172的寬度沿著縱向長度向下逐漸變細。此係有道理的，由於沿著縱向長度提供記憶體晶片102而減少所需的介面、線道/通道、及邏輯之數目。在一實施例中，繞線層1510（參見圖15）包括至少下配線層MA 及上配線層MD 。繞線層1510可延伸該記憶體條的縱向長度之實質部分。如所繪示，可選地，配線層可具有不同厚度，其中MD 最厚，且MA 最薄。位於最遠離主動邏輯晶片104的記憶體晶片102可透過第一導線電耦接至主動晶片，該第一導線延行在上配線層MD 中之縱向長度之一實質距離，而位於較靠近主動邏輯晶片104的晶片102可透過下配線層MA 中之第二導線而電耦接至主動晶片
圖27係根據一實施例之具有離散主動區域及頭部區域之介接條的示意俯視圖及截面側視圖圖示。根據一些實施例，介接條或記憶體條150可包括頭部組件170以支援與邏輯晶片104的PHY連接以及焊料凸塊105（例如微凸塊）、混合接合、各向異性導電薄膜(anisotropic conductive film, ACF)、高密度金屬對金屬接合(CoW)或其他高密度附接、及擴充區段172。在一些實施例中，這些可係整件式組件或離散組件。在一實施例中，頭部組件170及擴充區段172囊封在絕緣材料174中。替代地，圖27中繪示為絕緣材料174的區可係非活性矽。可用可可選地位於基材120上的繞線129使頭部組件170與邏輯晶片104耦接。在類似的組態中，如關於圖30所示及所述，記憶體條150的組件可依L形組態配置。
可使用多種封裝方法來形成記憶體條150，包括CoW、2.5D封裝。離散頭部組件170及離散擴充區段172可例如用微凸塊（未繪示）、混合接合、各向異性導電薄膜(ACF)、高密度金屬對金屬接合(CoW)或其他高密度附接接合至繞線層180，或替代地，可在經囊封離散頭部組件170及離散主動組件176上方形成繞線層180。
現在具體參照圖28，圖22之繞線層180可係2.5D封裝結構2835，其包括高密度橋接器200，及可選地一或多個高密度橋接器190。如圖所示，頭部組件170及一或多個主動區域172囊封在絕緣材料174（例如模製化合物）中且可選地用重分佈層(RDL) 2832繞線。在所繪示之具體實施例中，高密度橋接器200、190囊封在絕緣材料2838中，其中可選的重分佈層(RDL) 2832連接頭部組件170、（多個）擴充區段172、及高密度橋接器200、190。例如，可使用薄膜處理技術來形成RDL 2832。可使用合適的技術（諸如但不限於焊料凸塊105（例如微凸塊））安裝高密度橋接器200、190在RDL 2832上，可選地，用在高密度橋接器200、190與RDL 2832之間的底部填充材料2830囊封該等焊料凸塊。絕緣材料2838形成在通訊條160上方。然後，可選地，絕緣材料1838可經平坦化，後續接著形成可選的RDL 2834且置放焊料凸塊105。
仍然參照圖28，在一些實施例中，2.5D型封裝結構2835可包括延伸於RDL 2832、2834之間的導電柱2836。例如，可在柱第一技術中形成這些柱，其中導電柱2836被電鍍，後續接著施加絕緣材料2838，或在柱最後技術中施加絕緣材料，其中通孔被蝕刻至絕緣材料2838中，後續接著沉積或生長導電柱2836。雖然在圖28所繪示之實施例具體係2.5D封裝結構2835，然而實施例未如此受限制，且可延伸至其他封裝解決方案，諸如CoW。另外的高密度橋接器200、190亦可支撐穿矽通孔。
根據實施例之多晶片系統可以多種封裝解決方案組裝。簡要地參照回圖2至圖3，系統100可包括多晶片模組(MCM)，其具有與矽CTE匹配的玻璃核心基材120，例如，以使在複合拓樸中的邏輯晶片102與記憶體晶片104之失配保持小，且允許精細節距覆晶整合、允許核心較薄的基材120、及減小整體z高度。此外，由於球柵陣列(BGA)附接，藉由減小或消除高度，至板106的撓性電路112可減小z高度。另外，這避免BGA附接熱溫度及與BGA相關聯的翹曲。另外，加強件122可改善低溫下的翹曲，及與處理相關聯的翹曲。
現在參照圖29A至圖29B，提供根據一實施例之具有連接邏輯晶片至記憶體條的橋接器的擴充型系統的示意俯視圖及截面側視圖圖示。如圖所示，系統可包括基材120，諸如MCM基材。例如，基材120可可選地包括核心2910（例如玻璃核心）、頂部繞線層125、可選的底部繞線層127、及可選的通孔124，該等通孔延伸於頂部繞線層125與底部繞線層127之間。基材120可由多種材料形成，諸如但不限於玻璃、矽、中介層、匹配之金屬穩定基材等。核心2910可由多種材料形成，諸如但不限於玻璃核心、金屬核心等。如圖所示，橋接器2900（例如局部高密度橋接器）可位於繞線層125內，其中邏輯晶片104及記憶體條150安裝在繞線層125上（例如使用覆晶及焊料凸塊），且橋接器2900電耦接邏輯晶片104及記憶體條150。這可係直接耦接，及/或在繞線層125中具有額外配線。此一類組態可用以改善基材120的連接性（例如頻寬、功率複雜性）。如圖29A所示，記憶體條150可耦接安裝在繞線層125上的複數個記憶體晶片102且以在繞線層125中的繞線123與記憶體條150電耦接。在一實施例中，橋接器2900（例如高密度橋接器）包括主動組件。例如，橋接器可包括活性矽。
圖30係根據一實施例之具有連接邏輯晶片104至記憶體條150的繞線層125中之基材繞線129的擴充型系統100的示意俯視圖圖示。因此，基材120上的繞線用於電連接至記憶體條150，而不是圖29A至圖29B之橋接器2900。如圖30所示，邏輯晶片104及記憶體條150安裝在繞線層125上（例如使用覆晶及焊料凸塊），且藉由繞線層125中的繞線129電耦接。同樣地，複數個記憶體晶片102可安裝在繞線層125上，且藉由繞線層125中的繞線123而與記憶體條150電耦接。所繪示之具體實施例可係關於記憶體條150之2.5D封裝，然而此亦可利用CoW狀附接製造。例如，用以附接記憶體條150之微凸塊可被混合接合取代，其可較密集。用於混合接合的介電質可係基於氧化物的。一實例類似於圖12A。視需要，CoW狀附接亦可支援錘頭或錐形結構。
具體地，可使用類似於關於圖27所繪示及描述的2.5D封裝組態來形成圖30所繪示之記憶體條150，其包括頭部組件170、擴充區段172及高密度橋接器200。特別是，組件可以L形組態配置，其可增加邏輯晶粒104週邊、改善記憶體晶片102之堆積密度、且因此降低記憶體條150的成本。此外，垂直定向之頭部組件170增加邏輯晶粒104之邊緣與頭部組件170之間的面積，其可允許整合更多繞線129導線，及更高的頻寬。
現在參照圖31A至圖31C，展示用於擴充型系統的各種2.5D堆疊式封裝(package on package, PoP)組態。圖31A係根據一實施例之PoP擴充系統的示意俯視圖，而圖31B至圖31C係沿著圖31A所示之繞線（箭頭）截取的不同實施方案的截面側視圖圖示。具體地，在圖31B所繪示之實施例中可取代基材120或與該基材組合使用。圖31C所繪示之具體實施例可與基材120組合使用。具體參照圖31A至圖31B，系統100包括下RDL 3102、在下RDL 3102上的第一模製層3110，且記憶體條150囊封在第一模製層3110中。第二RDL 3124可形成在經囊封之記憶體條150及第一模製層3110上方。在一實施例中，用焊料凸塊105將記憶體條150覆晶接合至第二RDL 3124。第二模製層3120在第二RDL 3124及第一模製層3110上方，且邏輯晶片104可囊封在第二模製層3120中。複數個通孔3112可連接下RDL 3102及第二RDL 3124。另外，可形成通過第二模製層3120的第二複數個通孔3122。在所繪示之實施例中，複數個記憶體晶片102安裝在第二模製層3120之上。可透過記憶體條150及複數個通孔3122將複數個記憶體晶片102電耦接至邏輯晶片104。如本文所述，記憶體晶片102可係單一記憶體裝置、堆疊、或模組。
現在參照圖31A及圖31C，在一實施例中，系統包括囊封在第一模製層3210中的記憶體條150。邏輯晶片104及複數個記憶體晶片102都安裝在第二模製層之上。例如，可用記憶體條150及形成在第一模製層3210上的可選的RDL來連接邏輯晶片及複數個記憶體晶片。可選地，底部RDL亦可形成在第一模製層3120及經囊封之記憶體條150下方。可選地，可例如使用覆晶及焊料凸塊105將經囊封結構接合至基材120。如圖31C所示，在此一類組態中，邏輯晶片104及記憶體晶片102的高度不會相加，這可促進低z高度封裝組態。
根據實施例，可組合介接條1500（諸如通訊條160及記憶體條150）以形成擴充型記憶體系統，且使用先前描述及繪示的組態進行封裝。例如，再次參照圖13至圖14，在一實施例中，記憶體系統包括第一邏輯晶片104、第二邏輯晶片104、及耦接第一及第二邏輯晶片104的通訊條160。第一記憶體條150與第一邏輯晶片104耦接，且第二記憶體條150與第二邏輯晶片104耦接。第一群組側向分開之記憶體晶片102與第一記憶體條150耦接，且第二群組側向分開之記憶體晶片120與第二記憶體條150耦接。
亦可橋接記憶體條。例如，再次參照圖23，系統可另外包括第三記憶體條150及與第三記憶體條150耦接的第三群組側向分開之記憶體晶片102。此外，橋接器190將第二記憶體條150耦接至第三記憶體條150。在其他組態中，諸如圖28所繪示者，記憶體條150可包括與一或多個橋接器190耦接的多個擴充區段172。
根據實施例，第一及第二邏輯晶片104以及第一及第二群組側向分開之記憶體晶片102可安裝在基材120上。雖然本文中繪示為矩形，但應理解，基材可具有任何合適的形狀。如圖2至圖3所示，可用撓性電路112使基材120與板106耦接。如本文所述，通訊條160及記憶體條150可獨立地封裝或連同系統封裝。在具體實施例中，諸如圖29A至圖29B及圖30，第一及第二記憶體條150安裝在基材120上。在其他實施例中，諸如圖31B至圖31C中所繪示的2.5D-PoP結構，第一及第二記憶體條150囊封在第一模製層中，第一及第二邏輯晶片104安裝在第一模製層之上，且第一及第二群組側向分開之記憶體晶片102安裝在第一模製層3120之上，且第一及第二群組側向分開之記憶體晶片102安裝在第一模製層之上。
圖32A係根據一實施例之3D擴充型系統的示意俯視圖圖示。圖32B係沿著圖32A之線B-B截取的示意截面側視圖圖示。如圖所示，可藉由撓性連接件3214連接包括基底部分3210（例如基板(base board)）及一或多個側部分3212（例如側板）的半剛性撓性電路3200，該撓性連接件提供水平至垂直轉換。可使用合適的技術（諸如但不限於微凸塊）將基底部分3210安裝在基材120上。記憶體晶片102可安裝在側部分3212的一側或兩側（如所繪示）。此一類3D配置可顯著增加記憶體容量，其中一些相關的z高度加至系統。在其他實施例中，可搭配接腳連接、插槽等使用更剛性的3D結構，例如，類似於雙排記憶體模組(dual in line memory module, DIMM)。在一些實施例中，撓性連接件3214可進一步折疊，使得記憶體晶片（裝置）102現在是平行於基材120，且記憶體晶片（裝置）102現在堆疊在基底部分310上。此組態可有助於保持z高度在控制下，其增加記憶體容量。
在上文描述中，描述各種多晶片系統100組態，其中大基材120的有效CTE可匹配安裝在基材120上或組裝在該基材內的多個晶片、模組、條。這些組態可提供機械可靠性。另外，此類基材120可提供機械處理及熱解決方案附接的基礎。
在此類大系統中，冷卻可係重要因素。冷卻板、雙相（例如熱管）、液冷、環路熱管、及微通道係可行的選項。可考慮其他選項，可包括浸沒在液體（諸如礦物油、客製烴、或其他）中。進一步的液體可被急冷，因為記憶體功率可係高的，冷卻解決方案可經延伸以涵蓋此。
例示性基材120可係玻璃核心有機體，金屬穩定之核心（諸如銅因鋼銅或鉬（具有CTE匹配，及較高的楊氏模數）基材）或CTE匹配之玻璃或有機材料。此類大基材120可藉由插槽、軟焊料、撓性電路等與其他基材（諸如板106）機械地或弱耦接。此類CTE匹配之基材120亦可降低系統的厚度，使z高度保持小。另外，用較大基材120，視需要，可在其表面位置處策略性添加機械加強件122，以增強機械處理能力的剛度及減小的翹曲。加強件122可係具有適當CTE的金屬、封裝基材核心或其他高彈性模數材料。
在使用實施例的各種態樣的過程中，所屬技術領域中具有通常知識者將明白上述實施例的組合或變化對於形成一擴充型系統而言係可行的。雖然已經以結構特徵及/或方法動作之特定語言敘述實施例，應了解附加的申請專利範圍不必受限於所述的特定特徵或行為。替代地，所揭示之特定的特徵或動作應理解為可用於說明之申請專利範圍的實施例。
100‧‧‧多晶片系統 102‧‧‧記憶體晶片 103‧‧‧晶粒 104‧‧‧邏輯晶片 105‧‧‧焊料凸塊 106‧‧‧板 107‧‧‧晶圓上晶片(CoW)封裝 108‧‧‧組件 110‧‧‧組件 112‧‧‧撓性電路 113‧‧‧鬆散機械耦接件 120‧‧‧基材 121‧‧‧繞線 122‧‧‧加強件 123‧‧‧繞線 124‧‧‧通孔 125‧‧‧頂部繞線層/繞線層 127‧‧‧底部繞線層 129‧‧‧繞線 130‧‧‧晶片上繞線 132‧‧‧金屬密封環/密封環 136‧‧‧配線層 140‧‧‧橋接器 150‧‧‧記憶體條 160‧‧‧通訊條/介接條 162‧‧‧晶片對晶片連接件/連接件 164‧‧‧I/O連接件/連接件 166‧‧‧通孔/TSV 170‧‧‧頭部組件 172‧‧‧擴充區段/離散主動區段/主動區域 174‧‧‧絕緣材料/絕緣層 176‧‧‧離散主動組件/組件 180‧‧‧繞線層 190‧‧‧記憶體條橋接器/高密度橋接器/橋接器 200‧‧‧高密度橋接器 310‧‧‧基底部分 1500‧‧‧介接條 1502‧‧‧基材/矽基材 1504‧‧‧活性矽 1510‧‧‧繞線層 1602‧‧‧晶粒對晶粒輸入/輸出(I/O)區；I/O區 1604‧‧‧晶片上繞線隧道 1607‧‧‧高效能邏輯區 1610‧‧‧晶粒對晶粒繞線 1704‧‧‧繞線隧道 1802‧‧‧收發器 1804‧‧‧接收器 1812‧‧‧解串器 1814‧‧‧串化器 1820‧‧‧線道 1822‧‧‧主動裝置 1830‧‧‧底部填充材料 1832‧‧‧重分佈層(RDL) 1834‧‧‧RDL 1835‧‧‧2.5D封裝結構 1836‧‧‧導電柱 1838‧‧‧絕緣材料 1839‧‧‧繞線層 1840‧‧‧模製化合物 1850‧‧‧波導 1852‧‧‧電轉光轉換器組件 1854‧‧‧光轉電轉換器組件 2010‧‧‧邏輯 2400‧‧‧雜項組件 2830‧‧‧底部填充材料 2832‧‧‧重分佈層(RDL) 2834‧‧‧重分佈層(RDL) 2835‧‧‧2.5D封裝結構 2836‧‧‧導電柱 2838‧‧‧絕緣材料 2900‧‧‧橋接器 2910‧‧‧核心 3102‧‧‧下重分佈層(RDL) 3110‧‧‧第一模製層 3112‧‧‧通孔 3120‧‧‧第二模製層/第一模製層 3122‧‧‧通孔 3124‧‧‧第二RDL 3200‧‧‧半剛性撓性電路 3210‧‧‧第一模製層/基底部分 3212‧‧‧側部分 3214‧‧‧撓性連接件 MA‧‧‧下配線層 MB‧‧‧中間配線層 MC‧‧‧中間配線層 MD‧‧‧上配線層 Rx‧‧‧接收器 Tx‧‧‧傳輸器
［圖1］係圍繞系統單晶片配置的複數個記憶體晶片的示意俯視圖圖示。 ［圖2］係根據一實施例之具有擴充型邏輯之多晶片系統的示意俯視圖圖示。 ［圖3］包括根據一實施例之具有擴充型邏輯之多晶片系統的示意俯視及側視圖圖示。 ［圖4］係根據一實施例之具有晶片上之晶粒對晶粒繞線的擴充型邏輯晶粒的示意俯視圖圖示。 ［圖5］係根據一實施例之具有2.5D晶片對晶片繞線的擴充型邏輯的示意俯視圖圖示。 ［圖6］係根據一實施例之具有2.5D晶片對晶片繞線及橋接器的擴充型邏輯的示意俯視圖圖示。 ［圖7］係根據一實施例之具有晶片上晶粒對晶粒繞線及2.5D晶片對晶片繞線之混合的擴充型邏輯的示意俯視圖圖示。 ［圖8］係根據一實施例之以增加之周邊模組化擴充邏輯的示意俯視圖圖示。 ［圖9］係根據一實施例之擴充型邏輯連接性的示意俯視圖圖示。 ［圖10A］係根據一實施例之邏輯連接性高架的示意俯視圖圖示。 ［圖10B］係根據一實施例之擴充型邏輯連接性高架的示意俯視圖圖示。 ［圖11A］係根據一實施例之邏輯連接性高架的示意俯視圖圖示。 ［圖11B］係根據一實施例之具有通訊條的擴充型邏輯連接性高架的示意俯視圖圖示。 ［圖12A］係根據一實施例之具有通訊條之邏輯晶片的3D擴充的示意俯視圖圖示。 ［圖12B］係根據一實施例之具有通訊條之邏輯晶片的平面擴充的示意俯視圖圖示。 ［圖13］係根據一實施例之具有擴充型邏輯及記憶體且高容量之多晶片系統的示意俯視圖圖示。 ［圖14］係根據一實施例之具有擴充型邏輯及記憶體以及短邏輯連接性之多晶片系統的示意俯視圖圖示。 ［圖15］係根據一實施例之介接條金屬配線層的示意截面側視圖圖示。 ［圖16］係根據一實施例之具有晶粒對晶粒繞線的擴充型系統的示意俯視圖圖示。 ［圖17］係根據一實施例之介接條繞線的示意俯視圖圖示。 ［圖18A］係根據一實施例之介接條及繞線的示意截面側視及俯視圖圖示。 ［圖18B］係根據一實施例之BGA側安裝之介接條的示意截面側視圖圖示。 ［圖18C］係根據一實施例之光學通訊條的示意俯視圖圖示。 ［圖19］係根據一實施例之具有錘頭形狀之介接條的示意俯視圖圖示。 ［圖20］係根據一實施例之包括經重定位之晶粒邏輯之介接條的示意俯視圖圖示。 ［圖21］係根據一實施例之介接條主動區的示意俯視圖圖示。 ［圖22］係根據一實施例之具有多個離散主動組件之介接條的示意俯視圖及截面側視圖圖示。 ［圖23］係根據一實施例之包括記憶體條橋接器(memory bar bridge)之擴充型系統的示意俯視圖圖示。 ［圖24］係根據一實施例之包括一擴充區之擴充型系統的示意俯視圖圖示。 ［圖25至圖26］係根據一實施例之具有不同形狀因數之介接條的示意俯視圖圖示。 ［圖27］係根據一實施例之具有離散主動區域及頭部區域之介接條的示意俯視圖及截面側視圖圖示。 ［圖28］係根據一實施例之介接條封裝的示意俯視圖及截面側視圖圖示。 ［圖29A］係根據一實施例之具有連接邏輯晶片至記憶體條之橋接器的擴充型系統的示意俯視圖圖示。 ［圖29B］係根據一實施例之圖29A之擴充型系統的示意截面側視圖圖示。 ［圖30］係根據一實施例之具有連接邏輯晶片至記憶體條之板繞線的擴充型系統的示意俯視圖圖示。 ［圖31A］係根據一實施例之堆疊式封裝擴充型系統的示意俯視圖圖示。 ［圖31B至圖31C］係根據一實施例之各種堆疊式封裝擴充型系統的示意截面側視圖圖示。 ［圖32A］係根據一實施例之3D擴充型系統的示意俯視圖圖示。 ［圖32B］係沿著圖32A之線B-B截取的示意截面側視圖圖示。
102‧‧‧記憶體晶片
104‧‧‧邏輯晶片
150‧‧‧記憶體條
160‧‧‧通訊條/介接條

Claims (21)

  1. 一種多晶片系統，其包含：一第一晶片；一介接條(interfacing bar)，其與該第一晶片耦接；一第二晶片，其沿著該介接條之一縱向長度與該介接條耦接；及一第三晶片，其沿著該介接條之該縱向長度與該介接條耦接，其中該第二晶片沿著該介接條之該縱向長度比該第三晶片更遠離該第一晶片與該介接條耦接。
  2. 如請求項1之多晶片系統，該介接條包含一繞線層，該繞線層延伸該介接條之一縱向長度之一實質部分。
  3. 如請求項2之多晶片系統，其中：該介接條之該繞線層包含複數個金屬層，該複數個金屬層包括一下配線層及一上配線層，該上配線層之特徵在於比該下配線層寬的配線；且該第二晶片透過一第一導線而與該第一晶片電耦接，該第一導線延行在上配線層中之該縱向長度之一實質距離，且該第三晶片透過在該下配線層中的一第二導線而與該第一晶片電耦接，其中該第一導線寬於該第二導線。
  4. 如請求項2之多晶片系統，其中該介接條包含一離散頭部組件及一或多個離散主動組件，其中該離散頭部組件及該一或多個離散主動組件與該繞線層電耦接。
  5. 如請求項4之多晶片系統，其中該離散頭部組件及該一或多個離散主動組件係在一絕緣層中。
  6. 如請求項2之多晶片系統，其進一步包含：一第二介接條；複數個額外晶片，其等與該第二介接條耦接；及一橋接器，其耦接該介接條至該第二介接條。
  7. 如請求項2之多晶片系統，其中該介接條包含一頭部區段及一擴充區段，該擴充區段沿著該介接條之該縱向長度延伸，其中該頭部區段寬於該擴充區段。
  8. 如請求項1之多晶片系統，其中該介接條包含一解串器、一串化器、及在該解串器與該串化器之間的複數個轉發器。
  9. 如請求項1之多晶片系統，其中該介接條係一光學互連條。
  10. 如請求項9之多晶片系統，其中該光學互連條包括一電轉光轉換器組件及一光轉電轉換器組件。
  11. 如請求項1之多晶片系統，其進一步包含：一基材，其包括一繞線層，及在該繞線層內的一高密度橋接器；其中該第一晶片安裝在該繞線層上，該介接條安裝在該繞線層上，且該第一晶片及該介接條係與該繞線層內之該高密度橋接器電耦接。
  12. 如請求項11之多晶片系統，其中該高密度橋接器包括一主動裝置。
  13. 如請求項11之多晶片系統，其中額外複數個晶片安裝在該繞線層上，且利用該繞線層中的繞線而與該介接條電耦接。
  14. 如請求項11之多晶片系統，其中該基材之特徵在於一複合熱膨脹係數(coefficient of thermal expansion,CTE)，該複合CTE與包括該第一晶片、該介接條、及該第二晶片的一複合拓樸之一有效CTE匹配達+/-4ppm/C內。
  15. 如請求項14之多晶片系統，其中該基材係利用一撓性電路而與一板耦接。
  16. 如請求項1之多晶片系統，其進一步包含：一基材，該基材包括一繞線層；其中該第一晶片安裝在該繞線層上，該介接條安裝在該繞線層上，且該第一晶片與該介接條藉由該繞線層而電耦接。
  17. 如請求項16之多晶片系統，其中該第二晶片、該第三晶片及額外複數個晶片安裝在該繞線層上，且藉由該繞線層而與該介接條電耦接。
  18. 如請求項17之多晶片系統，其中該基材之特徵在於一複合熱膨脹係數(CTE)，該複合CTE與包括該第一晶片、該介接條、及該第二晶片的該基材上的一複合拓樸之一有效CTE匹配達+/-4ppm/C內。
  19. 如請求項18之多晶片系統，其中該基材係利用一撓性電路而與一板耦接。
  20. 如請求項1之多晶片系統，其進一步包含：一下重分布層(redistribution layer,RDL)；一第一模製層，其在該下RDL上，其中該介接條囊封在該第一模製層中；一第二模製層，其在該第一模製層上，其中該第一晶片囊封在該第二模製層中；且其中該第二晶片、該第三晶片及額外複數個晶片安裝在該第二模製層之頂部上。
  21. 如請求項1之多晶片系統，其進一步包含一第一模製層，其中該介接條囊封在該第一模製層中，該第一晶片安裝在該第一模製層之頂部上，且該晶片及額外複數個晶片安裝在該第二模製層之頂部上。
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