CN111971787B - 用于实现可扩展系统的系统和方法 - Google Patents

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Abstract

本发明描述了用于模块化扩展的多芯片系统(100)和结构。在一些实施方案中，使用接合条(150)来耦接相邻芯片(102，104)。例如，可使用连通条(150)来耦接逻辑芯片(104)，并且可使用存储器条(150)来将多个存储器芯片(102)耦接到逻辑芯片(104)。

Description

用于实现可扩展系统的系统和方法
相关专利申请
本专利申请要求于2018年4月12日提交的美国临时申请62/656,584的优先权，该申请以引用方式并入本文。
技术领域
本文所述的实施方案涉及可扩展系统，并且更具体地涉及可扩展逻辑部件和模块化存储器。
背景技术
可扩展系统需要逻辑部件和存储器两者，该逻辑部件和存储器能够以实用且高性价比的方法来增加。此外，它们应合理地允许逻辑部件和存储器独立地扩展，以允许根据系统要求进行计算、存储器带宽和存储容量调整。动态随机存取存储器(DRAM)长期以来一直是计算机和电子工业的产品。随着从台式计算机、移动电子设备、数据中心和联网平台开始的大量终端市场应用的出现，竞争性存储器平台已根据诸如带宽、容量、功率、延迟和占用面积等特定要求迅速发展。然而，增大一个参数通常通过权衡其他参数来满足。例如，增大DRAM带宽通常伴随着其他参数的损失。
长期以来，低功率双倍数据速率(LPDDR)标准已在各种市场(包括移动电子器件)中被采用以满足性能和容量要求。LPDDR平台和下一代(LPDDR-x)通常包括围绕片上系统(SOC)的存储器芯片或封装的布置，该片上系统可包括中央处理单元(CPU)和/或图形处理单元(GPU)。为了满足对增加带宽的需求，已提出各种3D解决方案，包括堆叠式DRAM管芯，诸如高带宽存储器(HBM)和混合存储器立方体(HMC)。
附图说明
图1为布置在片上系统周围的多个存储器芯片的示意性顶视图图示。
图2为根据一个实施方案的具有扩展式逻辑部件的多芯片系统的示意性顶视图图示。
图3为根据一个实施方案的具有扩展式逻辑部件的多芯片系统的示意性顶视图和侧视图图示。
图4为根据一个实施方案的具有片上管芯间布线的扩展式逻辑管芯的示意性顶视图图示。
图5为根据一个实施方案的具有2.5D芯片间布线的扩展式逻辑部件的示意性顶视图图示。
图6为根据一个实施方案的具有2.5D芯片间布线和桥接件的扩展式逻辑部件的示意性顶视图图示。
图7为根据一个实施方案的具有片上管芯间布线和2.5D芯片间布线的混合的扩展式逻辑部件的示意性顶视图图示。
图8为根据一个实施方案的外围被增加的逻辑部件的模块化扩展的示意性顶视图图示。
图9为根据一个实施方案的扩展式逻辑部件连接的示意性顶视图图示。
图10A是根据一个实施方案的逻辑部件连接开销的示意性顶视图图示。
图10B是根据一个实施方案的扩展式逻辑部件连接开销的示意性顶视图图示。
图11A是根据一个实施方案的逻辑部件连接开销的示意性顶视图图示。
图11B是根据一个实施方案的具有连通条的扩展式逻辑部件连接开销的示意性顶视图图示。
图12A是根据一个实施方案的具有连通条的逻辑芯片的3D扩展的示意性顶视图图示。
图12B是根据一个实施方案的具有连通条的逻辑芯片的平面扩展的示意性顶视图图示。
图13是根据一个实施方案的具有扩展式逻辑部件、存储器和高容量的多芯片系统的示意性顶视图图示。
图14是根据一个实施方案的具有扩展式逻辑部件、存储器和短逻辑连接的多芯片系统的示意性顶视图图示。
图15是根据一个实施方案的接合条金属接线层的示意性横截面侧视图图示。
图16是根据一个实施方案的具有管芯间布线的扩展式系统的示意性顶视图图示。
图17是根据一个实施方案的接合条布线的示意性顶视图图示。
图18A是根据一个实施方案的接合条和布线的示意性截面侧视图和顶视图图示。
图18B是根据一个实施方案的BGA侧安装的接合条的示意性横截面侧视图图示。
图18C是根据一个实施方案的光学连通条的示意性顶视图图示。
图19是根据一个实施方案的具有锤头形状的接合条的示意性顶视图图示。
图20是根据一个实施方案的包括重定位管芯逻辑部件的接合条的示意性顶视图图示。
图21是根据一个实施方案的接口条有源区域的示意性顶视图图示。
图22是根据一个实施方案的具有多个分立有源部件的接合条的示意性顶视图和横截面侧视图图示。
图23是根据一个实施方案的包括存储器条桥接件的扩展式系统的示意性顶视图图示。
图24是根据一个实施方案的包括延伸区域的扩展式系统的示意性顶视图图示。
图25至图26是根据实施方案的具有不同形状因数的接合条的示意性顶视图图示。
图27是根据一个实施方案的具有离散有源区域和头部区域的接合条的示意性顶视图和横截面侧视图图示。
图28是根据一个实施方案的接合条封装件的示意性顶视图和横截面侧视图图示。
图29A为根据一个实施方案的具有将逻辑芯片连接到存储器条的桥接件的扩展式系统的示意性顶视图图示。
图29B为根据一个实施方案的图29A的扩展式系统的示意性横截面侧视图图示。
图30是根据一个实施方案的具有将逻辑芯片连接到存储器条的板布线的扩展式系统的示意性顶视图图示。
图31A是根据一个实施方案的堆叠封装扩展式系统的示意性顶视图图示。
图31B-31C是根据一个实施方案的各种堆叠封装扩展式系统的示意性横截面侧视图图示。
图32A是根据一个实施方案的3D扩展式系统的示意性顶视图图示。
图32B是根据一个实施方案的沿图32A的线B-B截取的示意性横截面侧视图图示。
具体实施方式
实施方案描述了用于模块化扩展的多芯片系统和结构。在一些实施方案中，使用接合条来耦接相邻芯片。在一个方面，接合条可增加总容量和用于芯片间连接的可用外围。在另一方面，接合条可用于增加芯片间通信的带宽，并减少延迟。
在一个具体实施中，接合条可用作逻辑芯片之间的连通条。在此类具体实施中，接合条可面向通信，满足带宽、功率、延迟和成本目标。逻辑芯片诸如片上系统(SOC)可包括中央处理单元(CPU)或图形处理单元(GPU)。此外，逻辑芯片外围可被格式化以实现存储器集成和到其他设备的其他输入/输出(I/O)。接合条可支持金属叠层和与通信功能兼容的逻辑部件(例如，晶体管类型)。接合条可以多种构型封装，包括晶圆上芯片(CoW)和2.5D封装技术。例如，CoW也可以是2.5D或3D布置。此处，各个芯片键合在一起(芯片到芯片)，或键合到中介层(芯片-中介层-芯片)。接合技术可以是微凸块(密集I/O)、或ACF、或支持非常密集IO的混合键合(金属-金属)、或甚至光学接合。代替单独的芯片，晶圆到晶圆(W2W)键合也是可能的，并且可根据应用使用。例如，CoW可能涉及支撑晶圆或面板的分割面积大于支撑晶圆上安装的芯片，而W2W可能涉及相等的分割晶圆或面板的面积。2.5D封装可在两个芯片之间使用较小的密集互连连接。用于2.5D封装的小芯片可为较短长度的无源桥接件或被布置为接合条的较长长度。这些接合条提供平衡带宽、功率、复杂性、热量和功率传送以及其他架构要求的选项。此外，接合条可为活性硅(或其它器件技术如GaAs)。接合条也可封装在模塑料中，并且任选地包括通过桥接件连接的多个部件。因此，用于2.5D封装的接合条也可使用2.5D封装单独形成并封装。较大的接合条还可能对装配到基板方面有特殊要求，以管理机械应力和其它装配问题。芯片和接合条之间的连接可使用焊料(微凸块)或ACF和混合键合(金属到金属)。在一些示例性具体实施中，CoW集成可用于使用微凸块或甚至更密集混合键合的具有密集I/O的性能逻辑部件。在一些具体实施中，CoW集成可包括硅小芯片与中介层的混合键合。在一些实施方案中，CoW集成可包括以类似芯片的方式与后道工序(BEOL)互连装置连接的硅小芯片。例如，硅小芯片可具有部分BEOL堆积结构和互连装置，其中后续的第二级BEOL堆积结构以类似芯片的方式连接硅小芯片。硅小芯片可嵌入无机间隙填充(例如，氧化物)材料中，在该无机间隙填充材料上形成第二级BEOL堆积结构。在一些实施方案中，2.5D封装可用于具有适度带宽和延迟要求的芯片组照明功能。
在一个具体实施中，接合条可用作存储器条以将一组存储器芯片耦接到逻辑芯片。该组存储器芯片可以是横向分开的。另外，横向分开的存储器芯片可各自被封装，或者作为具有多个管芯的管芯堆叠或者模块的一部分。因此，根据实施方案的横向分开的芯片可以是横向分开的封装件、管芯堆叠或模块的一部分。在一个方面，接合条可使得逻辑芯片能够与包括LPDDR-x、DDR、HMB等各种类型的DRAM芯片通信。根据实施方案，存储器芯片不限于DRAM、或LPDDR-x、DDR、HBM等的变型形式。同样，逻辑芯片可包括多种功能，诸如但不限于SOC、CPU、GPU、高速缓存、信号处理器、胶合逻辑部件等，并且可基于硅或其他技术(例如，GaAs)。接合条可包括与存储器类型兼容的本地控制器，以及与存储器兼容的物理接口(PHY)(例如，PHY模拟和PHY数字控制器)。在一些具体实施中，存储器条以诸如2.5D封装、多芯片模块(MCM)和MCM加桥接件的构型进行封装。另外，存储器条可被封装成多种形状以用于布线，诸如L形。
根据实施方案，示出了用于逻辑部件和/或存储器的模块化扩展的构型。在一个方面，可使用片上资源进行逻辑部件扩展。例如，片上布线可以用于连接同一硅层上的多个管芯。此类可用的片上资源可便于高密度、低功率扩展，并且还可利用CoW技术。
在另一方面，可使用接合条进行逻辑部件到逻辑部件的管芯扩展。此类接合条或连通条可包括活性硅，增加用于逻辑连接的面积，并且提供扩展灵活性(例如，SOC+CPU+GPU+其他)。可包括各种成本控制具体实施。例如，可将逻辑部件从逻辑芯片移动到连通条以降低逻辑芯片的成本。连通条还可提供电压移位能力。另外，连通条可包括离散的延伸区段区域、锥形结构或锤头状结构，以随着每个晶圆实现更多的管芯来降低硅成本。
在另一方面，接合条可用于增加逻辑芯片外围以用于存储器扩展。此类接合条或存储器条可便于扩展到大的存储容量。另外，存储条链可用于进一步增加容量。根据实施方案，金属层优先化和合并可用于延迟管理，特别是用于距离逻辑芯片较远定位的存储器芯片。类似于连通条，可包括各种成本控制措施。值得注意的是，存储器条可与包括LPDDR-x、DDR、HBM等的多种存储器类型兼容。在一些实施方案中，存储器条可包含物理接口(PHY)和存储器(例如DRAM)控制器。存储器条还可提供电压移位能力。
在各种实施方案中，参照附图来进行描述。然而，某些实施方案可在不存在这些具体细节中的一个或多个具体细节或者不与其他已知的方法和构型相结合的情况下被实施。在以下的描述中，示出许多具体细节诸如特定构型、尺寸和工艺等，以提供对实施方案的透彻理解。在其他情况下，未对熟知的部件、半导体工艺和制造技术进行特别详细地描述，以免不必要地模糊实施方案。整个说明书中所提到的“一个实施方案”是指结合实施方案所描述的特定特征、结构、构型或特性被包括在至少一个实施方案中。因此，整个说明书中多处出现短语“在一个实施方案中”不一定是指相同的实施方案。此外，特定特征、结构、构型或特性可以任何适当的方式组合在一个或多个实施方案中。
本文所使用的术语“在...之上”、“在...上方”、“至”、“在...之间”和“在...上”可指一层相对于其他层的相对位置。一层在另一层“之上”、“上方”或“上”或者键合“至”另一层或者与另一层“接触”可为直接与其他层接触或可具有一个或多个居间层。一层在多层“之间”可为直接与该多层接触或可具有一个或多个居间层。
图1是布置在常规存储器系统中的板106(例如，印刷电路板(PCB)或多芯片模块(MCM))上的逻辑芯片104(例如，SOC)周围的多个存储器芯片102(例如，DRAM)的示意性顶视图图示。已观察到，此类系统可能遭受与存储器芯片102的有限逻辑芯片104接合区域(例如，SOC的外围长度)。该有限区域/周边可约束扩展系统的存储容量的能力。另外已观察到，由于热膨胀系数(CTE)失配，逻辑芯片104和/或存储器芯片102直接芯片附接到板106可能是有问题的，这可能导致较粗间距I/O和较低的引脚数。
图2为根据一个实施方案的具有扩展式逻辑部件的多芯片系统100的示意性顶视图图示。此类构型可以利用CTE匹配简化更常规存储器系统的互连分级结构，并且没有将较大硅(或中介层)机械钉扎到高度失配的基板(例如，板106)。此外，该系统可增大逻辑芯片外围以及与SOC的存储器芯片接合部。在所示实施方案中，一个或多个逻辑芯片104(例如，SOC)和存储器芯片102可安装在CTE匹配基板120上，诸如玻璃、硅、中介层、匹配的金属稳定基板、MCM基板等。这种CTE匹配可允许存储器芯片102和/或逻辑芯片104的更细间距的凸块或各向异性导电膜(ACF)附接，以及允许更大的硅芯片集成。与硅的紧密CTE匹配可例如利用玻璃、硅或具有较大无机(例如，玻璃)含量的有机物获得。如本文所用，术语“CTE匹配”意指具有不同组分的“复合材料”或“复合拓扑结构”的“有效CTE”与另一单一材料的CTE或另一复合材料的有效CTE匹配。在复合材料内部，其组分中的每一种具有其自身的CTE和弹性模量。所谓的“复合材料”的一个非限制性示例可以是具有多个材料层的MCM基板。“复合材料”的另一个示例可以是作为硅、模塑料的存储器(例如，DRAM)芯片或封装件，和存储器封装基板。在此类示例中，MCM基板的“有效CTE”可被设计成匹配存储器芯片或封装件的有效CTE，以使总体MCM翘曲最小化。存储器芯片或封装件也可被视为基板上的“复合拓扑结构”。在较大的系统示例中，(例如，MCM)基板顶部上的所有部件可被视为一种“复合拓扑结构”。可计算该复合拓扑结构的有效CTE，并且MCM基板被设计成具有与复合拓扑结构的有效CTE匹配的有效CTE。
根据实施方案，基板的特征可在于复合热膨胀系数(CTE)，其在基板上的复合拓扑结构的有效CTE的+/-4ppm/C内，或甚至更具体地在+/-2ppm/C内匹配。有效CTE和CTE匹配取决于温度。例如，硅在20℃下具有大约2.6ppm/C的CTE，并且在250℃下具有大约3.6ppm/C的CTE。
对于以硅为主的复合拓扑结构来说，CTE匹配的示例是使封装基板(例如，MCM基板)的有效CTE接近3ppm/C。在这种情况下，玻璃芯以及其他高模量和低CTE芯均为MCM或封装基板的合适选项。对于具有硅SOC和多存储器(例如DRAM)封装件两者的MCM复合拓扑结构，MCM基板顶部上的复合拓扑结构的总体有效CTE可使用有限元方法(FEM)模拟来计算。在20℃至150℃的温度范围内，复合拓扑结构的有效CTE的典型值可以在3ppm/℃至10ppm/℃的范围内。在较高温度下，诸如接近250℃的焊料回流温度下，包括模塑料的复合拓扑结构的有效CTE可能由于模塑料的CTE增加超过其玻璃化转变温度(Tg)而具有甚至更高的有效CTE，该玻璃化转变温度通常可为约125℃。例如，在超过模塑料Tg的温度(例如，150℃至250℃)下，DRAM封装件的有效CTE可在8ppm/C至18ppm/C的范围内，这取决于模塑料材料特性及其与DRAM管芯的相对体积。通过适当地选取MCM基板的材料特性以及DRAM封装件的适当材料特性和几何参数(诸如DRAM管芯厚度)，可使MCM基板的有效CTE与DRAM封装件匹配。
附加部件108诸如磁盘，以及部件110诸如局域网(LAN)、无线、光学器件等的连接也可安装在基板120上。在一个实施方案中，基板120使用柔性电路112与板106柔性连接，而不是刚性连接。图2的系统100可另外提供高带宽和高性价比的存储器扩展。例如，可通过使用片上资源、CoW技术或连通条连接较小逻辑芯片104(例如，SOC)来获得长外围SOC。另外，可以使用存储器条在高带宽以及延迟和功率损失减少的情况下，扩展存储器芯片102到逻辑芯片104的连接。
在另一个实施方案中，多芯片系统100包括穿过MCM(包括基板120和安装在其上的硅芯片)到板106(例如，PCB、其他MCM、模块等)的布线以及附接。该附接可以是允许装配并且同时不对顶部上的硅芯片施加应力的合适结构。可允许基板120安装在PCB上的此类系统可采用具有引脚、软焊料等的插口来管理机械应力。
图3为根据一个实施方案的具有扩展式逻辑部件的多芯片系统的示意性顶视图和侧视图图示。类似于图2所示的实施方案，系统100可包括单个大逻辑芯片104或多个逻辑芯片104。增大的周边可便于更大数量的存储器芯片102的定位。另外，由于周边增大，可以减小到每个存储器芯片102的布线长度，这可以进一步提高I/O速度。为了增加强度，并且为了控制任何CTE失配，可以在基板120上或基板120中放置加强件122(例如，环)。如横截面侧视图图示所示，基板120可包括通往背面的多个通孔124(或互连装置)。存储器芯片102(或封装件或管芯叠堆)和逻辑芯片104可安装有焊料凸块105(包括微凸块)，从而由于CTE匹配而允许超大规模集成(VLSI)和细间距I/O。如图所示，用柔性电路112附接到板106允许使用合适的松散机械耦接113诸如粘合剂膜(或压敏粘合剂)将基板120固定到板106。
现在参见附图4至图7，其提供了根据实施方案的各种扩展式逻辑部件的示意性顶视图和对应的横截面侧视图图示。图4为根据一个实施方案的具有片上管芯间布线的扩展式逻辑管芯的示意性顶视图图示。如图所示，逻辑芯片104包括两个管芯103，这两个管芯103可使用片上布线130(诸如利用共同的后道工序(BEOL)加工以形成具有M0-Mn金属层的堆积结构)布线在一起。在一个实施方案中，每个管芯103可具有其自身的金属密封环132，其中片上布线130延伸穿过密封环132。在图4所示的实施方案中，两个管芯103共享相同的硅层，并且与片上堆积结构(片上布线130)互连。此外，可提供将两个管芯103分别切开，或使其保留在一起。
图5为根据一个实施方案的具有2.5D芯片间布线的扩展式逻辑部件的示意性顶视图和对应横截面侧视图图示。如图所示，逻辑芯片104在晶圆上芯片(CoW)封装件107中连接在一起。在一些实施方案中，逻辑芯片可嵌入模塑料(被示出为阴影材料)中。在其他实施方案中，逻辑芯片104嵌入无机间隙填充材料(例如，被示出为阴影材料的氧化物)中。逻辑芯片104可用微凸块、混合键合键合到接线层136，或者接线层136可以是在逻辑芯片104(例如，小芯片)上形成的第二级BEOL堆积结构。逻辑芯片104可来自不同的晶圆(相同或不同的技术)。在这种构型中，接线层136可用于连接两个分立的逻辑芯片104。在一个实施方案中，接线层136是中介层或第二级BEOL堆积结构。在此类实施方案中，可利用多个微凸块或混合键合将两个分立的逻辑芯片104安装在接线层136(中介层)上。例如，接线层136可以是用于与逻辑芯片104连接的硅基板中介层(具有用于背面连接的通孔)。
图6为根据一个实施方案的具有2.5D芯片间布线和桥接件的扩展式逻辑部件的示意性顶视图和对应横截面侧视图图示。图6基本上类似于图5所示，其中在接线层136(中介层)内添加了桥接件140。例如，桥接件140可以是具有布线层的硅条。在一个实施方案中，不同于由硅中介层形成接线层136，接线层可包括具有介电通孔的介电材料和嵌入式桥接件140。在一个实施方案中，桥接件140可包括活性硅，类似于连通条。在一个实施方案中，桥接件140是无源的。
图7为根据一个实施方案的具有片上管芯间布线和2.5D芯片间布线的混合的扩展式逻辑部件的示意性顶视图和对应横截面侧视图图示。图7基本上类似于图5所示，其中添加了与接线层136结合的一些片上布线130。
现在参见图8，其提供了根据一个实施方案的用于外围被增加的逻辑部件的模块化扩展的各种构型的示意性顶视图图示。如图所示，各种逻辑芯片104(或管芯103)可使用但不限于参考图4至图7所示和所述的示例性构型中的任一者扩展成具有管芯到管芯或芯片到芯片的互连装置(通常以粗椭圆线示出)，包括无源和有源连通条。还可使用其他片上网络(NOC)拓扑结构。如图所示，当附加的芯片/管芯被连接时，可用外围增加。在其他实施方案中，逻辑芯片104与接合条或连通条160连接，如本文进一步详细描述。图8中还示出了包括可从逻辑芯片104延伸的附加接合条或存储器条150。如本文进一步详细所述，存储器条150可用于将逻辑芯片耦接至附加的存储器芯片102，从而进一步增加到逻辑芯片104的外围的连接密度。
图9为根据一个实施方案的扩展式逻辑部件连接的示意性顶视图图示。所提供的示例性图示具有四个逻辑芯片104，但这旨在为示例性的，并且实施方案不限于此。如图所示，每个逻辑芯片104可被连接。另外，逻辑芯片可具有与外部部件的连接。
图10A是根据一个实施方案的逻辑部件连接开销的示意性顶视图图示。图10B是根据一个实施方案的扩展式逻辑部件连接开销的示意性顶视图图示。如图所示，每个逻辑芯片104可包括为逻辑芯片间连接件162以及为外部I/O连接件164预留的区域。另选地，连接件162和164可为通用端口。一般来讲，对于高性能而言，高带宽互连装置可使用串行器/解串器(SerDes)技术，并且这些端口的面积和功率损耗可能很显著。在多芯片模块(MCM)或PCB中包括布线的情况下，所提交的片上面积可能大于逻辑芯片104上有效使用的面积。图11A至图11B示出了根据一个实施方案的另选的逻辑部件连接开销，其中扩展式逻辑部件连接开销具有一个或多个连通条160。如图所示，逻辑芯片104中的每一者可被制造成具有类似的内置连接件162、164。在例示的实施方案中，为连接件162、164预留的总面积可显著减小，因此在逻辑芯片104中需要更少的开销。另外，带宽和功率更可扩展。一个或多个连通条160可用于连接多个逻辑芯片。
现在参见图12A至图12B，图12A为根据一个实施方案的具有连通条160的逻辑芯片的3D扩展的示意性顶视图，并且图12B为根据一个实施方案的具有连通条160的逻辑芯片的平面扩展的示意性顶视图。如图所示，连通条160可用于向逻辑芯片104的包括CPU、GPU、高速缓存、信号处理器、胶合逻辑部件等以及SOC的多种组合提供模块化。在图12A所示的实施方案中，连通条160可放置在逻辑芯片104上方/下方。在图12B所示的实施方案中，连通条160可邻近逻辑芯片104横向地放置。
根据实施方案的连通条160可用于在两个或更多个芯片之间提供高带宽、低功率、可扩展的连接性。使用连通条允许I/O端子在逻辑管芯上灵活定位，而不必在管芯/芯片边缘处。此外，起点和终点位置存在灵活性。在一些实施方案中，连通条160可包括活性硅块，并且可为逻辑芯片104提供灵活性和设计便利性。
现在参见图13至图14，其提供了根据实施方案的具有扩展式逻辑部件和存储器的多芯片系统的示意性顶视图图示。如每个附图所示，逻辑芯片104任选地例如使用图4至图7的任一布置进行电连接。另外，逻辑芯片104可与连通条160电连接。逻辑芯片/管芯也可使用图4至图7的组合与连通条160连接。完成“X”连接的其他连通条可利用它们之间的交叉开关或跳线来实现。另外，成组的存储器芯片102利用存储器条150与逻辑芯片104耦接，该存储器条可任选地串联放置以增加存储器密度。因此，根据实施方案，可以定制连接性组织，甚至带宽和延迟。此外，逻辑芯片104不需要预先提交以提供最大带宽和布线资源。具体地讲，图13中的布置可为高存储容量，其缺点在于逻辑芯片104之间的延迟相对较多，而具体地讲，图14中的布置可用于短逻辑部件连接、较少延迟，以及相对较小的存储容量。再次参见图13，还示出了可为柔性的长接合条。例如，此类长接合条可以是用于逻辑部件间连接的连通条160，或用于存储器连接的存储器条150。如参照图18C进一步详细描述的，此类长接合条可以是光学互连件。
图15是根据一个实施方案的接合条金属接线层的示意性横截面侧视图图示。如上所述，连通条160和存储器条150两者均可更一般地表征为接合条1500。在所示实施方案中，接合条1500包括基板1502和布线层1510。基板1502可由半导体材料诸如硅形成，以支持器件的前端半导体制造。因此，硅基板1502可包括活性硅1504(或其他材料)以包括诸如逻辑部件、中继器、触发器、高速缓存、存储器压缩器和解压器、控制器、本地处理元件等特征部。如果合适的话，其他非硅技术诸如但不限于GaAs，乃至光学互连技术(其中许多技术由硅支撑)也可用于基板1502。布线层1510可以包括一个或多个金属层和介电层。布线层1510可以使用薄膜技术或传统的BEOL加工技术(诸如金属嵌镶)等形成。布线层1510可包括诸如下接线层MA、中间接线层MB、MC和上接线层MD等接线层。如图所示，接线层可任选地具有不同的厚度，其中MD是最厚的，并且MA是最薄的。在一些实施方案中，服务质量可用于基于诸如延迟、功率等要求来组织金属使用。在一个实施方案中，具有低延迟要求的高优先级通信可在较高(较厚)层上，而具有更大延迟范围的批量通信可在较低(较薄)层中。在一个实施方案中，可以用较高(较厚)层形成与位于更远离接合条1500或沿接合条1500的纵向长度更远处的芯片的更长连接，而可以用较低层形成接合条1500内的较短连接。在一些实施方案中，接合条1500(例如，连通条160或存储器条150)包括延伸穿过基板1502的通孔(例如，硅通孔)。例如，该通孔可以类似于图18A所示的那些通孔166。
再次参见图13至图14，在一个实施方案中，多芯片系统包括第一芯片(例如，逻辑芯片104)、与第一芯片耦接的接合条1500(例如，存储器条150)，以及与该接合条耦接的第二芯片(例如，存储器芯片102)。接合条包括布线层1510，该布线层任选地延伸接合条1500的纵向长度的相当大部分。重新参考图11B，具体地讲，在其他实施方案中，布线层1510可能未必延伸接合条1500的纵向长度的相当大部分。因此，此类构型取决于具体实施。仍然参见图13至图15，布线层1510包括多个金属层，这些金属层包括下接线层(例如，MA)和上接线层(例如，MD，或MA以上的任何接线层)，该上接线层的特征在于比下接线层宽的接线。在一个实施方案中，第二芯片(例如，存储器芯片102)通过第一导线与第一芯片(例如，同一存储器芯片102)电耦接，该第一导线在上接线MD中沿纵向长度延伸相当大距离。第三芯片(例如，另一个存储器芯片102)可通过下接线层MA中的第二导线与第一芯片(104)电耦接，其中第一导线比第二导线宽，并且第二芯片(102)比第三芯片(102)更远离第一芯片(104)定位。因此，第二芯片可以是比第一存储器芯片102更远离逻辑芯片104定位的第二存储器芯片102，两者通过同一存储器条150连接到逻辑芯片104。
根据实施方案，接合条1500不仅用于布线，而且还可包括活性硅。图16是根据一个实施方案的具有管芯间布线的扩展式系统的示意性顶视图图示。所示的具体实施方案类似于图5或图7中提供的具体实施方案，其中多个逻辑芯片104与接线层136(或中介层)连接在一起。每个逻辑芯片104还可包括管芯到管芯输入/输出(I/O)区域1602和片上布线隧道1604。实际的管芯到管芯布线1610位于接线层136(中介层)上。因此，每个逻辑芯片104包括用于片上布线隧道1604的管芯区域，该片上布线隧道可包括诸如导线、中继器、触发器等的资源。每个逻辑芯片104(或管芯)可另外包括可位于相邻逻辑芯片104附近的高性能逻辑区域1607。高性能逻辑区域1607也可被划分出来。
图17是根据一个实施方案的接合条布线的示意性顶视图图示。如图所示，接合条可以是耦接多个逻辑芯片104的连通条160。逻辑芯片104与图16所示那些的不同之处在于先前为片上布线隧道1604预留的区域可作为布线隧道1704被重新定位到连通条160。这为设计高性能逻辑区域1607提供了更大的灵活性。另外，将管芯到管芯布线1610移动到连通条160。因此，接线层136(中介层)可任选地被省略，或补充以连通条160。在一个实施方案中，连通条160位于接线层136中，类似于图6所示。此外，I/O区域1602的位置是灵活的，并且I/O区域1602并非必须位于管芯边缘处。连通条160可任选地包括用于I/O和电源/接地连接的通孔(参见图18A)。
图18A是根据一个实施方案的接合条和布线的示意性截面侧视图和顶视图图示。在所示的具体实施方案中，接合条可以是耦接多个逻辑芯片104的连通条160。如图所示，逻辑芯片104和连通条160可通过多个焊料凸块105(包括微凸块)连接。连通条160可包括有源器件，诸如解串器1812、串行器1814以及在解串器1812与串行器1814之间延伸的多个通道1820。通道1820可耦接到有源器件1822，诸如中继器、触发器等。对应的逻辑芯片104可另外包含收发器1802和接收器1804。在一个实施方案中，接合条或连通条160包括解串器1812、串行器1814以及位于解串器和串行器之间的多个中继器(例如，有源器件1822)。在合适的情况下，连通条160还可支持其他信令方案，诸如脉冲幅度调制(PAM)、同时双向(SBD)、低摆幅差分等。在合适的情况下，连通条160可支持其他非硅技术，诸如但不限于GaAs。根据实施方案，连通条160可根据需要提供电平转换能力。另外，对于更长的互连装置，可将光学互连装置用作连通条160。图18C是根据一个实施方案的光学连通条的示意性顶视图图示。例如，连通条160可以是包括一个或多个波导1850的光学互连装置，该光学互连装置与第一逻辑芯片/管芯104/103中的发射器/接收器和第二逻辑芯片中的发射器/接收器接合。光发射器可位于电光转换器部件1852中。光发射器可以是诸如激光器、发光二极管或其他光源、调制器等的合适类型。光接收器可位于光电转换器部件1854中。还可基于来自多种光电检测器(雪崩光电二极管、p-i-n光电二极管等)和转换电子器件的光学链路要求来选择光接收器。此类光学连通条可以是光学专用的，或者可与电信令混合。例如，根据要求，较短距离可使用电信令，而较长距离经由光信令。另外，波导可以是柔性的，从而允许机械释放(来自机械应力)或系统集成(非平面选择)，并且直到更长距离的选择。此类光学连通条可具有允许机械扭转的非刚性波导1850(例如，光纤状)。这种柔韧性可允许转动、折叠等，从而允许更多的系统选择。
再次参见图18A，根据实施方案，可利用解串器1812、串行器1814结构来实现更高的原始数据速率。根据实施方案，可通过在解串器1812、串行器1814之间提供供选择的备用通道1820来进一步提高效率。在一条通道发生故障的情况下，备用通道可被接通。例如，故障可以是硬故障诸如导线断裂或短路，或者软故障诸如边缘导线，该导线与同一链路中的其他导线相比，导致所有通道的电压升高。备用通道可被切换进来，并且可导致较低的电压，并从而在电压可降低时恢复功率。
现在具体参见图18A的横截面侧视图，其提供了其中连通条160连接两个逻辑芯片104的2.5D封装具体实施。如图所示，连通条160被封装在绝缘材料1838(例如，模塑料)中并且通过重新分布层(RDL)1832布线。在所示的具体实施方案中，逻辑芯片104被封装在模塑料1840中，其中重新分布层(RDL)1832位于逻辑芯片104的前侧上。例如，RDL 1832可利用薄膜加工技术形成。连通条160可利用焊料凸块105(例如，微凸块)安装在RDL 1832上，该焊料凸块任选地用底层填充材料1830封装在连通条160和RDL 1832之间。绝缘材料1838形成在连通条160上方。然后可任选地使绝缘材料1838平面化，之后形成RDL 1834并放置焊料凸块105。在图18A中，仅示出了一个方向，但联接件可延伸到两个方向。此外，两个方向上的能力可以根据应用相同或不同。
仍然参见图18A，在一些实施方案中，2.5D封装结构1835可包括在RDL 1832、1834之间延伸的导电柱1836。例如，这些可在柱优先技术中形成，其中导电柱1836被电镀，之后施加绝缘材料1838，或者可在柱置后技术中形成，其中通孔被蚀刻到绝缘材料1838中，之后沉积或生长导电柱1836。另外，连通条160还可包括用于背面连接到RDL 1834的通孔166。
作为成本节省选择，可避免使用额外的RDL 1832和绝缘材料1838(例如，模塑料)。在图18B所示的实施方案中，连通条160或器件可直接附接到焊料凸块105侧(例如，球栅阵列BGA侧)上的布线层1839(例如，包括多个RDL和介电层)的外部。引脚密度可能存在一些折衷。连通条160仍可具有对TSV166的选择并且其连接到焊料凸块105。
根据实施方案，连通条160可以是无源的，或者包括活性硅。另外，连通条160的使用可在连通条160和逻辑芯片104中的布线之间形成短连接长度(例如，在焊料凸块105尺寸的范围内)，这可降低对功率增益的电压要求。另外，可使用简单编码来提高连接的有效带宽。
虽然图18A所示的实施方案特定于2.5D封装结构1835，但实施方案不限于此，并且可扩展到其他封装解决方案，诸如信号密度可能更高的CoW。例如，可将逻辑芯片104和连通条160实施到图5至图7的用于逻辑芯片104连接的各种CoW结构中。
在一些方面，可包括各种成本控制具体实施。例如，可将逻辑部件从逻辑芯片104移动到连通条160以降低逻辑芯片104的成本。另外，连通条可包括离散的延伸区段区域、锥形结构或锤头状结构以降低硅成本。图19是根据一个实施方案的具有锤头形状的接合条的示意性顶视图图示。如图所示，接合条可以是连接多个逻辑芯片104的连通条160。如上所述，连通条160可具有芯片到芯片连接162区域，该区域被预留用于与逻辑芯片104管芯到管芯输入/输出(I/O)区域1602进行接合。该区域可大于布线或重新定位逻辑部件所需的区域。在一个实施方案中，连通条包括头部部件170和沿着接合条160的纵向长度延伸的延伸区段172，其中头部部件170比延伸区段172宽。例如，延伸区段172可包括中继器等。这样，可降低硅成本量。在其他实施方案中，延伸区段172是无源的，而不是有源的。
图20是根据一个实施方案的包括重定位管芯逻辑部件的接合条的示意性顶视图图示。在一个方面，有源逻辑芯片104上的一种逻辑部件可能增加区域，并且可能很难为此类逻辑部件提供冗余，特别是对于有源逻辑芯片104诸如SOC而言，这与如GPU之类可能更容易提供具有区域效率的备用件的阵列元件形成对比。根据实施方案，一部分此类逻辑部件2010可被重新定位到连通条160，其中空间可为可用的。这可提高逻辑芯片104的效率。以举例的方式，逻辑部件2010可包括非I/O密集型或超高功率的随机逻辑部件(例如，胶合逻辑部件)。在另一个具体实施中，必要逻辑部件保留用作第一逻辑管芯的主逻辑区域上的一个部件，而第二部件(例如备用件)所需的额外逻辑部件可被移动到连通条。在其他实施方案中，重复的逻辑部件留在主逻辑芯片104中。然而，一次或几次(并非逻辑芯片104的每个操作实例)所需的逻辑部件可被移动到连通条160。另选地，此类逻辑部件可以是分开的，但使用连通条160连接。
图21是根据一个实施方案的接合条有源区域的示意性顶视图图示。根据一些实施方案，接合条或连通条160可包括用于支撑芯片到芯片连接件和焊料凸块105(例如，微凸块)的头部部件170，以及延伸区段172。在一些实施方案中，这些可为整体部件或分立部件。在一个实施方案中，头部部件170和延伸区段172封装在绝缘材料174中。另选地，图21中被示出为绝缘材料174的区域可为非活性硅。在一些实施方案中，可以通过将延伸区段的活性硅区域分成分立的有源部件176来实现额外的成本节约。图22是根据一个实施方案的具有多个分立有源部件176的接合条的示意性顶视图和对应横截面侧视图图示。此类构型可提供较低成本(通过减小活性硅区域)、可扩展带宽条而无需改变硅(通过增加部件176的宽度并重新集成到较宽条中)、较低功率(通过选择适当的技术和电压，以及可能的合并工艺拐角部件)、改进的功率噪声(通过在条中包括去耦电容器)。在一个实施方案中，接合条或连通条160包括一个或多个分立的头部部件170和一个或多个分立的有源部件176(例如，活性硅小芯片)，其中分立的头部部件170和一个或多个分立的有源部件176与布线层180电耦接。在该方面，活性硅区域可显著减小。以举例的方式，部件176可以是简单的中继器、重定时器或其他更复杂的结构如交叉开关。另外，连通条可以是双端口、点对点或具有若干端口。
分立的头部部件170和一个或多个分立的有源部件176可以(封装)在绝缘层174中。可使用各种封装方法来形成连通条160，包括CoW、2.5D封装。分立的头部部件170和分立的有源部件176可例如用微凸块(未示出)键合到布线层180，或者另选地，布线层180可形成在经封装的分立头部部件170和分立有源部件176上方。
至此，大致描述了接合条，并且参考连通条160给出了若干具体示例。应当理解，尽管由于功能而可能存在一些差异，但许多观点同样适用于存储器条150和连通条160两者。例如，连通条160可以是无源的，也可以是有源的，其中主要活动是中继器。其他区域可能不那么密集地使用，因此采用若干成本节约具体实施，尽管成本节约具体实施也可适用于存储器条150。另一个区别可在于，存储器条150可支持需要空间的物理接口(PHY)/控制器。此外，存储器条150还可包括下面的高速缓存，和上部的布线。因此，通过比较，可有效使用存储器条150硅。存储器条150还可包括附加功能、诸如存储器压缩器和解压器等器件、可靠性增强(诸如芯片猎杀)、用于非易失性存储器的控制器(作为存储器扩展)以及本地处理元件(靠近存储器)。
图23是根据一个实施方案的包括存储器条桥接件190的扩展式系统100的示意性顶视图图示。在示例性实施方案中，该系统包括由基板120诸如玻璃、硅、中介层等支撑的多个芯片和条。该系统包括与第二逻辑管芯103耦接的第一逻辑管芯103，第一组横向分开的存储器芯片102与第一逻辑管芯103连接，并且第二组存储器芯片102与第二逻辑管芯103连接。如参照图4至图7所述，逻辑管芯103可由同一块硅形成，或包含在单独的逻辑芯片104中。在一个实施方案中，第一逻辑管芯103和第二逻辑管芯103共享相同的硅层，并且与片上布线130互连，类似于参照图4所述。在一个实施方案中，第一逻辑管芯103和第二逻辑管芯103是分立芯片，并且与共享的接线层136(或中介层)连接。例如，共享的接线层136可包括连接第一逻辑管芯和第二逻辑管芯的硅桥接件140。硅桥接件可以是无源的，或者包含活性硅。在一个实施方案中，第一逻辑管芯和第二逻辑管芯为逻辑芯片104并且与连通条160连接。例如，连通条可包括解串器1812、串行器1814以及位于解串器和串行器之间的多个中继器(有源器件1822)。连通条160可以是封装的部件。在一个实施方案中，连通条160包括分立的有源部件176(也覆盖分立的有源区段172)和封装在绝缘层174中的分立的头部部件170，以及连接分立的有源部件176和分立的头部部件170的布线层180。
根据实施方案，描述了可扩展系统，其中增加了到存储器芯片102的逻辑芯片104周边。另外，这些系统可扩展成具有高带宽、低延迟，并且具有功率和成本优化。逻辑芯片104周边不仅可通过连接多个逻辑芯片104来扩展，而且还可利用存储器条105用于外围延伸。在图23所示的实施方案中，一些存储器芯片102可利用布线121直接路由至逻辑芯片104。存储容量也可用存储器条150扩展，并且利用布线123将附加存储器芯片102路由到存储器条150。存储器条150也可使用高密度桥190来延伸，该高密度桥190可类似于具有接线层的硅小芯片。
应当理解，虽然以上描述是参照存储器芯片102进行的，但应当理解，该术语包括具有堆叠存储器管芯和存储器封装件的配置。因此，实施方案可与多种存储器兼容，诸如但不限于LPDDR-x、HBM、HMC等。
根据实施方案的存储器条150可与逻辑管芯104一起支持需要空间的物理接口(PHY)/控制器。此外，存储器条150还可包括下面的高速缓存，和上部的布线。存储器条150还可包括附加功能、诸如存储器压缩器和解压器等器件、可靠性增强(诸如芯片猎杀)、用于非易失性存储器的控制器(作为存储器扩展)以及本地处理元件(靠近存储器)。根据实施方案，连通条150可根据需要提供电平转换能力。
在一个具体实施方案中，存储器条150可包括纠错码(ECC)用以增强可靠性、可用性和可服务性(RAS)。具体地，ECC可校正由于软错误(诸如电干扰或磁干扰)所致的存储器芯片102错误，该错误使得动态随机存取存储器(DRAM)的单个位自发地翻转到相反状态。相比之下，常规LPDDR-x存储器系统可在外部I/O上不包括ECC。根据实施方案的存储器条150可存储ECC数据，该ECC数据可与来自DRAM(例如，存储器芯片102)的主要数据组合。数据的奇偶校验或循环冗余校验(CRC)也可以存储在存储器条150上。这些可有助于检测错误。在错误时，可从存储器重新请求数据。在一个实施方案中，部分存储器可以受ECC保护(例如，操作系统、关键软件)，而其他存储器受奇偶校验或CRC保护。
根据实施方案，系统可包括到杂项部件2400的扩展区域的布线123，如图24所示。可以扩展到多种杂项部件2400，诸如备用存储器、供选择的存储器扩展和备用管芯或可变保持时间(VRT)支持。在一个实施方案中，杂项部件2400是用于效率和RAS的备用存储器芯片102或封装件。备用通道(或信道)组可设置在有源逻辑芯片104和存储器条150中以提供存储器芯片102或封装件的完全冗余。在此类实施方案中，可以在装配后对系统进行测试以检查故障的管芯、芯片、封装件。如果检测到特定存储器管芯或通道(或信道)，则可填充替换件。另选地，可添加完整的存储器芯片102或封装件。另外，备用部件可在装配期间初始地被填充。备用部件在测试期间被激活并记录。然后，控制器映射故障器件/芯片并将备用部件映射到故障器件/芯片。
在一个实施方案中，杂项部件2400是帮助VRT检查的备用管芯。因此，备用管芯可用于检测潜在DRAM错误，并且采取适当措施。在此类实施方案中，应用数据位于备用管芯中。空置的存储器芯片102(DRAM)被VRT测试，并且可能被标记，使得该器件可被隔离、修复或部分空置。另选地，使被测试的存储器芯片102保持冷却，以帮助维护保持时间、裕度。
在一个实施方案中，杂项部件2400是用于存储器扩展的供选择的存储器部件。例如，供选择的存储器部件可以是非易失性存储器(NVM)，诸如但不限于闪存存储器和相变存储器(PCM)。存储器条150可包括用于支持NVM的接口/逻辑部件，该接口/逻辑可为诸如程序代码存储、静态存储等的使用提供显著增加的容量。另外，NVM可以不那么昂贵，但也更慢且可靠性更低。在一个实施方案中，NVM可能具有严格的写入或读取发生率(诸如每天一次)或磨损限制。在一个实施方案中，该NVM可提供快速检查点服务(在操作系统/软件控制下)。一旦被提示，所有存储器内容就可被提取，并被存储到NVM中。另一个用途可以是用于搜索引擎的扩展存储器(其中读取优先于写入)，其中在此处可以存留较少的信息。然而，长存储器托架可具有更长延迟，并且使用更多功率。然而，平均延迟和功率可与许多应用相关。另外，软件或存储器条(或控制器)上的逻辑部件可分配存储器，使得一般来讲，频繁使用的存储器线路/页面/块可更靠近逻辑芯片(例如，SOC)，而不太频繁使用的线路离得更远。
根据实施方案，可将各种成本控制解决方案实施到接合条或存储器条150设计中。图25至图26是根据实施方案的具有不同形状因数的接合条的示意性顶视图图示。图25是类似于先前针对图19中的连通条160所述和所示的锤头状存储器条150的图示。如图所示，存储器条150可包括头部部件170和从头部部件170沿存储器条的纵向长度延伸的延伸区段172。锤头状结构可优化硅面积，并且避免高I/O密度带来的瓶颈，其中头部部件170宽于延伸区段172。图26是可节约硅成本的锥形存储器条150设计的图示。在这种构型中，延伸区段172的宽度沿着纵向长度逐渐减小。由于存储器芯片102沿着纵向长度被维护时所需的接口、通道/信道和逻辑部件的数量减少，因此这可能是合理的。在一个实施方案中，布线层1510(参见图15)至少包括下接线层MA和上接线层MD。布线层1510可延伸存储器条的纵向长度的相当大一部分。如图所示，接线层可任选地具有不同的厚度，其中MD是最厚的，并且MA是最薄的。距有源逻辑芯片104最远的存储器芯片102可通过在上接线层MD中沿纵向长度延伸相当大距离的第一导线电耦接至有源芯片，而更靠近有源逻辑芯片104定位的芯片102可通过下接线层MA中的第二导线电耦接至有源芯片。
图27是根据一个实施方案的具有离散有源区域和头部区域的接合条的示意性顶视图和横截面侧视图图示。根据一些实施方案，接合条或存储器条150可包括用于支持与逻辑芯片104和焊料凸块105(例如，微凸块)的PHY连接、混合键合、各向异性导电膜(ACF)、高密度金属间键合(CoW)或其他高密度附接的头部部件170，以及延伸区段172。在一些实施方案中，这些可为整体部件或分立部件。在一个实施方案中，头部部件170和延伸区段172封装在绝缘材料174中。另选地，图27中被示出为绝缘材料174的区域可为非活性硅。头部部件170可通过布线129与逻辑芯片104耦接，该布线129可任选地位于基板120上。在类似的构型中，如参考图30所示和所述的，存储器条150的部件可被布置成L形构型。
可使用各种封装方法来形成存储器条150，包括CoW、2.5D封装。分立的头部部件170和分立的延伸区段172可例如利用微凸块(未示出)、混合键合、各向异性导电膜(ACF)、高密度金属间键合(CoW)或其他高密度附接键合到布线层180，或者另选地，布线层180可形成在封装的分立头部部件170和分立有源部件176上方。
现在具体参见图28，图22的布线层180可以是2.5D封装结构2835，该封装结构包括高密度桥接件200和任选的一个或多个高密度桥接件190。如图所示，头部部件170和一个或多个有源区域172被封装在绝缘材料174(例如，模塑料)中，并且任选地用重新分布层(RDL)2832布线。在所示的具体实施方案中，高密度桥接件200、190被封装在绝缘材料2838中，其中可选的重新分布层(RDL)2832连接头部部件170、延伸区段172和高密度桥接件200、190。例如，RDL 2832可利用薄膜加工技术形成。高密度桥接件200、190可使用合适的技术诸如但不限于焊料凸块105(例如，微凸块)安装在RDL 2832上，该焊料凸块105任选地用底层填充材料2830封装在高密度桥接件200、190和RDL 2832之间。绝缘材料2838形成在连通条160上方。然后可任选地使绝缘材料1838平面化，之后形成任选的RDL 2834并放置焊料凸块105。
仍然参见图28，在一些实施方案中，2.5D封装结构2835可包括在RDL 2832、2834之间延伸的导电柱2836。例如，这些可在柱优先技术中形成，其中导电柱2836被电镀，之后施加绝缘材料2838，或者可在柱置后技术中形成，其中通孔被蚀刻到绝缘材料2838中，之后沉积或生长导电柱2836。虽然图28所示的实施方案特定于2.5D封装结构2835，但实施方案不限于此，并且可扩展到其他封装解决方案，诸如CoW。另外，高密度桥接件200、190也可支撑硅通孔。
根据实施方案的多芯片系统可利用各种封装解决方案来装配。重新简要参考图2至图3，系统100可包括多芯片模块(MCM)，该MCM具有与硅匹配的玻璃芯基板120CTE，例如以保持与复合拓扑结构中的逻辑芯片104和存储器芯片102的失配较小，并且允许细间距倒装芯片集成，允许基板120的更薄的芯，并且减小总体z高度。此外，到板106的柔性电路112可通过减小或消除由球栅阵列(BGA)附接引起的高度来减小z高度。另外还避免了BGA附接热温度，以及与BGA相关联的翘曲。加强件122还可改善低温下的翘曲以及与处理相关联的翘曲。
现在参见图29A至图29B，其提供了根据一个实施方案的具有将逻辑芯片连接到存储器条的桥接件的扩展式系统的示意性顶视图和横截面侧视图图示。如图所示，系统可包括基板120，诸如MCM基板。例如，基板120可任选地包括芯2910(例如，玻璃芯)、顶部布线层125、任选的底部布线层127，以及在顶部布线层125和底部布线层127之间延伸的任选的通孔124。基板120可由多种材料形成，诸如但不限于玻璃、硅、中介层、匹配的金属稳定基板等。芯2910可由多种材料形成，诸如但不限于玻璃芯、金属芯等。如图所示，桥接件2900(例如，局部高密度桥接件)可位于布线层125内，其中逻辑芯片104和存储器条150安装在布线层125上(例如，使用倒装芯片和焊料凸块)，并且桥接件2900电耦接逻辑芯片104和存储器条150。这可以是直接耦接，和/或利用布线层125中的附加接线耦接。此类构型可用于改善基板120的连接性(例如，带宽、功率复杂度)。如图29A所示，存储器条150可耦接多个存储器芯片102，该多个存储器芯片102安装在布线层125上并且通过布线层125中的布线123与存储器条150电耦接。在一个实施方案中，桥接件2900(例如，高密度桥接件)包括有源部件。例如，桥接件可包括活性硅。
图30是根据一个实施方案的在布线层125中具有将逻辑芯片104连接到存储器条150的基板布线129的扩展式系统100的示意性顶视图图示。因此，基板120上的布线用于电连接到存储器条150，这与图29A至图29B的桥接件2900不同。如图30所示，逻辑芯片104和存储器条150安装在布线层125上(例如，使用倒装芯片和焊料凸块)，并且通过布线层125中的布线129电耦接。类似地，多个存储器芯片102可安装在布线层125上并且通过布线层125中的布线123与存储器条150电耦接。所示的具体实施方案可涉及存储器条150的2.5D封装，但这也可利用类似CoW的附接来制造。例如，用于附接存储器条150的微凸块可由可更致密的混合键合替代。用于混合键合的电介质可以是基于氧化物的。示例类似于图12A。类似CoW的附接也可视情况支撑锤头状或锥形结构。
具体地，图30所示的存储器条150可使用类似于参照图27所示和所述的2.5D封装构型来形成，包括头部部件170、延伸区段172和高密度桥接件200。值得注意的是，部件可被布置成L形构型，这可增加逻辑管芯104周边，提高存储器芯片102的封装密度，并且因此降低存储器条150的成本。此外，竖直取向的头部部件170增加了逻辑管芯104边缘与头部部件170之间的面积，这可允许集成更多布线129导线和更高带宽。
现在参见图31A至图31C，其示出了用于扩展式系统的各种2.5D堆叠封装(PoP)构型。图31A是根据一个实施方案的PoP扩展式系统的示意性顶视图，而图31B至图31C是沿图31A所示的布线(箭头)截取的不同具体实施的横截面侧视图图示。具体地，图31B所示的实施方案可替代基板120或与基板120结合使用。图31C所示的实施方案可与基板120结合使用。具体参见图31A至图31B，系统100包括下部RDL 3102、下部RDL 3102上的第一模塑层3110，并且存储器条150封装在第一模塑层3110中。第二RDL 3124可形成在封装的存储器条150和第一模塑层3110上方。在一个实施方案中，存储器条150是利用焊料凸块105键合到第二RDL 3124的倒装芯片。第二模塑层3120在第二RDL 3124和第一模塑层3110上方，并且逻辑芯片104可被封装在第二模塑层3120中。多个通孔3112可连接下部RDL 3102和第二RDL3124。另外，可穿过第二模塑层3120形成第二多个通孔3122。在所示的实施方案中，多个存储器芯片102安装在第二模塑层3120的顶部上。多个存储器芯片102可通过存储器条150和多个通孔3122电耦接到逻辑芯片104。如本文所述，存储器芯片102可为单个存储器件、叠堆或模块。
现在参见图31A和图31C，在一个实施方案中，该系统包括封装在第一模塑层3210中的存储器条150。逻辑芯片104和多个存储器芯片102全部安装在第二模塑层的顶部上。例如，它们可与存储器条150以及任选地形成于第一模塑层3210上的RDL连接。底部RDL也可任选地形成在第一模塑层3120和封装的存储器条150下方。封装结构可任选地例如使用倒装芯片和焊料凸块105键合到基板120。如图31C所示，在此类构型中，逻辑芯片104和存储器芯片102的高度不是累加的，这可促成低z高度封装构型。
根据实施方案，接合条1500(诸如连通条160和存储器条150)可组合形成扩展式存储器系统，并且可利用先前所述和所示的构型进行封装。例如，再次参见图13至图14，在一个实施方案中，存储器系统包括第一逻辑芯片104、第二逻辑芯片104以及耦接第一逻辑芯片104和第二逻辑芯片104的连通条160。第一存储器条150与第一逻辑芯片104耦接，并且第二存储器条150与第二逻辑芯片104耦接。第一组横向分开的存储器芯片102与第一存储器条150耦接，并且第二组横向分开的存储器芯片102与第二存储器条150耦接。
存储器条也可以是桥接的。例如，再次参见图23，系统可另外包括第三存储器条150和与第三存储器条150耦接的第三组横向分开的存储器芯片102。此外，桥接件190将第二存储器条150耦接到第三存储器条150。在其他构型中，诸如图28所示，存储器条150可包括与一个或多个桥接件190耦接的多个延伸区段172。
根据实施方案，第一逻辑芯片和第二逻辑芯片104以及第一组横向分开的存储器芯片和第二组横向分开的存储器芯片102可安装在基板120上。虽然在本文中示出为矩形，但应当理解，基板可具有任何合适的形状。如图2至图3所示，基板120可利用柔性电路112与板106耦接。如本文所述，连通条160和存储器条150可独立地封装，或与系统一起封装。在特定实施方案中，诸如图29A至图29B和图30所示，第一存储器条和第二存储器条150安装在基板120上。在其他实施方案中，诸如图31B至图31C中所示的2.5D-PoP结构，第一存储器条150和第二存储器条150被封装在第一模塑层中，第一逻辑芯片104和第二逻辑芯片104被安装在第一模塑层的顶部上，并且第一组和第二组横向分开的存储器芯片102被安装在第一模塑层3120的顶部上，并且第一组和第二组横向分开的存储器芯片102被安装在第一模塑层的顶部上。
图32A是根据一个实施方案的3D扩展式系统的示意性顶视图图示。图32B是根据一个实施方案的沿图32A的线B-B截取的示意性横截面侧视图图示。如图所示，包括基座部分3210(例如，基座板)和一个或多个侧部部分3212(例如，侧板)的半刚性柔性电路3200可通过提供水平到竖直转换的柔性连接件3214连接。基座部分3210可使用合适的技术(诸如但不限于微凸块)安装在基板120上。存储器芯片102可安装在侧部部分3212的一侧或两侧上(如图所示)。此类3D布置可显著增加存储器容量，并对系统增加一些相关的z高度。在其他实施方案中，可使用更刚性的3D结构，例如，类似于具有引脚连接、插口等的双列直插式存储模块(DIMM)。在一些实施方案中，柔性连接件3214可进一步折叠，使得存储器芯片(器件)102现在平行于基板120，并且存储器芯片(器件)102现在堆叠在基座部分310上。该构型可有助于控制z高度，这就增加了存储容量。
在以上描述中，描述了各种多芯片系统100构型，其中大基板120可与安装在基板120上或装配在基板120内的多个芯片、模块、条有效地CTE匹配。这些构型可提供机械可靠性。此类基板120可另外用于为机械处理和散热解决方案附接提供基础。
在此类大型系统中，冷却可能是重要因素。冷却板、两相(例如，散热管)、液体冷却、环路散热管和微通道是可能的选择。可考虑其他选择，包括浸入液体(诸如矿物油、定制烃或其他)中。此外，液体可被冷却，因为存储能力可以很高，冷却解决方案可被扩展以对其进行覆盖。
示例性基板120可以是玻璃芯、有机的、金属稳定芯(诸如铜-殷钢-铜或钼(CTE匹配，并且杨氏模量更高)基板)或CTE匹配的玻璃或有机材料。此类大基板120可通过插口、软焊料、柔性电路等与其他基板诸如板106机械耦接或弱耦接。此类CTE匹配的基板120也可减小系统的厚度，从而保持z高度较小。对于较大基板120，还可适当地在其表面位置处策略性地添加机械加强件122，以增强用于机械处理能力的刚度并减少翘曲。加强件122可为金属、封装基板芯或具有适当CTE的其他高弹性模量材料。
在利用实施方案的各个方面时，对本领域的技术人员将变得显而易见的是，对于形成扩展式系统而言，以上实施方案的组合或变型是可能的。尽管以特定于结构特征和/或方法行为的语言对实施方案进行了描述，但应当理解，所附权利要求并不一定限于所描述的特定特征或行为。所公开的特定特征和行为相反应当被理解为用于进行例示的权利要求的实施方案。

Claims (20)

1.一种多芯片系统，所述多芯片系统包括：
第一芯片；
接合条，所述接合条与所述第一芯片耦接；以及
第二芯片，所述第二芯片沿着所述接合条的纵向长度与所述接合条耦接；以及
第三芯片，所述第三芯片沿着所述接合条的所述纵向长度与所述接合条耦接，其中所述第二芯片比所述第三芯片距所述第一芯片更远地沿着所述接合条的所述纵向长度与所述接合条耦接；
其中所述接合条包括延伸所述接合条的纵向长度的一部分的布线层，并且所述接合条的所述布线层包括多个金属层，所述金属层包括下接线层和上接线层；以及
其中所述第二芯片通过第一导线与所述第一芯片电耦接，所述第一导线在上接线层中沿纵向长度延伸一距离，并且所述第三芯片通过所述下接线层中的第二导线与所述第一芯片电耦接。
2.根据权利要求1所述的多芯片系统，其中：
所述上接线层的特征在于比所述下接线层宽的接线；以及
所述第一导线比所述第二导线宽。
3.根据权利要求1所述的多芯片系统，其中所述接合条包括分立的头部部件和一个或多个分立的有源部件，其中所述分立的头部部件和所述一个或多个分立的有源部件与所述布线层电耦接。
4.根据权利要求3所述的多芯片系统，其中所述分立的头部部件和所述一个或多个分立的有源部件在绝缘层中。
5.根据权利要求1所述的多芯片系统，还包括第二接合条、与所述第二接合条耦接的多个附加芯片，以及将所述接合条耦接到所述第二接合条的桥接件。
6.根据权利要求1所述的多芯片系统，其中所述接合条包括头部区段和沿着所述接合条的所述纵向长度延伸的延伸区段，其中所述头部区段比所述延伸区段宽。
7.根据权利要求1所述的多芯片系统，其中所述接合条包括解串器、串行器以及位于所述解串器和所述串行器之间的多个中继器。
8.根据权利要求1所述的多芯片系统，其中所述接合条为光学互连条。
9.根据权利要求8所述的多芯片系统，其中所述光学互连条包括电光转换器部件和光电转换器部件。
10.根据权利要求1所述的多芯片系统，还包括：
基板，所述基板包括基板布线层和位于所述基板布线层内的高密度桥接件；
其中所述第一芯片被安装在所述基板布线层上，所述接合条被安装在所述基板布线层上，并且所述第一芯片和所述接合条利用所述布线层内的所述高密度桥接件电耦接。
11.根据权利要求10所述的多芯片系统，其中所述高密度桥接件包括有源器件。
12.根据权利要求10所述的多芯片系统，其中附加的多个芯片被安装在所述基板布线层上，并且利用所述基板布线层中的布线与所述接合条电耦接。
13.根据权利要求10所述的多芯片系统，其中所述基板的特征在于复合热膨胀系数在包括所述第一芯片、所述接合条和所述第二芯片的复合拓扑结构的有效复合热膨胀系数+/-4ppm/C内匹配。
14.根据权利要求13所述的多芯片系统，其中所述基板利用柔性电路与板耦接。
15.根据权利要求1所述的多芯片系统，还包括：
基板，所述基板包括布线层；
其中所述第一芯片被安装在所述基板布线层上，所述接合条被安装在所述基板布线层上，并且所述第一芯片和所述接合条通过所述基板布线层电耦接。
16.根据权利要求15所述的多芯片系统，其中所述第二芯片、所述第三芯片和附加的多个芯片被安装在所述基板布线层上，并且通过所述基板布线层与所述接合条电耦接。
17.根据权利要求16所述的多芯片系统，其中所述基板的特征在于复合热膨胀系数在所述基板上的包括所述第一芯片、所述接合条和所述第二芯片的复合拓扑结构的有效复合热膨胀系数+/-4ppm/C内匹配。
18.根据权利要求17所述的多芯片系统，其中所述基板利用柔性电路与板耦接。
19.根据权利要求1所述的多芯片系统，还包括：
下部再分配层；
位于所述下部再分配层上的第一模塑层，其中所述接合条被封装在所述第一模塑层中；
位于所述第一模塑层上的第二模塑层，其中所述第一芯片被封装在所述第二模塑层中；并且
其中所述第二芯片、所述第三芯片和附加的多个芯片被安装在所述第二模塑层的顶部上。
20.根据权利要求19所述的多芯片系统，还包括第一模塑层，其中所述接合条被封装在所述第一模塑层中，所述第一芯片被安装在所述第一模塑层的顶部上，并且所述第二芯片和附加的多个芯片被安装在所述第二模塑层的顶部上。
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