DE112011105990T5 - Integriertes 3D-Schaltungspaket mit Fensterinterposer - Google Patents

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Sriram Srinivasan
Mark T. Bohr
Sairam Agraharam
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Andrew W. Yeoh
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Abstract

Integrierte 3D-Schaltungspakete mit Fensterinterposern und Verfahren, um solche Halbleitergehäuse zu bilden, werden beschrieben. Beispielsweise schließt ein Halbleitergehäuse ein Substrat ein. Eine obere Halbleiter-Chiplage ist über dem Substrat angeordnet. Ein Interposer, der ein Fenster aufweist, ist zwischen dem Substrat und der oberen Halbleiter-Chiplage angeordnet und mit diesen verbunden. Eine untere Halbleiter-Chiplage ist im Fenster des Interposers angeordnet und mit der oberen Halbleiter-Chiplage verbunden. Bei einem weiteren Beispiel schließt ein Halbleitergehäuse ein Substrat ein. Eine obere Halbleiter-Chiplage ist über dem Substrat angeordnet. Ein Interposer ist zwischen dem Substrat und der oberen Halbleiter-Chiplage angeordnet und mit diesen verbunden. Eine untere Halbleiter-Chiplage ist in einer gleichen Fläche wie der Interposer angeordnet und mit der oberen Halbleiter-Chiplage verbunden.

Description

  • TECHNISCHES GEBIET
  • Ausführungsformen der Erfindung betreffen Halbleitergehäuse und insbesondere integrierte 3D-Schaltungspakete mit Fensterinterposer und Verfahren, um solche Halbleitergehäuse zu bilden.
  • HINTERGRUND
  • Der heutige Unterhaltungselektronikmarkt erfordert häufig komplexe Funktionen, die sehr komplizierte Schaltungen erfordern. Das Skalieren auf immer kleinere Fundamentalbausteine, wie beispielsweise Transistoren, hat die Einbindung von noch komplizierteren Schaltungen auf einer einzelnen Chiplage mit jeder fortschreitenden Generation ermöglicht. Halbleitergehäuse werden verwendet, um einen integrierte Schaltungs-(IC)-Chip oder eine -Chiplage zu schützen und auch um die Chiplage mit einer elektrischen Schnittstelle zu externen Schaltungen auszustatten. Mit der steigenden Nachfrage nach kleineren elektronischen Geräten werden Halbleitergehäuse noch kompakter ausgelegt und müssen größere Schaltungsdichten unterstützen. Des Weiteren resultiert die Nachfrage nach Geräten mit höherer Leistung in einer Notwendigkeit für ein verbessertes Halbleitergehäuse, das ein dünnes Gehäuseprofil und einen niedrigen gesamten Verzug aufweist, der mit der nachfolgenden Montageabwicklung kompatibel ist.
  • C4-Lötkugel-Verbindungen sind viele Jahre lang verwendet worden, um Flip-Chip-Verbindungen zwischen Halbleiterbauelementen und Substraten bereitzustellen. Eine Flip-Chip- oder Controlled Collapse Chip-Verbindung (C4) ist eine Montageart, die für Halbleiterbauelemente wie IC-Chips, MEMS oder Komponenten verwendet wird, die Lötkontakthügel anstatt Drahtanschlüssen verwenden. Die Lötkontakthügel sind auf den C4-Pads angeordnet, die sich an der Oberseite des Substratgehäuses befinden. Um das Halbleiterbauelement am Substrat zu befestigen, wird es umgedreht – die aktive Seite weist nach unten zur Befestigungsfläche. Die Lötkontakthügelwerden verwendet, um das Halbleiterbauelement direkt mit dem Substrat zu verbinden. Jedoch kann diese Herangehensweise durch die Größe des Befestigungsbereichs begrenzt sein und könnte die gestapelte Chiplage nicht leicht aufnehmen.
  • Andererseits können konventionelle Drahtanschluss-Herangehensweisen die Anzahl an Halbleiter-Chiplagen begrenzen, die vernünftigerweise in einem einzelnen Halbleitergehäuse eingeschlossen werden kann. Des Weiteren können sich allgemeine strukturelle Probleme beim Versuch ergeben, eine große Anzahl an Halbleiter-Chiplagen in einem Halbleitergehäuse unterzubringen.
  • Neuere Packaging-Herangehensweisen, wie Through Silicon Via (TSV) und Silikoninterposer, gewinnen viel Aufmerksamkeit von Entwicklern für die Ausführung von Hochleistungs-Multi-Chip-Modul (MCM) und System-In-Chip (SiP). Jedoch sind zusätzliche Verbesserungen bei der Evolution von Halbleitergehäusen erforderlich.
  • ZUSAMMENFASSUNG
  • Ausführungsformen der vorliegenden Erfindung schließen integrierte 3D-Schaltungspakete mit Fensterinterposer und Verfahren ein, um solche Halbleitergehäuse zu bilden.
  • Bei einer Ausführungsform schließt ein Halbleitergehäuse ein Substrat ein. Eine obere Halbleiter-Chiplage ist über dem Substrat angeordnet. Ein Interposer, der ein Fenster aufweist, ist zwischen dem Substrat und der oberen Halbleiter-Chiplage angeordnet und mit diesen verbunden. Eine untere Halbleiter-Chiplage ist im Fenster des Interposers angeordnet und mit der oberen Halbleiter-Chiplage verbunden.
  • Bei einer weiteren Ausführungsform schließt ein Halbleitergehäuse ein Substrat ein. Eine obere Halbleiter-Chiplage ist über dem Substrat angeordnet. Ein Interposer ist zwischen dem Substrat und der oberen Halbleiter-Chiplage angeordnet und mit diesen verbunden. Eine untere Halbleiter-Chiplage ist in einer gleichen Fläche wie der Interposer angeordnet und mit der oberen Halbleiter-Chiplage verbunden.
  • Bei einer weiteren Ausführungsform schließt eine Halbleiter-Chiplagen-Paarung eine obere Halbleiter-Chiplage ein. Ein Interposer ist unter der oberen Halbleiter-Chiplage angeordnet und damit verbunden. Eine untere Halbleiter-Chiplage ist in einer gleichen Fläche wie der Interposer angeordnet und mit der oberen Halbleiter-Chiplage verbunden.
  • KURZE BESCHREIBUNG DER ZEICHNUNGEN
  • 1A veranschaulicht eine Draufsicht eines integrierten 3D-Schaltungspaketes mit einem Fensterinterposer gemäß einer Ausführungsform der vorliegenden Erfindung.
  • 1B veranschaulicht eine Schnittdarstellung des integrierten 3D-Schaltungspaketes mit einem Fensterinterposer von 1A gemäß einer Ausführungsform der vorliegenden Erfindung.
  • 2 veranschaulicht eine Schnittdarstellung eines weiteren integrierten 3D-Schaltungspaketes mit einem Fensterinterposer gemäß einer weiteren Ausführungsform der vorliegenden Erfindung.
  • Die 3A und 3B veranschaulichen jeweils eine Draufsicht und eine Schnittdarstellung von einer Halbleiter-Chiplagen-Paarung gemäß einer Ausführungsform der vorliegenden Erfindung.
  • Die 4A und 4B veranschaulichen jeweils eine Draufsicht und eine Schnittdarstellung von einer weiteren Halbleiter-Chiplagen-Paarung gemäß einer weiteren Ausführungsform der vorliegenden Erfindung.
  • Die 5A und 5B veranschaulichen jeweils eine Draufsicht und eine Schnittdarstellung von einer weiteren Halbleiter-Chiplagen-Paarung gemäß einer weiteren Ausführungsform der vorliegenden Erfindung.
  • Die 6A und 6B veranschaulichen jeweils eine Draufsicht und eine Schnittdarstellung von einer weiteren Halbleiter-Chiplagen-Paarung gemäß einer weiteren Ausführungsform der vorliegenden Erfindung.
  • Die 7A und 7B veranschaulichen jeweils eine Draufsicht und eine Schnittdarstellung von einer weiteren Halbleiter-Chiplagen-Paarung gemäß einer weiteren Ausführungsform der vorliegenden Erfindung.
  • Die 8A und 8B veranschaulichen jeweils eine Draufsicht und eine Schnittdarstellung von einer weiteren Halbleiter-Chiplagen-Paarung gemäß einer weiteren Ausführungsform der vorliegenden Erfindung.
  • 9 veranschaulicht einen Prozessablauf für Verfahren der Herstellung eines integrierten 3D-Schaltungspakets mit einem Fensterinterposer gemäß einer Ausführungsform der vorliegenden Erfindung.
  • 10 veranschaulicht einen Profzessablauf für ein weiteres Verfahren der Herstellung eines integrierten 3D-Schaltungspakets mit einem Fensterinterposer gemäß einer weiteren Ausführungsform der vorliegenden Erfindung.
  • 11 ist ein Blockdiagramm eines Systems gemäß einer Ausführungsform der vorliegenden Erfindung.
  • AUSFÜHRLICHE BESCHREIBUNG
  • Integrierte 3D-Schaltungspakete mit Fensterinterposern und Verfahren, um solche Halbleitergehäuse zu bilden, werden beschrieben. In der folgenden Beschreibung werden zahlreiche spezielle Details, wie Packaging-Architekturen und Materialsysteme angeführt, um ein gründliches Verständnis von Ausführungsformen der vorliegenden Erfindung bereitzustellen. Für einen Fachmann ist es offensichtlich, dass Ausführungsformen der vorliegenden Erfindung ohne diese spezifischen Details ausgeübt werden können. In anderen Fällen werden wohlbekannte Merkmale, wie Layouts des integrierten Schaltungsdesigns nicht im Detail beschrieben, um Ausführungsformen der vorliegenden Erfindung nicht unnötigerweise zu verkomplizieren. Des Weiteren ist es selbstverständlich, dass die verschiedenen in den Figuren gezeigten Ausführungsformen veranschaulichende Repräsentationen und nicht zwangsläufig maßstäblich gezeichnet sind.
  • Eine oder mehrere hier beschriebene Ausführungsformen zielen auf die Einbindung eines Fensterinterposers für ein dreidimensionales (3D) integrierte Schaltungs-(IC)-Packaging ab. Beispielsweise kann ein Silikoninterposer für die 3D-Stapelung von CPU und Speicher sowie anderer Geräte verwendet werden. Eine oder mehrere Ausführungsformen sind für 10-Nanometer-Knoten und darüber hinaus und Produkte darüber hinaus besonders nützlich. Einige Ausführungsformen binden einen Silikoninterposer für eine High Density Interconnect-(z. B. Umrouten und Fan-Out)-Bildung ein. Der Silikoninterposer kann ähnlich der Back-End-of-Line-Verarbeitung für Kopplungsstrukturschichten auf einer Halbleiter-IC-Chiplage verarbeitet werden.
  • Ein konventioneller Silikoninterposer belegt normalerweise eine volle Schicht unter einer aktiven Chiplage. Des Weiteren erfordern konventionelle gestapelte 3D-ICs normalerweise eine oder mehrere Through Silicon Vias (TSVs), die durch eine der aktiven Chiplagen gebildet sind. Eine TSV durch die aktive Chiplage ist kostspielig. Außerdem ist bei einer gestapelten 3D-IC-Struktur häufig eine Umverteilungsschicht (RDL) auf der Rückseite von solch einer unteren aktiven Chiplage erforderlich, um die Anordnung der TSV- und Chiplagen-Chiplagen-Kopplungsstruktur zu bewerkstelligen (z. B. das LMI-Pad). Lange RDL-Kopplungsstrukturleitungen können eine Hochgeschwindigkeits-I/O Leistung beeinträchtigen. Dementsprechend ermöglichen eine oder mehrere hier beschriebene Ausführungsformen 3D-IC-Stapelung ohne TSV in irgendeiner der aktiven Chiplagen. Außerdem ist bei einer Ausführungsform ein Silikoninterposer eingeschlossen und wenigstens eine der aktiven Chiplagenschichten teilt eine gleiche vertikale Ebene mit dem Interposer, was Z-Höhe einspart.
  • Bei einer Ausführungsform ist ein Silikoninterposer unter einer oberen aktiven Chiplage (T) eingeschlossen und stellt ein Fenster unter der oberen Chiplage bereit, sodass eine untere aktive Chiplage (B) direkt unter der oberen Chiplage gestapelt werden kann. Die untere aktive Chiplage und der Interposer befinden sich auf der gleichen vertikalen Ebene in der 3D-Stapel-Struktur. Bei einer solchen Ausführungsform wird 3D-IC-Stapelung von zwei aktiven Chiplagen erreicht, ohne eine TSV in jeder der aktiven Chiplagen zu erfordern. Der Interposer ist am Gehäusesubstrat durch eine mittlere Kopplungsstruktur (MLI) befestigt. Der Interposer schließt die TSV ein, die vertikale Stromwege zwischen dem Gehäusesubstrat zur aktiven Chiplage bereitstellt. Bei einer Ausführungsform sind weiter MLI-Kontakthügel auf der unteren aktiven Chiplage eingeschlossen. Vorteile eines Silikoninterposers, wie Kontakthügelteilungs-Transformation, Integration von passiven Bauelementen, ILD-Schutz usw., kann in den neuen hier beschriebenen Architekturen aufrechterhalten werden. Bei einer Ausführungsform ist das Interposermaterial Silizium. Jedoch kann stattdessen auch Glas, organisches Material oder Keramik verwendet werden.
  • Hier beschriebene Merkmale, die zu einer oder mehreren Ausführungsformen gehören, schließen ein, sind aber nicht beschränkt auf, (a) einen Silikoninterposer, der auf eine Weise konzipiert und zusammengefügt ist, um ein Fenster unter einer oberen aktiven Chiplage für die direkte Stapelung der der unteren aktiven Chiplage auf der oberen aktiven Chiplage bereitzustellen, (b) ein Interposer und eine untere aktive Chiplage befinden sich auf der gleichen vertikalen Ebene in einem 3D-Stapel, (c) 3D-IC-Stapelung wird erreicht, ohne eine TSV in irgendeiner der aktiven Chiplagen zu erfordern, (d) eine TSV auf der unteren Chiplage ist optional und (e) Permutationen und Kombinationen von (a)–(d).
  • Als ein Beispiel von allgemeinen Konzepten, die hier beschrieben werden veranschaulicht 1A eine Draufsicht eines integrierten 3D-Schaltungspaketes mit einem Fensterinterposer gemäß einer Ausführungsform der vorliegenden Erfindung. 1B veranschaulicht eine Schnittdarstellung des integrierten 3D-Schaltungspaketes mit einem Fensterinterposer von 1A gemäß einer Ausführungsform der vorliegenden Erfindung.
  • Unter Bezugnahme auf die 1A und 1B schließt ein Halbleitergehäuse 100 (oder Teil eines Halbleitergehäuses) ein Substrat 102 ein. Eine obere Halbleiter-Chiplage 104 ist über dem Substrat 102 angeordnet. Ein Interposer 106 mit einem Fenster 108 ist dazwischen und verbunden mit dem Substrat 102 (z. B. durch die mittleren Kopplungsstrukturen (MLI) 110) und der oberen Halbleiter-Chiplage 104 (z. B. durch Kopplungsstrukturen der ersten Ebene (FLI) 112) angeordnet. Eine untere Halbleiter-Chiplage 114 ist im Fenster 108 des Interposers 106 und verbunden mit der oberen Halbleiter-Chiplage 104 angeordnet (z. B. durch die Kopplungsstrukturen 116). Die untere Halbleiter-Chiplage 114 weist keine TSVs auf und ist nicht direkt mit dem Substrat 102 verbunden. Statt dessen steht eine aktive Seite 118 der unteren Halbleiter-Chiplage 114 einer aktiven Seite 120 der oberen Halbleiter-Chiplage 104 gegenüber und weist vom Substrat 102 weg. Gemäß einer Ausführungsform der vorliegenden Erfindung ist die untere Halbleiter-Chiplage 114 in einem geschlossenen Fenster 108 des Interposer 106 so angeordnet, dass das Fenster 106 die untere Chiplage 114, wie dargestellt in 1A, vollständig umschließt. Bei einer Ausführungsform überlappt die obere Halbleiter-Chiplage 104 vollständig die untere Halbleiter-Chiplage 114, wie es auch in 1 dargestellt ist. Deshalb schließt bei einer Ausführungsform ein 3D-Gehäuse keine TSV in einer aktiven Chiplage ein und bezieht eine Gegenüberanordnung der oberen und unteren Chiplage ein.
  • Bei einer Ausführungsform besteht Fensterinterposer 106 aus Silizium. Jedoch schließen andere Ausführungsformen einen Fensterinterposer ein, der aus Materialien wie Glas, Keramik oder organischen Stoffen besteht, ist aber nicht beschränkt darauf. Bei einer Ausführungsform kann der Fensterinterposer 106 passive Bauelemente einschließen oder auch nicht. Bei einer Ausführungsform weist der Fensterinterposer 106 High Density Interconnects, Through Silicon Vias (TSVs) und Mikro-Kontakthügel mit feiner Teilung auf.
  • Bei einer Ausführungsform stellt die untere aktive Chiplage 114 eine ungestapelte (Einzelchip) oder gestapelte (mehrere Chips) Anordnung dar. Bei einer Ausführungsform ist die untere Chiplage 114 ein Analog- oder Speichergerät. Bei einer Ausführungsform stellt die obere aktive Chiplage 104 eine Einzelchip- oder Nebeneinander-(z. B. Multi-Chip-Paket(MCP))-Anordnung dar, von denen die Letztere nachfolgend ausführlicher in Verbindung mit den 6A und 6B beschrieben wird. Bei einer Ausführungsform hat die obere aktive Chiplage 104 die volle Dicke oder wurde dünner gemacht (oder schließt gestapelte Chiplagen ein). Bei einer Ausführungsform ist die obere Chiplage 104 eine CPU oder ein Speichergerät.
  • Konventionelle gestapelte 3D-IC-Architekturen erfordern normalerweise ein TSV durch wenigstens eine der aktiven Chiplagen. Eine TSV durch eine aktive Chiplage ist wenigstens teilweise aufgrund der Kosten, die mit dem Erstellen der TSVs selbst verbunden sind, kostspielig. Des Weiteren kann kostspieliger Chiplagenbereich durch die TSV plus die TSV-Keep-Out-Zone verbraucht werden. Dementsprechend stellen wenigstens einige der Ausführungsformen hierin eine TSV-freie Herangehensweise an das 3D-Packaging bereit.
  • Bei einer Ausführungsform ist die obere Halbleiter-Chiplage 104 konfiguriert, Strom an die untere Halbleiter-Chiplage 114 bereitzustellen. Bei einer Ausführungsform ist die obere Halbleiter-Chiplage 104 konfiguriert, die Kommunikation zwischen der unteren Halbleiter-Chiplage 114 und dem Substrat 102 beispielsweise durch das Routen im Substrat 102 zu erleichtern. Bei einer Ausführungsform weist die untere Halbleiter-Chiplage 104 keine Through Silicon Vias (TSVs) auf. Deshalb wird die Verbindung zwischen der unteren Chiplage 114 und dem Substrat 102 indirekt durch Kopplungsstrukturleitungen auf der oberen Chiplage 104 sowie dem Interposer 106 erreicht. Deshalb sind unter Bezugnahme auf 1A für einen 3D-IC die untere und obere aktive Chiplage in einer Gegenüberanordnung gestapelt. Es ist jedoch selbstverständlich, dass bei einer alternativen Ausführungsform eine untere Chiplage direkt unter Verwendung einer TSV auf der unteren Chiplage, wie nachstehend ausführlicher beschrieben in Verbindung mit 2 verbunden werden kann.
  • Eine oder beide Halbleiter-Chiplagen 104 oder 114 können aus einem Halbleitersubstrat wie einem einzelnen kristallinen Siliziumsubstrat gebildet werden. Andere Materialien wie z. B., aber nicht beschränkt auf Gruppe-III-V-Material und Germanium oder Silizium-Germanium-Materialsubstrate können auch berücksichtigt werden. Die aktive Seite (120 oder 118) der Halbleiter-Chiplage 104 oder 114 kann die Seite sein, auf der Halbleiterbauelemente gebildet werden. Bei einer Ausführungsform schließt die aktive Seite 120 oder 118 der Halbleiter-Chiplage 104 oder 114 jeweils eine Vielzahl von Halbleiterbauelementen ein, wie z. B., aber nicht beschränkt auf, Transistoren, Kondensatoren und Widerstände, die durch eine Chiplage-Verbindungsstruktur in Funktionsschaltungen verbunden sind, um dadurch eine integrierte Schaltung zu bilden. Für den Fachmann ist es offensichtlich, dass die Geräteseite der Halbleiter-Chiplage einen aktiven Teil mit integrierten Schaltungen und Verbindungen einschließt. Die Halbleiter-Chiplage kann gemäß mehreren unterschiedlichen Ausführungsformen jedes geeignete integrierte Schaltungs-Bauelement sein, einschließlich, aber nicht beschränkt auf, ein Mikroprozessor (Ein- oder Mehrkern), ein Speichergerät, ein Chipsatz, eine Grafikbaugruppe, eine anwendungsspezifische integrierte Schaltung.
  • Die gestapelte Chiplagen-Vorrichtung 100 kann insbesondere für das Packaging einer Speicherchiplage mit einer Logikchiplage geeignet sein. Beispielsweise ist bei einer Ausführungsform eine Chiplage 104 oder 114 eine Speicherchiplage. Die andere Chiplage ist eine Logikchiplage. Bei einer Ausführungsform der vorliegenden Erfindung ist die Speicherchiplage ein Speichergerät, wie z. B., aber nicht beschränkt auf, ein Static Random Access Memory (SRAM), ein dynamischer Zugriffsspeicher (DRAM), ein Permanentspeicher (NVM), und die Logikchiplage ist eine Logikbaugruppe, wie z. B., aber nicht beschränkt auf, ein Mikroprozessor und ein Digitalsignal-Prozessor.
  • Gemäß einer Ausführungsform der vorliegenden Erfindung bestehen eine oder mehrere der Chiplagen-Kopplungsstrukturen 112 oder 116 oder Interposer 106 zu Substrat-102-Kopplungsstrukturen 110 aus einem Array von metallischen Kontakthügeln. Bei einer Ausführungsform besteht jeder metallische Kontakthügel aus einem Metall wie z. B., aber nicht beschränkt auf, Kupfer, Gold oder Nickel. Substrat 102 kann abhängig von der speziellen Anwendung ein flexibles Substrat oder ein starres Substrat sein. Bei einer Ausführungsform weist Substrat 102 eine Vielzahl von darin angeordneten elektrischen Traces auf. Bei einer Ausführungsform ist auch eine äußere Kontaktschicht gebildet. Bei einer Ausführungsform schließt die äußere Kontaktschicht eine Kugelgitteranordnung (BGA) ein. Bei anderen Ausführungsformen schließt die äußere Kontaktschicht ein Array wie z. B., aber nicht beschränkt auf, ein Land Grid Array (LGA) oder ein Array von Pins (PGA) ein. Bei einer Ausführungsform werden die Lötkugeln verwendet und sie bestehen aus Blei oder sind bleifrei, wie Legierungen aus Gold und Lötzinn oder Silber und Lötzinn.
  • Als ein weiteres Beispiel von allgemeinen Konzepten hierin veranschaulicht 2 eine Schnittdarstellung eines anderen integrierten 3D-Schaltungspaketes mit einem Fensterinterposer gemäß einer weiteren Ausführungsform der vorliegenden Erfindung.
  • Unter Bezugnahme auf 2 schließt ein Halbleitergehäuse 200 (oder ein Teil eines Halbleitergehäuses) ein Substrat 202 ein. Eine obere Halbleiter-Chiplage 204 ist über dem Substrat 202 angeordnet. Ein Interposer 206 mit einem Fenster 208 ist dazwischen und verbunden mit dem Substrat 202 (z. B. durch die mittleren Kopplungsstrukturen (MLI) 210) und der oberen Halbleiter-Chiplage 204 (z. B. durch die Kopplungsstrukturen der ersten Ebene (FLI) 212) angeordnet. Eine untere Halbleiter-Chiplage 214 ist im Fenster 208 des Interposer 206 und verbunden mit der oberen Halbleiter-Chiplage 204 angeordnet (z. B. durch die Kopplungsstrukturen 216). Die untere Halbleiter-Chiplage 214 weist Through Silicon Vias (TSVs) 250 auf und ist direkt mit dem Substrat 202 verbunden, wie beispielsweise durch die Kopplungsstrukturen 252. Als solches zeigt eine aktive Seite 218 der unteren Halbleiter-Chiplage 214 von einer aktiven Seite 220 der oberen Halbleiter-Chiplage 204 weg und zum Substrat 202. Gemäß einer Ausführungsform der vorliegenden Erfindung ist die untere Halbleiter-Chiplage 214 in einem geschlossenen Fenster 208 des Interposer 206 angeordnet, sodass das Fenster 206 vollständig die untere Chiplage 214 umschließt. Bei einer Ausführungsform überlappt die obere Halbleiter-Chiplage 204 vollständig die untere Halbleiter-Chiplage 214. Deshalb schließt bei einer Ausführungsform ein 3D-Gehäuse eine untere Chiplage mit TSV und MLI und eine Vorderseite-gegen-Hinterseite-Anordnung in Bezug auf eine obere Chiplage ein. Die Eigenschaften und Konfigurationen der gepackten Chiplage und die Materialien von Gehäuse 200 können gleich oder ähnlich denjenigen sein, die für die Gehäuse 100 oben beschrieben sind.
  • Allgemein ist bei einer Ausführungsform unter weiterer Bezugnahme auf die 1A, 1B und 2 ein Fensterinterposer in einem gestapelten 3D-IC-Gehäuse eingeschlossen. Der Interposer stellt ein Fenster unter einer oberen aktiven Chiplage für eine 3D-Stapelung der oberen und unteren aktiven Chiplage bereit. Die Figuren 3A/3B, 4A/B, 5A/B, 6A/B, 7A/B und 8A/B veranschaulichen verschiedene Ausführungsformen von gestapelten oberen und unteren IC-Chiplagen-Paarungen mit Fensterinterposern. Die Paarungen können letztlich auf einem Substrat wie nachfolgend ausführlicher beschrieben in Verbindung mit 9 gepackt sein.
  • Bei einem ersten Beispiel ist ein Interposer mit einem einzelnen geschlossenen Fenster (z. B. ein vollständig umschließendes Fenster) eingeschlossen. Die 3A und 3B veranschaulichen jeweils eine Draufsicht und eine Schnittdarstellung von einer Halbleiter-Chiplagen-Paarung gemäß einer Ausführungsform der vorliegenden Erfindung.
  • Unter Bezugnahme auf die 3A und 3B schließt eine Halbleiter-Chiplagen-Paarung 300 eine obere Halbleiter-Chiplage 304 ein. Ein Interposer 306 ist unter der oberen Halbleiter-Chiplage 304 angeordnet und damit verbunden (z. B. durch die Kopplungsstrukturen der ersten Ebene (FLI) 312). Eine untere Halbleiter-Chiplage 314 ist in einer gleichen Fläche wie der Interposer 306 angeordnet und ist mit der oberen Halbleiter-Chiplage 304 verbunden (z. B. durch die Kopplungsstrukturen 316). Die untere Halbleiter-Chiplage 314 ist in einem geschlossenen Fenster 308 des Interposer 306 angeordnet. Bei einer Ausführungsform überlappt die obere Halbleiter-Chiplage 304 vollständig die untere Halbleiter-Chiplage 314, wie es in 3A dargestellt ist. Die Eigenschaften und Konfigurationen der Chiplage und die Materialien der Chiplagen-Paarung 300 können gleich oder ähnlich denjenigen sein, die für die Chiplagen-Paarungen der Gehäuse 100 oder 200 oben beschrieben sind.
  • In einem zweiten Beispiel ist ein Interposer mit mehreren geschlossenen Fenstern (z. B. vollständig umschließende Fenster) eingeschlossen. Die 4A und 4B veranschaulichen jeweils eine Draufsicht und eine Schnittdarstellung von einer weiteren Halbleiter-Chiplagen-Paarung gemäß einer weiteren Ausführungsform der vorliegenden Erfindung.
  • Unter Bezugnahme auf die 4A und 4B schließt eine Halbleiter-Chiplagen-Paarung 400 eine obere Halbleiter-Chiplage 404 ein. Ein Interposer 406 ist unter der oberen Halbleiter-Chiplage 404 angeordnet und damit verbunden (z. B. durch die Kopplungsstrukturen der ersten Ebene (FLI) 412). Vier untere Halbleiter-Chiplagen 414, 460, 462 und 464 sind in einer gleichen Fläche wie der Interposer 406 angeordnet und mit der oberen Halbleiter-Chiplage 404 verbunden (z. B. durch die Kopplungsstrukturen 416). Die unteren Halbleiter-Chiplagen 414, 460, 462 und 464 sind jeweils in einem entsprechenden geschlossenen Fenster 408, 470, 472 und 474 des Interposer 406 angeordnet. Bei einer Ausführungsform überlappt die obere Halbleiter-Chiplage 404 vollständig die unteren Halbleiter-Chiplagen 414, 460, 462 und 464 wie es in 4A dargestellt ist. Die Eigenschaften und Konfigurationen der Chiplage und die Materialien der Chiplagen-Paarung 400 können gleich oder ähnlich denjenigen sein, die für die Chiplagen-Paarungen der Gehäuse 100 oder 200 oben beschrieben sind.
  • Bei einem dritten Beispiel ist ein Interposer mit einem offenen Fenster (z. B. ein nur teilweise umschließendes Fenster) eingeschlossen. Die 5A und 5B veranschaulichen jeweils eine Draufsicht und eine Schnittdarstellung von einer weiteren Halbleiter-Chiplagen-Paarung gemäß einer weiteren Ausführungsform der vorliegenden Erfindung.
  • Unter Bezugnahme auf die 5A und 5B schließt eine Halbleiter-Chiplagen-Paarung 500 eine obere Halbleiter-Chiplage 504 ein. Ein Interposer 506 ist unter der oberen Halbleiter-Chiplage 504 angeordnet und damit verbunden (z. B. durch die Kopplungsstrukturen der ersten Ebene (FLI) 512). Eine untere Halbleiter-Chiplage 514 ist in einer gleichen Fläche wie der Interposer 506 angeordnet und ist mit der oberen Halbleiter-Chiplage 504 verbunden (z. B. durch die Kopplungsstrukturen 516). Die untere Halbleiter-Chiplage 514 ist in einem offenen Fenster 508 des Interposer 506 angeordnet. Bei einer Ausführungsform überlappt die obere Halbleiter-Chiplage 504 die untere Halbleiter-Chiplage 514 nur teilweise, wie es in 5A dargestellt ist. Bei einer Ausführungsform (nicht dargestellt) ist die untere Chiplage größer als die obere Chiplage. Die Eigenschaften und Konfigurationen der Chiplage und die Materialien der Chiplagen-Paarung 500 können gleich oder ähnlich denjenigen sein, die für die Chiplagen-Paarungen der Gehäuse 100 oder 200 oben beschrieben sind.
  • Bei einem vierten Beispiel sind mehrere obere Chiplagen in einer Paarung eingeschlossen, die einen Fensterinterposer aufweist. Die 6A und 6B veranschaulichen jeweils eine Draufsicht und eine Schnittdarstellung von einer weiteren Halbleiter-Chiplagen-Paarung gemäß einer weiteren Ausführungsform der vorliegenden Erfindung.
  • Unter Bezugnahme auf die 6A und 6B schließt eine Halbleiter-Chiplagen-Paarung 600 eine obere Halbleiter-Chiplage 604 ein. Ein Interposer 606 ist unter der oberen Halbleiter-Chiplage 604 angeordnet und damit verbunden (z. B. durch die Kopplungsstrukturen der ersten Ebene (FLI) 612). Eine untere Halbleiter-Chiplage 614 ist in einer gleichen Fläche wie der Interposer 606 angeordnet und ist mit der oberen Halbleiter-Chiplage 604 verbunden (z. B. durch die Kopplungsstrukturen 616). Die untere Halbleiter-Chiplage 614 ist in einem geschlossenen Fenster 608 des Interposer 606 angeordnet. Eine oder mehrere zusätzliche obere Halbleiter-Chiplagen 680 sind eingeschlossen und in einer gleichen Fläche wie die obere Halbleiter-Chiplage 604 und verbunden mit dem Interposer angeordnet (z. B. durch die Kopplungsstrukturen der ersten Ebene (FLI) 613). Bei einer Ausführungsform überlappt die obere Halbleiter-Chiplage 604 vollständig die untere Halbleiter-Chiplage 614, wie es in 6A dargestellt ist. Die Eigenschaften und Konfigurationen der Chiplage und die Materialien der Chiplagen-Paarung 600 können gleich oder ähnlich denjenigen sein, die für die Chiplagen-Paarungen der Gehäuse 100 oder 200 oben beschrieben sind.
  • Bei einem fünften Beispiel ist ein Interposer mit mehreren Komponenten mit einem geschlossenen Fenster (z. B. ein vollständig umschließendes Fenster) eingeschlossen. Die 7A und 7B veranschaulichen jeweils eine Draufsicht und eine Schnittdarstellung von einer weiteren Halbleiter-Chiplagen-Paarung gemäß einer weiteren Ausführungsform der vorliegenden Erfindung.
  • Unter Bezugnahme auf die 7A und 7B schließt eine Halbleiter-Chiplagen-Paarung 700 eine obere Halbleiter-Chiplage 704 ein. Ein Interposer 706 ist unter der oberen Halbleiter-Chiplage 704 angeordnet und damit verbunden (z. B. durch die Kopplungsstrukturen der ersten Ebene (FLI) 712). Der Interposer 706 besteht aus zwei oder mehr diskreten Einheiten (in diesem Fall aus den vier diskreten Einheiten 706A, 706B, 706C und 707D). Eine untere Halbleiter-Chiplage 714 ist in einer gleichen Fläche wie der Interposer 706 angeordnet und ist mit der oberen Halbleiter-Chiplage 704 verbunden (z. B. durch die Kopplungsstrukturen 716). Die untere Halbleiter-Chiplage 714 ist in einem geschlossenen Fenster 708 des Interposer 706 angeordnet. Speziell ist die untere Halbleiter-Chiplage 714 in einem geschlossenen Fenster 708 der zwei oder mehr diskreten Einheiten (in diesem Fall, die vier diskreten Einheiten 706A, 706B, 706C und 707D) von Interposer 706 angeordnet. Bei einer Ausführungsform überlappt die obere Halbleiter-Chiplage 704 vollständig die untere Halbleiter-Chiplage 714, wie es in 7A dargestellt ist. Die Eigenschaften und Konfigurationen der Chiplage und die Materialien der Chiplagen-Paarung 700 können gleich oder ähnlich denjenigen sein, die für die Chiplagen-Paarungen der Gehäuse 100 oder 200 oben beschrieben sind.
  • Bei einem sechsten Beispiel ist eine untere Chiplage nebeneinander in der gleichen Fläche mit einem Interposer eingeschlossen. Die 8A und 8B veranschaulichen jeweils eine Draufsicht und eine Schnittdarstellung von einer weiteren Halbleiter-Chiplagen-Paarung gemäß einer weiteren Ausführungsform der vorliegenden Erfindung.
  • Unter Bezugnahme auf die 8A und 8B schließt eine Halbleiter-Chiplagen-Paarung 800 eine obere Halbleiter-Chiplage 804 ein. Ein Interposer 806 ist unter der oberen Halbleiter-Chiplage 804 angeordnet und damit verbunden (z. B. durch die Kopplungsstrukturen der ersten Ebene (FLI) 812). Eine untere Halbleiter-Chiplage 814 ist in einer gleichen Fläche wie der Interposer 806 angeordnet und ist mit der oberen Halbleiter-Chiplage 804 verbunden (z. B. durch die Kopplungsstrukturen 816). Die untere Halbleiter-Chiplage 814 ist neben, aber nicht innerhalb von, Interposer 806 angeordnet. Bei einer Ausführungsform überlappt die obere Halbleiter-Chiplage 804 nur teilweise die untere Halbleiter-Chiplage 814, wie dargestellt in den 8A und 8B. Die Eigenschaften und Konfigurationen der Chiplage und die Materialien der Chiplagen-Paarung 800 können gleich oder ähnlich denjenigen sein, die für die Chiplagen-Paarungen der Gehäuse 100 oder 200 oben beschrieben sind.
  • Unter weiterer Bezugnahme auf die 3A/3B, 4A/B, 5A/B, 6A/B, 7A/B und 8A/B weist bei einer Ausführungsform die entsprechende untere Halbleiter-Chiplage jeder Paarung keine Through Silicon Vias (TSVs) auf. Bei einer Ausführungsform steht eine aktive Seite der unteren Halbleiter-Chiplage einer aktiven Seite der oberen Halbleiter-Chiplage gegenüber. Bei einer weiteren Ausführungsform weist die entsprechende untere Halbleiter-Chiplage jeder Paarung Through Silicon Vias (TSVs) auf. Bei einer Ausführungsform zeigt eine aktive Seite der unteren Halbleiter-Chiplage weg von einer aktiven Seite der oberen Halbleiter-Chiplage. Es ist selbstverständlich, dass verschiedene Permutationen und Kombinationen der in Verbindung mit den 3A/3B, 4A/B, 5A/B, 6A/B, 7A/B und 8A/B beschriebenen Chiplagen-Paarungen auch berücksichtigt werden können. Beispielsweise können bei einer Ausführungsform Kombinationen der Merkmale der Chiplagen-Paarungen 400 und 500 oder 400 und 600 oder 400, 500 und 600 oder 800 und 400 oder andere solche Kombinationen gefertigt werden.
  • Bei einem weiteren Aspekt werden Verfahren, um integrierte 3D-Schaltungspakete mit Fensterinterposern herzustellen, hier bereitgestellt. Bei einem ersten Beispiel veranschaulicht 9 einen Prozessablauf 900 für Verfahren der Herstellung eines integrierten 3D-Schaltungspakets mit einem Fensterinterposer gemäß einer Ausführungsform der vorliegenden Erfindung.
  • Unter Bezugnahme auf Prozessablauf 900 von 9 schließt ein oberer Chiplage-902-Teil des Ablaufs das Bereitstellen einer oberen Chiplage in einem Tape-and-Reel-Format ein, 910. Ein unterer Chiplage- 904-Teil des Ablaufs schließt das Bereitstellen einer unteren Chiplage in einem Tape-and-Reel-Format ein, 912. Thermokompressionsbonding (TCB) wird dann verwendet, um die untere Chiplage auf der oberen Chiplage zu stapeln, 914. Ein Fensterinterposer-906-Teil des Ablaufs kann das Bereitstellen eines Interposer mit einem Fenster und, möglicherweise mit TSVs, MLI-Kontakthügeln und FLI-Pads einschließen. Bei 916 wird ein Interposer (wie ein Silikoninterposer) mit TSV und Umverteilungsschicht (RDL) von einem Handling-Wafer entbonded und auf einem Dicing-Tape aufgebracht. Laser- und/oder Wasserstrahlschneiden kann verwendet werden, um ein Fenster bereitzustellen. Bei 918 wird der Stapel von 914 (z. B. durch TCB) mit dem Interposer verbunden. Ein Gehäusesubstrat-908-Teil des Ablaufs schließt das Bereitstellen eines Gehäusesubstrates ein, wie beispielsweise auf einem Tray wie in 920. Bei 922 wird CAM und/oder Kupferunterfüllung (CUF) von mittleren Kopplungsstrukturen (MLI) am Fensterinterposer verwendet, um die Chiplagen-Paarung mit dem Fensterinterposer auf einem Gehäusesubstrat zu koppeln. Unter weiterer Bezugnahme auf Ablauf 900 wird deshalb die FLI zuerst durch 3D-Stapelung der unteren Chiplage, der oberen Chiplage und des Fensterinterposer gebildet. Dann wird MLI verwendet, um die Paarung an einem Gehäusesubstrat zu befestigen. Es ist selbstverständlich, dass die untere Chiplage MLI-Kontakthügel aufweisen kann oder auch nicht. Zusätzlich kann der Fensterinterposer aus mehreren Teilen bestehen. Außerdem kann eine zusätzliche Chiplage in der Paarung eingeschlossen werden.
  • Deshalb kann eine Chiplagen-Paarung einschließlich eines Interposers als ein Teil eines Packaging-Verfahrens gefertigt werden. Irgendeine aus einer Vielzahl von mehrfachen Chiplagen-Paarungen einschließlich eines Interposers kann dann mit einem Gehäusesubstrat, wie beschrieben in Verbindung mit 9, gekoppelt werden. Dementsprechend schließt bei einer Ausführungsform ein Halbleitergehäuse ein Substrat ein. Eine obere Halbleiter-Chiplage ist über dem Substrat angeordnet. Ein Interposer, der ein Fenster aufweist, ist zwischen dem Substrat und der oberen Halbleiter-Chiplage angeordnet und mit diesen verbunden. Eine untere Halbleiter-Chiplage ist im Fenster des Interposers angeordnet und mit der oberen Halbleiter-Chiplage verbunden.
  • Bei einer solchen Ausführungsform ist die untere Halbleiter-Chiplage in einem geschlossenen Fenster des Interposer wie beschrieben in Verbindung mit den 3A und 3B angeordnet. Bei einer speziellen solchen Ausführungsform überlappt die obere Halbleiter-Chiplage vollständig die untere Halbleiter-Chiplage, wie es auch in Verbindung mit den 3A und 3B beschrieben wird.
  • Bei einer weiteren solchen Ausführungsform sind eine oder mehrere zusätzliche untere Halbleiter-Chiplagen eingeschlossen. Die eine oder die mehreren zusätzlichen unteren Halbleiter-Chiplagen sind in einem oder mehreren zusätzlichen geschlossenen Fenstern des Interposer wie beschrieben in Verbindung mit den 4A und 4B angeordnet. Bei einer speziellen solchen Ausführungsform überlappt die obere Halbleiter-Chiplage vollständig die untere Halbleiter-Chiplage sowie die eine oder die mehreren zusätzlichen unteren Halbleiter-Chiplagen, wie es auch in Verbindung mit den 4A und 4B beschrieben wird.
  • Bei einer weiteren solchen Ausführungsform ist die untere Halbleiter-Chiplage in einem offenen Fenster des Interposer wie beschrieben in Verbindung mit den 5A und 5B angeordnet. Bei einer speziellen solchen Ausführungsform überlappt die obere Halbleiter-Chiplage die untere Halbleiter-Chiplage nur teilweise, wie es auch in Verbindung mit den 5A und 5B beschrieben wird.
  • Bei einer weiteren solchen Ausführungsform sind eine oder mehrere zusätzliche obere Halbleiter-Chiplagen eingeschlossen. Die eine oder die mehreren zusätzlichen oberen Halbleiter-Chiplagen sind über dem Substrat in einer gleichen Fläche wie die obere Halbleiter-Chiplage angeordnet und mit dem Interposer wie beschrieben in Verbindung mit den 6A und 6B verbunden. Bei einer speziellen solchen Ausführungsform überlappt die obere Halbleiter-Chiplage vollständig die untere Halbleiter-Chiplage, wie es auch in Verbindung mit den 6A und 6B beschrieben wird.
  • Bei einer weiteren solchen Ausführungsform besteht der Interposer aus zwei oder mehr diskreten Einheiten. Die untere Halbleiter-Chiplage ist in einem geschlossenen Fenster der zwei oder mehr diskreten Einheiten des Interposer wie beschrieben in Verbindung mit den 7A und 7B angeordnet. Bei einer speziellen solchen Ausführungsform überlappt die obere Halbleiter-Chiplage vollständig die untere Halbleiter-Chiplage, wie es auch in Verbindung mit den 7A und 7B beschrieben wird.
  • Bei einer weiteren Ausführungsform schließt ein Halbleitergehäuse ein Substrat ein. Eine obere Halbleiter-Chiplage ist über dem Substrat angeordnet. Ein Interposer ist zwischen dem Substrat und der oberen Halbleiter-Chiplage angeordnet und mit diesen verbunden. Eine untere Halbleiter-Chiplage ist in einer gleichen Fläche wie der Interposer angeordnet und mit der oberen Halbleiter-Chiplage verbunden. Bei einer solchen Ausführungsform ist die untere Halbleiter-Chiplage neben dem, aber nicht innerhalb vom, Interposer wie beschrieben in Verbindung mit den 8A und 8B angeordnet. Bei einer speziellen solchen Ausführungsform überlappt die obere Halbleiter-Chiplage die untere Halbleiter-Chiplage nur teilweise, wie es auch in Verbindung mit den 8A und 8B beschrieben wird.
  • Mit erneuter Bezugnahme auf die obige Vielzahl von Chiplagen-Paarungen weist bei einer Ausführungsform die untere Halbleiter-Chiplage keine TSVs auf und ist nicht direkt mit dem Substrat verbunden. Bei einer Ausführungsform steht eine aktive Seite der unteren Halbleiter-Chiplage einer aktiven Seite der oberen Halbleiter-Chiplage gegenüber und zeigt weg vom Substrat. Bei einer weiteren Ausführungsform weist die untere Halbleiter-Chiplage TSVs auf und ist direkt mit dem Substrat verbunden. Bei einer Ausführungsform zeigt eine aktive Seite der unteren Halbleiter-Chiplage weg von einer aktiven Seite der oberen Halbleiter-Chiplage und zum Substrat.
  • Bei einem zweiten Beispiel veranschaulicht 10 einen Prozessablauf 1000 für ein weiteres Verfahren der Herstellung eines integrierten 3D-Schaltungspakets mit einem Fensterinterposer gemäß einer Ausführungsform der vorliegenden Erfindung.
  • Unter Bezugnahme auf Prozessablauf 1000 von 10 schließt ein oberer Chiplage-1002-Teil des Ablaufs das Bereitstellen einer oberen Chiplage in einem Tape-and-Reel-Format ein, 1010. Ein unterer Chiplage-1004-Teil des Ablaufs schließt das Bereitstellen einer unteren Chiplage in einem Tape-and-Reel-Format ein, 1012. Thermokompressionsbonding (TCB) wird dann verwendet, um die untere Chiplage auf der oberen Chiplage zu stapeln, 1014. Ein Fensterinterposer-1006-Teil des Ablaufs kann das Bereitstellen eines Interposer mit einem Fenster und möglicherweise mit TSVs, MLI-Kontakthügeln und FLI-Pads einschließen. Bei 1016 wird ein Interposer (wie ein Silikoninterposer) mit TSV und Umverteilungsschicht (RDL) von einem Handling-Wafer entbondet und auf einem Dicing-Tape aufgebracht. Laser und/oder Wasserstrahlschneiden kann verwendet werden, um ein Fenster bereitzustellen. Ein Gehäusesubstrat-1008-Teil des Ablaufs schließt das Bereitstellen eines Gehäusesubstrates ein, wie beispielsweise auf einem Tray wie in 1018. Bei 1020 wird der Fensterinterposer von 1016 (z. B. durch TCB oder CAM/CUF) mit dem Substrat verbunden. Bei 1022 wird der Stapel von 1014 mit der Kombination aus Interposer/Substrat (von 1020) verbunden, wie beispielsweise durch TCB oder CAM und/oder CUF. Deshalb wird unter weiterer Bezugnahme auf Ablauf 1000, zuerst MLI gebildet. Es ist selbstverständlich, dass die untere Chiplage MLI-Kontakthügel aufweisen kann oder auch nicht. Zusätzlich kann der Fensterinterposer aus mehreren Teilen bestehen. Außerdem kann eine zusätzliche Chiplage in der Paarung eingeschlossen werden.
  • Viele andere Optionen können verwendet werden, um Chiplagen-Paarungen mit dem Fensterinterposer für das Packaging zusammenzufügen und zu WIP. Optimale Optionen können von gewünschten dimensionalen Merkmalen wie relative Chipgrößen für den Stapel, die Überhanggröße, Verfahrenswiederverwendung usw. abhängen.
  • In Bezug auf wenigstens einige der hier beschriebenen Ausführungsformen schließt das Wärmemanagement der oberen Chiplage die Verwendung von Merkmalen wie z. B., aber nicht beschränkt auf, einen Kühlkörper oder einen integrierten Wärmespreizer (HIS) ein, der direkt an der Rückseite der oberen Chiplage angebracht ist. Hier beschriebene Ausführungsformen können 3D-IC-Packaging ermöglichen ohne eine TSV in der aktiven Chiplage zu erfordern. Des Weiteren können traditionelle Vorteile eines Silikoninterposer aufrechterhalten werden.
  • Bei einer Ausführungsform erfolgt eine FLI-Teilungstransformation zu einer loseren MLI-Teilung zugunsten eines Packaging und einer Montagetechnik mit niedrigeren Kosten. Bei einer Ausführungsform sind passive Bauelemente (z. B. Kondensatoren, Widerstände oder Induktoren) in den Interposer konstruiert. Bei einer Ausführungsform wird ein Abkoppeln (d. h., Schutz) des Zwischenschicht-Dielektrikums (ILD) der aktiven Chiplage von der vom Gehäuse (z. B. MLI) bewirkten Beanspruchung erreicht. Bei einer alternativen Ausführungsform wird jedoch, eine andere aktive Chiplage mit TSV und MLI-Kontakthügeln anstelle des Interposer verwendet.
  • Bei einer Ausführungsform ist die FLI-Kontakthügelteilung für die untere Chiplage und den Fensterinterposer unterschiedlich, beispielsweise wird eine feinere Teilung für die untere Chiplage-/obere Chiplage-FLI (z. B. ca. 40 Mikron Teilung) für eine hohe Bandbreite verwendet und eine losere Teilung für den Fensterinterposer/die obere Chiplage-FLI verwendet (z. B. ca. 90 Mikron Teilung) für den erwarteten größeren Bereich für die FLI. Bei einer solchen Ausführungsform schafft diese Herangehensweise eine bimodale Kontakthügelhöhenverteilung auf der oberen Chiplage. Jedoch kann die bimodale Kontakthügelhöhenverteilung beherrschbar sein, da die untere Chiplage und der Fensterinterposer unabhängig voneinander an der entsprechenden oberen Chiplage angebracht sind. Bei einer speziellen solchen Ausführungsform wird Lötzinn auf der Chiplage für die obere Chiplagen- oder die untere Chiplagen-/Fensterinterposer-Schicht verwendet. Bei einer Ausführungsform schließen die FLI-Unterfüllungsoptionen ein, sind aber nicht beschränkt auf, (a) WLUF auf der oberen Chiplage, (b) Fensterinterposer und untere Chiplage EF-TCB, (c) Kupferunterfüllung (CUF) oder (d) MUF.
  • Eine oder mehrere hier beschriebene Ausführungsformen können das Stapeln von verschiedenen Speichern mit hoher Bandbreite wie JEDEC Wide-I/O-Speicher, verschiedene andere kleine Geräte unter der CPU (oder was das betrifft jede andere Logikchiplage) ermöglichen. Des Weiteren hilft bei einer Ausführungsform die Verwendung des Silikoninterposer beim Reduzieren der Chipgröße und der Gehäusekosten. Bei einer Ausführungsform werden bezüglich der Einbindung eines Silikoninterposer, eines Logikchips mit I/O-Zahlwachstum aufgrund von Speicherbandbreite und/oder aufgrund von neuen Merkmalen wie bei SoC berücksichtigt. Wenn die Logikchipgröße zugunsten niedriger Kosten klien bleibt, kann eine höhere I/O-Kontakthügeldichte erforderlich sein, was eine feinere Kontakthügelteilung und feinere Merkmale (z. B. Leitung/Raum/Via usw.) auf dem Gehäusesubstrat erfordert und höhere Gehäusekosten bewirkt. Indem ein Silikoninterposer bei einer Ausführungsform verwendet wird, werden niedrigere Produktkosten durch das Ermöglichen von Chiplagenverkleinerung und kostengünstigeren Substraten erreicht.
  • Eine oder mehrere Ausführungsformen der vorliegenden Erfindung stellen 3D-IC-☐Stapelung wie eine kostengünstige CPU- und Speicher-Stapelung bereit, um eine hohe Produktleistung bei niedrigem Strom zu erreichen. Bei einer Ausführungsform wird das Stapeln einer CPU und eines eDRAM ohne TSV auf der aktiven Chiplage ermöglicht und unterstützt beim Erzielen von niedrigeren Kosten. Bei einer Ausführungsform wird ein Silikoninterposer verwendet, um eine hohe I/O-Dichte auf einer Logikchiplage zu bewerkstelligen. Ähnlich können sich Ausführungsformen an 3D-IC-Stapelungsarbeiten richten, um Speicher bei CPU/GPU hinzuzufügen. Bei einer Ausführungsform ist ein Interposer mit einem 3D-IC auf eine kostengünstige Art und Weise kombiniert und 3D-Stapelung der aktiven Chiplage unter Verwendung eines Silikoninterposers, ohne eine TSV in einer aktiven Chiplage aufzuweisen, ermöglicht.
  • 11 ist ein Schema eines Computersystems 1100 gemäß einer Ausführungsform der vorliegenden Erfindung. Das Computersystem 1100 (das auch als die Elektronik 1100 bezeichnet wird) kann wie dargestellt integrierte 3D-Schaltungspakete mit einem Fensterinterposer gemäß irgendeiner der mehreren offenbarten Ausführungsformen und ihrer Entsprechungen, wie in dieser Offenbarung dargelegt, verkörpern. Das Computersystem 1100 kann ein mobiles Gerät wie ein Netbook-Computer sein. Das Computersystem 1100 kann ein mobiles Gerät wie ein drahtloses Smartphone sein. Das Computersystem 1100 kann ein Desktop-Computer sein. Das Computersystem 1100 kann ein Handlesegerät sein.
  • Bei einer Ausführungsform ist das elektronische System 1100 ein Computersystem, das einen Systembus 1120 einschließt, um die verschiedenen Komponenten des elektronischen Systems 1100 elektrisch zu koppeln. Der Systembus 1120 ist ein einzelner Bus oder jede Kombination aus Bussen, gemäß verschiedener Ausführungsformen. Das elektronische System 1100 beinhaltet eine Spannungsquelle 1130, die Strom an die integrierte Schaltung 1110 bereitstellt. Bei einigen Ausführungsformen liefert die Spannungsquelle 1130 Strom über den Systembus 1120 an die integrierte Schaltung 1110.
  • Die integrierte Schaltung 1110 ist elektrisch mit dem Systembus 1120 gekoppelt und beinhaltet jegliche Schaltung oder Kombination aus Schaltungen, gemäß einer Ausführungsform. Bei einer Ausführungsform beinhaltet die integrierte Schaltung 1110 einen Prozessor 1112, der jede Art von Prozessor sein kann. Wie hierin verwendet, kann der Prozessor 1112 jede Art von Schaltung bedeuten, wie z. B., aber nicht beschränkt auf, ein Mikroprozessor, ein Mikrocontroller, ein Grafikprozessor, ein digitaler Signalprozessor oder ein anderer Prozessor. Bei einer Ausführungsform ist der Prozessor 1112 ein integriertes 3D-Schaltungspaket mit einem hier offenbarten Fensterinterposer. Bei einer Ausführungsform sind SRAM-Ausführungsformen in Speicher-Caches des Prozessors zu finden. Andere Arten von Schaltungen, die in der integrierten Schaltung 1110 beinhaltet sein können, sind eine kundenspezifische Schaltung oder eine anwendungsspezifische integrierte Schaltung (ASIC) wie eine Kommunikationsschaltung 1114 für die Verwendung in drahtlosen Geräten wie Mobiltelefonen, Smartphones, Pagern, tragbaren Computer, Funksprechgeräten und ähnlichen elektronischen Systemen. Bei einer Ausführungsform beinhaltet der Prozessor 1110 Speicher auf der Chiplage 1116 wie statischer Direktzugriffspeicher (SRAM). Bei einer Ausführungsform beinhaltet der Prozessor 1110 eingebetteten Speicher auf der Chiplage 1116, wie z. B. eingebetteten dynamischen Direktzugriffspeicher (eDRAM).
  • Bei einer Ausführungsform wird die integrierte Schaltung 1110 von einer nachfolgenden integrierten Schaltung 1111 ergänzt. Nützliche Ausführungsformen schließen einen Doppelprozessor 1113 und eine doppelte Kommunikationsschaltung 1115 und doppelten Speicher auf der Chiplage 1117 wie SRAM ein. Bei einer Ausführungsform schließt die doppelte integrierte Schaltung 1110 eingebetteten Speicher auf der Chiplage 1117 wie eDRAM ein.
  • Bei einer Ausführungsform beinhaltet das elektronische System 1100 ebenfalls einen externen Speicher 1140, der wiederum ein oder mehrere Speicherelemente beinhalten kann, die für die bestimmte Anwendung geeignet sind, wie ein Hauptspeicher 1142 in Form eines RAM oder eine oder mehrere Festplatten 1144 und/oder eine oder mehrere Festplatten, die entfernbare Medien 1146 handhaben, wie z. B. Disketten, CDs (compact disks), DVDs (digital variable disks), Flash-Speicher und andere entfernbare Medien, die aus dem Stand der Technik bekannt sind. Der externe Speicher 1140 kann auch eingebetteter Speicher 1148 wie in einem integrierten 3D-Schaltungspaket mit einem Fensterinterposer gemäß einer Ausführungsform sein.
  • Bei einer Ausführungsform beinhaltet das elektronische System 1100 ebenfalls ein Display-Gerät 1150 und einen Audio-Ausgang 1160. Bei einer Ausführungsform schließt die Elektronik 1100 ein Eingabegerät wie einen Controller 1170 ein, der eine Tastatur, Maus, ein Trackball, Gamecontroller, Mikrofon, Spracherkennungsgerät oder jedes andere Eingabegerät, das Informationen in die Elektronik 1100 eingibt, sein kann. Bei einer Ausführungsform ist ein Eingabegerät 1170 eine Kamera. Bei einer Ausführungsform ist ein Eingabegerät 1170 ein digitales Tonaufnahmegerät. Bei einer Ausführungsform ist ein Eingabegerät 1170 eine Kamera und ein digitales Tonaufnahmegerät.
  • Wie hier gezeigt kann die integrierte Schaltung 1110 in eine Anzahl von unterschiedlichen Ausführungsformen implementiert werden, einschließlich eines integrierten 3D-Schaltungspakets mit einem Fensterinterposer gemäß irgendeiner der mehreren offenbarten Ausführungsformen und ihrer Entsprechungen, einer Elektronik, eines Computersystems, eines oder mehrerer Verfahren zur Herstellung einer integrierten Schaltung und einer oder mehrer Verfahren zur Herstellung einer elektronischen Baugruppe, die ein integriertes 3D-Schaltungspaket mit einem Fensterinterposer gemäß irgendeiner der mehreren offenbarten Ausführungsformen wie sie hier beschrieben werden in den verschiedenen Ausführungsformen und ihren auf dem Fachgebiet anerkannten Entsprechungen. Die Elemente, Materialien, Geometrien, Abmessungen und die Abfolge von Operationen können alle variiert werden, um sie speziellen I/O-Kopplungsanforderungen anzupassen, einschließlich Array-Kontaktzählung, Array-Kontaktanordnung für eine mikroelektronische Chiplage, die in einem Prozessor-Montagesubstrat gemäß irgendeiner der mehreren offenbarten Ausführungsformen von integrierten 3D-Schaltungspaketen mit einem Fensterinterposer und ihren Entsprechungen eingebettet ist.
  • Somit wurden integrierte 3D-Schaltungspakete mit Fensterinterposern und Verfahren, um solche Halbleitergehäuse zu bilden, offenbart. Bei einer Ausführungsform schließt ein Halbleitergehäuse ein Substrat ein. Eine obere Halbleiter-Chiplage ist über dem Substrat angeordnet. Ein Interposer, der ein Fenster aufweist, ist zwischen dem Substrat und der oberen Halbleiter-Chiplage angeordnet und mit diesen verbunden. Eine untere Halbleiter-Chiplage ist im Fenster des Interposers angeordnet und mit der oberen Halbleiter-Chiplage verbunden. Bei einer weiteren Ausführungsform schließt ein Halbleitergehäuse ein Substrat ein. Eine obere Halbleiter-Chiplage ist über dem Substrat angeordnet. Ein Interposer ist zwischen dem Substrat und der oberen Halbleiter-Chiplage angeordnet und mit diesen verbunden. Eine untere Halbleiter-Chiplage ist in einer gleichen Fläche wie der Interposer angeordnet und mit der oberen Halbleiter-Chiplage verbunden.

Claims (30)

  1. Halbleitergehäuse, umfassend: ein Substrat; eine obere Halbleiter-Chiplage, angeordnet über dem Substrat; ein Interposer, der ein Fenster aufweist, wobei der Interposer, dazwischen angeordnet und mit dem Substrat und der oberen Halbleiter-Chiplage verbunden ist; und eine untere Halbleiter-Chiplage, die im Fenster des Interposers angeordnet und mit der oberen Halbleiter-Chiplage verbunden ist.
  2. Halbleitergehäuse nach Anspruch 1, wobei die untere Halbleiter-Chiplage keine Through Silicon Vias (TSVs) umfasst und nicht direkt mit dem Substrat verbunden ist.
  3. Halbleitergehäuse nach Anspruch 1, wobei eine aktive Seite der unteren Halbleiter-Chiplage einer aktiven Seite der oberen Halbleiter-Chiplage gegenübersteht und vom Substrat weg zeigt.
  4. Halbleitergehäuse nach Anspruch 1, wobei die untere Halbleiter-Chiplage Through Silicon Vias (TSVs) umfasst und direkt mit dem Substrat verbunden ist.
  5. Halbleitergehäuse nach Anspruch 1, wobei eine aktive Seite der unteren Halbleiter-Chiplage von einer aktiven Seite der oberen Halbleiter-Chiplage weg und zum Substrat zeigt.
  6. Halbleitergehäuse nach Anspruch 1, wobei die untere Halbleiter-Chiplage in einem geschlossenen Fenster des Interposer angeordnet ist.
  7. Halbleitergehäuse nach Anspruch 6, wobei die obere Halbleiter-Chiplage vollständig die untere Halbleiter-Chiplage überlappt.
  8. Halbleitergehäuse nach Anspruch 6, weiter umfassend eine oder mehrere zusätzliche untere Halbleiter-Chiplagen, wobei die eine oder die mehreren zusätzlichen unteren Halbleiter-Chiplagen in einem oder mehreren zusätzlichen geschlossenen Fenstern des Interposer angeordnet sind.
  9. Halbleitergehäuse nach Anspruch 8, wobei die obere Halbleiter-Chiplage die untere Halbleiter-Chiplage sowie die eine oder die mehreren zusätzlichen unteren Halbleiter-Chiplagen vollständig überlappt.
  10. Halbleitergehäuse nach Anspruch 1, wobei die untere Halbleiter-Chiplage in einem offenen Fenster des Interposer angeordnet ist.
  11. Halbleitergehäuse nach Anspruch 10, wobei die obere Halbleiter-Chiplage nur teilweise die untere Halbleiter-Chiplage überlappt.
  12. Halbleitergehäuse nach Anspruch 1, weiter umfassend eine oder mehrere zusätzliche obere Halbleiter-Chiplagen, wobei die eine oder die mehreren zusätzlichen oberen Halbleiter-Chiplagen über dem Substrat in einer gleichen Fläche wie die obere Halbleiter-Chiplage und verbunden mit dem Interposer angeordnet sind.
  13. Halbleitergehäuse nach Anspruch 12, wobei die obere Halbleiter-Chiplage vollständig die untere Halbleiter-Chiplage überlappt.
  14. Halbleitergehäuse nach Anspruch 1, wobei der Interposer zwei oder mehr diskrete Einheiten umfasst und wobei die untere Halbleiter-Chiplage in einem geschlossenen Fenster der zwei oder mehr diskreten Einheiten des Interposer angeordnet ist.
  15. Halbleitergehäuse nach Anspruch 14, wobei die obere Halbleiter-Chiplage vollständig die untere Halbleiter-Chiplage überlappt.
  16. Halbleitergehäuse, umfassend: ein Substrat; eine obere Halbleiter-Chiplage, angeordnet über dem Substrat; ein Interposer, der zwischen dem Substrat und der oberen Halbleiter-Chiplage angeordnet und mit diesen verbunden ist; und eine untere Halbleiter-Chiplage, die in einer gleichen Fläche wie der Interposer angeordnet und mit der oberen Halbleiter-Chiplage verbunden ist.
  17. Halbleitergehäuse nach Anspruch 16, wobei die untere Halbleiter-Chiplage neben dem, aber nicht innerhalb vom, Interposer angeordnet ist.
  18. Halbleitergehäuse nach Anspruch 16, wobei die obere Halbleiter-Chiplage nur teilweise die untere Halbleiter-Chiplage überlappt.
  19. Halbleitergehäuse nach Anspruch 16, wobei die untere Halbleiter-Chiplage keine Through Silicon Vias (TSVs) umfasst und nicht direkt mit dem Substrat verbunden ist.
  20. Halbleitergehäuse nach Anspruch 16, wobei eine aktive Seite der unteren Halbleiter-Chiplage einer aktiven Seite der oberen Halbleiter-Chiplage gegenübersteht und vom Substrat weg zeigt.
  21. Halbleitergehäuse nach Anspruch 16, wobei die untere Halbleiter-Chiplage Through Silicon Vias (TSVs) umfasst und direkt mit dem Substrat verbunden ist.
  22. Halbleitergehäuse nach Anspruch 16, wobei eine aktive Seite der unteren Halbleiter-Chiplage von einer aktiven Seite der oberen Halbleiter-Chiplage weg und zum Substrat zeigt.
  23. Halbleiter-Chiplagen-Paarung, umfassend: eine obere Halbleiter-Chiplage; ein Interposer, angeordnet unter und verbunden mit der oberen Halbleiter-Chiplage; und eine untere Halbleiter-Chiplage, die in einer gleichen Fläche wie der Interposer angeordnet und mit der oberen Halbleiter-Chiplage verbunden ist.
  24. Halbleiter-Chiplagen-Paarung nach Anspruch 23, wobei die untere Halbleiter-Chiplage in einem geschlossenen Fenster des Interposer angeordnet ist.
  25. Halbleiter-Chiplagen-Paarung nach Anspruch 24, weiter umfassend eine oder mehrere zusätzliche untere Halbleiter-Chiplagen, wobei die eine oder die mehreren zusätzlichen unteren Halbleiter-Chiplagen in einem oder mehreren zusätzlichen geschlossenen Fenstern des Interposer angeordnet sind.
  26. Halbleiter-Chiplagen-Paarung nach Anspruch 23, wobei die untere Halbleiter-Chiplage in einem offenen Fenster des Interposer angeordnet ist.
  27. Halbleiter-Chiplagen-Paarung nach Anspruch 23, weiter umfassend eine oder mehrere zusätzliche obere Halbleiter-Chiplagen, wobei die eine oder die mehreren zusätzlichen oberen Halbleiter-Chiplagen in einer gleichen Fläche wie die obere Halbleiter-Chiplage angeordnet und mit dem Interposer verbunden sind.
  28. Halbleiter-Chiplagen-Paarung nach Anspruch 23, wobei der Interposer zwei oder mehr diskrete Einheiten umfasst, und wobei die untere Halbleiter-Chiplage in einem geschlossenen Fenster der zwei oder mehr diskreten Einheiten des Interposer angeordnet ist.
  29. Halbleiter-Chiplagen-Paarung nach Anspruch 23, wobei die untere Halbleiter-Chiplage neben dem, aber nicht innerhalb vom, Interposer angeordnet ist.
  30. Halbleiter-Chiplagen-Paarung nach Anspruch 23, wobei die untere Halbleiter-Chiplage keine Through Silicon Vias (TSVs) umfasst und, wobei eine aktive Seite der unteren Halbleiter-Chiplage einer aktiven Seite der oberen Halbleiter-Chiplage gegenübersteht.
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