DE102011055013A1 - Halbleitergehäuse und Verfahren zum Herstellen derselben - Google Patents

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Eun-Kyoung CHOI
SeYoung JEONG
Kwang-chul Choi
Tae Hong Min
Chungsun Lee
Jung-Hwan Kim
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Samsung Electronics Co Ltd
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    • H01L2924/1815—Shape
    • H01L2924/1816—Exposing the passive side of the semiconductor or solid-state body
    • H01L2924/18161—Exposing the passive side of the semiconductor or solid-state body of a flip chip

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Abstract

Bereitgestellt werden ein Halbleitergehäuse und ein Verfahren zur Herstellung desselben. Gemäß einer Ausführungsform wird zur Herstellung eines Halbleitergehäuses ein Wafer mit darin hergestellten Halbleiterchips bereitgestellt. Eine Wärmesenkeschicht wird auf dem Wafer ausgebildet. Die Wärmesenkeschicht kontaktiert obere Oberflächen der Halbleiterchips. Danach wird die Vielzahl der Halbleiterchips von dem Wafer vereinzelt.

Description

  • BEZUGNAHME AUF ENTSPRECHENDE ANMELDUNGEN
  • Diese nicht-vorläufige US-Patentanmeldung beansprucht nach §119 35USC die Priorität der koreanischen Patentanmeldung Nr. 10-2010-0139991 , angemeldet am 31. Dezember 2010, wobei hierbei durch Bezugnahme auf den gesamten Inhalt Bezug genommen wird.
  • HINTERGRUND
  • Die vorliegende Offenbarung bezieht sich auf einen Halbleiter, insbesondere auf ein Halbleitergehäuse und ein Verfahren zur Herstellung desselben.
  • Integrierte Halbleiterschaltungsgehäusetechnologien werden ständig weiterentwickelt, um die Anforderungen an die Miniaturisierung der Halbleitergehäuse und an die hohe Montagezuverlässigkeit zu erfüllen. Insbesondere ist die Verbesserung der Effizienz der Montageprozesse und der mechanischen und elektrischen Zuverlässigkeit nach dem Montieren ein wichtiges Ziel der Halbleiterindustrie geworden. Ohne geeignete Behandlung kann eine übermäßige Wärmeerzeugung aufgrund des hohen Leistungsverbrauchs während des Betriebs der Halbleitervorrichtung die Zuverlässigkeit des Halbleitergehäuses verschlechtern.
  • ZUSAMMENFASSUNG
  • Die vorliegende Beschreibung zeigt ein Halbleitergehäuse mit verbesserter Zuverlässigkeit und ein Verfahren zur Herstellung desselben.
  • Gemäß einer Ausführungsform umfasst ein Verfahren zur Herstellung eines Halbleitergehäuses: Bereitstellen eines Wafers mit Halbleiterchips; Ausbilden einer Wärmesenkeschicht über dem Wafer, wobei die Wärmesenkeschicht die oberen Oberflächen der Halbleiterchips kontaktiert; und danach Vereinzeln der Vielzahl an Halbleiterchips von dem Wafer.
  • KURZE BESCHREIBUNG DER FIGUREN
  • Die beiliegenden Figuren dienen zum besseren Verständnis des erfindungsgemäßen Konzepts und sind eingegliedert in und bilden einen Teil dieser Beschreibung. Die Figuren zeigen beispielhafte Ausführungsformen des erfindungsgemäßen Konzepts und dienen zusammen mit der Beschreibung dazu, die Prinzipien des erfindungsgemäßen Konzepts zu erklären. In den Figuren zeigen:
  • 1A bis 1K Querschnitte, die ein Verfahren zur Herstellung eines Halbleitergehäuses gemäß einer Ausführungsform des erfindungsgemäßen Konzepts darstellen;
  • 1L eine perspektivische Ansicht einer Wärmesenkeschicht in einem Verfahren zur Herstellung eines Halbleitergehäuses gemäß einer Ausführungsform des erfindungsgemäßen Konzepts;
  • 1M ein Ablaufdiagramm, das ein Verfahren zum Herstellen eines Halbleitergehäuses gemäß einer Ausführungsform des erfindungsgemäßen Konzepts darstellt;
  • 1N einen Querschnitt, der ein Verfahren zum Herstellen eines Halbleitergehäuses gemäß einer Ausführungsform des erfindungsgemäßen Konzepts darstellt;
  • 2A bis 2F Querschnittsansichten, die ein Verfahren zur Herstellung eines Halbleitergehäuses gemäß einer weiteren Ausführungsform des erfindungsgemäßen Konzepts darstellen;
  • 2G und 2H perspektivische Ansichten von Wärmesenkeschichten in einem Verfahren zur Herstellung eines Halbleitergehäuses gemäß einer weiteren Ausführungsform des erfindungsgemäßen Konzepts;
  • 3A bis 3E Querschnittsansichten, die ein Verfahren zum Herstellen eines Halbleitergehäuses gemäß einer weiteren Ausführungsform des erfindungsgemäßen Konzepts darstellen;
  • 4A bis 4G Querschnittsansichten, die ein Verfahren zur Herstellung eines Halbleitergehäuses gemäß einer Ausführungsform des erfindungsgemäßen Konzepts darstellen;
  • 5A bis 5E Querschnittsansichten, die ein Verfahren zur Herstellung eines Halbleitergehäuses gemäß einer weiteren Ausführungsform des erfindungsgemäßen Konzepts darstellen;
  • 6A ein Blockdiagramm, das eine Speicherkarte mit einem Halbleitergehäuse gemäß einer oder mehrerer Ausführungsformen des erfindungsgemäßen Konzepts darstellt; und
  • 6B ein Blockdiagramm, das ein Informationsverarbeitungssystem mit einem Halbleitergehäuse gemäß einer oder mehrerer der Ausführungsformen des erfindungsgemäßen Konzepts darstellt; und
  • 6C ein Blockdiagramm einer Speicherkarte gemäß einer Ausführungsform des erfindungsgemäßen Konzepts.
  • DETAILLIERTE BESCHREIBUNG DER AUSFÜHRUNGSFORMEN
  • Die im Folgenden beschriebenen beispielhaften Ausführungsformen des erfindungsgemäßen Konzepts werden im Detail in Bezug auf die beiliegenden Figuren beschrieben.
  • Beispielhafte Ausführungsformen des erfindungsgemäßen Konzepts werden weiter unten detaillierter, unter Bezugnahme auf die beiliegenden Figuren, beschrieben. Das erfindungsgemäße Konzept kann dennoch auf verschiedene Arten verwirklicht werden und darf daher nicht als auf die im Folgenden beschriebenen Ausführungsformen beschränkt angesehen werden. Vielmehr werden diese Ausführungsformen bereitgestellt, damit die Beschreibung sorgfältig und komplett ist, und um den Umfang des erfindungsgemäßen Konzepts dem Fachmann vollständig zugänglich zu machen.
  • Die in der vorliegenden Beschreibung genutzten Ausdrücke werden vor allem verwendet, um spezielle Ausführungsformen zu beschreiben und sind nicht dazu bestimmt das erfindungsgemäße Konzept zu beschränken. Ein in Einzahl genutzter Ausdruck umfasst auch den Ausdruck im Plural, es sei denn, er hätte im Zusammenhang eine klar andere Bedeutung. Es ist klar, dass in der vorliegenden Beschreibung Ausdrücke wie ”beinhalten” oder ”haben” usw. beabsichtigen, das Vorhandensein von Elementen, Anzahl, Schritten, Abläufen, Komponenten, Teilen, oder Kombinationen davon die in der Beschreibung offenbart sind aufzuzeigen, und dass es nicht beabsichtigt ist die Möglichkeit auszuschließen, dass ein oder mehrere andere Elemente, Anzahlen, Schritte, Abläufe, Komponenten, Teile oder Kombinationen davon vorhanden sein können oder ergänzt werden können.
  • Anders definiert haben alle Ausdrücke (inklusive der technischen und wissenschaftlichen Ausdrücke), die hier genutzt werden, die Bedeutung wie sie auch der Durchschnittsfachmann auf dem Gebiet des erfindungsgemäßen Konzeptes versteht. Es ist außerdem klar, dass Ausdrücke, wie sie in gebräuchlichen Wörterbüchern genutzt werden, entsprechend ihrer Bedeutung, die mit ihrer Bedeutung im Zusammenhang zum Stand der Technik konsistent sind, interpretiert werden sollen und nicht in einem idealisierten und überformalen Sinn, es sei denn es ist ausdrücklich so definiert.
  • <Ausführungsform 1>
  • 1A bis 1K zeigen Querschnittsansichten die ein Verfahren zur Herstellung eines Halbleitergehäuses gemäß einer Ausführungsform des erfindungsgemäßen Konzepts darstellen. 1L ist eine perspektivische Ansicht einer Wärmesenkeschicht in einem Verfahren zur Herstellung eines Halbleitergehäuses gemäß einer weiteren Ausführungsform des erfindungsgemäßen Konzepts.
  • Bezug nehmend auf 1A, wird ein zweiter Halbleiterchip 200 auf einen ersten Halbleiterchip 100 gestapelt. Ein Träger 90 wird bereitgestellt, um den ersten und zweiten Halbleiterchip 100 und 200 leicht bearbeiten zu können und um ein Durchbiegen und/oder Beschädigung zu vermeiden. Gemäß einem Beispiel kann der erste Halbleiterchip 100 auf den Träger 90 mittels einer dazwischen liegenden Haftschicht 95 befestigt sein und der zweite Halbleiterchip 200 kann auf dem ersten Halbleiterchip 100 gestapelt sein. Der Träger 90 kann Silizium, Metall, Glass oder ähnliches sein.
  • Der erste Halbleiterchip 100 und der zweite Halbleiterchip 200 können gleich oder verschiedene Chips sein. Gemäß einem Beispiel kann der erste Halbleiterchip 100 ein Logikchip sein, und der zweite Halbleiterchip 200 kann ein Speicherchip sein oder umgekehrt.
  • Der erste Halbleiterchip 100 kann auch ein nicht vereinzelter Halbleiterchip in einem Wafer sein, z. B. auf einem Wafer-Level. Auf die Halbleiterchips 100 wird daher als auf Wafer-Level Bezug genommen, wenn die Halbleiterchips vor dem Vereinzeln in dem Wafer umfasst sind. Andererseits wird auf die zweiten Halbleiterchips 200 als auf Chip-Level Bezug genommen, beispielsweise sind die zweiten Halbleiterchips 200 ein vereinzelter Halbleiterchip oder Rohchip. Gemäß einer Ausführungsform werden eine Vielzahl von Halbleiterchips 200 auf Chip-Level auf die ersten Halbleiterchips 100 auf Wafer-Level gestapelt. Falls der zweite Halbleiterchip 200 auf dem ersten Halbleiterchip 100 bereitgestellt wird, und vorher als known good die (KGD) ermittelt wurde, kann die Gesamtausbeute verbessert werden. Externe Verbindungsanschlüsse wie Lötkugeln 110 können auf dem ersten Halbleiterchip 100 bereitgestellt sein. Die Lötkugeln 110 können elektrisch die Logik und Speicherchips 100 und 200 mit einer elektrischen Vorrichtung, wie beispielsweise einem gedruckten Schaltungssubstrat 80 in 1J verbinden.
  • Der erste Halbleiterchip 100 und der zweite Halbleiterchip 200 können über leitfähige Puffer oder leitfähige Kugeln, wie beispielsweise Lötkugeln 210, elektrisch miteinander verbunden sein, wie sie später mit Bezugnahme auf 1B oder 1C beschrieben sind. Abhängig von der Anwendung kann eine Unterfüllungsschicht 250, welche die Lötkugel 210 umgibt, zwischen dem ersten Halbleiterchip 100 und dem zweiten Halbleiterchip 200 bereitgestellt werden, um die Lötverbindungszuverlässigkeit der Lötkugeln 210 zu verbessern.
  • Bezug nehmend auf 1B wird der erste Halbleiterchip 100 face up bereitgestellt, wobei eine aktive Oberfläche 100f mit einem Logikschaltkreis 100c nach oben zeigt und gegenüber eine inaktive Oberfläche 100b nach unten zeigt. Die Lötkugeln 110 können an der inaktiven Oberfläche 100b des ersten Halbleiterchips 100 angeordnet sein. Der erste Halbleiterchip 100 kann einen Durchgangskontakt 102, wie beispielsweise einen Durchsiliziumkontakt (TSV) zur elektrischen Verbindung der Lötkugel 110 mit dem Logikschaltkreis 100c umfassen. In 1B, ist der Durchgangskontakt 102 direkt mit dem Logikschaltkreis 100c verbunden. Es können jedoch auch zusätzliche leitfähige Muster zwischen dem Durchgangskontakt 102 und dem Logikschaltkreis 100c ausgebildet werden.
  • In einigen Ausführungsformen kann der erste Halbleiterchip 100 ein Verbindungsmuster 103, wie beispielsweise eine Metallverdrahtung, Durchgänge, und/oder Anschlusspads zum elektrischen Verbinden der Lötkugeln 210 mit der Logikschaltung 100c umfassen. Gemäß einer weiteren Ausführungsform kann der erste Halbleiterchip 100 auch face down bereitgestellt werden, wobei die aktive Oberfläche 100f dann nach unten und die inaktive Oberfläche 100b nach oben zeigt.
  • Der zweite Halbleiterchip 200 kann elektrisch mit dem ersten Halbleiterchip 100 auf verschiedene Verbindungsarten, wie beispielsweise Flip-Chip-Technologie, verbunden werden. Zum Beispiel kann der zweite Halbleiterchip 200 auf den ersten Halbleiterchip 100 gestapelt werden, wobei eine aktive Oberfläche 200f mit einem Speicherschaltkreis 200c auf dem zweiten Halbleiterchip 200 nach unten zeigt, um der aktiven Oberfläche 100f des ersten Halbleiterchips 100 gegenüberzuliegen und mit einer inaktiven Oberfläche 200b auf der anderen Seite nach oben zeigt. Da die Lötkugel 210, die elektrisch mit der Speicherschaltung 200c verbunden ist, mit dem Verbindungsmuster 103 des ersten Halbleiterchips 100 verbunden ist, sind der erste Halbleiterchip 100 und der zweite Halbleiterchip 200 elektrisch miteinander verbunden.
  • Bezug nehmend auf 1C kann der zweite Halbleiterchip 200 face up auf dem ersten Halbleiterchip 100 gestapelt sein, welcher entweder face up oder face down angeordnet ist. Zum Beispiel kann die aktive Oberfläche 200f nach oben zeigen und die inaktive Oberfläche 200b nach unten. Der zweite Halbleiterchip 200 kann ein Durchgangsloch 202, wie beispielsweise ein TSV enthalten, um die Speicherschaltung 200c elektrisch mit der Lötkugel 210 zu verbinden.
  • Bezug nehmend auf 1D kann auf der oberen Oberfläche 200s des zweiten Halbleiterchips 200 eine planarisierte Moldschicht 250 ausgebildet sein. Zum Beispiel kann die Moldschicht 300 (dargestellt durch eine unterbrochene Linie) mit einer ausreichenden Dicke, um den zweiten Halbleiterchip 200 zu bedecken, aus einem Ummantelungsmaterial, wie beispielsweise einer Epoxygießkomponente (EMC) ausgebildet sein. Die Moldschicht 300 kann mittels eines Druckgießverfahrens hergestellt sein, um die ersten und zweiten Halbleiterchips 100, 200 zu bedecken. Die Moldschicht 300 wird dann planarisiert bis eine obere Oberfläche 200s des zweiten Halbleiterchips 200 freigelegt ist, um eine planarisierte Moldschicht 350 auszubilden, die dann im Wesentlichen die gesamte obere Oberfläche 200s des zweiten Halbleiterchips 200 freilegt. Gemäß einiger Ausführungsformen können die Moldschicht 300 und die zweiten Halbleiterchips 200 gleichzeitig geschliffen werden, um die obersten Oberflächen der Vielzahl der zweiten Halbleiterchips 200 freizulegen.
  • Gemäß einiger Ausführungsformen wird die Moldschicht 300 planarisiert bis eine obere Oberfläche 200s des zweiten Halbleiterchips 200 freigelegt ist, so dass eine obere Oberfläche der planarisierten Moldschicht 350 im Wesentlichen coplanar mit der oberen Oberfläche 200s der zweiten Halbleiterchips 200 ist.
  • Um im Weiteren die Moldschicht 300 von der Moldschicht 350 in dieser Beschreibung zu unterscheiden, wird die Moldschicht 300 als Harzschicht bezeichnet. Eine obere Oberfläche der planarisierten Moldschicht 350 kann im Wesentlichen das gleiche Niveau wie die obere Oberfläche 200s des zweiten Halbleiterchips 200 wie beschrieben aufweisen. Die obere Oberfläche 200s kann die inaktive Oberfläche 200b sein, wenn der zweite Halbleiterchip 200, wie in 1B gezeigt, nach unten zeigt und kann die aktive Oberfläche 200f sein, wenn der zweite Halbleiterchip 200, wie in 1C gezeigt, nach oben zeigt. Gemäß dieser Ausführungsform kann der zweite Halbleiterchip 200 an den ersten Halbleiterchip 100 gebondet sein, z. B. flip-chip-gebondet und seine obere Oberfläche 200s kann die inaktive Oberfläche 200b sein.
  • Als weiteres Beispiel kann die obere Oberfläche 200s die aktive Oberfläche 200f sein, wenn der zweite Halbleiterchip 200 nach oben zeigt. Für den Fall, dass die Harzschicht 300 planarisiert wird, um die planarisierte Moldschicht 350 zu bilden, kann die aktive Oberfläche 200f (nicht gezeigt in 1D) durch eine Isolationsschicht geschützt sein, so dass die aktive Oberfläche 200f nicht beschädigt wird. Zusätzlich besteht die Möglichkeit, wenn die Harzschicht 300 ausgiebig poliert ist, dass die aktive Oberfläche 200f beschädigt wird. Um solch eine Beschädigung zu verhindern, kann die obere Oberfläche 200s zusätzlich eine Schutzschicht enthalten, um die aktive Oberfläche 200f vor Polierschäden zu schützen.
  • Mit Bezug auf 1E kann eine erste Metallschicht 410 und eine Maskenschicht 500 auf der ersten Metallschicht 410 ausgebildet werden. Die erste Metallschicht 410 kann als durchgehende Schicht über die gesamte Breite des Halbleiterchips 200 und die planarisierte Moldschicht 350 ausgebildet werden. Die Maskenschicht 500 kann mittels Beschichtungs- und Strukturierungsprozessen eines Photoresistmaterials als diskontinuierliche Schicht ausgebildet werden, wodurch eine Schicht erzeugt wird, die nicht den zweiten Halbleiterchip 200 bedeckt, aber einen Bereich der planarisierten Moldschicht 350 bedeckt. Das Maskenmuster 500 kann für einen effizienten Sägeprozess auf dem Wafer mit einer Ritzlinie 600 überlappen.
  • Die erste Metallschicht 410 kann als Sperrschicht aus den Materialien Ti, Cr, Ta, Ni, TiW oder Kombinationen davon oder Legierungen davon ausgebildet sein, um die Diffusion von Metallen, wie beispielsweise Kupfer, welche die elektrischen Eigenschaften der zweiten Halbleiterchips 200 verschlechtern, verhindern.
  • Nach dem Ausbilden des Maskenmusters 500 kann die zweite Metallschicht 420 ausgebildet werden, ohne die erste Metallschicht 410 auszubilden. In einigen Fällen wird die Bindungsstärke zwischen der zweiten Metallschicht 420 und dem Halbleiterchip 200 und zwischen der zweiten Metallschicht 420 und der planarisierten Moldschicht 350 schwächer, wodurch sich die zweite Metallschicht 420 ablösen kann. Da die erste Metallschicht 410 die Möglichkeit des Ablösens der zweiten Metallschicht 420 von dem zweiten Halbleiterchip 200 verringert, kann die erste Metallschicht 410 ausgebildet werden, bevor die zweite Metallschicht 420 ausgebildet wird.
  • Die erste Metallschicht 410 kann durch einen Beschichtungsprozess, chemische Gasphasenabscheidung, physikalische Gasphasenabscheidung, oder einer Soft-Lithografie-Technologie aus der Gruppe Schablonendruckprozess, Siebdruck, Tintendruckprozess, Einprägeprozess, oder Offset-Printprozess ausgewählt werden. Die erste Metallschicht 410 ist dünn, typischerweise mit einer Dicke von weniger als 1 μm, z. B. etwa 0,5 μm bis 1 μm. Die erste Metallschicht 410 kann als Einfachschichtstruktur als eine Metall-(z. B. Kupfer)-Diffusionssperrschicht ausgebildet sein. Als weiteres Beispiel kann die Metallschicht 410 als Vielfachschichtstruktur ausgebildet sein, wobei eine Keimschicht auf die Diffusionssperrschicht gestapelt ist.
  • Bezug nehmend auf 1F kann eine zweite Metallschicht 420 aus leitfähigem Material wie Kupfer oder Gold ausgebildet sein. Wenn die zweite Metallschicht 420 aus Kupfer ausgebildet ist, kann die zweite Metallschicht 420 durch Ausbilden einer Kupferkeimschicht und der nachfolgenden Ausbildung einer Kupferschicht unter Verwendung eines Beschichtungsprozesses beispielsweise Elektrofreies- oder Elektrobeschichten ausgebildet werden. Gemäß einiger Ausführungsformen kann zum Wire-Bonden oder um ein Lötkugelpad auszubilden, eine Schicht mit Au/Ni oder Ni zusätzlich auf der zweiten Metallschicht 420 ausgebildet werden. Die Schicht, die Au/Ni oder Ni umfasst, wird dort nicht benötigt, wo eine Umverteilungsschicht ausgebildet wird. Alternativ dazu kann die zweite Metallschicht 420 ausgebildet werden, indem eine Au-Keimschicht abgeschieden wird und nachfolgend eine Au-Schicht auf der Au-Keimschicht durch einen Beschichtungsprozess abgeschieden wird.
  • Gemäß einer Ausführungsform des erfindungsgemäßen Konzepts kann die zweite Metallschicht 420 durch Metallabscheidung über einen Dünnfilmabscheideprozess, wie beispielsweise physikalische Gasphasenabscheidungs-(PVD)-Techniken, chemische Gasphasenabscheidungs-(CVD)-Techniken, atomare Schichtabscheidungs-(ALD)-Techniken oder Soft-Lithografie-Technologien aus der Gruppe bestehend aus Schablonendruckprozess, Siebdruckprozess und Tintenstrahldruckprozess, Einprägeprozess und Offsetdruckprozess ausgebildet werden. Die zweite Metallschicht 420 kann mit einer Dicke von mehreren μm bis mehrere zehn μm, z. B. etwa 50 μm ausgebildet werden. Als weiteres Beispiel kann die zweite Metallschicht 420 nach dem Ausbilden des Maskenmuster 500 ohne Ausbilden der ersten Metallschicht 410 ausgebildet werden.
  • Die Form der zweiten Metallschicht 420 hängt von der Form der Maskenschicht 500 ab. Beispielsweise kann die zweite Metallschicht 420 als im Wesentlichen kontinuierliche Schicht über die gesamte Breite des zweiten Halbleiterchips 200 ausgebildet werden und auch mit Löchern zwischen den Segmenten der zweiten Metallschicht 420, welche auf der planarisierten Moldschicht 350 liegt. Die erste Metallschicht 410 und die zweite Metallschicht 420 bilden eine Wärmesenkeschicht 401, die die obere Oberfläche 200s des Halbleiterchips 200 direkt berührt. Als weiteres Beispiel kann die Wärmesenkeschicht 401 aus der zweiten Metallschicht 420 gebildet sein, falls die erste Metallschicht 410 nicht ausgebildet ist.
  • Gemäß einiger Ausführungsformen kann die Wärmesenkeschicht 401 auch die obere Oberfläche 351 der planarisierten Moldschicht 350 direkt kontaktieren oder aber auch die freigelegte obere Oberfläche 200s des zweiten Halbleiterchips 200.
  • Gemäß einiger Ausführungsformen kann sich die Wärmesenkeschicht 401, in Querschnittsansicht, in einer geraden Linie quer über die planarisierte Moldschicht 350 und die obere Oberfläche 200s des zweiten Halbleiterchips 200 an der Schnittstelle erstrecken.
  • Bezug nehmend auf 1G kann das Maskenmuster 500 durch beispielsweise einen Veraschungsprozess entfernt werden. Der nachfolgende Sägeprozess wird vereinfacht, wenn die erste Metallschicht 410 entlang der Ritzlinie 600 geteilt wird. Die Trennung der ersten Metallschicht 410 kann beispielsweise durch einen Ätzprozess erreicht werden. Als weiteres Beispiel, falls die erste Metallschicht 410 nicht zu dick ist, um den Sägeprozess zu erschweren, kann der Trennungsprozess der ersten Metallschicht 410 auch weggelassen werden. Als weiteres Beispiel, ahne Ausbilden der Maskenmuster 500, kann die zweite Metallschicht 420 als kontinuierliche Schicht im Wesentlichen identisch zur ersten Metallschicht 410 ausgebildet werden. In diesem Fall kann in die zweite Metallschicht 420 und die erste Metallschicht 410 im Voraus durch einen Ätzprozess entlang der Ritzlinie 600 geteilt werden, um den Sägeprozess zu vereinfachen. Demgemäß kann auch die Wärmesenkeschicht 401 auf Wafer-Level in einzelne Wärmesenkeschichten voneinander getrennt werden und in einen individuellen Halbleitergehäuse montiert werden.
  • Bezug nehmend auf 1H kann der Sägeprozess auch entlang der Ritzlinie 600 durchgeführt werden. Beispielsweise können die planarisierte Moldschicht 350, der erste Halbleiterchip 100, die Haftschicht 95 und der Träger 90 auf Wafer-Level entlang der Ritzlinie 600 getrennt werden, um die ersten Halbleiterchips zu vereinzeln, z. B. die ersten Halbleiterchips 100 von dem Wafer. Der Sägeprozess kann beispielsweise mittels eines Schneiderades oder einem Laser durchgeführt werden.
  • Bezug nehmend auf 1I kann die Haftschicht 95 und der Träger 90 voneinander abgelöst oder getrennt werden. Demgemäß kann ein Chipstapel 10 ausgebildet werden, in dem der zweite Halbleiterchip 200 auf den ersten Halbleiterchip 100 gestapelt ist und die Wärmesenkeschicht 401 direkt die obere Oberfläche 200s des zweiten Halbleiterchips 200 kontaktiert, welche durch die planarisierte Moldschicht 350 freigelegt wurde. Da die planarisierte Moldschicht 350 die Chips 100 und 200 hält, wird das Trägermaterial 90 während des Sägeprozesses nicht benötigt. Demgemäß kann nach dem Ausbilden der planarisierten Moldschicht 350 der Sägeprozess durchgeführt werden, nachdem die Haftschicht 95 und der Träger 90 entfernt wurden.
  • Bezug nehmend auf 1J kann der Chipstapel 10 auf einem Gehäusesubstrat 80 montiert werden, um ein Halbleitergehäuse 1 auszubilden. Das Gehäusesubstrat 80 kann eine Schaltplatine (PCB) sein. Es können außerdem ein oder mehrere externe Anschlüsse 82 wie beispielsweise Lötkugeln an das Gehäusesubstrat 80 angeordnet werden, um das Halbleitergehäuse 1 in anderen elektrischen Vorrichtungen elektrisch zu verbinden. Der Chipstapel 10 und das Gehäusesubstrat 80 können über ein oder mehrere Lötkugeln 110, die zwischen dem ersten Halbleiterchip 100 und dem Gehäusesubstrat 80 angeordnet sind, elektrisch miteinander verbunden werden. Eine Unterfüllungsschicht 85 kann wahlweise zwischen dem ersten Halbleiterchip 100 und dem Gehäusesubstrat 80 ausgebildet werden, um die Lötkugeln 110 zu umgeben, um die Lötverbindungszuverlässigkeit zu verbessern.
  • Gemäß dieser Ausführungsform umfasst das Halbleitergehäuse 1 die Wärmesenkeschicht 401, die die obere Oberfläche 200s des zweiten Halbleiterchips 200 direkt kontaktiert, wodurch Wärme, die von dem zweiten Halbleiterchip 200 und dem ersten Halbleiterchip 100 erzeugt wird, einfach über die Wärmesenkeschicht 401 abgeleitet werden. Demgemäß kann mit den Eigenschaften des Halbleitergehäuses 1 eine effektive Wärmeverteilung erzeugt werden.
  • Die Wärmesenkeschicht 401 kann wie in 1L gezeigt die Form einer flachen Platte aufweisen. Als weiteres Beispiel kann die Wärmesenkeschicht 401 auch so gemustert sein, dass sie eine unebene Form aufweist, wodurch die Wärmesenkeschicht 402, wie in den 2G oder 2H wie später beschrieben, eine größere Oberfläche aufweist.
  • Das Halbleitergehäuse 1 kann als System-In-Gehäuse (SiP) ausgebildet sein, wobei die gestapelten Chips 100 und 200 von verschiedenem Typ sein können. Das Halbleitergehäuse 1 weist typischerweise einen hohen Energieverbrauch auf und deshalb kann eine hohe Wärmeerzeugung auftreten. Durch die Prinzipien der verschiedenen Ausbildungsformen jedoch kontaktiert die Wärmesenkeschicht 401 direkt die Chips 100 und/oder 200 und kann daher eine effektive Wärmeverteilung oder -strahlung erreichen.
  • Gemäß einiger Ausführungsformen der vorliegenden Offenbarung müssen die Schichten wie Moldschicht/Haftschicht/thermisches Schnittstellenmaterial aus verschiedenen Materialen nicht notwendigerweise zwischen dem zweiten Halbleiterchip 200 und der Wärmesenkeschicht 401 ausgebildet sein. Demgemäß kann eine Verschlechterung der Haftung aufgrund von unterschiedlichen Wärmeausdehnungskoeffizienten (CTE) zwischen den verschiedenen Materialien in dem Halbleitergehäuse 1 wesentlich verringert werden. Außerdem kann eine Verformung des Halbleitergehäuses 1 aufgrund der Steifigkeit der Wärmesenkeschicht 401 und der starken Bindung zwischen dem zweiten Halbleiterchip 200 und der Wärmesenkeschicht 401 verringert werden. Da die Wärmesenkeschicht 401 gemäß einiger Ausführungsformen direkt ausgebildet wird, kann die Höhe des Halbleitergehäuses 1 durch die Dickenjustierung der Wärmesenkeplatte 401 festgelegt werden, um einen kleinen Formfaktor zu ermöglichen. Nachdem das Halbleitergehäuse 1 außerdem durch einen Wafer-Level-Prozess hergestellt wird, können die Herstellungskosten im Vergleich zu einem Chip-Level-Prozess reduziert werden.
  • Das Halbleitergehäuse 1 kann auf verschiedene Arten modifiziert werden. Als ein Beispiel, wie in 1K gezeigt, kann ein Halbleitergehäuse 1a den zweiten Halbleiterchip 200 umfassen, welcher ein Durchgangsloch (oder Wärmeloch oder Siliziumdurchgangsloch) 220 aufweist, welches mit der Wärmesenkeschicht 401 verbunden ist. Das Durchgangsloch 220 ist nicht elektrisch mit der Speicherschaltung 200c verbunden. Das Durchgangsloch 220 ist daher ein Dummy-Durchgangsloch, um Wärme von der Speicherschaltung 200c zur Wärmesenkeschicht 401 zu transportieren. Gemäß dieser Ausführungsform, da der zweite Halbleiterchip 200 an dem ersten Halbleiterchip 100 gebondet ist, z. B. flip-chip-gebondet, kann die Wärme direkt und schnell über das Durchgangsloch 220 zur Wärmesenkeschicht 401 transportiert werden, selbst wenn die Speicherschaltung 210, welche typischerweise Wärme erzeugt, näher an dem ersten Halbleiterchip 100 angeordnet ist als an der Wärmesenkeschicht 401.
  • In Summe, wie in 1M gezeigt, kann gemäß einer Ausführungsform des erfindungsgemäßen Konzepts ein Halbleiterstapelgehäuse 10 durch Bereitstellen einer Vielzahl separierter zweiter Halbleiterchips 200 über einem Wafer mit ersten Halbleiterchips 100 auf Wafer-Level bei Schritt S101 erzeugt werden; wodurch eine Wärmesenkeschicht 401 ausgebildet wird, die wenigstens einen Abschnitt der obersten Oberflächen 200s der zweiten Halbleiterchips 200 in Schritt S102 ausbilden. Das Halbleiterstapelgehäuse 10 kann durch Vereinzeln der Vielzahl erster Halbleiterchips 100 aus dem Wafer erzeugt werden, um eine Vielzahl von Chipstapeln auszubilden, wobei die Vielzahl der vereinzelten zweiten Halbleiterchips 200 auf den entsprechenden vereinzelten ersten Halbleiterchips 100 in Schritt S103 gestapelt werden. Gemäß einiger Ausführungsformen umfasst die Wärmesenkeschicht 401 kein Harz oder Polymer.
  • Gemäß einer weiteren Ausführungsform werden die Prinzipien des erfindungsgemäßen Konzepts nicht nur auf Stapeltypgehäuse angewandt, sonder auch auf ein Halbleitergehäuse, das kein Stapeltypgehäuse ist, z. B. ein Halbleitergehäuse mit einem Chip, auf welchem kein anderer Chip gestapelt ist. Solch ein Halbleitergehäuse kann hergestellt werden, indem ein Wafer mit Halbleiterchips bereitgestellt wird; eine Wärmesenkeschicht über dem Wafer ausgebildet wird, und die Wärmesenkeschicht die oberen Oberflächen der Halbleiterchips berührt; und danach die Vielzahl Halbleiterchips von dem Wafer vereinzelt werden.
  • Gemäß einiger Ausführungsformen kann die Wärmesenkeschicht 401 durch Ausbilden einer Keimschicht und danach dem Ausbilden einer Schicht von Nano-Tubes auf der Keimschicht erzeugt werden.
  • Gemäß einer weiteren Ausführungsform, wie in 1N gezeigt, kann ein dritter Halbleiterchip 300 auf dem zweiten Halbleiterchip 200 angeordnet sein, um ein Halbleiterstapelgehäuse 20 zu bilden. In diesem Fall kann der erste Halbleiterchip 100 ein Logikchip und der zweite und dritte Chip 200, 300 Speichervorrichtungen sein. Der zweite Halbleiterchip 200 und der dritte Halbleiterchip 300 können über leitfähige Puffer, Lötkugeln, oder irgendwelche anderen Zwischenchipverbinder 310 miteinander verbunden sein. Die Wärmesenkeschicht 401 umfasst eine erste Metallschicht 410 und eine zweite Metallschicht 420 auf der oberen Oberfläche 300s des dritten Halbleiterchips 300.
  • Gemäß dieser Ausführungsform wird ein Durchgangsloch 320 ausgebildet, um mit dem Durchgangsloch 220 und auch mit der Wärmesenkeschicht 401 verbunden zu werden. Gemäß einem Aspekt des erfindungsgemäßen Konzepts, können die Bauteile des dritten Halbleiterchips 300 die gleichen oder ähnliche Bauteile wie des zweiten Halbleiterchips 200 sein. Das erfindungsgemäße Konzept ist jedoch nicht auf diese besondere Struktur beschränkt. Beispielsweise können die ersten und zweiten Halbleiterchips 200, 300 auch über Durchgangslöcher 220, 320 verbunden sein, aber sie können auch über andere Verbindungsmethoden, wie beispielsweise Wire-Bonding oder andere äquivalente Verbindungsmethoden miteinander verbunden sein. In diesem Sinne können alle oder einige Komponenten der Halbleitergehäuse einer speziellen Ausführungsform der vorliegenden Beschreibung gemäß einer Ausführungsform der vorliegenden Beschreibung ausgebildet werden. Auch können einige oder alle der Komponenten der vorliegenden Beschreibung (sowie die Unterfüllungsschicht 460 oder die planarisierte Moldschicht 450) entweder ersetzbar oder optional sein, je nach Anwendung.
  • <Ausführungsform 2>
  • Die 2A bis 2F zeigen Querschnittsansichten eines Verfahrens zur Herstellung eines Halbleitergehäuses gemäß einiger Ausführungsformen des erfindungsgemäßen Konzepts. 2G und 2H zeigen perspektivische Ansichten von Wärmesenkeschichten gemäß einem Verfahren zur Herstellung eines Halbleitergehäuses gemäß einiger Ausführungsformen des erfindungsgemäßen Konzepts.
  • Gemäß 2A wird ein erster Halbleiterchip 100 auf einem Trägermaterial 90 mittels einer Haftschicht 95 dazwischen montiert und ein zweiter Halbleiterchip 200 wird auf dem ersten Halbleiterchip 100 gestapelt. Eine Unterfüllungsschicht 250, welche einen leitfähigen Puffer oder Lötkugel 210 umgibt, wird zwischen dem ersten Halbleiterchip 100 und dem zweiten Halbleiterchip 200 ausgebildet. Eine planarisierte Moldschicht 350 wird durch Abscheiden und Planarisieren einer Harzschicht 300 (gezeigt mittels unterbrochener Linie) ausgebildet. Die obere Oberfläche 200s des zweiten Halbleiterchips 200 kann wie in 1B gezeigt eine inaktive Oberfläche 200b sein oder eine aktive Oberfläche 200f wie in 1C gezeigt.
  • Bezug nehmend auf 2B wird eine erste Metallschicht 410 und ein Maskenmuster 502 ausgebildet. Die erste Metallschicht 410 kann eine kontinuierliche Schicht quer über die Breite des zweiten Halbleiterchips 200 und die planarisierte Moldschicht 350 sein. Alternativ dazu kann die Maskenschicht 502 als nicht durchgehende Schicht ausgebildet sein, um Abschnitte des zweiten Halbleiterchips 200 und der planarisierten Moldschicht 350 zu bedecken.
  • Bezug nehmend auf 2C wird eine zweite Metallschicht 422 ausgebildet. Zum Beispiel kann die zweite Metallschicht 422 durch stromloses Abscheiden oder Abscheiden mittels Strom von Metall mit einer Form entsprechend des Maskenmusters ausgebildet werden. Die zweite Metallschicht 422 kann als nicht durchgehende Schicht entlang der oberen Oberfläche 200s des zweiten Halbleiterchips 200 ausgebildet werden.
  • In anderen Worten wird die erste Metallschicht 410 als im Wesentlichen durchgehende Schicht quer über die Breite des zweiten Halbleiterchips 200 ausgebildet, und die zweite Metallschicht 422 wird mit Löchern zwischen den Abschnitten der zweiten Metallschicht 422 entlang der Breite der zweiten Halbleiterchips 200 ausgebildet.
  • Als weiteres Beispiel kann die zweite Metallschicht 422 mittels Abscheidetechniken oder Soft-Lithographie-Technologien wie oben beschrieben ausgebildet werden. Die zweite Metallschicht 422 kann ausgebildet werden nachdem ein Maskenmuster 502 ausgebildet wurde ohne die Ausbildung der ersten Metallschicht 410. Gemäß der oben genannten Beispiele wird eine Wärmesenkeschicht 402 mit der ersten Metallschicht 410 und der zweiten Metallschicht 422 oder nur der zweiten Metallschicht 422 auf Wafer-Level ausgebildet.
  • Bezug nehmend auf 2D wird, nachdem das Maskenmuster 502 entfernt wurde, ein Sägeprozess durchgeführt, um die erste Metallschicht 410, die planarisierte Moldschicht 350, den ersten Halbleiterchip 100, die Haftschicht 95 und das Trägermaterial 90 entlang der Ritzlinie 600 zu trennen, indem beispielsweise ein Schneiderad oder Laser genutzt wird. Vor dem Sägeprozess kann die erste Metallschicht 410 vorher mittels eines Ätzprozesses entlang der Ritzlinie 600 getrennt werden. Gemäß des oben beschriebenen Prozesses wird die Wärmesenkeschicht 402 in individuelle Wärmesenkeschichten, jede in einem separaten Halbleitergehäuse, geteilt.
  • Bezug nehmend auf 2E wird ein Chipstapel 20 ausgebildet, wobei die Haftschicht 95 und der Träger 90 voneinander getrennt werden. In dem Chipstapel 20 ist der zweite Halbleiterchip 200 auf den ersten Halbleiterchip 100 gestapelt und die Wärmesenkeschicht 402 kontaktiert den zweiten Halbleiterchip 200 direkt. Als weiteres Beispiel kann der Chipstapel 20 mittels eines Sägeprozesses hergestellt werden, nachdem die Haftschicht 95 und der Träger 90 entfernt wurden.
  • Bezug nehmend auf 2F kann der Chipstapel 20 auf einem Gehäusesubstrat 80 wie beispielsweise ein PCB montiert werden, um ein Halbleitergehäuse 2 auszubilden. Externe Anschlüsse 82 können dem Gehäusesubstrat 80 hinzugefügt werden. Gemäß einiger Ausführungsformen kann eine Unterfüllungsschicht 85 zusätzlich zwischen dem ersten Halbleiterchip 100 und dem Gehäusesubstrat 80 ausgebildet werden, um einen oder mehrere Lötkugeln 110 zu umgeben. Der zweite Halbleiterchip 200 kann außerdem ein Durchgangsloch oder Wärmedurchgangsloch 220 aufweisen, welches mit der Wärmesenkeschicht 402 verbunden ist, um einen Wärmeübertragungspfad von dem zweiten Halbleiterchip 200 zur Wärmesenkeschicht 402 auszubilden, um eine effiziente Wärmeverteilung zu gewährleisten.
  • Gemäß dieser Ausführungsform kann die Wärmesenkeschicht 402, wie in 2G gezeigt, die Form einer Rippe aufweisen, oder wie in 2H gezeigt, die Form von Säulen. Eine Wärmesenkeschicht 402 mit Rippen- oder Säulenform hat gegenüber einer flachen Form eine größere Oberfläche, so dass die Wärmesenkeschicht 402 die Hitze effizienter verteilen kann.
  • <Ausführungsform 3>
  • 3A bis 3E zeigen Querschnittsanschnitte eines Verfahrens zur Herstellung eines Halbleitergehäuses gemäß einer Ausführungsform des erfindungsgemäßen Konzepts.
  • Bezug nehmend auf 3A wird ein erster Halbleiterchip 100 auf einem Träger 90 mittels einer Haftschicht 95 dazwischen angeordnet, und ein zweiter Halbleiterchip 200 wird auf dem ersten Halbleiterchip 100 gestapelt. Eine Unterfüllungsschicht 250, welche Lötkugeln 210 umgibt, wird zwischen dem ersten Halbleiterchip 100 und dem zweiten Halbleiterchip 200 ausgebildet.
  • Gemäß einiger Ausführungsformen kann die Unterfüllungsschicht 250 einen Abschnitt einer Seitenwand 207 des Halbleiterchips 200 bedecken.
  • Bezug nehmend auf 3B wird eine Wärmesenkeschicht 403 ausgebildet, um die Oberfläche und die Seitenwände des zweiten Halbleiterchips 200 zu umgeben und um sich zu einer oberen Oberfläche 100s des ersten Halbleiterchips 100 zu erstrecken. Demgemäß kann die Wärmesenkeschicht 403 die obere Oberfläche 200s und die Seitenwände 200t des zweiten Halbleiterchips 200 und die obere Oberfläche 100s des ersten Halbleiterchips 100 bedecken. Die Wärmesenkeschicht 403 kontaktiert direkt die obere Oberfläche 200s und/oder die Seitenwände 200t des Halbleiterchips 200.
  • Gemäß einiger Ausführungsformen bedeckt die Wärmesenkeschicht 405 im Wesentlichen alle oberen Oberflächen 200s und eine Vielzahl der Seitenwände 200t des zweiten Halbleiterchips 200. Die obere Oberfläche 100s des ersten Halbleiterchips 100 kann die aktive Oberfläche 100f oder die inaktive Oberfläche 100b, wie in 1B oder 1C gezeigt, sein. Die Wärmesenkeschicht 403 kann nur die zweite Metallschicht 423 oder die erste und zweite Metallschicht 413 und 423 enthalten. Die erste Metallschicht 413 kann je nach Anwendung eine Diffusionsbarrierenschicht sein.
  • Bezug nehmend auf 3C kann eine planarisierte Moldschicht 353 durch das Ausbilden einer Harzschicht 300 über dem zweiten Halbleiterchip 200 und das Planarisieren der Harzschicht 300 ausgebildet werden, so dass die obere Oberfläche 358 der planarisierten Moldschicht 353 im Wesentlichen auf der gleichen Niveau ist wie die obere Oberfläche 323s der Wärmesenkeschicht 403. In anderen Worten kann die obere Oberfläche 423s der Wärmesenkeschicht 403 im Wesentlichen coplanar mit der oberen Oberfläche 358 der planarisierten Moldschicht 353 sein. Da die planarisierte Moldschicht 353 die Wärmesenkeschicht 403 freilegt, kann die Wärmesenkeschicht 403 Wärme effektiv verteilen.
  • Als weiters Beispiel kann die Harzschicht 300 über dem zweiten Halbleiterchip 200 verbleiben, um die Wärmesenkeschicht 403 zu bedecken. In diesem Fall kann die Anzahl der Prozessschritte reduziert werden, wodurch die Herstellungskosten verringert werden können.
  • Vor dem Ausbilden der Harzschicht 300 kann die Wärmesenkeschicht 403 entlang der Ritzlinie 600 geteilt werden. Falls die Summe der Dicken (z. B. etwa 1 μm) der ersten Metallschicht 413 und der Dicke der zweiten Metallschicht 423 zu dick ist, kann dies den Sägeprozess erschweren. Demgemäß kann vor dem Sägeprozess ein Ätzprozess durchgeführt werden, um die zweite Metallschicht 423 oder beide die zweite Metallschicht 423 und die erste Metallschicht 413 zu trennen, um den nachfolgenden Sägeprozess zu vereinfachen.
  • Nach dem Ausbilden der Harzschicht 300 oder der planarisierten Moldschicht 353 wird ein Sägeprozess durchgerührt, um die Harzschicht 300 oder die planarisierte Moldschicht 353, den ersten Halbleiterchip 100, die Haftschicht 95 und die Trägerschicht 90 entlang der Ritzlinie 600 zu trennen.
  • Bezug nehmend auf 3D, wird ein Chipstapel 30 ausgebildet, in dem die Haftschicht 95 und der Träger 90 getrennt werden; der zweite Halbleiterchip 200 auf den ersten Halbleiterchip 100 gestapelt wird; und die Wärmesenkeschicht 403 den zweiten Halbleiterchip 200 direkt kontaktiert und sich erstreckt, um die obere Oberfläche des ersten Halbleiterchips 100 zu bedecken. Oder, nach dem Entfernen der Haftschicht 95 und des Trägers 90 wird ein Sägeprozess ausgeführt, um den Chipstapel 30 zu bilden.
  • Bezug nehmend auf 3E, wird der Chipstapel 30 auf ein Gehäusesubstrat 80, wie beispielsweise ein PCB montiert, um ein Halbleitergehäuse 3 auszubilden. Es können außerdem ein oder mehrere externe Anschlüsse 83 an das Gehäusesubstrat 80 angeordnet werden. Außerdem kann eine Unterfüllungsschicht 85 zwischen dem ersten Halbleiterchip 100 und dem Gehäusesubstrat 80 ausgebildet werden, um eine oder mehrere Lötkugeln 110 zu umgeben.
  • Der zweite Halbleiterchip 200 kann außerdem ein Durchgangsloch 220 umfassen, das mit der Wärmesenkenschicht 403 verbunden ist. Da sich die Wärmesenkeschicht 403 zur oberen Oberfläche 100s des ersten Halbleiterchips 100 erstreckt, kann der erste Halbleiterchip 100 außerdem ein Durchgangsloch 120 umfassen, das mit der Wärmesenkeschicht 403 verbunden ist und Wärme vom ersten Halbleiterchip 100 zur Wärmesenkeschicht 403 überträgt. Mit anderen Worten kann das Durchgangsloch 120 mit einem Abschnitt der Wärmesenkeschicht 403 verbunden sein, an dem die Wärmesenkeschicht 403 in Kontakt mit der oberen Oberfläche 200s des entsprechenden ersten Halbleiterchips 100 ist. Gemäß dieser Ausführungsform verteilt die Wärmesenkeschicht 403, die sich bis zum ersten Halbleiterchip 100 hin erstreckt, effektiv die Wärme vom zweiten Halbleiterchip 200 und auch von dem ersten Halbleiterchip 100.
  • <Ausführungsform 4>
  • 4A bis 4G zeigen Querschnittsansichten eines Verfahrens zur Herstellung eines Halbleitergehäuses gemäß einer Ausführungsform des erfindungsgemäßen Konzepts.
  • Bezug nehmend auf 4A ist der erste Halbleiterchip 100 über eine Haftschicht 95 an einem Träger 90 gebondet und ein zweiter Halbleiterchip 200 ist auf dem ersten Halbleiterchip 100 mit einer Haftschicht 240 gestapelt. Der zweite Halbleiterchip 200 ist elektrisch mit dem ersten Halbleiterchip 100 über einen Bonddraht 260 verbunden. Bezug nehmend auf 4B wird eine planarisierte Moldschicht 353, die eine obere Oberfläche 200s freilegt, auf dem zweiten Halbleiterchip 200 ausgebildet. Gemäß einem Beispiel kann eine Harzschicht 300 ausgebildet werden, um den zweiten Halbleiterchip 200 zu bedecken. Ein Teil der Harzschicht 300 kann dann mittels beispielsweise einem Ätzprozess entfernt werden, wodurch eine planarisierte Moldschicht 354 mit einer Aussparung 302, die einen im Wesentlichen zentralen Bereich der oberen Oberfläche 200s des zweiten Halbleiterchips 200 freilegt. Die planarisierte Moldschicht 354 kann einen Randbereich der oberen Oberfläche 200s des zweiten Halbleiterchips 200 bedecken, an dem der Bonddraht 260 verbunden ist. Die obere Oberfläche 200s des zweiten Halbleiterchips 200 kann eine aktive Oberfläche sein. Die aktive Oberfläche kann durch eine darauf aufgebrachte Isolationsschicht geschützt werden, so dass die aktive Oberfläche nicht während des Ätzprozesses beschädigt wird. Alternativ dazu, kann die obere Oberfläche 200s zusätzlich eine Schutzschicht 230 enthalten, um die aktive Oberfläche des zweiten Halbleiterchips 200 zu bedecken, so dass die aktive Oberfläche des zweiten Halbleiterchips 200 vor Beschädigung während des Ätzprozesses geschützt wird.
  • In Bezug auf 4C, kann eine erste Metallschicht 414 auf der planarisierten Moldschicht 354 in dem zweiten Halbleiterchip 200 mittels stromlosen Schichten oder Abscheidetechniken ausgebildet werden, und eine Maskenschicht 504 kann auf der ersten Metallschicht 414 ausgebildet werden. Das Maskenmuster 504 kann selektiv auf einem Abschnitt der planarisierten Moldschicht 354 ausgebildet werden. Oder das Maskenmuster 504 kann ausgebildet werden, um die obere Oberfläche 200s des zweiten Halbleiterchips 200 zu bedecken und um Abschnitte der planarisierten Moldschicht 353, wie in 2B gezeigt, zu bedecken. Die erste Metallschicht 414 kann eine Diffusionsbarrierenschicht sein.
  • Bezug nehmend auf 4D, kann eine zweite Metallschicht 424 auf der ersten Metallschicht 424 so ausgebildet werden, dass eine Wärmesenkeschicht 404 auf Wafer-Level ausgebildet wird. Die zweite Metallschicht 424 kann als leitfähiges Material, wie beispielsweise Metall, mittels eines Beschichtungsprozesses ausgebildet werden, der die erste Metallschicht 414 als Keimschicht nutzt, als Abscheideprozess oder mittels eines Druckprozesses. Die Wärmesenkeschicht 404 kann eine gemäß dem Profil der planarisierten Moldschicht 354 ausgesparte Form aufweisen. Demgemäß kann die Wärmesenkeschicht 404 den zentralen Bereich der oberen Oberfläche 200s des zweiten Halbleiterchips 200 direkt kontaktieren, oder kann von dem Randbereich, der den Bonddraht 260 kontaktiert, entfernt angeordnet sein.
  • Bezug nehmend auf 4E wird nach dem Entfernen des Maskenmusters 504 ein Sägeprozess entlang der Ritzlinie 600 durchgeführt. Vor dem Sägeprozess wird ein Prozess zum Vereinzeln der Wärmesenkeschicht 404 entlang der Ritzlinie 600 durchgeführt. Die Wärmesenkeschicht 404 kann mittels eines Vereinzelungsprozesses von Wafer-Level auf Chip-Level vereinzelt werden.
  • Bezug nehmend auf 4F, wird ein Chipstapel 40 ausgebildet, wobei die Haftschicht und der Träger getrennt werden; der zweite Halbleiterchip 200 an den ersten Halbleiterchip 100 wire-gebondet wird; und die Wärmesenkeschicht 404, welche den zweiten Halbleiterchip 200 direkt kontaktiert, umfasst. Als weiteres Beispiel wird der Chipstapel 40 ausgebildet durch die Durchführung eines Sägeprozesses nach dem Entfernen der Haftschicht 95 und des Trägers 90.
  • Bezug nehmend auf 4G wird der Chipstapel 40 in dem Gehäusesubstrat 80 montiert, um das Halbleitergehäuse 4 zu bilden. Einer oder mehrere externe Anschlüsse und eine Unterfüllungsschicht 85 kann außerdem ausgebildet werden. Der Speicherchip 300 kann außerdem ein mit der Wärmesenkeschicht 404 verbundenes Durchgangsloch 220 umfassen. Gemäß dieser Ausführungsform wird die planarisierte Moldschicht 354 ausgebildet, um den Bonddraht 260 zu bedecken, aber den zweiten Halbleiterchip 200 freizulegen. Die Wärmesenkeschicht 404 wird daher ausgebildet, um direkt den zweiten Halbleiterchip 200 zu kontaktieren um eine effektive Wärmestrahlung zu erzeugen.
  • <Ausführungsform 5>
  • 5A bis 5E zeigen Querschnittsansichten eines Verfahrens zur Herstellung eines Halbleitergehäuses gemäß einer Ausführungsform des erfindungsgemäßen Konzepts.
  • Bezug nehmend auf 5A werden erste Halbleiterchips 100 auf einem Trägermaterial 90 mittels einer Haftschicht 95 befestigt und zweite Halbleiterchips 200 werden auf die ersten Halbleiterchips 100 gestapelt. Eine Unterfüllungsschicht 250 wird zwischen dem ersten Halbleiterchip 100 und dem zweiten Halbleiterchip 200 ausgebildet, um einen oder mehrere Lötkugeln 210 zu umgeben. Gemäß einiger Ausführungsformen bedeckt die Unterfüllungsschicht 250 einen Abschnitt der Seitenwand 207 des Halbleiterchips 200.
  • Dann wird eine planarisierte Moldschicht 250 mittels Abscheiden und Planarisieren einer Harzschicht 300 ausgebildet. Die planarisierte Moldschicht 350 legt eine obere Oberfläche 200s des zweiten Halbleiterchips 200 frei. Gemäß einiger Ausführungsformen wird im Wesentlichen die gesamte obere Oberfläche 200s der zweiten Halbleiterchips 200 nach dem Planarisierungsprozessschritt freigelegt.
  • Dann wird ein Sägeprozess entlang der Ritzlinie 600 durchgeführt, um die planarisierte Moldschicht 350, die ersten Halbleiterchips 100, die Haftschicht 95 und den Träger 90 zu trennen. Bezug nehmend auf 5B, wird ein Chipstapel 50 ausgebildet, wobei die Haftschicht 95 und der Träger 90 getrennt werden; der zweite Halbleiterchip 200 auf dem ersten Halbleiterchip 100 gestapelt wird; und der zweite Halbleiterchip 200 durch die planarisierte Moldschicht 350 freigelegt ist. Als weiteres Beispiel wird der Chipstapel 50 mittels eines Sägeprozesses nach dem Entfernen der Haftschicht 95 und des Trägers 90 ausgebildet.
  • Bezug nehmend auf 5C, wird der Chipstapel 50 auf dem Gehäusesubstrat 80 montiert. Einer oder mehrere externe Anschlüsse 83 kann außerdem an dem Gehäusesubstrat 80 angeordnet werden, und eine Unterfüllungsschicht 85 kann zwischen dem ersten Halbleiterchip 100 und dem Gehäusesubstrat 80 ausgebildet werden, um eine oder mehrere Lötkugeln 110 zu umgeben.
  • Bezug nehmend auf 5D, wird eine Wärmesenkeschicht 405 mit einer zweiten Metallschicht 425 ausgebildet. Die Wärmesenkeschicht 405 umgibt den Chipstapel 50 und deckt eine obere Oberfläche 80s des Gehäusesubstrats 80 ab. Als Ergebnis ist die Wärmesenkeschicht 405 in Kontakt mit einer oberen Oberfläche 350a und einer Seitenwand 350b der planarisierten Moldschicht 350.
  • Vor dem Ausbilden der zweiten Metallschicht 425, kann eine erste Metallschicht 415, z. B. als Diffusionsbarriere, ausgebildet werden, um die Wärmesenkeschicht 405 zu bilden. Gemäß dieser Ausführungsform erstreckt sich die Wärmesenkeschicht 405 zur oberen Oberfläche 80s des Gehäusesubstrats 80, wodurch die Wärme, die von dem Chipstapel 50 und Wärme von dem Gehäusesubstrat 80 oder übertragen von dem Chipstapel 50 auf das Gehäusesubstrat 80 effektiv verteilt. Ein Halbleitergehäuse 5 kann auch modifiziert werden, um auch noch die Wärmestrahlung, wie später beschrieben, in Bezug auf 5E modifiziert werden.
  • Bezug nehmend auf 5E, wird ein Gehäusesubstrat 5a mit Durchgangslöchern 84 und 220 ausgebildet, welche mit der Wärmesenkeschicht 405 verbunden sind und einen Wärmeverteilungspfad bilden. Als ein Beispiel, werden die Durchgangslöcher 220 in dem zweiten Halbleiterchip 200 ausgebildet. Da die Wärmesenkeschicht 405 sich von der oberen Oberfläche 80s des Gehäusesubstrats 80 erstreckt, werden die Durchgangslöcher 84 zusätzlich in dem Gehäusesubstrat 80 ausgebildet. Gemäß dieser Ausführungsform kann Wärme, die von dem Halbleitergehäuse 5a erzeugt wird, effektiver durch die Wärmesenkeschicht 405 und auch durch die Durchgangslöcher 220 und 84 verteilt werden.
  • Gemäß einer Ausführungsform des erfindungsgemäßen Konzepts kann daher ein Gehäusesubstrat 80 durchgehende Durchgangslöcher 84 aufweisen. Die ersten und zweiten Halbleiterchips 100, 200 werden nacheinander über das Gehäusesubstrat 80 angeordnet. Die Wärmesenkeschicht 405 ist in Kontakt mit der oberen Oberfläche 80s des Gehäusesubstrats 80. Die Durchgangslöcher 84 können mit einem Abschnitt der Wärmesenkeschicht 405 verbunden sein, wodurch die Wärmesenkeschicht 405 in Kontakt mit der oberen Oberfläche 80s des Gehäusesubstrats 80 ist.
  • <Anwendungsbeispiel>
  • 6A zeigt ein Blockdiagramm einer Speicherkarte mit einem Halbleitergehäuse gemäß der verschiedenen Ausführungsformen des erfindungsgemäßen Konzepts. 6B zeigt ein Blockdiagramm eines informationsverarbeitenden Systems mit der Anwendung eines Halbleitergehäuses gemäß der verschiedenen Ausführungsformen des erfindungsgemäßen Konzepts.
  • Bezug nehmend auf 6A, enthält eines oder mehrere der Halbleitergehäuse, wie sie nach den verschiedenen Ausführungsformen des erfindungsgemäßen Konzepts hergestellt wurden, einen Halbleiterspeicher 1210, um eine Speicherkarte 1200 zu erzeugen. Zum Beispiel kann die Speicherkarte 1200 einen Speicherkontroller 1220 zum Steuern des allgemeinen Datenaustauschs zwischen einem Host (nicht gezeigt) und einem Speicher 1210 enthalten. Ein SRAM 1221 kann als Arbeitsspeicher einer zentralen Recheneinheit (CPU) 1222 genutzt werden. Eine Host-Schnittstelle 1223 umfasst ein Datenaustauschprotokoll eines Hosts, der mit der Speicherkarte 1200 verbunden ist. Ein Fehlerkorrekturcode (ECC) 1224 kann Fehler in den von dem Speicher 1210 ausgelesenen Daten erkennen und korrigieren. Eine Speicherschnittstelle 1225 kommuniziert mit dem Speicher 1210. Die CPU 1222 führt die generellen Steuerungsabläufe für den Datenaustausch mit einem Speichercontroller 1220 aus.
  • Bezug nehmend auf 6B, umfasst das Informationsverarbeitungssystem 1300 ein Speichersystem 1310 gemäß einiger Ausführungsformen des erfindungsgemäßen Konzepts. Das Informationsverarbeitungssystem 1300 kann in einem mobilen Gerät oder einem Computer eingesetzt werden. Als Beispiel kann das Informationsverarbeitungssystem 1300 ein Speichersystem 1310, ein Modem 1320, eine CPU 1330, ein RAM 1340, und eine Benutzerschnittstelle 1350 umfassen, die elektrisch mit dem Systembus 1360 verbunden sind. Das Speichersystem 1310 umfasst einen Speicher 1311 und einen Speichercontroller 1312 und ist im Wesentlichen das gleiche wie die Speicherkarte 1200 aus 6A. Das Speichersystem 1310 kann Daten speichern, die von der CPU 1330 verarbeitet wurden oder Daten, die von extern eingegeben werden. Das Informationsverarbeitungssystem 1300 kann als Speicherkarte, als Festkörperdisk, als Kamerabildsensor und als Chipsatz für andere Anwendungen bereitgestellt werden. Als ein Beispiel, kann das Speichersystem 1310 ein Halbleiterdiskgerät aufweisen und in diesem Fall kann das Informationsverarbeitungssystem 1300 dauerhaft und zuverlässig eine große Menge von Daten in dem Speichersystem 1310 speichern. Das System 1300 kann verschiedene elektronische Steuersysteme, die einen Speicher 1311 erfordern, umfassen und z. B. in Mobiltelefonen, MP3-Playern, Navigationsgeräten, Festkörperdisks/Festplatten (SSD) oder im Haushalt Anwendung finden.
  • 6C zeigt ein Blockdiagramm einer Speicherkarte 900 gemäß einer Ausführungsform des erfindungsgemäßen Konzepts. Bezug nehmend auf 6C umfasst die Speicherkarte 900 einen Controller 910 und einen Speicher 920, der in dem Gehäuse 930 angeordnet ist. Der Controller 910 und der Speicher 920 tauschen elektrische Signale aus. Zum Beispiel kann der Speicher 920 und der Controller 910 Daten entsprechend der Befehle des Controllers 910 austauschen. Die Speicherkarte 900 kann daher Daten in den Speicher 920 speichern oder Daten nach außen vom Speicher 920 ausgeben.
  • Zum Beispiel kann der Speicher 920 und/oder der Controller in einem der oben beschriebenen Halbleitergehäuse angeordnet sein. Die Speicherkarte 900 kann als Datenspeichermedium für verschiedene tragbare Geräte verwendet werden. Zum Beispiel kann die Speicherkarte 900 eine Multimedia-Card (MMC) oder eine Secure-Digital-Card (SD) sein.
  • Mit dem Ausbilden einer Wärmesenke in direktem Kontakt mit dem Halbleiterchip gemäß des erfindungsgemäßen Konzepts, kann eine Verformung aufgrund von schlechter Haftung zu dem Halbleiterchip, Verschlechterung der Wärmeabgabe, und eine Diskrepanz der thermischen Ausdehnungskonstanten verringert werden, so dass die thermische und mechanische Beständigkeit des Halbleitergehäuses verbessert wird. Da die Wärmesenkeschicht auf der oberen Oberfläche eines Halbleiterchips ohne eine Haftschicht dazwischen gemäß einem Aspekt der vorliegenden Erfindung ausgebildet wird, kann die Gesamtgehäusedicke beliebig gewählt werden, so dass die Ausmaße des Halbleitergehäuses reduziert werden können. Außerdem, da gemäß dem erfindungsgemäßen Konzept zum Herstellen der Halbleitergehäuse ein Wafer-Level-Prozess, z. B. wie in 1M beschrieben, genutzt wird, können die Herstellungskosten reduziert und im Ergebnis die Wettbewerbsfähigkeit in Bezug auf Preis und das Gesamtprodukt verbessert werden. Das erfindungsgemäße Konzept kann allgemein ohne Beschränkung auf Flip-Chip-Bonden oder Draht-Bonden eines Halbleiterchips angewandt werden.
  • Spezielle Ausführungsformen der Erfindung werden nun im Folgenden in nicht beschränkender Weise beschrieben.
  • Gemäß einer Ausführungsform umfasst ein Verfahren zum Herstellen eines Halbleitergehäuses das Herstellen einer Vielzahl vereinzelter zweiter Halbleiterchips über einem Wafer umfassend erste Halbleiterchips; Ausbilden einer Wärmesenkeschicht, die wenigstens einen Bereich oberer Oberflächen der zweiten Halbleiterchips kontaktiert; und danach Vereinzeln der Vielzahl erster Halbleiterchips von dem Wafer, um eine Vielzahl von Chipstapel auszubilden, wobei die Vielzahl der vereinzelten zweiten Halbleiterchips auf den entsprechenden vereinzelten ersten Halbleiterchips gestapelt sind.
  • Gemäß einer weiteren Ausführungsform enthält die Wärmesenkeschicht kein Harz oder Polymer.
  • In einigen Ausführungsformen enthält das Verfahren zur Herstellung eines Halbleiterstapelgehäuses den Schritt des Ausbildens einer Moldschicht mittels Formpressen, um die ersten und zweiten Halbleiterchips zu bedecken; und das Freilegen der oberen Oberflächen der Vielzahl zweiter Halbleiterchips durch Entfernen wenigstens eines Abschnitts der Moldschicht. Das Freilegen der oberen Oberflächen der Vielzahl zweiter Halbleiterchips kann das gleichzeitige Schleifen der Moldschicht und der zweiten Halbleiterchips umfassen. Das Freilegen der oberen Oberfläche der Halbleiterchips kann das Freilegen von im Wesentlichen der gesamten Oberfläche der Halbleiterchips umfassen.
  • Gemäß einer Ausführungsform umfasst die Wärmesenkeschicht eine erste Metallschicht und eine zweite Metallschicht auf der ersten Metallschicht.
  • Gemäß einer weiteren Ausführungsform umfasst die erste Metallschicht ein Material aus der Auswahl von Ti, Cr, Ta, Ni, TiW, oder Kombinationen oder Legierungen davon, wobei die zweite Metallschicht Cu umfasst.
  • Alternativ dazu kann die Wärmesenkeschicht außerdem eine dritte Metallschicht auf der zweiten Metallschicht umfassen, wobei die dritte Metallschicht Ni oder Ni/Au enthält.
  • Gemäß einer weiteren Ausführungsform kann die erste Metallschicht als im Wesentlichen durchgehende Schicht quer über die Breite des zweiten Halbleiterchips gehen, wobei die zweite Metallschicht derart ausgebildet ist, dass sie Löcher zwischen den Segmenten der zweiten Metallschicht entlang der Breite der zweiten Halbleiterchips aufweist.
  • Gemäß einer Ausführungsform ist die zweite Metallschicht als im Wesentlichem kontinuierliche Schicht quer über die Breite der zweiten Halbleiterchips ausgebildet, wobei die zweite Metallschicht derart ausgebildet ist, dass sie Löcher zwischen Segmenten der zweiten Metallschicht, die auf der Moldschicht angeordnet ist, aufweist.
  • Gemäß einiger Ausführungsformen ist die Vielzahl der Halbleiterchips auf einem Träger mit einer Haftschicht dazwischen angeordnet.
  • Gemäß einer weiteren Ausführungsform wird die Wärmesenkeschicht ausgebildet mittels Beschichten, chemischer Gasphasenabscheidung, physikalischer Gasphasenabscheidung, Atomschichtabscheidung (ALD) oder Soft-Lithographie.
  • Gemäß einer weiteren Ausführungsform umfasst die Herstellung der Wärmesenkeschicht das Ausbilden einer Keimschicht und das Ausbilden einer Schicht von Nano-Röhrchen auf der Keimschicht.
  • Gemäß einer weiteren Ausführungsform wird eine Moldschicht mittels Formpressen ausgebildet, um die ersten und zweiten Halbleiterchips zu bedecken und planarisiert, um im Wesentlichen die gesamte obere Oberflächen der Vielzahl zweiter Halbleiterchips freizulegen. Die Wärmesenkeschicht kann in Kontakt mit der oberen Oberfläche und einer Seitenwand der planarisierten Moldschicht sein.
  • Gemäß einiger Ausführungsformen wird ein Gehäusesubstrat mit durchgehenden Durchgangslöchern bereitgestellt. Die ersten und zweiten Halbleiterchips sind über dem Gehäusesubstrat angeordnet. Die Wärmesenkeschicht ist in Kontakt mit einer oberen Oberfläche des Gehäusesubstrats; und die Durchgangslöcher sind mit einem Abschnitt der Wärmesenkeschicht verbunden, wobei die Wärmesenkeschicht in Kontakt mit der oberen Oberfläche des Gehäusesubstrats steht.
  • Gemäß einer weiteren Ausführungsform umfasst ein Verfahren zur Herstellung eines Halbleitergehäuses: Bereitstellen eines Wafers mit Halbleiterchips; Ausbilden einer Wärmesenkeschicht über dem Wafer, wobei die Wärmesenkeschicht die oberen Oberflächen der Halbleiterchips kontaktiert; und danach Vereinzeln der Vielzahl von Halbleiterchips von dem Wafer. In einer Ausführungsform wird die Wärmesenkeschicht ausgebildet ohne eine Haftschicht zwischen der Wärmesenkeschicht und den Halbleiterchips. In einer Ausführungsform umfasst die Wärmesenkeschicht eine Barrierenschicht und eine leitfähige Schicht auf der Barrierenschicht, die leitfähige Schicht wird ausgebildet mittels einer Keimschicht auf der Barriereschicht und dem Ausbilden einer Metallschicht auf der Keimschicht.
  • Gemäß einem Aspekt der vorliegenden Beschreibung umfasst die Keimschicht Cu und auch die Metallschicht umfasst Cu.
  • Gemäß eines anderen Aspekts der vorliegenden Beschreibung umfasst die Keimschicht Au und auch die Metallschicht umfasst Au.
  • Gemäß einer weiteren Ausführungsform umfasst ein Verfahren zum Herstellen eines Halbleitergehäuses: das Bereitstellen zweiter Halbleiterchips über entsprechenden ersten Halbleiterchips; und Ausbilden einer Wärmesenkeschicht, die die oberen Oberflächen und Seitenwände der zweiten Halbleiterchips kontaktiert. Das Verfahren umfasst außerdem das Ausbilden einer Moldschicht, die die sich ergebende Struktur inklusive der Wärmesenkeschicht überdeckt. Das Verfahren umfasst das Planarisieren einer Moldschicht, um eine obere Oberfläche in der Wärmesenkeschicht freizulegen. Die obere Oberfläche der Wärmesenkeschicht ist im Wesentlichen koplanar mit der oberen Oberfläche der planarisierten Moldschicht. Das Verfahren umfasst außerdem ein Durchgangsloch, das durch die zweiten Halbleiterchips hindurchgeht und mit der Wärmesenkeschicht verbunden ist. Die Wärmesenkeschicht kann die oberen Oberflächen der ersten Halbleiterchips direkt Kontaktieren. Das Verfahren kann außerdem das Ausbilden von Durchgangslöchern umfassen, die durch die entsprechenden ersten Halbleiterchips hindurchgehen, wobei die Durchgangslöcher mit eine Abschnitt der Wärmesenkeschicht verbunden sind, wobei die Wärmesenkeschicht in Kontakt mit der oberen Oberfläche der entsprechenden ersten Halbleiterchips steht. Die Wärmesenkeschicht kann die Seitenwände der zweiten Halbleiterchips direkt kontaktieren.
  • Gemäß einer Ausführungsform umfasst das Verfahren zum Ausbilden eines Halbleitergehäuses: das Bereitstellen eines zweiten Halbleiterchips über einem ersten Halbleiterchip mit Durchgangslöchern, die durch wenigstens einen Bereich davon hindurchreichen; Ausbilden einer Moldschicht, die die ersten und zweiten Halbleiterchips bedeckt; Planarisieren der Moldschicht bis eine obere Oberfläche der zweiten Halbleiterchips derart freigelegt ist, dass eine obere Oberfläche der planarisierten Moldschicht im Wesentlichen coplanar mit der oberen Oberfläche des zweiten Halbleiterchips ist; und Ausbilden einer Wärmesenkeschicht, die direkt die freigelegte obere Oberfläche der zweiten Halbleiterchips und die obere Oberfläche der planarisierten Moldschicht kontaktiert. Im Querschnitt erstreckt sich die Wärmesenkeschicht entlang einer geraden Linie quer über die planarisierte Moldschicht und die obere Oberfläche des zweiten Halbleiterchips an deren Schnittstelle. Die zweiten Halbleiterchips können durchgehende Durchgangslöcher aufweisen und direkt mit der Wärmesenke verbunden sein.
  • In einigen Ausführungsformen umfasst die Halbleitergehäusestapelstruktur: einen ersten Halbleiterchip; einen zweiten Halbleiterchip über dem ersten Halbleiterchip; eine planarisierte Moldschicht, die den zweiten Halbleiterchip bedeckt und eine obere Oberfläche des zweiten Halbleiterchips freilegt, wobei eine obere Oberfläche der planarisierten Moldschicht im Wesentlichen coplanar mit der oberen Oberfläche des zweiten Halbleiterchips ist; und eine Wärmesenkenschicht, die direkt die freigelegte Oberfläche des zweiten Halbleiterchips und der planarisierten Moldschicht kontaktiert. Die Gehäusestapelstruktur umfasst außerdem einen dritten Halbleiterchip über dem ersten Halbleiterchip, wobei der erste Halbleiterchip eine Logikvorrichtung und der zweite und dritte Halbleiterchip eine Speichervorrichtung ist.
  • Gemäß einer Ausführungsform umfasst ein Halbleitergehäusestapel: einen zweiten Halbleiterchip über einem ersten Halbleiterchip; eine Wärmesenkenschicht, die direkt eine obere Oberfläche und eine Seitenwand des zweiten Halbleiterchips kontaktiert; eine planarisierte Moldschicht über der Wärmesenkenschicht, die eine obere Oberfläche der Wärmesenkenschicht freilegt, wobei eine obere Oberfläche der planarisierten Moldschicht im Wesentlichen coplanar mit der oberen Oberfläche der Wärmesenkenschicht ist.
  • Gemäß einer weiteren Ausführungsform umfasst eine Halbleitergehäusestapelstruktur: einen zweiten Halbleiterchip über einem ersten Halbleiterchip; eine planarisierte Moldschicht, die die ersten und zweiten Chips bedeckt und eine obere Oberfläche der zweiten Halbleiterchips freilegt, eine Wärmesenkenschicht, die direkt die obere Oberfläche der zweiten Halbleiterchips kontaktiert, eine obere Oberfläche der planarisierten Moldschicht, und eine Seitenwand der planarisierten Moldschicht, wobei eine obere Oberfläche der planarisierten Moldschicht im Wesentlichen coplanar mit der oberen Oberfläche des zweiten Halbleiterchips ist. Die Halbleitergehäusestapelstruktur kann außerdem Durchgangslöcher in dem Gehäusesubstrat aufweisen, wobei die Wärmesenkenschicht eine obere Oberfläche des Gehäusesubstrats kontaktiert, und wobei die Durchgangssiliziumlöcher mit einem Abschnitt der Wärmesenkenschicht verbunden ist, wobei die Wärmesenkenschicht die obere Oberfläche und das Gehäusesubstrat kontaktiert.
  • Gemäß einer weiteren Ausführungsform umfasst eine Halbleitergehäusestapelstruktur: einen ersten Halbleiterchip; einen zweiten Halbleiterchip über dem ersten Halbleiterchip; eine planarisierte Moldschicht, die den zweiten Halbleiterchip bedeckt und eine obere Oberfläche des zweiten Halbleiterchips freilegt, wobei eine obere Oberfläche der planarisierten Moldschicht im Wesentlichen coplanar ist mit der oberen Oberfläche des zweiten Halbleiterchips; und eine Wärmesenkenschicht, die die freigelegte obere Oberfläche des zweiten Halbleiterchips und die planarisierte Moldschicht ohne eine dazwischen angeordnete Kontaktschicht kontaktiert.
  • Gemäß einem weiteren Aspekt kann die Wärmesenkeschicht auch ohne Harz oder Polymer ausgebildet sein. Gemäß einer Ausführungsform umfasst das System: einen Speichercontroller; einen Speicher benachbart zu dem Speichercontroller, wobei wenigstens einer aus Speichercontroller und Speicher umfasst: einen ersten Halbleiterchip; einen zweiten Halbleiterchip über dem ersten Halbleiterchip, eine planarisierte Moldschicht, die den zweiten Halbleiterchip bedeckt und eine obere Oberfläche des zweiten Halbleiterchips freilegt, wobei eine obere Oberfläche der planarisierten Moldingschicht im Wesentlichen coplanar mit der oberen Oberfläche des zweiten Halbleiterchips ist; und eine Wärmesenkeschicht, die die freigelegte obere Oberfläche des zweiten Halbleiterchips und der planarisierten Moldingschicht ohne Haftvermittlerschicht dazwischen kontaktiert. Beispiele der vorliegenden Erfindung können ebenfalls auf ASICs, PLDs/Gate Arrays, DSPs, Graphik-PC-Chipsätze angewandt werden. Ausführungsformen der vorliegenden Erfindung können auch genutzt werden, um eine Speichervorrichtung für Notebook-PCs, Sub-Notebooks für Unternehmen, ultra-mobile PCs (UMPC) und Tablet-PCs angewandt werden.
  • Die Bezugnahme in dieser Beschreibung auf ”eine Ausführungsform” oder ”eine (Zahlwort) Ausführungsform” bedeutet, dass das jeweilige Element, Struktur oder Eigenschaft beschrieben in Verbindung mit dieser Ausführungsform von wenigstens einer Ausführungsform der vorliegenden Erfindung umfasst ist. Das heißt, dass das Auftreten der Ausdrücke ”in einer Ausführungsform” oder ”in einer (Zahlwort) Ausführungsform” an verschiedenen Orten innerhalb der Beschreibung sich nicht notwendigerweise auf die gleiche Ausführungsform bezieht. Vielmehr können die jeweiligen Elemente, Strukturen oder Eigenschaften in jeglicher denkbaren Art und Weise in einer oder mehrerer der Ausführungsformen kombiniert werden.
  • In dem Fall, in dem ein Ausdruck analog zu ”wenigstens eines von A, B, und C, etc.” genutzt wird, ist beabsichtigt, dass solch ein Ausdruck verstanden wird wie ihn ein Fachmann verstehen würde (z. B., ”ein System mit wenigstens einem von A, B, und C” würde ein System umfassen, das A alleine, B alleine, C alleine, A und B zusammen, A und C zusammen, B und C zusammen, und/oder A, B und C zusammen, etc. umfassen würde, wäre aber nicht darauf beschränkt).
  • Verschiedene Ablaufe sind beschrieben als vielfache diskrete Schritte, die in einer Art und Weise durchgeführt werden, wie es hilfreich für das Verständnis der Erfindung ist. Die Reihenfolge, in der die Schritte aber beschrieben sind, impliziert nicht, dass die Abläufe reihenfolgenabhängig sind, oder dass die Reihenfolge der Schritt in der Reihenfolge wie angegeben durchgeführt werden muss.
  • Der oben beschriebene Gegenstand ist beispielhaft zu verstehen und nicht darauf beschränkt, und die folgenden Patentansprüche sollen alle Modifikationen, Verbesserungen und weitere Ausführungsformen, die unter den wahren Geist und Umfang des erfindungsgemäßen Konzepts fallen, umfassen. Das heißt, im maximal gesetzlich erlaubten Maße soll der Umfang des erfindungsgemäßen Konzepts gemäß der breitesten erlaubten Interpretation der folgenden Patentansprüche und ihrer Äquivalenten ermittelt werden und darf nicht durch die vorangehende detaillierte Beschreibung beschränkt oder begrenzt werden.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
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  • Zitierte Patentliteratur
    • KR 10-2010-0139991 [0001]

Claims (46)

  1. Verfahren zur Herstellung eines Halbleiterstapelgehäuses umfassend: Bereitstellen einer Vielzahl getrennter zweiter Halbleiterchips auf einem Wafer umfassend erste Halbleiterchips; Ausbilden einer Wärmesenkeschicht, die wenigstens einen Bereich der oberen Oberflächen der zweiten Halbleiterchips kontaktiert; und danach Vereinzeln der Vielzahl erster Halbleiterchips von dem Wafer, um eine Vielzahl Chipstapel zu bilden, wobei die Vielzahl getrennter zweiter Halbleiterchips auf den entsprechenden vereinzelten ersten Halbleiterchips gestapelt sind.
  2. Verfahren nach Anspruch 1, wobei die Wärmesenkeschicht kein Polymer enthält.
  3. Verfahren nach Anspruch 1, weiterhin umfassend: Ausbilden einer Moldschicht mittels eines Presswerkzeugs, um die ersten und zweiten Halbleiterchips zu bedecken; und Freilegen oberer Oberflächen in der Vielzahl zweiter Halbleiterchips durch das Entfernen wenigstens eines Bereichs der Moldschicht.
  4. Verfahren nach Anspruch 3, wobei das Freilegen der oberen Oberflächen der Vielzahl zweiter Halbleiterchips das gleichzeitige Schleifen der Moldschicht und der zweiten Halbleiterchips umfasst.
  5. Verfahren nach Anspruch 4, wobei das Freilegen der oberen Oberfläche der Halbleiterchips das Freilegen von im Wesentlichen der gesamten oberen Oberfläche des Halbleiterchips umfasst.
  6. Verfahren nach Anspruch 1, wobei die Wärmesenkeschicht eine erste Metallschicht und eine zweite Metallschicht auf der ersten Metallschicht umfasst.
  7. Verfahren nach Anspruch 6, wobei die erste Metallschicht ein Material ausgewählt aus Ti, Cr, Ta, Ni, TiW, Kombinationen davon, oder Legierungen davon enthält, wobei die zweite Metallschicht Cu umfasst.
  8. Verfahren nach Anspruch 7, wobei die Wärmesenkeschicht außerdem eine dritte Metallschicht über der zweiten Metallschicht enthält und wobei die dritte Metallschicht Ni oder Ni/Au enthält.
  9. Verfahren nach Anspruch 6, wobei die erste Metallschicht in einer im Wesentlichen durchgehenden Schicht quer über die Breite des zweiten Halbleiterchips ausgebildet ist, und wobei die zweite Metallschicht mit Löchern zwischen Abschnitten der zweiten Metallschicht entlang der Breite des zweiten Halbleiterchips ausgebildet ist.
  10. Verfahren nach Anspruch 6, wobei die zweite Metallschicht als im Wesentlichen durchgehende Schicht quer über die Breite des zweiten Halbleiterchips ausgebildet ist, und wobei die zweite Metallschicht mit Löchern zwischen den Abschnitten der zweiten Metallschicht auf der Moldschicht ausgebildet ist.
  11. Verfahren nach Anspruch 1, weiterhin umfassend: Anordnen der Vielzahl erster Halbleiterchips auf einem Träger mit dazwischen liegender Haftvermittlerschicht.
  12. Verfahren nach Anspruch 1, wobei das Ausbilden der Wärmesenkeschicht die Verwendung einer Beschichtungstechnik, chemischer Gasphasenabscheidung, physikalischer Gasphasenabscheidung, atomarer Schichtabscheidung (ALG) oder Soft-Lithographie-Prozesse nutzt.
  13. Verfahren nach Anspruch 1, wobei das Ausbilden der Wärmesenkeschicht das Ausbilden einer Keimschicht und das Ausbilden einer Nano-Röhrchen-Schicht auf der Keimschicht umfasst.
  14. Verfahren nach Anspruch 1, weiterhin umfassend: Ausbilden einer Moldschicht mittels eines Presswerkzeugs, um die ersten und zweiten Halbleiterchips zu bedecken; und Planarisieren der Moldschicht und Freilegen von im Wesentlichen der gesamten oberen Oberflächen der Vielzahl zweiter Halbleiterchips, wobei die Wärmesenkeschicht in Kontakt mit einer oberen Oberfläche und einer Seitenwand der planarisierten Moldschicht ist.
  15. Verfahren nach Anspruch 14, weiterhin umfassend das Bereitstellen eines Gehäusesubstrates mit einem durchgehenden Durchgangsloch, wobei die ersten und zweiten Halbleiterchips über dem Gehäusesubstrat angeordnet sind, wobei die Wärmesenkeschicht in Kontakt mit einer oberen Oberfläche des Gehäusesubstrates steht, und wobei das Durchgangsloch mit einem Abschnitt der Wärmesenkeschicht verbunden ist, wobei die Wärmesenkeschicht in Kontakt mit der oberen Oberfläche des Gehäusesubstrats steht.
  16. Verfahren zur Herstellung eines Halbleitergehäuses, umfassend: Bereitstellen eines Wafers mit darin gefertigten Halbleiterchips; Ausbilden einer Wärmesenkeschicht über dem Wafer, wobei die Wärmesenkeschicht obere Oberflächen der Halbleiterchips kontaktiert; und danach Vereinzeln der Vielzahl von Halbleiterchips von den Wafer.
  17. Verfahren nach Anspruch 16, wobei die Wärmesenkeschicht ausgebildet ist ohne eine Haftvermittlungsschicht zwischen der Wärmesenkeschicht und den Halbleiterchips.
  18. Verfahren nach Anspruch 17, wobei die Wärmesenkeschicht als Metallschicht ausgebildet ist.
  19. Verfahren nach Anspruch 16, wobei die Wärmesenkeschicht eine Barriereschicht und eine leitfähige Schicht auf der Barriereschicht umfasst, und die leitfähige Schicht ausgebildet wird, indem eine Keimschicht auf der Barriereschicht ausgebildet wird, und die Metallschicht über der Keimschicht ausgebildet wird.
  20. Verfahren nach Anspruch 19, wobei die Keimschicht Cu umfasst und die Metallschicht Cu umfasst.
  21. Verfahren nach Anspruch 19, wobei die Keimschicht Au umfasst und die Metallschicht Au umfasst.
  22. Verfahren zum Ausbilden eines Halbleitergehäuses umfassend: Bereitstellen zweiter Halbleiterchips über entsprechender erster Halbleiterchips; und Ausbilden einer Wärmesenkeschicht, welche die oberen Oberflächen und Seitenwände der zweiten Halbleiterchips kontaktiert.
  23. Verfahren nach Anspruch 22, außerdem umfassend das Ausbilden einer Moldschicht auf der sich ergebenden Struktur umfassend die Wärmesenkeschicht.
  24. Verfahren nach Anspruch 23, außerdem umfassend: Planarisieren der Moldschicht um eine obere Oberfläche der Wärmesenkeschicht freizulegen.
  25. Verfahren nach Anspruch 24, wobei die obere Oberfläche der Wärmesenkeschicht im Wesentlichen coplanar mit einer oberen Oberfläche der planarisierten Moldschicht ist.
  26. Verfahren nach Anspruch 23, außerdem umfassend das Ausbilden eines Durchgangslochs, das durch die zweiten Halbleiterchips hindurchreicht und mit der Wärmesenkeschicht verbunden ist.
  27. Verfahren nach Anspruch 23, wobei die Wärmesenkeschicht direkt die oberen Oberflächen der ersten Halbleiterchips kontaktiert.
  28. Verfahren nach Anspruch 27, außerdem umfassend das Ausbilden eines Durchgangslochs, das durch die entsprechenden der ersten Halbleiterchips hindurchreicht, wobei das Durchgangsloch mit einem Abschnitt der Wärmesenkeschicht verbunden ist, wobei die Wärmesenkeschicht in Kontakt mit der oberen Oberfläche der entsprechenden ersten Halbleiterchips steht.
  29. Verfahren nach Anspruch 26, wobei die Wärmesenkeschicht direkt die Seitenwände der zweiten Halbleiterchips kontaktiert.
  30. Verfahren zum Ausbilden eines Halbleitergehäuses umfassend: Bereitstellen eines zweiten Halbleiterchips über einem ersten Halbleiterchip mit Durchgangslöchern, die durch wenigstens einen Bereich davon hindurchgehen; Ausbilden einer Moldschicht, die die ersten und zweiten Halbleiterchips bedeckt; Planarisieren der Moldschicht bis eine obere Oberfläche der zweiten Halbleiterchips freigelegt ist, so dass eine obere Oberfläche der planarisierten Moldschicht im Wesentlichen coplanar mit der oberen Oberfläche der zweiten Halbleiterchips ist; und Ausbilden einer Wärmesenkeschicht, die direkt die freigelegte obere Oberfläche des zweiten Halbleiterchips und die obere Oberfläche der planarisierten Moldingschicht kontaktiert.
  31. Verfahren nach Anspruch 30, wobei im Querschnitt die Wärmesenkeschicht sich entlang einer geraden Linie quer über die planarisierte Moldschicht und die obere Oberfläche des zweiten Halbleiterchips an dessen Schnittstelle erstreckt.
  32. Verfahren nach Anspruch 30, wobei die zweiten Halbleiterchips Durchgangslöcher aufweisen, die sich hindurch erstrecken und direkt mit der Wärmesenkeschicht verbunden sind.
  33. Halbleitergehäusestapelstruktur umfassend: einen ersten Halbleiterchip (100); einen zweiten Halbleiterchip (200) über dem ersten Halbleiterchip (100); eine planarisierte Moldschicht (350), die den zweiten Halbleiterchip (200) bedeckt und eine obere Oberfläche (200s) des zweiten Halbleiterchips freilegt, wobei eine obere Oberfläche der planarisierten Moldschicht im Wesentlichen coplanar mit der oberen Oberfläche (200s) des zweiten Halbleiterchips (200) ist; und eine Wärmesenkeschicht (401), die die freigelegte obere Oberfläche des zweiten Halbleiterchips und die planarisierte Moldschicht direkt kontaktiert.
  34. Gehäusestapelstruktur nach Anspruch 33, wobei in Querschnittsansicht, sich die Wärmesenkeschicht (401) in gerader Linie quer über die planarisierte Moldschicht und die obere Oberfläche des zweiten Halbleiterchips an seiner Schnittstelle erstreckt.
  35. Gehäusestapelstruktur nach Anspruch 33, wobei der zweiten Halbleiterchip Durchgangslöcher (220) aufweist, die bei wenigstens einem Teil davon hindurchreichen, wobei das Durchgangsloch (220) in Kontakt mit der Wärmesenkeschicht steht.
  36. Gehäusestapelstruktur nach Anspruch 33, außerdem umfassend einen dritten Halbleiterchip (300) über dem zweiten Halbleiterchip (200), wobei der erste Halbleiterchip (100) ein Logikbauteil und die zweiten und dritten Halbleiterchips Speicherbauteile sind.
  37. Halbleitergehäusestapelstruktur umfassend: einen zweiten Halbleiterchip (200) über einem ersten Halbleiterchip (100); eine Wärmesenkeschicht (403), die direkt eine obere Oberfläche (220s) und eine Seitenwand (200t) des zweiten Halbleiterchips kontaktiert; eine planarisierte Moldschicht (353) über der Wärmesenkeschicht (403), die eine obere Oberfläche der Wärmesenkeschicht freilegt, wobei eine obere Oberfläche der planarisierten Moldschicht im Wesentlichen coplanar mit der oberen Oberfläche der Wärmesenkeschicht (403) ist.
  38. Halbleitergehäusestapelstruktur nach Anspruch 37, wobei die Wärmesenkeschicht (403) in Kontakt mit einer oberen Oberfläche des ersten Halbleiterchips (100) steht.
  39. Halbleitergehäusestapelstruktur nach Anspruch 38, wobei der erste Halbleiterchip (100) ein durchgehendes Durchgangsloch (120) umfasst und mit der Wärmesenkeschicht (403) gekoppelt ist.
  40. Halbleitergehäusestruktur nach Anspruch 37, wobei der zweite Halbleiterchip (200) an wenigstens einem Abschnitt davon durchgehende Durchgangslöcher (220) aufweist, wobei die Durchgangslöcher (220) mit der Wärmesenkeschicht (403) verbunden sind.
  41. Halbleitergehäusestapelstruktur umfassend: einen zweiten Halbleiterchip (200) über einem ersten Halbleiterchip (100); eine planarisierte Moldschicht (350), die die ersten und zweiten Halbleiterchips bedeckt und eine obere Oberfläche der zweiten Halbleiterchips (200) freilegt; eine Wärmesenkeschicht (405), die direkt die obere Oberfläche des zweiten Halbleiterchips (200), eine obere Oberfläche der planarisierten Moldschicht (350) und eine Seitenwand der planarisierten Moldschicht (350) kontaktiert, wobei eine obere Oberfläche der planarisierten Moldschicht im Wesentlichen koplanar mit der oberen Oberfläche des zweiten Halbleiterchips (200) ist.
  42. Halbleitergehäusestapelstruktur nach Anspruch 41, wobei die ersten und zweiten Halbleiterchips nacheinander über einem Halbleitergehäusesubstrat montiert werden.
  43. Halbleitergehäusestapelstruktur nach Anspruch 42, außerdem umfassend ein Durchgangsloch (84) in dem Gehäusesubstrat, wobei die Wärmesenkeschicht (405) eine obere Oberfläche des Gehäusesubstrats kontaktiert und wobei das Siliziumdurchgangsloch (84) mit einem Abschnitt der Wärmesenkeschicht (405) gekoppelt ist, wobei die Wärmesenkeschicht (405) die obere Oberfläche des Gehäusesubstrats kontaktiert.
  44. Halbleitergehäusestapelstruktur umfassend: einen ersten Halbleiterchip (100); einen zweiten Halbleiterchip (200) über dem ersten Halbleiterchip (100); eine planarisierte Moldschicht (350), die den zweiten Halbleiterchip bedeckt, eine obere Oberfläche des zweiten Halbleiterchips (200) freilegt, wobei eine obere Oberfläche der planarisierten Moldschicht (350) im Wesentlichen coplanar mit der oberen Oberfläche des zweiten Halbleiterchips (200) ist; und eine Wärmesenkeschicht (401), die die freigelegte obere Oberfläche des zweiten Halbleiterchips (200) und die planarisierte Moldschicht ohne eine Haftschicht (95) kontaktiert.
  45. Verfahren nach Anspruch 44, wobei die Wärmesenkeschicht (401) kein Harz enthält.
  46. Ein System umfassend: einen Speichercontroller (1220); und einen Speicher (1210) benachbart zu dem Speichercontroller (1220), wobei wenigstens einer von Speichercontroller (1220) und Speicher (1210) umfasst: einen ersten Halbleiterchip (100); einen zweiten Halbleiterchip (200) über dem ersten Halbleiterchip (100); eine planarisierte Moldschicht, die den zweiten Halbleiterchip bedeckt und eine obere Oberfläche des zweiten Halbleiterchips freilegt, wobei eine obere Oberfläche der planarisierten Moldschicht im Wesentlichen coplanar mit der oberen Oberfläche des zweiten Halbleiterchips ist; und eine Wärmesenkeschicht, die die freigelegte obere Oberfläche des zweiten Halbleiterchips und der planarisierten Moldschicht ohne eine Haftvermittlerschicht kontaktiert.
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