KR20220057116A - 반도체 패키지 - Google Patents

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KR20220057116A
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KR
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semiconductor chip
semiconductor
integrated circuit
front surface
disposed
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KR1020200142014A
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이상훈
이혁재
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삼성전자주식회사
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Abstract

본 발명의 일 실시예는, 제1 집적 회로가 배치된 제1 전면 및 제1 후면을 갖는 제1 반도체 층, 및 제1 집적 회로에 전기적으로 연결되고 적어도 제1 및 제2 그룹의 제1 관통 비아로 구분되는 복수의 제1 관통 비아들을 포함하는 제1 반도체 칩, 제1 그룹의 제1 관통 비아에 전기적으로 연결된 제2 집적 회로를 포함하는 제2 반도체 칩, 제2 그룹의 상기 제1 관통 비아에 전기적으로 연결되는 제3 관통 비아를 포함하는 제3 반도체 칩을 포함하며, 제1 그룹의 제1 관통 비아는 제1 집적 회로의 입출력 신호를 전달하고, 제2 그룹의 제1 관통 비아는 제1 집적 회로에 파워를 공급하는 반도체 패키지를 제공한다.

Description

반도체 패키지{SEMICONDUCTOR PACKAGE}
본 발명은 반도체 패키지에 관한 것이다.
전자기기에 장착되는 반도체 패키지는 소형화와 함께 고성능 및 대용량화가 요구된다. 이를 구현하기 위하여, 관통 실리콘 비아(through silicon via, TSV)를 포함하는 반도체 칩들을 수직 방향으로 적층한 반도체 패키지의 연구 및 개발이 이루어지고 있다.
본 발명이 해결하고자 하는 과제 중 하나는, 전압 강하가 감소되고, 개폐 시간(switching time)이 단축되고, 점유 면적이 최소화된 반도체 패키지를 제공하는 것이다.
전술한 과제의 해결 수단으로서, 본 발명의 일 실시예는, 제1 집적 회로가 배치된 제1 전면 및 상기 제1 전면의 반대에 위치한 제1 후면을 갖는 제1 반도체 층, 및 상기 제1 반도체 층을 관통하여 상기 제1 집적 회로에 전기적으로 연결되고 적어도 제1 및 제2 그룹의 제1 관통 비아로 구분되는 복수의 제1 관통 비아들을 포함하는 제1 반도체 칩; 상기 제1 반도체 칩의 상기 제1 후면 상에 배치되며, 상기 제1 그룹의 상기 제1 관통 비아에 전기적으로 연결된 제2 집적 회로가 배치된 제2 전면 및 상기 제2 전면의 반대에 위치한 제2 후면을 갖는 제2 반도체 층, 및 상기 제2 반도체 층을 관통하여 상기 제2 집적 회로에 전기적으로 연결되는 제2 관통 비아를 포함하는 제2 반도체 칩; 상기 제1 반도체 칩의 상기 제1 후면 상에 배치되며, 제3 전면 및 상기 제3 전면의 반대에 위치한 제3 후면을 갖는 제3 반도체 층, 및 상기 제3 반도체 층의 적어도 일부를 관통하여 상기 제2 그룹의 상기 제1 관통 비아에 전기적으로 연결되는 제3 관통 비아를 포함하는 제3 반도체 칩; 및 상기 제2 및 제3 반도체 칩 상에 배치되며 상기 제2 관통 비아 및 상기 제3 관통 비아 중 적어도 하나에 전기적으로 연결된 복수의 연결 범프들; 을 포함하며, 상기 제1 그룹의 상기 제1 관통 비아는 상기 제1 집적 회로의 입출력 신호를 전달하고, 상기 제2 그룹의 상기 제1 관통 비아는 상기 제1 집적 회로에 파워를 공급하는 반도체 패키지를 제공한다.
또한, 제1 집적 회로가 배치된 제1 전면 및 상기 제1 전면의 반대에 위치한 제1 후면을 갖는 제1 반도체 층, 및 상기 제1 반도체 층을 관통하여 상기 제1 집적 회로에 전기적으로 연결되고 적어도 제1 및 제2 그룹의 제1 관통 비아로 구분되는 복수의 제1 관통 비아들을 포함하는 제1 반도체 칩; 상기 제1 반도체 칩의 상기 제1 후면 상에 배치되며, 상기 제1 그룹의 상기 제1 관통 비아에 전기적으로 연결된 제2 집적 회로가 배치된 제2 전면 및 상기 제2 전면의 반대에 위치한 제2 후면을 갖는 제2 반도체 층, 및 상기 제2 반도체 층을 관통하여 상기 제2 집적 회로에 전기적으로 연결되는 제2 관통 비아를 포함하는 제2 반도체 칩; 및 상기 제1 반도체 칩의 상기 제1 후면 상에 배치되며, 제3 전면 및 상기 제3 전면의 반대에 위치한 제3 후면을 갖는 제3 반도체 층 및 상기 제3 반도체 층의 적어도 일부를 관통하여 상기 제2 그룹의 상기 제1 관통 비아에 전기적으로 연결되는 제3 관통 비아를 포함하는 제3 반도체 칩; 을 포함하며, 상기 제1 후면에 수평한 제1 방향에서 상기 제1 반도체 칩의 폭은, 상기 제1 방향에서 상기 제2 반도체 칩의 폭 및 상기 제3 반도체 칩의 폭의 합 보다 크거나 같고, 상기 제2 그룹의 상기 제1 관통 비아 및 상기 제3 관통 비아는 상기 제1 집적 회로에 파워를 공급하는 반도체 패키지를 제공한다.
또한, 제1 집적 회로가 배치된 제1 전면 및 상기 제1 전면의 반대에 위치한 제1 후면을 갖는 제1 반도체 층, 및 상기 제1 반도체 층을 관통하여 상기 제1 집적 회로에 전기적으로 연결되고 적어도 제1 내지 제3 그룹의 제1 관통 비아로 구분되는 복수의 제1 관통 비아들을 포함하는 제1 반도체 칩; 상기 제1 그룹의 상기 제1 관통 비아에 전기적으로 연결된 제2 집적 회로가 배치된 제2 전면 및 상기 제2 전면의 반대에 위치한 제2 후면을 갖는 제2 반도체 층, 및 상기 제2 반도체 층을 관통하여 상기 제2 집적 회로에 전기적으로 연결되는 제2 관통 비아를 포함하고, 상기 제2 전면이 상기 제1 후면을 향하도록 상기 제1 반도체 칩 상에 배치된 제2 반도체 칩; 제3 전면 및 상기 제3 전면의 반대에 위치한 제3 후면을 갖는 제3 반도체 층, 및 상기 제3 반도체 층을 관통하여 상기 제2 그룹의 상기 제1 관통 비아에 전기적으로 연결되는 제3 관통 비아를 포함하고, 상기 제3 전면이 상기 제1 후면을 향하도록 상기 제1 반도체 칩 상에 배치된 제3 반도체 칩; 및 상기 제3 그룹의 상기 제1 관통 비아에 전기적으로 연결된 메모리 회로가 배치된 제4 전면 및 상기 제4 전면의 반대에 위치한 제4 후면을 갖는 제4 반도체 층을 포함하고, 상기 제4 전면이 상기 제1 후면을 향하도록 상기 제1 반도체 칩 상에 배치된 제4 반도체 칩; 을 포함하며, 상기 제2 반도체 칩은 상기 제1 집적 회로의 입출력 신호를 전달하고, 상기 제3 반도체 칩은 상기 제1 집적 회로에 파워를 공급하고, 상기 제4 반도체 칩은 상기 제1 집적 회로에 캐시 정보를 제공하는 반도체 패키지를 제공한다.
본 발명의 실시예들에 따르면, 제1 반도체 칩의 후면에 신호의 입출력을 위한 제2 반도체 칩 및 파워 공급을 위한 제3 반도체 칩을 배치함으로써, 전압 강하가 감소되고, 개폐 시간이 단축되고, 점유 면적이 최소화된 반도체 패키지를 제공할 수 있다.
도 1a은 본 발명의 일 실시예에 따른 반도체 패키지를 나타낸 도면이다.
도 1b은 도 1a의 I-I' 절단면을 나타낸 도면이다.
도 2는 본 발명의 일 실시예에 따른 반도체 패키지를 나타낸 도면이다.
도 3은 본 발명의 일 실시예에 따른 반도체 패키지를 나타낸 도면이다.
도 4는 본 발명의 일 실시예에 따른 반도체 패키지를 나타낸 도면이다.
도 5는 본 발명의 일 실시예에 따른 반도체 패키지를 나타낸 도면이다.
도 6은 본 발명의 일 실시예에 따른 반도체 패키지를 나타낸 도면이다.
도 7은 도 6의 II-II' 절단면을 나타낸 도면이다.
도 8a 내지 8c는 도 1a의 반도체 패키지의 제조 방법을 개략적으로 나타낸 도면들이다.
도 9는 본 발명의 일 실시예에 따른 반도체 패키지를 나타낸 도면이다.
도 10는 본 발명의 일 실시예에 따른 반도체 패키지를 나타낸 도면이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예들을 다음과 같이 설명한다.
도 1a 및 1b를 참조하면, 반도체 패키지(1000A)는 제1 반도체 칩(100), 제1 반도체 칩(100)의 하면에 배치된 제2 및 제3 반도체 칩(200, 300)을 포함할 수 있다. 또한, 반도체 패키지(1000A)는 제1 봉합층(410), 제2 봉합층(420), 재배선 구조(430), 및 복수의 연결 범프들(440)을 더 포함할 수 있다. 제1 내지 제3 반도체 칩(100, 200, 300)은, 별도의 연결 부재(예, 솔더 범프, 구리 필라 등) 없이, 직접 부착되는 하이브리드 본딩(hybrid bonding) 구조를 가질 수 있다. 예를 들어, 제1 반도체 칩(100)과 제2 반도체 칩(200)은 제1 배선 구조(132)와 제2 회로 구조(222)를 통해 서로 전기적으로 연결되며, 제1 배선 구조(132)는 제2 회로 구조(222)와 직접 접촉할 수 있다.
제1 반도체 칩(100)은, 제2 반도체 칩(200)을 통해 입출력 신호를 전달받고, 제3 반도체 칩(300)을 통해 파워를 공급받을 수 있다. 일 실시예에서, 제1 그룹의 제1 관통 비아(141)는, 제2 관통 비아(241) 및 제2 집적 회로를 통해 제1 집적 회로 또는 외부 장치에 제1 집적 회로의 입출력 신호를 전달할 수 있다. 제2 그룹의 제1 관통 비아(142)는, 제3 관통 비아(341)를 통해 제1 집적 회로에 파워를 공급할 수 있다. 초미세 피치를 갖는 집적 회로에서 입출력 회로와 파워 공급 회로는 집적 회로의 혼잡도를 증가시켜 전압 강하 등의 문제를 야기할 수 있다. 그러나, 일 실시예에서, 제1 반도체 칩(100) 상에 제1 반도체 칩(100)을 위한 입출력 회로를 포함한 제2 반도체 칩(200), 및 제1 반도체 칩(100)을 위한 파워 공급용 제3 반도체 칩(300)을 배치함으로써, 제1 반도체 칩(100)의 제1 집적 회로를 구성하는 제1 배선 구조(122)의 혼잡도를 감소시킬 수 있다. 따라서, 제1 집적 회로의 전압 강하가 감소되고 개폐 시간(switching time)이 단축될 수 있다. 또한, 제2 및 제3 반도체 칩(200, 300)은 제1 반도체 칩(100)의 면적 내에 위치하므로, 반도체 패키지(1000A)의 점유 면적을 최소화할 수 있다. 예를 들어, 제1 반도체 칩(100)의 하면 또는 제1 후면(110S2)에 평행한 방향(X축 방향)에서, 제1 반도체 칩(100)의 폭(100w)은 제2 반도체 칩(200)의 폭(200w)과 제3 반도체 칩(300)의 폭(300w)의 합 보다 클 수 있다.
제1 반도체 칩(100)은 제1 반도체 층(110), 제1 회로층(120), 제1 배선층(130), 및 복수의 제1 관통 비아들(141, 142)을 포함할 수 있다. 제1 반도체 층(110)은, 제1 집적 회로가 배치된 제1 전면(110S1) 및 제1 전면(110S1)의 반대에 위치한 제1 후면(110S2)을 가지며, 반도체 기판(111), 반도체 기판(111) 내에 형성된 복수의 도전 영역, 및 도전 영역 일측의 분리 영역들을 포함할 수 있다. 반도체 기판(111)은 반도체 웨이퍼일 수 있다. 반도체 기판(111)은 실리콘(silicon), 게르마늄(germanium)과 같은 반도체 원소, 또는 SiC (silicon carbide), GaAs (gallium arsenide), InAs (indium arsenide), 및 InP (indium phosphide)와 같은 화합물 반도체를 포함할 수 있다. 도전 영역은, 예를 들어 불순물이 도핑된 웰 (well), 또는 불순물이 도핑된 구조물일 수 있다. 분리 영역은 STI (shallow trench isolation) 구조를 갖는 소자분리 구조로서, 실리콘 산화물을 포함할 수 있다.
제1 회로층(120)은 제1 반도체 층(110)의 제1 전면(110S1) 상에 배치될 수 있다. 제1 회로층(120)은 전면 층간 절연층(121), 복수의 제1 개별 소자들(ID1), 및 복수의 제1 개별 소자들(ID1)에 전기적으로 연결된 제1 회로 구조(122)를 포함할 수 있다. 전면 층간 절연층(121)은 반도체 기판(111)의 상면 상에 배치되며, 실리콘 산화물 또는 실리콘 질화물을 포함할 수 있다. 복수의 제1 개별 소자들(ID1)은 다양한 미세 전자 소자 (microelectronic devices), 예를 들어, MOSFET(metal-oxide-semiconductor field effect transistor), 시스템 LSI (large scale integration), MEMS (micro-electro-mechanical system), 능동 소자, 수동 소자 등을 포함할 수 있다. 복수의 제1 개별 소자들(ID1)은 반도체 기판(111)의 도전 영역 사이에 배치된 게이트 구조체를 포함할 수 있다.
제1 회로 구조(122)는 수평 방향(X축 방향)으로 연장된 적어도 한층 이상의 배선 라인 및 수직 방향(Z축 방향)으로 연장된 적어도 한층 이상의 배선 비아를 포함하고, 반도체 기판(111) 상의 도전 영역 및 복수의 제1 개별 소자들(ID1) 중 적어도 하나에 전기적으로 연결될 수 있다. 제1 회로 구조(122)는 복수의 배선 라인과 복수의 배선 비아를 포함하는 다층 구조를 가질 수 있다. 배선 라인 및 배선 비아는, 예를 들어, 알루미늄(Al), 금(Au), 코발트(Co), 구리(Cu), 니켈(Ni), 납(Pb), 탄탈륨(Ta), 텔루륨(Te), 티타늄(Ti), 텅스텐(W) 또는 이들의 조합을 포함하는 금속 물질을 포함할 수 있다. 배선 라인 또는/및 배선 비아와 층간 절연층(121) 사이는 티타늄(Ti), 티타늄 질화물(TiN), 탄탈륨(Ta), 또는 탄탈륨 질화물(TaN)을 포함하는 배리어막이 배치될 수 있다. 도면에 도시된 제1 회로 구조(122) 외에 제1 개별 소자들(ID1)을 상호 연결하거나 제1 개별 소자들(ID1)과 제1 관통 비아들(141, 142)을 연결하는 제1 회로 구조(122)가 있음은 자명하다.
복수의 제1 개별 소자들(ID1)과 제1 회로 구조(122)는 서로 조합되어 제1 집적 회로(integrated circuit)를 제공할 수 있다. 제1 집적 회로는 로직 회로를 포함할 수 있다. 로직 회로는 중앙 처리 장치(CPU), 그래픽 처리 장치(GPU), 필드 프로그램어블 게이트 어레이(FPGA), 디지털 신호 처리 장치(DSP), 이미지 신호 처리 장치(ISP), 암호화 프로세서, 마이크로 프로세서, 마이크로 컨트롤러, 아날로그-디지털 컨버터, 및 주문형 반도체(ASIC) 중 적어도 하나를 포함할 수 있다.
제1 배선층(130)은 제1 반도체 층(110)의 제1 후면(110S2) 상에 배치될 수 있다. 제1 배선층(130)은 후면 층간 절연층(131) 및 제1 회로 구조(122)와 전기적으로 연결된 제1 배선 구조(132)를 포함할 수 있다. 후면 층간 절연층(131)은 반도체 기판(111)의 하면 상에 배치되며, 실리콘 산화물 또는 실리콘 질화물을 포함할 수 있다. 제1 배선 구조(132)는 단층 또는 다층 구조를 가질 수 있다. 예를 들어, 제1 배선 구조(132)는 제1 회로 구조(122)와 유사하게 적어도 한층 이상의 배선 라인과 적어도 한층 이상의 배선 비아를 포함하여, 제1 관통 비아들(141, 142)을 재배선할 수 있다. 제1 배선층(130)의 하면에는 패시베이션막이 더 포함될 수 있다. 패시베이션막은 실리콘 산화물, 실리콘 질화물, 폴리머, 또는 이들의 조합을 포함하는 절연층일 수 있다. 패시베이션막은 제1 반도체 칩(100)의 하면에 노출된 제1 배선 구조(132)의 일부(예, 후면 패드)를 덮을 수 있다.
복수의 제1 관통 비아들(141, 142)은 제1 반도체 층(110)의 적어도 일부를 관통하여 제1 집적 회로에 전기적으로 연결되고, 적어도 제1 및 제2 그룹의 제1 관통 비아(141, 142)로 구분될 수 있다. 복수의 제1 관통 비아들(141, 142)은 제1 회로 구조(122)와 제1 배선 구조(132)를 전기적으로 연결하며, 제1 집적 회로의 입출력 신호와 파워의 전달 경로를 제공할 수 있다. 예를 들어, 제1 집적 회로의 입출력 신호는, 제2 반도체 칩(200)과 연결된 제1 그룹의 제1 관통 비아(141)를 통해 제1 집적 회로 또는 외부 장치에 전달될 수 있다. 제1 그룹의 제1 관통 비아(141)는 제2 회로 구조(222)에 연결되어, 제2 개별 소자들(ID2)과 제1 개별 소자들(ID1)을 전기적으로 연결할 수도 있다. 예를 들어, 제1 집적 회로의 파워는, 제3 반도체 칩(300)과 연결된 제2 그룹의 제1 관통 비아(142)를 통해 제1 집적 회로에 공급될 수 있다. 제2 그룹의 제1 관통 비아(142)는 제1 개별 소자들(ID1)에 파워를 공급하는 제1 회로 구조(122)의 파워 레일(122P)에 연결될 수 있다. 파워 공급을 위한 제2 그룹의 제1 관통 비아(142)는 제1 그룹의 제1 관통 비아(141)와 다른 크기를 가질 수 있다. 예를 들어, 수평 방향(X축 방향)에서 제1 그룹의 제1 관통 비아(141)의 폭(141w)은 제2 그룹의 제1 관통 비아(142)의 폭(142w)과 같거나 작을 수 있다.
복수의 제1 관통 비아들(141, 142)은 제1 반도체 칩(100)의 상면과 하면 사이에서 수직 방향(Z축 방향)으로 연장된 금속 플러그와 금속 플러그의 측면을 둘러싸는 배리어 막을 포함할 수 있다. 금속 플러그는, 예를 들어, 텅스텐(W), 티타늄(Ti), 알루미늄(Al), 또는 구리(Cu)를 포함할 수 있다. 금속 플러그는 도금 공정, PVD 공정 또는 CVD 공정으로 형성될 수 있다. 배리어 막은 텅스텐 질화물(WN), 티타늄 질화물(TiN), 또는 탄탈륨 질화물(TaN) 같은 금속 화합물을 포함할 수 있다. 배리어 막은 PVD 공정 또는 CVD 공정으로 형성될 수 있다. 복수의 제1 관통 비아들(141, 142)의 측면에는 비아 절연막이 형성될 수 있다. 비아 절연막은 단일막 또는 다층막일 수 있다. 비아 절연막은 실리콘 산화물, 실리콘 산화 질화물, 실리콘 질화물, 폴리머 또는 그들의 조합을 포함할 수 있다.
제2 반도체 칩(200)은, 제1 반도체 칩(100)의 하면 또는 후면(110S2) 상에 배치되며, 제2 전면(210S1) 및 제2 후면(210S2)을 갖는 제2 반도체 층(210), 제2 회로층(220), 제2 배선층(230), 및 제2 관통 비아(241)를 포함할 수 있다. 제2 반도체 칩(200)은 상술한 제1 반도체 칩(100)과 동일 또는 유사한 기술적 특징을 포함할 수 있으므로, 중복되는 설명은 생략한다.
제2 회로층(220)은 복수의 제2 개별 소자들(ID2)과 제2 회로 구조(222)가 조합된 제2 집적 회로를 포함할 수 있다. 제2 집적 회로는 제1 그룹의 제1 관통 비아(141)에 전기적으로 연결될 수 있다. 제2 반도체 칩(200)은 제2 집적 회로가 형성된 제2 전면(210S1)이 제1 반도체 칩(100)의 제1 후면(110S2)을 향하도록 배치될 수 있다. 제2 집적 회로는 제1 반도체 칩(100)이 제1 집적 회로를 위한 입출력 회로, 아날로그 회로, 메모리 회로, 및 직렬-병렬 변환 회로 중 적어도 하나를 포함할 수 있다. 메모리 회로는 DRAM, SRAM, PRAM, MRAM, RRAM, 및 Flash 메모리 중 적어도 하나를 포함할 수 있다.
또한, 제2 반도체 칩(200)은 제2 개별 소자들(ID2)에 파워를 공급하는 파워용 관통 비아(242)를 더 포함할 수 있다. 파워용 관통 비아(242)는 제2 집적 회로의 제2 개별 소자들(ID2)에 전력을 공급할 수 있다. 파워용 관통 비아(242)는 제1 배선 구조(132) 또는/및 제1 회로 구조(122)를 경유하는 경로를 통해 제2 집적 회로에 파워를 공급할 수 있다. 도면에서, 파워용 관통 비아(242)의 상면 및 하면에는 단일층의 배선 라인만 도시되었다. 이와 달리, 파워용 관통 비아(242)는 제2 관통 비아(241)과 같이, 다층 구조의 제2 회로 구조(222) 또는/및 다층 구조의 제2 배선 구조(232)를 통해 제1 배선 구조(132) 및 재배선 구조(430)에 연결될 수 있다. 일 실시예에서, 제2 반도체 칩(200)은, 제2 전면(210S1)이 제1 후면(110S2)을 향하도록 배치되고, 파워용 관통 비아(242)를 통해 파워를 공급받을 수 있다. 따라서, 제2 회로 구조(222)의 혼잡도가 감소하여, 전압 강하가 감소되고, 개폐 시간(switching time)이 단축될 수 있다.
제3 반도체 칩(300)은 제1 반도체 칩(100)의 하면 또는 후면(110S2) 상에 배치되며, 제3 전면(310S1) 및 제3 후면(210S2)을 갖는 제3 반도체 층(310), 제3 회로층(320), 제3 배선층(330), 및 제3 관통 비아(341)를 포함할 수 있다. 제3 반도체 칩(300)은 상술한 제1 반도체 칩(100)과 동일 또는 유사한 기술적 특징을 포함할 수 있으므로, 중복되는 설명은 생략한다.
제3 회로층(320)은 제3 반도체 층(310)의 제3 전면(310S1) 상에 배치될 수 있다. 제3 회로층(320)은 제1 및 제2 회로층(120, 220)과 달리 개별 소자들을 포함하지 않을 수 있다. 제3 회로층(320)은 제3 관통 비아(341)를 둘러싸는 전면 층간 절연층(321)을 포함할 수 있다. 전면 층간 절연층(321)은 실리콘 산화물 또는 실리콘 질화물을 포함할 수 있다. 도면에서, 제3 반도체 층(310), 제3 회로층(320), 제3 배선층(330) 각각의 두께는 각각 대응하는 제2 반도체 칩(200)의 요소들(210, 220, 230)의 두께와 유사하게 도시되었으나, 이에 한정되는 것은 아니다. 일 예에서, 제3 반도체 층(310)의 두께는 제3 회로층(320) 또는 제3 배선층(330)의 두께 보다 클 수 있다.
제3 관통 비아(341)는 제3 반도체 층(310)의 적어도 일부를 관통하여 제2 그룹의 제1 관통 비아(142)에 전기적으로 연결될 수 있다. 제3 관통 비아(341)은 제2 그룹의 제1 관통 비아(142)를 통해 제1 개별 소자들(ID1)에 파워를 공급할 수 있다. 파워 공급을 위한 제3 관통 비아(341)는 제2 관통 비아(241)와 다른 크기를 가질 수 있다. 예를 들어, 제1 반도체 칩(100)의 하면 또는 제1 후면(110S2)에 평행한 방향(X축 방향)에서, 제2 관통 비아(241)의 폭(241w)은 제3 관통 비아(341)의 폭(341w)과 같거나 작을 수 있다. 도면에서, 제3 관통 비아(341)의 상면 및 하면에는 단일층의 랜딩 패드(341P1, 341P2)만 도시되었다. 이와 달리, 제3 관통 비아(341)는 다층 구조의 회로 또는 배선을 통해 제1 배선 구조(132) 및 재배선 구조(430)에 연결될 수 있다.
제1 봉합층(410)은 제1 반도체 칩(100)의 하면 또는 제1 후면(110S2) 상에 배치되며, 제2 및 제3 반도체 칩(200, 300) 각각의 측면을 덮을 수 있다. 제1 봉합층(410)은 제1 방향(X축 방향)으로 이격된 제2 반도체 칩(200)과 제3 반도체 칩(300)의 사이를 채울 수 있다. 제1 봉합층(410)은 절연 물질을 포함할 수 있다. 예를 들어, 제1 봉합층(410)은 실리콘 산화물, 실리콘 산화 질화물, 실리콘 질화물, 폴리머 등의 물질을 포함할 수 있다.
제2 봉합층(420)은 복수의 연결 범프들(440)과 제1 봉합층(410), 제2 반도체 칩(200), 및 제3 반도체 칩(300)의 사이에 배치될 수 있다. 제2 봉합층(420)은 절연 물질을 포함할 수 있으나, 재배선 구조(430) 형성을 위해서 제1 봉합층(410)과 다른 물질을 포함할 수 있다. 예를 들어, 제2 봉합층(420)은 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 무기필러 또는/및 유리섬유를 포함하는 프리프레그(prepreg), ABF(Ajinomoto Build-up Film), FR-4, BT(Bismaleimide Triazine), EMC(Epoxy Molding Compound), 및 PID 중 적어도 하나를 포함할 수 있다.
재배선 구조(430)는 복수의 연결 범프들(440)과 제2 반도체 칩(200), 및 제3 반도체 칩(300)을 전기적으로 연결하며, 제2 봉합층(420) 내에 배치될 수 있다. 재배선 구조(430)는 수평 방향(X축 또는 Y축 방향)으로 연장된 한층 이상의 재배선 라인과 수직 방향(Z축 방향)으로 연장된 한층 이상의 재배선 비아를 포함할 수 있다. 재배선 구조(430)는 단층 구조 또는 다층 구조를 가질 수 있다. 일 예에서, 재배선 구조(430)는 생략될 수 있으며, 이 경우 복수의 연결 범프(440)는 제2 및 제3 반도체 칩(200, 300)의 하면에 직접 배치될 수 있다.
복수의 연결 범프들(440)은 제2 및 제3 반도체 칩(200, 300) 상에 배치되며 제2 관통 비아(241) 및 제3 관통 비아(341) 중 적어도 하나에 전기적으로 연결될 수 있다. 복수의 연결 범프들(440)은 제2 봉합층(420)의 하면 상에 배치되며, 제2 관통 비아(241), 제2 파워용 관통 비아(242), 및 제3 관통 비아(341)에 전기적으로 연결될 수 있다. 복수의 연결 범프들(440)은 제1 반도체 칩(100)의 하면 또는 제1 후면(110S2)을 마주보도록 배치될 수 있다. 제2 파워용 관통 비아(242), 및 제3 관통 비아(341)에 연결된 적어도 일부의 연결 범프(440)는 파워 및 그라운드 신호를 외부로부터 또는 외부에 전달할 수 있다. 제2 파워용 관통 비아(242), 및 제3 관통 비아(341)는 그라운드용 비아로 사용될 수도 있다. 제2 관통 비아(241)에 연결된 나머지 일부의 연결 범프(440)는 입/출력 신호를 외부로부터 또는 외부에 전달할 수 있다. 제3 신호용 관통 비아(322)는, 제3 파워용 관통 비아(321)와 이격되고 제2 회로 구조(222)에 연결된 제2 신호용 관통 비아(242)에 연결될 수 있다. 복수의 연결 범프들(440)은 도전성 물질을 포함할 수 있으며, 랜드(land), 볼(ball), 또는 핀(pin) 구조를 가질 수 있다.
도 2는 본 발명의 일 실시예에 따른 반도체 패키지(1000B)를 나타낸 도면이다. 도 2에서 도 1a와 동일한 참조 번호를 갖는 구성 요소들은 상술한 내용과 동일 또는 유사한 특징을 가지므로 중복되는 설명은 생략한다.
도 2를 참조하면, 반도체 패키지(1000B)에서, 제3 반도체 칩(300)은 제3 전면(310S1)이 제1 후면(110S2)을 향하도록 배치되며, 제3 관통 비아(341)와 제2 그룹의 제1 관통 비아(142)를 전기적으로 연결하는 제3 회로 구조(322)를 더 포함할 수 있다. 일 실시예에서, 제3 반도체 칩(300)은 제3 반도체 층(310), 제3 반도체 층(310)의 제3 전면(310S1) 상에 배치된 제3 회로층(320), 및 제3 후면(310S2) 상에 배치된 제3 배선층(330)을 포함할 수 있다. 제3 회로층(320)은 제3 관통 비아(341)와 제1 반도체 칩(100)의 제1 배선 구조(132)를 연결하는 제3 회로 구조(322)를 포함할 수 있다. 제3 회로 구조(322)는 단층 구조 또는 다층 구조를 가질 수 있다. 도면에서, 제3 배선층(330) 내의 제3 배선 구조(332)는 단일층으로 도시되었으나, 제3 배선 구조(332) 역시 제3 회로 구조(322)와 같이 다층 구조로 형성될 수 있다. 이와 같이, 제3 회로 구조(322) 또는/및 제3 배선 구조(332)를 이용하여, 제3 관통 비아(341)를 재배선함으로써, 제1 반도체 칩(100) 및 제3 반도체 칩(300)의 파워 라인의 설계 자유도를 향상시킬 수 있다.
도 3은 본 발명의 일 실시예에 따른 반도체 패키지(1000C)를 나타낸 도면이다. 도 3에서 도 1a와 동일한 참조 번호를 갖는 구성 요소들은 상술한 내용과 동일 또는 유사한 특징을 가지므로 중복되는 설명은 생략한다.
도 3을 참조하면, 반도체 패키지(1000C)에서, 제2 반도체 칩(200)은 제2 후면(210S2)이 제1 반도체 칩(100)의 제1 후면(110S2)을 마주하도록 배치될 수 있다. 일 실시예에서, 제2 반도체 칩(200)은 제2 배선층(230)이 제1 배선층(130)과 접하며, 제2 회로층(120) 내의 제2 집적 회로는 제2 관통 비아(241) 및 제2 배선 구조(232)를 통해 제1 반도체 칩(100)의 제1 집적 회로와 연결될 수 있다. 제2 개별 소자들(ID2)은 제2 회로 구조(222), 및 제2 관통 비아(241)를 통해 제1 반도체 칩(100)에 전기적으로 연결될 수 있다. 일 예에서도, 파워용 관통 비아(242)는 제1 배선 구조(132) 및/또는 제1 회로 구조(133)을 경유하여 제2 개별 소자들(ID2)에 파워를 공급할 수 있으므로, 제2 회로 구조(132)의 혼잡도에 크게 부담을 주지 않을 수 있다.
도 4는 본 발명의 일 실시예에 따른 반도체 패키지(1000D)를 나타낸 도면이다. 도 4에서 도 1a와 동일한 참조 번호를 갖는 구성 요소들은 상술한 내용과 동일 또는 유사한 특징을 가지므로 중복되는 설명은 생략한다.
도 4를 참조하면, 반도체 패키지(1000D)에서, 도 1a 등의 제2 및 제3 반도체 칩(200, 300)은 일체의 반도체 구조물(500)로 제공되며, 제1 방향(X축 방향)에서 제1 반도체 칩(100)의 폭(100w)은 반도체 구조물(500)의 폭(500w)과 다를 수 있다. 일 실시예에서, 반도체 구조물(500)은 다이싱 공정 전 웨이퍼 상태의 제1 반도체 칩(100) 상에 부착되므로, 반도체 구조물(500)의 폭(500w)은 다이싱 공정 후의 제1 반도체 칩(100)의 폭(100w) 보다 작을 수 있다. 반도체 구조물(500)의 측면은 제1 봉합층(410)에 의해 덮일 수 있다.
일 실시예에서, 반도체 구조물(500)은 전면(510S1) 및 후면(510S2)을 갖는 반도체 층(510), 반도체 층(510)의 전면(510S1) 상에 배치된 회로층(520), 및 반도체 층(510)의 후면(510S2) 상에 배치된 배선층(530)을 포함할 수 있다. 반도체 구조물(500)에서 도 1a의 제2 및 제3 반도체 칩(200, 300)과 유사한 참조 번호의 요소들은 서로 동일 또는 유사한 기술적 특징을 가질 수 있다. 예를 들어, 반도체 구조물(500)의 반도체 층(510)은 제2 및 제3 반도체 층(210, 310)에 대응하고, 반도체 구조물(500)의 회로층(520)은 제2 및 제3 회로층(220, 320)에 대응하고, 반도체 구조물(500)의 배선층(530)은 제2 및 제3 배선층(230, 330)에 대응할 수 있다. 반도체 구조물(500)은 제1 반도체 칩(100)을 위한 입출력 회로 및 파워용 회로를 포함할 수 있다.
도 5는 본 발명의 일 실시예에 따른 반도체 패키지(1000E)를 나타낸 도면이다. 도 5에서 도 1a 및 도 4와 동일한 참조 번호를 갖는 구성 요소들은 상술한 내용과 동일 또는 유사한 특징을 가지므로 중복되는 설명은 생략한다.
도 5를 참조하면, 반도체 패키지(1000E)에서, 도 1a 등의 제2 및 제3 반도체 칩(200, 300)은 일체의 반도체 구조물(500)로 제공되나, 도 4에 도시된 실시예와 달리, 제1 방향(X축 방향)에서 제1 반도체 칩(100)의 폭(100w)은 반도체 구조물(500)의 폭(500w)과 동일할 수 있다. 일 실시예에서, 반도체 구조물(500)과 제1 반도체 칩(100)은 다이싱 공정 전의 웨이퍼 상태로 접합될 수 있다. 따라서, 다이싱 공정에서 제1 반도체 칩(100)과 반도체 구조물(500)이 동시에 절단되므로, 제1 반도체 칩(100)과 반도체 구조물(500)은 서로 동일한 폭(100w, 500w)을 가질 수 있다.
도 6은 본 발명의 일 실시예에 따른 반도체 패키지(1000F)를 나타낸 도면이고, 도 7은 도 6의 II-II' 절단면을 나타낸 도면이다. 도 6은 도 7의 A-A' 선의 절단면을 도시한 단면도이다. 도 7은 XY 평면 상에서 제1 내지 제4 반도체 칩(100, 200, 300, 600)의 배치 관계를 나타내기 위해서 도 6의 랜딩 패드(341P2) 등을 생략하고 도시하였다.
도 6 및 7을 참조하면, 반도체 패키지(1000F)는 제1 반도체 칩(100)의 하면 또는 후면(110S2) 상에 배치되며, 제4 전면(610S1) 및 제4 전면(610S1)의 반대에 위치한 제4 후면(610S2)을 갖는 제4 반도체 층(610), 및 제4 전면(610S1) 상에 배치되며 메모리 회로를 포함하는 제4 회로층(620)을 포함하는 제4 반도체 칩(600)을 더 포함할 수 있다. 일 예에서, 제4 반도체 칩(600)은 제4 전면(610S1)이 제1 후면(110S2)을 향하도록 제1 반도체 칩(100) 상에 배치될 수 있다. XY 평면상에서, 제2 내지 제3 반도체 칩(200, 300, 600)은 제1 반도체 칩(100) 내에 배치될 수 있다. 제4 반도체 칩(200)은 상술한 제2 반도체 칩(200)과 동일 또는 유사한 기술적 특징을 포함할 수 있으므로, 중복되는 설명은 생략한다.
제4 회로층(620)은 복수의 제3 개별 소자들(ID3) 및 제3 회로 구조(622)를 포함할 수 있다. 복수의 제3 개별 소자들(ID3) 및 제3 회로 구조(622)는 서로 조합되어 메모리 회로를 제공할 수 있다. 메모리 회로는 제1 반도체 칩(100)과 전기적으로 연결될 수 있다. 일 실시예에서, 복수의 제1 관통 비아들(141, 142, 143)은 적어도 제1 내지 제3 그룹의 제1 관통 비아(141, 142, 143)로 구분되며, 제3 그룹의 제1 관통 비아(143)은 제1 집적 회로와 메모리 회로를 전기적으로 연결시킬 수 있다. 메모리 회로는 DRAM, SRAM, PRAM, MRAM, RRAM, 및 Flash 메모리 중 적어도 하나를 포함할 수 있다. 예를 들어, 메모리 회로는 제1 반도체 칩(100)에 캐시 정보를 제공하는 캐시(cache) 메모리 회로를 포함할 수 있다. 일 예에서, 제4 반도체 칩(600)은 제4 반도체 층(610)을 관통하는 관통 비아를 포함하지 않으며, 제4 반도체 층(610) 상의 메모리 회로는 복수의 연결 범프들(440) 및 재배선 구조(430)와 전기적으로 절연될 수 있다.
도 8a 내지 8c는 도 1a의 반도체 패키지(1000A)의 제조 방법을 개략적으로 나타낸 도면들이다.
도 8a를 참조하면, 캐리어(C) 상에 웨이퍼(wafer) 상태의 제1 반도체 칩(100)을 배치할 수 있다. 제1 반도체 칩(100)은 제1 전면(110S1)이 캐리어(C)를 향하도록 배치될 수 있다. 캐리어(C)는 접착층을 포함하는 수지 기판 또는 유리 기판일 수 있다. 일 예에서, 캐리어(C)는 더미 웨이퍼일 수 있다. 캐리어(C) 상에 노출된 제1 반도체 칩(100)의 제1 배선층(130)은 제1 후면 층간 절연층(131)과 제1 배선 구조(132)를 포함할 수 있다. 제1 후면 층간 절연층(131)은 실리콘 산화막을 포함할 수 있다. 제1 배선 구조(132)는 다층의 배선 라인과 배선 비아를 포함할 수 있다. 제1 배선층(130)은 제1 반도체 층(110)의 일부를 CMP 공정 등으로 제거한 뒤 포토리소그래피 공정, 에칭 공정, 도금 공정 등을 반복 수행하여 형성될 수 있다.
도 8b를 참조하면, 웨이퍼 상태의 제1 반도체 칩(100)의 제1 후면(110S2) 상에 다이싱된 제2 반도체 칩(200) 및 제3 반도체 칩(300)을 부착할 수 있다. 제2 및 제3 반도체 칩(200, 300)은 각각 제2 전면(210S1) 및 제3 전면(310S1)이 제1 반도체 칩(100)의 제1 후면(110S2)을 향하도록 배치될 수 있다. 제2 및 제3 반도체 칩(200, 300)은 별도의 접착 부재 및 연결 부재 없이 직접 제1 반도체 칩(100)과 결합될 수 있다. 예를 들어, 제1 후면 층간 절연층(131)과 제2 및 제3 전면 층간 절연층(221, 321)을 압착하여 서로 결합시킨 후 가열하여 접촉된 제1 배선 구조(132)와 제2 회로 구조(222) 및 제3 관통 비아(341)의 랜딩 패드(341P1)를 결합시킬 수 있다.
도 8c를 참조하면, 제2 및 제3 반도체 칩(200, 300) 사이를 채우는 제1 봉합층(410)을 형성하고, 제2 및 제3 반도체 칩(200, 300) 상에 제2 봉합층(420) 및 재배선 구조(430)를 형성할 수 있다. 제1 봉합층(410)은 산화물, 질화물 등의 갭필(gap fill) 물질을 이용하여 형성될 수 있고, 제2 봉합층(420)은 PID와 같은 감광성 수지를 이용하여 형성될 수 있다. 재배선 구조(430)은 포토 리소그래피 공정, 도금 공정 등을 수행하여 형성될 수 있다. 이후, 소잉(sawing) 공정을 통해 개별 반도체 패키지가 분리되고, 제2 봉합층(420) 상으로 노출된 재배선 구조(430)(예, 패드 부분) 상에 연결 범프를 형성하여 반도체 패키지를 완성할 수 있다.
도 9는 본 발명의 일 실시예에 따른 반도체 패키지(2000A)를 나타낸 도면이다.
도 9를 참조하면, 반도체 패키지(2000A)는 실장 기판(50) 상에 배치된 메인 반도체 구조물(1000) 및 복수의 반도체 칩들(10, 20, 30, 40)을 포함할 수 있다. 메인 반도체 구조물(1000)은 상술한 도 1a 내지 도 7의 반도체 패키지들(1000A-1000F) 중 적어도 하나를 포함할 수 있다. 복수의 반도체 칩들(10, 20, 30, 40)은 실장 기판(50) 상에 수직 방향(Z축 방향)으로 적층될 수 있다.
실장 기판(50)은 하면과 상면에 각각 배치된 하부 단자(51) 및 상부 단자(52)와, 이들을 전기적으로 연결하는 연결 배선(53)을 포함할 수 있다. 실장 기판(50)은 인쇄회로기판(PCB), 세라믹 기판, 테이프 배선기판 등의 반도체 패키지용 기판일 수 있다. 예를 들어, 실장 기판(50)은 TSV(Through-Silicon Via)를 포함하는 실리콘 인터포저 기판일 수 있다. 연결 배선(53)은 메인 반도체 구조물(1000)와 복수의 반도체 칩들(10, 20, 30, 40)을 전기적으로 연결할 수 있다.
메인 반도체 구조물(1000)은 CPU, GPU 등의 프로세스 유닛일 수 있다. 메인 반도체 구조물(1000)은 정상 동작이 검증된 패키지, KGP(Known Good Package)일 수 있다. 메인 반도체 구조물(1000)은 접속 부재을 통해 실장 기판(50)에 전기적으로 연결될 수 있다.
복수의 반도체 칩들(10, 20, 30, 40)은 관통 비아(11, 12, 13)와 접속 범프(B1, B2, B3)를 통해 상호 전기적으로 연결될 수 있다. 복수의 반도체 칩들(10, 20, 30, 40)은 DRAM 등과 같은 휘발성 메모리 칩 또는 PRAM, MRAM, RRAM, 플래시 메모리 등과 같은 비휘발성 메모리 칩을 포함할 수 있다. 복수의 반도체 칩들(10, 20, 30, 40)은 버퍼 칩 및 몰딩 부재 등을 이용하여 패키징된 형태일 수 있다. 복수의 반도체 칩들(10, 20, 30, 40)은 관통 비아들(11, 12, 13)의 랜딩 패드가 접속 범프(B1, B2, B3) 없이 직접 접하는 하이브리드 본딩 구조를 가질 수도 있다.
도 10는 본 발명의 일 실시예에 따른 반도체 패키지(2000B)를 나타낸 도면이다.
도 10을 참조하면, 반도체 패키지(2000B)는 실장 기판(50) 상에 부착된 메인 반도체 구조물(1000)과 메인 반도체 구조물(1000) 상에 수직 방향(Z축 방향)으로 적층된 복수의 반도체 칩들(10, 20, 30, 40)을 포함할 수 있다. 메인 반도체 구조물(1000)은 그 상면에 배치된 접속 패드를 통해서 복수의 반도체 칩들(10, 20, 30, 40)과 전기적으로 연결될 수 있다. 도 10에서 도 9와 동일한 참조번호를 갖는 구성 요소들은 상술한 내용과 동일 또는 유사한 특징을 가지므로 중복되는 내용은 생략한다.
본 발명은 상술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.

Claims (10)

  1. 제1 집적 회로가 배치된 제1 전면 및 상기 제1 전면의 반대에 위치한 제1 후면을 갖는 제1 반도체 층, 및 상기 제1 반도체 층을 관통하여 상기 제1 집적 회로에 전기적으로 연결되고 적어도 제1 및 제2 그룹의 제1 관통 비아로 구분되는 복수의 제1 관통 비아들을 포함하는 제1 반도체 칩;
    상기 제1 반도체 칩의 상기 제1 후면 상에 배치되며, 상기 제1 그룹의 상기 제1 관통 비아에 전기적으로 연결된 제2 집적 회로가 배치된 제2 전면 및 상기 제2 전면의 반대에 위치한 제2 후면을 갖는 제2 반도체 층, 및 상기 제2 반도체 층을 관통하여 상기 제2 집적 회로에 전기적으로 연결되는 제2 관통 비아를 포함하는 제2 반도체 칩;
    상기 제1 반도체 칩의 상기 제1 후면 상에 배치되며, 제3 전면 및 상기 제3 전면의 반대에 위치한 제3 후면을 갖는 제3 반도체 층, 및 상기 제3 반도체 층의 적어도 일부를 관통하여 상기 제2 그룹의 상기 제1 관통 비아에 전기적으로 연결되는 제3 관통 비아를 포함하는 제3 반도체 칩; 및
    상기 제2 및 제3 반도체 칩 상에 배치되며 상기 제2 관통 비아 및 상기 제3 관통 비아 중 적어도 하나에 전기적으로 연결된 복수의 연결 범프들; 을 포함하며,
    상기 제1 그룹의 상기 제1 관통 비아는 상기 제1 집적 회로의 입출력 신호를 전달하고, 상기 제2 그룹의 상기 제1 관통 비아는 상기 제1 집적 회로에 파워를 공급하는 반도체 패키지.
  2. 제1 항에 있어서,
    상기 제2 반도체 칩은 상기 제2 전면이 상기 제1 후면을 향하도록 배치되는 반도체 패키지.
  3. 제1 항에 있어서,
    상기 제2 반도체 칩은 상기 제2 반도체 층을 관통하여 상기 제2 집적 회로에 파워를 공급하는 파워용 관통 비아를 더 포함하는 반도체 패키지.
  4. 제1 항에 있어서,
    상기 제1 반도체 칩의 상기 제1 후면 상에 배치되며, 상기 제2 및 제3 반도체 칩 각각의 측면을 덮는 제1 봉합층을 더 포함하는 반도체 패키지.
  5. 제4 항에 있어서,
    상기 복수의 연결 범프들과 상기 제1 봉합층, 상기 제2 반도체 칩, 및 상기 제3 반도체 칩의 사이에 배치되는 제2 봉합층 및 상기 복수의 연결 범프들과 상기 제2 반도체 칩, 및 상기 제3 반도체 칩을 전기적으로 연결하는 상기 제2 봉합층 내의 재배선 구조를 더 포함하는 반도체 패키지.
  6. 제1 항에 있어서,
    상기 제1 집적회로는 로직 회로를 포함하고,
    상기 제2 집적회로는 상기 로직 회로를 위한 입출력 회로, 아날로그 회로, 메모리 회로, 및 직렬-병렬 변환 회로 중 적어도 하나를 포함하는 반도체 패키지.
  7. 제1 항에 있어서,
    상기 제1 반도체 칩의 상기 제1 후면 상에 배치되며, 상기 제1 집적 회로와 전기적으로 연결된 메모리 회로가 배치된 제4 전면 및 상기 제4 전면의 반대에 위치한 제4 후면을 갖는 제4 반도체 층을 포함하는 제4 반도체 칩을 더 포함하고,
    상기 복수의 제1 관통 비아들은 상기 메모리 회로와 상기 제1 집적 회로를 전기적으로 연결하는 제3 그룹의 제1 관통 비아를 더 포함하는 반도체 패키지.
  8. 제7 항에 있어서,
    상기 메모리 회로는 캐시(cache) 메모리 회로를 포함하는 반도체 패키지.
  9. 제1 집적 회로가 배치된 제1 전면 및 상기 제1 전면의 반대에 위치한 제1 후면을 갖는 제1 반도체 층, 및 상기 제1 반도체 층을 관통하여 상기 제1 집적 회로에 전기적으로 연결되고 적어도 제1 및 제2 그룹의 제1 관통 비아로 구분되는 복수의 제1 관통 비아들을 포함하는 제1 반도체 칩;
    상기 제1 반도체 칩의 상기 제1 후면 상에 배치되며, 상기 제1 그룹의 상기 제1 관통 비아에 전기적으로 연결된 제2 집적 회로가 배치된 제2 전면 및 상기 제2 전면의 반대에 위치한 제2 후면을 갖는 제2 반도체 층, 및 상기 제2 반도체 층을 관통하여 상기 제2 집적 회로에 전기적으로 연결되는 제2 관통 비아를 포함하는 제2 반도체 칩; 및
    상기 제1 반도체 칩의 상기 제1 후면 상에 배치되며, 제3 전면 및 상기 제3 전면의 반대에 위치한 제3 후면을 갖는 제3 반도체 층 및 상기 제3 반도체 층의 적어도 일부를 관통하여 상기 제2 그룹의 상기 제1 관통 비아에 전기적으로 연결되는 제3 관통 비아를 포함하는 제3 반도체 칩; 을 포함하며,
    상기 제1 후면에 수평한 제1 방향에서 상기 제1 반도체 칩의 폭은, 상기 제1 방향에서 상기 제2 반도체 칩의 폭 및 상기 제3 반도체 칩의 폭의 합 보다 크거나 같고,
    상기 제2 그룹의 상기 제1 관통 비아 및 상기 제3 관통 비아는 상기 제1 집적 회로에 파워를 공급하는 반도체 패키지.
  10. 제1 집적 회로가 배치된 제1 전면 및 상기 제1 전면의 반대에 위치한 제1 후면을 갖는 제1 반도체 층, 및 상기 제1 반도체 층을 관통하여 상기 제1 집적 회로에 전기적으로 연결되고 적어도 제1 내지 제3 그룹의 제1 관통 비아로 구분되는 복수의 제1 관통 비아들을 포함하는 제1 반도체 칩;
    상기 제1 그룹의 상기 제1 관통 비아에 전기적으로 연결된 제2 집적 회로가 배치된 제2 전면 및 상기 제2 전면의 반대에 위치한 제2 후면을 갖는 제2 반도체 층, 및 상기 제2 반도체 층을 관통하여 상기 제2 집적 회로에 전기적으로 연결되는 제2 관통 비아를 포함하고, 상기 제2 전면이 상기 제1 후면을 향하도록 상기 제1 반도체 칩 상에 배치된 제2 반도체 칩;
    제3 전면 및 상기 제3 전면의 반대에 위치한 제3 후면을 갖는 제3 반도체 층, 및 상기 제3 반도체 층을 관통하여 상기 제2 그룹의 상기 제1 관통 비아에 전기적으로 연결되는 제3 관통 비아를 포함하고, 상기 제3 전면이 상기 제1 후면을 향하도록 상기 제1 반도체 칩 상에 배치된 제3 반도체 칩; 및
    상기 제3 그룹의 상기 제1 관통 비아에 전기적으로 연결된 메모리 회로가 배치된 제4 전면 및 상기 제4 전면의 반대에 위치한 제4 후면을 갖는 제4 반도체 층을 포함하고, 상기 제4 전면이 상기 제1 후면을 향하도록 상기 제1 반도체 칩 상에 배치된 제4 반도체 칩; 을 포함하며,
    상기 제2 반도체 칩은 상기 제1 집적 회로의 입출력 신호를 전달하고, 상기 제3 반도체 칩은 상기 제1 집적 회로에 파워를 공급하고, 상기 제4 반도체 칩은 상기 제1 집적 회로에 캐시 정보를 제공하는 반도체 패키지.
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