KR20220033551A - 반도체 패키지 - Google Patents

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substrate
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    • H01L2224/13163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
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    • H01L2224/13163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
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    • H01L2224/13163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/13169—Platinum [Pt] as principal constituent
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    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
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    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/13171—Chromium [Cr] as principal constituent
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    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
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    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H01L2224/16146—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked the bump connector connecting to a via connection in the semiconductor or solid-state body
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    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H01L2224/16147—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked the bump connector connecting to a bonding area disposed in a recess of the surface
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    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
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    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16235—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a via metallisation of the item
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Abstract

본 발명의 일 실시예는, 베이스 기판, 베이스 기판을 향하는 제1 면 및 제1 면의 반대측인 제2 면을 갖는 반도체 기판, 제1 면의 적어도 일부를 덮는 패시베이션층을 포함하는 인터포저 기판, 베이스 기판과 상기 인터포저 기판 사이에 배치되는 복수의 연결 범프들, 베이스 기판과 인터포저 기판 사이를 채우는 언더필(underfill) 수지, 및 인터포저 기판 상에 배치된 제1 및 제2 반도체 칩들을 포함하되, 인터포저 기판은 복수의 연결 범프들이 포함된 제1 영역, 제1 영역 외측의 제2 영역 및 제3 영역들을 갖고, 패시베이션층은 제1 영역 및 제2 영역 내에 배치되며, 제2 영역 내의 제1 엠보싱 패턴을 포함하는 반도체 패키지를 제공한다.

Description

반도체 패키지{SEMICONDUCTOR PACKAGE}
본 발명은 반도체 패키지에 관한 것이다.
최근 하나의 패키지 내에 복수의 반도체 칩들을 탑재하는 SIP(System In Package)가 개발되고 있다. 패키지 내에서 반도체 칩들을 연결하는 미세 배선을 형성하기 위해서, TSV(Through Silicon Via)를 포함하는 인터포저 기판이 사용되고 있다.
본 발명이 해결하고자 하는 과제 중 하나는, 신뢰성이 향상된 반도체 패키지를 제공하는 것이다.
전술한 과제의 해결 수단으로서, 본 발명의 일 실시예는, 제1 배선 구조를 포함하는 베이스 기판, 상기 베이스 기판을 향하는 제1 면 및 상기 제1 면의 반대측인 제2 면을 갖는 반도체 기판, 상기 제2 면 상에 배치되며 제2 배선 구조를 포함하는 배선 영역, 상기 반도체 기판을 관통하여 상기 제2 배선 구조와 상기 제1 배선 구조를 전기적으로 연결하는 관통 비아, 및 상기 제1 면의 적어도 일부를 덮는 패시베이션층을 포함하는 인터포저 기판, 상기 베이스 기판과 상기 인터포저 기판 사이에 배치되며, 상기 관통 비아와 상기 제1 배선 구조를 연결하는 복수의 연결 범프들, 상기 베이스 기판과 상기 인터포저 기판 사이를 채우는 언더필(underfill) 수지, 및 상기 인터포저 기판의 상기 배선 영역 상에 배치되며, 상기 제2 배선 구조를 통해서 서로 전기적으로 연결된 제1 및 제2 반도체 칩들을 포함하되, 상기 인터포저 기판은 상기 복수의 연결 범프들이 포함된 제1 영역, 상기 제1 영역 외측의 제2 및 제3 영역들을 갖고, 상기 패시베이션층은 상기 제1 영역 및 상기 제2 영역 내에 배치되며, 상기 제2 영역 내의 제1 엠보싱 패턴을 포함하는 반도체 패키지를 제공한다.
또한, 매트릭스 형태로 배열된 복수의 관통 비아들을 포함하는 제1 영역, 상기 제1 영역을 연속적으로 둘러싸는 제2 영역, 및 상기 제2 영역을 연속적으로 둘러싸는 제3 영역을 갖는 인터포저 기판, 상기 인터포저 기판의 일면에 배치되며, 상기 제1 영역 및 상기 제2 영역을 덮는 패시베이션층, 상기 제2 영역 내의 상기 패시베이션층의 표면에 형성된 제1 엠보싱 패턴, 및 상기 인터포저 기판의 타면에 배치된 복수의 반도체 칩들을 포함하고, 상기 제2 영역은 상기 제3 영역에 의해 상기 인터포저 기판의 에지와 이격된 반도체 패키지를 제공한다.
또한, 제1 면 및 상기 제1 면의 반대측인 제2 면을 갖는 반도체 기판, 상기 제2 면 상에 배치되며 배선 구조를 포함하는 배선 영역, 상기 제1 면 상에 배치되는 복수의 범프 패드들, 상기 제1 면 상에서 상기 복수의 범프 패드들 보다 외측에 배치된 더미 패턴들, 상기 반도체 기판을 관통하여 상기 배선 구조와 상기 복수의 범프 패드들을 전기적으로 연결하는 복수의 관통 비아들, 및 상기 복수의 범프 패드들 및 상기 복수의 더미 패턴들을 덮는 패시베이션층을 포함하는 인터포저 기판, 및 상기 인터포저 기판 상에 배치되며, 상기 배선 구조를 통해서 서로 전기적으로 연결된 제1 및 제2 반도체 칩을 포함하되, 상기 패시베이션층은 상기 인터포저 기판의 에지와 소정 거리 이격되고, 상기 복수의 더미 패턴들의 표면을 따라서 굴곡진 엠보싱 패턴을 갖는 반도체 패키지를 제공한다.
본 발명의 실시예들에 따르면, 인터포저 기판의 후면(backside)을 덮는 패시베이션층에 엠보싱 패턴을 도입함으로써, 신뢰성이 향상된 반도체 패키지를 제공할 수 있다.
도 1a는 반도체 패키지용 인터포저 기판 제조용 웨이퍼의 일부를 나타낸 평면도이다.
도 1b은 본 발명의 일 실시예에 따른 반도체 패키지를 나타낸 단면도이다.
도 1c는 도 1b의 “A” 영역을 나타낸 부분 확대도이다.
도 1d은 도 1b의 인터포저 기판의 하면을 나타낸 평면도이다.
도 1e는 도 1b의 반도체 패키지(1000A)에서 발생한 크랙(crack)의 전파 경로를 나타낸 평면도이다.
도 1f는 도 1b의 반도체 패키지에서 발생한 크랙(crack)의 전파 경로를 나타낸 단면도이다.
도 2는 도 1b의 반도체 패키지에서 일부 구성요소의 변형예를 나타낸 단면도이다.
도 3a 및 3b는 본 발명의 일 실시예에 따른 반도체 패키지를 나타낸 단면도이다.
도 4a 및 4b는 각각 도 3a의 반도체 패키지에서 일부 구성요소의 변형예를 나타낸 단면도들이다.
도 5a 내지 5c는 각각 본 발명의 다양한 실시예들에 따른 반도체 패키지의 인터포저 기판을 나타낸 평면도들이다.
도 6은 본 발명의 일 실시예에 따른 반도체 패키지를 나타낸 단면도이다.
도 7은 본 발명의 일 실시예에 따른 반도체 패키지를 나타낸 단면도이다.
도 8은 본 발명의 일 실시예에 따른 반도체 패키지를 나타낸 단면도이다.
도 9a 내지 9g는 도 1b의 반도체 패키지에서 일부 구성요소의 제조 방법을 개략적으로 나타낸 단면도들이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예들을 다음과 같이 설명한다.
도 1a 내지 1f는 본 발명의 일 실시예에 따른 반도체 패키지(1000A)를 설명하기 위한 도면들이다.
도 1a는 반도체 패키지용 인터포저 기판(100) 제조용 웨이퍼(WR)의 일부를 나타낸 평면도이고, 도 1b은 본 발명의 일 실시예에 따른 반도체 패키지(1000A)를 나타낸 단면도이고, 도 1c는 도 1b의 "A" 영역을 나타낸 부분 확대도이고, 도 1d은 도 1b의 인터포저 기판(100)의 하면을 나타낸 평면도이고, 도 1e 및 1f는 각각 도 1b의 반도체 패키지(1000A)에서 발생한 크랙(crack)의 전파 경로를 나타낸 평면도 및 단면도이다. 도 1b는 도 1d의 I-I' 절단면에 대응하는 인터포저 기판(100)의 수직 단면을 도시한다. 도 1b는 도 1e의 II-II' 절단면에 대응하는 반도체 패키지(1000A)수직 단면을 도시한다.
도 1a를 참조하면, 인터포저 기판(100) 제조용 웨이퍼(WR)는 복수의 메인 영역(또는 칩 영역)(MR) 및 스크라이브 레인 영역(SL)을 포함할 수 있다. 복수의 메인 영역들(MR)은 각각 복수의 관통 실리콘 비아(through silicon via)들이 형성된 영역을 포함할 수 있다. 복수의 메인 영역들(MR)은 스크라이브 레인 영역(SL)에 의해 서로 이격될 수 있다.
스크라이브 레인 영역(SL)은 웨이퍼(WR) 상의 메인 영역(MR)의 제조 공정이 완료된 후 소잉(sawing) 공정에서 웨이퍼(WR)를 절단하여 각각의 인터포저 기판(100)을 분리하기 위한 영역일 수 있다. 스크라이브 레인 영역(SL)은 소잉 공정에서 소잉 블레이드와 접촉하는 터치(touch) 영역(SLa)과 소잉 블레이드와 접촉하지 않는 넌터치(non-touch) 영역(SLb)을 포함할 수 있다. 넌터치(non-touch) 영역(SLb)은 공정 오차를 고려한 마진(margin) 영역일 수 있다. 소잉 공정에서 터치 영역(SLa)의 일부는 제거되지 않은채 잔류할 수 있다. 소잉 공정에 의해 분리된 각각의 인터포저 기판(100)은 넌터치 영역(SLb)의 주변에 남아있는 터치 영역(SLa)의 일부 잔류 영역을 포함할 수 있다. 따라서, 인터포저 기판(100)은 메인 영역(MR)에 대응하는 제1 영역(R1), 넌터치 영역(SLb)에 대응하는 제2 영역(R2), 및 소잉 공정 후 터치 영역(SLa)의 잔류 영역인 제3 영역(R3)을 포함할 수 있다. 메인 영역(MR)과 넌터치 영역(SLb)은 패시베이션층(140)에 의해 덮일 수 있다.
예를 들어, 스크라이브 레인 영역(SL)의 폭은 약 300㎛ 내지 350㎛ 범위일 수 있고, 소잉 블레이드의 폭은 약 40㎛ 내지 60㎛ 범위일 수 있다. 터치 영역(SLa)의 폭은 약 80㎛ 내지 100㎛ 범위일 수 있고, 넌터치 영역(SLb)의 폭은 스크라이브 레인 영역(SL)의 폭에서 터치 영역(SLa)의 폭을 제외한 범위일 수 있다. 소잉 공정 후 터치 영역(SLa) 중 잔존하는 잔류 영역(또는 제3 영역)의 폭은 약 10㎛ 이상일 수 있다.
도 1b를 참조하면, 반도체 패키지(1000A)는 베이스 기판(10), 인터포저 기판(100), 복수의 반도체 칩들(20), 복수의 연결 범프들(31, 32, 33), 및 언더필(underfill) 수지(40)를 포함할 수 있다.
베이스 기판(10)은 기판 바디(11), 바디(11)의 하면 및 상면에 배치된 패드들(12, 13), 및 패드들(12, 13)을 전기적으로 연결하는 제1 배선 구조(14)를 포함할 수 있다. 베이스 기판(10)은 인터포저 기판(100)과 반도체 칩들(20)이 실장되는 지지 기판이며, 인쇄회로 기판(PCB), 세라믹 기판, 유리 기판, 테이프 배선 기판 등을 포함하는 반도체 패키지용 기판일 수 있다.
기판 바디(11)는 기판(10)의 종류에 따라 다른 물질을 포함할 수 있다. 예를 들어, 기판(10)이 인쇄회로기판인 경우, 기판 바디(11)는 동박 적층판 또는 동박 적층판의 단면이나 양면에 배선층을 추가로 적층한 형태일 수 있다. 바디의 하면 및 상면에는 각각 솔더 레지스트가 도포된 하부 보호층 및 상부 보호층이 형성될 수 있다.
패드들(12, 13) 및 제1 배선 구조(14)는 베이스 기판(10)의 하면과 상면을 연결하는 전기적 경로를 형성할수 있다. 패드들(12, 13) 및 제1 배선 구조(14)는 금속 물질, 예를 들어, 구리(Cu), 알루미늄(Al), 니켈(Ni), 은(Ag), 금(Au), 백금(Pt), 주석(Sn), 납(Pb), 티타늄(Ti), 크롬(Cr), 팔라듐(Pd), 인듐(In), 아연(Zn) 및 탄소(C) 중 적어도 하나의 금속 또는 2 이상의 금속을 포함하는 합금을 포함할 수 있다. 제1 배선 구조(14)는 기판(10)의 내부에 형성된 단층 또는 다층의 배선층과 이들을 연결하는 비아를 포함할 수 있다.
복수의 반도체 칩들(20)은 인터포저 기판(100) 상에 실장되며, 인터포저 기판(100)의 전면(front side) 배선 영역(130) 또는 제2 배선 구조(132)를 통해서 전기적으로 연결될 수 있다. 복수의 반도체 칩들(20)은 서로 다른 종류의 집적 회로를 포함하는 제1 반도체 칩(21)과 제2 반도체 칩(22)을 포함할 수 있다. 제1 반도체 칩(21)은 예를 들어, 센트랄 프로세서(CPU), 그래픽 프로세서(GPU), 필드 프로그램어블 게이트 어레이(field programmable gate array, FPGA), 디지털 신호 프로세서(digital signal processor, DSP), 암호화 프로세서, 마이크로 프로세서, 마이크로 컨트롤러, 아날로그-디지털 컨버터, 주문형 반도체(application-specific IC, ASIC)과 같은 로직(logic) 칩을 포함할 수 있다. 제2 반도체 칩(22)은 예를 들어, DRAM(dynamic RAM), SRAM(static RAM) 등과 같은 휘발성 메모리 장치, PRAM(phase change RAM), MRAM(magnetic RAM), RRAM(Resistive RAM), 플래시 메모리 장치 등의 비휘발성 메모리 장치, 또는 HBM(High bandwidth memory), HMC(Hybrid memory cubic) 등과 같은 고성능 메모리 장치를 포함할 수 있다.
복수의 연결 범프들(31, 32, 33)은 예를 들어, 솔더볼(Solder ball), 도전성 범프(Conductive bump) 또는 핀 그리드 어레이(Pin grid array), 볼 그리드 어레이(Ball grid array), 랜드 그리드 어레이(Land grid array)와 같은 그리드 어레이를 가진 플립칩(Flip-chip) 연결 구조를 가질 수 있다. 복수의 연결 범프들(31, 32, 33)은 금속 물질, 예를 들어, 구리(Cu), 알루미늄(Al), 니켈(Ni), 은(Ag), 금(Au), 백금(Pt), 주석(Sn), 납(Pb), 티타늄(Ti), 크롬(Cr), 팔라듐(Pd), 인듐(In), 아연(Zn) 및 탄소(C) 중 적어도 하나의 금속 또는 2 이상의 금속을 포함하는 합금을 포함할 수 있다. 예를 들어, 복수의 연결 범프들(31, 32, 33)은 주석(Sn)이나 주석(Sn)을 포함하는 합금(예: Sn-Ag-Cu)을 포함할 수 있다.
베이스 기판(10) 하면의 제1 연결 범프(31)는 제1 배선 구조(14)를 외부 장치(예, 메인 보드)에 연결할 수 있다. 베이스 기판(10)과 인터포저 기판(100) 사이에 배치되는 제2 연결 범프(32)는 인터포저 기판(100)의 관통 비아(120)와 베이스 기판(10)의 제1 배선 구조(14)를 연결할 수 있다. 반도체 칩(20) 하면의 제3 연결 범프(33)는 반도체 칩(20)과 인터포저 기판(100)의 제2 배선 구조(130)를 연결할 수 있다. 제1 내지 제3 연결 범프들(31, 32, 33)은 서로 다른 크기를 가질 수 있다. 제1 연결 범프(31)는 제2 및 제3 연결 범프들(32, 33) 보다 크고, 제2 연결 범프(32)는 제3 연결 범프(33) 보다 클 수 있다.
언더필 수지(40)는 인터포저 기판(100)과 베이스 기판(10) 사이의 공간을 채우며, 제2 연결 범프(32)를 둘러쌀 수 있다. 언더필 수지(40)는 인터포저 기판(100)의 에지(edge)까지 연장되어, 인터포저 기판(100)의 측면(S3)의 일부를 덮을 수 있다. 언더필 수지(40)는 절연성 고분자 물질, 예를 들어, 에폭시 수지를 포함할 수 있다. 패키지(1000A)의 TC(Thermal Cycle) 테스트에서 인터포저 기판(100)을 감싸는 언더필 수지의 가장자리 및 코너(corner) 부분에서 크랙(crack)이 발생할 수 있다(도 1e 및 1f 참조). 크랙(crack)은 인터포저 기판(100)의 하면을 따라 진전하며 인터포저 기판(100)과 언더필 수지(40)의 계면 박리를 야기할 수 있다. 일 실시예에서는 인터포저 기판(100)의 후면(back side) 패시베이션층(140)의 가장자리에 엠보싱 패턴을 도입하여 크랙에 의한 인터포저 기판(100)과 언더필 수지(40)의 계면 박리를 방지할 수 있다.
인터포저 기판(100)은 반도체 기판(110), 관통 비아(120), 배선 영역(130), 및 패시베이션층(140)를 포함할 수 있다. 인터포저 기판(100)의 하면 및 상면에는 제2 및 제3 연결 범프들(32, 33)이 접촉하는 복수의 범프 패드들(101, 102)이 배치될 수 있다. 범프 패드들(101, 102)은 인터포저 기판(100)의 하면 및 상면에 매립된 형태일 수 있으며, 이 경우 범프 패드들(101, 102)의 측면은 실리콘 산화막, 실리콘 질화막 또는 이들의 조합으로 이루어진 절연막에 의해 둘러싸일 수 있다. 범프 패드들(101, 102)은 금속 물질, 예를 들어, 구리(Cu), 알루미늄(Al), 니켈(Ni), 은(Ag), 금(Au), 백금(Pt), 주석(Sn), 납(Pb), 티타늄(Ti), 크롬(Cr), 팔라듐(Pd), 인듐(In), 아연(Zn) 및 탄소(C) 중 적어도 하나의 금속 또는 2 이상의 금속을 포함하는 합금을 포함할 수 있다.
반도체 기판(110)은 베이스 기판(10) 상에 배치되며, 베이스 기판(10)을 향하는 제1 면(S1) 및 제1 면(S1)의 반대측인 제2 면(S2)을 가질 수 있다. 반도체 기판(110)은 반도체 웨이퍼일 수 있다. 반도체 기판(110)은 실리콘(silicon), 게르마늄(germanium)과 같은 반도체 원소, 또는 SiC (silicon carbide), GaAs (gallium arsenide), InAs (indium arsenide), 및 InP (indium phosphide)와 같은 화합물 반도체를 포함할 수 있다. 반도체 기판(110)의 저면 또는 후면은 실리콘 산화막, 실리콘 질화막, 또는 이들의 조합으로 이루어진 절연막으로 덮일 수 있다.
관통 비아(120)는 반도체 기판(110)을 수직 방향(Z 방향)으로 관통하는 쓰루 실리콘 비아(Through Silicon Via, TSV)일 수 있다. 관통 비아(120)는 인터포저 기판(100)의 하면 및 상면의 범프 패드들(101, 102)을 연결하는 전기적 경로를 제공할 수 있다. 관통 비아(120)는 인터포저 기판(100) 상부의 제2 배선 구조(130)와 베이스 기판(10)의 제1 배선 구조(14)를 전기적으로 연결할 수 있다. 관통 비아(120)는 도전성 플러그(121)와 도전성 플러그(121)를 둘러싸는 배리어 막(122)을 포함할 수 있다. 도전성 플러그(121)는 금속 물질, 예를 들어, 텅스텐(W), 티타늄(Ti), 알루미늄(Al), 또는 구리(Cu)를 포함할 수 있다. 도전성 플러그(121)는 도금 공정, PVD 공정, 또는 CVD 공정으로 형성될 수 있다. 배리어 막(122)은 절연성 배리어 막 또는/및 도전성 배리어 막을 포함할 수 있다. 절연성 배리어 막은 산화막, 질화막, 탄화막, 폴리머 또는 이들의 조합으로 이루어질 수 있다. 도전성 배리어 막은 절연성 배리어 막과 도전성 플러그(121) 사이에 배치될 수 있다. 도전성 배리어 막은 예를 들어, 텅스텐 질화물(WN), 티타늄 질화물(TiN), 또는 탄탈륨 질화물(TaN) 같은 금속 화합물을 포함할 수 있다. 배리어 막(122)은 PVD 공정, 또는 CVD 공정으로 형성될 수 있다.
배선 영역(130)은 인터포저 기판(100)의 전면(front side) 또는 반도체 기판(110)의 제2 면(S2) 상에 배치되며, 제1 층간 절연층(131) 및 제2 배선 구조(132)를 포함할 수 있다. 제1 층간 절연층(131)은 반도체 기판(110)의 제2 면(S2) 상에 배치되며, 실리콘 산화물 또는 실리콘 질화물을 포함할 수 있다. 제2 배선 구조(132)는 복수의 반도체 칩들(20)을 상호 연결하거나, 복수의 반도체 칩들(20)을 베이스 기판(10)에 연결할 수 있다. 제2 배선 구조(132)는 한층 이상의 금속 배선과 콘택 비아로 구성될 수 있다. 콘택 비아는 금속 배선들 상호간 또는 금속 배선과 상부 범프 패드(102)를 연결할 수 있다. 제2 배선 구조(132)는 관통 비아(120)와 상부 범프 패드(102)를 전기적 및 물리적으로 연결할 수 있다.
패시베이션층(140)은 인터포저 기판(100)의 저면 또는 후면 상에 배치되며, 제1 면(S1)의 적어도 일부를 덮을 수 있다. 패시베이션층(140)은 인터포저 기판(100)의 가장자리를 제외한 나머지 부분을 덮을 수 있다. 패시베이션층(140)의 인터포저 기판(100)의 하부 범프 패드(101)을 일부를 오픈하는 개구부를 가질 수 있으며, 개구부 내에는 제2 연결 범프(32)가 배치될 수 있다. 일 실시예에서, 패시베이션층(140)의 가장자리에는 엠보싱 패턴이 형성되어, 언더필 수지(40)에서 발생한 크랙이 인터포저 기판(100)의 하면을 따라 전파하는 것을 저지할 수 있다. 패시베이션층(140)은 절연성 폴리머, 예를 들어, PSPI(Photosensitive Polyimide)를 포함할 수 있다.
도 1c와 함께, 도 1a 및 1b를 참조하면, 반도체 패키지(1000A)에서, 인터포저 기판(100)은 복수의 연결 범프들(32)이 포함된 제1 영역(R1), 제1 영역(R1) 외측의 제2 영역(R2) 및 제3 영역(R3)을 가질 수 있다. 패시베이션층(140)은 제1 영역(R1) 및 제2 영역(R2) 내에 배치되며, 제2 영역(R2) 내의 제1 엠보싱 패턴(141)을 포함할 수 있다. 제2 및 제3 영역(R2, R3)은 소잉 공정 전의 스크라이브 레인 영역(SL)일 수 있다. 제2 영역(R2)의 폭(W1)은 제3 영역(R3)의 폭(W2) 보다 클 수 있다. 제3 영역(R3)은 인터포저 기판(100)의 에지(EG2)로부터 제1 거리(W2) 이내의 범위일 수 있다. 제1 거리(W2)는 약 10㎛ 이상, 예를 들어 10㎛ 내지 50㎛ 범위일 수 있다.
제3 영역(R3)에 대응하는 반도체 기판(110)의 제1 면(S1) 또는 인터포저 기판(100)의 하면은 언더필 수지(40)와 접촉할 수 있다. TC 테스트 시 언더필 수지(40)의 가장자리에서 발생한 크랙은 제3 영역(R3)에 대응하는 반도체 기판(110)의 제1 면(S1) 또는 인터포저 기판(100)의 하면을 따라서 언더필 수지(40)와 인터포저 기판(100)의 계면 박리를 유발할 수 있다. 또한, 크랙이 복수의 연결 범프들(32) 중 최외곽의 연결 범프(32a)까지 또는 제1 영역(R1) 내부까지 진행하는 경우, 인터포저 기판(100)의 접속 신뢰성에 문제가 발생할 수 있다.
일 실시예에서, 패시베이션층(140)의 제1 엠보싱 패턴(141)은 언더필 수지(40)와 직접 접촉하여, 크랙에 의한 계면 박리를 방지할 수 있다. 또한, 크랙이 제1 영역(R1)의 최외곽 범프(32a)까지 진행하는 것을 저지하여, 인터포저 기판의 접속 신뢰성을 확보할 수 있다. 크랙 저지를 위한 패시베이션층(140)의 높이는 약 1㎛ 이상일 수 있다. 예를 들어, 패시베이션층(140)의 높이는 1㎛ 내지 5㎛ 범위일 수 있다. 여기서, 패시베이션층(140)의 높이는 반도체 기판(100)의 제1 면(S1)으로부터 엠보싱 패턴의 볼록한 부분까지의 높이를 의미할 수 있다.
도 1d와 함께, 도 1b 및1c를 참조하면, 반도체 패키지(1000A)에서, 인터포저 기판(100)은 매트릭스 형태로 배열된 복수의 관통 비아들(120)을 포함하는 제1 영역(R1), 제1 영역(R1)을 연속적으로 둘러싸는 제2 영역(R2), 및 제2 영역(R2)을 연속적으로 둘러싸는 제3 영역(R3)을 가질 수 있다. 제2 영역(R2)은 제1 영역(R1)의 에지(EG1)를 둘러싸도록 배치될 수 있다. 패시베이션층(140)은 인터포저 기판(100)의 일면에 배치되며, 제1 영역(R1) 및 제2 영역(R2)을 덮을 수 있다. 제2 영역(R2) 내의 패시베이션층(140)의 표면에는 제1 엠보싱 패턴(141)이 배치될 수 있다. 제1 엠보싱 패턴(141)은 제2 영역(R2) 내에 배열된 복수의 도트 구조들을 포함할 수 있다. 제2 영역(R2)은 제3 영역(R3)에 의해 인터포저 기판(100)의 에지(EG2)와 이격될 수 있다. 인터포저 기판(100)의 타면에는 복수의 반도체 칩들(20)이 배치될 수 있다. 도 1d에 도시된 하부 범프 패드들(101)는 각각 대응하는 관통 비아들(120)의 위치를 정의할 수 있다.
도 1e 및 1f를 참조하면, 일 실시예의 반도체 패키지(1000A)에서 크랙을 전파를 경로를 확인할 수 있다. TC 테스트 시 언더필 수지(40)의 외곽에서 발생한 크랙(CR)은 인터포저 기판(100)의 하면을 따라서 제1 영역(R1)으로 전파할 수 있다. 패시베이션층(140)의 테두리에 형성된 엠보싱 패턴(141)은 언더필 수지(40)와 직접 접하여, 크랙(CR)의 전파를 막을 수 있다. 엠보싱 패턴(141)은 인터포저 기판(100)의 메인 영역 또는 제1 영역(R1)을 둘러싸며 크랙에 의한 인터포저 기판(100)의 손상을 방지할 수 있다.
도 2는 도 1b의 반도체 패키지(1000A)에서 일부 구성요소의 변형예를 나타낸 단면도이다. 도 2는 도 1b의 반도체 패키지(1000A)에서 인터포저 기판(100)의 변형예를 도시한다.
도 2를 참조하면, 변형예에서 인터포저 기판(100a)은 제2 엠보싱 패턴(142)을 더 포함하는 패시베이션층(140)을 포함할 수 있다. 제1 영역(R1)의 에지(EG1)는 복수의 연결 범프들(32) 중 최외곽의 연결 범프(32a)와 소정 거리 이격되고, 패시베이션층(140)은 제1 영역(R1)의 에지(EG1)와 최외곽의 연결 범프(32a) 사이의 제2 엠보싱 패턴(142)을 더 포함할 수 있다. 제2 엠보싱 패턴(142)은 언더필 수지(40)와 접촉 면적을 더욱 증가시킬 수 있다. 또한, 제2 엠보싱 패턴(142)은 크랙에 의한 최외곽 연결 범프(32a)의 손상을 방지할 수 있다.
도 3a 및 3b는 본 발명의 일 실시예에 따른 반도체 패키지(1000B)를 나타낸 단면도이다.
도 3a 및 3b를 참조하면, 반도체 패키지(1000B)는 도 1b의 제1 엠보싱 패턴(141)에 대응하는 제1 더미 패턴(143-1)을 더 포함할 수 있다. 인터포저 기판(100)은 제1 면(S1) 또는 인터포저 기판(100)의 일면(또는 하면) 상의 제1 더미 패턴(143-1)을 더 포함하되, 제1 더미 패턴(143-1)은 제2 영역(R2) 내에 배치되어 패시베이션층(140)에 의해 덮일 수 있다. 패시베이션층(140)의 제1 엠보싱 패턴(141)은 제1 더미 패턴(143-1)에 대응하여 굴곡진 형태를 가질 수 있다. 제1 엠보싱 패턴(141)을 형성하기 위한 별도의 공정(예, 포토 에칭 공정)없이, 제1 더미 패턴(143-1)을 이용하여 제1 엠보싱 패턴(141)을 형성할 수 있다. 제1 더미 패턴(143-1)의 선폭(X 방향에 따른 폭)은 약 0.5㎛ 이상일 수 있고, 인접한 제1 더미 패턴들(143-1) 사이의 이격 거리(X 방향에 따른 간격)도 약 0.5㎛ 이상일 수 있다. 예를 들어, 제1 더미 패턴(143-1)의 선폭은 0.5㎛ 내지 5㎛ 범위일 수 있고, 인접한 제1 더미 패턴들(143-1) 사이의 이격 거리는 0.5㎛ 내지 5㎛ 범위일 수 있다. 제1 더미 패턴(143-1)을 덮는 패시베이션층(140)의 높이는 약 1.5㎛ 이상일 수 있다. 예를 들어, 패시베이션층(140)의 높이는 1.5㎛ 내지 5㎛ 범위일 수 있다. 여기서, 패시베이션층(140)의 높이는 반도체 기판(100)의 제1 면(S1)으로부터 제1 엠보싱 패턴(141)의 볼록한 부분까지의 높이로 정의될 수 있다.
제1 더미 패턴(143-1)은 범프 패드(101)와 실질적으로 공면(coplanar)에 있을 수 있다. 제1 더미 패턴(143-1)은 범프 패드(101)와 동일한 금속 물질을 포함할 수 있다. 제1 더미 패턴(143-1)의 두께는 범프 패드(101)의 두께와 실질적으로 동일할 수 있다. 제1 더미 패턴(143-1)은 도트(dot) 패턴 또는 라인(line) 패턴 형태를 가질 수 있다.
도 4a 및 4b는 각각 도 3a의 반도체 패키지(1000B)에서 일부 구성요소의 변형예를 나타낸 단면도들이다. 도 4a 및 4b는 도 3a의 반도체 패키지(1000B)에서 인터포저 기판(100)의 변형예를 도시한다.
도 4a를 참조하면, 변형예에서, 인터포저 기판(100b)은 제2 더미 패턴 (143-2)을 더 포함하는 패시베이션층(140)을 포함할 수 있다. 인터포저 기판(100b)은 반도체 기판(110)의 제1 면(S1) 또는 인터포저 기판(100b)의 일면(또는 하면) 상의 제2 더미 패턴(143-2)을 더 포함하되, 제2 더미 패턴(143-2)은 패시베이션층(140)에 의해 덮일 수 있다. 제2 더미 패턴(143-2)은 제1 영역(R1)의 에지(EG1)와 최외곽 연결 범프(32a)의 사이에 배치될 수 있다. 제2 더미 패턴(143-2)은 제1 영역(R1) 내에서 최외곽의 연결 범프(32a) 보다 외측에 배치될 수 있다. 제2 엠보싱 패턴(142)은 제2 더미 패턴(143-2)의 표면에 대응하여 굴곡진 형태를 가질 수 있다. 제2 더미 패턴(143-2)의 선폭(X 방향에 따른 폭)은 약 0.5㎛ 이상일 수 있고, 인접한 제2 더미 패턴들(143-2) 사이의 이격 거리(X 방향에 따른 간격)도 약 0.5㎛ 이상일 수 있다. 예를 들어, 제2 더미 패턴(143-2)의 선폭은 0.5㎛ 내지 5㎛ 범위일 수 있고, 인접한 제2 더미 패턴들(143-2) 사이의 이격 거리는 0.5㎛ 내지 5㎛ 범위일 수 있다. 제2 더미 패턴(143-2)을 덮는 패시베이션층(140)의 높이는 약 1.5㎛ 이상일 수 있다. 예를 들어, 패시베이션층(140)의 높이는 1.5㎛ 내지 5㎛ 범위일 수 있다. 여기서, 패시베이션층(140)의 높이는 반도체 기판(100)의 제1 면(S1)으로부터 제2 엠보싱 패턴(142)의 볼록한 부분까지의 높이로 정의될 수 있다.
도 4b를 참조하면, 변형예에서, 인터포저 기판(100c)은 제1 및 제2 엠보싱 패턴(141, 142)과 제2 더미 패턴(143-2)을 포함하는 패시베이션층(140)을 포함할 수 있다. 변형예와 같이, 스크라이브 레인 영역에 해당하는 제2 영역(R2) 내의 더미 패턴은 생략될 수 있으나, 이에 한정되는 것은 아니다. 제1 및 제2 엠보싱 패턴(141, 142)과 제1 및 제2 더미 패턴(143-1, 143-2)은 다양한 형태로 조합될 수 있다. 따라서, 도 1b, 2, 3b, 4a, 및 4b를 참조하면, 본 발명의 일 실시예에서, 인터포저 기판(100)은 제1 면(S1) 상에 배치되는 복수의 범프 패드들(101), 제1 면(S1) 상에서 복수의 범프 패드들(101) 보다 외측에 배치된 더미 패턴들(143-1, 143-2), 반도체 기판(110)을 관통하여 배선 구조(132)와 복수의 범프 패드들(101)을 전기적으로 연결하는 복수의 관통 비아들(120), 및 복수의 범프 패드들(101) 및 복수의 더미 패턴들(143-1, 143-2)을 덮는 패시베이션층(140)을 포함할 수 있다. 패시베이션층(140)은 인터포저 기판(100)의 에지(EG2)와 소정 거리 이격되고, 복수의 더미 패턴들(143-1, 143-2)의 표면을 따라서 굴곡진 엠보싱 패턴(141, 142)을 가질 수 있다. 복수의 더미 패턴들(143-1, 143-2)은 복수의 범프 패드들(101)과 전기적으로 절연될 수 있다.
도 5a 내지 5c는 각각 본 발명의 다양한 실시예들에 따른 반도체 패키지의 인터포저 기판을 나타낸 평면도들이다.
도 5a 내지 5c를 참조하면, 다양한 실시예들에서 제1 및 제2 엠보싱 패턴들(141, 142)은 소정의 길이를 갖는 복수의 바(bar) 구조 및/또는 복수의 도트(dot) 구조가 조합되어 복수의 범프 패드들(101) 또는 관통 비아들(120)의 외곽을 둘러싸는 형태를 가질 수 있다.
예를 들어, 도 5a에 도시된 바와 같이, 일 실시예의 인터포저 기판(100d)에서, 제1 및 제2 엠보싱 패턴(141, 142)은 복수의 바(bar) 구조(141B, 142B)가 제1 영역(R1) 및 복수의 범프 패드들(101)(또는 최외곽의 범프 패드들(101a))의 외곽을 둘러싼 형태일 수 있다. 복수의 바(bar) 구조(141B, 142B)는 제1 영역(R1)의 에지(EG1)를 따라서 연장된 형태일 수 있다.
예를 들어, 도 5b에 도시된 바와 같이, 일 실시예의 인터포저 기판(100e)에서, 제1 및 제2 엠보싱 패턴(141, 142)은 복수의 바 구조(141B, 142B) 및 복수의 도트 구조(141D, 142D)가 조합되어 제1 영역(R1) 및 복수의 범프 패드들(101)(또는 최외곽의 범프 패드들(101a))의 외곽을 둘러싼 형태일 수 있다. 복수의 바 구조(141B, 142B)는 코너 부분("C")에 배치되고, 복수의 도트 구조(141D, 142D)는 모서리 부분("D")에 배치될 수 있다. 복수의 바 구조(141B, 142B)는 코너 부분("C")에서 절곡된 형태일 수 있다.
예를 들어, 도 5c에 도시된 바와 같이, 일 실시예의 인터포저 기판(100f)에서, 제1 및 제2 엠보싱 패턴(141, 142)은 서로 평행하게 배열된 복수의 바 구조(141B, 142B)를 포함할 수 있다. 일 실시예에서, 일부의 바 구조(141B')는 제1 영역(R1) 및 제2 영역(R2)에 중첩되게 배치될 수 있다. 도 5a 내지 5c에 도시된 형태 외에 다른 실시예들에서, 바 구조(141B, 142B)와 도트 구조(141D, 142D)는 다양하게 조합될 수 있다.
도 6은 본 발명의 일 실시예에 따른 반도체 패키지(1000C)를 나타낸 단면도이다.
도 6을 참조하면, 반도체 패키지(1000C)는 반도체 기판(110)의 전면에 배치된 제1 배선 영역(130) 및 저면(또는 후면)에 배치된 제2 배선 영역(150)를 포함할 수 있다. 제2 배선 영역(150)은 제2 층간 절연층(151) 및 제3 배선 구조(152)를 포함할 수 있다. 제2 층간 절연층(151)은 반도체 기판(110)의 제1 면(S1) 상에 배치되며, 실리콘 산화물 또는 실리콘 질화물을 포함할 수 있다. 제3 배선 구조(152)는 단층의 금속 배선을 포함할 수 있으나, 이에 한정되는 것은 아니며, 도면에 도시된 것보다 많은 층의 금속 배선과 콘택 비아로 구성될 수 있다. 콘택 비아는 제3 배선 구조(152)와 하부 범프 패드(101)를 연결할 수 있다. 관통 비아(120)는 제2 배선 구조(132)와 제3 배선 구조(152)를 전기적으로 연결할 수 있다. 제2 배선 구조(132)와 제3 배선 구조(152)는 실질적으로 반도체 칩(20)의 접속 단자들을 재배선할 수 있다.
도 7은 본 발명의 일 실시예에 따른 반도체 패키지(1000D)를 나타낸 단면도이다.
도 7을 참조하면, 반도체 패키지(1000D)는 인터포저 기판(100) 상의 몰딩 부재(50), 베이스 기판(10) 상의 스티프너(60) 및 방열판(70)을 더 포함할 수 있다. 몰딩 부재(50)는 인터포저 기판(100) 상에서 복수의 반도체 칩들(20)의 적어도 일부를 봉합할 수 있다. 몰딩 부재(50)는 예를 들어, 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 무기필러 또는/및 유리섬유를 포함하는 프리프레그(prepreg), ABF(Ajinomoto Build-up Film), FR-4, BT(Bismaleimide Triazine), EMC(Epoxy Molding Compound)를 포함할 수 있다. 인터포지 기판(100)과 반도체 칩들(20) 사이를 채우는 언더필 수지를 더 포함할 수 있다. 이때, 언더필 수지는 MUF(Molded Under-fill) 방식으로 형성되는 몰딩 부재(50)의 일부분일 수 있다.
스티프너(60)는 베이스 기판(10) 상에 배치되어 패키지의 휨(warpage)을 제어할 수 있다. 스티프너(60)는 베이스 기판(10) 상에서, 반도체 칩들(20)의 측면을 연속적 또는 불연속적으로 둘러싸도록 배치될 수 있다. 스티프너(60)는 금속 물질, 예를 들어, 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등을 포함하여 구성될 수 있다. 스티프너(60)는 접착 부재(61)에 의해 베이스 기판(10) 상에 부착될 수 있다. 접착 부재(61)는 예를 들어, 열 전도성 접착 테이프, 열 전도성 그리즈, 열 전도성 접착제 등을 사용할 수 있다.
방열판(70)은 반도체 칩(20) 상에 배치되어 반도체 칩(20)에서 발생한 열을 외부로 방출시킬 수 있다. 스티프너(60) 상에 배치되며 반도체 칩(20)들과 접할 수 있다. 방열판(70)은 반도체 칩(20)의 상면을 덮는 플레이트 형상을 가질 수 있다. 방열판(70)은 금(Au), 은(Ag), 구리(Cu) 등과 같은 금속 또는 그라파이트(Graphite), 그라핀(Graphene) 등과 같은 도전성 물질을 포함할 수 있다. 방열판(70)은 스티프너(60)와 유사한 접착 부재(71)에 의해 스티프너(60) 또는 반도체 칩(20) 상에 부착될 수 있다.
도 8은 본 발명의 일 실시예에 따른 반도체 패키지(1000E)를 나타낸 단면도이다.
도 8을 참조하면, 반도체 패키지(1000E)는 서로 다른 종류의 집적 회로를 포함하는 제1 내지 제3 반도체 칩(21, 22, 23)을 포함할 수 있다. 제1 반도체 칩(21)은 복수의 제2 반도체 칩들(22) 및 제3 반도체 칩(23)과 통신하는 로직 회로를 포함할 수 있다.
복수의 제2 반도체 칩들(22)은 수직 방향(Z 방향)으로 적층되며 TSV(22V)를 통해서 서로 연결될 수 있다. 복수의 제2 반도체 칩들(22)은 DRAM, SRAM(static RAM) 등과 같은 휘발성 메모리 장치, PRAM, MRAM, RRAM, 플래시 메모리 장치 등의 비휘발성 메모리 장치 등을 포함할 수 있다. 복수의 제2 반도체 칩들(22)은 제1 반도체 칩(21)이 신호에 기초하여 데이터를 저장하거나 출력할 수 있다.
제3 반도체 칩(23)은 중앙 처리 장치(CPU), 그래픽 처리 장치(GPU), 시스템-온-칩(SoC) 중 적어도 하나일 수 있으며, 제2 배선 구조(132)를 통해서 제1 반도체 칩(21)과 통신 가능하도록 연결될 수 있다. 제3 반도체 칩(23)은 제1 반도체 칩(21)의 하부에 배치될 수도 있다.
도 9a 내지 9g는 도 1b의 반도체 패키지(1000A)에서 일부 구성요소의 제조 방법을 개략적으로 나타낸 단면도들이다. 도 9a 내지 9g는 도 1b의 인터포저 기판(100)의 제조 방법을 도시한다.
도 9a를 참조하면, 제1 캐리어(C1) 상의 반도체 웨이퍼(WR) 상에 관통 비아(120), 배선 영역(130), 및 상부 범프 패드(102)를 형성할 수 있다. 반도체 웨이퍼(WR)는 터치 영역(SLa)과 넌터치 영역(SLb)을 포함하는 스크라이브 레인 영역(SL)에 의해 구분되는 복수의 메인 영역(MR) 또는 제1 영역(R1)을 포함할 수 있다. 관통 비아(120)는 반도체 기판(110) 또는 반도체 웨이퍼(WR)의 제2 면(S2)으로부터 반도체 기판(110)의 내부로 연장될 수 있다. 관통 비아(120)는 기둥 형상의 측면을 둘러싸는 도전성 배리어막, 비아 절연막 등을 포함할 수 있다. 비아 절연막은 산화막, 질화막, 탄화막, 폴리머 또는 이들의 조합으로 이루어질 수 있다.
배선 영역(130)는 층간 절연막(131)과 배선 구조(132)를 포함할 수 있다. 층간 절연막은 실리콘 산화막을 포함할 수 있다. 배선 구조(132)는 다층의 금속 배선과 콘택 비아를 포함할 수 있다. 상부 범프 패드(102)는 배선 영역(130)의 표면에 형성될 수 있다. 배선 구조(132)는 상부 범프 패드(102)와 관통 비아(120)를 전기적으로 연결할 수 있다. 배선 구조(132)의 일부는 상부 범프 패드들(102) 상호 연결시킬 수 있다. 관통 비아(120)와 배선 영역(130)는 포토 리소그라피 공정, 에칭 고정, 도금 및 연마 공정을 반복 수행하여 형성될 수 있다.
도 9b를 참조하면, 도 9a의 반도체 웨이퍼(WR)를 반전시켜 제2 캐리어(C2) 상에 부착할 수 있다. 제2 캐리어(C2)의 표면에는 접착층(AD)이 존재할 수 있다. 반도체 웨이퍼(WR)는 상부 범프 패드(102)가 접착층(AD)에 매립되도록 제2 캐리어(C2) 상에 부착될 수 있다.
도 9c를 참조하면, 반도체 웨이퍼(WR)의 일부를 제거하여 관통 비아(120)를 노출시키고, 반도체 웨이퍼(WR)의 제1 면(S1) 상에 하부 범프 패드(101)를 형성할 수 있다. 반도체 웨이퍼(WR)의 일부는 CMP(Chemical Mechanical Polishing) 공정, 에치백(etch-back) 공정 또는 이들의 조합을 이용하여 제거될 수 있다. 하부 범프 패드(101)는 포토 리소그라피 공정 및 도금 공정을 통해 형성될 수 있다. 반도체 웨이퍼(WR)는 제1 면(S1) 보다 관통 비아(120)가 도출되도록 제거될 수도 있다. 이 경우, 돌출된 관통 비아(120)의 측면은 실리콘 산화막 또는 실리콘 질화막 등에 둘러싸일 수 있다.
도 9d를 참조하면, 반도체 웨이퍼(WR)의 제1 면(S1) 상에 패시베이션층(140)을 형성할 수 있다. 패시베이션층(140)은 절연성 폴리머로 이루어질 수 있다. 패시베이션층(140)은 예를 들어, 스핀 코팅 공정 또는 스프레이 공정에 의해 형성될 수 있다. 패시베이션층(140)의 일부는 포토 에칭 공정 등으로 일부 제거되어 하부 범프 패드(101)를 노출시킬 수 있다.
도 9e를 참조하면, 도 9d의 패시베이션층(140)의 일부를 제거하여, 하부 범프 패드(101)와 터치 영역(SLa)을 노출시킬 수 있다. 패시베이션층(140)은 포토 에칭 공정 등으로 제거될 수 있다. 소잉 공정에서 소잉 블레이드와 직접 접촉하는 터치 영역(SLa) 상의 패시베이션층(140)의 일부를 제거함으로써, 소잉 공정에서 크랙이 발생하는 것을 방지할 수 있다.
도 9f를 참조하면, 이어서, 넌터치 영역(SLb) 상의 패시베이션층(140)의 표면을 가공하여 엠보싱 패턴(141)을 형성할 수 있다. 엠보싱 패턴(141)은 포토 에칭 공정 등을 이용하여 형성될 수 있다. 엠보싱 패턴(141)은 메인 영역(MR)의 외측에 형성되어, 메인 영역(MR)을 향해서 전파하는 크랙을 경로를 차단할 수 있다. 다른 실시예에서, 메인 영역(MR)의 가장자리를 따라 연장되는 엠보싱 패턴을 더 형성할 수 있다.
도 9g를 참조하면, 소잉 블레이드(BL)를 이용하여 스크라이브 레인(SL)을 따라 반도체 웨이퍼(WR)를 절삭할 수 있다. 소잉 블레이드(BL)는 스크라이브 레인(SL)의 터치 영역(SLa) 내에서 반도체 웨이퍼(WR)를 절삭할 수 있다. 소잉 공정 후 넌터치 영역(SLb)의 일측에는 소잉 블레이드(BL)에 의해 제거되지 않은 잔류 영역(RSL)이 존재할 수 있다. 소잉 공정 후 분리된 각각의 인터포저 기판(100)은 메인 영역(MR)에 대응하는 제1 영역(R1), 넌터치 영역(SLb)에 대응하는 제2 영역(R2), 및 잔류 영역(RSL)에 대응하는 제3 영역(R3)을 포함할 수 있다.
본 발명은 상술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.

Claims (20)

  1. 제1 배선 구조를 포함하는 베이스 기판;
    상기 베이스 기판을 향하는 제1 면 및 상기 제1 면의 반대측인 제2 면을 갖는 반도체 기판, 상기 제2 면 상에 배치되며 제2 배선 구조를 포함하는 배선 영역, 상기 반도체 기판을 관통하여 상기 제2 배선 구조와 상기 제1 배선 구조를 전기적으로 연결하는 관통 비아, 및 상기 제1 면의 적어도 일부를 덮는 패시베이션층을 포함하는 인터포저 기판;
    상기 베이스 기판과 상기 인터포저 기판 사이에 배치되며, 상기 관통 비아와 상기 제1 배선 구조를 연결하는 복수의 연결 범프들;
    상기 베이스 기판과 상기 인터포저 기판 사이를 채우는 언더필(underfill) 수지; 및
    상기 인터포저 기판의 상기 배선 영역 상에 배치되며, 상기 제2 배선 구조를 통해서 서로 전기적으로 연결된 제1 및 제2 반도체 칩들을 포함하되,
    상기 인터포저 기판은 상기 복수의 연결 범프들이 포함된 제1 영역, 상기 제1 영역 외측의 제2 및 제3 영역들을 갖고,
    상기 패시베이션층은 상기 제1 영역 및 상기 제2 영역 내에 배치되며, 상기 제2 영역 내의 제1 엠보싱 패턴을 포함하는 반도체 패키지.
  2. 제1 항에 있어서,
    상기 제2 영역의 폭은 상기 제3 영역의 폭 보다 큰 반도체 패키지.
  3. 제1 항에 있어서,
    상기 제3 영역은 상기 인터포저 기판의 에지(edge)로부터 제1 거리 이내의 범위인 반도체 패키지.
  4. 제3 항에 있어서,
    상기 제1 거리는 10㎛ 이상인 반도체 패키지.
  5. 제1 항에 있어서,
    상기 제3 영역에 대응하는 상기 인터포저 기판의 하면은 상기 언더필 수지와 접촉하는 반도체 패키지.
  6. 제1 항에 있어서,
    상기 제1 엠보싱 패턴의 표면은 상기 언더필 수지와 접촉하는 반도체 패키지.
  7. 제1 항에 있어서,
    상기 패시베이션층은 절연성 폴리머를 포함하는 반도체 패키지.
  8. 제1 항에 있어서,
    상기 인터포저 기판은 상기 반도체 기판의 상기 제1 면 상의 제1 더미 패턴을 더 포함하되,
    상기 제1 더미 패턴은 상기 제2 영역 내에 배치되고,
    상기 제1 엠보싱 패턴은 상기 제1 더미 패턴에 대응하여 굴곡진 반도체 패키지.
  9. 제1 항에 있어서,
    상기 제1 영역의 에지는 상기 복수의 연결 범프들 중 최외곽의 연결 범프와 소정 거리 이격되고,
    상기 패시베이션층은 상기 제1 영역의 상기 에지와 상기 최외곽의 연결 범프 사이의 제2 엠보싱 패턴을 더 포함하는 반도체 패키지.
  10. 제9 항에 있어서,
    상기 인터포저 기판은 상기 반도체 기판의 상기 제1 면 상의 제2 더미 패턴을 더 포함하되,
    상기 제2 더미 패턴은 상기 제1 영역 내에서 상기 최외곽의 연결 범프 보다 외측에 배치되고,
    상기 제2 엠보싱 패턴은 상기 제2 더미 패턴에 대응하여 굴곡진 반도체 패키지.
  11. 제1 항에 있어서,
    상기 인터포저 기판은 상기 반도체 기판의 상기 제1 면 상의 제3 배선 구조를 더 포함하고,
    상기 관통 비아는 상기 제2 배선 구조와 상기 제3 배선 구조를 전기적으로 연결하는 반도체 패키지.
  12. 매트릭스 형태로 배열된 복수의 관통 비아들을 포함하는 제1 영역, 상기 제1 영역을 연속적으로 둘러싸는 제2 영역, 및 상기 제2 영역을 연속적으로 둘러싸는 제3 영역을 갖는 인터포저 기판;
    상기 인터포저 기판의 일면에 배치되며, 상기 제1 영역 및 상기 제2 영역을 덮는 패시베이션층;
    상기 제2 영역 내의 상기 패시베이션층의 표면에 형성된 제1 엠보싱 패턴; 및
    상기 인터포저 기판의 타면에 배치된 복수의 반도체 칩들을 포함하고,
    상기 제2 영역은 상기 제3 영역에 의해 상기 인터포저 기판의 에지와 이격된 반도체 패키지.
  13. 제12 항에 있어서,
    상기 제1 엠보싱 패턴은,
    소정의 길이를 갖는 복수의 바(bar) 구조 또는 복수의 도트(dot) 구조가 단독 또는 서로 조합되어 상기 제1 영역을 둘러싼 형태를 포함하는 반도체 패키지.
  14. 제12 항에 있어서,
    상기 반도체 패키지는, 상기 제2 영역 내의 상기 인터포저 기판의 상기 일면에 배치되며 상기 패시베이션층에 의해 덮인 제1 더미 패턴을 더 포함하고,
    상기 제1 엠보싱 패턴은 상기 제1 더미 패턴에 대응하여 굴곡진 반도체 패키지.
  15. 제12 항에 있어서,
    상기 반도체 패키지는, 상기 제1 영역 내에서 상기 복수의 관통 비아들의 외곽을 둘러싸는 제2 엠보싱 패턴을 더 포함하는 반도체 패키지.
  16. 제15 항에 있어서,
    상기 제2 엠보싱 패턴은,
    소정의 길이를 갖는 복수의 바(bar) 구조 또는 복수의 도트(dot) 구조가 단독 또는 서로 조합되어 상기 복수의 관통 비아들의 외곽을 둘러싼 형태를 포함하는 반도체 패키지.
  17. 제15 항에 있어서,
    상기 반도체 패키지는, 상기 제1 영역 내의 상기 인터포저 기판의 상기 일면에 배치되며 상기 패시베이션층에 의해 덮인 제2 더미 패턴을 더 포함하고,
    상기 제2 엠보싱 패턴은 상기 제2 더미 패턴에 대응하여 굴곡진 반도체 패키지.
  18. 제1 면 및 상기 제1 면의 반대측인 제2 면을 갖는 반도체 기판, 상기 제2 면 상에 배치되며 배선 구조를 포함하는 배선 영역, 상기 제1 면 상에 배치되는 복수의 범프 패드들, 상기 제1 면 상에서 상기 복수의 범프 패드들 보다 외측에 배치된 더미 패턴들, 상기 반도체 기판을 관통하여 상기 배선 구조와 상기 복수의 범프 패드들을 전기적으로 연결하는 복수의 관통 비아들, 및 상기 복수의 범프 패드들 및 상기 복수의 더미 패턴들을 덮는 패시베이션층을 포함하는 인터포저 기판; 및
    상기 인터포저 기판 상에 배치되며, 상기 배선 구조를 통해서 서로 전기적으로 연결된 제1 및 제2 반도체 칩을 포함하되,
    상기 패시베이션층은 상기 인터포저 기판의 에지와 소정 거리 이격되고, 상기 복수의 더미 패턴들의 표면을 따라서 굴곡진 엠보싱 패턴을 갖는 반도체 패키지.
  19. 제18 항에 있어서,
    상기 패시베이션층은 상기 인터포저 기판의 에지와 10 ㎛ 이상 이격된 반도체 패키지.
  20. 제18 항에 있어서,
    상기 복수의 더미 패턴들의 제1 방향에 따른 선폭은 0.5㎛ 이상이고,
    상기 복수의 더미 패턴들 중 인접한 한 쌍의 더미 패턴들 사이의 제1 방향에 따른 이격 거리는 0.5㎛ 이상인 반도체 패키지.
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