KR101941995B1 - 반도체 장치 및 이를 갖는 적층 반도체 패키지 - Google Patents

반도체 장치 및 이를 갖는 적층 반도체 패키지 Download PDF

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Abstract

반도체 장치 및 이를 갖는 적층 반도체 패키지가 개시되어 있다. 개시된 반도체 장치는, 스크라이브 라인을 통해 연결된 다수의 반도체 칩들; 상기 다수의 반도체 칩들 각각에 형성된 다수의 관통 전극들; 상기 스크라이브 라인에 형성된 방열 부재;및 상기 관통 전극들과 상기 방열 부재를 연결하는 열전달 부재를 포함한다.

Description

반도체 장치 및 이를 갖는 적층 반도체 패키지{SEMICONDUCTOR DEVICE AND STACKED SEMICONDUCTOR PACKAGE HAVING THE SAME}
본 발명은 반도체 장치 및 이를 갖는 적층 반도체 패키지에 관한 것이다.
방대한 데이터를 저장 및 단시간 내 처리하는 것이 가능한 반도체 칩 및 반도체 칩을 포함하는 반도체 패키지가 개발되고 있으며, 최근에는 관통 전극을 이용하여 적어도 2개의 반도체 칩들을 적층하여 데이터 저장 용량 및 데이터 처리 속도를 향상시킨 적층 반도체 패키지가 개발되고 있다.
이러한 관통 전극을 이용한 적층 반도체 패키지에서는 신호 전달이 이루어지는 관통 전극에서 다량의 열이 발생되는데, 다수개의 반도체 칩들이 밀착되어 있고 반도체 칩들을 몰드부가 감싸고 있기 때문에 관통 전극에서 발생된 열이 제대로 배출되지 않는다. 그 결과, 반도체 칩에 써멀 데미지(thermal damage)가 가해져 장치의 성능 및 신뢰성이 저하되는 문제점이 있었다.
본 발명의 목적은 향상된 방열 특성을 갖는 반도체 장치를 제공하는데 있다.
본 발명의 다른 목적은 상기 반도체 장치를 갖는 적층 반도체 패키지를 제공하는데 있다.
본 발명의 일 견지에 따른 반도체 장치는, 스크라이브 라인을 통해 연결된 다수의 반도체 칩들; 상기 다수의 반도체 칩들 각각에 형성된 다수의 관통 전극들; 상기 스크라이브 라인에 형성된 방열 부재;및 상기 관통 전극들과 상기 방열 부재를 연결하는 열전달 부재를 포함한다.
상기 다수의 반도체 칩들은 일렬로 연결될 수 있다. 이와 달리, 상기 다수의 반도체 칩들은 매트릭스 형태로 연결될 수도 있다.
상기 방열 부재는 상기 스크라이브 라인의 일면 및 상기 일면과 대향하는 타면을 관통하는 관통부;및 상기 스크라이브 라인 상에 형성되며 상기 관통부와 연결된 방열부를 포함할 수 있다.
상기 방열부는 상기 스크라이브 라인의 일면 및 타면 중 적어도 어느 하나 상에 형성될 수 있다.
상기 반도체 장치는 상기 스크라이브 라인의 일면 및 상기 일면과 대향하는 타면 중 적어도 어느 하나가 일부 두께 식각되어 형성된 리세스를 더 포함할 수 있으며, 상기 리세스는 상기 방열부로 충진될 수 있다.
상기 관통부는 상기 각각의 반도체 칩들에 형성된 다수의 관통 전극들에 개별적으로 대응되도록 형성될 수 있다. 이 경우에, 상기 방열부는 상기 각각의 반도체 칩들에 형성된 다수의 관통부들 모두와 연결될 수 있다.
이와 달리, 상기 관통부는 상기 각각의 반도체 칩들에 형성된 다수의 관통 전극들 모두에 대응되도록 상기 스크라이브 라인의 길이 방향을 따라서 하나로 형성될 수도 있다.
상기 방열 부재는 상기 스크라이브 라인의 일면 및 상기 일면과 대향하는 타면 중 적어도 어느 하나에서 돌출될 수 있다. 상기 방열 부재는 알루미늄 나이트라이드를 포함할 수 있다.
상기 열전달 부재는 상기 각각의 반도체 칩들에 형성된 다수의 관통 전극들이 상기 방열 부재에 개별적으로 연결되도록 다수개로 형성될 수 있다. 이와 달리, 상기 열전달 부재는 상기 각각의 반도체 칩들에 형성된 다수의 관통 전극들이 상기 방열 부재에 한번에 연결되도록 하나로 형성될 수도 있다.
상기 열전달 부재는 상기 반도체 칩 내부에 배치되며, 구리, 도전성 합금 재료 및 세라믹 중 어느 하나를 포함할 수 있다.
본 발명의 다른 견지에 따른 적층 반도체 패키지는, 스크라이브 라인을 통해 연결된 다수의 반도체 칩들, 상기 다수의 반도체 칩들 각각에 형성된 관통 전극들, 상기 스크라이브 라인에 형성된 방열 부재 및 상기 관통 전극들과 상기 방열 부재를 연결하는 열전달 부재를 각각 구비하며, 상기 각각의 관통 전극들 및 방열 부재가 연결되도록 적층된 반도체 장치들; 및 상기 적층된 반도체 장치들의 관통 전극들을 전기적으로 연결하는 연결 부재를 포함한다.
상기 적층 반도체 패키지는, 상기 적층된 다수의 반도체 장치들 중 최상부 반도체 장치상에 장착된 추가 방열 부재를 더 포함할 수 있다.
본 발명에 따르면, 관통 전극에서 발생된 열이 열전달 부재 및 방열 부재를 통해 외부로 신속하게 배출되게 되므로, 써멀 데미지에 의한 반도체 장치의 성능 및 신뢰성 저하를 방지할 수 있다.
도 1은 본 발명의 제1 실시예에 따른 반도체 장치를 도시한 평면도이다.
도 2는 도 1의 Ⅰ-Ⅰ' 라인에 따른 단면도이다.
도 3은 본 발명의 제2 실시예에 따른 반도체 장치를 도시한 평면도이다.
도 4는 본 발명의 제3 실시예에 따른 반도체 장치를 도시한 평면도이다.
도 5는 본 발명의 제4 실시예에 따른 반도체 장치를 도시한 단면도이다.
도 6은 본 발명의 제5 실시예에 따른 반도체 장치를 도시한 단면도이다.
도 7은 본 발명의 제6 실시예에 따른 반도체 장치를 도시한 단면도이다.
도 8은 본 발명의 제7 실시예에 따른 반도체 장치를 도시한 단면도이다.
도 9는 본 발명의 제1 실시예에 따른 적층 반도체 패키지를 도시한 단면도이다.
도 10은 본 발명의 제2 실시예에 따른 적층 반도체 패키지를 도시한 단면도이다.
도 11은 본 발명의 제3 실시예에 따른 적층 반도체 패키지를 도시한 단면도이다.
도 12는 본 발명의 제4 실시예에 따른 적층 반도체 패키지를 도시한 단면도이다.
도 13은 본 발명에 따른 반도체 장치를 구비한 전자 장치를 도시한 사시도이다.
도 14는 본 발명에 따른 반도체 장치를 포함하는 전자 장치의 예를 보여주는 블럭도이다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하도록 한다.
도 1은 본 발명의 제1 실시예에 따른 반도체 장치를 도시한 평면도이고, 도 2는 도 1의 Ⅰ-Ⅰ' 라인에 따른 단면도이다.
도 1 및 도 2를 참조하면, 본 발명의 제1 실시예에 따른 반도체 장치(1A)는 다수의 반도체 칩들(10A~B), 관통 전극(20), 방열 부재(30) 및 열전달 부재(40)를 포함한다.
본 실시예에서, 다수의 반도체 칩들(10A~B)은 스크라이브 라인(Scribe Lane, SL)을 통해 일렬로 연결된 제1 반도체 칩(10A) 및 제2 반도체 칩(10B)을 포함한다. 즉, 상기 제1 반도체 칩(10A), 스크라이브 라인(SL) 및 제2 반도체 칩(10B)은 도 1에서 정의된 제1 방향(Frist Direction, FD)을 따라서 일렬로 연결되어 있다.
관통 전극(20)은 각각의 반도체 칩들(10A~B)에 다수개로 형성된다. 본 실시예에서, 상기 다수의 관통 전극(20)들은 각각의 반도체 칩들(10A~B)에 도 1에서 정의된 제2 방향(Second Direction, SD)을 따라서 일렬로 형성된다.
한편, 도시하지 않았지만 각각의 반도체 칩들(10A~B)에는 데이터를 저장 및 처리하기 위해 트랜지스터, 커패시터 및 저항 등과 같은 소자로 이루어진 회로부가 형성되어 있으며, 관통 전극(20)들은 회로부와 전기적으로 연결된다.
방열 부재(30)는 관통부(31) 및 방열부(32)를 포함한다.
관통부(31)는 스크라이브 라인(SL)의 일면(A) 및 타면(B)을 관통한다. 본 실시예에서, 관통부(31)는 각각의 반도체 칩들(10A~B)에 형성된 다수의 관통 전극(20)들에 개별적으로 대응되도록 다수개로 형성된다.
방열부(32)는 스크라이브 라인(SL)의 일면(A) 상에 형성되며 다수의 관통부(31)들 모두와 연결되도록 스크라이브 라인(SL)의 길이 방향을 따라서 라인 형태로 형성된다.
한편, 반도체 장치(1A)를 적층하여 적층 반도체 패키지를 구성할 때, 상, 하 반도체 장치(1A)들의 방열 부재(30)들이 상호 연결될 수 있도록, 방열부(32)는 스크라이브 라인(SL)의 일면(A)에서 일정 높이(D)로 돌출되어 있다.
비록, 본 실시예에서는 방열 부재(30)의 방열부(32)가 스크라이브 라인(SL)의 일면(A)에서 돌출된 경우만을 도시 및 설명하였으나, 본 발명은 이에 한정되지 않으며 방열 부재(30)가 스크라이브 라인(SL)의 일면(A) 및 타면(B) 중 적어도 어느 하나에서 돌출되는 경우를 모두 포함한다.
방열 부재(30)는 절연성 방열 물질, 예컨데 알루미늄 나이트라이트로 형성된다.
열전달 부재(40)는 각 반도체 칩들(10A~B)의 내부에 배치되며, 각각의 반도체 칩들(10A~B)에 형성된 관통 전극(20)들과 방열 부재(30) 사이에 연결되어 관통 전극(20)들에서 발생된 열을 방열 부재(30)로 전달한다. 본 실시예에서, 열전달 부재(40)는 각각의 반도체 칩들(10A~B)에 형성된 관통 전극(20)들이 방열 부재(30)에 개별적으로 연결되도록 다수개로 형성된다. 열전달 부재(40)의 재료로는 구리 및 도전성 합금 재료 등을 사용함이 바람직하며, 그 외에 세라믹을 사용할 수도 있다.
도 3은 본 발명의 제2 실시예에 따른 반도체 장치를 도시한 평면도이다.
본 발명의 제2 실시예에 따른 반도체 장치(1B)는, 앞서 도 1 및 도 2를 통해 설명된 제1 실시예에 따른 반도체 장치(1A)에서 방열부(32)가 변경된 구성을 갖는다. 따라서, 방열부(32)를 제외하면 제1 실시예에 따른 반도체 장치(1A)와 실질적으로 동일한 구성을 갖는다. 따라서, 동일한 구성요소에 대한 중복된 설명은 생략하기로 하며, 동일한 구성요소에 대해서는 동일한 명칭 및 동일한 참조 부호를 부여하기로 한다.
도 3을 참조하면, 본 실시예에서 방열부(32)는 스크라이브 라인(SL)의 일면(A) 및 타면(B) 상에 형성된다.
본 실시예에 의하면, 방열부(32)가 스크라이브 라인(SL)의 일면(A)뿐만 아니라 타면(B)에도 형성되므로 반도체 장치(1B)의 외부로 노출되는 방열 부재(30)의 면적이 증가되어 보다 향상된 방열 특성을 갖게 된다.
도 4는 본 발명의 제3 실시예에 따른 반도체 장치를 도시한 평면도이다.
본 발명의 제3 실시예에 따른 반도체 장치(1C)는, 앞서 도 1을 통해 설명된 제1 실시예에 따른 반도체 장치(1A)에서 관통부(31)의 형태가 변경된 구성을 갖는다. 따라서, 관통부(31)를 제외하면 제1 실시예에 따른 반도체 장치(1A)와 실질적으로 동일한 구성을 갖는다. 따라서, 동일한 구성요소에 대한 중복된 설명은 생략하기로 하며, 동일한 구성요소에 대해서는 동일한 명칭 및 동일한 참조 부호를 부여하기로 한다.
도 4를 참조하면, 본 실시예에서 관통부(31)는 각각의 반도체 칩들(10A~B)에 형성된 다수의 관통 전극들(20) 모두에 대응되도록 스크라이브 라인(SL)의 길이 방향을 따라서 하나로 형성된다.
본 실시예에 의하면, 관통부(31)가 다수개로 분리되지 않고 하나로 형성되어 관통부(31)의 패턴 사이즈가 증가되며 이에 따라 고가의 정밀 가공 공정이 요구되지 않으므로 제조원가를 낮출 수 있다.
한편, 도 1 내지 도 4를 통해 설명된 실시예들에서는 관통부(31)가 각각의 반도체 칩들(10A~B)에 형성된 다수의 관통 전극(20)들에 개별적으로 대응되거나, 다수의 관통 전극(20)들 모두에 대응되도록 형성된 경우를 나타내었으나, 본 발명은 이에 한정되지 않는다. 예컨데, 관통부(31)는 각각의 반도체 칩들(10A~B)에 형성된 다수의 관통 전극(20)들 중 몇몇의 관통 전극(20)들에 대응되도록 형성될 수도 있다.
도 5는 본 발명의 제4 실시예에 따른 반도체 장치를 도시한 단면도이다.
본 발명의 제4 실시예에 따른 반도체 장치(1D)는 앞서 도 1 및 도 2를 통해 설명된 제1 실시예에 따른 반도체 장치(1A)에 리세스(11)가 추가된 구성을 갖는다. 따라서, 리세스(11)를 제외하면 제1 실시예에 따른 반도체 장치(1A)와 실질적으로 동일한 구성을 갖는다. 따라서, 동일한 구성요소에 대한 중복된 설명은 생략하기로 하며, 동일한 구성요소에 대해서는 동일한 명칭 및 동일한 참조 부호를 부여하기로 한다.
도 5를 참조하면, 본 실시예에 따른 반도체 장치(1D)는, 앞서 도 1 및 도 2를 통해 설명된 제1 실시예에 따른 반도체 장치(1A)와 달리, 스크라이브 라인(SL)의 일면(A)이 일부 두께 식각되어 형성된 리세스(11)를 더 포함한다.
본 실시예에서, 리세스(11)는 스크라이브 라인(SL)의 일면(A)에 스크라이브 라인(SL)의 길이 방향을 따라서 라인 형태로 형성된다. 상기 리세스(11)에는 방열 부재(30)가 충진된다.
상기 방열 부재(30)는 리세스(11)를 충진하고, 일면(A)에서 일정 높이(D)로 돌출되도록 형성된다.
도 5를 참조로 한 제4 실시예에서는, 리세스(11)가 스크라이브 라인(SL)의 일면(A)에만 형성된 경우를 나타내었으나, 이와 달리 리세스(11)는 스크라이브 라인(SL)의 타면(B)에 형성될 수도 있고, 스크라이브 라인(SL)의 일면(A) 및 타면(B)에 형성될 수도 있다.
리세스(11)가 스크라이브 라인(SL)의 일면(A) 및 타면(B)에 형성된 구조를 갖는 반도체 장치는, 도 6을 참조로 하는 이하의 설명을 통해 보다 명백해질 것이다.
도 6은 본 발명의 제5 실시예에 따른 반도체 장치를 도시한 단면도이다.
본 발명의 제5 실시예에 따른 반도체 장치(1E)는, 앞서 도 5를 통해 설명된 제4 실시예에 따른 반도체 장치(1D)에서 리세스(11)가 스크라이브 라인(SL)의 일면(A) 뿐만 아니라 타면(B)에도 형성된 구성을 갖는다. 따라서, 리세스(11) 제외하면 제4 실시예에 따른 반도체 장치(1D)와 실질적으로 동일한 구성을 갖는다. 따라서, 동일한 구성요소에 대한 중복된 설명은 생략하기로 하며, 동일한 구성요소에 대해서는 동일한 명칭 및 동일한 참조 부호를 부여하기로 한다.
도 6을 참조하면, 본 실시예에서 리세스(11)는 스크라이브 라인(SL)의 일면(A) 및 타면(B)이 일부 두께 식각되어 형성된다. 그리고, 상기 리세스(11)에는 방열 부재(30)가 충진된다.
상기 방열 부재(30)는 리세스(11)를 충진하고 스크라이브 라인(SL)의 일면(A) 및 타면(B)에서 일정 높이(D)로 돌출되도록 형성된다.
도 5 및 도 6 을 참조로 하여 설명된 제4 및 제5 실시예에 따르면, 스크라이브 라인(SL)의 일면(A), 또는 일면 및 타면(A, B)에 리세스(11)가 형성되고 리세스(11)에 방열 부재(30)가 충진되어, 반도체 장치(1D, 1E)에서 방열 부재(30)가 차지하는 부피가 리세스(11)의 부피만큼 증가되므로 보다 향상된 방열 특성을 갖게 된다.
도 7은 본 발명의 제6 실시예에 따른 반도체 장치를 도시한 단면도이다.
본 발명의 제6 실시예에 따른 반도체 장치(1F)는 앞서 도 1을 통해 설명된 제1 실시예에 따른 반도체 장치(1A)와 달리 다수의 반도체 칩들(10A~D)이 매트릭스(matrix) 형태로 연결된 구성을 갖는다. 따라서, 반도체 칩들(10A~D)의 연결 형태를 제외하면 제1 실시예에 따른 반도체 장치(1A)와 실질적으로 동일한 구성을 갖는다. 따라서, 동일한 구성요소에 대한 중복된 설명은 생략하기로 하며, 동일한 구성요소에 대해서는 동일한 명칭 및 동일한 참조 부호를 부여하기로 한다.
도 7을 참조하면, 본 실시예에서 다수의 반도체 칩들(10A~D)은 제1 반도체 칩(10A), 제2 반도체 칩(10B), 제3 반도체 칩(10C) 및 제4 반도체 칩(10D)을 포함한다.
본 실시예에서, 스크라이브 라인(SL)은 십자가 형태를 가지며 제1 내지 제4 반도체 칩(10A~D)은 십자가 형태의 스크라이브 라인(SL)을 통해 매트릭스 형태로 연결되어 있다.
도 8은 본 발명의 제7 실시예에 따른 반도체 장치를 도시한 단면도이다.
본 발명의 제7 실시예에 따른 반도체 장치(1G)는, 앞서 도 1을 통해 설명된 제1 실시예에 따른 반도체 장치(1A)와 달리, 열전달 부재(40)의 형태가 변경된 구성을 갖는다. 따라서, 열전달 부재(40)를 제외하면 제1 실시예에 따른 반도체 장치(1A)와 실질적으로 동일한 구성을 갖는다. 따라서, 동일한 구성요소에 대한 중복된 설명은 생략하기로 하며, 동일한 구성요소에 대해서는 동일한 명칭 및 동일한 참조 부호를 부여하기로 한다.
도 8을 참조하면, 본 실시예에서 열전달 부재(40)는 각각의 반도체 칩들(10A~B)에 형성된 다수의 관통 전극(20)들이 방열 부재(30)에 한번에 연결되도록 하나로 형성된다.
서로 다른 전기 신호를 전달하는 관통 전극(20)들이 전기적으로 연결되지 않도록 하기 위하여, 열전달 부재(40)는 절연성을 가지며 열전달 특성이 우수한 재료, 예컨데 세라믹으로 형성된다.
이하, 전술한 반도체 장치를 갖는 적층 반도체 패키지를 설명하면 다음과 같다.
도 9는 본 발명의 제1 실시예에 따른 적층 반도체 패키지를 도시한 단면도이다.
도 9를 참조하면, 관통 전극(20)들, 방열 부재(30) 및 열전달 부재(40)가 구비된 다수의 반도체 장치들(1Di~iii)이 마련된 후, 반도체 장치(1Di)의 관통 전극(20)들 상에 다른 반도체 장치(1Dii)의 관통 전극(20)들이 연결 부재(100)를 매개로 전기적으로 연결되고, 반도체 장치(1Di)의 방열 부재(30) 상에 다른 반도체 장치(1Di)의 방열 부재(30)가 연결된다.
이러한 방식으로 복수개, 예컨데 3개의 반도체 장치들(1Di~iii)이 적층된다. 적층된 반도체 장치들(1Di~iii) 사이에는 접착 부재(200)가 형성되어 상, 하 반도체 장치들(10Di~iii)을 부착한다. 연결 부재(100)는 솔더(solder)를 포함할 수 있고, 접착 부재(200)는 비전도성 페이스트(Non-Conductive Paste)를 포함할 수 있다.
적층된 반도체 장치들(1Di~iii)들 중 최하부 반도체 장치(1Di)의 하부면에는 최하부 반도체 장치(1Di)의 관통 전극(20)들을 노출하는 제1 절연층(300)이 형성되고, 제1 절연층(300) 상에는 최하부 반도체 장치(1Di)의 관통 전극(20)들과 전기적으로 연결되는 재배선(400)이 형성된다. 그리고, 재배선(400)을 포함한 제1 절연층(300) 상에는 재배선(400)의 일부를 노출시키는 제2 절연층(500)이 형성되고, 제2 절연층(500)에 의해 노출된 재배선(400) 상에는 외부접속단자(600)가 장착된다.
그리고, 적층된 반도체 장치들(1Di~iii) 중 최상부 반도체 장치(1Diii)의 상부면에는 추가 방열 부재(700)가 장착된다.
도 10은 본 발명의 제2 실시예에 따른 적층 반도체 패키지를 도시한 단면도이다.
도 10을 참조하면, 관통 전극(20)들, 방열 부재(30) 및 열전달 부재(40)가 구비된 다수의 반도체 장치들(1Di~iii)이 마련된 후, 반도체 장치(1Di)의 관통 전극(20)들 상에 다른 반도체 장치(1Dii)의 관통 전극(20)들이 연결 부재(100)를 매개로 전기적으로 연결되고, 반도체 장치(1Di)의 방열 부재(30) 상에 다른 반도체 장치(1Di)의 방열 부재(30)가 연결된다.
이러한 방식으로 복수개, 예컨데 3개의 반도체 장치들(1Di~iii)이 적층된다. 적층된 반도체 장치들(1Di~iii) 사이에는 접착 부재(200)가 형성되어 상, 하 반도체 장치들(10Di~iii)을 부착한다. 연결 부재(100)는 솔더를 포함할 수 있고, 접착 부재(200)는 비전도성 페이스트를 포함할 수 있다.
적층된 반도체 장치들(1Di~iii)은 최하부 반도체 장치(1Di)의 관통 전극들(20)이 구조체(800)의 접속 전극(810)들과 전기적으로 연결되도록 구조체(800) 상에 실장된다. 본 실시예에서, 구조체(800)는 인쇄회로기판(Printed Circuit Board, PCB)으로 형성된다.
최하부 반도체 장치(1Di)의 관통 전극들(20)과 구조체(800)의 접속 전극(810)들은 연결 부재(820)에 의하여 전기적으로 연결되고, 최하부 반도체 장치(1Di)와 구조체(800)는 접착 부재(830)에 의하여 상호 부착된다.
그리고, 적층된 반도체 장치들(1Di~iii)들 중 최상부 반도체 장치(1Diii)의 상부면에는 추가 방열 부재(700)가 장착된다.
도 10에서 미설명된 도면부호 840은 볼랜드를, 850는 볼랜드(840) 상에 장착되는 외부접속단자를 나타낸다.
도 10을 통해 설명된 제2 실시예에 따른 적층 반도체 패키지에서는 구조체(800)가 인쇄회로기판(PCB)인 경우를 나타내었으나, 구조체(800)는 반도체 패키지(semiconductor package) 또는 인터포저(interposer)일 수도 있다. 이러한 형태의 적층 반도체 패키지는 도 11 및 도 12를 참조로 하는 이하의 설명을 통해 보다 명백해질 것이다.
도 11은 본 발명의 제3 실시예에 따른 적층 반도체 패키지를 나타낸 단면도이다.
본 발명의 제3 실시예에 따른 적층 반도체 패키지는, 앞서 도 10을 통해 설명된 제2 실시예에 따른 적층 반도체 패키지에서 구조체(800)가 인쇄회로기판 대신에 반도체 패키지로 변경된 구성을 갖는다. 따라서, 구조체(800)를 제외하면 제2 실시예에 따른 적층 반도체 패키지와 실질적으로 동일한 구성을 갖는 바, 동일한 구성요소에 대해서는 동일한 명칭 및 동일한 참조 부호를 부여하기로 한다.
도 11을 참조하면, 관통 전극(20)들, 방열 부재(30) 및 열전달 부재(40)가 구비된 다수의 반도체 장치(1Di~iii)들이 마련된 후, 반도체 장치(1Di)의 관통 전극(20)들 상에 다른 반도체 장치(1Dii)의 관통 전극(20)들이 연결 부재(100)를 매개로 전기적으로 연결되고, 반도체 장치(1Di)의 방열 부재(30) 상에 다른 반도체 장치(1Di)의 방열 부재(30)가 연결된다.
이러한 방식으로 복수개, 예컨데 3개의 반도체 장치들(1Di~iii)이 적층된다. 적층된 반도체 장치들(1Di~iii) 사이에는 접착 부재(200)가 형성되어 상, 하 반도체 장치들(10Di~iii)을 부착한다. 연결 부재(100)는 솔더를 포함할 수 있고, 접착 부재(200)는 비전도성 페이스트를 포함할 수 있다.
적층된 반도체 장치들(1Di~iii)은 최하부 반도체 장치(1Di)의 관통 전극(20)들이 구조체(800)의 접속 전극(911)들과 전기적으로 연결되도록 구조체(800) 상에 실장된다. 본 실시예에서, 구조체(800)는 반도체 패키지로 구성된다.
상기 반도체 패키지는, 상면에 접속 전극(911)들을 구비하고 하면에 볼랜드(912)를 구비하는 기판(910)과, 접속 전극(911)들 안쪽 기판(910) 상면 상에 부착된 반도체 칩(920)을 포함한다. 반도체 칩(920)은 기판(910)과 와이어(930)를 이용하여 전기적으로 연결되고, 몰드부(940)에 의해 고정된다. 미설명된 도면부호 950은 기판(910)의 볼랜드(912) 상에 장착되는 외부접속단자를 나타낸다.
최하부 반도체 장치(1Di)의 관통 전극(20)들과 구조체(800)의 접속 전극(911)들은 연결부재(960)를 매개로 전기적으로 연결된다. 본 실시예에서, 연결부재(960)는 솔더볼로 형성된다. 이와 달리, 연결부재(960)는 리드선으로 형성될 수도 있다.
그리고, 적층된 반도체 장치들(1Di~iii)들 중 최상부 반도체 장치(1Diii)의 상부면에는 추가 방열 부재(700)가 장착된다.
도 12는 본 발명의 제4 실시예에 따른 적층 반도체 패키지를 나타낸 단면도이다.
본 발명의 제4 실시예에 따른 적층 반도체 패키지는, 앞서 도 10을 통해 설명된 제2 실시예에 따른 적층 반도체 패키지에서 구조체(800)가 인쇄회로기판 대신에 인터포저로 변경된 구성을 갖는다. 따라서, 구조체(800)를 제외하면 제2 실시예에 따른 적층 반도체 패키지와 실질적으로 동일한 구성을 갖는 바, 동일한 구성요소에 대해서는 동일한 명칭 및 동일한 참조 부호를 부여하기로 한다.
도 12를 참조하면, 관통 전극(20)들, 방열 부재(30) 및 열전달 부재(40)가 구비된 다수의 반도체 장치(1Di~iii)들이 마련된 후, 반도체 장치(1Di)의 관통 전극(20)들 상에 다른 반도체 장치(1Dii)의 관통 전극(20)들이 연결 부재(100)를 매개로 전기적으로 연결되고, 반도체 장치(1Di)의 방열 부재(30) 상에 다른 반도체 장치(1Di)의 방열 부재(30)가 연결된다.
이러한 방식으로 복수개, 예컨데 3개의 반도체 장치들(1Di~iii)이 적층된다. 적층된 반도체 장치들(1Di~iii) 사이에는 접착 부재(200)가 형성되어 상, 하 반도체 장치들(10Di~iii)을 부착한다. 연결 부재(100)는 솔더를 포함할 수 있고, 접착 부재(200)는 비전도성 페이스트를 포함할 수 있다.
그리고, 적층된 반도체 장치들(1Di~iii)들은 최하부 반도체 장치(1Di)의 관통 전극(20)들이 구조체(800)의 접속 전극(962)들과 전기적으로 연결되도록 구조체(800) 상에 실장된다. 본 실시예에서, 구조체(800)는 인터포저로 구성된다.
상기 인터포저는 인터포저 몸체(960) 및 인터포저 몸체(960)를 관통하는 접속 전극(962)들을 포함한다. 최하부 반도체 장치(1Di)의 관통 전극(20)들과 구조체(800)의 접속 전극(962)들은 연결부재(964)를 매개로 전기적으로 연결된다.
그리고, 적층된 반도체 장치들(1Di~iii) 중 최상부 반도체 장치(1Diii)의 상부면에는 추가 방열 부재(700)가 장착된다.
도시하지 않았지만, 적층된 반도체 장치들(1Di~iii)들은 인터포저에 실장된 후에, 인터포저를 매개로 다른 반도체 구조물, 예를 들어, 반도체 패키지, 메인 보드 등에 실장된다.
비록, 도 9 내지 도 12를 참조로 하여 설명된 실시예들에서는, 도 5에 도시된 반도체 장치(1D)를 다수개 적층하여 적층 반도체 패키지를 구성한 경우만을 도시 및 설명하였으나, 본 발명은 이에 한정되지 않으며 도 5에 도시된 반도체 장치(1D) 대신에 도 1 내지 도 4 및 도 6~8에 도시된 반도체 장치들(10A~C,10E~G) 중 어느 하나의 반도체 장치를 다수개 적층하여 적층 반도체 패키지를 구성할 수도 있고, 도 1 내지 도 8에 도시된 반도체 장치들(10A~G) 중에서 적어도 2종류 이상의 반도체 장치를 적층하여 적층 반도체 패키지를 구성할 수도 있다.
상술한 반도체 장치는 다양한 패키지 모듈에 적용될 수 있다.
도 13은 본 발명의 실시예에 따른 반도체 장치를 구비한 전자 장치를 도시한 사시도이다.
도 13을 참조하면, 본 발명의 실시예에 따른 반도체 장치는 휴대폰과 같은 전자 장치(1000)에 응용될 수 있다. 본 실시예의 반도체 장치는 방열 특성이 우수하므로, 전자 장치(1000)의 신뢰성 개선에 유리하다. 전자 장치는 도 13에 도시된 휴대폰에 한정되는 것이 아니며, 가령 모바일 전자 기기, 랩톱(laptop) 컴퓨터, 휴대용 컴퓨터, 포터블 멀티미디어 플레이어(PMP), 엠피쓰리(MP3) 플레이어, 캠코더, 웹 태블릿(web tablet), 무선 전화기, 네비게이션, 개인 휴대용 정보 단말기(PDA; Personal Digital Assistant) 등 다양한 전자 기기를 포함할 수 있다.
도 14는 본 발명에 따른 반도체 장치를 포함하는 전자 장치의 예를 보여주는 블럭도이다.
도 14를 참조하면, 전자 시스템(1300)은 제어기(1310), 입출력 장치(1320) 및 기억 장치(1330)를 포함할 수 있다. 상기 제어기(1310), 입출력 장치(1320) 및 기억 장치(1330)는 버스(1350, bus)를 통하여 결합될 수 있다. 상기 버스(1350)는 데이터들이 이동하는 통로라 할 수 있다. 예컨대, 상기 제어기(1310)는 적어도 하나의 마이크로프로세서, 디지털 신호 프로세서, 마이크로컨트롤러, 그리고 이들과 동일한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 어느 하나를 포함할 수 있다. 상기 제어기(1310) 및 기억 장치(1330)는 본 발명에 따른 반도체 장치를 포함할 수 있다. 상기 입출력 장치(1320)는 키패드, 키보드 및 표시 장치(display device) 등에서 선택된 적어도 하나를 포함할 수 있다. 상기 기억 장치(1330)는 데이터를 저장하는 장치이다. 상기 기억 장치(1330)는 데이터 및/또는 상기 제어기(1310)에 의해 실행되는 명령어 등을 저장할 수 있다. 상기 기억 장치(1330)는 휘발성 기억 소자 및/또는 비휘발성 기억 소자를 포함할 수 있다. 또는, 상기 기억 장치(1330)는 플래시 메모리로 형성될 수 있다. 예를 들면, 모바일 기기나 데스크 톱 컴퓨터와 같은 정보 처리 시스템에 본 발명의 기술이 적용된 플래시 메모리가 장착될 수 있다. 이러한 플래시 메모리는 반도체 디스크 장치(SSD)로 구성될 수 있다. 이 경우 전자 시스템(130)은 대용량의 데이터를 상기 플래시 메모리 시스템에 안정적으로 저장할 수 있다. 상기 전자 시스템(130)은 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하기 위한 인터페이스(1340)를 더 포함할 수 있다. 상기 인터페이스(1340)는 유무선 형태일 수 있다. 예컨대, 상기 인터페이스(1340)는 안테나 또는 유무선 트랜시버 등을 포함할 수 있다. 그리고, 도시되지 않았지만, 상기 전자 시스템(130)에는 응용칩셋(Application Chipset), 카메라 이미지 프로세서(Camera Image Processor:CIP), 그리고 입출력 장치 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
본 발명에 따르면, 관통 전극에서 발생된 열이 열전달 부재 및 방열 부재를 통해 외부로 신속하게 배출되게 되므로, 써멀 데미지에 의한 반도체 장치의 성능 및 신뢰성 저하를 방지할 수 있다.
앞서 설명한 본 발명의 상세한 설명에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자 또는 해당 기술분야에 통상의 지식을 갖는 자라면 후술 될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
1A~E : 반도체 장치
10A~10D : 반도체 칩들
SL : 스크라이브 라인
20 : 관통 전극
30 : 방열 부재
40 : 열전달 부재

Claims (20)

  1. 스크라이브 라인을 통해 연결된 다수의 반도체 칩들;
    상기 다수의 반도체 칩들 각각에 형성된 다수의 관통 전극들;
    상기 스크라이브 라인에 형성된 방열 부재;및
    상기 관통 전극들과 상기 방열 부재를 연결하는 열전달 부재를 포함하며,
    상기 방열 부재는 상기 스크라이브 라인의 일면 및 상기 일면과 대향하는 타면을 관통하는 복수의 관통부들; 및
    상기 스크라이브 라인 상에 형성되며 상기 관통부들과 연결된 방열부를 포함하고,
    상기 관통부들은 상기 각각의 반도체 칩들에 형성된 다수의 관통 전극들에 개별적으로 대응되고,
    상기 열전달 부재는 상기 각각의 반도체 칩들에 형성된 다수의 관통 전극들이 상기 방열 부재의 관통부들에 각각 개별적으로 연결되도록 다수개로 형성되는 반도체 장치.
  2. ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1항에 있어서, 상기 다수의 반도체 칩들은 일렬로 연결된 것을 특징으로 하는 반도체 장치.
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1항에 있어서, 상기 다수의 반도체 칩들은 매트릭스 형태로 연결된 것을 특징으로 하는 반도체 장치.
  4. 삭제
  5. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1항에 있어서, 상기 방열부는 상기 스크라이브 라인의 일면 및 타면 중 적어도 어느 하나 상에 형성되는 것을 특징으로 하는 반도체 장치.
  6. ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈
    제 5항에 있어서, 상기 스크라이브 라인의 일면 및 상기 일면과 대향하는 타면 중 적어도 어느 하나가 일부 두께 식각되어 형성된 리세스를 더 포함하는 것을 특징으로 하는 반도체 장치.
  7. ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈
    제 6항에 있어서, 상기 리세스는 상기 방열부로 충진된 것을 특징으로 하는 반도체 장치.
  8. 삭제
  9. ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1항에 있어서, 상기 방열부는 상기 각각의 반도체 칩들에 형성된 다수의 관통부들 모두와 연결된 것을 특징으로 하는 반도체 장치.
  10. 삭제
  11. ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1항에 있어서, 상기 스크라이브 라인의 일면 및 상기 일면과 대향하는 타면 중 적어도 어느 하나가 일부 두께 식각되어 형성된 리세스를 더 포함하는 것을 특징으로 하는 반도체 장치.
  12. ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈
    제 11항에 있어서, 상기 리세스는 상기 방열 부재로 충진된 것을 특징으로 하는 반도체 장치.
  13. ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1항에 있어서, 상기 방열 부재는 상기 스크라이브 라인의 일면 및 상기 일면과 대향하는 타면 중 적어도 어느 하나에서 돌출된 것을 특징으로 하는 반도체 장치.
  14. ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1항에 있어서, 상기 방열 부재는 알루미늄 나이트라이드를 포함하는 것을 특징으로 하는 반도체 장치.
  15. 삭제
  16. 삭제
  17. ◈청구항 17은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1항에 있어서, 상기 열전달 부재는 상기 반도체 칩 내부에 형성된 것을 특징으로 하는 반도체 장치.
  18. ◈청구항 18은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1항에 있어서, 상기 열전달 부재는 구리, 도전성 합금 재료 및 세라믹 중 어느 하나를 포함하는 것을 특징으로 하는 반도체 장치.
  19. 스크라이브 라인을 통해 연결된 다수의 반도체 칩들, 상기 다수의 반도체 칩들 각각에 형성된 관통 전극들, 상기 스크라이브 라인에 형성된 방열 부재 및 상기 관통 전극들과 상기 방열 부재를 연결하는 열전달 부재를 각각 구비하며, 상기 각각의 관통 전극들 및 방열 부재가 연결되도록 적층된 반도체 장치들; 및
    상기 적층된 반도체 장치들의 관통 전극들을 전기적으로 연결하는 연결 부재를 포함하며,
    상기 방열 부재는 상기 스크라이브 라인의 일면 및 상기 일면과 대향하는 타면을 관통하는 복수의 관통부들; 및
    상기 스크라이브 라인 상에 형성되며 상기 관통부들과 연결된 방열부를 포함하고,
    상기 관통부들은 상기 각각의 반도체 칩들에 형성된 다수의 관통 전극들에 개별적으로 대응되고,
    상기 열전달 부재는 상기 각각의 반도체 칩들에 형성된 다수의 관통 전극들이 상기 방열 부재의 관통부들에 각각 개별적으로 연결되도록 다수개로 형성되는 적층 반도체 패키지.
  20. ◈청구항 20은(는) 설정등록료 납부시 포기되었습니다.◈
    제 19항에 있어서, 상기 적층된 다수의 반도체 장치들 중 최상부 반도체 장치상에 장착된 추가 방열 부재를 더 포함하는 것을 특징으로 하는 적층 반도체 패키지.
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