CN116759403A - 一种半导体结构 - Google Patents

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Abstract

本公开提供一种半导体结构，包括堆叠结构，堆叠结构包括堆叠设置的多个半导体裸片，各个半导体裸片均包括：第一基体；设置于第一基体上的通道；贯穿第一基体的至少一个第一辅助穿通电极和多个连接穿通电极，至少一个第一辅助穿通电极由多个连接穿通电极包围设置；相邻半导体裸片的连接穿通电极通过第一电连接结构连接，以形成多条相互隔绝的传输路径，每一条传输路径均通过其上的至少一个连接穿通电极连接至少一个通道。这种布置方式既能够保证第一辅助穿通电极的散热作用，又能够使得半导体裸片上的穿通电极的布置更加紧凑，从而减小穿通电极的占用面积，以减小半导体结构的体积。

Description

一种半导体结构
技术领域
本公开涉及半导体技术领域，尤其涉及一种半导体结构。
背景技术
为了满足集成电路的微型化和效率提升要求，封装技术不断提高，采用堆叠封装技术形成的层叠式存储器件能够有效地利用芯片面积，提高存储容量。层叠式存储器件中的各个半导体裸片之间通常通过穿通电极实现电连接，以实现高性能和高集成度的半导体装置。
然而，上述的层叠式存储器件存在着穿通电极占用区域较大，影响层叠式存储器件的结构紧凑性。
发明内容
以下是对本公开详细描述的主题的概述。本概述并非是为了限制权利要求的保护范围。
本公开提供一种半导体结构。
根据本公开实施例，提供一种半导体结构，包括堆叠结构，所述堆叠结构包括堆叠设置的多个半导体裸片，各个所述半导体裸片均包括：
第一基体；
设置于所述第一基体上的通道；
贯穿所述第一基体的至少一个第一辅助穿通电极和多个连接穿通电极，其中，至少一个所述第一辅助穿通电极由多个所述连接穿通电极包围设置；
其中，相邻所述半导体裸片的连接穿通电极通过第一电连接结构连接，以形成多条相互隔绝的传输路径，每一条所述传输路径均通过其上的至少一个连接穿通电极连接至少一个所述通道。
根据本公开的一些实施例，在一个所述半导体裸片中，所述多个连接穿通电极形成至少一个穿通电极环，每个所述穿通电极环内布置至少一个所述第一辅助穿通电极。
根据本公开的一些实施例，每个所述半导体裸片上设置有至少两个所述通道和至少两个穿通电极组，每个所述穿通电极组包括多个所述连接穿通电极，至少两个所述穿通电极组中的连接穿通电极围绕至少一个所述第一辅助穿通电极交错布置；
所述多条相互隔绝的传输路径形成至少两个传输路径组，同一个所述穿通电极组中的各个连接穿通电极分别位于同一个所述传输路径组的不同传输路径上。
根据本公开的一些实施例，各所述半导体裸片上的通道的设置位置一一对应，同一所述传输路径组中的各个所述传输路径分别与各所述半导体裸片上位置对应的通道连接。
根据本公开的一些实施例，与位置对应的所述通道连接的各连接穿通电极的设置位置一一对应。
根据本公开的一些实施例，每个所述半导体裸片上的所述至少两个通道包括第一通道和第二通道，每个所述半导体裸片上的至少两个穿通电极组包括第一穿通电极组和第二穿通电极组，所述第一穿通电极组中的连接穿通电极为第一穿通电极，所述第二穿通电极组中的连接穿通电极为第二穿通电极；
在一个所述半导体裸片中，所述第一穿通电极和所述第二穿通电极围绕至少一个所述第一辅助穿通电极交错布置；
各所述半导体裸片上的第一穿通电极连接形成一个所述传输路径组，该传输路径组中的传输路径为第一传输路径，每条所述第一传输路径连接一个所述第一通道；
各所述半导体裸片上的第二穿通电极连接形成一个所述传输路径组，该传输路径组中的传输路径为第二传输路径，每条所述第二传输路径连接一个所述第二通道。
根据本公开的一些实施例，每个所述第一传输路径均呈沿第一方向螺旋延伸的螺旋路径；
每个所述第二传输路径均呈沿第二方向螺旋延伸的螺旋路径，所述第二方向与所述第一方向相反。
根据本公开的一些实施例，每个所述半导体裸片上的所述至少两个通道包括多个所述第一通道以及与多个所述第一通道一一对应的多个所述第二通道，每个所述半导体裸片上的至少两个穿通电极组包括多个所述第一穿通电极组和与多个所述第一穿通电极组一一对应的多个第二穿通电极组，每个所述第一穿通电极组和对应的所述第二穿通电极组形成一个穿通单元，多个所述穿通单元呈阵列排布设置。
根据本公开的一些实施例，各所述半导体裸片中对应的所述第一穿通电极组和第二穿通电极组形成的各传输路径用于连接相同的信号源。
根据本公开的一些实施例，一个所述第一穿通电极组包括4个所述第一穿通电极，一个所述第二穿通电极组包括4个所述第二穿通电极，4个所述第一穿通电极和4个所述第二穿通电极围绕一个所述第一辅助穿通电极交错布置，以形成3X3阵列的穿通单元。
根据本公开的一些实施例，各所述半导体裸片中的所述第一辅助穿通电极通过第二电连接结构连接在一起并接地。
根据本公开的一些实施例，各所述半导体裸片中的所述第一辅助穿通电极的设置位置一一对应。
根据本公开的一些实施例，所述半导体结构包括设置于所述堆叠结构下方的缓冲层，所述缓冲层包括第二基体以及贯穿所述第二基体的多个转接穿通电极，所述多个转接穿通电极分别连接多条所述传输路径。
根据本公开的一些实施例，所述多个半导体裸片形成至少两个半导体裸片组，各所述半导体裸片组中的半导体裸片一一对应，每一条所述传输路径与各所述半导体裸片组中对应的半导体裸片上的通道连接。
根据本公开的一些实施例，所述缓冲层包括贯穿所述第二基体的第二辅助穿通电极，各个所述半导体裸片中的所述第一辅助穿通电极通过第二电连接结构连接在一起并与所述第二辅助穿通电极连接，所述第二辅助穿通电极上背离所述堆叠结构的一端设置有接地端。
本公开实施例所提供的半导体结构中，半导体裸片上的穿通电极包括第一辅助穿通电极和连接穿通电极，堆叠设置的半导体裸片之间通过连接穿通电极连接，第一辅助穿通电极由多个连接穿通电极包围设置，这种布置方式既能够保证第一辅助穿通电极的散热作用，又能够使得半导体裸片上的穿通电极的布置更加紧凑，从而减小穿通电极的占用面积，以减小半导体结构的体积。
在阅读并理解了附图和详细描述后，可以明白其他方面。
附图说明
并入到说明书中并且构成说明书的一部分的附图示出了本公开的实施例，并且与描述一起用于解释本公开实施例的原理。在这些附图中，类似的附图标记用于表示类似的要素。下面描述中的附图是本公开的一些实施例，而不是全部实施例。对于本领域技术人员来讲，在不付出创造性劳动的前提下，可以根据这些附图获得其他的附图。
图1是一种半导体存储器系统的结构示意图；
图2是一种层叠式半导体器件的结构示意图；
图3是一种层叠式半导体器件的爆炸图；
图4是图3所示层叠式半导体器件中的穿通电极连接示意图；
图5是图3所示层叠式半导体器件中的穿通电极排布示意图；
图6是另一种层叠式半导体器件中的穿通电极排布示意图；
图7是根据一示例性实施例示出的一种半导体结构的爆炸图；
图8是图7所示半导体结构中穿通电极的连接示意图；
图9是图7所示半导体结构中的穿通电极排布示意图；
图10是根据一示例性实施例示出的半导体结构中的穿通电极排布示意图；
图11是根据一示例性实施例示出的一种半导体结构的爆炸图；
图12是图11所示半导体结构中穿通电极的连接示意图。
具体实施方式
为使本公开实施例的目的、技术方案和优点更加清楚，下面将结合本公开实施例中的附图，对公开实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本公开一部分实施例，而不是全部的实施例。基于本公开中的实施例，本领域技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本公开保护的范围。需要说明的是，在不冲突的情况下，本公开中的实施例及实施例中的特征可以相互任意组合。
本文主要以层叠式半导体器件作为示例介绍，本公开实施例提供的半导体结构，可以理解是，该半导体结构也适于其他存在相同问题的器件中。
首先对层叠式半导体器件所在的半导体存储系统进行整体的介绍。该半导体存储系统例如可以以系统级封装(SIP)模块、多芯片封装(MCP)模块或片上系统(SoC)模块的形式实现，或以包括多个封装体的层叠式封装(PoP)模块的形式实现。参考图1，半导体存储系统包括层叠式半导体器件100、控制器200、插入器300和衬底400，插入器300形成于衬底400上，层叠式半导体器件100和控制器200形成于插入器300上方，示例性地，层叠式半导体器件100和控制器200在竖直方向(即垂直于衬底的方向)上彼此不重叠。
层叠式半导体器件100具有端口物理层(Physical，PHY)111，端口物理层111可通过插入器300与控制器200的端口物理层111连接，从而实现层叠式半导体器件100与控制器200之间的通信。层叠式半导体器件100还具有数据访问层(Direct Access，DA)112，数据访问层112可以用于接收数据例如测试数据。
层叠式半导体器件100例如可以为高带宽存储器(High Bandwidth Memory，HBM)，高带宽存储器可以包括层叠设置的多个半导体裸片120，半导体裸片120之间通过穿通电极130实现电连接。继续参考图1，高带宽存储器还包括缓冲层110，多个半导体裸片120设置于缓冲层110上，端口物理层111和数据访问层112设置于缓冲层110上。缓冲层110与半导体裸片120之间、半导体裸片120之间通过键合工艺例如microbump键合固定在一起，并通过穿通电极130实现电连接。半导体裸片120的数量不作限制，例如可以为图1所示的三片，具体可根据需求进行设置。连接于缓冲层110与半导体裸片120之间的穿通电极130数量可以为一个，也可以为多个，类似地，连接于半导体裸片120之间的穿通电极130数量可以为一个，也可以为多个。
每个半导体裸片120可以包括一个或者多个通道，每个通道均可以包括存储器单元阵列，控制器200能够通过缓冲层110向各个通道传输数据以及从各个通道中读取数据。该通道可以配置独立的内存接口。示例性地，如图2所示，包括三个半导体裸片120，每个半导体裸片120包括两个通道，因此，层叠式半导体器件包括第一通道CH0至第六通道CH5。穿过多个半导体裸片120的多个穿通电极130可以被设置为分别应用于第一通道CH0至第六通道CH5。
为了能将选择信号独立地传送至指定的半导体裸片，通常在层叠式半导体器件内利用穿通电极形成多个呈螺旋状且彼此相互隔绝的传输路径。例如，如图3所示，层叠式半导体器件包括缓冲层BASE DIE以及设置于缓冲层上、并层叠布置的两个半导体裸片组，分别为裸片组Rank 1和裸片组Rank 2，每个半导体裸片组包括四个半导体裸片，裸片组Rank1和裸片组Rank 2的结构相同，具体地，裸片组Rank1中的四个半导体裸片依次为裸片Core1、裸片Core2、裸片Core3和裸片Core4，裸片组Rank2中的四个半导体裸片依次为裸片Core5、裸片Core6、裸片Core7和裸片Core8。每个半导体裸片均具有两个通道，其中，裸片Core1上为通道CH0和通道CH2，裸片Core2上为通道CH1和通道CH3，裸片Core3上为通道CH4通道CH6，裸片Core4上为通道CH5和通道CH7，裸片Core5上为通道CH0和通道CH2，裸片Core6上为通道CH1和通道CH3，裸片Core7上为通道CH4通道CH6，裸片Core8上为通道CH5和通道CH7。
缓冲层与相邻的裸片之间通过转接穿通电极132连接，裸片之间通过连接穿通电极132实现电连接，缓冲层上的转接穿通电极以及各个裸片上的连接穿通电极132的布置方式如图4所示。缓冲层上设置有转接穿通电极A0、B0、C0、D0，裸片Core1上对应设置有连接穿通电极A1、B1、C1、D1，裸片Core2上对应设置有连接穿通电极A2、B2、C2、D2，裸片Core3上对应设置有连接穿通电极A3、B3、C3、D3，裸片Core4上对应设置有连接穿通电极A4、B4、C4、D4，裸片Core5上对应设置有连接穿通电极A5、B5、C5、D5，裸片Core6上对应设置有连接穿通电极A6、B6、C6、D6，裸片Core7上对应设置有连接穿通电极A7、B7、C7、D7，裸片Core8上对应设置有连接穿通电极A8、B8、C8、D8。如图4所示，各个转接穿通电极和连接穿通电极按特定方式连接形成四条传输路径，具体为：
传输路径1(双点划线)：A0-D1-C2-B3-A4-D5-C6-B7-A8；
传输路径2(单点划线)：B0-A1-D2-C3-B4-A5-D6-C7-B8；
传输路径3(虚线)：C0-B1-A2-D3-C4-B5-A6-D7-C8；
传输路径4(实线)：D0-C1-B2-A3-D4-C5-B6-A7-D8。
其中，传输路径1用于连接裸片Core1上的通道CH0以及裸片Core5上的通道CH0，传输路径2用于连接裸片Core2上的通道CH1以及裸片Core6上的通道CH1，传输路径3用于连接裸片Core3上的通道CH4以及裸片Core7上的通道CH4，传输路径4用于连接裸片Core4上的通道CH5以及裸片Core8上的通道CH5。
为了连接通道CH2、CH3、CH6和CH7，还需要再设置与图4所示的相同的结构再形成四条传输路径，如此，各个裸片上设置两个穿通电极组，例如，如图5所示，两个穿通电极组之间设置至少一列辅助穿通电极131，辅助穿通电极131用于散热以及减少信号耦合干扰。当裸片上设置多个穿通电极组时，如图6所示，辅助穿通电极会占用比较大的区域，导致裸片的尺寸较大，进而影响层叠式存储器件的结构紧凑性。
基于此，本公开提供了一种半导体结构，半导体裸片上的穿通电极包括第一辅助穿通电极和连接穿通电极，堆叠设置的半导体裸片之间通过连接穿通电极连接，第一辅助穿通电极由多个连接穿通电极包围设置，这种布置方式既能够保证第一辅助穿通电极的散热作用，又能够使得半导体裸片上的穿通电极的布置更加紧凑，从而减小穿通电极的占用面积，以减小半导体结构的体积。
本公开示例性的实施例提供了一种半导体结构，如图7和图8所示，该半导体结构包括堆叠结构，堆叠结构包括堆叠设置的多个半导体裸片120，堆叠结构例如可以为高带宽存储器。各个半导体裸片均包括第一基体、设置于第一基体上的通道、以及贯穿第一基体的至少一个第一辅助穿通电极131和多个连接穿通电极132。示例性地，第一基体具有通道区域和穿通电极区域，通道位于通道区域，第一辅助穿通电极131和连接穿通电极132位于穿通电极区域。其中，连接穿通电极132用于半导体裸片120之间的电连接，以形成传输路径，第一辅助穿通电极131用于进行散热以及减少信号耦合干扰。
相邻半导体裸片120的连接穿通电极132通过第一电连接结构连接，以形成多条相互隔绝的传输路径，第一电连接结构例如可以为连接线。传输路径用于进行信号传输，每一条传输路径均通过其上的至少一个连接穿通电极132连接至少一个通道，以将信号通过传输路径上的连接穿通电极132传输至通道中。
其中，至少一个第一辅助穿通电极131由多个连接穿通电极132包围设置，可以理解的是，此处所述的包围，可以是多个连接穿通电极132围绕至少一个第一辅助穿通电极131设置，即多个连接穿通电极132设置在至少一个第一辅助穿通电极131的整个外围，即多个连接穿通电极132的中心连线形成封闭线，至少一个第一辅助穿通电极131位于封闭线内。一实施例中，在一个半导体裸片120中，多个连接穿通电极132形成至少一个穿通电极环，每个穿通电极环内布置至少一个第一辅助穿通电极131。示例性地，如图9所示，一个半导体裸片120上设置8个连接穿通电极132和1个第一辅助穿通电极131，8个连接穿通电极132中的4个连接穿通电极132位于一个正方形的四个顶点位置，另外4个连接穿通电极132分别位于正方形的四条边的中点位置，如此，8个连接穿通电极132形成一个正方形的穿通电极环，1个第一辅助穿通电极131位于正方形的穿通电极环的几何中心位置。当然，可以理解的穿通电极环也可以为矩形等其他形状，本公开对此不作限制，只要能够包围第一辅助穿通电极131即可。
此处所述的包围，也可以是半包围，即多个连接穿通电极132位于至少一个第一辅助穿通电极131的部分外周，例如，多个连接穿通电极132形成半环结构，半环结构围绕第一辅助穿通电极131的部分外周设置。
本公开实施例提供的半导体结构中，第一辅助穿通电极131由多个连接穿通电极132包围设置，这种布置方式既能够保证第一辅助穿通电极131的散热作用，又能够使得半导体裸片120上的穿通电极的布置更加紧凑，从而减小穿通电极的占用面积，以减小半导体结构的体积。
每个半导体裸片120上的通道可以为一个，也可以为多个，本公开示例性的实施例中，每个半导体裸片120上设置有至少两个通道和至少两个穿通电极组，每个穿通电极组包括多个连接穿通电极132，至少两个穿通电极组中的连接穿通电极132围绕至少一个第一辅助穿通电极131交错布置。多条相互隔绝的传输路径相应形成至少两个传输路径组，同一个穿通电极组中的各个连接穿通电极132分别位于同一个传输路径组的不同传输路径上。
此处所述的交错布置，指的是围绕第一辅助穿通电极131的连接穿通电极132中，相邻的连接穿通电极132属于不同的穿通电极组，如此，能够便于相邻半导体裸片120之间各连接穿通电极132的连接以及传输路径之间的隔离设置，且使得第一辅助穿通电极131和连接穿通电极132的排布更加紧凑，从而穿通电极区域所占面积更小，半导体结构体积更小。
一示例性实施例中，如图7所示，每个半导体裸片120上的至少两个通道包括第一通道和第二通道，即，每一个半导体裸片120上设置有两个通道，每个半导体裸片120上的至少两个穿通电极组包括第一穿通电极组和第二穿通电极组，第一穿通电极组中的连接穿通电极为第一穿通电极132a，第二穿通电极组中的连接穿通电极为第二穿通电极132b。
在一个半导体裸片中，如图9所示，第一穿通电极132a和第二穿通电极132b围绕至少一个第一辅助穿通电极131交错布置，即第一穿通电极132a和第二穿通电极132b在至少一个第一辅助穿通电极131的外围以第一穿通电极132a、第二穿通电极132b、第一穿通电极132a、第二穿通电极132b。。。这样的规律交错排布设置。示例性地，如图7所示，半导体结构中设置4个半导体裸片120，分别为裸片Core1、裸片Core2、裸片Core3和裸片Core4。如图9所示，每个半导体裸片120中，一个第一穿通电极组包括4个第一穿通电极132a，一个第二穿通电极组包括4个第二穿通电极132b。4个第一穿通电极132a和4个第二穿通电极132b围绕一个第一辅助穿通电极131交错布置，以形成3X3阵列的穿通单元。
继续参考图8，裸片Core1上的第一穿通电极组包括4个第一穿通电极132a，分别为穿通电极A11、B11、C11、D11，裸片Core1上的第二穿通电极组包括4个第二穿通电极132b，分别为穿通电极A21、B21、C21、D21。裸片Core1上的第一辅助穿通电极Dummy1位于4个第一穿通电极132a和4个第二穿通电极132b交错布置形成的穿通电极环内。裸片Core2上的第一穿通电极组包括4个第一穿通电极132a，分别为穿通电极A12、B12、C12、D12，裸片Core2上的第二穿通电极组包括4个第二穿通电极132b，分别为穿通电极A22、B22、C22、D22。裸片Core2上的第一辅助穿通电极Dummy2位于4个第一穿通电极132a和4个第二穿通电极132b交错布置形成的穿通电极环内。裸片Core3上的第一穿通电极组包括4个第一穿通电极132a，分别为穿通电极A13、B13、C13、D13，裸片Core3上的第二穿通电极组包括4个第二穿通电极132b，分别为穿通电极A23、B23、C23、D23。裸片Core3上的第一辅助穿通电极Dummy3位于4个第一穿通电极132a和4个第二穿通电极132b交错布置形成的穿通电极环内。裸片Core4上的第一穿通电极组包括4个第一穿通电极132a，分别为穿通电极A14、B14、C14、D14，裸片Core4上的第二穿通电极组包括4个第二穿通电极132b，分别为穿通电极A24、B24、C24、D24。裸片Core4上的第一辅助穿通电极Dummy4位于4个第一穿通电极132a和4个第二穿通电极132b交错布置形成的穿通电极环内。
各半导体裸片120上的第一穿通电极132a连接形成一个传输路径组，该传输路径组中的传输路径为第一传输路径，每条第一传输路径连接一个第一通道。各半导体裸片120上的第二穿通电极132b连接形成一个传输路径组，该传输路径组中的传输路径为第二传输路径，每条第二传输路径连接一个第二通道。
继续以图8为例，4个半导体裸片120上的第一穿通电极132a连接形成一个传输路径组，该传输路径组中包括4个第一传输路径，具体为：
传输路径1(粗单点划线)：B21-A22-D23-C24；
传输路径2(粗双点划线)：C21-B22-A23-D24；
传输路径3(粗直线)：D21-C22-B23-A24；
传输路径4(粗虚线)：A21-D22-C23-B24。
该传输路径组中的每条传输路径分别连接一个半导体裸片120的第一通道。如图8所示，具体地，裸片Core1上的第一通道为通道CH0，裸片Core2上的第一通道为通道CH1，裸片Core3上的第一通道为通道CH4，裸片Core4上的第一通道为通道CH5。传输路径1中的穿通电极B21连接裸片Core1上的通道CH0，传输路径2中的穿通电极B22连接裸片Core2上的通道CH1，传输路径3中的穿通电极B23连接裸片Core3上的通道CH4，传输路径4中的穿通电极B24连接裸片Core4上的通道CH5。
4个半导体裸片120上的第二穿通电极132b连接形成一个传输路径组，该传输路径组中包括4个第二传输路径，具体为：
传输路径5(细双点划线)：A11-B12-C13-D14；
传输路径6(细单点划线)：D11-A12-B13-C14；
传输路径7(细虚线)：C11-D12-A13-B14；
传输路径8(细实线)：B11-C12-D13-A14。
该传输路径组中的每条传输路径分别连接一个半导体裸片120的第二通道。如图8所示，具体地，裸片Core1上的第二通道为通道CH2，裸片Core2上的第二通道为通道CH3，裸片Core3上的第二通道为通道CH6，裸片Core4上的第二通道为通道CH7。传输路径5中的穿通电极A11连接裸片Core1上的通道CH2，传输路径6中的穿通电极A12连接裸片Core2上的通道CH3，传输路径7中的穿通电极A13连接裸片Core3上的通道CH6，传输路径8中的穿通电极A14连接裸片Core4上的通道CH7。
一示例性实施例中，每个第一传输路径均呈沿第一方向螺旋延伸的螺旋路径，示例性地，如图8所示，各个第一传输路径均沿顺时针方向螺旋延伸。每个第二传输路径均呈沿第二方向螺旋延伸的螺旋路径，第二方向与第一方向相反，示例性地，如图8所示，各个第二传输路径均沿逆时针方向螺旋延伸。如此，第一传输路径沿顺时针方向设置，第二传输路径沿逆时针方向设置，从而更加便于各个传输路径的布置以及相互之间的隔离设置。
一示例性实施例中，各半导体裸片120上的通道的设置位置一一对应，同一传输路径组中的各个传输路径分别与各半导体裸片120上位置对应的通道连接，即与位置对应的各通道连接的传输路径位于同一传输路径组中，使得每条传输路径均能够将信号传输至对应通道。例如，在图7中，裸片Core1中的通道CH0、裸片Core2中的通道CH1、裸片Core3中的通道CH4以及裸片Core4中的通道CH5上下位置对应，位于同一传输路径组中的传输路径1连接通道CH0，传输路径2连接通道CH1，传输路径3连接通道CH4，传输路径4连接通道CH5。再例如，在图7中，裸片Core1中的通道CH2、裸片Core2中的通道CH3、裸片Core3中的通道CH6以及裸片Core4中的通道CH7上下位置对应，位于同一传输路径组中的传输路径5连接通道CH2，传输路径6连接通道CH3，传输路径7连接通道CH6，传输路径8连接通道CH7。
一示例性实施例中，与位置对应的通道连接的各连接穿通电极132的设置位置一一对应，从而使得各半导体裸片120的结构统一，进而便于半导体结构的各层版图设计以及提高生产效率。例如，在图7中，裸片Core1中的通道CH0、裸片Core2中的通道CH1、裸片Core3中的通道CH4以及裸片Core4中的通道CH5上下位置对应，结合图8，裸片Core1中与通道CH0连接的连接穿通电极132为穿通电极B21，裸片Core2中与通道CH1连接的连接穿通电极132为穿通电极B22，裸片Core3中与通道CH4连接的连接穿通电极132为穿通电极B23，裸片Core4中与通道CH5连接的连接穿通电极132为穿通电极B24，如图8所示，穿通电极B21、穿通电极B22、穿通电极B23、穿通电极B24也上下位置一一对应。再例如，在图7中，裸片Core1中的通道CH2、裸片Core2中的通道CH3、裸片Core3中的通道CH6以及裸片Core4中的通道CH7上下位置对应，结合图8，裸片Core1中与通道CH2连接的连接穿通电极132为穿通电极A11，裸片Core2中与通道CH3连接的连接穿通电极132为穿通电极A12，裸片Core3中与通道CH6连接的连接穿通电极132为穿通电极A13，裸片Core4中与通道CH7连接的连接穿通电极132为穿通电极A14，如图8所示，穿通电极A11、穿通电极A12、穿通电极A13、穿通电极A14也上下位置一一对应。
进一步地，每个半导体裸片120上的至少两个通道包括多个第一通道以及与多个第一通道一一对应的多个第二通道，每个半导体裸片120上的至少两个穿通电极组包括多个第一穿通电极组和与多个第一穿通电极组一一对应的多个第二穿通电极组，每个第一穿通电极组和对应的第二穿通电极组形成一个穿通单元。例如，在图10所示的实施例中，四个第一穿通电极132a和四个第二穿通电极132b构成一个穿通单元，图中虚线框出的即为一个穿通单元，多个穿通单元呈阵列排布设置，从而进一步提高各穿通电极布置的紧凑性。如图10所示，形成4X2的穿通单元阵列，每个穿通单元内部设置一个第一辅助穿通电极131。对比图6和图10可知，本公开实施例提供的穿通电极排布方式相较于通常的排布方式，能够减少10％的占用面积。
一示例性实施例中，各半导体裸片120中对应的第一穿通电极组和第二穿通电极组形成的各传输路径用于连接相同的信号源。例如，第一穿通电极组和第二穿通电极组形成的各传输路径用于连接信号源DQ1，从而使得相同信号源的接脚集中设置。
继续参考图7和图8，半导体结构包括设置于堆叠结构下方的缓冲层110，缓冲层110包括第二基体以及贯穿第二基体的多个转接穿通电极133，多个转接穿通电极133分别连接多条传输路径，通过多个转接穿通电极133，向各个传输路径传输信号。例如，如图8所示，缓冲层110上的多个转接穿通电极133分别为穿通电极A10、B10、C10、D10以及穿通电极A20、B20、C20、D20，其中，穿通电极A10连接传输路径8，穿通电极B10连接传输路径7，穿通电极C10连接传输路径6，穿通电极D10连接传输路径5，穿通电极A20连接传输路径3，穿通电极B20连接传输路径4，穿通电极C20连接传输路径1，穿通电极D20连接传输路径2。
可以理解的，第一辅助穿通电极131可以作为半导体结构的散热途径，另外，各半导体裸片120中的第一辅助穿通电极131通过第二电连接结构连接在一起并接地，第二电连接结构例如可以为连接线。通过将第一辅助穿通电极131接地，能够有效减少各个传输路径之间的信号耦合干扰。
示例性地，各半导体裸片120中的第一辅助穿通电极131的设置位置一一对应，例如，如图8所示，裸片Core1上的第一辅助穿通电极Dummy1、裸片Core2上的第一辅助穿通电极Dummy2、裸片Core3上的第一辅助穿通电极Dummy3以及裸片Core4上的第一辅助穿通电极Dummy4上下位置一一对应，从而方便各第一辅助穿通电极131之间的连接。
参考图8，缓冲层110还包括贯穿第二基体的第二辅助穿通电极134，各个半导体裸片120中的第一辅助穿通电极131通过第二电连接结构连接在一起并与第二辅助穿通电极134连接，第二辅助穿通电极134上背离堆叠结构的一端设置有接地端，以便将各第一辅助穿通电极131通过第二辅助穿通电极134接地。
在一示例性实施例中，如图11和图12所示，多个半导体裸片120形成至少两个半导体裸片组，各半导体裸片组中的半导体裸片120一一对应，每一条传输路径与各半导体裸片组中对应的半导体裸片120上的通道连接。例如，如图11所示，多个半导体裸片形成两个半导体裸片组，分别为裸片组Rank1和裸片组Rank2，每个半导体裸片组包括四个半导体裸片，具体地，裸片组Rank1中的四个半导体裸片依次为裸片Core1、裸片Core2、裸片Core3和裸片Core4，裸片组Rank2中的四个半导体裸片依次为裸片Core5、裸片Core6、裸片Core7和裸片Core8，裸片Core1与裸片Core5对应，裸片Core2与裸片Core6对应，裸片Core3与裸片Core7对应，裸片Core4与裸片Core8对应。
如图12所示，裸片Core5上的第一穿通电极组包括4个第一穿通电极132a，分别为穿通电极A15、B15、C15、D15，裸片Core1上的第二穿通电极组包括4个第二穿通电极132b，分别为穿通电极A25、B25、C25、D25。裸片Core5上的第一辅助穿通电极Dummy5位于4个第一穿通电极132a和4个第二穿通电极132b交错布置形成的穿通电极环内。裸片Core6上的第一穿通电极组包括4个第一穿通电极132a，分别为穿通电极A16、B16、C16、D16，裸片Core6上的第二穿通电极组包括4个第二穿通电极132b，分别为穿通电极A26、B26、C26、D26。裸片Core6上的第一辅助穿通电极Dummy6位于4个第一穿通电极132a和4个第二穿通电极132b交错布置形成的穿通电极环内。裸片Core7上的第一穿通电极组包括4个第一穿通电极132a，分别为穿通电极A17、B17、C17、D17，裸片Core7上的第二穿通电极组包括4个第二穿通电极132b，分别为穿通电极A27、B27、C27、D27。裸片Core7上的第一辅助穿通电极Dummy7位于4个第一穿通电极132a和4个第二穿通电极132b交错布置形成的穿通电极环内。裸片Core8上的第一穿通电极组包括4个第一穿通电极132a，分别为穿通电极A18、B18、C18、D18，裸片Core8上的第二穿通电极组包括4个第二穿通电极132b，分别为穿通电极A28、B28、C28、D28。裸片Core8上的第一辅助穿通电极Dummy8位于4个第一穿通电极132a和4个第二穿通电极132b交错布置形成的穿通电极环内。
如图12所示，该半导体结构中共形成8条传输路径，具体为：
传输路径1(粗单点划线)：B21-A22-D23-C24；
传输路径2(粗双点划线)：C21-B22-A23-D24-C25-B26-A27-D28；
传输路径3(粗直线)：D21-C22-B23-A24-D25-C26-B27-A28；
传输路径4(粗虚线)：A21-D22-C23-B24-A25-D26-C27-B28；
传输路径5(细双点划线)：A11-B12-C13-D14-A15-B16-C17-D18；
传输路径6(细单点划线)：D11-A12-B13-C14-D15-A16-B17-C18；
传输路径7(细虚线)：C11-D12-A13-B14-C15-D16-A17-B18；
传输路径8(细实线)：B11-C12-D13-A14-B15-C16-D17-A18。
传输路径1与裸片Core1、裸片Core5上的通道CH0连接，传输路径2与裸片Core2、裸片Core6上的通道CH1连接，传输路径3与裸片Core3、裸片Core7上的通道CH4连接，传输路径4与裸片Core4、裸片Core8上的通道CH5连接，传输路径5与裸片Core1、裸片Core5上的通道CH2连接，传输路径6与裸片Core2、裸片Core6上的通道CH3连接，传输路径7与裸片Core3、裸片Core7上的通道CH6连接，传输路径8与裸片Core4、裸片Core8上的通道CH7连接。
本公开实施例所提供的半导体结构中，半导体裸片120上的穿通电极包括第一辅助穿通电极131和连接穿通电极132，堆叠设置的半导体裸片120之间通过连接穿通电极132连接，第一辅助穿通电极131由多个连接穿通电极132包围设置，这种布置方式既能够保证第一辅助穿通电极131的散热作用，又能够使得半导体裸片120上的穿通电极的布置更加紧凑，从而减小穿通电极的占用面积，以减小半导体结构的体积。
本说明书中各实施例或实施方式采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分相互参见即可。
在本说明书的描述中，参考术语“实施例”、“示例性的实施例”、“一些实施方式”、“示意性实施方式”、“示例”等的描述意指结合实施方式或示例描述的具体特征、结构、材料或者特点包含于本公开的至少一个实施方式或示例中。
在本说明书中，对上述术语的示意性表述不一定指的是相同的实施方式或示例。而且，描述的具体特征、结构、材料或者特点可以在任何的一个或多个实施方式或示例中以合适的方式结合。
在本公开的描述中，需要说明的是，术语“中心”、“上”、“下”、“左”、“右”、“竖直”、“水平”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本公开和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本公开的限制。
可以理解的是，本公开所使用的术语“第一”、“第二”等可在本公开中用于描述各种结构，但这些结构不受这些术语的限制。这些术语仅用于将第一个结构与另一个结构区分。
在一个或多个附图中，相同的元件采用类似的附图标记来表示。为了清楚起见，附图中的多个部分没有按比例绘制。此外，可能未示出某些公知的部分。为了简明起见，可以在一幅图中描述经过数个步骤后获得的结构。在下文中描述了本公开的许多特定的细节，例如器件的结构、材料、尺寸、处理工艺和技术，以便更清楚地理解本公开。但正如本领域技术人员能够理解的那样，可以不按照这些特定的细节来实现本公开。
最后应说明的是：以上各实施例仅用以说明本公开的技术方案，而非对其限制；尽管参照前述各实施例对本公开进行了详细的说明，本领域技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本公开各实施例技术方案的范围。

Claims (15)

1.一种半导体结构，其特征在于，包括堆叠结构，所述堆叠结构包括堆叠设置的多个半导体裸片，各个所述半导体裸片均包括：
第一基体；
设置于所述第一基体上的通道；
贯穿所述第一基体的至少一个第一辅助穿通电极和多个连接穿通电极，其中，至少一个所述第一辅助穿通电极由多个所述连接穿通电极包围设置；
其中，相邻所述半导体裸片的连接穿通电极通过第一电连接结构连接，以形成多条相互隔绝的传输路径，每一条所述传输路径均通过其上的至少一个连接穿通电极连接至少一个所述通道。
2.根据权利要求1所述的半导体结构，其特征在于，在一个所述半导体裸片中，所述多个连接穿通电极形成至少一个穿通电极环，每个所述穿通电极环内布置至少一个所述第一辅助穿通电极。
3.根据权利要求1所述的半导体结构，其特征在于，每个所述半导体裸片上设置有至少两个所述通道和至少两个穿通电极组，每个所述穿通电极组包括多个所述连接穿通电极，至少两个所述穿通电极组中的连接穿通电极围绕至少一个所述第一辅助穿通电极交错布置；
所述多条相互隔绝的传输路径形成至少两个传输路径组，同一个所述穿通电极组中的各个连接穿通电极分别位于同一个所述传输路径组的不同传输路径上。
4.根据权利要求3所述的半导体结构，其特征在于，各所述半导体裸片上的通道的设置位置一一对应，同一所述传输路径组中的各个所述传输路径分别与各所述半导体裸片上位置对应的通道连接。
5.根据权利要求4所述的半导体结构，其特征在于，与位置对应的所述通道连接的各连接穿通电极的设置位置一一对应。
6.根据权利要求3所述的半导体结构，其特征在于，每个所述半导体裸片上的所述至少两个通道包括第一通道和第二通道，每个所述半导体裸片上的至少两个穿通电极组包括第一穿通电极组和第二穿通电极组，所述第一穿通电极组中的连接穿通电极为第一穿通电极，所述第二穿通电极组中的连接穿通电极为第二穿通电极；
在一个所述半导体裸片中，所述第一穿通电极和所述第二穿通电极围绕至少一个所述第一辅助穿通电极交错布置；
各所述半导体裸片上的第一穿通电极连接形成一个所述传输路径组，该传输路径组中的传输路径为第一传输路径，每条所述第一传输路径连接一个所述第一通道；
各所述半导体裸片上的第二穿通电极连接形成一个所述传输路径组，该传输路径组中的传输路径为第二传输路径，每条所述第二传输路径连接一个所述第二通道。
7.根据权利要求6所述的半导体结构，其特征在于，每个所述第一传输路径均呈沿第一方向螺旋延伸的螺旋路径；
每个所述第二传输路径均呈沿第二方向螺旋延伸的螺旋路径，所述第二方向与所述第一方向相反。
8.根据权利要求6所述的半导体结构，其特征在于，每个所述半导体裸片上的所述至少两个通道包括多个所述第一通道以及与多个所述第一通道一一对应的多个所述第二通道，每个所述半导体裸片上的至少两个穿通电极组包括多个所述第一穿通电极组和与多个所述第一穿通电极组一一对应的多个第二穿通电极组，每个所述第一穿通电极组和对应的所述第二穿通电极组形成一个穿通单元，多个所述穿通单元呈阵列排布设置。
9.根据权利要求8所述的半导体结构，其特征在于，各所述半导体裸片中对应的所述第一穿通电极组和第二穿通电极组形成的各传输路径用于连接相同的信号源。
10.根据权利要求6至9任一项所述的半导体结构，其特征在于，一个所述第一穿通电极组包括4个所述第一穿通电极，一个所述第二穿通电极组包括4个所述第二穿通电极，4个所述第一穿通电极和4个所述第二穿通电极围绕一个所述第一辅助穿通电极交错布置，以形成3X3阵列的穿通单元。
11.根据权利要求1至9任一项所述的半导体结构，其特征在于，各所述半导体裸片中的所述第一辅助穿通电极通过第二电连接结构连接在一起并接地。
12.根据权利要求11所述的半导体结构，其特征在于，各所述半导体裸片中的所述第一辅助穿通电极的设置位置一一对应。
13.根据权利要求1至9任一项所述的半导体结构，其特征在于，所述半导体结构包括设置于所述堆叠结构下方的缓冲层，所述缓冲层包括第二基体以及贯穿所述第二基体的多个转接穿通电极，所述多个转接穿通电极分别连接多条所述传输路径。
14.根据权利要求13所述的半导体结构，其特征在于，所述多个半导体裸片形成至少两个半导体裸片组，各所述半导体裸片组中的半导体裸片一一对应，每一条所述传输路径与各所述半导体裸片组中对应的半导体裸片上的通道连接。
15.根据权利要求13所述的半导体结构，其特征在于，所述缓冲层包括贯穿所述第二基体的第二辅助穿通电极，各个所述半导体裸片中的所述第一辅助穿通电极通过第二电连接结构连接在一起并与所述第二辅助穿通电极连接，所述第二辅助穿通电极上背离所述堆叠结构的一端设置有接地端。
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KR101941995B1 (ko) * 2012-07-11 2019-01-24 에스케이하이닉스 주식회사 반도체 장치 및 이를 갖는 적층 반도체 패키지

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