JPH0499056A - 複合集積回路チップ - Google Patents

複合集積回路チップ

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JPH0499056A
JPH0499056A JP2207750A JP20775090A JPH0499056A JP H0499056 A JPH0499056 A JP H0499056A JP 2207750 A JP2207750 A JP 2207750A JP 20775090 A JP20775090 A JP 20775090A JP H0499056 A JPH0499056 A JP H0499056A
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JP
Japan
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integrated circuit
chip
circuit chip
pads
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JP2207750A
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Masami Hashimoto
正美 橋本
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Seiko Epson Corp
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Seiko Epson Corp
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Publication date
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体集積回路装置において回路規模の拡大方
法に関する。
〔従来の技術〕
半導体集積回路装置において回路規模を拡大する場合の
従来技術としては集積回路装置の回路バＩ−ンをより微
細化してい（方法や、複数の集積回路チップを平面的に
配置する方法等があった。
〔発明が解決しようとする課題〕
しかしながら前述した従来技術において微細化する方法
は高度の技術開発、及び高価な開発投資や製造装置を必
要とするという問題があり、また前述した複数の集積回
路チップを平面的に配置する方法は大きな平面の占有面
積を要し、小型化に適さないという問題点があった。
そこで本発明は以上の問題点を解決すべ（、−半導体製
造技術の新たな開発を必要とせずに、かつ半導体装置の
平面的占有面積を増加させずに半導体集積回路装置の回
路規模を増大させることを目的とする。
〔課題を解決するための手段〕
本発明の複合集積回路チップは、 α）　半導体集積回路チップにおいて Ａ）　　チップ周辺の外周に位置する第１のパッド群と
該第１のパッド群より内側に位置する第２のパッド群と
を有する第１の集積回路チップと、Ｃ）　チップ周辺の
外周に位置する第３のパッド群を有する第２の集積回路
チップからなり、ｄ）　前記第２の集積回路チップは前
記第１の集積回路チップより小さな形状で、かつ前記第
１の集積回路と接着され、 ｅ）　かつ前記第２の集積回路チップの第３のパッド群
と前記第１の集積回路チップの第２のパッド群が電気的
に接続されていることを特徴とする。
〔実施例〕
第１図及び第２図は本発明の第１の実施例のそれぞれの
平面図と、チップ中央付近における横断面図である。第
１図、第２図において１１は第１の集積回路チップであ
り、周辺に集積回路外部との接続を介する第１のパッド
群１２と、その内側に第２のパッド群１３を有している
。第１のバンド群１２及び第２のパッド群１３は第１の
集積回路チップ１１の中に存在する電気回路と電気的に
接続されτいる。また第１図、第２図において、１４は
第２の集積回路チップであり、周辺に第３ノハツド群１
５を有している。第３のパッド群１５は第２の集積回路
チップ１４の中に存在する電気回路と電気的に接続され
ている。第２の集積回路チップ１４は第２図に示すよう
に第１の集積回路チップ１１の上に積まれ、第２の集積
回路チップ１４の第３のパッド群１５は第１の集積回路
チップ１１の第２のパッド群１３とポンディングワイヤ
１６を介して電気的に接続されている。なお第１の集積
回路１１の第１のパッド群１２はポンディングワイヤ等
を経てパッケージのピン端子に接続される。以上の構成
により第１の集積回路１１と第２の集積回路チップ１４
は電気的に接続されるので回路規模は増加する。しかも
第２の集積回路チップ１４は第１の集積回路チップ１１
の上に乗っているので平面における占有面積は全く増加
していない。
第３図は本発明の第２の実施例を示す横断面図である。
第３図において１１は第１の集積回路チップであり、ｌ
　１４は第２の集積回路チップである。第２の集積回路
チップ１４の第３のパッド群１５は下向きに配置され、
かつ第１の集積回路チップ１１の第２のパッド群１３と
同一平面上に重なる様に配置され、電気的に接続されて
いる。以上の構成によって第１の集積回路１１と第２の
集積回路１４は電気的に接続され；回路規模は増加し、
かつチップの占有面積は増加していない。
また、第１図、第２図、第３図においては２チツプの場
合について述べたが、３チツプ以上の場合においても重
ねて同様に構成できる。
また、第２図、第６図においては２チツプを上下に重ね
る場合で説明したが、横方向に重ねても本質的に同じこ
とである。
また各パッドにおいて必ずしも電気的にすべて接続する
必要はない。
また各パッドを必ずしも周囲のすべての四辺に配置しな
（とも良い。
〔発明の効果〕
以上述べたように本発明によってステップを重ね電気的
に接続することができるので、平面上の占有面積を増加
させることなく半導体装置としての回路規模を大きく増
加させる、つまりは機能を向上させることができるとい
う効果がある。
また２チツプを平面上に構成する従来の方法と比較して
、本発明は上下方向に重ねて、電気的に接続するのでポ
ンディングワイヤやプリント配線の距離が短（構成でき
るのでノイズや寄生静電容量の影響が少（、電気的特性
が良（なるという効果がある。
【図面の簡単な説明】
第１図は本発明の第１の実施例の平面図、図は本発明の
第１の実施例の横断面図、第３本発明の第２の実施例の
横断面図である。 １１・・・・・・・・・第１の集積回路チップ１２・・
・・・・・・・第１のパッド群１６・・・・・・・・・
第２のパッド群１４・・・・・・・・・第２の集積回路
チップ１５・・・・・・・・・第３のパッド群１６・・
・・・・・・・ボンディングワイヤ第２ 図は 以上

Claims (1)

    【特許請求の範囲】
  1. （１）ａ）半導体集積回路チップにおいて、ｂ）チップ
    周辺の外周に位置する第１のパッド群と該第１のパッド
    群より内側に位置する第２のパッド群とを有する第１の
    集積回路チップと、ｃ）チップ周辺の外周に位置する第
    ３のパッド群を有する第２の集積回路チップからなり、
    ｄ）前記第２の集積回路チップは前記第１の集積回路チ
    ップより小さな形状で、かつ前記第１の集積回路と接着
    され、 ｅ）かつ前記第２の集積回路チップの第３のパッド群と
    前記第１の集積回路チップの第２のパッド群が電気的に
    接続されていることを特徴とする複合集積回路チップ。
JP2207750A 1990-08-06 1990-08-06 複合集積回路チップ Pending JPH0499056A (ja)

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Cited By (7)

* Cited by examiner, † Cited by third party
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