JPH0499056A - 複合集積回路チップ - Google Patents
複合集積回路チップInfo
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- JPH0499056A JPH0499056A JP2207750A JP20775090A JPH0499056A JP H0499056 A JPH0499056 A JP H0499056A JP 2207750 A JP2207750 A JP 2207750A JP 20775090 A JP20775090 A JP 20775090A JP H0499056 A JPH0499056 A JP H0499056A
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- 239000004065 semiconductor Substances 0.000 claims description 8
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- H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
- H01L2224/491—Disposition
- H01L2224/4912—Layout
- H01L2224/49175—Parallel arrangements
Landscapes
- Wire Bonding (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路装置において回路規模の拡大方
法に関する。
法に関する。
半導体集積回路装置において回路規模を拡大する場合の
従来技術としては集積回路装置の回路バI−ンをより微
細化してい(方法や、複数の集積回路チップを平面的に
配置する方法等があった。
従来技術としては集積回路装置の回路バI−ンをより微
細化してい(方法や、複数の集積回路チップを平面的に
配置する方法等があった。
しかしながら前述した従来技術において微細化する方法
は高度の技術開発、及び高価な開発投資や製造装置を必
要とするという問題があり、また前述した複数の集積回
路チップを平面的に配置する方法は大きな平面の占有面
積を要し、小型化に適さないという問題点があった。
は高度の技術開発、及び高価な開発投資や製造装置を必
要とするという問題があり、また前述した複数の集積回
路チップを平面的に配置する方法は大きな平面の占有面
積を要し、小型化に適さないという問題点があった。
そこで本発明は以上の問題点を解決すべ(、−半導体製
造技術の新たな開発を必要とせずに、かつ半導体装置の
平面的占有面積を増加させずに半導体集積回路装置の回
路規模を増大させることを目的とする。
造技術の新たな開発を必要とせずに、かつ半導体装置の
平面的占有面積を増加させずに半導体集積回路装置の回
路規模を増大させることを目的とする。
本発明の複合集積回路チップは、
α) 半導体集積回路チップにおいて
A) チップ周辺の外周に位置する第1のパッド群と
該第1のパッド群より内側に位置する第2のパッド群と
を有する第1の集積回路チップと、C) チップ周辺の
外周に位置する第3のパッド群を有する第2の集積回路
チップからなり、d) 前記第2の集積回路チップは前
記第1の集積回路チップより小さな形状で、かつ前記第
1の集積回路と接着され、 e) かつ前記第2の集積回路チップの第3のパッド群
と前記第1の集積回路チップの第2のパッド群が電気的
に接続されていることを特徴とする。
該第1のパッド群より内側に位置する第2のパッド群と
を有する第1の集積回路チップと、C) チップ周辺の
外周に位置する第3のパッド群を有する第2の集積回路
チップからなり、d) 前記第2の集積回路チップは前
記第1の集積回路チップより小さな形状で、かつ前記第
1の集積回路と接着され、 e) かつ前記第2の集積回路チップの第3のパッド群
と前記第1の集積回路チップの第2のパッド群が電気的
に接続されていることを特徴とする。
第1図及び第2図は本発明の第1の実施例のそれぞれの
平面図と、チップ中央付近における横断面図である。第
1図、第2図において11は第1の集積回路チップであ
り、周辺に集積回路外部との接続を介する第1のパッド
群12と、その内側に第2のパッド群13を有している
。第1のバンド群12及び第2のパッド群13は第1の
集積回路チップ11の中に存在する電気回路と電気的に
接続されτいる。また第1図、第2図において、14は
第2の集積回路チップであり、周辺に第3ノハツド群1
5を有している。第3のパッド群15は第2の集積回路
チップ14の中に存在する電気回路と電気的に接続され
ている。第2の集積回路チップ14は第2図に示すよう
に第1の集積回路チップ11の上に積まれ、第2の集積
回路チップ14の第3のパッド群15は第1の集積回路
チップ11の第2のパッド群13とポンディングワイヤ
16を介して電気的に接続されている。なお第1の集積
回路11の第1のパッド群12はポンディングワイヤ等
を経てパッケージのピン端子に接続される。以上の構成
により第1の集積回路11と第2の集積回路チップ14
は電気的に接続されるので回路規模は増加する。しかも
第2の集積回路チップ14は第1の集積回路チップ11
の上に乗っているので平面における占有面積は全く増加
していない。
平面図と、チップ中央付近における横断面図である。第
1図、第2図において11は第1の集積回路チップであ
り、周辺に集積回路外部との接続を介する第1のパッド
群12と、その内側に第2のパッド群13を有している
。第1のバンド群12及び第2のパッド群13は第1の
集積回路チップ11の中に存在する電気回路と電気的に
接続されτいる。また第1図、第2図において、14は
第2の集積回路チップであり、周辺に第3ノハツド群1
5を有している。第3のパッド群15は第2の集積回路
チップ14の中に存在する電気回路と電気的に接続され
ている。第2の集積回路チップ14は第2図に示すよう
に第1の集積回路チップ11の上に積まれ、第2の集積
回路チップ14の第3のパッド群15は第1の集積回路
チップ11の第2のパッド群13とポンディングワイヤ
16を介して電気的に接続されている。なお第1の集積
回路11の第1のパッド群12はポンディングワイヤ等
を経てパッケージのピン端子に接続される。以上の構成
により第1の集積回路11と第2の集積回路チップ14
は電気的に接続されるので回路規模は増加する。しかも
第2の集積回路チップ14は第1の集積回路チップ11
の上に乗っているので平面における占有面積は全く増加
していない。
第3図は本発明の第2の実施例を示す横断面図である。
第3図において11は第1の集積回路チップであり、l
14は第2の集積回路チップである。第2の集積回路
チップ14の第3のパッド群15は下向きに配置され、
かつ第1の集積回路チップ11の第2のパッド群13と
同一平面上に重なる様に配置され、電気的に接続されて
いる。以上の構成によって第1の集積回路11と第2の
集積回路14は電気的に接続され;回路規模は増加し、
かつチップの占有面積は増加していない。
14は第2の集積回路チップである。第2の集積回路
チップ14の第3のパッド群15は下向きに配置され、
かつ第1の集積回路チップ11の第2のパッド群13と
同一平面上に重なる様に配置され、電気的に接続されて
いる。以上の構成によって第1の集積回路11と第2の
集積回路14は電気的に接続され;回路規模は増加し、
かつチップの占有面積は増加していない。
また、第1図、第2図、第3図においては2チツプの場
合について述べたが、3チツプ以上の場合においても重
ねて同様に構成できる。
合について述べたが、3チツプ以上の場合においても重
ねて同様に構成できる。
また、第2図、第6図においては2チツプを上下に重ね
る場合で説明したが、横方向に重ねても本質的に同じこ
とである。
る場合で説明したが、横方向に重ねても本質的に同じこ
とである。
また各パッドにおいて必ずしも電気的にすべて接続する
必要はない。
必要はない。
また各パッドを必ずしも周囲のすべての四辺に配置しな
(とも良い。
(とも良い。
以上述べたように本発明によってステップを重ね電気的
に接続することができるので、平面上の占有面積を増加
させることなく半導体装置としての回路規模を大きく増
加させる、つまりは機能を向上させることができるとい
う効果がある。
に接続することができるので、平面上の占有面積を増加
させることなく半導体装置としての回路規模を大きく増
加させる、つまりは機能を向上させることができるとい
う効果がある。
また2チツプを平面上に構成する従来の方法と比較して
、本発明は上下方向に重ねて、電気的に接続するのでポ
ンディングワイヤやプリント配線の距離が短(構成でき
るのでノイズや寄生静電容量の影響が少(、電気的特性
が良(なるという効果がある。
、本発明は上下方向に重ねて、電気的に接続するのでポ
ンディングワイヤやプリント配線の距離が短(構成でき
るのでノイズや寄生静電容量の影響が少(、電気的特性
が良(なるという効果がある。
第1図は本発明の第1の実施例の平面図、図は本発明の
第1の実施例の横断面図、第3本発明の第2の実施例の
横断面図である。 11・・・・・・・・・第1の集積回路チップ12・・
・・・・・・・第1のパッド群16・・・・・・・・・
第2のパッド群14・・・・・・・・・第2の集積回路
チップ15・・・・・・・・・第3のパッド群16・・
・・・・・・・ボンディングワイヤ第2 図は 以上
第1の実施例の横断面図、第3本発明の第2の実施例の
横断面図である。 11・・・・・・・・・第1の集積回路チップ12・・
・・・・・・・第1のパッド群16・・・・・・・・・
第2のパッド群14・・・・・・・・・第2の集積回路
チップ15・・・・・・・・・第3のパッド群16・・
・・・・・・・ボンディングワイヤ第2 図は 以上
Claims (1)
- (1)a)半導体集積回路チップにおいて、b)チップ
周辺の外周に位置する第1のパッド群と該第1のパッド
群より内側に位置する第2のパッド群とを有する第1の
集積回路チップと、c)チップ周辺の外周に位置する第
3のパッド群を有する第2の集積回路チップからなり、
d)前記第2の集積回路チップは前記第1の集積回路チ
ップより小さな形状で、かつ前記第1の集積回路と接着
され、 e)かつ前記第2の集積回路チップの第3のパッド群と
前記第1の集積回路チップの第2のパッド群が電気的に
接続されていることを特徴とする複合集積回路チップ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2207750A JPH0499056A (ja) | 1990-08-06 | 1990-08-06 | 複合集積回路チップ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2207750A JPH0499056A (ja) | 1990-08-06 | 1990-08-06 | 複合集積回路チップ |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0499056A true JPH0499056A (ja) | 1992-03-31 |
Family
ID=16544926
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2207750A Pending JPH0499056A (ja) | 1990-08-06 | 1990-08-06 | 複合集積回路チップ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0499056A (ja) |
Cited By (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5644167A (en) * | 1996-03-01 | 1997-07-01 | National Semiconductor Corporation | Integrated circuit package assemblies including an electrostatic discharge interposer |
WO1997025742A1 (en) * | 1996-01-03 | 1997-07-17 | Intel Corporation | Multi-chip integrated circuit package |
US5818114A (en) * | 1995-05-26 | 1998-10-06 | Hewlett-Packard Company | Radially staggered bond pad arrangements for integrated circuit pad circuitry |
US6353263B1 (en) * | 1999-04-14 | 2002-03-05 | Sharp Kabushiki Kaisha | Semiconductor device and manufacturing method thereof |
US6605875B2 (en) | 1999-12-30 | 2003-08-12 | Intel Corporation | Integrated circuit die having bond pads near adjacent sides to allow stacking of dice without regard to dice size |
US6680219B2 (en) * | 2001-08-17 | 2004-01-20 | Qualcomm Incorporated | Method and apparatus for die stacking |
KR100650635B1 (ko) * | 2005-11-10 | 2006-11-27 | 삼성전자주식회사 | 반도체 장치 및 이의 제조 방법 |
-
1990
- 1990-08-06 JP JP2207750A patent/JPH0499056A/ja active Pending
Cited By (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5818114A (en) * | 1995-05-26 | 1998-10-06 | Hewlett-Packard Company | Radially staggered bond pad arrangements for integrated circuit pad circuitry |
WO1997025742A1 (en) * | 1996-01-03 | 1997-07-17 | Intel Corporation | Multi-chip integrated circuit package |
US5777345A (en) * | 1996-01-03 | 1998-07-07 | Intel Corporation | Multi-chip integrated circuit package |
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