KR102188644B1 - 확장된 대역폭을 갖는 반도체 패키지 - Google Patents

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Abstract

확장된 대역폭을 갖는 반도체 패키지가 개시되어 있다. 개시된 반도체 패키지는, 상호 스택되며 각각 하부면에 제1 입출력 회로가 연결된 제1 노멀 패드 및 상기 제1 입출력 회로가 연결되지 않은 제1 더미 패드를 구비하는 제1,제2 반도체 칩과, 상기 제1 반도체 칩을 관통하여 상기 제1 반도체 칩의 상기 제1 더미 패드와 상기 제2 반도체 칩의 상기 제1 노멀 패드를 전기적으로 연결하는 제1 관통 전극과, 상기 제1 반도체 칩의 하부면을 지지하며 상기 제1 반도체 칩의 상기 제1 노멀 패드 및 상기 제1 더미 패드에 각각 전기적으로 연결된 제1 접속 패드들을 갖는 기판을 포함할 수 있다.

Description

확장된 대역폭을 갖는 반도체 패키지{SEMICONDUCTOR PACKAGE HAVING EXTANDED BANDWIDTH}
본 발명은 반도체 기술에 관한 것으로, 보다 상세하게는 확장된 대역폭을 갖는 반도체 패키지에 관한 것이다.
반도체 소자에 대한 패키징 기술은 소형화 및 고용량화의 요구에 따라서 지속적으로 발전하고 있으며 최근에는 소형화, 고용량화 및 실장 효율성을 만족시킬 수 있는 적층 반도체 패키지(stacked semiconductor package)에 대한 다양한 기술들이 개발되고 있다.
반도체 산업에서 말하는 "적층"이란 적어도 2개 이상의 반도체 칩 또는 패키지를 수직으로 쌓아 올리는 기술로서, 메모리 소자의 경우 반도체 집적 공정에서 구현 가능한 메모리 용량보다 큰 메모리 용량을 갖는 제품을 구현할 수 있고 실장 면적 사용의 효율성을 높일 수 있다.
적층 반도체 패키지 중 관통 전극(Through Silicon Via, TSV)을 이용한 적층 반도체 패키지는 반도체 칩에 관통 전극을 형성하고, 관통 전극에 의해 수직으로 반도체 칩들간 물리적 및 전기적 연결이 이루어지도록 한 구조를 갖는다.
관통 전극을 이용한 적층 반도체 패키지에서는 반도체 칩들을 수직으로 관통하는 관통 전극들이 공통 접속 노드를 제공하기 때문에 반도체 칩들에 동시에 신호 입력은 가능하지만 동시에 신호 출력이 불가능하다. 따라서, 적층되는 반도체 칩의 개수가 증가하더라도 고정적인 대역폭(bandwidth)을 가질 수 밖에 없었다.
본 발명의 실시예들은 확장된 대역폭을 갖는 반도체 패키지를 제공한다.
본 발명의 일 실시예에 따른 반도체 패키지는, 상호 스택되며 각각 하부면에 제1 입출력 회로가 연결된 제1 노멀 패드 및 상기 제1 입출력 회로가 연결되지 않은 제1 더미 패드를 구비하는 제1,제2 반도체 칩과, 상기 제1 반도체 칩을 관통하여 상기 제1 반도체 칩의 상기 제1 더미 패드와 상기 제2 반도체 칩의 상기 제1 노멀 패드를 전기적으로 연결하는 제1 관통 전극과, 상기 제1 반도체 칩의 하부면을 지지하며 상기 제1 반도체 칩의 상기 제1 노멀 패드 및 상기 제1 더미 패드에 각각 전기적으로 연결된 제1 접속 패드들을 갖는 기판을 포함할 수 있다.
본 기술에 따르면, 스택된 반도체 칩들로/로부터 동시에 신호를 입력 및 동시에 신호를 출력할 수 있으므로 대역폭을 확장시킬 수 있다. 또한, 더미 패드가 특별한 위치적 제약 없이 노멀 패드가 형성되고 남은 여분 공간에 배치되므로 기존의 패드 배치 구조를 변경하지 않아도 되므로 패드 설계 변경에 따른 시간 및 비용 추가로 인한 어려움을 줄일 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 패키지를 도시한 단면도이다.
도 2는 본 발명의 일 실시예에 따른 반도체 패키지를 도시한 단면도이다.
도 3은 본 발명의 일 실시예에 따른 반도체 패키지를 도시한 단면도이다.
도 4는 본 발명의 일 실시예에 따른 반도체 패키지를 도시한 단면도이다.
도 5는 본 발명의 일 실시예에 따른 반도체 패키지를 도시한 단면도이다.
도 6은 본 발명의 일 실시예에 따른 반도체 패키지를 도시한 단면도이다.
도 7는 본 발명에 따른 반도체 패키지를 구비한 전자 시스템의 블록도이다.
도 8은 본 발명에 따른 반도체 패키지를 포함하는 메모리 카드의 블럭도이다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하도록 한다.
도 1을 참조하면, 본 발명의 일실시예에 따른 반도체 패키지는 기판(10), 제1,제2 반도체 칩(20,22) 및 제1 관통 전극(30)들을 포함할 수 있다.
기판(10)은 인쇄회로기판(Printed Circuit Board, PCB)일 수 있다. 기판(10)의 상부면에는 복수개의 제1 접속 패드(11)들이 형성될 수 있고, 기판(10)의 하부면에는 복수개의 전극 패드(12)들이 형성될 수 있다. 그리고, 전극 패드(12)들 상에는 솔더볼(solder ball)과 같은 외부연결전극(13)들이 형성될 수 있다. 도시하지 않았지만, 기판(10)은 상부면에 형성된 제1 접속 패드(11)들과 하부면에 형성된 전극 패드(12)들간을 전기적으로 연결하는 회로 배선(미도시)을 포함할 수 있다. 한편, 기판(10)은 리드 프레임(leadframe), 플렉서블 기판(flexible substrate) 및 인터포저(interposer) 중 어느 하나로 구성될 수도 있다.
제1 반도체 칩(20) 및 제2 반도체 칩(22)은 기판(10) 상에 차례로 스택될 수 있다.
제1,제2 반도체 칩(20,22)은 단일 웨이퍼 상에서 제조된 후에 개별화된 것일 수 있으며, 실질적으로 동일한 구조를 가질 수 있다.
제1,제2 반도체 칩(20,22)은 각각 웨이퍼 기판(100) 및 웨이퍼 기판(100) 상에 형성된 액티브층(200)을 포함할 수 있다. 웨이퍼 기판(100)은 실리콘 웨이퍼일 수 있고, 액티브층(200)에는 집적 회로(미도시)가 형성될 수 있다. 집적 회로는 반도체 기억 소자 또는/및 반도체 로직 소자를 포함할 수 있으며, 칩 동작에 필요한 트랜지스터, 저항, 캐패시터 및 퓨즈 등의 개별 소자들이 상호 전기적으로 접속된 구조를 가질 수 있다.
제1,제2 반도체 칩(20, 22)은 액티브층(200)이 기판(10) 쪽을 향하고, 웨이퍼 기판(100)이 기판(10)의 반대쪽을 향하도록 스택될 수 있다.
액티브층(200)에 의해 제공되는 제1,제2 반도체 칩(20, 22)의 하부면에는 제1 입출력 회로(500)가 연결된 제1 노멀 패드(first normal pad, 300)들 및 제1 입출력 회로(500)가 연결되지 않은 제1 더미 패드(first dummy pad, 400)들이 형성될 수 있다. 제1 노멀 패드(300)들은 외부 장치와의 전기적인 연결을 위한 집적 회로의 외부 단자로서, 집적 회로에 다층 배선 구조(미도시)를 거쳐 전기적으로 접속될 수 있다. 제1 노멀 패드(300)들은 기존의 칩 설계 규칙에 따른 패드 배치 구조를 가질 수 있고, 제1 더미 패드(400)들은 제1 노멀 패드(300)들이 배치되고 남은 여분 공간에 배치될 수 있다. 본 실시예에서, 제1 더미 패드(400)들은 제1 노멀 패드(300)들에 일대일로 대응될 수 있으며, 각각 대응하는 제1 노멀 패드(300)의 주변에 배치될 수 있다.
제1 입출력 회로(500)는 액티브층(200)에 형성되며 입력 버퍼(input buffer) 및 출력 드라이버(output driver) 등을 포함할 수 있다. 제1 입출력 회로(500)는 제1 노멀 패드(300)를 통해 외부로부터 입력되는 신호를 집적 회로로 전달하거나, 집적 회로로부터 출력되는 신호를 제1 노멀 패드(300)를 통해서 외부로 전달할 수 있다.
제1 관통 전극(30)들은 제1 반도체 칩(20)을 관통하여 제1 반도체 칩(20)의 제1 더미 패드(400)들과 제2 반도체 칩(22)의 제1 노멀 패드(300)들을 전기적으로 연결할 수 있다. 본 실시예에서, 각각의 제1 관통 전극(30)들은 제1 반도체 칩(20)의 웨이퍼 기판(100)을 관통하는 전도성 필라(conductive pillar, 31) 및 제1 반도체 칩(20)의 액티브층(200)에 형성되며 전도성 필라(31)와 제1 반도체 칩(20)의 제1 더미 패드(400)를 전기적으로 연결하는 회로 패턴(circuit pattern, 32)을 포함할 수 있다.
전도성 필라(31)는 제1 반도체 칩(20)의 웨이퍼 기판(100)에 비아홀을 형성하고 비아홀에 구리, 알루미늄, 알루미늄 합금, SnAg, Au 등의 도전성 물질을 충진하여 형성될 수 있다. 비아홀에 도전성 물질을 충진하기 전에 전도성 필라(31)와 웨이퍼 기판(100)간을 절연 분리시키기 위하여 비아홀의 표면에 산화막, 질화막 및 유기막 등으로 절연 스페이서를 형성할 수도 있다.
본 실시예에서, 전도성 필라(31)는 제1 노멀 패드(300)와 동일 선상에서 제1 반도체 칩(20)의 웨이퍼 기판(100)을 관통할 수 있다. 그리고, 제2 반도체 칩(22)은 자신의 제1 노멀 패드(300)들이 제1 반도체 칩(20)의 제1 노멀 패드(300)들과 동일 선상에 배치되도록 제1 반도체 칩(20) 상에 수직하게 스택될 수 있다.
제1 반도체 칩(20, 22)의 제1 노멀 패드(300)들 및 제1 더미 패드(400)들 상에는 범프(bump) 등으로 이루어진 전도성 연결부재(600, 620)들이 형성될 수 있다.
제1 반도체 칩(20)의 제1 노멀 패드(300)들 및 제1 더미 패드(400)는 전도성 연결부재(600)들을 매개로 기판(10)의 제1 접속 패드(11)들과 전기적으로 연결될 수 있고, 제2 반도체 칩(22)의 제1 노멀 패드(300)들은 전도성 연결부재(620)들을 매개로 제1 관통 전극(30)들에 전기적으로 연결될 수 있다.
본 실시예에서는 제1 관통 전극(30)들을 통하여 데이터 버스가 형성될 수 있고, 제2 반도체 칩(22)에 형성된 집적 회로는 제1 관통 전극(30)들을 통하여 제1 반도체 칩(20)과 별개로 데이터를 입력받거나 데이터를 출력할 수 있다.
그리고, 제1,제2 반도체 칩(20,22)을 외부 환경으로부터 보호하기 위하여 기판(10)의 상부면 상에는 제1,제2 반도체 칩(20,22)을 몰딩하는 몰드부(40)가 형성될 수 있다.
도 1을 참조로 하여 설명된 실시예에서는 제1 관통 전극(30)의 전도성 필라(31)가 제1 반도체 칩(20)의 제1 노멀 패드(300)와 동일선 상에서 제1 반도체 칩(20)의 실리콘 기판(100)을 관통하고, 제2 반도체 칩(22)이 제1 반도체 칩(20) 상에 수직하게 스택된 경우를 나타내었으나, 본 발명의 기술적 사상은 이에 한정되지 않는다.
예컨대, 도 2를 참조하면 제1 관통 전극(30)의 전도성 필라(31)는 제1 반도체 칩(20)의 제1 더미 패드(400)와 동일선상에서 제1 반도체 칩(20)의 실리콘 기판(100)을 관통할 수 있다. 그리고, 제2 반도체 칩(22)은 자신의 제1 노멀 패드(300)들이 제1 반도체 칩(20)의 제1 더미 패드(400)들과 동일선 상에 위치되도록 제1 반도체 칩(20)과 어긋나게 스택될 수 있다.
한편, 도 1 및 도 2를 참조로 하여 설명된 실시예에서는 제1 관통 전극(30)이 전도성 필라(31) 및 회로 패턴(32)으로 구성된 경우를 나타내었으나, 본 발명은 이에 한정되지 않는다. 예컨대, 도 3을 참조하면 제1 관통 전극(30)은 제1 반도체 칩(20)의 실리콘 기판(100) 및 액티브층(200)을 관통하여 제1 더미 패드(400)에 전기적으로 접속된 전도성 필라로 구성될 수도 있다.
한편, 도 1 내지 도 3을 참조로 한 실시예에서는 기판상에 2개의 반도체 칩이 스택된 경우를 나타내었으나, 본 발명의 기술적 사상은 이에 한정되지 않고 스택되는 반도체 칩의 개수는 2개보다 많을 수 있다. 이러한 실시예들은 도 4 내지 도 6을 참조로 한 이하의 설명을 통해 보다 명백해질 것이다.
도 4를 참조하면, 본 발명의 일실시예에 따른 반도체 패키지는 기판(10), 제1,제2 반도체 칩(20,22), 제1 관통 전극(30), 제3,제4 반도체 칩(50,52) 및 제2 관통 전극(60)을 포함할 수 있다.
기판(10)은 인쇄회로기판(PCB)일 수 있다. 기판(10)의 상부면 중심에는 복수개의 제1 접속 패드(11)들이 형성되고, 기판(10)의 상부면 가장자리에는 복수개의 제2 접속 패드(11A)들이 형성될 수 있다. 그리고, 기판(10)의 하부면에는 복수개의 전극 패드(12)들이 형성될 수 있고, 전극 패드(12)들 상에는 솔더볼과 같은 외부연결전극(13)들이 형성될 수 있다. 도시하지 않았지만, 기판(10)은 상부면에 형성된 제1,제2 접속 패드(11,11A)들과 하부면에 형성된 전극 패드(12)들간을 전기적으로 연결하는 회로 배선(미도시)을 포함할 수 있다. 한편, 기판(10)은 리드 프레임, 플렉서블 기판 및 인터포저 중 어느 하나로 구성될 수도 있다.
제1 반도체 칩(20) 및 제2 반도체 칩(22)은 기판(10) 상에 차례로 스택될 수 있다.
제1,제2 반도체 칩(20,22)은 단일 웨이퍼 상에서 제조된 후에 개별화된 것일 수 있으며, 실질적으로 동일한 구조를 가질 수 있다.
제1,제2 반도체 칩(20,22)은 각각 웨이퍼 기판(100) 및 웨이퍼 기판(100) 상에 형성된 액티브층(200)을 포함할 수 있다. 웨이퍼 기판(100)은 실리콘 웨이퍼일 수 있고, 액티브층(200)에는 집적 회로(미도시)가 형성될 수 있다. 집적 회로는 반도체 기억 소자 또는/및 반도체 로직 소자를 포함할 수 있으며, 칩 동작에 필요한 트랜지스터, 저항, 캐패시터 및 퓨즈 등의 개별 소자들이 상호 전기적으로 접속된 구조를 가질 수 있다.
제1,제2 반도체 칩(20, 22)은 액티브층(200)이 기판(10) 쪽을 향하고, 웨이퍼 기판(100)이 기판(10)의 반대쪽을 향하도록 스택될 수 있다.
액티브층(200)에 의해 제공되는 제1,제2 반도체 칩(20, 22)의 하부면에는 제1 입출력 회로(500)가 연결된 제1 노멀 패드(300)들 및 제1 입출력 회로(500)가 연결되지 않은 제1 더미 패드(400)들이 형성될 수 있다. 제1 노멀 패드(300)들은 외부 장치와의 전기적인 연결을 위한 집적 회로의 외부 단자로서, 집적 회로에 다층 배선 구조(미도시)를 거쳐 전기적으로 접속될 수 있다. 제1 노멀 패드(300)들은 기존의 칩 설계 규칙에 따른 패드 배치 구조를 가질 수 있고, 제1 더미 패드(400)들은 제1 노멀 패드(300)들이 배치되고 남은 여분 공간에 배치될 수 있다. 본 실시예에서, 제1 더미 패드(400)들은 제1 노멀 패드(300)들에 일대일로 대응될 수 있으며, 각각 대응하는 제1 노멀 패드(300)의 주변에 배치될 수 있다.
제1 입출력 회로(500)는 액티브층(200)에 형성되며 입력 버퍼 및 출력 드라이버 등을 포함할 수 있다. 제1 입출력 회로(500)는 제1 노멀 패드(300)를 통해 외부로부터 입력되는 신호를 집적 회로로 전달하거나, 집적 회로로부터 출력되는 신호를 제1 노멀 패드(300)를 통해서 외부로 전달할 수 있다.
제1 관통 전극(30)들은 제1 반도체 칩(20)을 관통하여 제1 반도체 칩(20)의 제1 더미 패드(400)들과 제2 반도체 칩(22)의 제1 노멀 패드(300)들을 전기적으로 연결할 수 있다. 따라서, 제1 관통 전극(30)들을 통하여 데이터 버스가 형성될 수 있고, 제2 반도체 칩(22)에 형성된 집적 회로는 제1 관통 전극(30)들을 통하여 제1 반도체 칩(20)과 별개로 데이터를 입력받거나 데이터를 출력할 수 있다.
본 실시예에서, 각각의 제1 관통 전극(30)들은 제1 반도체 칩(20)의 웨이퍼 기판(100)을 관통하는 전도성 필라(31) 및 제1 반도체 칩(20)의 액티브층(200)에 형성되며 전도성 필라(31)와 제1 반도체 칩(20)의 제1 더미 패드(400)를 전기적으로 연결하는 회로 패턴(32)을 포함할 수 있다.
비록, 본 실시예에서는 제1 관통 전극(30)이 전도성 필라(31) 및 회로 패턴(32)으로 구성된 경우를 나타내었으나, 본 발명의 기술적 사상은 이에 한정되지 않으며, 앞서 도 3을 참조로 설명한 바와 같이 제1 관통 전극(30)은 제1 반도체 칩(20)의 실리콘 기판(100) 및 액티브층(200)을 관통하여 제1 더미 패드(400)에 전기적으로 접속된 전도성 필라만으로 구성될 수도 있다.
도 4를 다시 참조하면, 전도성 필라(31)는 제1 반도체 칩(20)의 웨이퍼 기판(100)에 비아홀을 형성하고 비아홀에 구리, 알루미늄, 알루미늄 합금, SnAg, Au 등의 도전성 물질을 충진하여 형성될 수 있다. 비아홀에 도전성 물질을 충진하기 전에 전도성 필라(31)와 웨이퍼 기판(100)간을 절연 분리시키기 위하여 비아홀의 표면에 산화막, 질화막 및 유기막 등으로 절연 스페이서를 형성할 수도 있다.
본 실시예에서, 전도성 필라(31)는 제1 노멀 패드(300)와 동일 선상에서 제1 반도체 칩(20)의 웨이퍼 기판(100)을 관통할 수 있다. 그리고, 제2 반도체 칩(22)은 자신의 제1 노멀 패드(300)들이 제1 반도체 칩(20)의 제1 노멀 패드(300)들과 동일 선상에 배치되도록 제1 반도체 칩(20) 상에 수직하게 스택될 수 있다.
비록, 본 실시예에서는 제1 관통 전극(30)의 전도성 필라(31)가 제1 반도체 칩(20)의 제1 노멀 패드(300)와 동일선 상에서 제1 반도체 칩(20)의 실리콘 기판(100)을 관통하고, 제2 반도체 칩(22)이 제1 반도체 칩(20) 상에 수직하게 스택된 경우를 나타내었으나, 본 발명의 기술적 사상은 이에 한정되지 않는다. 예컨대, 앞서 도 2를 참조로 하여 설명한 바와 같이 제1 관통 전극(30)의 전도성 필라(31)는 제1 반도체 칩(20)의 제1 더미 패드(400)와 동일선상에서 제1 반도체 칩(20)의 실리콘 기판(100)을 관통할 수 있고, 제2 반도체 칩(22)은 자신의 제1 노멀 패드(300)들이 제1 반도체 칩(20)의 제1 더미 패드(400)들과 동일선 상에 위치되도록 제1 반도체 칩(20)과 어긋나게 스택될 수 있다.
제1,제2 반도체 칩(20, 22)의 제1 노멀 패드(300)들 및 제1 더미 패드(400)들 상에는 범프와 같은 전도성 연결부재(600, 620)들이 형성될 수 있다. 제1 반도체 칩(20)의 제1 노멀 패드(300)들 및 제1 더미 패드(400)는 전도성 연결부재(600)들을 매개로 기판(10)의 제1 접속 패드(11)들에 전기적으로 연결될 수 있고, 제2 반도체 칩(22)의 제1 노멀 패드(300)들은 전도성 연결부재(620)들을 매개로 제1 관통 전극(30)들에 전기적으로 연결될 수 있다.
제3,제4 반도체 칩(50,52)은 제1,제2 반도체 칩(20,22)보다 큰 평면적을 가지며, 제1,제2 반도체 칩(20,22)의 개재하에 기판(10) 상에 차례로 스택될 수 있다.
제3,제4 반도체 칩(50,52)은 단일 웨이퍼 상에서 제조된 후에 개별화된 것일 수 있으며, 실질적으로 동일한 구조를 가질 수 있다.
제3,제4 반도체 칩(50,52)은 각각 웨이퍼 기판(110) 및 웨이퍼 기판(110) 상에 형성된 액티브층(210)을 포함할 수 있다. 웨이퍼 기판(110)은 실리콘 웨이퍼일 수 있고, 액티브층(210)에는 집적 회로(미도시)가 형성될 수 있다. 집적 회로는 반도체 기억 소자 또는/및 반도체 로직 소자를 포함할 수 있으며, 칩 동작에 필요한 트랜지스터, 저항, 캐패시터 및 퓨즈 등의 개별 소자들이 상호 전기적으로 접속된 구조를 가질 수 있다.
제3,제4 반도체 칩(50, 52)은 액티브층(210)이 기판(10) 쪽을 향하고, 웨이퍼 기판(110)이 기판(10)의 반대쪽을 향하도록 스택될 수 있다.
액티브층(210)에 의해 제공되는 제3,제4 반도체 칩(50, 52)의 하부면에는 제2 입출력 회로(510)가 연결된 제2 노멀 패드(second normal pad, 310)들 및 제2 입출력 회로(510)가 연결되지 않은 제2 더미 패드(second dummy pad, 410)들이 형성될 수 있다. 제2 노멀 패드(310)들은 외부 장치와의 전기적인 연결을 위한 집적 회로의 외부 단자로서, 다층 배선 구조(미도시)를 통해 집적 회로에 전기적으로 접속될 수 있다. 제2 노멀 패드(310)들은 기존의 칩 설계 규칙에 따른 패드 배치 구조를 가질 수 있고, 제2 더미 패드(410)들은 제2 노멀 패드(310)들이 배치되고 남은 여분 공간에 배치될 수 있다. 본 실시예에서, 제2 더미 패드(410)들은 제2 노멀 패드(310)들에 일대일로 대응될 수 있으며, 각각 대응하는 제2 노멀 패드(310)의 주변에 배치될 수 있다.
제2 입출력 회로(510)는 액티브층(210)에 형성되며 입력 버퍼 및 출력 드라이버 등을 포함할 수 있다. 제2 입출력 회로(510)는 제2 노멀 패드(310)를 통해 외부로부터 입력되는 신호를 집적 회로로 전달하거나, 집적 회로로부터 출력되는 신호를 제2 노멀 패드(310)를 통해서 외부로 전달할 수 있다.
제2 관통 전극(60)들은 제3 반도체 칩(50)을 관통하여 제3 반도체 칩(50)의 제2 더미 패드(410)들과 제4 반도체 칩(52)의 제2 노멀 패드(310)들을 전기적으로 연결할 수 있다. 본 실시예에서, 제2 관통 전극(60)들은 각각 제3 반도체 칩(50)의 웨이퍼 기판(110)을 관통하는 전도성 필라(61) 및 제3 반도체 칩(50)의 액티브층(210)에 형성되며 전도성 필라(61)와 제3 반도체 칩(50)의 제2 더미 패드(410)를 전기적으로 연결하는 회로 패턴(62)을 포함할 수 있다.
전도성 필라(61)는 제3 반도체 칩(50)의 웨이퍼 기판(110)에 비아홀을 형성하고 비아홀에 구리, 알루미늄, 알루미늄 합금, SnAg, Au 등의 도전성 물질을 충진하여 형성될 수 있다. 비아홀에 도전성 물질을 충진하기 전에 전도성 필라(61)와 웨이퍼 기판(110)간을 절연 분리시키기 위하여 비아홀의 표면에 산화막, 질화막 및 유기막 등으로 절연 스페이서를 형성할 수도 있다.
본 실시예에서, 전도성 필라(61)는 제2 노멀 패드(310)와 동일 선상에서 제3 반도체 칩(50)의 웨이퍼 기판(110)을 관통할 수 있다. 그리고, 제4 반도체 칩(52)은 자신의 제2 노멀 패드(310)들이 제3 반도체 칩(50)의 제2 노멀 패드(310)들과 동일 선상에 배치되도록 제3 반도체 칩(50) 상에 수직하게 스택될 수 있다.
제3,제4 반도체 칩(50, 52)의 제2 노멀 패드(310)들 및 제2 더미 패드(410)들 상에는 범프와 같은 전도성 연결부재(700, 720)들이 형성될 수 있다. 제3 반도체 칩(50)의 제2 노멀 패드(310)들 및 제2 더미 패드(410)는 전도성 연결부재(700)들을 매개로 기판(10)의 제2 접속 패드(11A)들에 전기적으로 연결될 수 있고, 제4 반도체 칩(52)의 제2 노멀 패드(310)들은 전도성 연결부재(720)들을 매개로 제2 관통 전극(60)들에 전기적으로 연결될 수 있다.
그리고, 제1 내지 제4 반도체 칩들(20,22,50,52)을 외부 환경으로부터 보호하기 위하여 기판(10)의 상부면 상에는 제1 내지 제4 반도체 칩들(20,22,50,52)을 몰딩하는 몰드부(40)가 형성될 수 있다. 몰드부(40)는 에폭시 몰드 컴파운드(EMC)를 포함할 수 있다.
비록, 도 4을 참조로 하여 설명된 실시예에서는 제2 관통 전극(60)의 전도성 필라(61)가 제3 반도체 칩(50)의 제2 노멀 패드(310)와 동일선 상에서 제3 반도체 칩(50)의 실리콘 기판(110)을 관통하고, 제4 반도체 칩(52)이 제3 반도체 칩(50) 상에 수직하게 스택된 경우를 나타내었으나, 본 발명의 기술적 사상은 이에 한정되지 않는다.
예컨대, 도 5를 참조하면 제3 관통 전극(60)의 전도성 필라(61)는 제3 반도체 칩(50)의 제2 더미 패드(410)와 동일선상에서 제3 반도체 칩(50)의 실리콘 기판(110)을 관통할 수 있다. 그리고, 제4 반도체 칩(52)은 자신의 제2 노멀 패드(310)들이 제3 반도체 칩(50)의 제2 더미 패드(410)들과 동일선 상에 위치되도록 제3 반도체 칩(50)과 어긋나게 스택될 수 있다.
한편, 도 4 및 도 5를 참조로 하여 설명된 실시예에서는 제2 관통 전극(60)이 전도성 필라(61) 및 회로 패턴(62)으로 구성된 경우를 나타내었으나, 본 발명은 이에 한정되지 않는다. 예컨대, 도 6을 참조하면 제2 관통 전극(60)은 제3 반도체 칩(50)의 실리콘 기판(110) 및 액티브층(210)을 관통하여 제3 반도체 칩(50)의 제2 더미 패드(410)에 접속된 전도성 필라로 구성될 수도 있다.
본 실시예들에 따르면, 스택된 반도체 칩들로/로부터 동시에 신호를 입력 및 동시에 신호를 출력할 수 있으므로 대역폭을 확장시킬 수 있다. 또한, 더미 패드가 특별한 위치적 제약 없이 노멀 패드가 형성되고 남은 여분 공간에 배치되므로 기존의 패드 배치 구조를 변경하지 않아도 되므로 패드 설계 변경에 따른 시간 및 스택된 반도체 칩들로/로부터 동시에 신호를 입력 및 동시에 신호를 출력할 수 있으므로 대역폭을 확장시킬 수 있다. 또한, 더미 패드가 특별한 위치적 제약 없이 노멀 패드가 형성되고 남은 여분 공간에 배치되므로 기존의 패드 배치 구조를 변경하지 않아도 되므로 패드 설계 변경에 따른 시간 및 비용 추가로 인한 어려움을 줄일 수 있다. 비용 추가로 인한 어려움을 줄일 수 있다.
전술한 반도체 패키지는 다양한 반도체 패키지들에 적용될 수 있다.
도 7을 참조하면, 본 발명의 실시예들에 따른 반도체 패키지는 전자 시스템(710)에 적용될 수 있다. 전자 시스템(710)은 컨트롤러(711), 입출력부(712) 및 메모리(713)를 포함할 수 있다. 컨트롤러(711), 입출력부(712) 및 메모리(713)는 데이터 이동하는 경로를 제공하는 버스(718)를 통해서 상호 커플링될 수 있다.
예컨데, 컨트롤러(711)는 적어도 하나의 마이크로 프로세서, 적어도 하나의 디지털 시그날 프로세서, 적어도 하나의 마이크로 컨트롤러 및 이러한 컴포넌트들과 동일한 기능을 수행할 수 있는 로직 회로 중 적어도 하나 이상을 포함할 수 있다. 메모리(713)는 본 발명의 실시예들에 따른 반도체 패키지 중 적어도 하나 이상을 포함할 수 있다. 입출력부(712)는 키패드, 키보드, 디스플레이 장치, 터치 스크린 등으로부터 선택된 적어도 하나 이상을 포함할 수 있다. 메모리(713)는 데이터 저장을 위한 장치로, 데이터 또는/및 컨트롤러(711) 등에 의해 실행된 커멘드(command)를 저장할 수 있다.
메모리(713)는 DRAM과 같은 휘발성 메모리 장치 또는/및 플래시 메모리와 같은 비휘발성 메모리 장치를 포함할 수 있다. 예컨데, 플래시 메모리는 이동 단말기 또는 데스크 탑 컴퓨터와 같은 정보 처리 시스템에 장착될 수 있다. 플래시 메모리는 SSD(Solid State Disk)로 구성될 수 있다. 이 경우, 전자 시스템(710)은 플래시 메모리 시스템에 많은 양의 데이터를 안정적으로 저장할 수 있다.
전자 시스템(710)은 통신망과 데이터를 송수신할 수 있도록 설정된 인터페이스(714)를 더 포함할 수 있다. 인터페이스(714)는 유선 또는 무선 형태를 가질 수 있다. 예컨데, 인터페이스(714)는 인테나, 유선 트랜시버(transceiver) 또는 무선 트랜시버를 포함할 수 있다.
전자 시스템(710)은 모바일 시스템, 퍼스널 컴퓨터, 산업용 컴퓨터 또는 다양한 기능들을 수행하는 로직 시스템으로 이해될 수 있다. 예컨데, 모바일 시스템은 PDA(Personal Digital Assistant), 포터블 컴퓨터(portable computer), 테블릿 컴퓨터(tablet computer), 모바일 폰(mobile phone), 스마트 폰(smart phone), 무선 전화, 랩탑 컴퓨터(laptop computer), 메모리 카드(memory card), 디지털 음악 시스템, 정보 송수신 시스템 중 어느 하나일 수 있다.
전자 시스템(710)이 무선 통신을 수행할 수 있는 장치인 경우, 전자 시스템(710)은 CDMA(Code Division Multiple access), GSM(global system for mobile communications), NADC(north American digital cellular), E-TDMA(enhanced-time division multiple access), WCDAM(wideband code division multiple access), CDMA2000, LTE(long term evolution) and Wibro(wireless broadband Internet)와 같은 통신 시스템에 사용될 수 있다.
도 8을 참조하면, 본 발명의 실시예들에 따른 반도체 패키지는 메모리 카드(800)의 형태로 제공될 수 있다. 예컨데, 메모리 카드(800)는 비휘발성 메모리 장치와 같은 메모리(810) 및 메모리 컨트롤러(820)를 포함할 수 있다. 메모리(810) 및 메모리 컨트롤러(820)은 데이터를 저장하거나 저장된 데이터를 독출할 수 있다.
메모리(810)는 본 발명의 실시예들에 따른 반도체 패키지가 적용된 비휘발성 메모리 장치들 중 어느 하나 이상을 포함할 수 있고, 메모리 컨트롤러(820)는 호스트(830)로부터의 기입/독출 요청에 응답하여 저장된 데이터를 독출해내거나 데이터를 저장하도록 메모리(810)를 컨트롤한다.
앞서 설명한 본 발명의 상세한 설명에서는 본 발명의 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자 또는 해당 기술분야에 통상의 지식을 갖는 자라면 후술 될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
10: 기판
20,22,50.52: 제1 내지 제4 반도체 칩
30, 60: 제1,제2 관통 전극
500, 510: 제1,제2 입출력 회로

Claims (16)

  1. 상호 스택되며, 각각 제1 데이터 입출력 패드를 구비하며 각각의 하부면에 제1 데이터 입출력 회로가 연결된 제1 노멀 패드 및 상기 제1 데이터 입출력 회로가 연결되지 않은 제1 더미 패드를 구비하는 제1,제2 반도체 칩;
    상기 제1 반도체 칩을 관통하여 상기 제1 반도체 칩의 상기 제1 더미 패드와 상기 제2 반도체 칩의 상기 제1 노멀 패드를 전기적으로 연결하는 제1 관통 전극;및
    상기 제1 반도체 칩의 하부면을 지지하며 상기 제1 반도체 칩의 상기 제1 노멀 패드 및 상기 제1 더미 패드에 각각 전기적으로 연결된 제1 접속 패드들을 갖는 기판;을 포함하며,
    상기 제2 반도체 칩의 상기 제1 노멀 패드, 상기 제1 관통 전극 및 상기 제1 반도체 칩의 상기 제1 더미 패드는 상기 제2 반도체 칩의 상기 제1 데이터 입출력 회로와 상기 제1 접속 패드들의 하나를 연결하는 제1 데이터 입출력 경로를 구성하고,
    상기 제1 반도체 칩의 제1 노멀 패드는 상기 제1 반도체 칩의 상기 제1 데이터 입출력 회로와 상기 제1 접속 패드들의 다른 하나를 연결하는 제2 데이터 입출력 경로를 구성하는 것을 특징으로 하는 반도체 패키지.
  2. 제1 항에 있어서, 상기 제1,제2 반도체 칩은 각각 웨이퍼 기판;및
    상기 웨이퍼 기판상에 형성되며 상기 하부면 및 상기 제1 데이터 입출력 회로를 제공하는 액티브층;을 포함하는 반도체 패키지.
  3. 제2 항에 있어서, 상기 제1 관통 전극은 상기 제1 반도체 칩의 상기 웨이퍼 기판을 관통하는 전도성 필라; 및
    상기 제1 반도체 칩의 상기 액티브층에 형성되며 상기 전도성 필라와 상기 제1 반도체 칩의 상기 제1 더미 패드를 전기적으로 연결하는 회로 패턴;을 포함하는 반도체 패키지.
  4. 제3 항에 있어서, 상기 전도성 필라는 상기 제1 반도체 칩의 상기 제1 노멀 패드와 동일 선상에 형성된 반도체 패키지.
  5. 제4 항에 있어서, 상기 제2 반도체 칩은 자신의 상기 제1 노멀 패드가 상기 제1 반도체 칩의 상기 제1 노멀 패드와 동일선상에 배치되도록 상기 제1 반도체 칩 상에 수직하게 스택된 반도체 패키지.
  6. 제3 항에 있어서, 상기 전도성 필라는 상기 제1 반도체 칩의 상기 제1 더미 패드와 동일 선상에 형성된 반도체 패키지.
  7. 제6 항에 있어서, 상기 제2 반도체 칩은 자신의 상기 제1 노멀 패드가 상기 제1 반도체 칩의 제1 더미 패드와 동일선상에 배치되도록 상기 제1 반도체 칩과 어긋나게 스택된 반도체 패키지.
  8. 제2 항에 있어서, 상기 제1 관통 전극은 상기 제1 반도체 칩의 상기 제1 더미 패드와 동일선 상에서 상기 웨이퍼 기판 및 상기 액티브층을 관통하여 상기 제1 반도체 칩의 상기 제1 더미 패드에 접속된 전도성 필라를 포함하는 반도체 패키지.
  9. 제1항에 있어서, 상기 제1,제2 반도체 칩의 개재하에 상기 기판상에 스택되며, 각각의 하부면에 제2 데이터 입출력 회로가 연결된 제2 노멀 패드 및 상기 제2 데이터 입출력 회로가 연결되지 않은 제2 더미 패드를 구비하는 제3,제4 반도체 칩;
    상기 제3 반도체 칩을 관통하여 상기 제3 반도체 칩의 제2 더미 패드와 상기 제4 반도체 칩의 상기 제2 노멀 패드를 전기적으로 연결하는 제2 관통 전극;을 더 포함하고,
    상기 기판은 상기 제3 반도체 칩의 상기 제2 노멀 패드 및 상기 제2 더미 패드에 각각 전기적으로 연결된 제2 접속 패드들을 더 포함하며,
    상기 제4 반도체 칩의 상기 제2 노멀 패드, 상기 제2 관통 전극 및 상기 제3 반도체 칩의 상기 제2 더미 패드는 상기 제4 반도체 칩의 상기 제2 데이터 입출력 회로와 상기 제2 접속 패드들의 하나를 연결하는 제3 데이터 입출력 경로를 구성하고,
    상기 제3 반도체 칩의 제2 노멀 패드는 상기 제3 반도체 칩의 상기 제2 데이터 입출력 회로와 상기 제2 접속 패드들의 다른 하나를 연결하는 제4 데이터 입출력 경로를 구성하는 것을 특징으로 하는 반도체 패키지.
  10. 제9 항에 있어서, 상기 제3,제4 반도체 칩은 각각 상기 하부면 및 상기 제2 데이터 입출력 회로를 제공하는 액티브층;및
    상기 액티브층 상에 형성된 웨이퍼 기판;을 포함하는 반도체 패키지.
  11. 제10 항에 있어서, 상기 제2 관통 전극은 상기 제3 반도체 칩의 상기 웨이퍼 기판을 관통하는 전도성 필라; 및
    상기 제3 반도체 칩의 상기 액티브층에 형성되며 전도성 필라와 상기 제3 반도체 칩의 상기 제2 더미 패드를 전기적으로 연결하는 회로 패턴;을 포함하는 반도체 패키지.
  12. 제11 항에 있어서, 상기 전도성 필라는 상기 제3 반도체 칩의 상기 제2 노멀 패드와 동일 선상에 형성된 반도체 패키지.
  13. 제12 항에 있어서, 상기 제4 반도체 칩은 자신의 상기 제2 노멀 패드가 상기 제3 반도체 칩의 제2 노멀 패드와 동일선상에 배치되도록 상기 제4 반도체 칩 상에 수직하게 스택된 반도체 패키지.
  14. 제11 항에 있어서, 상기 전도성 필라는 상기 제3 반도체 칩의 상기 제2 더미 패드와 동일 선상에 형성된 반도체 패키지.
  15. 제14 항에 있어서, 상기 제4 반도체 칩은 자신의 상기 제2 노멀 패드가 상기 제3 반도체 칩의 제2 더미 패드와 동일선상에 배치되도록 상기 제3 반도체 칩과 어긋나게 스택된 반도체 패키지.
  16. 제10 항에 있어서, 상기 제2 관통 전극은 상기 제3 반도체 칩의 상기 제2 더미 패드와 동일선 상에서 상기 웨이퍼 기판 및 상기 액티브층을 관통하여 상기 제3 반도체 칩의 상기 제2 더미 패드에 접속된 전도성 필라를 포함하는 반도체 패키지.
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