KR20110137565A - 반도체 칩 패키지 및 반도체 칩 패키지의 제조 방법 - Google Patents

반도체 칩 패키지 및 반도체 칩 패키지의 제조 방법 Download PDF

Info

Publication number
KR20110137565A
KR20110137565A KR1020100057570A KR20100057570A KR20110137565A KR 20110137565 A KR20110137565 A KR 20110137565A KR 1020100057570 A KR1020100057570 A KR 1020100057570A KR 20100057570 A KR20100057570 A KR 20100057570A KR 20110137565 A KR20110137565 A KR 20110137565A
Authority
KR
South Korea
Prior art keywords
layer
layers
electrode
electrodes
input
Prior art date
Application number
KR1020100057570A
Other languages
English (en)
Inventor
오태영
박광일
배승준
양윤석
손영수
김시홍
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020100057570A priority Critical patent/KR20110137565A/ko
Priority to US13/088,442 priority patent/US20110309468A1/en
Priority to TW100118128A priority patent/TW201203498A/zh
Priority to JP2011126238A priority patent/JP2012004559A/ja
Priority to CN2011101556675A priority patent/CN102290404A/zh
Publication of KR20110137565A publication Critical patent/KR20110137565A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/94—Batch processes at wafer-level, i.e. with connecting carried out on a wafer comprising a plurality of undiced individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/0557—Disposition the external layer being disposed on a via connection of the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061—Disposition
    • H01L2224/0612—Layout
    • H01L2224/0613—Square or rectangular array
    • H01L2224/06131—Square or rectangular array being uniform, i.e. having a uniform pitch across the array
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061—Disposition
    • H01L2224/0612—Layout
    • H01L2224/0613—Square or rectangular array
    • H01L2224/06134—Square or rectangular array covering only portions of the surface to be connected
    • H01L2224/06135—Covering only the peripheral area of the surface to be connected, i.e. peripheral arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06541—Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01004—Beryllium [Be]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01047—Silver [Ag]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/30105—Capacitance

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)
  • Semiconductor Memories (AREA)

Abstract

반도체 칩 패키지 및 반도체 칩 패키지의 제조 방법이 개시된다. 상기 반도체 칩 패키지는, 반도체 기판, 제1 입출력 회로가 연결된 제1 관통 전극 및 상기 제1 입출력 회로가 연결되지 않은 제2 관통 전극을 구비하고, 상기 반도체 기판의 상부에 적층되는 제1 레이어, 및 제2 입출력 회로가 연결된 제3 관통 전극 및 상기 제2 입출력 회로가 연결되지 않은 제4 관통 전극을 구비하고, 상기 제1 레이어의 상부에 적층되는 제2 레이어를 구비하고, 상기 제1 레이어의 제1 관통 전극은 상기 제2 레이어의 제4 관통 전극과 연결되고, 상기 제1 레이어의 제2 관통 전극은 상기 제2 레이어의 제3 관통 전극과 연결되는 것을 특징으로 한다.

Description

반도체 칩 패키지 및 반도체 칩 패키지의 제조 방법{Semiconductor chip package and manufacturing method of semiconductor chip package}
본 발명은 반도체 칩 패키지 및 반도체 칩 패키지의 제조 방법에 관한 것으로서, 특히 관통 실리콘 전극을 구비하는 반도체 칩 패키지 및 반도체 칩 패키지의 제조 방법에 관한 것이다.
종래의 반도체 집적 회로(Integrated Circuit; IC)는, 데이터 집적도 문제와 패키지(package)의 핀(pin) 수의 제한 및 인쇄 회로 기판(printed circuit board; PCB) 영역, 레이어(layer) 등의 비용 때문에 데이터 통신 속도를 고속으로 증가시키는 것에 한계가 있었다. 이에 따라, 관통 실리콘 전극(Through Silicon Via; TSV)을 이용하여 반도체 집적 회로의 레이어를 적층함으로써, 전송 대역폭(bandwidth)을 높이는 방안이 추진되고 있다. 그러나, 반도체 집적 회로에서 다수의 레이어를 적층하였을 경우, 각 레이어의 관통 전극 라인(TSV line)에 구비되는 입출력 회로(I/O circuit)가 관통 전극 라인(TSV line)의 기생 용량으로 작용하게 되어, 관통 전극 라인을 통한 데이터의 전송 속도가 제한될 수 있다.
본 발명은 상기와 같은 문제점을 해결하기 위한 것으로서, 관통 전극 라인의 기생 용량을 감소시켜 전송 속도를 증가시킬 수 있는 반도체 집적 회로를 제공하는 것을 목적으로 한다.
상기와 같은 목적을 달성하기 위하여, 본 발명의 일실시예에 따른 반도체 칩 패키지는, 반도체 기판, 제1 입출력 회로가 연결된 제1 관통 전극 및 상기 제1 입출력 회로가 연결되지 않은 제2 관통 전극을 구비하고, 상기 반도체 기판의 상부에 적층되는 제1 레이어, 및 제2 입출력 회로가 연결된 제3 관통 전극 및 상기 제2 입출력 회로가 연결되지 않은 제4 관통 전극을 구비하고, 상기 제1 레이어의 상부에 적층되는 제2 레이어를 구비하고, 상기 제1 레이어의 제1 관통 전극은 상기 제2 레이어의 제4 관통 전극과 연결되고, 상기 제1 레이어의 제2 관통 전극은 상기 제2 레이어의 제3 관통 전극과 연결되는 것을 특징으로 한다.
바람직하게는, 상기 제2 레이어는, 상기 제1 레이어를 반시계 방향으로 90°, 180° 및 270°중 어느 하나의 각도로 회전시킨 것과 일치할 수 있다.
또한 바람직하게는, 상기 제2 레이어는, 상기 제1 레이어를 제1 방향으로 플립(flip)시킨 것 및 상기 제1 레이어를 제2 방향으로 플립(flip)시킨 것 중의 어느 하나와 일치하고, 상기 제1 방향 및 상기 제2 방향은 서로 직교할 수 있다.
한편, 본 발명의 다른 실시예에 따른 반도체 칩 패키지는, 반도체 기판, 및 상기 반도체 기판 위에 적층되는 복수 개의 레이어들을 구비하고, 상기 복수 개의 레이어들 각각은, 복수 개의 입출력 회로들, 및 상기 복수 개의 레이어들을 전기적으로 연결하는 복수 개의 관통 전극들을 구비하며, 상기 복수 개의 관통 전극들 각각은, 상기 복수 개의 입출력 회로들 중 어느 하나와 연결되는 제1 관통 전극 및 상기 복수 개의 입출력 회로들과 연결되지 않는 제2 관통 전극 중 어느 하나에 해당될 수 있다.
바람직하게는, 상기 복수 개의 관통 전극들은, 데이터 버스 또는 커맨드/어드레스 버스를 형성할 수 있다.
또한 바람직하게는, 상기 제2 관통 전극은, 입력받은 데이터 및 커맨드/어드레스를 바이패스(bypass)시킬 수 있다.
또한 바람직하게는, 상기 반도체 칩 패키지는, 상기 복수 개의 레이어들 중 어느 하나의 레이어에 구비되는 제1 관통 전극은, 상기 복수 개의 레이어들 중 다른 하나의 레이어에 구비되는 제2 관통 전극들 중 대응되는 어느 하나의 제2 관통 전극과 전기적으로 연결될 수 있다.
또한 바람직하게는, 상기 복수 개의 레이어들 중 어느 일부의 레이어들 각각에 구비되는 제1 관통 전극들은, 상기 복수 개의 레이어들 중 다른 일부의 레이어들 각각에 구비되는 제2 관통 전극들 중 대응되는 제2 관통 전극들과 전기적으로 연결될 수 있다.
또한 바람직하게는, 상기 복수 개의 레이어들은 제1 레이어 및 제2 레이어를 포함하고, 상기 제1 레이어는, 상기 제2 레이어를 반시계 방향으로 90°, 180° 및 270°중 어느 하나의 각도로 회전시킨 것과 일치할 수 있다.
또한 바람직하게는, 상기 복수 개의 레이어들은 제1 레이어 및 제2 레이어를 포함하고, 상기 제1 레이어는, 상기 제2 레이어를 제1 방향으로 플립(flip)시킨 것, 상기 제2 레이어를 반시계 방향으로 180°회전시킨 것 및 상기 제2 레이어를 제2 방향으로 플립(flip)시킨 것 중의 어느 하나와 일치할 수 있다.
또한 바람직하게는, 상기 제1 방향 및 상기 제2 방향은 서로 직교할 수 있다.
또한 바람직하게는, 상기 복수 개의 레이어들은 제3 레이어 및 제4 레이어를 포함하고, 상기 제4 레이어는, 상기 제4 레이어를 반시계 방향으로 90°, 180° 및 270°중 어느 하나의 각도로 회전시킨 것과 일치할 수 있다.
또한 바람직하게는, 상기 반도체 칩 패키지는, 상기 복수 개의 레이어들 사이에 배치되는 복수 개의 재배선층들을 더 구비하고, 상기 복수 개의 재배선층들 각각은, 하부에 배치된 레이어에 구비되는 복수 개의 관통 전극들을 상부에 배치된 레이어에 구비되는 복수 개의 관통 전극들과 각각 연결하는 복수 개의 재배선들을 구비하며, 상기 복수 개의 재배선들 각각은, 상기 복수 개의 레이어들 중 어느 하나의 레이어에 구비되는 제1 관통 전극을, 상기 복수 개의 레이어들 중 다른 하나의 레이어에 구비되는 제2 관통 전극들 중에서 대응되는 어느 하나의 제2 관통 전극과 전기적으로 연결할 수 있다.
또한 바람직하게는, 상기 복수 개의 재배선들 각각은, 상기 복수 개의 레이어들 중 어느 하나의 레이어에 구비되는 제1 관통 전극을, 상기 복수 개의 레이어들 중 다른 하나의 레이어에 구비되는 제2 관통 전극들 중에서 상기 제1 관통 전극과 수평적으로 다른 위치에 있는 제2 관통 전극과 전기적으로 연결할 수 있다.
또한 바람직하게는, 상기 복수 개의 레이어들 각각에 구비되는 상기 복수 개의 관통 전극들은, 상기 복수 개의 재배선들에 의해 대응되는 관통 전극들과 연결되어 복수 개의 연결 경로들을 형성하고, 상기 복수 개의 연결 경로들 각각은, 상기 반도체 기판과 상기 복수 개의 레이어들 각각을 전기적으로 연결하며, 상기 복수 개의 연결 경로들 각각에 연결된 레이어의 수보다 적은 수의 입출력 회로와 연결될 수 있다.
또한 바람직하게는, 상기 복수 개의 레이어들 각각에 구비되는 상기 복수 개의 관통 전극들은 대응되는 관통 전극들과 연결되어 복수 개의 연결 경로들을 형성하고, 상기 복수 개의 연결 경로들 각각은, 상기 반도체 기판과 상기 복수 개의 레이어들 각각을 전기적으로 연결하며, 상기 복수 개의 연결 경로들 각각에 연결된 레이어의 수보다 적은 수의 입출력 회로와 연결될 수 있다.
또한 바람직하게는, 상기 복수 개의 연결 경로들 각각은, 상기 복수 개의 레이어들 중에서 대응되는 어느 하나의 레이어에 구비된 입출력 회로와 전기적으로 연결될 수 있다.
한편, 본 발명의 일실시예에 따른 반도체 칩 패키지의 제조 방법은, 반도체 기판 상부에 제1 레이어를 적층하는 단계, 및 상기 제1 레이어 상부에 제2 레이어를 적층하는 단계를 포함하고, 상기 제1 레이어 및 상기 제2 레이어는, 복수 개의 입출력 회로들, 및 상기 제1 레이어 및 상기 제2 레이어를 전기적으로 연결하는 복수 개의 관통 전극들을 구비하며, 상기 복수 개의 관통 전극들 각각은, 상기 복수 개의 입출력 회로들 중 어느 하나와 연결되는 제1 관통 전극 및 상기 복수 개의 입출력 회로들과 연결되지 않는 제2 관통 전극 중 어느 하나에 해당되고, 상기 제1 레이어 상부에 상기 제2 레이어를 적층하는 단계는, 상기 제1 레이어에 구비되는 제1 관통 전극을, 상기 제2 레이어에 구비되는 제2 관통 전극들 중 대응되는 어느 하나의 제2 관통 전극과 전기적으로 연결하는 단계를 포함하는 것을 특징으로 한다.
바람직하게는, 상기 제2 레이어는, 상기 제1 레이어를 반시계 방향으로 90°, 180° 및 270°중 어느 하나의 각도로 회전시킨 것과 일치할 수 있다.
또한 바람직하게는, 상기 제2 레이어는, 상기 제1 레이어를 제1 방향으로 플립(flip)시킨 것, 상기 제1 레이어를 반시계 방향으로 180°회전시킨 것 및 상기 제1 레이어를 제2 방향으로 플립(flip)시킨 것 중의 어느 하나와 일치할 수 있다.
상기와 같은 본 발명에 따른 반도체 칩 패키지 및 반도체 칩 패키지의 제조 방법은, 관통 전극 라인의 기생 용량을 감소시켜 전송 속도를 증가시키는 효과가 있다.
도 1은, 본 발명의 일실시예에 따른 반도체 칩 패키지를 나타내는 도면이다.
도 2는, 본 발명의 다른 실시예에 따른 반도체 칩 패키지를 나타내는 도면이다.
도 3은, 본 발명의 또 다른 실시예에 따른 반도체 칩 패키지를 나타내는 도면이다.
도 4는, 본 발명의 또 다른 실시예에 따른 반도체 칩 패키지를 나타내는 도면이다.
도 5는, 본 발명의 또 다른 실시예에 따른 반도체 칩 패키지를 나타내는 도면이다.
도 6은, 본 발명의 또 다른 실시예에 따른 반도체 칩 패키지를 나타내는 도면이다.
도 7은, 본 발명의 또 다른 실시예에 따른 반도체 칩 패키지를 나타내는 도면이다.
도 8은, 본 발명의 또 다른 실시예에 따른 반도체 칩 패키지를 나타내는 도면이다.
도 9는, 본 발명의 일실시예에 따른 컴퓨팅 시스템의 구성을 나타내는 도면이다.
도 10은, 본 발명의 일실시예에 따른 메모리 카드의 구성을 나타내는 도면이다.
도 11은 본 발명의 일실시예에 따른 반도체 칩 패키지의 제조 방법을 나타내는 순서도(Flowchart)이다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 아니 된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로 사용될 수 있다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에" 와 "바로 ~사이에" 또는 "~에 이웃하는" 과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미이다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미인 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시 예를 예시하는 첨부 도면 및 도면에 기재된 내용을 참조하여야 한다.
이하 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 1은, 본 발명의 일실시예에 따른 반도체 칩 패키지를 나타내는 도면이다. 도 1을 참조하면, 본 발명의 일실시예에 따른 반도체 칩 패키지(100)는, 반도체 기판(110), 제1 레이어(120) 및 제2 레이어(130)를 구비할 수 있다. 제1 레이어(120) 및 제2 레이어(130)는, 반도체 기판(110) 상부에 차례로 적층될 수 있다.
여기에서, 반도체 기판(110), 제1 레이어(120) 및 제2 레이어(130)는 다이(die) 또는 웨이퍼(wafer)일 수 있다. 즉, 반도체 기판(110), 제1 레이어(120) 및 제2 레이어(130)는, 다이 스택(die stack)의 형태로 적층되거나, 웨이퍼 스택(wafer stack)의 형태로 적층될 수 있다. 또한, 반도체 기판(110)은 웨이퍼이고, 제1 레이어(120) 및 제2 레이어(130)는 다이인 경우와 같이 웨이퍼 상에 다이를 적층하는 경우, 다이 대 웨이퍼(die to wafer)의 형태로 적층될 수도 있다.
반도체 기판(110)의 상부면에는 반도체 집적 회로(미도시) 및 전극 패드(114, 115)가 배치될 수 있고, 반도체 기판(110)의 하부면에는 솔더볼(113)이 배치될 수 있다. 반도체 기판(110)에 배치되는 반도체 집적 회로(미도시)는, 전극 패드(114, 115)를 통해 제1 레이어(120) 및 제2 레이어(130)와 전기적으로 연결될 수 있고, 도전성 범프(113)를 통해 외부와 전기적으로 연결될 수 있다. 도전성 범프(130)는 반도체 기판의 외부 터미널이 될 수 있고, 예컨대 솔더 볼을 포함할 수 있다. 반도체 기판(110)은 인쇄 회로 기판(PCB)을 포함할 수 있다.
제1 레이어(120)는, 반도체 기판(110)의 상부에 적층될 수 있다. 제1 레이어(120)는, 제1 입출력 회로(122)가 연결된 제1 관통 전극(127a) 및 제1 입출력 회로(122)가 연결되지 않은 제2 관통 전극(127b)을 구비할 수 있다. 여기에서, 제1 관통 전극(127a) 및 제2 관통 전극(127b)은 관통 실리콘 전극(Through Silicon Via, TSV)일 수 있다.
제2 레이어(130)는, 제1 레이어(120)의 상부에 적층될 수 있다. 제2 레이어(130)는, 제2 입출력 회로(132)가 연결된 제3 관통 전극(137a) 및 제2 입출력 회로(132)가 연결되지 않은 제4 관통 전극(137b)을 구비할 수 있다. 여기에서, 제3 관통 전극(137a) 및 제4 관통 전극(137b)은 관통 실리콘 전극(TSV)일 수 있다.
설명의 편의를 위하여, 도 1에는 제1 레이어(120) 및 제2 레이어(130)가 각각 두 개의 관통 전극들(127a 및 127b, 137a 및 137b)을 구비하고 있는 것으로 도시되어 있으나, 본 발명에 따른 반도체 칩 패키지는 이에 한정되지 않는다. 즉, 본 발명의 일실시예에 따른 반도체 칩 패키지(100)는, 수천 개 이상의 다수의 관통 전극들을 구비할 수 있다.
본 발명의 일실시예에 따른 반도체 칩 패키지(100)는, 복수 개의 레이어들(120, 130) 각각에 형성된 관통 전극들(127a, 127b, 137a, 137b)을 통하여 데이터 버스가 형성될 수 있고, 복수 개의 레이어들(120, 130) 각각에 형성되는 반도체 집적 회로(미도시)는 관통 전극들(127a, 127b, 137a, 137b)을 통하여 데이터를 입력받거나 데이터를 출력할 수 있다. 또한, 본 발명의 일실시예에 따른 반도체 칩 패키지(100)는, 각각의 레이어들(120, 130)을 자유롭게 접근(access)하기 위하여, 반도체 기판(110)과 각각의 레이어들(120, 130)은 점 대 점(point to point) 방식으로 연결될 수 있다. 복수 개의 관통 전극들은, 데이터 버스(data bus) 또는 커맨드/어드레스 버스(command/address bus)를 형성할 수 있다.
제1 입출력 회로(122) 및 제2 입출력 회로(132)는, 입력 버퍼(input buffer) 및 출력 드라이버(output driver) 등을 포함할 수 있다. 제1 입출력 회로(122)는, 제1 관통 전극(127a)을 통해 외부로부터 전달되는 신호를 제1 레이어(120)에 배치되는 반도체 집적 회로(미도시)로 전달하거나, 제1 레이어(120)에 배치되는 반도체 집적 회로(미도시)로부터 출력되는 신호를 제1 관통 전극(127a)을 통해 외부로 전달할 수 있다. 제2 입출력 회로(132)는, 제3 관통 전극(137a)을 통해 외부로부터 전달되는 신호를 제2 레이어(130)에 배치되는 반도체 집적 회로(미도시)로 전달하거나, 제2 레이어(130)에 배치되는 반도체 집적 회로(미도시)로부터 출력되는 신호를 제3 관통 전극(137a)을 통해 외부로 전달할 수 있다.
도 1을 참조하면, 제2 레이어(130)는 제1 레이어(120)와 동일한 레이어일 수 있고, 제1 레이어(120)를 수평으로 180°회전시킨 것일 수 있다. 즉, 도 1에 도시된 바와 같이, 본 발명의 일실시예에 따른 반도체 칩 패키지(100)는, 반도체 기판(110)의 상부에 제1 레이어(120)가 적층되고, 제2 레이어(130)는 수평으로 180°회전된 후 제1 레이어(120)의 상부에 적층될 수 있다. 따라서, 제1 레이어(120)의 제1 관통 전극(127a)은 제2 레이어(130)의 제4 관통 전극(137b)과 전기적으로 연결될 수 있고, 제1 레이어(120)의 제2 관통 전극(127b)은 제2 레이어(130)의 제3 관통 전극(137a)과 전기적으로 연결될 수 있다.
도 1을 참조하면, 본 발명의 일실시예에 따른 반도체 칩 패키지(100)는, 서로 연결된 제1 관통 전극(127a) 및 제4 관통 전극(137b) 중에서 제1 관통 전극(127a)에는 제1 입출력 회로(122)가 연결되지만, 제4 관통 전극(137b)에는 제2 입출력 회로(132)가 연결되지 않는다. 마찬가지로, 서로 연결된 제2 관통 전극(127b) 및 제3 관통 전극(137a) 중에서, 제3 관통 전극(137a)에는 제2 입출력 회로(132)가 연결되지만, 제2 관통 전극(127b)에는 제1 입출력 회로(122)가 연결되지 않는다. 제2 관통 전극(127b) 및 제4 관통 전극(137b)은 입력받은 데이터 및 커맨드/어드레스를 바이패스(bypass)시키는 관통 전극으로서, 레이어 간의 연결만을 위한 관통 실리콘 전극(TSV)일 수 있다.
결국, 서로 연결된 관통 전극들(127a 및 137b, 127b 및 137a) 중에서, 어느 하나의 관통 전극(127a, 137a)만 입출력 회로(122, 132)에 연결되고, 다른 하나의 관통 전극(127b, 137b)은 입출력 회로(122, 132)에 연결되지 않을 수 있다. 따라서, 본 발명의 일실시예에 따른 반도체 칩 패키지(100)는, 서로 연결된 관통 전극들 전체(127a 및 137b, 127b 및 137a)가 각 레이어(120, 130)의 입출력 회로(122, 132)와 연결되는 것이 아니라, 서로 연결된 관통 전극들 중 일부(127a, 137a)만이 각 레이어(120, 130)의 입출력 회로(122, 132)와 연결된다. 따라서, 본 발명의 일실시예에 따른 반도체 칩 패키지(100)는, 입출력 회로에 의한 기생 용량(parasitic capacitance)을 감소시켜, 관통 전극들(127a, 127b, 137a, 137b)에 의해 형성되는 데이터 버스의 전송 대역폭(bandwidth)을 증가시킬 수 있다.
도 2는, 본 발명의 다른 실시예에 따른 반도체 칩 패키지를 나타내는 도면이다. 도 2를 참조하면, 본 발명의 다른 실시예에 따른 반도체 칩 패키지(200)는, 반도체 기판(210), 제1 레이어(220) 및 제2 레이어(230)를 구비할 수 있다. 제1 레이어(220) 및 제2 레이어(230)는, 반도체 기판(210) 상부에 차례로 적층될 수 있다. 반도체 기판(210)에 관한 설명은, 도 1을 참조하여 상술한 바 있으므로, 여기에서는 자세한 설명을 생략한다.
제1 레이어(220)는, 반도체 기판(210)의 상부에 적층될 수 있다. 제1 레이어(220)는, 제1 입출력 회로(222)가 연결된 제1 관통 전극(227a) 및 제1 입출력 회로(222)가 연결되지 않은 제2 관통 전극(227b)을 구비할 수 있다. 여기에서, 제1 관통 전극(227a) 및 제2 관통 전극(227b)은 관통 실리콘 전극(Through Silicon Via, TSV)일 수 있다.
제2 레이어(230)는, 제1 레이어(220)의 상부에 적층될 수 있다. 제2 레이어(230)는, 제2 입출력 회로(232)가 연결된 제3 관통 전극(237a) 및 제2 입출력 회로(232)가 연결되지 않은 제4 관통 전극(237b)을 구비할 수 있다. 여기에서, 제3 관통 전극(237a) 및 제4 관통 전극(237b)은 관통 실리콘 전극(TSV)일 수 있다.
설명의 편의를 위하여, 도 2에는 제1 레이어(220) 및 제2 레이어(230)가 각각 두 개의 관통 전극들(227a 및 227b, 237a 및 237b)을 구비하고 있는 것으로 도시되어 있으나, 본 발명에 따른 반도체 칩 패키지는 이에 한정되지 않는다. 즉, 도 2에 도시된 본 발명의 다른 실시예에 따른 반도체 칩 패키지(200)는, 수천 개 이상의 다수의 관통 전극들을 구비할 수 있다.
본 발명의 다른 실시예에 따른 반도체 칩 패키지(200)는, 복수 개의 레이어들(220, 230) 각각에 형성된 관통 전극들(227a, 227b, 237a, 237b)을 통하여 데이터 버스가 형성될 수 있고, 복수 개의 레이어들(220, 230) 각각에 형성되는 반도체 집적 회로(미도시)는 관통 전극들(227a, 227b, 237a, 237b)을 통하여 데이터를 입력받거나 데이터를 출력할 수 있다. 또한, 본 발명의 다른 실시예에 따른 반도체 칩 패키지(200)는, 각각의 레이어들(220, 230)을 자유롭게 접근(access)하기 위하여, 반도체 기판(210)과 각각의 레이어(220, 230)는 점 대 점(point to point) 방식으로 연결될 수 있다.
제1 입출력 회로(222) 및 제2 입출력 회로(232)는, 입력 버퍼(input buffer) 및 출력 드라이버(output driver) 등을 포함할 수 있다. 제1 입출력 회로(222)는, 제1 관통 전극(227a)을 통해 외부로부터 전달되는 신호를 제1 레이어(220)에 배치되는 반도체 집적 회로(미도시)로 전달하거나, 제1 레이어(220)에 배치되는 반도체 집적 회로(미도시)로부터 출력되는 신호를 제1 관통 전극(227a)을 통해 외부로 전달할 수 있다. 제2 입출력 회로(232)는, 제3 관통 전극(237a)을 통해 외부로부터 전달되는 신호를 제2 레이어(230)에 배치되는 반도체 집적 회로(미도시)로 전달하거나, 제2 레이어(230)에 배치되는 반도체 집적 회로(미도시)로부터 출력되는 신호를 제3 관통 전극(237a)을 통해 외부로 전달할 수 있다.
도 2를 참조하면, 제2 레이어(230)는 제1 레이어(220)와 동일한 레이어일 수 있고, 제1 레이어(220)를 수평으로 플립(flip)시킨 것일 수 있다. 즉, 도 2에 도시된 바와 같이, 본 발명의 다른 실시예에 따른 반도체 칩 패키지(200)는, 반도체 기판(210)의 상부에 제1 레이어(220)가 적층되고, 제2 레이어(230)는 수평으로 플립(flip)된 후 제1 레이어(220)의 상부에 적층될 수 있다. 여기에서, 제2 레이어(230)를 수평으로 플립(flip)시킨다는 것은, 제2 레이어(230)에 구비되는 제2 입출력 회로(232)가 제1 레이어(220) 쪽을 향하도록 제2 레이어(230)를 수평으로 뒤집는 것을 의미할 수 있다.
즉, 도 2에 도시된 바와 같이, 제2 레이어(230)는 수평으로 뒤집힌 다음, 제1 레이어(220)의 상부에 적층되므로, 제1 레이어(220)의 제1 관통 전극(227a)은 제2 레이어(230)의 제4 관통 전극(237b)과 전기적으로 연결될 수 있고, 제1 레이어(220)의 제2 관통 전극(227b)은 제2 레이어(230)의 제3 관통 전극(237a)과 전기적으로 연결될 수 있다.
도 2를 참조하면, 본 발명의 다른 실시예에 따른 반도체 칩 패키지(200)는, 도 1에 도시된 본 발명의 일실시예에 따른 반도체 칩 패키지(100)와 유사하게, 서로 연결된 제1 관통 전극(227a) 및 제4 관통 전극(237b) 중에서 제1 관통 전극(227a)에는 제1 입출력 회로(222)가 연결되지만, 제4 관통 전극(237b)에는 제2 입출력 회로(232)가 연결되지 않는다. 마찬가지로, 서로 연결된 제2 관통 전극(227b) 및 제3 관통 전극(237a) 중에서 제3 관통 전극(237a)에는 제2 입출력 회로(232)가 연결되지만, 제2 관통 전극(227b)에는 제1 입출력 회로(222)가 연결되지 않는다. 제2 관통 전극(227b) 및 제4 관통 전극(237b)은 입력받은 데이터 및 커맨드/어드레스를 바이패스(bypass)시키는 관통 전극으로서, 레이어 간의 연결만을 위한 관통 실리콘 전극(TSV)일 수 있다.
따라서, 도 2에 도시된 본 발명의 다른 실시예에 따른 반도체 칩 패키지(200)도, 도 1에 도시된 본 발명의 일실시예에 따른 반도체 칩 패키지(100)와 유사하게, 서로 연결된 관통 전극들 전체(227a 및 237b, 227b 및 237a)가 각 레이어(220, 230)의 입출력 회로(222, 232)와 연결되는 것이 아니라, 서로 연결된 관통 전극들 중 일부(227a, 237a)만이 각 레이어(220, 230)의 입출력 회로(222, 232)와 연결된다. 따라서, 도 2에 도시된 본 발명의 다른 실시예에 따른 반도체 칩 패키지(200)는 입출력 회로에 의한 기생 용량(parasitic capacitance)을 감소시켜, 관통 전극들(227a, 227b, 237a, 237b)에 의해 형성되는 데이터 버스의 전송 대역폭(bandwidth)를 증가시킬 수 있다.
도 3은, 본 발명의 또 다른 실시예에 따른 반도체 칩 패키지를 나타내는 도면이다. 도 3을 참조하면, 상기 반도체 칩 패키지(300)는, 제1 레이어(310), 제2 레이어(320), 제3 레이어(330) 및 제4 레이어(340)를 구비할 수 있다. 상기 제1 레이어(310), 제2 레이어(320), 제3 레이어(330) 및 제4 레이어(340)는 반도체 기판(미도시) 상부에 차례로 적층될 수 있다.
여기에서, 반도체 기판(미도시) 및 제1 내지 제4 레이어(310 ~ 340)는 다이(die) 또는 웨이퍼(wafer)일 수 있다. 즉, 반도체 기판(미도시) 및 제1 내지 제4 레이어(310 ~ 340)는, 다이 스택(die stack)의 형태로 적층되거나, 웨이퍼 스택(wafer stack)의 형태로 적층될 수 있다. 또한, 반도체 기판(미도시)은 웨이퍼이고, 제1 내지 제4 레이어(310 ~ 340)는 다이인 경우와 같이 웨이퍼 상에 다이를 적층하는 경우, 다이 대 웨이퍼(die to wafer)의 형태로 적층될 수도 있다.
각각의 레이어들(310, 320, 330, 340)은, 적어도 하나의 입출력 회로(I/O circuit)를 구비할 수 있고, 복수 개의 관통 전극들을 구비할 수 있다. 일예로서, 제1 레이어(310)는, 입출력 회로(312) 및 제1 내지 제4 관통 전극(317a, 317b, 317c, 317d)을 구비할 수 있다. 도 3에 도시된 바와 같이, 제2 레이어(320), 제3 레이어(330) 및 제4 레이어(340)도 제1 레이어(310)와 유사하게 입출력 회로(322, 332, 343) 및 제1 내지 제4 관통 전극(327a, 327b, 327c, 327d, 337a, 337b, 337c, 337d, 347a, 347b, 347c, 347d)을 구비할 수 있다. 도 3에는, 각각의 레이어들(310, 320, 330, 340)이 하나의 입출력 회로 및 4개의 관통 전극들을 구비하고 있는 것으로 도시되어 있으나, 이는 예시적인 것으로서 복수 개의 입출력 회로 및 복수 개의 관통 전극들을 구비하는 것처럼 다양하게 변형하는 것이 가능함이 당업자에게 자명하다.
또한, 도 3에 도시된 제1 내지 제4 레이어들(310, 320, 330, 340)은 서로 일정 거리만큼 떨어져 있는 것으로 도시되어 있으나, 이는 설명의 편의를 위한 것으로서, 본 발명에 따른 반도체 칩 패키지(300)는, 도 1 및 도 2에 도시된 반도체 칩 패키지(100, 200)와 유사하게, 제1 내지 제4 레이어들(310, 320, 330, 340)이 차례로 적층될 수 있다. 또한, 도 3에 도시된 제1 내지 제4 레이어들(310, 320, 330, 340)은, 가로 및 세로의 길이가 동일한 정사각형 형태일 수 있다.
도 3을 참조하면, 제1 레이어(310)는, 제2 레이어(320)의 상부에 적층될 수 있다. 제1 레이어(310)는, 입출력 회로(312)가 연결된 제1 관통 전극(317a), 및 입출력 회로(312)가 연결되지 않은 제2 내지 제4 관통 전극(317b, 317c, 317d)을 구비할 수 있다. 여기에서, 제1 내지 제4 관통 전극(317a, 317b, 317c, 317d)은 관통 실리콘 전극(TSV)일 수 있다. 그리고, 제2 내지 제4 관통 전극(317b, 317c, 317d)은 입력받은 데이터 및 커맨드/어드레스를 바이패스(bypass)시키는 관통 전극으로서, 레이어 간의 연결만을 위한 관통 실리콘 전극(TSV)일 수 있다.
입출력 회로(312)는, 입력 버퍼(input buffer) 및 출력 드라이버(output driver) 등을 포함할 수 있다. 입출력 회로(312)는, 제1 관통 전극(317a)을 통해 외부로부터 전달되는 신호를 제1 레이어(310)에 배치되는 반도체 집적 회로(미도시)로 전달하거나, 제1 레이어(310)에 배치되는 반도체 집적 회로(미도시)로부터 출력되는 신호를 제1 관통 전극(317a)을 통해 외부로 전달할 수 있다.
도 3을 참조하면, 제2 내지 제4 레이어(320, 330, 340)는, 제1 레이어(310)와 동일한 레이어일 수 있다. 즉, 제2 내지 제4 레이어(320, 330, 340)는, 입출력 회로(322, 332, 342)가 연결된 제1 관통 전극(327a, 337a, 347a), 및 입출력 회로(322, 332, 342)가 연결되지 않은 제2 내지 제4 관통 전극(327b, 327c, 327d, 337b, 337c, 337d, 347b, 347c, 347d)을 구비할 수 있다. 여기에서, 제1 내지 제4 관통 전극(327a, 327b, 327c, 327d, 337a, 337b, 337c, 337d, 347a, 347b, 347c, 347d)은 관통 실리콘 전극(TSV)일 수 있다. 그리고, 제2 내지 제4 관통 전극(327b, 327c, 327d, 337b, 337c, 337d, 347b, 347c, 347d)은 레이어 간의 연결만을 위한 관통 실리콘 전극(TSV)으로서, 입력받은 데이터 및 커맨드/어드레스를 바이패스(bypass)시킬 수 있다.
도 3에 도시된 바와 같이, 제2 레이어(320)는, 제1 레이어(310)를 반시계 방향으로 90°회전시킨 것일 수 있다. 즉, 도 3에 도시된 반도체 칩 패키지(300)는, 제2 레이어(320)의 상부에 제1 레이어(310)가 적층되고, 제2 레이어(320)는 제1 레이어(310)를 반시계 방향으로 90°회전시킨 것이므로, 제1 레이어(310)의 제1 관통 전극(317a)은 제2 레이어(320)의 제4 관통 전극(327d)과 전기적으로 연결될 수 있다. 또한, 도 3에 도시된 바와 같이, 제1 레이어(310)의 제2 내지 제4 관통 전극(317b, 317c, 317d)은 제2 레이어(320)의 제1 내지 제3 관통 전극(327a, 327b, 327c)에 각각 전기적으로 연결될 수 있다.
또한 제3 레이어(330)는, 제1 레이어(310)를 반시계 방향(또는 시계 방향)으로 180°회전시킨 것일 수 있다. 따라서, 제3 레이어(330)는, 제2 레이어(320)를 반시계 방향으로 90°회전시킨 것일 수 있다.
즉, 도 3에 도시된 반도체 칩 패키지(300)는, 제3 레이어(330)의 상부에 제2 레이어(320)가 적층되고, 제3 레이어(330)는 제2 레이어(320)를 반시계 방향으로 90°회전시킨 것이므로, 제2 레이어(320)의 제1 관통 전극(327a)은 제3 레이어(330)의 제4 관통 전극(337d)과 전기적으로 연결될 수 있다. 또한, 도 3에 도시된 바와 같이, 제2 레이어(320)의 제2 내지 제4 관통 전극(327b, 327c, 327d)은 제3 레이어(330)의 제1 내지 제3 관통 전극(337a, 337b, 337c)에 각각 전기적으로 연결될 수 있다.
제4 레이어(340)는, 제1 레이어(310)를 반시계 방향으로 270°회전시킨 것일 수 있다. 따라서, 제4 레이어(340)는, 제3 레이어(330)를 반시계 방향으로 90°회전시킨 것일 수 있다.
즉, 도 3에 도시된 반도체 칩 패키지(300)는, 제4 레이어(340)의 상부에 제3 레이어(330)가 적층되고, 제4 레이어(340)는 제3 레이어(330)를 반시계 방향으로 90°회전시킨 것이므로, 제3 레이어(330)의 제1 관통 전극(337a)은 제4 레이어(340)의 제4 관통 전극(347d)과 전기적으로 연결될 수 있다. 또한, 도 3에 도시된 바와 같이, 제3 레이어(330)의 제2 내지 제4 관통 전극(337b, 337c, 337d)은 제4 레이어(340)의 제1 내지 제3 관통 전극(347a, 347b, 347c)에 각각 전기적으로 연결될 수 있다.
정리하면, 도 3에 도시된 본 발명의 또 다른 실시예에 따른 반도체 칩 패키지(300)는, 각각의 레이어들(310, 320, 330, 340)에 구비된 4개의 관통 전극들 중에서 1개에만 입출력 회로(312, 322, 332, 342)가 연결되고, 각각의 레이어들(310, 320, 330, 340)은 방향(orientation)을 회전시키면서 차례로 적층될 수 있다.
이에 따라, 서로 연결된 4개의 관통 전극들 중에서 1개에만 입출력 회로(312, 322, 332, 342)가 연결될 수 있다. 예를 들면, 도 3에 도시된 바와 같이, 제1 레이어(310)의 제1 관통 전극(317a), 제2 레이어(320)의 제4 관통 전극(327d), 제3 레이어(330)의 제3 관통 전극(337c) 및 제4 레이어(340)의 제2 관통 전극(347b)이 서로 연결될 수 있는데, 이 중에서 제1 레이어(310)의 제1 관통 전극(317a)은 입출력 회로(312)에 연결되고, 제2 레이어(320)의 제4 관통 전극(327d), 제3 레이어(330)의 제3 관통 전극(337c) 및 제4 레이어(340)의 제2 관통 전극(347b)은 입출력 회로(322, 332, 342)와 연결되지 않을 수 있다. 이와 유사하게, 서로 연결된 다른 관통 전극들도, 서로 연결된 4개의 관통 전극들 중에서 1개에만 입출력 회로(312, 322, 332, 342)가 연결될 수 있다.
여기에서, 서로 연결된 4개의 관통 전극들이 하나의 연결 경로를 형성한다고 하면, 각각의 연결 경로는 반도체 기판(미도시)과 복수 개의 레이어들(310, 320, 330, 340)을 전기적으로 연결시킬 수 있다. 도 3에 도시된 바와 같이, 각각의 연결 경로는 복수 개의 레이어들(310, 320, 330, 340) 중에서 대응되는 어느 하나의 레이어에 구비된 입출력 회로(312, 322, 332, 342)와 전기적으로 연결될 수 있다. 따라서, 각각의 연결 경로에 연결된 레이어의 수보다 적은 수의 입출력 회로가 각각의 연결 경로에 전기적으로 연결될 수 있다.
따라서, 본 발명의 또 다른 실시예에 따른 반도체 칩 패키지(300)는, 서로 연결된 관통 전극들 전체가 각 레이어(310, 320, 330, 340)의 입출력 회로(312, 322, 332, 342)와 연결되는 것이 아니라, 서로 연결된 관통 전극들 중 일부(317a, 327a, 337a, 347a)만이 각 레이어(310, 320, 330, 340)의 입출력 회로(312, 322, 332, 342)와 연결된다.
종래의 반도체 칩 패키지는, 적층된 레이어들이 몇 층에 적층되어도 사용할 수 있도록, 각각의 레이어들에 구비되는 관통 전극들 모두가 입출력 회로를 구비하고 있어야 한다. 그러나, 도 3에 도시된 본 발명에 따른 반도체 칩 패키지(300)는, 상술한 바와 같이, 서로 연결된 4개의 관통 전극들 중에서 1개에만 입출력 회로(312, 322, 332, 342)가 연결될 수 있다. 따라서, 종래의 반도체 칩 패키지에 비하여, 서로 연결된 4개의 관통 전극들에 연결된 입출력 회로의 수를 1/4로 감소시킬 수 있다. 그러므로, 본 발명의 또 다른 실시예에 따른 반도체 칩 패키지(300)는, 입출력 회로에 의한 기생 용량(parasitic capacitance)을 감소시켜, 관통 전극들에 의해 형성되는 데이터 버스의 전송 대역폭(bandwidth)을 증가시킬 수 있다. 또한, 종래의 반도체 칩 패키지에 비하여, 각각의 레이어에 구비되는 입출력 회로의 수를 감소시킬 수 있다.
한편, 도 3에 도시된 반도체 칩 패키지(300)는, 제2 레이어(320)는 제1 레이어(310)를 반시계 방향으로 90°회전시키고, 제3 레이어(330)는 제1 레이어(310)를 반시계 방향(또는 시계 방향)으로 180°회전시키고, 제4 레이어(340)는 제1 레이어(310)를 반시계 방향으로 270°회전시킨 것으로 도시되어 있으나, 본 발명의 또 다른 실시예에 따른 반도체 칩 패키지(300)에서, 제1 내지 제4 레이어(310, 320, 330, 340)의 적층 방향(orientation)은 이에 한정되지 않고 이로부터 다양한 변형이 가능하다. 예를 들면, 본 발명의 또 다른 실시예에 따른 반도체 칩 패키지(300)는, 제2 레이어(320)는 제1 레이어(310)를 제1 레이어(310)를 반시계 방향으로 270°회전시키고, 제3 레이어(330)는, 제1 레이어(310)를 반시계 방향(또는 시계 방향)으로 180°회전시키고, 제4 레이어(340)는, 제1 레이어(310)를 반시계 방향으로 90°회전시킨 것일 수도 있다.
또한, 도 3에 도시된 반도체 칩 패키지(300)는, 위쪽에서부터 제1 레이어(310), 제2 레이어(320), 제3 레이어(330) 및 제4 레이어(340)의 순으로 레이어들(310, 320, 330, 340)이 적층되어 있으나, 제1 내지 제4 레이어(310, 320, 330, 340)의 적층 순서는 이에 한정되지 않고 이로부터 다양한 변형이 가능하다. 예를 들면, 본 발명의 또 다른 실시예에 따른 반도체 칩 패키지(300)는, 위쪽에서부터 제1 레이어(310), 제3 레이어(330), 제2 레이어(320) 및 제4 레이어(340)의 순으로 레이어들(310, 320, 330, 340)이 적층될 수도 있다.
또한, 도 3에 도시된 반도체 칩 패키지(300)는, 각각의 레이어들(310, 320, 330, 340)은 하나의 입출력 회로(312, 322, 332, 342)를 구비하고, 각각의 레이어들(310, 320, 330, 340)에 구비되는 관통 전극들 중에서 제1 관통 전극(317a, 327a, 337a, 347a)만 대응되는 입출력 회로(312, 322, 332, 342)와 연결되는 것으로 도시되어 있으나, 본 발명에 따른 반도체 칩 패키지(300)는 이에 한정되지 않는다. 즉, 본 발명에 따른 반도체 칩 패키지(300)는, 각각의 레이어들(310, 320, 330, 340)이 복수 개의 입출력 회로를 구비할 수 있고, 각각의 레이어들(310, 320, 330, 340)에 구비되는 관통 전극들 중에서 복수 개의 관통 전극들이 대응되는 입출력 회로에 연결될 수 있다.
일예로서, 도 3에서, 각각의 레이어들(310, 320, 330, 340)은 입출력 회로를 2개 구비할 수 있고, 제1 관통 전극(317a, 327a, 337a, 347a) 및 제2 관통 전극(317b, 327b, 337b, 347b)이 각각의 입출력 회로에 연결될 수도 있다. 이 경우, 서로 연결된 4개의 관통 전극들 중에서 2개의 관통 전극들이 대응되는 입출력 회로와 각각 연결되기 때문에, 종래의 반도체 칩 패키지에 비하여, 서로 연결된 4개의 관통 전극들에 연결된 입출력 회로의 수를 1/2로 감소시킬 수 있다.
도 4는, 본 발명의 또 다른 실시예에 따른 반도체 칩 패키지를 나타내는 도면이다. 도 4를 참조하면, 상기 반도체 칩 패키지(400)는, 제1 레이어(410), 제2 레이어(420), 제3 레이어(430) 및 제4 레이어(440)를 구비할 수 있다. 도 3과 유사하게, 상기 제1 레이어(410), 제2 레이어(420), 제3 레이어(430) 및 제4 레이어(440)는 반도체 기판(미도시) 상부에 차례로 적층될 수 있다.
도 3에 도시된 반도체 패키지(300)와 유사하게, 반도체 기판(미도시) 및 제1 내지 제4 레이어(410 ~ 440)는 다이(die) 또는 웨이퍼(wafer)일 수 있다. 즉, 반도체 기판(미도시) 및 제1 내지 제4 레이어(410 ~ 440)는, 다이 스택(die stack)의 형태로 적층되거나, 웨이퍼 스택(wafer stack)의 형태로 적층될 수 있다. 또한, 반도체 기판(미도시)은 웨이퍼이고, 제1 내지 제4 레이어(410 ~ 440)는 다이인 경우와 같이 웨이퍼 상에 다이를 적층하는 경우, 다이 대 웨이퍼(die to wafer)의 형태로 적층될 수도 있다.
도 3에 도시된 반도체 칩 패키지(300)와 유사하게, 도 4에 도시된 본 발명의 또 다른 실시예에 따른 반도체 칩 패키지(400)는, 각각의 레이어들(410, 420, 430, 440)이, 적어도 하나의 입출력 회로(I/O circuit)를 구비할 수 있고, 복수 개의 관통 전극들을 구비할 수 있다. 도 4에는, 각각의 레이어들(410, 420, 430, 440)이 하나의 입출력 회로 및 4개의 관통 전극들을 구비하고 있는 것으로 도시되어 있으나, 이는 예시적인 것으로서 복수 개의 입출력 회로 및 복수 개의 관통 전극들을 구비하는 것처럼 다양하게 변형하는 것이 가능함이 당업자에게 자명하다.
또한, 도 4에 도시된 제1 내지 제4 레이어들(410, 420, 430, 440)은 서로 일정 거리만큼 떨어져 있는 것으로 도시되어 있으나, 이는 설명의 편의를 위한 것으로서, 본 발명에 따른 반도체 칩 패키지(400)는, 도 1 및 도 2에 도시된 반도체 칩 패키지(100, 200)와 유사하게, 제1 내지 제4 레이어들(410, 420, 430, 440)이 차례로 적층될 수 있다.
도 4를 참조하면, 제1 레이어(410)는, 제2 레이어(420)의 상부에 적층될 수 있다. 제1 레이어(410)는, 입출력 회로(412)가 연결된 제1 관통 전극(417a), 및 입출력 회로(412)가 연결되지 않은 제2 내지 제4 관통 전극(417b, 417c, 417d)을 구비할 수 있다. 여기에서, 제1 내지 제4 관통 전극(417a, 417b, 417c, 417d)은 관통 실리콘 전극(TSV)일 수 있다. 그리고, 제2 내지 제4 관통 전극(417b, 417c, 417d)은 레이어 간의 연결만을 위한 관통 실리콘 전극(TSV)으로서, 입력받은 데이터 및 커맨드/어드레스를 바이패스(bypass)시킬 수 있다.
입출력 회로(412)는, 입력 버퍼(input buffer) 및 출력 드라이버(output driver) 등을 포함할 수 있다. 입출력 회로(412)는, 제1 관통 전극(417a)을 통해 외부로부터 전달되는 신호를 제1 레이어(410)에 배치되는 반도체 집적 회로(미도시)로 전달하거나, 제1 레이어(410)에 배치되는 반도체 집적 회로(미도시)로부터 출력되는 신호를 제1 관통 전극(417a)을 통해 외부로 전달할 수 있다.
도 4를 참조하면, 제2 내지 제4 레이어(420, 430, 440)는, 제1 레이어(410)와 동일한 레이어일 수 있다. 즉, 제2 내지 제4 레이어(420, 430, 440)는, 입출력 회로(422, 432, 442)가 연결된 제1 관통 전극(427a, 437a, 447a), 및 입출력 회로(422, 432, 442)가 연결되지 않은 제2 내지 제4 관통 전극(427b, 427c, 427d, 437b, 437c, 437d, 447b, 447c, 447d)을 구비할 수 있다. 여기에서, 제1 내지 제4 관통 전극(427a, 427b, 427c, 427d, 437a, 437b, 437c, 437d, 447a, 447b, 447c, 447d)은 관통 실리콘 전극(TSV)일 수 있다. 그리고, 제2 내지 제4 관통 전극(427b, 427c, 427d, 437b, 437c, 437d, 447b, 447c, 447d)은 레이어 간의 연결만을 위한 관통 실리콘 전극(TSV)으로서, 입력받은 데이터 및 커맨드/어드레스를 바이패스(bypass)시킬 수 있다.
도 4에 도시된 바와 같이, 제2 레이어(420)는, 제1 레이어(410)를 X축을 기준으로 플립(flip)시킨 것일 수 있다. 즉, 본 발명의 또 다른 실시예에 따른 반도체 칩 패키지(400)는, 제2 레이어(420)의 상부에 제1 레이어(410)가 적층되고, 제2 레이어(420)는 제1 레이어(410)를 X축을 기준으로 플립(flip)시킨 것이므로, 제1 레이어(410)의 제1 관통 전극(417a)은 제2 레이어(420)의 제2 관통 전극(427b)과 전기적으로 연결될 수 있다. 또한, 도 4에 도시된 바와 같이, 제1 레이어(410)의 제2 내지 제4 관통 전극(417b, 417c, 417d)은 제2 레이어(420)의 제1 관통 전극(427a), 제4 관통 전극(427d) 및 제3 관통 전극(427c)에 각각 전기적으로 연결될 수 있다. 여기에서, 제1 레이어(410)를 X축을 기준으로 플립(flip)시킨다는 것은, 제1 레이어(410)를 X축을 중심축으로 하여 180°회전시켜, 제1 레이어(410)를 뒤집는 것을 의미할 수 있다.
또한 제3 레이어(430)는, 제1 레이어(410)를 반시계 방향(또는 시계 방향)으로 180°회전시킨 것일 수 있다. 즉, 도 4에 도시된 반도체 칩 패키지(400)는, 제3 레이어(430)의 상부에 제2 레이어(420)가 적층되고, 제2 레이어(420)의 제1 관통 전극(427a)은 제3 레이어(430)의 제4 관통 전극(437d)과 전기적으로 연결될 수 있다. 또한, 도 4에 도시된 바와 같이, 제2 레이어(420)의 제2 내지 제4 관통 전극(427b, 427c, 427d)은 제3 레이어(430)의 제3 내지 제1 관통 전극(437c, 437b, 437a)에 각각 전기적으로 연결될 수 있다.
제4 레이어(440)는, 제1 레이어(410)를 Y축을 기준으로 플립(flip)시킨 것일 수 있다. 즉, 도 4에 도시된 반도체 칩 패키지(400)는, 제4 레이어(440)의 상부에 제3 레이어(430)가 적층되고, 제3 레이어(430)의 제1 관통 전극(437a)은 제4 레이어(440)의 제2 관통 전극(447b)과 전기적으로 연결될 수 있다. 또한, 도 4에 도시된 바와 같이, 제3 레이어(430)의 제2 내지 제4 관통 전극(437b, 437c, 437d)은 제4 레이어(440)의 제1 관통 전극(447a), 제4 관통 전극(447d) 및 제3 관통 전극(447c)에 각각 전기적으로 연결될 수 있다. 여기에서, 제1 레이어(410)를 Y축을 기준으로 플립(flip)시킨다는 것은, 제1 레이어(410)를 Y축을 중심축으로 하여 180°회전시켜, 제1 레이어(410)를 뒤집는 것을 의미할 수 있다. 도 4에 도시된 바와 같이, X축과 Y축은 서로 직교할 수 있다.
정리하면, 도 4에 도시된 본 발명의 또 다른 실시예에 따른 반도체 칩 패키지(400)는, 도 3에 도시된 본 발명의 또 다른 실시예에 따른 반도체 칩 패키지(300)와는 달리, 제2 레이어(420)는 제1 레이어(410)를 X축을 기준으로 플립(flip)시킨 것이고, 제4 레이어(440)는 제1 레이어(410)를 Y축을 기준으로 플립(flip)시킨 것일 수 있다.
그러나, 상기와 같은 차이점에도 불구하고, 도 4에 도시된 본 발명의 또 다른 실시예에 따른 반도체 칩 패키지(400)는, 도 3에 도시된 본 발명의 또 다른 실시예에 따른 반도체 칩 패키지(300)와 유사하게, 서로 연결된 4개의 관통 전극들 중에서 1개에만 입출력 회로(412, 422, 432, 442)가 연결될 수 있다.
예를 들면, 도 4에 도시된 바와 같이, 제1 레이어(410)의 제1 관통 전극(417a), 제2 레이어(420)의 제2 관통 전극(427b), 제3 레이어(430)의 제3 관통 전극(437c) 및 제4 레이어(440)의 제4 관통 전극(447d)이 서로 연결될 수 있는데, 이 중에서 제1 레이어(410)의 제1 관통 전극(417a)은 입출력 회로(412)에 연결되고, 제2 레이어(420)의 제2 관통 전극(427b), 제3 레이어(430)의 제3 관통 전극(437c) 및 제4 레이어(440)의 제4 관통 전극(447d)은 입출력 회로(422, 432, 442)와 연결되지 않을 수 있다. 이와 유사하게, 서로 연결된 다른 관통 전극들도, 서로 연결된 4개의 관통 전극들 중에서 1개에만 입출력 회로(412, 422, 432, 442)가 연결될 수 있다.
여기에서, 서로 연결된 4개의 관통 전극들이 하나의 연결 경로를 형성한다고 하면, 각각의 연결 경로는 반도체 기판(미도시)과 복수 개의 레이어들(410, 420, 430, 440)을 전기적으로 연결시킬 수 있다. 도 4에 도시된 바와 같이, 각각의 연결 경로는 복수 개의 레이어들(410, 420, 430, 440) 중에서 대응되는 어느 하나의 레이어에 구비된 입출력 회로(412, 422, 432, 442)와 전기적으로 연결될 수 있다. 따라서, 각각의 연결 경로에 연결된 레이어의 수보다 적은 수의 입출력 회로가 각각의 연결 경로에 전기적으로 연결될 수 있다.
따라서, 본 발명의 또 다른 실시예에 따른 반도체 칩 패키지(400)는, 도 3에 도시된 본 발명의 또 다른 실시예에 따른 반도체 칩 패키지(300)와 유사하게, 서로 연결된 관통 전극들 전체가 각 레이어(410, 420, 430, 440)의 입출력 회로(412, 422, 432, 442)와 연결되는 것이 아니라, 서로 연결된 관통 전극들 중 일부(417a, 427a, 437a, 447a)만이 각 레이어(410, 420, 430, 440)의 입출력 회로(412, 422, 432, 442)와 연결된다.
그러므로, 본 발명의 또 다른 실시예에 따른 반도체 칩 패키지(400)는, 종래의 반도체 칩 패키지에 비하여, 서로 연결된 4개의 관통 전극들에 연결된 입출력 회로의 수를 1/4로 감소시킬 수 있다. 따라서, 본 발명의 또 다른 실시예에 따른 반도체 칩 패키지(400)는 입출력 회로에 의한 기생 용량(parasitic capacitance)을 감소시켜, 관통 전극들에 의해 형성되는 데이터 버스의 전송 대역폭(bandwidth)을 증가시킬 수 있다. 또한, 종래의 반도체 칩 패키지에 비하여, 각각의 레이어에 구비되는 입출력 회로의 수를 감소시킬 수 있다.
한편, 도 4에 도시된 반도체 칩 패키지(400)는, 제2 레이어(420)는 제1 레이어(410)를 X축을 기준으로 플립(flip)시키고, 제3 레이어(430)는 제1 레이어(410)를 반시계 방향(또는 시계 방향)으로 180°회전시키고, 제4 레이어(440)는 제1 레이어(410)를 Y축을 기준으로 플립(flip)시킨 것으로 도시되어 있으나, 본 발명의 또 다른 실시예에 따른 반도체 칩 패키지(400)에서, 제1 내지 제4 레이어(410, 420, 430, 440)의 적층 방법은 이에 한정되지 않고 이로부터 다양한 변형이 가능하다. 예를 들면, 본 발명의 또 다른 실시예에 따른 반도체 칩 패키지(400)는, 제2 레이어(420)는 제1 레이어(410)를 Y축을 기준으로 플립(flip)시키고, 제3 레이어(430)는 제1 레이어(410)를 반시계 방향(또는 시계 방향)으로 180°회전시키고, 제4 레이어(440)는 제1 레이어(410)를 X축을 기준으로 플립(flip)시킨 것일 수도 있다.
또한, 본 발명의 또 다른 실시예에 따른 반도체 칩 패키지(400)는, 제2 레이어(420)는 제1 레이어(410)를 반시계 방향으로 90°회전시키고, 제3 레이어(430)는 제1 레이어(410)를 반시계 방향(또는 시계 방향)으로 180°회전시키고, 제4 레이어(440)는 제1 레이어(410)를 Y축을 기준으로 플립(flip)시킨 것과 같이, 도 3에 도시된 본 발명의 또 다른 실시예에 따른 반도체 칩 패키지(300)와 조합될 수도 있다. 이와 유사하게, 도 3에 도시된 본 발명의 또 다른 실시예에 따른 반도체 칩 패키지(300)도 도 4에 도시된 본 발명의 또 다른 실시예에 따른 반도체 칩 패키지(400)와 조합될 수 있다.
또한, 도 4에 도시된 반도체 칩 패키지(400)는, 위쪽에서부터 제1 레이어(410), 제2 레이어(420), 제3 레이어(430) 및 제4 레이어(440)의 순으로 레이어들(410, 420, 430, 440)이 적층되어 있으나, 제1 내지 제4 레이어(410, 420, 430, 440)의 적층 순서는 이에 한정되지 않고 이로부터 다양한 변형이 가능하다. 예를 들면, 본 발명의 또 다른 실시예에 따른 반도체 칩 패키지(400)는, 위쪽에서부터 제1 레이어(410), 제3 레이어(430), 제2 레이어(420) 및 제4 레이어(440)의 순으로 레이어들(410, 420, 430, 440)이 적층될 수도 있다.
또한, 도 4에 도시된 반도체 칩 패키지(400)는, 각각의 레이어들(410, 420, 430, 440)은 하나의 입출력 회로(412, 422, 432, 442)를 구비하고, 각각의 레이어들(410, 420, 430, 440)에 구비되는 관통 전극들 중에서 제1 관통 전극(417a, 427a, 437a, 447a)만 대응되는 입출력 회로(412, 422, 432, 442)와 연결되는 것으로 도시되어 있으나, 본 발명에 따른 반도체 칩 패키지(400)는 이에 한정되지 않는다. 즉, 본 발명에 따른 반도체 칩 패키지(400)는, 각각의 레이어들(410, 420, 430, 440)이 복수 개의 입출력 회로를 구비할 수 있고, 각각의 레이어들(410, 420, 430, 440)에 구비되는 관통 전극들 중에서 복수 개의 관통 전극들이 대응되는 입출력 회로에 연결될 수 있다.
일예로서, 도 4에서, 각각의 레이어들(410, 420, 430, 440)은 입출력 회로를 2개 구비할 수 있고, 제1 관통 전극(417a, 427a, 437a, 447a) 및 제2 관통 전극(417b, 427b, 437b, 447b)이 각각의 입출력 회로에 연결될 수도 있다. 이 경우, 서로 연결된 4개의 관통 전극들 중에서 2개의 관통 전극들이 대응되는 입출력 회로와 각각 연결되기 때문에, 종래의 반도체 칩 패키지에 비하여, 서로 연결된 4개의 관통 전극들에 연결된 입출력 회로의 수를 1/2로 감소시킬 수 있다.
도 5는, 본 발명의 또 다른 실시예에 따른 반도체 칩 패키지를 나타내는 도면이다. 도 5를 참조하면, 상기 반도체 칩 패키지(500)는, 제1 레이어(510), 제2 레이어(520), 제3 레이어(530) 및 제4 레이어(540)를 구비할 수 있다. 도 3 및 도 4와 유사하게, 상기 제1 레이어(510), 제2 레이어(520), 제3 레이어(530) 및 제4 레이어(540)는 반도체 기판(미도시) 상부에 차례로 적층될 수 있다.
도 4에 도시된 반도체 패키지(400)와 유사하게, 반도체 기판(미도시) 및 제1 내지 제4 레이어(510 ~ 540)는 다이(die) 또는 웨이퍼(wafer)일 수 있다. 즉, 반도체 기판(미도시) 및 제1 내지 제4 레이어(510 ~ 540)는, 다이 스택(die stack)의 형태로 적층되거나, 웨이퍼 스택(wafer stack)의 형태로 적층될 수 있다. 또한, 반도체 기판(미도시)은 웨이퍼이고, 제1 내지 제4 레이어(510 ~ 540)는 다이인 경우와 같이 웨이퍼 상에 다이를 적층하는 경우, 다이 대 웨이퍼(die to wafer)의 형태로 적층될 수도 있다.
도 4에 도시된 반도체 칩 패키지(400)와 유사하게, 도 5에 도시된 본 발명의 또 다른 실시예에 따른 반도체 칩 패키지(500)는, 각각의 레이어들(510, 520, 530, 540)이, 적어도 하나의 입출력 회로(I/O circuit)를 구비할 수 있고, 복수 개의 관통 전극들을 구비할 수 있다. 도 5에는, 각각의 레이어들(510, 520, 530, 540)이 2개의 입출력 회로 및 8개의 관통 전극들을 구비하고 있는 것으로 도시되어 있으나, 이는 예시적인 것으로서 복수 개의 입출력 회로 및 복수 개의 관통 전극들을 구비하는 것처럼 다양하게 변형하는 것이 가능함이 당업자에게 자명하다.
또한, 도 5에 도시된 제1 내지 제4 레이어들(510, 520, 530, 540)은 서로 일정 거리만큼 떨어져 있는 것으로 도시되어 있으나, 이는 설명의 편의를 위한 것으로서, 본 발명에 따른 반도체 칩 패키지(500)는, 도 1 및 도 2에 도시된 반도체 칩 패키지(100, 200)와 유사하게, 제1 내지 제4 레이어들(510, 520, 530, 540)이 차례로 적층될 수 있다.
도 5를 참조하면, 제1 레이어(510)는, 제2 레이어(520)의 상부에 적층될 수 있다. 제1 레이어(510)는, 제1 입출력 회로(512)가 연결된 제1 관통 전극(517a) 및 제2 입출력 회로(514)가 연결된 제5 관통 전극(517e)을 구비할 수 있다. 또한, 제1 레이어(510)는, 입출력 회로(512, 514)가 연결되지 않은 제2 내지 제4 관통 전극(517b, 517c, 517d) 및 제6 내지 제8 관통 전극(517f, 517g, 517h)을 구비할 수 있다. 여기에서, 제1 내지 제8 관통 전극(517a ~ 517h)은 관통 실리콘 전극(TSV)일 수 있다. 그리고, 제2 내지 제4 관통 전극(517b, 517c, 517d) 및 제6 내지 제8 관통 전극(517f, 517g, 517h)은 레이어 간의 연결만을 위한 관통 실리콘 전극(TSV)으로서, 입력받은 데이터 및 커맨드/어드레스를 바이패스(bypass)시킬 수 있다.
입출력 회로(512, 514)는, 입력 버퍼(input buffer) 및 출력 드라이버(output driver) 등을 포함할 수 있다. 입출력 회로(512, 514)에 관한 설명은 도 1 내지 도 4를 참조하여 상술하였으므로, 여기에서는 자세한 설명을 생략한다.
도 5를 참조하면, 제2 내지 제4 레이어(520, 530, 540)는, 제1 레이어(510)와 동일한 레이어일 수 있다. 즉, 제2 내지 제4 레이어(520, 530, 540)는, 제1 입출력 회로(522, 532, 542)가 연결된 제1 관통 전극(527a, 537a, 547a) 및 제2 입출력 회로(524, 534, 544)가 연결된 제5 관통 전극(527e, 537e, 547e)을 구비할 수 있다. 또한, 제2 내지 제4 레이어(520, 530, 540)에 구비되는 제2 내지 제4 관통 전극(527b, 527c, 527d, 537b, 537c, 537d, 547b, 547c, 547d) 및 제6 내지 제8 관통 전극(527f, 527g, 527h, 537f, 537g, 537h, 547f, 547g, 547h)에는 입출력 회로(522, 524, 532, 534, 542, 544)가 연결되지 않을 수 있다. 여기에서, 도 5에 도시된 관통 전극들은 관통 실리콘 전극(TSV)일 수 있다. 그리고, 제2 내지 제4 관통 전극(527b, 527c, 527d, 537b, 537c, 537d, 547b, 547c, 547d) 및 제6 내지 제8 관통 전극(527f, 527g, 527h, 537f, 537g, 537h, 547f, 547g, 547h)은 레이어 간의 연결만을 위한 관통 실리콘 전극(TSV)으로서, 입력받은 데이터 및 커맨드/어드레스를 바이패스(bypass)시킬 수 있다.
도 5에 도시된 바와 같이, 제2 레이어(520)는, 제1 레이어(510)를 X축을 기준으로 플립(flip)시킨 것일 수 있다. 또한 제3 레이어(530)는, 제1 레이어(510)를 반시계 방향(또는 시계 방향)으로 180°회전시킨 것일 수 있다. 그리고, 제4 레이어(540)는, 제1 레이어(510)를 Y축을 기준으로 플립(flip)시킨 것일 수 있다. 여기에서, 제1 레이어(510)를 X축 또는 Y축을 기준으로 플립(flip)시킨다는 것은, 제1 레이어(510)를 X축 또는 Y축을 중심축으로 하여 180° 회전시켜, 제1 레이어(510)를 뒤집는 것을 의미할 수 있다. 도 5에 도시된 바와 같이, X축과 Y축은 서로 직교할 수 있다.
정리하면, 도 5에 도시된 본 발명의 또 다른 실시예에 따른 반도체 칩 패키지(500)는, 도 4에 도시된 본 발명의 또 다른 실시예에 따른 반도체 칩 패키지(400)와 유사하게, 제2 레이어(520)는 제1 레이어(510)를 X축을 기준으로 플립(flip)시킨 것이고, 제4 레이어(540)는 제1 레이어(510)를 Y축을 기준으로 플립(flip)시킨 것일 수 있다.
따라서, 도 5에 도시된 본 발명의 또 다른 실시예에 따른 반도체 칩 패키지(500)는, 도 4에 도시된 본 발명의 또 다른 실시예에 따른 반도체 칩 패키지(400)와 유사하게, 서로 연결된 4개의 관통 전극들 중에서 1개에만 입출력 회로(512, 514, 522, 524, 532, 534, 542, 544)가 연결될 수 있다. 도 5에 도시된 각 관통 전극들의 연결 상태는, 도 4를 참조하여 상술한 내용과 유사하므로, 여기에서는 자세한 설명을 생략한다.
여기에서, 서로 연결된 4개의 관통 전극들이 하나의 연결 경로를 형성한다고 하면, 각각의 연결 경로는 반도체 기판(미도시)과 복수 개의 레이어들(510, 520, 530, 540)을 전기적으로 연결시킬 수 있다. 도 5에 도시된 바와 같이, 각각의 연결 경로는 복수 개의 레이어들(510, 520, 530, 540) 중에서 대응되는 어느 하나의 레이어에 구비된 입출력 회로(512, 514, 522, 524, 532, 534, 542, 544)와 전기적으로 연결될 수 있다. 따라서, 각각의 연결 경로에 연결된 레이어의 수보다 적은 수의 입출력 회로가 각각의 연결 경로에 전기적으로 연결될 수 있다.
따라서, 본 발명의 또 다른 실시예에 따른 반도체 칩 패키지(500)는, 서로 연결된 관통 전극들 전체가 각 레이어(510, 520, 530, 540)의 입출력 회로(512, 514, 522, 524, 532, 534, 542, 544)와 연결되는 것이 아니라, 서로 연결된 관통 전극들 중 일부(517a, 517e, 527a, 527e, 537a, 537e, 547a, 547e)만이 각 레이어(510, 520, 530, 540)의 입출력 회로(512, 514, 522, 524, 532, 534, 542, 544)와 연결된다.
따라서, 본 발명의 또 다른 실시예에 따른 반도체 칩 패키지(500)는, 종래의 반도체 칩 패키지에 비하여, 서로 연결된 4개의 관통 전극들에 연결된 입출력 회로의 수를 1/4로 감소시킬 수 있다. 그러므로, 본 발명의 또 다른 실시예에 따른 반도체 칩 패키지(500)는 입출력 회로에 의한 기생 용량(parasitic capacitance)을 감소시켜, 관통 전극들에 의해 형성되는 데이터 버스의 전송 대역폭(bandwidth)을 증가시킬 수 있다. 또한, 종래의 반도체 칩 패키지에 비하여, 각각의 레이어에 구비되는 입출력 회로의 수를 감소시킬 수 있다.
한편, 도 5에 도시된 반도체 칩 패키지(500)는, 제2 레이어(520)는 제1 레이어(510)를 X축을 기준으로 플립(flip)시키고, 제3 레이어(530)는 제1 레이어(510)를 반시계 방향(또는 시계 방향)으로 180°회전시키고, 제4 레이어(540)는 제1 레이어(510)를 Y축을 기준으로 플립(flip)시킨 것으로 도시되어 있으나, 본 발명의 또 다른 실시예에 따른 반도체 칩 패키지(500)에서, 제1 내지 제4 레이어(510, 520, 530, 540)의 적층 방법은 이에 한정되지 않고 이로부터 다양한 변형이 가능하다. 예를 들면, 본 발명의 또 다른 실시예에 따른 반도체 칩 패키지(500)는, 제2 레이어(520)는 제1 레이어(510)를 Y축을 기준으로 플립(flip)시키고, 제3 레이어(530)는 제1 레이어(510)를 반시계 방향(또는 시계 방향)으로 180°회전시키고, 제4 레이어(540)는 제1 레이어(510)를 X축을 기준으로 플립(flip)시킨 것일 수도 있다.
또한, 도 5에 도시된 반도체 칩 패키지(500)는, 위쪽에서부터 제1 레이어(510), 제2 레이어(520), 제3 레이어(530) 및 제4 레이어(540)의 순으로 레이어들(510, 520, 530, 540)이 적층되어 있으나, 제1 내지 제4 레이어(510, 520, 530, 540)의 적층 순서는 이에 한정되지 않고 이로부터 다양한 변형이 가능하다. 예를 들면, 본 발명의 또 다른 실시예에 따른 반도체 칩 패키지(500)는, 위쪽에서부터 제1 레이어(510), 제3 레이어(530), 제2 레이어(520) 및 제4 레이어(540)의 순으로 레이어들(510, 520, 530, 540)이 적층될 수도 있다.
또한, 도 5에 도시된 반도체 칩 패키지(500)는, 각각의 레이어들(510, 520, 530, 540)은 2개의 입출력 회로(512, 522, 532, 542)를 구비하고, 각각의 레이어들(510, 520, 530, 540)에 구비되는 관통 전극들 중에서 제1 관통 전극(517a, 527a, 537a, 547a) 및 제5 관통 전극(517e, 527e, 537e, 547e)만 대응되는 입출력 회로(512, 514, 522, 524, 532, 534, 542, 544)와 연결되는 것으로 도시되어 있으나, 본 발명에 따른 반도체 칩 패키지(500)는 이에 한정되지 않는다. 즉, 본 발명에 따른 반도체 칩 패키지(500)는, 각각의 레이어들(510, 520, 530, 540)이 복수 개의 입출력 회로를 구비할 수 있고, 각각의 레이어들(510, 520, 530, 540)에 구비되는 관통 전극들 중에서 복수 개의 관통 전극들이 대응되는 입출력 회로에 연결될 수 있다. 일예로서, 도 5에서, 각각의 레이어들(510, 520, 530, 540)은 입출력 회로를 4개 구비할 수 있고, 제1 관통 전극(517a, 527a, 537a, 547a), 제2 관통 전극(517b, 527b, 537b, 547b), 제5 관통 전극(517e, 527e, 537e, 547e) 및 제6 관통 전극(517f, 527f, 537f, 547f)이 각각의 입출력 회로에 연결될 수도 있다. 이 경우, 서로 연결된 4개의 관통 전극들 중에서 2개의 관통 전극들이 대응되는 입출력 회로와 각각 연결되기 때문에, 종래의 반도체 칩 패키지에 비하여, 서로 연결된 4개의 관통 전극들에 연결된 입출력 회로의 수를 1/2로 감소시킬 수 있다.
한편, 도 5에 도시된 본 발명의 또 다른 실시예에 따른 반도체 칩 패키지(500)는, 제1 관통 전극(517a, 527a, 537a, 547a) 및 제5 관통 전극(517e, 527e, 537e, 547e)이 아니라, 제1 관통 전극(517a, 527a, 537a, 547a) 및 제4 관통 전극(517d, 527d, 537d, 547d)이 대응되는 입출력 회로(512, 514, 522, 524, 532, 534, 542, 544)와 연결될 수도 있다. 즉, 본 발명의 또 다른 실시예에 따른 반도체 칩 패키지(500)는, 입출력 회로가 연결되는 관통 전극들의 조합을 다양하게 변형하는 것이 가능하다.
도 6은, 본 발명의 또 다른 실시예에 따른 반도체 칩 패키지를 나타내는 도면이다. 도 6을 참조하면, 상기 반도체 칩 패키지(600)는, 제1 내지 제8 레이어(610, 620, 630, 640, 650, 660, 670, 680)를 구비할 수 있다. 도 3 및 도 4와 유사하게, 상기 제1 내지 제8 레이어(610, 620, 630, 640, 650, 660, 670, 680)는 반도체 기판(미도시) 상부에 차례로 적층될 수 있다.
여기에서, 반도체 기판(미도시) 및 제1 내지 제8 레이어(610 ~ 680)는 다이(die) 또는 웨이퍼(wafer)일 수 있다. 즉, 반도체 기판(미도시) 및 제1 내지 제8 레이어(610 ~ 680)는, 다이 스택(die stack)의 형태로 적층되거나, 웨이퍼 스택(wafer stack)의 형태로 적층될 수 있다. 또한, 반도체 기판(미도시)은 웨이퍼이고, 제1 내지 제8 레이어(610 ~ 680)는 다이인 경우와 같이 웨이퍼 상에 다이를 적층하는 경우, 다이 대 웨이퍼(die to wafer)의 형태로 적층될 수도 있다.
도 6을 참조하면, 제1 내지 제4 레이어(610, 620, 630, 640)는 도 3에 도시된 반도체 칩 패키지(300)의 제1 내지 제4 레이어(310, 320, 330, 340)와 유사할 수 있고, 제5 내지 제8 레이어(650, 660, 670, 680)는 도 4에 도시된 반도체 칩 패키지(400)의 제1 내지 제4 레이어(410, 420, 430, 440)와 유사할 수 있다. 즉, 도 6에 도시된 반도체 칩 패키지(600)는, 도 3에 도시된 반도체 칩 패키지(300) 및 도 4에 도시된 반도체 칩 패키지(400)를 결합한 것일 수 있다.
도 3 및 도 4를 참조하여 상술한 바와 같이, 도 6에 도시된 본 발명의 또 다른 실시예에 따른 반도체 칩 패키지(600)는, 각각의 레이어들(610, 620, 630, 640, 650, 660, 670, 680)이, 적어도 하나의 입출력 회로(I/O circuit)를 구비할 수 있고, 복수 개의 관통 전극들을 구비할 수 있다.
도 6에는, 각각의 레이어들(610, 620, 630, 640, 650, 660, 670, 680)이 하나의 입출력 회로 및 4개의 관통 전극들을 구비하고 있는 것으로 도시되어 있으나, 이는 예시적인 것으로서 복수 개의 입출력 회로 및 복수 개의 관통 전극들을 구비하는 것처럼 다양하게 변형하는 것이 가능함이 당업자에게 자명하다.
또한, 도 6에 도시된 제1 내지 제8 레이어들(610, 620, 630, 640, 650, 660, 670, 680)은 서로 일정 거리만큼 떨어져 있는 것으로 도시되어 있으나, 이는 설명의 편의를 위한 것으로서, 본 발명에 따른 반도체 칩 패키지(600)는, 도 1 및 도 2에 도시된 반도체 칩 패키지(100, 200)와 유사하게, 제1 내지 제8 레이어들(610, 620, 630, 640, 650, 660, 670, 680)이 차례로 적층될 수 있다.
도 6에 도시된 입출력 회로 및 관통 전극들의 특징 및 연결 상태는, 도 3 및 도 4를 참조하여 상술한 내용과 유사하므로 여기에서는 자세한 설명을 생략한다.
도 6을 참조하면, 본 발명의 또 다른 실시예에 따른 반도체 칩 패키지(600)는, 서로 연결된 8개의 관통 전극들 중에서 2개에만 입출력 회로(612, 622, 632, 642, 652, 662, 672, 682)가 연결될 수 있다.
예를 들면, 도 6에 도시된 바와 같이, 제1 레이어(610)의 제1 관통 전극(617a), 제2 레이어(620)의 제4 관통 전극(627d), 제3 레이어(630)의 제3 관통 전극(637c), 제4 레이어(640)의 제2 관통 전극(647b), 제5 레이어(650)의 제1 관통 전극(657a), 제6 레이어(660)의 제2 관통 전극(667b), 제7 레이어(670)의 제3 관통 전극(677c) 및 제8 레이어(680)의 제4 관통 전극(687d)이 서로 연결될 수 있는데, 이 중에서 제1 레이어(610)의 제1 관통 전극(617a) 및 제5 레이어(650)의 제1 관통 전극(657a)만 입출력 회로(612, 652)에 연결되고, 나머지 관통 전극들은 입출력회로에 연결되지 않을 수 있다. 이와 유사하게, 서로 연결된 다른 관통 전극들도, 서로 연결된 8개의 관통 전극들 중에서 2개에만 입출력 회로가 연결될 수 있다.
그러므로, 본 발명의 또 다른 실시예에 따른 반도체 칩 패키지(600)는, 종래의 반도체 칩 패키지에 비하여, 서로 연결된 8개의 관통 전극들에 연결된 입출력 회로의 수를 1/4로 감소시킬 수 있다. 따라서, 본 발명의 또 다른 실시예에 따른 반도체 칩 패키지(600)는 입출력 회로에 의한 기생 용량(parasitic capacitance)을 감소시켜, 관통 전극들에 의해 형성되는 데이터 버스의 전송 대역폭(bandwidth)을 증가시킬 수 있다. 또한, 종래의 반도체 칩 패키지에 비하여, 각각의 레이어에 구비되는 입출력 회로의 수를 감소시킬 수 있다.
한편, 도 6에 도시된 반도체 칩 패키지(600)는, 도 3 및 도 4를 참조하여 상술한 바와 같이, 제1 내지 제8 레이어(610, 620, 630, 640, 650, 660, 670, 680)의 적층 방법 및 적층 순서를 다양하게 변형하는 것이 가능하다.
또한, 도 6에 도시된 반도체 칩 패키지(600)는, 각각의 레이어들(610, 620, 630, 640, 650, 660, 670, 680)이 복수 개의 입출력 회로를 구비할 수 있고, 각각의 레이어들(610, 620, 630, 640, 650, 660, 670, 680)에 구비되는 관통 전극들 중에서 복수 개의 관통 전극들이 대응되는 입출력 회로에 연결될 수 있다. 일예로서, 도 6에서, 각각의 레이어들(610, 620, 630, 640, 650, 660, 670, 680)은 입출력 회로를 2개 구비할 수 있고, 제1 관통 전극(617a, 627a, 637a, 647a, 657a, 667a, 677a, 687a) 및 제2 관통 전극(617b, 627b, 637b, 647b, 657b, 667b, 677b, 687b)이 각각의 입출력 회로에 연결될 수도 있다.
도 7은, 본 발명의 또 다른 실시예에 따른 반도체 칩 패키지를 나타내는 도면이다. 도 7을 참조하면, 상기 반도체 칩 패키지(700)는, 제1 레이어(710), 제2 레이어(720), 제3 레이어(730) 및 제4 레이어(740)를 구비할 수 있다. 상기 제1 레이어(710), 제2 레이어(720), 제3 레이어(730) 및 제4 레이어(740)는 반도체 기판(미도시) 상부에 차례로 적층될 수 있다.
여기에서, 반도체 기판(미도시) 및 제1 내지 제4 레이어(710 ~ 740)는 다이(die) 또는 웨이퍼(wafer)일 수 있다. 즉, 반도체 기판(미도시) 및 제1 내지 제4 레이어(710 ~ 740)는, 다이 스택(die stack)의 형태로 적층되거나, 웨이퍼 스택(wafer stack)의 형태로 적층될 수 있다. 또한, 반도체 기판(미도시)은 웨이퍼이고, 제1 내지 제4 레이어(710 ~ 740)는 다이인 경우와 같이 웨이퍼 상에 다이를 적층하는 경우, 다이 대 웨이퍼(die to wafer)의 형태로 적층될 수도 있다.
도 3 및 도 4에 도시된 반도체 칩 패키지(300, 400)와 유사하게, 도 7에 도시된 본 발명의 또 다른 실시예에 따른 반도체 칩 패키지(700)는, 각각의 레이어들(710, 720, 730, 740)이, 적어도 하나의 입출력 회로(I/O circuit)를 구비할 수 있고, 복수 개의 관통 전극들을 구비할 수 있다. 도 7에는, 각각의 레이어들(710, 720, 730, 740)이 하나의 입출력 회로 및 4개의 관통 전극들을 구비하고 있는 것으로 도시되어 있으나, 이는 예시적인 것으로서 복수 개의 입출력 회로 및 복수 개의 관통 전극들을 구비하는 것처럼 다양하게 변형하는 것이 가능함이 당업자에게 자명하다. 복수 개의 관통 전극들 및 입출력 회로에 관해서는, 이미 도 1 내지 도 6을 참조하여 상술한 바 있으므로, 여기에서는 자세한 설명을 생략한다.
도 7을 참조하면, 본 발명의 또 다른 실시예에 따른 반도체 칩 패키지(700)는, 도 3 및 도 4에 도시된 반도체 칩 패키지(300, 400)와는 다르게, 각각의 레이어들(710, 720, 730, 740)을 회전시키거나 플립(flip)시키지 않는 것을 특징으로 한다. 즉, 본 발명의 또 다른 실시예에 따른 반도체 칩 패키지(700)는, 각각의 레이어들(710, 720, 730, 740)을 회전시키거나 플립(flip)시키는 대신에, 재배선층(715, 725, 735)을 구비하여 본 발명의 목적을 달성할 수 있다.
도 7을 참조하면, 본 발명의 또 다른 실시예에 따른 반도체 칩 패키지(700)는, 복수 개의 레이어들(710, 720, 730, 740) 사이에 배치되는 복수 개의 재배선층들(715, 725, 735)을 더 구비할 수 있다. 복수 개의 재배선층들(715, 725, 735) 각각은, 복수 개의 재배선들(715a, 715b, 715c, 715d)을 구비할 수 있고, 복수 개의 재배선들(715a, 715b, 715c, 715d)은, 상부에 배치된 레이어에 구비되는 관통 전극들과 하부에 배치된 레이어에 구비되는 관통 전극들을 서로 전기적으로 연결시킬 수 있다.
도 7에 도시된 바와 같이, 복수 개의 재배선들(715a, 715b, 715c, 715d)은, 제1 레이어(710)의 관통 전극들(717a, 717b, 717c, 717d)을 수평적으로 동일한 위치에 있는 제2 레이어(720)의 관통 전극들과 연결시키지 않고, 수평적으로 다른 위치에 있는 제2 레이어(720)의 관통 전극들과 연결시킬 수 있다. 예를 들면, 재배선(715a)은, 제1 레이어(710)의 제1 관통 전극(717a)을 제2 레이어(720)의 제1 관통 전극(727a)이 아닌 제2 관통 전극(727b)과 연결시킬 수 있다. 여기에서, 제1 레이어(710)의 제1 관통 전극(717a)과 제2 레이어(720)의 제1 관통 전극(727a)은, 수평적으로 동일한 위치에 있다고 할 수 있고, 제1 레이어(710)의 제1 관통 전극(717a)과 제2 레이어(720)의 제2 관통 전극(727b)은 수평적으로 다른 위치에 있다고 할 수 있다.
따라서, 도 7에 도시된 바와 같이, 복수 개의 재배선층들(715, 725, 735)에 구비되는 재배선들에 의하여, 제1 레이어(710)의 제1 관통 전극(717a), 제2 레이어(720)의 제2 관통 전극(727b), 제3 레이어(730)의 제3 관통 전극(737c) 및 제4 레이어(740)의 제4 관통 전극(747d)이 서로 연결될 수 있다. 다른 관통 전극들도 이와 유사하게 연결될 수 있다.
정리하면, 도 7에 도시된 본 발명의 또 다른 실시예에 따른 반도체 칩 패키지(700)는, 각각의 레이어들(710, 720, 730, 740)을 회전시키거나 플립(flip)시키지 않고도, 재배선들을 이용하여 서로 연결된 4개의 관통 전극들 중에서 1개에만 입출력 회로(712, 722, 732, 742)가 연결될 수 있다. 예를 들면, 도 7에 도시된 바와 같이, 제1 레이어(710)의 제1 관통 전극(717a), 제2 레이어(720)의 제2 관통 전극(727b), 제3 레이어(730)의 제3 관통 전극(737c) 및 제4 레이어(740)의 제4 관통 전극(747d)이 서로 연결될 수 있는데, 이 중에서 제1 레이어(710)의 제1 관통 전극(717a)은 입출력 회로(712)에 연결되고, 제2 레이어(720)의 제2 관통 전극(727b), 제3 레이어(730)의 제3 관통 전극(737c) 및 제4 레이어(740)의 제4 관통 전극(747d)은 입출력 회로(722, 732, 742)와 연결되지 않을 수 있다. 이와 유사하게, 서로 연결된 다른 관통 전극들도, 서로 연결된 4개의 관통 전극들 중에서 1개에만 입출력 회로(712, 722, 732, 742)가 연결될 수 있다.
여기에서, 서로 연결된 4개의 관통 전극들 및 재배선들이 하나의 연결 경로를 형성한다고 하면, 각각의 연결 경로는 반도체 기판(미도시)과 복수 개의 레이어들(710, 720, 730, 740)을 전기적으로 연결시킬 수 있다. 도 7에 도시된 바와 같이, 각각의 연결 경로는 복수 개의 레이어들(710, 720, 730, 740) 중에서 대응되는 어느 하나의 레이어에 구비된 입출력 회로(712, 722, 732, 742)와 전기적으로 연결될 수 있다. 따라서, 각각의 연결 경로에 연결된 레이어의 수보다 적은 수의 입출력 회로가 각각의 연결 경로에 전기적으로 연결될 수 있다.
따라서, 본 발명의 또 다른 실시예에 따른 반도체 칩 패키지(700)는, 서로 연결된 관통 전극들 전체가 각 레이어(710, 720, 730, 740)의 입출력 회로(712, 722, 732, 742)와 연결되는 것이 아니라, 서로 연결된 관통 전극들 중 일부(717a, 727a, 737a, 747a)만이 각 레이어(710, 720, 730, 740)의 입출력 회로(712, 722, 732, 742)와 연결된다.
따라서, 도 7에 도시된 본 발명에 따른 반도체 칩 패키지(700)는, 종래의 반도체 칩 패키지에 비하여, 서로 연결된 4개의 관통 전극들에 연결된 입출력 회로의 수를 1/4로 감소시킬 수 있다.
한편, 도 7에는, 제1 레이어(710)의 제1 관통 전극(717a)과 제2 레이어(720)의 제2 관통 전극(727b)이 재배선(715a)에 의하여 연결되는 것으로 도시되어 있으나, 이는 예시적인 것으로서, 본 발명의 또 다른 실시예에 따른 반도체 칩 패키지(700)는 이에 한정되지 않고, 재배선들에 연결되는 관통 전극들은 다양하게 변형될 수 있다.
또한, 본 발명에 따른 반도체 칩 패키지(700)는, 각각의 레이어들(710, 720, 730, 740)이 복수 개의 입출력 회로를 구비할 수 있고, 각각의 레이어들(710, 720, 730, 740)에 구비되는 관통 전극들 중에서 복수 개의 관통 전극들이 대응되는 입출력 회로에 연결될 수 있다.
일예로서, 도 7에서, 각각의 레이어들(710, 720, 730, 740)은 입출력 회로를 2개 구비할 수 있고, 제1 관통 전극(717a, 727a, 737a, 747a) 및 제2 관통 전극(717b, 727b, 737b, 747b)이 각각의 입출력 회로에 연결될 수도 있다. 이 경우, 서로 연결된 4개의 관통 전극들 중에서 2개의 관통 전극들이 대응되는 입출력 회로와 각각 연결되기 때문에, 종래의 반도체 칩 패키지에 비하여, 서로 연결된 관통 전극들에 연결된 입출력 회로의 수를 1/2로 감소시킬 수 있다.
한편, 도 7에 도시된 본 발명의 또 다른 실시예에 따른 반도체 칩 패키지(700)는, Via Middle 공정이 적용될 수 있다. 또한, 도 1 내지 도 6에 도시된 본 발명의 또 다른 실시예에 따른 반도체 칩 패키지(100, 200, 300, 400, 500, 600)는 Via Last 공정이 적용될 수 있다. Via Middle 공정 및 Via Last 공정은 당업자에게 널리 알려져 있으므로 여기에서는 자세한 설명을 생략한다.
도 8은, 본 발명의 또 다른 실시예에 따른 반도체 칩 패키지를 나타내는 도면이다. 상기 반도체 칩 패키지(800)는, 중앙 처리 장치(810) 상부에 복수 개의 메모리들(821, 822, 823, 824)이 적층될 수 있다. 복수 개의 메모리들(821, 822, 823, 824)은, 도 1 내지 도 7을 참조하여 상술한 반도체 칩 패키지들(100, 200, 300, 400, 500, 600, 700)과 유사할 수 있다. 복수 개의 메모리들(821, 822, 823, 824)은 관통 전극(830)들을 통해 중앙 처리 장치(810) 내부에 구비되는 메모리 컨트롤러(815)와 전기적으로 연결될 수 있다.
도 9는, 본 발명의 일실시예에 따른 컴퓨팅 시스템의 구성을 나타내는 도면이다. 상기 컴퓨팅 시스템(900)은, 프로세서(910), 메모리 장치(920), 전원 공급 장치(930), 입출력 장치(940) 및 유저 인터페이스(950)를 구비할 수 있다. 프로세서(910), 메모리 장치(920), 입출력 장치(940) 및 유저 인터페이스(950)는, 버스(960)를 이용하여 서로 데이터 통신을 할 수 있다.
본 발명의 일실시예에 따른 컴퓨팅 시스템(900)은, 도 1 내지 도 7을 참조하여 상술한 본 발명에 따른 반도체 칩 패키지가 프로세서(910) 및 메모리 장치(920)에 적용될 수 있다. 또한, 도 8을 참조하여 상술한 바와 같이, 프로세서(910)의 상부에 메모리 장치(920)가 적층될 수도 있다.
프로세서(910)는 프로그램을 실행하고 컴퓨팅 시스템(900)을 제어할 수 있다. 메모리 장치(920)는 프로세서(910)의 동작을 위한 코드 및 데이터를 저장할 수 있다. 입출력 장치(940)는 컴퓨팅 시스템(900)의 데이터를 입력 또는 출력할 수 있다. 전원 공급 장치(930) 및 유저 인터페이스(950)의 구성 및 동작은 당업자에게 널리 알려져 있으므로 여기에서는 설명을 생략한다. 본 발명의 일실시예에 따른 컴퓨팅 시스템(900)이 모바일 장치인 경우, 컴퓨팅 시스템(900)의 동작 전압을 공급하기 위한 배터리가 추가적으로 구비될 수 있을 것이다.
상기 컴퓨팅 시스템(900)은 메모리 장치(920)를 필요로 하는 다양한 전자 제어 장치를 구성할 수 있고, 예컨대 컴퓨터, 모바일 폰(mobile phone), MP3 플레이어, 네비게이션(navigation) 장치, SSD(solid state disk) 또는 가전제품에 이용될 수 있다.
도 10은, 본 발명의 일실시예에 따른 메모리 카드의 구성을 나타내는 도면이다. 상기 메모리 카드(1000)는, 컨트롤러(1010) 및 메모리부(1020)를 구비할 수 있다. 메모리부(1020)는 플래시 메모리, PRAM(phase change random access memory) 또는 비휘발성 메모리(non-volatile memory)일 수 있다. 컨트롤러(1010)는 메모리부(1020)의 데이터 입출력을 제어할 수 있다. 이에 따라, 메모리 카드는 메모리부(1020)에 데이터를 저장하거나 또는 메모리부(1020)로부터 데이터를 외부로 출력할 수 있다.
본 발명의 일실시예에 따른 메모리 카드(1000)는, 도 1 내지 도 7을 참조하여 상술한 본 발명에 따른 반도체 칩 패키지가 컨트롤러(1010) 및 메모리부(1020)에 적용될 수 있다. 예를 들어, 메모리부(1020)는 도 1 내지 도 7을 참조하여 상술한 본 발명에 따른 반도체 칩 패키지들 중의 적어도 하나를 포함할 수 있다. 또한, 도 8을 참조하여 상술한 바와 같이, 컨트롤러(1010)의 상부에 메모리부(1020)가 적층될 수도 있다.
이에 따라, 메모리 카드(1000)는 메모리 용량을 크게 할 수 있고 다양한 기능을 갖는 컨트롤러(1010)를 구비할 수 있다. 또한, 본 발명의 일실시예에 따른 메모리 카드(1000)는 두께를 얇게 할 수 있고, 배선 길이도 짧게 할 수 있어 성능을 향상시킬 수 있다. 메모리 카드(1000)는 다양한 휴대용 기기의 데이터 저장 매체로 이용될 수 있다. 메모리 카드(1000)는 멀티미디어 카드(multi media card; MMC) 또는 보안 디지털(secure digital; SD) 카드를 포함할 수 있다.
도 11은 본 발명의 일실시예에 따른 반도체 칩 패키지의 제조 방법을 나타내는 순서도(Flowchart)이다. 도 11을 참조하면, 상기 반도체 칩 패키지의 제조 방법(1100)은, 반도체 기판의 상부에 제1 레이어를 적층하는 단계(S111), 제2 레이어를 회전시키거나(S112) 플립(flip)시키는 단계(S113) 및 제2 레이어를 제1 레이어의 상부에 적층하는 단계를 포함할 수 있다.
상술한 바와 같이, 제1 레이어 및 제2 레이어는, 복수 개의 입출력 회로들, 및 제1 레이어 및 제2 레이어를 전기적으로 연결하는 복수 개의 관통 전극들을 구비할 수 있다. 복수 개의 관통 전극들 각각은, 복수 개의 입출력 회로들 중 어느 하나와 연결되는 제1 관통 전극 및 복수 개의 입출력 회로들과 연결되지 않는 제2 관통 전극 중 어느 하나에 해당될 수 있다.
제1 레이어 상부에 제2 레이어를 적층하는 단계는, 제1 레이어에 구비되는 제1 관통 전극을, 제2 레이어에 구비되는 제2 관통 전극들 중 대응되는 어느 하나의 제2 관통 전극과 전기적으로 연결하는 단계를 포함할 수 있다.
본 발명의 일실시예에 따른 반도체 칩 패키지의 제조 방법(1100)은, 제2 레이어를 회전시키는 경우, 제2 레이어는 제1 레이어를 반시계 방향으로 90°, 180° 및 270°중 어느 하나의 각도로 회전시킨 것과 일치할 수 있다.
또한, 본 발명의 일실시예에 따른 반도체 칩 패키지의 제조 방법(1100)은, 제2 레이어를 플립(flip)시키는 경우, 제1 레이어를 제1 방향으로 플립(flip)시킨 것, 및 상기 제1 레이어를 제2 방향으로 플립(flip)시킨 것 중의 어느 하나와 일치할 수 있다. 여기에서, 상기 제1 방향 및 제2 방향은 서로 직교할 수 있다.
도 11에 도시된 본 발명의 일실시예에 따른 반도체 칩 패키지의 제조 방법(1100)은, 도 1 내지 도 7을 참조하여 상술한 반도체 칩 패키지와 그 기술 사상이 유사하므로 여기에서는 자세한 설명을 생략한다.
본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해서 정해져야 할 것이다.
110, 210: 반도체 기판 113, 213: 도전성 범프
120, 220: 제1 레이어 130, 230: 제2 레이어
122, 132, 222, 232: 입출력 회로
127a, 127b, 137a, 137b, 227a, 227b, 237a, 237b: 관통 전극
310~340, 410~440, 510~540, 610~680, 710~740: 레이어
317a~317d, 327a~327d, 337a~337d, 347a~347d: 관통 전극
715, 725, 735: 재배선층

Claims (20)

  1. 반도체 기판;
    제1 입출력 회로가 연결된 제1 관통 전극 및 상기 제1 입출력 회로가 연결되지 않은 제2 관통 전극을 구비하고, 상기 반도체 기판의 상부에 적층되는 제1 레이어; 및
    제2 입출력 회로가 연결된 제3 관통 전극 및 상기 제2 입출력 회로가 연결되지 않은 제4 관통 전극을 구비하고, 상기 제1 레이어의 상부에 적층되는 제2 레이어를 구비하고,
    상기 제1 레이어의 제1 관통 전극은 상기 제2 레이어의 제4 관통 전극과 연결되고, 상기 제1 레이어의 제2 관통 전극은 상기 제2 레이어의 제3 관통 전극과 연결되는 것을 특징으로 하는 반도체 칩 패키지.
  2. 제1항에 있어서, 상기 제2 레이어는,
    상기 제1 레이어를 반시계 방향으로 90°, 180° 및 270°중 어느 하나의 각도로 회전시킨 것과 일치하는 것을 특징으로 하는 반도체 칩 패키지.
  3. 제1항에 있어서, 상기 제2 레이어는,
    상기 제1 레이어를 제1 방향으로 플립(flip)시킨 것 및 상기 제1 레이어를 제2 방향으로 플립(flip)시킨 것 중의 어느 하나와 일치하고,
    상기 제1 방향 및 상기 제2 방향은 서로 직교하는 것을 특징으로 하는 반도체 칩 패키지.
  4. 반도체 기판; 및
    상기 반도체 기판 위에 적층되는 복수 개의 레이어들을 구비하고,
    상기 복수 개의 레이어들 각각은,
    복수 개의 입출력 회로들; 및
    상기 복수 개의 레이어들을 전기적으로 연결하는 복수 개의 관통 전극들을 구비하며,
    상기 복수 개의 관통 전극들 각각은,
    상기 복수 개의 입출력 회로들 중 어느 하나와 연결되는 제1 관통 전극 및 상기 복수 개의 입출력 회로들과 연결되지 않는 제2 관통 전극 중 어느 하나에 해당되는 것을 특징으로 하는 반도체 칩 패키지.
  5. 제4항에 있어서, 상기 복수 개의 관통 전극들은,
    데이터 버스 또는 커맨드/어드레스 버스를 형성하는 것을 특징으로 하는 반도체 칩 패키지.
  6. 제5항에 있어서, 상기 제2 관통 전극은,
    입력받은 데이터 및 커맨드/어드레스를 바이패스(bypass)시키는 것을 특징으로 하는 반도체 칩 패키지.
  7. 제4항에 있어서, 상기 반도체 칩 패키지는,
    상기 복수 개의 레이어들 중 어느 하나의 레이어에 구비되는 제1 관통 전극은, 상기 복수 개의 레이어들 중 다른 하나의 레이어에 구비되는 제2 관통 전극들 중 대응되는 어느 하나의 제2 관통 전극과 전기적으로 연결되는 것을 특징으로 하는 반도체 칩 패키지.
  8. 제4항에 있어서,
    상기 복수 개의 레이어들 중 어느 일부의 레이어들 각각에 구비되는 제1 관통 전극들은, 상기 복수 개의 레이어들 중 다른 일부의 레이어들 각각에 구비되는 제2 관통 전극들 중 대응되는 제2 관통 전극들과 전기적으로 연결되는 것을 특징으로 하는 반도체 칩 패키지.
  9. 제4항에 있어서,
    상기 복수 개의 레이어들은 제1 레이어 및 제2 레이어를 포함하고,
    상기 제1 레이어는, 상기 제2 레이어를 반시계 방향으로 90°, 180° 및 270°중 어느 하나의 각도로 회전시킨 것과 일치하는 것을 특징으로 하는 반도체 칩 패키지.
  10. 제4항에 있어서,
    상기 복수 개의 레이어들은 제1 레이어 및 제2 레이어를 포함하고,
    상기 제1 레이어는, 상기 제2 레이어를 제1 방향으로 플립(flip)시킨 것, 상기 제2 레이어를 반시계 방향으로 180°회전시킨 것 및 상기 제2 레이어를 제2 방향으로 플립(flip)시킨 것 중의 어느 하나와 일치하는 것을 특징으로 하는 반도체 칩 패키지.
  11. 제10항에 있어서,
    상기 제1 방향 및 상기 제2 방향은 서로 직교하는 것을 특징으로 하는 반도체 칩 패키지.
  12. 제11항에 있어서,
    상기 복수 개의 레이어들은 제3 레이어 및 제4 레이어를 포함하고,
    상기 제4 레이어는, 상기 제4 레이어를 반시계 방향으로 90°, 180° 및 270°중 어느 하나의 각도로 회전시킨 것과 일치하는 것을 특징으로 하는 반도체 칩 패키지.
  13. 제4항에 있어서, 상기 반도체 칩 패키지는,
    상기 복수 개의 레이어들 사이에 배치되는 복수 개의 재배선층들을 더 구비하고,
    상기 복수 개의 재배선층들 각각은,
    하부에 배치된 레이어에 구비되는 복수 개의 관통 전극들을 상부에 배치된 레이어에 구비되는 복수 개의 관통 전극들과 각각 연결하는 복수 개의 재배선들을 구비하며,
    상기 복수 개의 재배선들 각각은,
    상기 복수 개의 레이어들 중 어느 하나의 레이어에 구비되는 제1 관통 전극을, 상기 복수 개의 레이어들 중 다른 하나의 레이어에 구비되는 제2 관통 전극들 중에서 대응되는 어느 하나의 제2 관통 전극과 전기적으로 연결하는 것을 특징으로 하는 반도체 칩 패키지.
  14. 제13항에 있어서,
    상기 복수 개의 재배선들 각각은,
    상기 복수 개의 레이어들 중 어느 하나의 레이어에 구비되는 제1 관통 전극을, 상기 복수 개의 레이어들 중 다른 하나의 레이어에 구비되는 제2 관통 전극들 중에서 상기 제1 관통 전극과 수평적으로 다른 위치에 있는 제2 관통 전극과 전기적으로 연결하는 것을 특징으로 하는 반도체 칩 패키지.
  15. 제14항에 있어서,
    상기 복수 개의 레이어들 각각에 구비되는 상기 복수 개의 관통 전극들은, 상기 복수 개의 재배선들에 의해 대응되는 관통 전극들과 연결되어 복수 개의 연결 경로들을 형성하고,
    상기 복수 개의 연결 경로들 각각은,
    상기 반도체 기판과 상기 복수 개의 레이어들 각각을 전기적으로 연결하며, 상기 복수 개의 연결 경로들 각각에 연결된 레이어의 수보다 적은 수의 입출력 회로와 연결되는 것을 특징으로 하는 반도체 칩 패키지.
  16. 제4항에 있어서,
    상기 복수 개의 레이어들 각각에 구비되는 상기 복수 개의 관통 전극들은 대응되는 관통 전극들과 연결되어 복수 개의 연결 경로들을 형성하고,
    상기 복수 개의 연결 경로들 각각은,
    상기 반도체 기판과 상기 복수 개의 레이어들 각각을 전기적으로 연결하며, 상기 복수 개의 연결 경로들 각각에 연결된 레이어의 수보다 적은 수의 입출력 회로와 연결되는 것을 특징으로 하는 반도체 칩 패키지.
  17. 제16항에 있어서,
    상기 복수 개의 연결 경로들 각각은,
    상기 복수 개의 레이어들 중에서 대응되는 어느 하나의 레이어에 구비된 입출력 회로와 전기적으로 연결되는 것을 특징으로 하는 반도체 칩 패키지.
  18. 반도체 기판 상부에 제1 레이어를 적층하는 단계; 및
    상기 제1 레이어 상부에 제2 레이어를 적층하는 단계를 포함하고,
    상기 제1 레이어 및 상기 제2 레이어는,
    복수 개의 입출력 회로들; 및
    상기 제1 레이어 및 상기 제2 레이어를 전기적으로 연결하는 복수 개의 관통 전극들을 구비하며,
    상기 복수 개의 관통 전극들 각각은,
    상기 복수 개의 입출력 회로들 중 어느 하나와 연결되는 제1 관통 전극 및 상기 복수 개의 입출력 회로들과 연결되지 않는 제2 관통 전극 중 어느 하나에 해당되고,
    상기 제1 레이어 상부에 상기 제2 레이어를 적층하는 단계는,
    상기 제1 레이어에 구비되는 제1 관통 전극을, 상기 제2 레이어에 구비되는 제2 관통 전극들 중 대응되는 어느 하나의 제2 관통 전극과 전기적으로 연결하는 단계를 포함하는 것을 특징으로 하는 반도체 칩 패키지의 제조 방법.
  19. 제18항에 있어서,
    상기 제2 레이어는, 상기 제1 레이어를 반시계 방향으로 90°, 180° 및 270°중 어느 하나의 각도로 회전시킨 것과 일치하는 것을 특징으로 하는 반도체 칩 패키지의 제조 방법.
  20. 제18항에 있어서,
    상기 제2 레이어는, 상기 제1 레이어를 제1 방향으로 플립(flip)시킨 것, 상기 제1 레이어를 반시계 방향으로 180°회전시킨 것 및 상기 제1 레이어를 제2 방향으로 플립(flip)시킨 것 중의 어느 하나와 일치하는 것을 특징으로 하는 반도체 칩 패키지의 제조 방법.
KR1020100057570A 2010-06-17 2010-06-17 반도체 칩 패키지 및 반도체 칩 패키지의 제조 방법 KR20110137565A (ko)

Priority Applications (5)

Application Number Priority Date Filing Date Title
KR1020100057570A KR20110137565A (ko) 2010-06-17 2010-06-17 반도체 칩 패키지 및 반도체 칩 패키지의 제조 방법
US13/088,442 US20110309468A1 (en) 2010-06-17 2011-04-18 Semiconductor chip package and method of manufacturing the same
TW100118128A TW201203498A (en) 2010-06-17 2011-05-24 Semiconductor chip package and method of manufacturing the same
JP2011126238A JP2012004559A (ja) 2010-06-17 2011-06-06 半導体チップパッケージ及び半導体チップパッケージの製造方法
CN2011101556675A CN102290404A (zh) 2010-06-17 2011-06-10 半导体芯片封装及其制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020100057570A KR20110137565A (ko) 2010-06-17 2010-06-17 반도체 칩 패키지 및 반도체 칩 패키지의 제조 방법

Publications (1)

Publication Number Publication Date
KR20110137565A true KR20110137565A (ko) 2011-12-23

Family

ID=45327920

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020100057570A KR20110137565A (ko) 2010-06-17 2010-06-17 반도체 칩 패키지 및 반도체 칩 패키지의 제조 방법

Country Status (5)

Country Link
US (1) US20110309468A1 (ko)
JP (1) JP2012004559A (ko)
KR (1) KR20110137565A (ko)
CN (1) CN102290404A (ko)
TW (1) TW201203498A (ko)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9177906B1 (en) 2014-11-13 2015-11-03 SK Hynix Inc. Semiconductor package including an extended bandwidth
KR20160035746A (ko) * 2014-09-24 2016-04-01 에스케이하이닉스 주식회사 멀티 칩 패키지
KR20160061499A (ko) * 2014-11-21 2016-06-01 삼성전자주식회사 반도체 패키지 및 그 제조 방법
KR20190125889A (ko) * 2018-04-30 2019-11-07 에스케이하이닉스 주식회사 쓰루 몰드 비아를 포함하는 스택 패키지
KR20210013870A (ko) * 2019-07-29 2021-02-08 에스케이하이닉스 주식회사 데이터 스왑을 위한 메모리 시스템 및 그 동작방법

Families Citing this family (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5980556B2 (ja) * 2012-04-27 2016-08-31 ルネサスエレクトロニクス株式会社 半導体装置
US9570398B2 (en) * 2012-05-18 2017-02-14 Xintec Inc. Chip package and method for forming the same
CN103514313A (zh) * 2012-06-29 2014-01-15 联想(北京)有限公司 一种信息处理方法
CN102759697B (zh) * 2012-07-26 2017-05-03 上海华虹宏力半导体制造有限公司 Mos晶体管封装级测试方法以及mos晶体管制造方法
WO2014097916A1 (ja) * 2012-12-18 2014-06-26 ピーエスフォー ルクスコ エスエイアールエル 半導体装置
KR102041500B1 (ko) 2013-03-08 2019-11-06 삼성전자 주식회사 반도체 패키지
US9087846B2 (en) 2013-03-13 2015-07-21 Apple Inc. Systems and methods for high-speed, low-profile memory packages and pinout designs
US10103054B2 (en) 2013-03-13 2018-10-16 Intel Corporation Coupled vias for channel cross-talk reduction
WO2014167867A1 (ja) * 2013-04-11 2014-10-16 株式会社ニコン 積層半導体装置および積層半導体製造方法
JP6207228B2 (ja) * 2013-05-10 2017-10-04 キヤノン株式会社 集積回路装置およびその構成方法
US9606916B2 (en) * 2013-09-13 2017-03-28 Samsung Electronics Co., Ltd. Semiconductor devices including application processor connected to high-bandwidth memory and low-bandwidth memory, and channel interleaving method thereof
US9773754B2 (en) * 2014-12-05 2017-09-26 Taiwan Semiconductor Manufacturing Co., Ltd. Input output for an integrated circuit
TWI569403B (zh) * 2014-05-30 2017-02-01 旺宏電子股份有限公司 包含多晶片疊層的三維多晶片封裝
CN104503617B (zh) 2014-12-26 2017-10-13 合肥鑫晟光电科技有限公司 触摸屏的边框结构及其制造方法、触摸屏和显示装置
JP6527420B2 (ja) * 2015-07-31 2019-06-05 ルネサスエレクトロニクス株式会社 半導体装置
TWI824467B (zh) * 2016-12-14 2023-12-01 成真股份有限公司 標準大宗商品化現場可編程邏輯閘陣列(fpga)積體電路晶片組成之邏輯驅動器
CN108987354B (zh) * 2017-05-31 2020-07-24 乐金电子研发中心(上海)有限公司 一种宽禁带功率半导体模块封装结构
CN108807361B (zh) * 2017-07-25 2022-03-04 长鑫存储技术有限公司 一种芯片堆栈立体封装结构
US10515173B2 (en) * 2017-12-29 2019-12-24 Advanced Micro Devices, Inc. Input-output processing on a remote integrated circuit chip
JP2019169565A (ja) * 2018-03-22 2019-10-03 東芝メモリ株式会社 半導体装置
WO2020033428A1 (en) * 2018-08-10 2020-02-13 Cryptography Research, Inc. Memory bus protection
CN111508921B (zh) * 2019-01-02 2022-03-08 王智彬 具有双面对外接点的半导体芯片组
FR3095284B1 (fr) * 2019-04-19 2022-06-24 Smart Packaging Solutions Module électronique pour carte à puce comprenant un écran d’affichage
US11233010B2 (en) * 2019-12-31 2022-01-25 Advanced Semiconductor Engineering, Inc. Assembly structure and package structure
KR20210095754A (ko) * 2020-01-23 2021-08-03 삼성전자주식회사 반도체 장치
US11594477B2 (en) * 2021-04-15 2023-02-28 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor package and method of manufacturing semiconductor package
TWI791324B (zh) * 2021-11-12 2023-02-01 鯨鏈科技股份有限公司 晶圓對晶圓技術之輸入及輸出電路與使用其之晶片裝置
CN117690884A (zh) * 2022-08-26 2024-03-12 长鑫存储技术有限公司 半导体结构和半导体结构的制造方法
CN117712089A (zh) * 2022-09-07 2024-03-15 长鑫存储技术有限公司 半导体芯片、半导体器件及其形成方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11120075A (ja) * 1997-10-20 1999-04-30 Toshiba Corp 半導体記憶装置及び半導体記憶システム
JP4145301B2 (ja) * 2003-01-15 2008-09-03 富士通株式会社 半導体装置及び三次元実装半導体装置
US7948272B2 (en) * 2003-11-27 2011-05-24 Samsung Electronics Co., Ltd. Input buffer for detecting an input signal
US20080142941A1 (en) * 2006-12-19 2008-06-19 Advanced Chip Engineering Technology Inc. 3d electronic packaging structure with enhanced grounding performance and embedded antenna
US7494846B2 (en) * 2007-03-09 2009-02-24 Taiwan Semiconductor Manufacturing Company, Ltd. Design techniques for stacking identical memory dies
US7750452B2 (en) * 2007-05-04 2010-07-06 Stats Chippac, Ltd. Same size die stacked package having through-hole vias formed in organic material
US7838395B2 (en) * 2007-12-06 2010-11-23 Stats Chippac, Ltd. Semiconductor wafer level interconnect package utilizing conductive ring and pad for separate voltage supplies and method of making the same
KR20100099573A (ko) * 2009-03-03 2010-09-13 삼성전자주식회사 반도체 장치 및 그 제조방법
US7993976B2 (en) * 2009-06-12 2011-08-09 Stats Chippac, Ltd. Semiconductor device and method of forming conductive vias with trench in saw street

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20160035746A (ko) * 2014-09-24 2016-04-01 에스케이하이닉스 주식회사 멀티 칩 패키지
US9177906B1 (en) 2014-11-13 2015-11-03 SK Hynix Inc. Semiconductor package including an extended bandwidth
KR20160061499A (ko) * 2014-11-21 2016-06-01 삼성전자주식회사 반도체 패키지 및 그 제조 방법
KR20190125889A (ko) * 2018-04-30 2019-11-07 에스케이하이닉스 주식회사 쓰루 몰드 비아를 포함하는 스택 패키지
KR20210013870A (ko) * 2019-07-29 2021-02-08 에스케이하이닉스 주식회사 데이터 스왑을 위한 메모리 시스템 및 그 동작방법

Also Published As

Publication number Publication date
US20110309468A1 (en) 2011-12-22
CN102290404A (zh) 2011-12-21
JP2012004559A (ja) 2012-01-05
TW201203498A (en) 2012-01-16

Similar Documents

Publication Publication Date Title
KR20110137565A (ko) 반도체 칩 패키지 및 반도체 칩 패키지의 제조 방법
US11693801B2 (en) Stacked semiconductor device assembly in computer system
JP5584512B2 (ja) パッケージされた集積回路装置及びその動作方法とこれを有するメモリ保存装置及び電子システム
US8884416B2 (en) Semiconductor apparatus having through vias configured to isolate power supplied to a memory chip from data signals supplied to the memory chip
CN108074912B (zh) 包括互连器的半导体封装
US8436455B2 (en) Stacked structure of semiconductor packages including through-silicon via and inter-package connector, and method of fabricating the same
JP5473105B2 (ja) 半導体素子及びその製造方法、並びに半導体素子を備えるスタックモジュール、カード及びシステム
US11705376B2 (en) Semiconductor chip including chip pad, redistribution wiring test pad, and redistribution wiring connection pad
US9349707B1 (en) Contact arrangements for stackable microelectronic package structures with multiple ranks
US10971484B2 (en) Package-on-package (PoP) semiconductor package and electronic system including the same
US20230352412A1 (en) Multiple die package using an embedded bridge connecting dies
US8803327B2 (en) Semiconductor package
US10553567B2 (en) Chip stack packages
US11990446B2 (en) Semiconductor assemblies with redistribution structures for die stack signal routing
US11682627B2 (en) Semiconductor package including an interposer
US20120049361A1 (en) Semiconductor integrated circuit
US9847322B2 (en) Semiconductor packages including through mold ball connectors and methods of manufacturing the same
US9530756B2 (en) Semiconductor apparatus having electrical connections with through-via and a metal layer and stacking method thereof
US9337170B1 (en) Contact arrangements for stackable microelectronic package structures
CN116114396A (zh) 前道工艺互连结构以及相关联的系统和方法
US10002850B2 (en) Semiconductor chip flexibly applied to various routing structures and semiconductor chip module using the same
KR20150051089A (ko) 칩 패드 및 본딩 패드를 포함하는 반도체 소자

Legal Events

Date Code Title Description
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid