KR20210095754A - 반도체 장치 - Google Patents

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KR20210095754A
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semiconductor
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semiconductor chip
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장애니
황인효
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Abstract

제 1 패키지, 및 상기 제 1 패키지 상에 적층되는 제 2 패키지를 포함하는 반도체 장치를 제공하되, 상기 제 1 및 제 2 패키지들 각각은 제 1 재배선 패턴을 갖는 제 1 재배선 기판, 상기 제 1 재배선 기판 상에 배치되고, 상기 제 1 재배선 패턴에 접속되는 제 1 반도체 칩, 상기 제 1 재배선 기판 상에서 상기 제 1 반도체 칩을 덮는 제 1 몰딩막, 상기 제 1 몰딩막을 관통하여 상기 제 1 재배선 패턴에 연결되는 제 1 관통 전극, 및 상기 제 1 몰딩막을 관통하고, 상기 제 1 재배선 패턴에 연결되지 않는 제 2 관통 전극을 포함하고, 상기 제 2 패키지의 상기 제 1 재배선 패턴은 상기 제 1 패키지의 제 2 관통 전극과 전기적으로 연결될 수 있다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치에 관한 것으로, 상세하게는 웨이퍼 레벨 반도체 패키지에 관한 것이다.
최근 전자산업이 발전함에 따라, 반도체 패키지는 소형화, 경량화, 제조비용의 절감에 목표를 두고 다양한 방향으로 발전해 가고 있다. 또한 그 응용분야가 디지털 화상기기, MP3 플레이어, 모바일 폰(mobile phone), 대용량 저장 수단 등으로 확장됨에 따라 다양한 종류의 반도체 패키지가 등장하고 있다. 반도체 패키지의 종류로는, BGA(Ball Grid Array) 패키지 또는 웨이퍼 레벨 패키지(Wafer Level Package) 등이 있다.
웨이퍼 레벨 패키지는 몰딩 공정 없이 반도체 칩에 재배선 패턴을 형성하고, 재배선 패턴에 바로 솔더볼을 부착시킨다. 따라서, 몰딩 공정과 인쇄회로 기판을 필요로 하지 않으므로, 제조 공정이 간단하며, 반도체 패키지의 두께를 얇게 만들 수 있다.
본 발명이 해결하고자 하는 과제는 전기적 특성이 향상된 반도체 장치 및 그의 제조 방법을 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상술한 기술적 과제들을 해결하기 위한 본 발명의 실시예들에 따른 반도체 장치는 제 1 패키지, 및 상기 제 1 패키지 상에 적층되는 제 2 패키지를 포함할 수 있다. 상기 제 1 및 제 2 패키지들 각각은 제 1 재배선 패턴을 갖는 제 1 재배선 기판, 상기 제 1 재배선 기판 상에 배치되고, 상기 제 1 재배선 패턴에 접속되는 제 1 반도체 칩, 상기 제 1 재배선 기판 상에서 상기 제 1 반도체 칩을 덮는 제 1 몰딩막, 상기 제 1 몰딩막을 관통하여 상기 제 1 재배선 패턴에 연결되는 제 1 관통 전극, 및 상기 제 1 몰딩막을 관통하고, 상기 제 1 재배선 패턴에 연결되지 않는 제 2 관통 전극을 포함할 수 있다. 상기 제 2 패키지의 상기 제 1 재배선 패턴은 상기 제 1 패키지의 제 2 관통 전극과 전기적으로 연결될 수 있다.
상술한 기술적 과제들을 해결하기 위한 본 발명의 실시예들에 따른 반도체 장치는 상호 적층되는 반도체 패키지들을 포함할 수 있다. 상기 반도체 패키지들은 서로 절연되는 제 1 재배선 패턴 및 제 2 재배선 패턴을 갖는 재배선 기판, 상기 재배선 기판 상에 실장되는 반도체 칩, 상기 반도체 칩을 둘러싸는 제 1 몰딩막, 및 상기 제 1 몰딩막을 관통하는 관통 전극들을 포함할 수 있다. 상기 관통 전극들은 상기 반도체 칩의 제 1 측면 상에 위치하고 상기 제 1 재배선 패턴에 접속되는 제 1 관통 전극, 및 상기 제 1 관통 전극과 이격되어 위치하고 상기 제 2 재배선 패턴에 접속되는 제 2 관통 전극을 포함할 수 있다. 상기 반도체 패키지들의 어느 하나의 상기 제 1 관통 전극과 그의 아래에 위치하는 상기 반도체 패키지들의 다른 하나의 상기 제 2 관통 전극은 수직으로 정렬될 수 있다.
상술한 기술적 과제들을 해결하기 위한 본 발명의 실시예들에 따른 반도체 장치는 제 1 패키지 및 상기 제 1 패키지 사에 적층되는 제 2 패키지를 포함할 수 있다. 상기 제 1 패키지는 제 1 반도체 칩, 상기 제 1 반도체 칩을 둘러싸는 제 1 몰딩막, 상기 제 1 몰딩막을 관통하고 제 1 재배선 패턴을 통해 상기 제 1 반도체 칩에 연결되는 제 1 관통 전극, 및 상기 제 1 몰딩막을 관통하고 상기 제 1 재배선 패턴이 연결되지 않는 제 2 관통 전극을 포함할 수 있다. 상기 제 2 패키지는 제 2 반도체 칩, 상기 제 2 반도체 칩을 둘러싸는 제 2 몰딩막, 상기 제 2 몰딩막을 관통하고 제 2 재배선 패턴을 통해 상기 제 2 반도체 칩에 연결되는 제 3 관통 전극, 및 상기 제 2 몰딩막을 관통하고 상기 제 2 재배선 패턴이 연결되지 않는 제 4 관통 전극을 포함할 수 있다. 상기 제 2 패키지의 상기 제 3 관통 전극은 상기 제 1 패키지의 상기 제 2 관통 전극과 연결될 수 있다.
본 발명의 실시예들에 따른 반도체 장치는 반도체 패키지들 각각의 반도체 칩들이 전기적으로 절연된 재배선 패턴들에 개별로 연결될 수 있으며, 이에 따라 반도체 장치의 대역폭(band width)이 증가될 수 있다.
본 발명의 실시예들에 따르면, 동일한 반도체 패키지들을 적층하여 대역폭(band width)이 넓은 반도체 장치를 제조할 수 있으며, 반도체 장치의 제조 공정이 단순화될 수 있다.
도 1은 본 발명의 실시예들에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 2는 반도체 패키지들의 관통 전극들의 배치를 설명하기 위한 개략적인 평면도이다.
도 3은 반도체 패키지들의 구성을 설명하기 위한 개략적인 분해 사시도이다.
도 4 및 도 5는 본 발명의 실시예들에 따른 반도체 장치를 설명하기 위한 단면도들이다.
도 6은 본 발명의 실시예들에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 7은 반도체 패키지들의 관통 전극들의 배치를 설명하기 위한 개략적인 평면도이다.
도 8은 본 발명의 실시예들에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 9는 반도체 패키지들의 관통 전극들의 배치를 설명하기 위한 개략적인 평면도이다.
도 10은 반도체 패키지들의 구성을 설명하기 위한 개략적인 분해 사시도이다.
도 11은 본 발명의 실시예들에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 12 및 도 13은 반도체 패키지들의 관통 전극들의 배치를 설명하기 위한 개략적인 평면도들이다.
도 14는 반도체 패키지들의 구성을 설명하기 위한 개략적인 분해 사시도이다.
도 15 내지 도 19는 본 발명의 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
도면들 참조하여 본 발명의 개념에 따른 반도체 장치를 설명한다.
도 1은 본 발명의 실시예들에 따른 반도체 장치를 설명하기 위한 단면도이다. 도 2는 반도체 패키지들의 관통 전극들의 배치를 설명하기 위한 개략적인 평면도이다. 도 3은 반도체 패키지들의 구성을 설명하기 위한 개략적인 분해 사시도이다.
도 1을 참조하여, 반도체 장치(10)는 패키지 스텍(PS)을 포함할 수 있다.
패키지 스텍(PS)은 제 1 방향(D1)으로 적층되는 제 1 반도체 패키지들(200)을 포함할 수 있다. 제 1 반도체 패키지들(200)은 실질적으로 동일한 구성 및 형상을 가질 수 있다. 이하, 제 1 반도체 패키지들(200)의 구성을 상세히 설명한다.
도 1 및 도 2를 참조하여, 제 1 반도체 패키지들(200)은 제 1 재배선 기판(220), 제 1 반도체 칩(210), 제 1 몰딩막(230) 및 관통 전극들(SV, FV, PGV)을 포함할 수 있다.
제 1 재배선 기판(220)은 복수의 재배선 패턴들을 포함할 수 있다. 상기 재배선 패턴들은 제 1 재배선 패턴(222), 제 2 재배선 패턴(224) 및 제 1 절연 패턴(226)을 포함할 수 있다. 제 1 절연 패턴(226)은 다층의 절연층을 포함할 수 있다. 상기 적층된 절연층들의 수는 2개로 도시되어 있으나, 상기 절연층들의 개수는 다양하게 변형될 수 있다. 상기 다층의 절연층에 의해 제 1 재배선 패턴(222) 및 제 2 재배선 패턴(224)이 매립될 수 있다. 제 1 재배선 패턴(222) 및 제 2 재배선 패턴(224)은 서로 전기적으로 절연되어 있을 수 있다. 여기서 제 1 재배선 패턴(222)은 제 1 반도체 칩(210)과 연결되는 신호 전달 패턴을 포함할 수 있고, 제 2 재배선 패턴(224)은 제 1 반도체 칩(210)과 전기적으로 분리되어 있는 플로팅(floating) 패턴들을 포함할 수 있다. 제 1 재배선 패턴(222)의 일부 및 제 2 재배선 패턴(224)의 일부는 제 1 절연 패턴(226)의 하면 상으로 노출될 수 있으며, 상기 노출된 재 1 및 제 2 재배선 패턴(222, 224)의 일부들은 도전 패드의 역할을 할 수 있다. 예를 들어, 상기 노출된 재 1 및 제 2 재배선 패턴들(222, 224)의 일부들 상에 제 1 연결 단자들(202)이 제공될 수 있다. 제 1 연결 단자들(202)은 제 1 및 제 2 재배선 패턴들(222, 224)에 접속될 수 있다.
제 1 재배선 기판(220) 상에 제 1 반도체 칩(210)이 실장될 수 있다. 제 1 반도체 칩(210)은 반도체 기판, 상기 반도체 기판 상의 집적 회로들, 상기 집적 회로들와 접속하는 배선, 및 상기 배선과 접속하는 제 1 칩 패드들(212)을 포함할 수 있다. 제 1 반도체 칩(210)의 상기 집적 회로들은 트랜지스터들(transistor)을 포함할 수 있다. 제 1 칩 패드들(212)은 제 1 반도체 칩(210)의 하면 상에 제공될 수 있다. 제 1 칩 패드들(212)은 구리(Cu) 또는 알루미늄(Al)과 같은 금속을 포함할 수 있다. 제 1 칩 패드들(212)은 상기 배선을 통해 제 1 반도체 칩(210)의 상기 집적 회로들과 전기적으로 연결될 수 있다. 전기적으로 연결된다/접속한다는 것은 직접적인 연결/접속 또는 다른 도전 구성요소를 통한 간접적인 연결/접속을 포함한다. 제 1 반도체 칩(210)은 평면적 관점에서 다각형의 형상을 가질 수 있다. 도 1 내지 도 3에서는 제 1 반도체 칩(210)이 정사각형의 평면 형상을 갖는 것을 예시로 설명하도록 한다. 제 1 반도체 칩(210)은 제 1 내지 제 4 측면들(210a, 210b, 210c, 210d)을 포함할 수 있다. 제 1 내지 제 4 측면들(210a, 210b, 210c, 210d)은 제 1 방향(D1)을 기준으로 시계 방향으로 회전하는 제 2 방향(D2)으로 순차적으로 배치될 수 있으며, 제 1 내지 제 4 측면들(210a, 210b, 210c, 210d)은 서로 인접하여 배치될 수 있다. 제 1 반도체 칩(210)의 제 1 내지 제 4 측면들(210a, 210b, 210c, 210d)은 동일한 폭을 가질 수 있다. 제 1 반도체 칩(210)은 20um 내지 40um의 두께를 가질 수 있다.
제 1 반도체 칩(210)의 제 1 칩 패드들(212)이 제 1 재배선 기판(220)을 향하도록, 제 1 반도체 칩(210)이 제 1 재배선 기판(220) 상에 배치될 수 있다. 제 1 칩 패드들(212)은 제 1 재배선 기판(220)의 제 1 재배선 패턴(222)에 접속될 수 있다. 제 1 칩 패드들(212)은 제 2 재배선 패턴(224)에 접속되지 않을 수 있다. 즉, 제 1 반도체 칩(210)은 제 1 재배선 기판(220)의 제 2 재배선 패턴(224)과 전기적으로 절연될 수 있다. 도 1에서는 제 1 반도체 칩(210)의 제 1 칩 패드들(212)이 제 1 재배선 기판(220)의 제 1 재배선 패턴(222)에 직접 접속되는 것으로 도시하였으나, 본 발명이 이에 한정되는 것을 아니다. 도시된 바와는 다르게, 제 1 반도체 칩(210)은 칩 단자들을 통해 제 1 재배선 기판(220)에 실장될 수 있다. 예를 들어, 상기 칩 단자들이 제 1 칩 패드들(212)과 제 1 재배선 패턴(222) 사이에 형성되어, 제 1 칩 패드들(212)과 제 1 재배선 패턴(222)이 전기적으로 연결될 수 있다. 즉, 제 1 반도체 칩(210)은 상기 칩 단자들을 통해 제 1 재배선 기판(220)과 전기적으로 연결될 수 있다. 상기 칩 단자들은 솔더, 필라 및 범프 중 적어도 하나를 포함할 수 있다. 상기 칩 단자들은 금속과 같은 도전 물질을 포함할 수 있다.
제 1 몰딩막(230)이 제 1 재배선 기판(220) 상에 제공될 수 있다. 제 1 몰딩막(230)은 제 1 재배선 기판(220)을 덮을 수 있다. 제 1 몰딩막(230)은 제 1 반도체 칩(210)을 매립할 수 있다. 예를 들어, 제 1 몰딩막(230)은 제 1 반도체 칩(210)의 측면들 및 제 1 반도체 칩(210)의 상면을 덮을 수 있다. 도시된 바와는 다르게, 제 1 몰딩막(230)은 제 1 반도체 칩(210)의 상기 상면을 노출시킬 수 있다. 즉, 제 1 몰딩막(230)은 제 1 재배선 기판(220) 상에서 제 1 반도체 칩(210)을 둘러쌀 수 있다. 예를 들어, 제 1 몰딩막(230)은 제 1 반도체 칩(210)의 측면들을 덮되, 제 1 반도체 칩(210)의 상면을 노출시킬 수 있다. 제 1 반도체 칩(210)이 상기 칩 단자들을 통해 제 1 재배선 기판(220)에 실장되는 경우, 제 1 몰딩막(230)은 제 1 반도체 칩(210)과 제 1 재배선 기판(220) 사이의 갭 영역으로 연장되어 상기 칩 단자들을 밀봉할 수 있다. 제 1 몰딩막(230)은 에폭시계 몰딩 컴파운드(EMC)와 같은 절연성 폴리머를 포함할 수 있다.
관통 전극들(SV, FV, PGV)이 제 1 재배선 기판(220) 상에서 제 1 몰딩막(230) 내에 제공될 수 있다. 관통 전극들(SV, FV, PGV)은 제 1 반도체 칩(210)과 옆으로 이격되어 배치될 수 있다. 관통 전극들(SV, FV, PGV)은 제 1 몰딩막(230)을 제 1 방향(D1)으로 관통할 수 있다. 관통 전극들(SV, FV, PGV) 각각은 제 1 재배선 기판(220)의 제 1 재배선 패턴(222) 및 제 2 재배선 패턴(224) 중 어느 하나와 접속될 수 있다. 관통 전극들(SV, FV, PGV)은 제 1 및 제 2 재배선 패턴들(222, 224)을 통해 제 1 연결 단자들(202) 또는 제 1 반도체 칩(210)과 전기적으로 연결될 수 있다. 관통 전극들(SV, FV, PGV)은 제 1 몰딩막(230)의 상면 상으로 노출될 수 있다. 관통 전극들(SV, FV, PGV)은 금속과 같은 도전 물질을 포함할 수 있다.
도 1 및 도 2를 참조하여, 관통 전극들(SV, FV, PGV)은 제 1 관통 전극들(SV), 제 2 관통 전극들(FV) 및 제 3 관통 전극들(PGV)을 포함할 수 있다. 제 1 관통 전극들(SV)은 신호 관통 전극일 수 있다. 여기서, 신호 관통 전극이란 제 1 반도체 패키지(200) 내에서 제 1 반도체 칩(210)과 전기적 신호를 주고 받는 관통 전극을 의미한다. 제 2 관통 전극들(FV)은 플로팅 관통 전극일 수 있다. 여기서, 플로팅 관통 전극은 제 1 반도체 패키지(200) 내에서 제 1 반도체 칩(210)과 전기적으로 분리되어 있는 관통 전극을 의미한다. 제 3 관통 전극들(PGV)은 전력/접지 관통 전극일 수 있다. 여기서, 파워/접지 관통 전극은 제 1 반도체 칩(210)에 접지 또는 전력을 공급하는 관통 전극을 의미한다.
제 1 관통 전극들(SV)은 제 1 반도체 칩(210)의 제 1 측면(210a) 상에 위치하는 신호 영역(SR)에 제공될 수 있다. 제 1 관통 전극들(SV)은 제 1 재배선 기판(220)의 상면에 평행한 오와 열을 갖도록 배열될 수 있다. 도 2에 도시된 바와는 다르게, 제 1 관통 전극들(SV)은 지그재그(zigzag) 형태로 배열될 수 있다. 제 1 관통 전극들(SV)은 제 1 재배선 패턴(222)에 접속될 수 있으며, 제 1 재배선 패턴(222)을 통해 제 1 반도체 칩(210)에 연결될 수 있다.
제 2 관통 전극들(FV)은 제 1 반도체 칩(210)의 제 2 측면(210b), 제 3 측면(210c) 및 제 4 측면(210d) 상에 위치하는 플로팅 영역들(FR1, FR2, FR3)에 제공될 수 있다. 상세하게는, 제 2 관통 전극들(FV)는 제 1 서브 관통 전극들(FV1), 제 2 서브 관통 전극들(FV2) 및 제 3 서브 관통 전극들(FV3)을 포함할 수 있다. 제 1 서브 관통 전극들(FV1)은 제 1 반도체 칩(210)의 제 2 측면(210b) 상에 위치하는 제 1 플로팅 영역(FR1)에 제공될 수 있다. 제 2 서브 관통 전극들(FV2)은 제 1 반도체 칩(210)의 제 3 측면(210c) 상에 위치하는 제 2 플로팅 영역(FR2)에 제공될 수 있다. 제 3 서브 관통 전극들(FV3)은 제 1 반도체 칩(210)의 제 4 측면(210d) 상에 위치하는 제 3 플로팅 영역(FR3)에 제공될 수 있다. 제 1 서브 관통 전극(FV1), 제 2 서브 관통 전극(FV2) 및 제 3 서브 관통 전극(FV3) 각각은 재배선 기판(220)의 상면에 평행한 오와 열을 갖도록 배열될 수 있다. 도 2에 도시된 바와는 다르게, 제 1 서브 관통 전극(FV1), 제 2 서브 관통 전극(FV2) 및 제 3 서브 관통 전극(FV3) 각각은 지그재그(zigzag) 형태로 배열될 수 있다. 제 1 서브 관통 전극(FV1), 제 2 서브 관통 전극(FV2) 및 제 3 서브 관통 전극(FV3)은 제 2 재배선 패턴(224)에 접속될 수 있으며, 제 1 반도체 칩(210)과 전기적으로 절연될 수 있다. 이때, 제 1 서브 관통 전극(FV1), 제 2 서브 관통 전극(FV2) 및 제 3 서브 관통 전극(FV3)은 제 2 재배선 패턴(224) 내에서 서로 전기적으로 분리되어 있는 플로팅(floating) 패턴들에 각각 접속될 수 있다. 즉, 제 1 서브 관통 전극(FV1), 제 2 서브 관통 전극(FV2) 및 제 3 서브 관통 전극(FV3)은 서로 전기적으로 절연될 수 있다.
제 3 관통 전극들(PGV)은 파워/접지 영역(PGR)에 제공될 수 있다. 파워/접지 영역(PGR)은 신호 영역(SR) 및 플로팅 영역들(FR1, FR2, FR3)과 이격되어 배치될 수 있다. 상세하게는, 파워/접지 영역(PGR)은 제 1 반도체 칩(210)의 모서리와 인접하여 배치될 수 있다. 여기서 제 1 반도체 칩(210)의 모서리라 함은 제 1 반도체 칩(210)의 측면들(210a, 201b, 210c, 210d)이 접하는 부분들을 의미할 수 있다. 제 3 관통 전극들(PGV)은 재배선 기판(220)의 상면에 평행한 오와 열을 갖도록 배열될 수 있다. 제 3 관통 전극들(PGV)은 제 1 재배선 기판(220)의 재배선 패턴을 통해 제 1 반도체 칩(210)에 연결될 수 있다.
상기와 같이 제 1 반도체 패키지(200)가 제공될 수 있다. 제 1 재배선 기판(220), 제 1 반도체 칩(210) 및 제 1 몰딩막(230)을 포함하는 제 1 반도체 패키지(200)의 두께는 30um 내지 50um일 수 있다.
도 1 내지 도 3을 참조하여, 제 1 반도체 패키지들(200)이 적층될 수 있다. 예를 들어, 4개의 제 1 반도체 패키지(200)이 적층될 수 있다. 도 1 및 도 3에서는 4개의 제 1 반도체 패키지들(200)이 적층되는 것을 도시하였으나 본 발명이 이에 한정되는 것은 아니며, 제 1 반도체 패키지들(200)은 둘 이상의 복수개가 적층될 수 있다. 이하, 4개의 제 1 반도체 패키지들(200)이 적층되는 도 1 및 도 3의 실시예를 기준으로 설명하도록 한다.
제 1 반도체 패키지들(200)이 적층될 수 있다. 이하 설명의 편의를 위하여, 4개의 제 1 반도체 패키지들(200)을 제 1 내지 제 4 서브 반도체 패키지들(200-1, 200-2, 200-3, 200-4)로 지칭하여 설명하도록 한다. 제 1 내지 제 4 서브 반도체 패키지들(200-1, 200-2, 200-3, 200-4)의 각각은 위에서 설명한 제 1 반도체 패키지(200)와 동일할 수 있으며, 각자의 구성은 서로 동일할 수 있다.
제 1 서브 반도체 패키지(200-1) 상에 제 2 서브 반도체 패키지(200-2)가 실장될 수 있다. 제 2 서브 반도체 패키지(200-2)는 제 1 서브 반도체 패키지(200-1)에 정렬되지 않을 수 있다. 상세하게는, 제 2 서브 반도체 패키지(200-2)와 제 1 서브 반도체 패키지(200-1)는 서로 회전 쉬프트(twist shift)될 수 있다. 본 명세서에서 회전 쉬프트라 함은 두 구성요소가 일 축을 따라 오버랩(overlap)되어 있는 상태에서, 어느 하나의 구성요소가 상기 일 축을 기준으로 회전되어 있는 상태를 의미한다. 제 2 서브 반도체 패키지(200-2)는 제 1 서브 반도체 패키지(200-1)에 대해 제 1 방향(D1)을 기준으로 시계 방향으로 회전하는 제 2 방향(D2)으로 회전 쉬프트될 수 있다. 예를 들어, 제 1 서브 반도체 패키지(200-1)와 제 2 서브 반도체 패키지(200-2)는 제 1 방향(D1)으로 중첩되되, 제 2 서브 반도체 패키지(200-2)의 제 1 반도체 칩(210)의 제 1 측면(210a)은 제 1 서브 반도체 패키지(200-1)의 제 1 반도체 칩(210)의 제 2 측면(210b)과 동일한 평면 상에 위치할 수 있다. 즉, 제 2 서브 반도체 패키지(200-2)와 제 1 서브 반도체 패키지(200-1)는 90°회전 쉬프트되어 배치될 수 있다. 이에 따라, 제 2 서브 반도체 패키지(200-2)의 제 1 관통 전극들(SV)은 제 1 서브 반도체 패키지(200-1)의 제 1 서브 관통 전극들(FV1)과 정렬될 수 있다.
제 2 서브 반도체 패키지(200-2)의 제 1 서브 관통 전극들(FV1), 제 2 서브 관통 전극들(FV2) 및 제 3 서브 관통 전극들(FV3)은 각각 제 1 서브 반도체 패키지(200-1)의 제 2 서브 관통 전극들(FV2), 제 3 서브 관통 전극들(FV3) 및 제 1 관통 전극들(SV)과 정렬될 수 있다. 제 2 서브 반도체 패키지(200-2)의 제 3 관통 전극들(PGV)은 제 1 서브 반도체 패키지(200-1)의 제 3 관통 전극들(PGV)과 정렬될 수 있으며, 서로 전기적으로 연결될 수 있다.
제 2 서브 반도체 패키지(200-2)의 제 1 연결 단자들(202)은 제 1 서브 반도체 패키지(200-1)의 관통 전극들(SV, FV1, FV2, FV3, PGV)에 접속될 수 있다. 제 2 서브 반도체 패키지(200-2)의 제 1 반도체 칩(210)은 제 2 서브 반도체 패키지(200-2)의 제 1 재배선 패턴(222) 및 제 1 연결 단자들(202)을 통해 제 1 서브 반도체 패키지(200-1)의 제 1 서브 관통 전극들(FV1)에 접속될 수 있다. 제 1 서브 반도체 패키지(200-1)의 제 1 반도체 칩(210) 및 제 2 서브 반도체 패키지(200-2)의 제 1 반도체 칩(210)이 전기적으로 절연된 제 1 서브 반도체 패키지(200-1)의 제 1 재배선 패턴(222) 및 제 2 재배선 패턴(224)에 개별로 연결될 수 있으며, 이에 따라 반도체 장치(10)의 대역폭(band width)이 증가될 수 있다.
제 2 서브 반도체 패키지(200-2) 상에 제 3 서브 반도체 패키지(200-3)가 실장될 수 있다. 제 3 서브 반도체 패키지(200-3)는 제 2 서브 반도체 패키지(200-2)에 정렬되지 않을 수 있다. 상세하게는, 제 3 서브 반도체 패키지(200-3)와 제 2 서브 반도체 패키지(200-2)는 서로 회전 쉬프트(twist shift)될 수 있다. 제 3 서브 반도체 패키지(200-3)는 제 2 서브 반도체 패키지(200-2)에 대해 제 2 방향(D2)으로 회전 쉬프트될 수 있다. 예를 들어, 제 2 서브 반도체 패키지(200-2)와 제 3 서브 반도체 패키지(200-3)는 제 1 방향(D1)으로 중첩되되, 제 3 서브 반도체 패키지(200-3)의 제 1 반도체 칩(210)의 제 1 측면(210a)은 제 2 서브 반도체 패키지(200-2)의 제 1 반도체 칩(210)의 제 2 측면(210b)과 동일한 평면 상에 위치할 수 있다. 즉, 제 3 서브 반도체 패키지(200-3)와 제 2 서브 반도체 패키지(200-2)는 90°회전 쉬프트되어 배치될 수 있다. 이에 따라, 제 3 서브 반도체 패키지(200-3)의 제 1 관통 전극들(SV)은 제 2 서브 반도체 패키지(200-2)의 제 1 서브 관통 전극들(FV1)과 정렬될 수 있다.
제 3 서브 반도체 패키지(200-3)의 제 1 서브 관통 전극들(FV1), 제 2 서브 관통 전극들(FV2) 및 제 3 서브 관통 전극들(FV3)은 각각 제 2 서브 반도체 패키지(200-2)의 제 2 서브 관통 전극들(FV2), 제 3 서브 관통 전극들(FV3) 및 제 1 관통 전극들(SV)과 정렬될 수 있다. 제 3 서브 반도체 패키지(200-3)의 제 3 관통 전극들(PGV)은 제 2 서브 반도체 패키지(200-2)의 제 3 관통 전극들(PGV)과 정렬될 수 있으며, 서로 전기적으로 연결될 수 있다.
제 3 서브 반도체 패키지(200-3)의 제 1 연결 단자들(202)은 제 2 서브 반도체 패키지(200-2)의 관통 전극들(SV, FV1, FV2, FV3, PGV)에 접속될 수 있다. 제 3 서브 반도체 패키지(200-3)의 제 1 반도체 칩(210)은 제 3 서브 반도체 패키지(200-3)의 제 1 재배선 패턴(222) 및 제 1 연결 단자들(202)과 제 2 서브 반도체 패키지(200-2)의 제 1 서브 관통 전극들(FV1)을 통해 제 1 서브 반도체 패키지(200-1)의 제 2 서브 관통 전극들(FV2)에 접속될 수 있다. 제 1 서브 반도체 패키지(200-1)의 제 1 반도체 칩(210), 제 2 서브 반도체 패키지(200-2)의 제 1 반도체 칩(210) 및 제 3 서브 반도체 패키지(200-3)의 제 1 반도체 칩(210)이 전기적으로 절연된 제 1 서브 반도체 패키지(200-1)의 제 1 재배선 패턴(222) 및 제 2 재배선 패턴(224)에 개별로 연결될 수 있으며, 반도체 장치(10)의 대역폭이 증가될 수 있다.
제 3 서브 반도체 패키지(200-3) 상에 제 4 서브 반도체 패키지(200-4)가 실장될 수 있다. 제 4 서브 반도체 패키지(200-4)는 제 3 서브 반도체 패키지(200-3)에 정렬되지 않을 수 있다. 상세하게는, 제 4 서브 반도체 패키지(200-4)와 제 3 서브 반도체 패키지(200-3)는 서로 회전 쉬프트(twist shift)될 수 있다. 제 4 서브 반도체 패키지(200-4)는 제 3 서브 반도체 패키지(200-3)에 대해 제 2 방향(D2)으로 회전 쉬프트될 수 있다. 예를 들어, 제 3 서브 반도체 패키지(200-3)와 제 4 서브 반도체 패키지(200-4)는 제 1 방향(D1)으로 중첩되되, 제 4 서브 반도체 패키지(200-4)의 제 1 반도체 칩(210)의 제 1 측면(210a)은 제 3 서브 반도체 패키지(200-3)의 제 1 반도체 칩(210)의 제 2 측면(210b)과 동일한 평면 상에 위치할 수 있다. 즉, 제 4 서브 반도체 패키지(200-4)와 제 3 서브 반도체 패키지(200-3)는 90°회전 쉬프트되어 배치될 수 있다. 이에 따라, 제 4 서브 반도체 패키지(200-4)의 제 1 관통 전극들(SV)은 제 3 서브 반도체 패키지(200-3)의 제 1 서브 관통 전극들(FV1)과 정렬될 수 있다.
제 4 서브 반도체 패키지(200-4)의 제 1 서브 관통 전극들(FV1), 제 2 서브 관통 전극들(FV2) 및 제 3 서브 관통 전극들(FV3)은 각각 제 3 서브 반도체 패키지(200-3)의 제 2 서브 관통 전극들(FV2), 제 3 서브 관통 전극들(FV3) 및 제 1 관통 전극들(SV)과 정렬될 수 있다. 제 4 서브 반도체 패키지(200-4)의 제 3 관통 전극들(PGV)은 제 3 서브 반도체 패키지(200-3)의 제 3 관통 전극들(PGV)과 정렬될 수 있으며, 서로 전기적으로 연결될 수 있다.
제 4 서브 반도체 패키지(200-4)의 제 1 연결 단자들(202)은 제 3 서브 반도체 패키지(200-3)의 관통 전극들(SV, FV1, FV2, FV3, PGV)에 접속될 수 있다. 제 4 서브 반도체 패키지(200-4)의 제 1 반도체 칩(210)은 제 4 서브 반도체 패키지(200-4)의 제 1 재배선 패턴(222) 및 제 1 연결 단자들(202), 제 3 서브 반도체 패키지(200-3)의 제 1 서브 관통 전극들(FV1), 및 제 2 서브 반도체 패키지(200-2)의 제 2 서브 관통 전극(FV2)을 통해 제 1 서브 반도체 패키지(200-1)의 제 3 서브 관통 전극들(FV3)에 접속될 수 있다. 제 1 서브 반도체 패키지(200-1)의 제 1 반도체 칩(210), 제 2 서브 반도체 패키지(200-2)의 제 1 반도체 칩(210), 제 3 서브 반도체 패키지(200-3)의 제 1 반도체 칩(210) 및 제 4 서브 반도체 패키지(200-4)의 제 1 반도체 칩(210)이 전기적으로 절연된 제 1 서브 반도체 패키지(200-1)의 제 1 재배선 패턴(222) 및 제 2 재배선 패턴(224)에 개별로 연결될 수 있으며, 반도체 장치(10)의 대역폭이 증가될 수 있다. 상기와 같이 패키지 스텍(PS)이 제공될 수 있다.
다른 실시예들에 따르면, 반도체 장치(10')는 패키지 기판(100) 및 패키지 몰딩막(300)을 더 포함할 수 있다. 도 4를 참조하여, 패키지 기판(100)이 제공될 수 있다. 패키지 기판(100)은 인쇄 회로 기판(PCB; Printed circuit board)일 수 있다. 패키지 기판(100)은 상면 및 하면을 포함할 수 있다. 패키지 기판(100)의 상기 상면에는 제 1 패드들(102)이 제공될 수 있고, 패키지 기판(100)의 상기 하면에는 제 2 패드들(104)이 제공될 수 있다. 제 1 패드들(102)은 패키지 스텍(PS)이 실장되는 패드들일 수 있다. 제 2 패드들(104)의 각각에는 외부 단자들(106)이 배치될 수 있다. 외부 단자들(106)은 반도체 장치(10')를 외부 소자와 전기적으로 연결시킬 수 있다.
패키지 기판(100) 상에 패키지 스텍(PS)이 실장될 수 있다. 예를 들어, 패키지 기판(100) 상에 제 1 반도체 패키지들(200)이 적층될 수 있다.
패키지 스텍(PS)의 최하단에 배치되는 제 1 서브 반도체 패키지(200-1)이 패키지 기판(100) 상에 실장될 수 있다. 제 1 서브 반도체 패키지(200-1)의 제 1 연결 단자들(202)은 패키지 기판(100)의 제 1 패드들(102)에 접속될 수 있다. 제 1 서브 반도체 패키지(200-1)의 제 1 반도체 칩(210)은 제 1 재배선 패턴(222)을 통해 패키지 기판(100)에 연결될 수 있다. 제 2 관통 전극들(FV1, FV2, FV3)은 제 2 재배선 패턴(224)을 통해 패키지 기판(100)에 연결될 수 있다. 제 3 관통 전극들(PGV)은 패키지 기판(100)의 접지 회로 또는 전력 회로에 연결될 수 있다.
패키지 기판(100) 상에 패키지 몰딩막(300)이 제공될 수 있다. 패키지 몰딩막(300)은 패키지 기판(100) 상에서 칩 스텍(CS)을 덮을 수 있다. 패키지 몰딩막(300)은 제 1 반도체 패키지들(200)의 측면들을 덮고, 제 1 반도체 패키지들(200) 사이의 공간을 채울 수 있다. 이에 따라, 패키지 몰딩막(300)은 칩 스텍(CS)을 보호할 수 있다. 패키지 몰딩막(300)은 에폭시계 몰딩 컴파운드(EMC)와 같은 절연성 폴리머를 포함할 수 있다.
이와는 다르게, 반도체 장치(10'')는 패키지 기판(100)을 포함하지 않을 수 있다. 도 5를 참조하여, 패키지 기판(100)이 제공되지 않을 수 있다. 패키지 스텍(PS)의 최하단에 배치되는 제 1 서브 반도체 패키지(200-1)의 제 1 연결 단자들(202)은 반도체 장치(10'')를 외부 소자와 전기적으로 연결시킬 수 있다.
패키지 몰딩막(300)이 제공될 수 있다. 패키지 몰딩막(300)은 패키지 기판(100) 상에서 칩 스텍(CS)을 덮을 수 있다. 패키지 몰딩막(300)은 제 1 반도체 패키지들(200)의 측면들을 덮고, 제 1 반도체 패키지들(200) 사이의 공간을 채울 수 있다. 이에 따라, 패키지 몰딩막(300)은 칩 스텍(CS)을 보호할 수 있다. 더하여, 패키지 몰딩막(300)은 제 1 서브 반도체 패키지(200-1)의 재배선층(220)을 덮을 수 있다. 이에 따라, 패키지 몰딩막(300)은 제 1 서브 반도체 패키지(200-1)의 재배선층(220)을 보호할 수 있다. 제 1 서브 반도체 패키지(200-1)의 제 1 연결 단자들(202)은 패키지 몰딩막(300)을 관통하여 패키지 몰딩막(300) 상으로 노출될 수 있다. 패키지 몰딩막(300)은 에폭시계 몰딩 컴파운드(EMC)와 같은 절연성 폴리머를 포함할 수 있다.
도 6은 본 발명의 실시예들에 따른 반도체 장치를 설명하기 위한 단면도이다. 도 7은 반도체 패키지들의 관통 전극들의 배치를 설명하기 위한 개략적인 평면도이다.
도 6 및 도 7을 참조하여, 반도체 장치(20)는 패키지 스텍(PS)을 포함할 수 있다.
패키지 스텍(PS)은 제 1 방향(D1)으로 적층되는 제 2 반도체 패키지들(400)을 포함할 수 있다. 제 2 반도체 패키지들(400)이 상호 적층될 수 있다. 예를 들어, 2개의 제 2 반도체 패키지(400)가 상호 적층될 수 있다. 제 2 반도체 패키지들(400)은 서로 실질적으로 동일한 구성 및 형상을 가질 수 있다.
제 2 반도체 패키지(400)는 제 2 재배선 기판(420), 제 2 반도체 칩(410), 제 2 몰딩막(430) 및 관통 전극들(SV, FV, PGV)을 포함할 수 있다.
제 2 재배선 기판(420)은 복수의 재배선 패턴들을 포함할 수 있다. 상기 재배선 패턴들은 제 3 재배선 패턴(422), 제 4 재배선 패턴(424) 및 제 2 절연 패턴(426)을 포함할 수 있다. 제 2 절연 패턴(426) 내에 제 3 재배선 패턴(422) 및 제 4 재배선 패턴(424)이 매립될 수 있다. 제 3 재배선 패턴(422) 및 제 4 재배선 패턴(424)은 서로 전기적으로 절연되어 있을 수 있다. 여기서 제 3 재배선 패턴(422)은 제 2 반도체 칩(410)과 연결되는 신호 전달 패턴일 수 있고, 제 4 재배선 패턴(424)은 제 2 반도체 칩(410)과 전기적으로 분리되어 있는 플로팅(floating) 패턴일 수 있다. 제 3 재배선 패턴(422)의 일부 및 제 4 재배선 패턴(424)의 일부는 제 2 절연 패턴(426)의 하면 상으로 노출될 수 있으며, 상기 노출된 재 3 및 제 4 재배선 패턴들(422, 424)의 일부들 상에 제 2 연결 단자들(402)이 제공될 수 있다.
제 2 재배선 기판(420) 상에 제 2 반도체 칩(410)이 실장될 수 있다. 제 2 반도체 칩(410)은 반도체 기판, 상기 반도체 기판 상의 집적 회로들, 상기 집적 회로들와 접속하는 배선, 및 상기 배선과 접속하는 제 2 칩 패드들(412)을 포함할 수 있다. 제 2 칩 패드들(412)은 상기 배선을 통해 제 2 반도체 칩(410)의 상기 집적 회로들과 전기적으로 연결될 수 있다. 제 2 반도체 칩(410)은 평면적 관점에서 정사각형의 형상을 가질 수 있다.
제 2 반도체 칩(410)의 제 2 칩 패드들(412)이 제 2 재배선 기판(420)을 향하도록, 제 2 반도체 칩(410)이 제 2 재배선 기판(420) 상에 배치될 수 있다. 제 2 칩 패드들(412)은 제 2 재배선 기판(420)의 제 3 재배선 패턴(422)에 접속될 수 있다. 제 2 칩 패드들(412)은 제 4 재배선 패턴(424)에 접속되지 않을 수 있다.
제 2 몰딩막(430)이 제 2 재배선 기판(420) 상에 제공될 수 있다. 제 2 몰딩막(430)은 제 2 재배선 기판(420)을 덮을 수 있다. 제 2 몰딩막(430)은 제 2 반도체 칩(410)을 덮을 수 있다.
관통 전극들(SV, FV, PGV)이 제 2 재배선 기판(420) 상에서 제 2 몰딩막(430) 내에 제공될 수 있다. 관통 전극들(SV, FV, PGV)은 제 2 반도체 칩(410)과 옆으로 이격되어 배치될 수 있다. 관통 전극들(SV, FV, PGV)은 제 2 몰딩막(430)을 제 1 방향(D1)으로 관통할 수 있다. 관통 전극들(SV, FV, PGV) 각각은 제 2 재배선 기판(420)의 제 3 재배선 패턴(422) 및 제 4 재배선 패턴(424) 중 어느 하나와 접속될 수 있다. 관통 전극들(SV, FV, PGV)은 제 3 및 제 4 재배선 패턴들(422, 424)을 통해 제 2 연결 단자들(402) 또는 제 2 반도체 칩(410)과 전기적으로 연결될 수 있다.
관통 전극들(SV, FV, PGV)은 제 1 관통 전극들(SV), 제 2 관통 전극들(FV) 및 제 3 관통 전극들(PGV)을 포함할 수 있다. 제 1 관통 전극들(SV)은 신호 관통 전극일 수 있다. 제 2 관통 전극들(FV)은 플로팅 관통 전극일 수 있다. 제 3 관통 전극들(PGV)은 전력/접지 관통 전극일 수 있다.
제 1 관통 전극들(SV)은 제 2 반도체 칩(410)의 두 측면들 상에 제공될 수 있다. 제 1 관통 전극들(SV)은 제 3 재배선 패턴(422)에 접속될 수 있으며, 제 3 재배선 패턴(422)을 통해 제 2 반도체 칩(410)에 연결될 수 있다.
제 2 관통 전극들(FV)은 제 2 반도체 칩(410)의 두 측면들 상에 제공될 수 있다. 이때, 제 1 관통 전극들(SV)과 인접한 제 2 반도체 칩(410)의 측면들과 제 2 관통 전극들(FV)과 인접한 제 2 반도체 칩(410)의 측면들은 서로 다른 측면들일 수 있다. 제 2 관통 전극들(FV)은 제 4 재배선 패턴(424)에 접속될 수 있으며, 제 2 반도체 칩(410)과 전기적으로 절연될 수 있다.
제 3 관통 전극들(PGV)은 제 1 및 제 2 관통 전극들(SV, FV)과 이격되어 배치될 수 있다. 상세하게는, 제 3 관통 전극들(PGV)은 제 2 반도체 칩(410)의 모서리와 인접하여 배치될 수 있다. 제 3 관통 전극들(PGV)은 제 2 재배선 기판(420)의 재배선 패턴을 통해 제 2 반도체 칩(410)에 연결될 수 있다.
제 2 반도체 패키지들(400)이 적층될 수 있다. 제 2 반도체 패키지들(400)은 서로 정렬되지 않을 수 있다. 상세하게는, 제 2 반도체 패키지들(400)은 서로 회전 쉬프트(twist shift)될 수 있다. 제 2 반도체 패키지들(400)에 제 2 방향(D2)으로 회전 쉬프트될 수 있다. 예를 들어, 제 2 반도체 패키지들(400)은 제 1 방향(D1)으로 중첩되되, 제 2 반도체 패키지들(400)은 180°회전 쉬프트되어 배치될 수 있다. 이에 따라, 위에 배치되는 제 2 반도체 패키지들(400)의 제 1 관통 전극들(SV)은 아래에 배치되는 제 2 반도체 패키지들(400)의 제 2 관통 전극들(FV)과 정렬될 수 있다.
위에 배치되는 제 2 반도체 패키지들(400)의 제 2 연결 단자들(402)은 아래에 배치되는 제 2 반도체 패키지들(400)의 관통 전극들(SV, FV, PGV)에 접속될 수 있다. 위에 배치되는 제 2 반도체 패키지들(400)의 제 2 반도체 칩(410)은 아래에 배치되는 제 2 반도체 패키지들(400)의 제 2 관통 전극들(FV)에 접속될 수 있다. 제 2 반도체 패키지들(400)의 제 2 반도체 칩들(410)이 전기적으로 절연된 재배선 패턴에 개별로 연결될 수 있으며, 이에 따라 반도체 장치(20)의 대역폭(band width)이 증가될 수 있다.
도 8은 본 발명의 실시예들에 따른 반도체 장치를 설명하기 위한 단면도이다. 도 9는 반도체 패키지들의 관통 전극들의 배치를 설명하기 위한 개략적인 평면도이다. 도 10은 반도체 패키지들의 구성을 설명하기 위한 개략적인 분해 사시도이다.
도 8 내지 도 10을 참조하여, 반도체 장치(30)는 패키지 스텍(PS)을 포함할 수 있다.
패키지 스텍(PS)은 제 1 방향(D1)으로 적층되는 제 3 반도체 패키지들(500)을 포함할 수 있다. 제 3 반도체 패키지들(500)이 상호 적층될 수 있다. 예를 들어, 6개의 제 3 반도체 패키지(500)가 상호 적층될 수 있다. 제 3 반도체 패키지들(500)은 서로 실질적으로 동일한 구성 및 형상을 가질 수 있다.
제 3 반도체 패키지(500)는 제 3 재배선 기판(520), 제 3 반도체 칩(510), 제 3 몰딩막(530) 및 관통 전극들(SV, FV, PGV)을 포함할 수 있다.
제 3 재배선 기판(520)은 복수의 재배선 패턴들을 포함할 수 있다. 상기 재배선 패턴들은 제 5 재배선 패턴(522), 제 6 재배선 패턴(524) 및 제 3 절연 패턴(526)을 포함할 수 있다. 제 3 절연 패턴(526) 내에 제 5 재배선 패턴(522) 및 제 6 재배선 패턴(524)이 매립될 수 있다. 제 5 재배선 패턴(522) 및 제 6 재배선 패턴(524)은 서로 전기적으로 절연되어 있을 수 있다. 여기서 제 5 재배선 패턴(522)은 제 3 반도체 칩(510)과 연결되는 신호 전달 패턴일 수 있고, 제 6 재배선 패턴(524)은 제 3 반도체 칩(510)과 전기적으로 분리되어 있는 플로팅(floating) 패턴일 수 있다. 제 5 재배선 패턴(522)의 일부 및 제 6 재배선 패턴(524)의 일부는 제 3 절연 패턴(526)의 하면 상으로 노출될 수 있으며, 상기 노출된 재 5 및 제 6 재배선 패턴들(522, 524)의 일부들 상에 제 3 연결 단자들(502)이 제공될 수 있다.
제 3 재배선 기판(520) 상에 제 3 반도체 칩(510)이 실장될 수 있다. 제 3 반도체 칩(510)은 반도체 기판, 상기 반도체 기판 상의 집적 회로들, 상기 집적 회로들와 접속하는 배선, 및 상기 배선과 접속하는 제 3 칩 패드들(512)을 포함할 수 있다. 제 3 칩 패드들(512)은 상기 배선을 통해 제 3 반도체 칩(510)의 상기 집적 회로들과 전기적으로 연결될 수 있다. 제 3 반도체 칩(510)은 평면적 관점에서 정육각형의 형상을 가질 수 있다. 제 3 반도체 칩(510)은 제 1 내지 제 6 측면들(510a, 510b, 510c, 510d, 510e, 510f)을 포함할 수 있다.
제 3 반도체 칩(510)의 제 3 칩 패드들(512)이 제 3 재배선 기판(520)을 향하도록, 제 3 반도체 칩(510)이 제 3 재배선 기판(520) 상에 배치될 수 있다. 제 3 칩 패드들(512)은 제 3 재배선 기판(520)의 제 5 재배선 패턴(522)에 접속될 수 있다. 제 3 칩 패드들(512)은 제 6 재배선 패턴(524)에 접속되지 않을 수 있다.
제 3 몰딩막(530)이 제 3 재배선 기판(520) 상에 제공될 수 있다. 제 3 몰딩막(530)은 제 3 재배선 기판(520)을 덮을 수 있다. 제 3 몰딩막(530)은 제 3 반도체 칩(510)을 덮을 수 있다.
관통 전극들(SV, FV, PGV)이 제 3 재배선 기판(520) 상에서 제 3 몰딩막(530) 내에 제공될 수 있다. 관통 전극들(SV, FV, PGV)은 제 3 반도체 칩(510)과 옆으로 이격되어 배치될 수 있다. 관통 전극들(SV, FV, PGV) 각각은 제 3 재배선 기판(520)의 제 5 재배선 패턴(522) 및 제 6 재배선 패턴(524) 중 어느 하나와 접속될 수 있다. 관통 전극들(SV, FV, PGV)은 제 5 및 제 6 재배선 패턴들(522, 524)을 통해 제 3 연결 단자들(502) 또는 제 3 반도체 칩(510)과 전기적으로 연결될 수 있다.
관통 전극들(SV, FV, PGV)은 제 1 관통 전극들(SV), 제 2 관통 전극들(FV) 및 제 3 관통 전극들(PGV)을 포함할 수 있다. 제 1 관통 전극들(SV)은 신호 관통 전극일 수 있다. 제 2 관통 전극들(FV)은 플로팅 관통 전극일 수 있다. 제 3 관통 전극들(PGV)은 전력/접지 관통 전극일 수 있다.
제 1 관통 전극들(SV)은 제 3 반도체 칩(510)의 제 1 측면(510a) 상에 제공될 수 있다. 제 1 관통 전극들(SV)은 제 5 재배선 패턴(522)에 접속될 수 있으며, 제 5 재배선 패턴(522)을 통해 제 3 반도체 칩(510)에 연결될 수 있다.
제 2 관통 전극들(FV)은 제 3 반도체 칩(510)의 제 2 내지 제 6 측면들(510b, 510c, 510d, 510e, 510f) 상에 제공될 수 있다. 제 2 관통 전극들(FV)은 제 6 재배선 패턴(524)에 접속될 수 있으며, 제 3 반도체 칩(510)과 전기적으로 절연될 수 있다.
제 3 관통 전극들(PGV)은 제 1 및 제 2 관통 전극들(SV, FV)과 이격되어 배치될 수 있다. 상세하게는, 제 3 관통 전극들(PGV)은 제 3 반도체 칩(510)의 모서리와 인접하여 배치될 수 있다. 제 3 관통 전극들(PGV)은 제 3 재배선 기판(520)의 재배선 패턴을 통해 제 3 반도체 칩(510)에 연결될 수 있다.
제 3 반도체 패키지들(500)이 적층될 수 있다. 제 3 반도체 패키지들(500)은 서로 정렬되지 않을 수 있다. 상세하게는, 제 3 반도체 패키지들(500)은 서로 회전 쉬프트(twist shift)될 수 있다. 제 3 반도체 패키지들(500)에 제 2 방향(D2)으로 회전 쉬프트될 수 있다. 예를 들어, 제 3 반도체 패키지들(500)은 제 1 방향(D1)으로 중첩되되, 제 3 반도체 패키지들(500)은 60°회전 쉬프트되어 배치될 수 있다. 이에 따라, 위에 배치되는 제 3 반도체 패키지들(500)의 제 1 관통 전극들(SV)은 아래에 배치되는 제 3 반도체 패키지들(500)의 제 2 관통 전극들(FV)과 정렬될 수 있다. 상세하게는, 위에 배치되는 제 3 반도체 패키지들(500)의 제 1 관통 전극들(SV)은 아래에 배치되는 제 3 반도체 패키지들(500)의 제 3 반도체 칩(510)의 제 2 측면(510b) 상에 위치하는 제 2 관통 전극들(FV)과 정렬될 수 있다.
위에 배치되는 제 3 반도체 패키지들(500)의 제 3 연결 단자들(502)은 아래에 배치되는 제 3 반도체 패키지들(500)의 관통 전극들(SV, FV, PGV)에 접속될 수 있다. 위에 배치되는 제 3 반도체 패키지들(500)의 제 3 반도체 칩(510)은 아래에 배치되는 제 3 반도체 패키지들(500)의 제 2 관통 전극들(FV)에 접속될 수 있다. 제 3 반도체 패키지들(500)의 제 3 반도체 칩들(510)이 전기적으로 절연된 재배선 패턴에 개별로 연결될 수 있으며, 이에 따라 반도체 장치(30)의 대역폭(band width)이 증가될 수 있다.
도 11은 본 발명의 실시예들에 따른 반도체 장치를 설명하기 위한 단면도이다. 도 12 및 도 13은 반도체 패키지들의 관통 전극들의 배치를 설명하기 위한 개략적인 평면도들이다. 도 14는 반도체 패키지들의 구성을 설명하기 위한 개략적인 분해 사시도이다.
도 11 내지 도 13을 참조하여, 반도체 장치는 패키지 스텍(PS)을 포함할 수 있다.
패키지 스텍(PS)은 제 1 방향(D1)으로 적층되는 제 4 반도체 패키지들(600) 및 제 5 반도체 패키지들(700)을 포함할 수 있다. 제 4 반도체 패키지들(600) 및 제 5 반도체 패키지들(700)은 서로 교번하여 적층될 수 있다. 예를 들어, 제 4 반도체 패키지(600) 상에 제 5 반도체 패키지(700)가 적층되어 하나의 서브 스텍(SS)을 구성할 수 있으며, 패키지 스텍(PS)은 적층된 4개의 서브 스텍(SS)을 포함할 수 있다. 제 4 반도체 패키지들(600)은 서로 실질적으로 동일한 구성 및 형상을 가질 수 있다. 제 5 반도체 패키지들(700)은 서로 실질적으로 동일한 구성 및 형상을 가질 수 있다. 이하, 서브 스텍(SS)의 구성을 상세히 설명한다.
제 4 반도체 패키지(600)는 제 4 재배선 기판(620), 제 4 반도체 칩(610), 제 4 몰딩막(630) 및 관통 전극들(SV1, FV, PGV)을 포함할 수 있다.
제 4 재배선 기판(620)은 복수의 재배선 패턴들을 포함할 수 있다. 상기 재배선 패턴들은 서로 전기적으로 절연되는 제 7 재배선 패턴(622) 및 제 8 재배선 패턴(624)과 제 4 절연 패턴(626)을 포함할 수 있다.
제 4 재배선 기판(620) 상에 제 4 반도체 칩(610)이 실장될 수 있다. 제 4 반도체 칩(610)의 집적 회로들과 전기적으로 연결되는 제 4 칩 패드들(612)을 통해 제 4 반도체 칩(610)이 제 4 재배선 기판(620)에 접속될 수 있다. 제 4 칩 패드들(612)은 제 4 재배선 기판(620)의 제 7 재배선 패턴(622)에 접속될 수 있다. 제 4 칩 패드들(612)은 제 8 재배선 패턴(624)에 접속되지 않을 수 있다. 제 4 반도체 칩(610)은 평면적 관점에서 정사각형의 형상을 가질 수 있다. 제 4 반도체 칩(610)은 제 1 내지 제 4 측면들(610a, 610b, 610c, 610d)을 포함할 수 있다.
제 4 몰딩막(630)이 제 4 재배선 기판(620) 상에서 제 4 반도체 칩(610)을 덮을 수 있다.
제 4 반도체 패키지(600)의 제 1 관통 전극들(SV1), 제 2 관통 전극들(FV) 및 제 3 관통 전극들(PGV)이 제 4 몰딩막(630) 내에 제공될 수 있다. 제 1 관통 전극들(SV)은 신호 관통 전극일 수 있다. 제 2 관통 전극들(FV)은 플로팅 관통 전극일 수 있다. 제 3 관통 전극들(PGV)은 전력/접지 관통 전극일 수 있다.
제 1 관통 전극들(SV1)은 제 4 반도체 칩(610)의 제 1 측면(610a) 상에 위치하는 신호 영역(SR1)에 제공될 수 있다. 제 1 관통 전극들(SV1)은 제 7 재배선 패턴(622)을 통해 제 4 반도체 칩(610)에 연결될 수 있다.
제 2 관통 전극들(FV)은 제 4 반도체 칩(610)의 제 2 측면(610b), 제 3 측면(610c) 및 제 4 측면(610d) 상에 제공될 수 있다. 더하여, 제 2 관통 전극들(FV)의 일부(FV4)는 제 4 반도체 칩(610)의 제 1 측면(610a) 상에 제공되는 제 4 플로팅 영역(FR4)에 제공될 수 있다. 이때, 제 4 플로팅 영역(FR4)은 제 4 반도체 칩(610)의 제 1 측면(610a) 상에서 신호 영역(SR1)과 이격되어 배치될 수 있다. 제 2 관통 전극들(FV)은 제 8 재배선 패턴(624)에 접속될 수 있으며, 제 4 반도체 칩(610)과 전기적으로 절연될 수 있다.
제 3 관통 전극들(PGV)은 제 1 및 제 2 관통 전극들(SV1, FV)과 이격되어 배치될 수 있다. 상세하게는, 제 3 관통 전극들(PGV)은 제 4 반도체 칩(610)의 모서리와 인접하여 배치될 수 있다.
제 5 반도체 패키지(700)는 제 5 재배선 기판(720), 제 5 반도체 칩(710), 제 5 몰딩막(730) 및 관통 전극들(SV2, FV, PGV)을 포함할 수 있다.
제 5 재배선 기판(720)은 복수의 재배선 패턴들을 포함할 수 있다. 상기 재배선 패턴들은 서로 전기적으로 절연되는 제 9 재배선 패턴(722) 및 제 10 재배선 패턴(724)과 제 5 절연 패턴(726)을 포함할 수 있다.
제 5 재배선 기판(720) 상에 제 5 반도체 칩(710)이 실장될 수 있다. 제 5 반도체 칩(710)의 집적 회로들과 전기적으로 연결되는 제 5 칩 패드들(712)을 통해 제 5 반도체 칩(710)이 제 5 재배선 기판(720)에 접속될 수 있다. 제 5 칩 패드들(712)은 제 5 재배선 기판(720)의 제 9 재배선 패턴(722)에 접속될 수 있다. 제 5 칩 패드들(712)은 제 10 재배선 패턴(724)에 접속되지 않을 수 있다. 제 5 반도체 칩(710)은 평면적 관점에서 정사각형의 형상을 가질 수 있다. 제 5 반도체 칩(710)은 제 1 내지 제 4 측면들(710a, 710b, 710c, 710d)을 포함할 수 있다.
제 5 몰딩막(730)이 제 5 재배선 기판(720) 상에서 제 5 반도체 칩(710)을 덮을 수 있다.
제 5 반도체 패키지(700)의 제 1 관통 전극들(SV2), 제 2 관통 전극들(FV) 및 제 3 관통 전극들(PGV)이 제 5 몰딩막(730) 내에 제공될 수 있다. 제 1 관통 전극들(SV)은 신호 관통 전극일 수 있다. 제 2 관통 전극들(FV)은 플로팅 관통 전극일 수 있다. 제 3 관통 전극들(PGV)은 전력/접지 관통 전극일 수 있다.
제 1 관통 전극들(SV2)은 제 5 반도체 칩(710)의 제 1 측면(710a) 상에 위치하는 신호 영역(SR2)에 제공될 수 있다. 제 1 관통 전극들(SV2)은 제 9 재배선 패턴(722)을 통해 제 5 반도체 칩(710)에 연결될 수 있다.
제 2 관통 전극들(FV)은 제 5 반도체 칩(710)의 제 2 측면(710b), 제 3 측면(710c) 및 제 4 측면(710d) 상에 제공될 수 있다. 더하여, 제 2 관통 전극들(FV)의 일부(FV5)는 제 5 반도체 칩(710)의 제 1 측면(710a) 상에 제공되는 제 5 플로팅 영역(FR5)에 제공될 수 있다. 이때, 제 5 플로팅 영역(FR5)은 제 5 반도체 칩(710)의 제 1 측면(710a) 상에서 신호 영역(SR5)과 이격되어 배치될 수 있다. 제 2 관통 전극들(FV)은 제 10 재배선 패턴(724)에 접속될 수 있으며, 제 5 반도체 칩(710)과 전기적으로 절연될 수 있다.
제 3 관통 전극들(PGV)은 제 1 및 제 2 관통 전극들(SV2, FV)과 이격되어 배치될 수 있다. 상세하게는, 제 3 관통 전극들(PGV)은 제 5 반도체 칩(710)의 모서리와 인접하여 배치될 수 있다.
제 4 반도체 패키지(600) 상에 제 5 반도체 패키지(700)가 실장될 수 있다. 제 4 반도체 패키지(600)과 제 5 반도체 패키지(700)는 동일한 평면 형상을 가질 수 있으며, 제 1 방향(D1)으로 정렬될 수 있다. 예를 들어, 제 4 반도체 칩(610)의 제 1 측면(610a)과 제 5 반도체 칩(710)의 제 1 측면(710a)은 동일한 평면 상에 위치할 수 있다. 이때, 제 5 반도체 패키지(700)의 신호 영역(SR5) 및 제 5 플로팅 영역(FR5)은 각각 제 4 반도체 패키지(600)의 제 4 플로팅 영역(FR4) 및 신호 영역(SR4)과 중첩될 수 있다. 이에 따라, 제 5 반도체 패키지(700)의 제 1 관통 전극들(SV2)은 제 4 반도체 패키지(600)의 제 2 관통 전극들(FV)의 일부(FV4)와 제 1 방향(D1)으로 정렬되고, 제 5 반도체 패키지(700)의 제 2 관통 전극들(FV)의 일부(FV5)는 제 4 반도체 패키지(600)의 제 1 관통 전극들(SV1)과 제 1 방향(D1)으로 정렬될 수 있다.
제 4 반도체 패키지(600)의 제 4 반도체 칩(610)은 제 7 재배선 패턴(622)에 접속되고, 제 5 반도체 패키지(700)의 제 5 반도체 칩(710)은 제 5 반도체 패키지(700)의 제 9 재배선 패턴(722) 및 제 4 반도체 패키지(600)의 제 2 관통 전극들(FV)의 일부(FV5)를 통해 제 4 반도체 패키지(600)의 제 8 재배선 패턴(624)에 접속될 수 있다. 즉, 제 4 반도체 칩(610)과 제 5 반도체 칩(710)이 전기적으로 절연된 제 7 재배선 패턴(622) 및 제 8 재배선 패턴(624)에 개별로 연결될 수 있으며, 이에 따라 반도체 장치의 대역폭(band width)이 증가될 수 있다.
서브 스텍들(SS)이 적층될 수 있다. 이때, 서브 스텍들(SS)은 서로 정렬되지 않을 수 있다. 상세하게는, 서브 스텍들(SS)은 서로 회전 쉬프트(twist shift)될 수 있다. 서브 스텍들(SS)의 각각은 그의 아래에 제공되는 서브 스텍(SS)에 대해 제 2 방향(D2)으로 90°회전 쉬프트될 수 있다. 서브 스텍들(SS)의 제 1 관통 전극들(SV1, SV2)은 그의 아래에 제공되는 서브 스텍(SS)의 제 2 관통 전극들(FV)과 정렬 및 접속될 수 있다. 이에 따라, 서브 스텍들(SS)은 전기적으로 절연된 재배선 패턴에 접속될 수 있으며, 반도체 장치의 대역폭(band width)이 증가될 수 있다.
도 15 내지 도 19는 본 발명의 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 15를 참조하여, 지지 기판(800)이 준비될 수 있다. 지지 기판(800)은 캐리어(carrier)일 수 있고, 또는 캐리어 위에 배치된 보조 틀일 수 있다. 지지 기판(800)은 예를 들어, 유리, 플라스틱, 또는 금속과 같은 다양한 소재로 형성될 수 있다. 지지 기판(800) 상에 분리막(810)이 컨포말하게 형성될 수 있다. 분리막(810)은 양면 접착 테이프 또는 접착막일 수 있다. 분리막(810)이 양면 접착 테이프일 경우, 진공을 이용한 라미네이션(lamination) 공정으로 지지 기판(800) 상에 부착될 수 있다. 분리막(810)이 접착막일 경우, 접착 물질을 코팅하여 형성될 수 있다.
지지 기판(800) 상에 반도체 칩들(210)이 배치될 수 있다. 반도체 칩들(210)은 수평적으로 서로 이격되어 분리막(810) 상에 배치될 수 있다. 반도체 칩들(210)의 하면은 분리막(810)에 부착될 수 있다. 반도체 칩들(210)의 각각의 하면 상에 칩 패드(212)가 배치될 수 있다.
도 16을 참조하여, 지지 기판(800) 상에 몰딩층(1230)이 형성될 수 있다. 몰딩층(1230)은 지지 기판(800) 상에서 반도체 칩들(210)을 덮도록 형성될 수 있다. 몰딩층(1230)은 반도체 칩들(210)의 상면들 및 측면들을 덮을 수 있다. 몰딩층(1230)은 에폭시계 몰딩 컴파운드(EMC)와 같은 절연성 폴리머를 포함할 수 있다.
몰딩층(1230) 내에 제 1 관통 전극들(SV) 및 제 2 관통 전극들(FV)이 형ㅅ엉될 수 있다. 예를 들어, 몰딩층(1230)을 관통하는 홀을 형성한 후, 상기 홀 내에 도전 물질을 채워 제 1 관통 전극들(SV) 및 제 2 관통 전극들(FV)이 형성될 수 있다. 도 2를 참조하여 설명한 바와 동일하게, 제 1 관통 전극들(SV)은 반도체 칩(210)의 일 측면 상에 형성될 수 있으며, 제 2 관통 전극들(FV)은 반도체 칩(210)의 나머지 측면 상에 형성될 수 있다.
도 17을 참조하여, 지지 기판(800)을 선택적으로 제거하여, 지지 기판(800)을 반도체 칩(210)으로부터 분리시킬 수 있다. 예를 들어, 분리막(810)이 양면 접착 테이프일 경우, 170도 이상의 열을 가하여 접착 테이프를 약화시켜, 분리막(810)을 떼어낼 수 있다. 지지 기판(800)이 유리일 경우, 지지 기판(800)의 후면으로부터 자외선을 조사하여 접착 테이프의 접착제를 경화시켜 접착력을 약화시킬 수 있다. 또는, 화학 약품을 이용하여 분리막(810)을 녹여 제거할 수 있다. 이에 따라, 반도체 칩(210) 및 몰딩층(1230)의 하면이 노출될 수 있다.
몰딩층(1230)의 하면 상에 재배선층(1220)이 형성될 수 있다. 예를 들어, 몰딩층(1230)의 하면 상에 절연막(1226)이 형성될 수 있다. 예를 들어, 절연막(1226)은 스핀 코팅, PVD(Physical Vapor Deposition), CVD(Chemical Vapor Deposition), 스퍼터링, ALD(Atomic Layer Deposition) 또는 프리팅 방법을 수행하여 형성될 수 있다. 절연막(1226)은 예를 들어, 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막과 같은 무기 계열의 절연막 또는 폴리이미드 유기 계열의 고분자 절연막으로 형성될 수 있다. 절연막(1226)은 감광성 폴리이미드를 포함할 수 있다. 이후, 절연막(1226)을 패터닝하여 비아 홀들이 형성될 수 있다. 상기 비아 홀들은 반도체 칩(210)의 칩 패드들(212), 제 1 관통 전극들(SV) 및 제 2 관통 전극들(FV)을 노출시킬 수 있다. 상기 비아 홀들은 레이저 드릴링 공정, 포토리소그래피 공정 또는 식각 공정을 통해 형성될 수 있다. 절연막(1226) 상에 재배선 패턴(222, 224)이 형성될 수 있다. 예를 들어, 재배선 패턴(222, 224)은 절연막(1226) 상에 도전막을 형성하고, 상기 도전막을 패터닝하여 형성될 수 있다. 재배선 패턴(222, 224)은 구리(Cu)와 같은 도전 물질을 포함할 수 있다. 재배선 패턴(222, 224)은 칩 패드들(212) 및 제 1 관통 전극들(SV)과 연결되는 제 1 재배선 패턴(222) 및 제 2 관통 전극들(FV)과 연결되는 제 2 재배선 패턴(224)을 포함할 수 있다. 절연막(1226) 상에 도전 물질을 도포하여, 재배선 패턴(222, 224)을 덮는 절연막(1226)이 형성될 수 있다.
도 18을 참조하여, 절연막(1226)을 식각하여 재배선 패턴(222, 224)을 노출하는 리세스들을 형성하고, 상기 리세스들에 노출된 재배선 패턴(222, 224) 상에 연결 단자들(202)을 형성할 수 있다. 예를 들어, 상기 리세스들은 레이저 드릴링 공정, 포토리소그래피 공정 또는 식각 공정을 수행하여 형성될 수 있다. 상기 리세스들은 제 1 관통 전극들(SV) 및 제 2 관통 전극들(FV)의 상방에 형성될 수 있다. 이에 따라, 연결 단자들(202)은 제 1 관통 전극들(SV) 및 제 2 관통 전극들(FV)의 상방에 형성될 수 있다.
이어서, 몰딩층(1230)이 절단되어 반도체 패키지들(200)이 개별적으로 분리될 수 있다. 예를 들어, 몰딩층(1230) 및 절연막(1226)은 도 18의 쏘잉 라인(SL)을 따라 싱귤레이션(singulation) 공정이 수행될 수 있다. 즉, 몰딩층(1230) 및 절연막(1226)이 쏘잉(sawing)됨에 따라, 복수의 반도체 칩들(210)이 서로 분리되어 반도체 패키지들(200)이 제조될 수 있다.
도 1을 다시 참조하여, 반도체 패키지들(200)을 적층하여 패키지 스텍(PS)이 형성될 수 있다. 상세하게는, 반도체 패키지들(200)의 하나를 위치시킨 후, 상기 하나의 반도체 패키지(200)의 관통 전극들(SV, FV)에 연결 단자들(202)이 접속되도록 상기 하나의 반도체 패키지(200) 상에 복수의 반도체 패키지들이 실장될 수 있다. 이때, 도 3을 참조하여 설명한 바와 동일하게, 반도체 패키지들(200)은 서로 정렬되지 않을 수 있다. 상세하게는, 반도체 패키지들(200)은 서로 회전 쉬프트(twist shift)될 수 있다. 반도체 패키지들(200)의 각각은 그의 아래에 제공되는 반도체 패키지들(200)에 대해 90°회전 쉬프트될 수 있다. 반도체 패키지들(200)의 제 1 관통 전극들(SV)은 그의 아래에 제공되는 반도체 패키지들(200)의 제 2 관통 전극들(FV)과 정렬 및 접속될 수 있다. 상기와 같이, 도 1을 참조하여 설명한 반도체 장치(10)가 제조될 수 있다.
본 발명의 실시예들에 따르면, 동일한 반도체 패키지들(200)을 적층하여 대역폭(band width)이 넓은 반도체 장치를 제조할 수 있으며, 반도체 장치의 제조 공정이 단순화될 수 있다.
다른 실시예들에 따르면, 패키지 스텍(PS)은 패키지 기판(100) 상에 적층될 수 있다.
도 15 내지 도 18을 참조하여 설명한 공정의 결과물 상에 싱귤레이션(singulation) 공정이 수행될 수 있다. 즉, 몰딩층(1230) 및 절연막(1226)이 쏘잉(sawing)됨에 따라, 복수의 반도체 칩들(210)이 서로 분리되어 반도체 패키지들(200)이 제조될 수 있다.
도 19를 참조하여, 패키지 기판(100)이 제공될 수 있다. 패키지 기판(100)은 인쇄 회로 기판(PCB)일 수 있다. 패키지 기판(100)은 상면 및 하면을 포함할 수 있다. 패키지 기판(100)의 상면에 제 1 패드들(102)이 제공될 수 있고, 패키지 기판(100)의 하면에 제 2 패드들(104)이 제공될 수 있다.
도 4를 다시 참조하여, 패키지 기판(100) 상에 반도체 패키지들(200)이 적층하여 패키지 스텍(PS)이 형성될 수 있다. 상세하게는, 패키지 기판(100)의 제 1 패드들(102)에 연결 단자들(202)이 접속되도록 반도체 패키지들(200)의 하나를 실장시킨 후, 상기 하나의 반도체 패키지(200)의 관통 전극들(SV, FV)에 연결 단자들(202)이 접속되도록 상기 하나의 반도체 패키지(200) 상에 복수의 반도체 패키지들이 실장될 수 있다.
패키지 기판(100) 상에 패키지 몰딩막(300)이 형성될 수 있다. 예를 들어, 패키지 기판(100) 상에서 패키지 스텍(PS)을 덮도록 몰딩 부재를 도포한 후, 상기 몰딩 부재를 경화시켜 몰딩막(300)이 형성될 수 있다.
이후, 패키지 기판(100)의 하면 상에 외부 단자들(106)이 제공될 수 있다. 외부 단자들(106)은 패키지 기판(100)의 제 2 패드들(104) 상에 형성될 수 있다. 상기와 같이, 도 4를 참조하여 설명한 반도체 장치(10')가 제조될 수 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 패키지 기판 200: 반도체 패키지
210: 반도체 칩 220: 재배선 기판
230: 몰딩막 SV: 제 1 관통 전극
FV: 제 2 관통 전극 PGV: 제 3 관통 전극

Claims (20)

  1. 제 1 패키지; 및
    상기 제 1 패키지 상에 적층되는 제 2 패키지를 포함하되,
    상기 제 1 및 제 2 패키지들 각각은:
    제 1 재배선 패턴을 갖는 제 1 재배선 기판;
    상기 제 1 재배선 기판 상에 배치되고, 상기 제 1 재배선 패턴에 접속되는 제 1 반도체 칩;
    상기 제 1 재배선 기판 상에서 상기 제 1 반도체 칩을 덮는 제 1 몰딩막;
    상기 제 1 몰딩막을 관통하여 상기 제 1 재배선 패턴에 연결되는 제 1 관통 전극; 및
    상기 제 1 몰딩막을 관통하고, 상기 제 1 재배선 패턴에 연결되지 않는 제 2 관통 전극을 포함하고,
    상기 제 2 패키지의 상기 제 1 재배선 패턴은 상기 제 1 패키지의 제 2 관통 전극과 전기적으로 연결되는 반도체 장치.
  2. 제 1 항에 있어서,
    상기 제 2 패키지의 상기 제 1 관통 전극은 상기 제 1 패키지의 상기 제 2 관통 전극과 수직으로 정렬되는 반도체 장치.
  3. 제 1 항에 있어서,
    제 1 관통 전극은 상기 제 1 반도체 칩의 제 1 방향에 위치하는 제 1 측면 상에 배치되고,
    상기 제 2 관통 전극은 상기 제 1 반도체 칩의 제 2 방향에 위치하는 제 2 측면 상에 배치되고,
    상기 제 1 방향 및 상기 제 2 방향은 상기 제 1 재배선 기판의 상면에 평행하고, 서로 교차하는 반도체 장치.
  4. 제 3 항에 있어서,
    상기 제 1 반도체 칩의 상기 제 1 측면 및 상기 제 2 측면은 서로 접하는 반도체 장치.
  5. 제 3 항에 있어서,
    상기 제 2 패키지의 상기 제 1 반도체 칩의 상기 제 1 측면은 상기 제 1 패키지의 상기 제 1 반도체 칩의 상기 제 2 측면과 동일한 평면 상에 제공되는 반도체 장치.
  6. 제 3 항에 있어서,
    상기 제 1 반도체 칩은 평면적 관점에서 정사각형 형상을 갖는 반도체 장치.
  7. 제 6 항에 있어서,
    상기 제 1 패키지와 상기 제 2 패키지는 실질적으로 동일한 평면 형상을 갖되,
    평면적 관점에서, 상기 제 2 패키지는 상기 제 1 패키지 상에서 90°회전 쉬프트(twist shift)되어 배치되는 반도체 장치.
  8. 제 1 항에 있어서,
    상기 제 1 재배선 기판은 상기 제 1 재배선 패턴과 절연되는 제 2 재배선 패턴을 더 포함하고,
    상기 제 2 패키지의 상기 제 1 반도체 칩은 상기 제 2 패키지의 상기 제 1 재배선 패턴 및 상기 제 1 패키지의 상기 제 2 관통 전극을 통해 상기 제 1 패키지의 상기 제 2 재배선 패턴에 전기적으로 연결되는 반도체 장치.
  9. 제 8 항에 있어서,
    상기 제 2 패키지 위에 적층되는 제 3 패키지를 더 포함하되,
    상기 제 3 패키지는:
    제 3 재배선 패턴을 갖는 제 2 재배선 기판;
    상기 제 2 재배선 기판 상에서 상기 제 3 재배선 패턴에 접속되는 제 2 반도체 칩;
    상기 제 2 재배선 기판 상에서 상기 제 2 반도체 칩을 덮는 제 2 몰딩막;
    상기 제 2 몰딩막을 관통하여 상기 제 3 재배선 패턴에 연결되는 제 3 관통 전극을 포함하고,
    상기 제 3 패키지의 상기 제 3 재배선 패턴은 상기 제 2 패키지의 제 2 관통 전극과 전기적으로 연결되는 반도체 장치.
  10. 제 9 항에 있어서,
    상기 제 1 패키지는 상기 제 1 몰딩막을 관통하고, 상기 제 1 및 제 2 재배선 패턴들에 연결되지 않는 제 4 관통 전극을 더 포함하고,
    상기 제 1 패키지의 상기 제 1 재배선 기판은 상기 제 1 및 제 2 재배선 패턴들과 절연되는 제 4 재배선 패턴을 더 포함하고,
    상기 제 3 패키지의 상기 제 2 반도체 칩은 상기 제 3 패키지의 상기 제 3 재배선 패턴, 상기 제 2 패키지의 상기 제 2 관통 전극, 및 상기 제 1 패키지의 상기 제 4 관통 전극을 통해 상기 제 1 패키지의 상기 제 4 재배선 패턴에 전기적으로 연결되는 반도체 장치.
  11. 상호 적층되는 반도체 패키지들을 포함하되,
    상기 반도체 패키지들은:
    서로 절연되는 제 1 재배선 패턴 및 제 2 재배선 패턴을 갖는 재배선 기판;
    상기 재배선 기판 상에 실장되는 반도체 칩;
    상기 반도체 칩을 둘러싸는 제 1 몰딩막; 및
    상기 제 1 몰딩막을 관통하는 관통 전극들을 포함하고,
    상기 관통 전극들은 상기 반도체 칩의 제 1 측면 상에 위치하고 상기 제 1 재배선 패턴에 접속되는 제 1 관통 전극, 및 상기 제 1 관통 전극과 이격되어 위치하고 상기 제 2 재배선 패턴에 접속되는 제 2 관통 전극을 포함하고,
    상기 반도체 패키지들의 어느 하나의 상기 제 1 관통 전극과 그의 아래에 위치하는 상기 반도체 패키지들의 다른 하나의 상기 제 2 관통 전극은 수직으로 정렬되는 반도체 장치.
  12. 제 11 항에 있어서,
    상기 반도체 패키지들의 상기 어느 하나의 상기 제 1 재배선 패턴은 그의 아래에 위치하는 상기 반도체 패키지들의 상기 다른 하나의 상기 제 2 관통 전극에 접속되는 반도체 장치.
  13. 제 11 항에 있어서,
    상기 제 2 관통 전극은 상기 반도체 칩의 상기 제 1 측면과는 다른 제 2 측면 상에 위치하는 반도체 장치.
  14. 제 13 항에 있어서,
    상기 반도체 패키지들의 상기 어느 하나의 상기 제 1 측면과 그의 아래에 위치하는 상기 반도체 패키지들의 상기 다른 하나의 상기 제 2 측면은 동일한 평면 상에 제공되는 반도체 장치.
  15. 제 13 항에 있어서,
    상기 제 1 측면 및 상기 제 2 측면은 서로 접하는 반도체 장치.
  16. 제 15 항에 있어서,
    평면적 관점에서, 상기 반도체 패키지들의 상기 어느 하나는 그의 아래에 위치하는 상기 반도체 패키지들의 상기 다른 하나 상에서 회전 쉬프트(twist shift)되어 배치되는 반도체 장치.
  17. 제 15 항에 있어서,
    상기 반도체 칩들은 평면적 관점에서 사각형 또는 육각형을 포함하는 다각형 형상을 갖는 반도체 장치.
  18. 제 11 항에 있어서,
    상기 반도체 칩은 상기 재배선 기판의 상기 제 1 재배선 패턴에 접속되는 반도체 장치.
  19. 제 11 항에 있어서,
    상기 반도체 패키지들은 상기 제 1 몰딩막을 관통하여 상기 재배선 기판의 접지 회로 또는 전력 회로에 연결되는 제 3 관통 전극들을 더 포함하되,
    상기 반도체 패키지들 각각의 상기 제 3 관통 전극들은 전기적으로 연결되는 반도체 장치.
  20. 제 19 항에 있어서,
    상기 반도체 패키지들 각각의 상기 제 3 관통 전극들은 수직으로 정렬되는 반도체 장치.
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