JP5389956B2 - ボンドパッドを貫通して延在するバイアを有するスタック型マイクロ電子アセンブリ - Google Patents

Description

（関連出願の相互参照）
本出願は２００９年３月１３日に出願の米国仮特許出願第６１／２１０，１００号の出願日の利益を主張し、その開示は参照により本明細書に援用される。

本出願の主題は、積み重ねられたダイを有するマイクロ電子アセンブリを含む、パッケージ化されたマイクロ電子素子、及びそれらの素子を製造する方法に関する。

マイクロ電子チップ、たとえば、半導体チップは通常本体が平坦であり、反対に面する概ね平坦な前面及び背面を有し、これらの面間に延在するエッジを有する。チップは一般的に、前面上にチップ内の回路に電気的に接続される接点を有し、接点はパッド又はボンドパッドと呼ばれる場合もある。チップは通常適切な材料を用いてチップを封入し、チップ接点に電気的に接続される端子を有するマイクロ電子パッケージを形成することによってパッケージ化される。その後、パッケージを試験装置に接続し、パッケージ化されたデバイスが所望の性能標準規格に適合するか否かを判断することができる。試験されると、ハンダ付けのような適切な接続方法によって、パッケージ端子をプリント回路基板（ＰＣＢ）上の対応するランドに接続することによって、そのパッケージをさらに大きな回路、たとえば、コンピュータ又は携帯電話のような電子製品内の回路に接続することができる。

マイクロ電子パッケージは、ウェハーレベルにおいて製造することができる。すなわち、チップ又はダイがまだウェハーの形を成している間に、パッケージを構成する封入体、終端及び他の機構が製造される。ダイが形成された後に、ウェハー上にパッケージ構造を形成するために、ウェハーはいくつかの付加的な工程ステップにかけられ、その後、ウェハーをダイシングして個々にパッケージ化されたダイを切り離す。ウェハーレベルの処理は、コストを節約するという利点を提供することができるので、かつ各ダイ・パッケージのフットプリントをダイそのもののサイズと同一、又は概ね同一にすることができ、結果として、パッケージ化されたダイが取り付けられるプリント回路基板上の面積を非常に効率的に利用することができるので、好ましい製造方法とすることができる。このようにしてパッケージ化されたダイは、一般的に、ウェハーレベル・チップスケールパッケージ、又はウェハーレベル・チップサイズパッケージ（ＷＬＣＳＰ）と呼ばれる。

パッケージ化されたダイが実装される基板上の付加的な空間を節約するために、それらのダイを垂直に積み重ねることによって、複数のチップを組み合わせて１つのパッケージにすることができる。スタック内の各ダイは通常、そのスタック内の１つ又は複数の他のダイへの、又はそのスタックが実装される基板への、又はその両方への電気的接続機構を設けなければならない。これにより、垂直に積み重ねられた複数のダイ・パッケージが基板上で占有する表面積を、パッケージ内の全てのチップを足し合わせた全表面積よりも小さくできるようになる。

本発明の一態様によれば、それぞれが前面と、該前面上のボンドパッドと、該前面から離れた背面と、該前面と該背面との間に延在するエッジとを有する第１のマイクロ電子素子及び第２のマイクロ電子素子を有するスタック型マイクロ電子アセンブリが提供される。該第１のマイクロ電子素子の前記前面が該第２のマイクロ電子素子の前記前面又は前記背面のうちの一方に隣接するように該マイクロ電子素子を積み重ねることができる。該マイクロ電子アセンブリの面は、該第１のマイクロ電子素子及び該第２のマイクロ電子素子それぞれの前記面の上に重なることができる。該第１のマイクロ電子素子及び該第２のマイクロ電子素子のそれぞれは、そのようなマイクロ電子素子の面に沿って延在する導電層を含むことができる。該第１のマイクロ電子素子及び該第２のマイクロ電子素子のうちの少なくとも一方は、前記背面から前記前面に向かって延在する凹部と、該凹部から前記ボンドパッドを貫通して延在し、該ボンドパッドに電気的に接続される導電性バイアとを含むことができ、前記少なくとも一方のマイクロ電子素子の前記導電層は該バイア（via：ビア）に電気的に接続される。

前記第１のマイクロ電子素子及び前記第２のマイクロ電子素子の前記導電層からリードが延在することができ、前記アセンブリの複数の端子を前記リードと電気的に接続することができる。

通常、導電性バイアは、ボンドパッドを貫通して延在する穴の内側を覆う導電層を含み、誘電体層が穴内の導電層の上に重なる。一実施形態では、金属パッドの方向にあるバイアの全面積が、ボンドパッドの面積内に包囲される。

１つ又は複数の特定の実施形態によれば、前記リードは前記アセンブリの前記面上に延在することができ、前記端子は前記アセンブリの前記面において露出することができる。前記マイクロ電子アセンブリは前記面から離れて延在する少なくとも１つのエッジ面を有することができ、各エッジ面は前記第１のマイクロ電子素子及び前記第２のマイクロ電子素子のエッジに沿って延在し、前記リードは、前記少なくとも１つのエッジ面に沿って、前記アセンブリの前記面上まで延在する。

特定の実施形態では、前記マイクロ電子アセンブリは、前記第１のマイクロ電子素子及び前記第２のマイクロ電子素子の少なくとも一方を貫通して延在する開口部を有することができ、前記リードは該少なくとも１つの開口部の表面に沿って延在することができる。

一実施形態では、前記第１のマイクロ電子素子及び前記第２のマイクロ電子素子のそれぞれが、凹部と、該凹部からそのようなマイクロ電子素子のボンドパッドを貫通して延在する導電性バイアとを含むことができ、そのようなマイクロ電子素子の前記導電層は、そのようなマイクロ電子素子の前記バイアに電気的に接続される。

特定の実施形態では、前記第１のマイクロ電子素子が前記凹部及び前記導電性バイアを含み、そのようなマイクロ電子素子の前記導電層はそのようなマイクロ電子素子の前記バイアに電気的に接続される。そのような実施形態では、前記第２のマイクロ電子素子の前記導電層は、その前記ボンドパッドの表面に電気的に接触することができ、該表面は前記第２のマイクロ電子素子の前記前面に沿って延在する。

特定の実施形態では、前記少なくとも１つのマイクロ電子素子の前記導電層は、前記凹部の表面に沿ってコンフォーマルに延在し、前記アセンブリは、前記凹部内の前記導電層の上に重なる誘電体層をさらに含むことができる。

特定の実施形態では、前記マイクロ電子アセンブリは、前記マイクロ電子素子の前記エッジを越えて延在する表面を有する誘電体層をさらに備えることができ、前記導電層は、前記エッジを越えて前記誘電体層の前記表面に沿って第１の方向に延在する。一実施形態では、前記リードのうちの少なくとも１つは、前記導電層のうちの少なくとも１つの部分に沿って第１の方向に延在する部分を含むことができ、該リード部分は該導電層部分と電気的に接触する。前記少なくとも１つのリードは第１のリードとすることができ、少なくとも１つの第２のリードが、前記リード部分と前記導電層部分とを貫通して延在する導電性バイアを含むことができる。

特定の実施形態では、前記凹部は第１の凹部とすることができ、前記少なくとも１つのマイクロ電子素子の前記エッジは第２の凹部を含むことができ、前記導電層は該第２の凹部の表面に沿って延在する。前記導電層は、前記第２の凹部を越えて誘電体層の主面上までさらに延在することができる。

特定の実施形態では、前記マイクロ電子アセンブリは、前記第１のマイクロ電子素子の面上に実装される透明蓋をさらに含むことができ、前記第１のマイクロ電子素子は、前記透明蓋と位置合わせされるイメージセンサーを含む。前記アセンブリは、前記面と前記蓋との間に配置される空洞をさらに含むことができ、前記イメージセンサーは前記空洞と位置合わせされる。

代替的に、前記アセンブリは、前記第１のマイクロ電子素子の面の上方に実装される蓋、及び前記前面と該蓋との間に配置された空洞を含むことができ、前記第１のマイクロ電子素子は、該空洞と位置合わせされる微小電気機械システム（ＭＥＭＳ）デバイスを含む。

一実施形態では、ダイ内の凹部の壁は、該ダイの前面に対して直角（９０度）に向けられる。

特定の実施形態によれば、前記凹部は先細りにすることができ、前記背面からの距離が長くなるほど小さくなる。そのような実施形態では、前記凹部の壁は前記背面への法線に対して約５度又はそれ以上の角度に向けることができる。一実施形態では、前記壁は、前記背面への法線に対して約４０度又はそれ以下の角度に向けることができる。

特定の実施形態によれば、誘電体層が前記凹部内の前記ボンドパッドと接触することができ、前記導電性バイアは該誘電体層及び該ボンドパッドを貫通して延在することができる。該ボンドパッドの主面に沿った方向における前記バイアの全エリアを、該ボンドパッドの該主面のエリア内に囲むことができる。

本発明の別の態様によれば、面、及び該面上に導電性パッドを有するマイクロ電子アセンブリが提供される。前面と、該前面上の金属パッドと、該前面から離れた背面と、前記背面から前記前面に向かって延在する凹部とを有するマイクロ電子素子は、前記金属パッドが前記導電性パッドに隣接し、かつ位置合わせされるように、前記誘電体要素上に実装することができる。導電性バイアが前記凹部及び前記金属パッドを貫通して延在し、前記基板の前記導電性パッドに電気的に接触する。

特定の実施形態では、前記誘電体要素の前記面は第１の面であり、前記誘電体要素はさらに、該第１の面から離れた第２の面と、前記金属パッドと電気的に接続される、該第２の面上にある端子とを含むことができる。

前記導電性バイアは金属層をさらに含むことができ、該金属層は、前記金属パッドを貫通して延在する穴内に露出した前記金属パッドの表面の形に一致していることができる。

特定の実施形態では、前記マイクロ電子素子は第１のマイクロ電子素子とすることができ、前記導電性バイアは第１の導電性バイアとすることができる。該第１のマイクロ電子素子は、前記前面と前記背面との間に延在するエッジを含むことができ、前記マイクロ電子アセンブリは、前記導電性バイアから前記背面の上方を前記エッジに向かって延在する導電性要素をさらに含むことができる。そのような実施形態では前記マイクロ電子アセンブリは、前面と、該前面上の第２の金属パッドと、該前面から離れた背面とを有する第２のマイクロ電子素子をさらに含み、該第２のマイクロ電子素子は前記第１のマイクロ電子素子の前記エッジに隣接して前記誘電体要素上に実装される。前記マイクロ電子アセンブリは、前記導電性バイアに電気的に接続され、前記第１のマイクロ電子素子の前記背面に沿って延在し、前記第２の金属パッドに電気的に接続される導電性要素をさらに含むことができる。

代替的に、マイクロ電子アセンブリにおいて、前記マイクロ電子素子は第１のマイクロ電子素子とすることができ、前記導電性バイアは第１の導電性バイアとすることができる。該第１のマイクロ電子素子は、前記前面と前記背面との間に延在するエッジを含むことができ、前記マイクロ電子アセンブリは、前記導電性バイアから前記背面の上方を前記エッジに向かって延在する導電性要素をさらに含むことができる。前記マイクロ電子アセンブリは、前面と、該前面上の第２の金属パッドと、該前面から離れた背面とを有する第２のマイクロ電子素子をさらに含むことができ、該第２のマイクロ電子素子は、該第２のマイクロ電子素子の前記背面から前記前面に向かって延在する第２の凹部を含む。該第２のマイクロ電子素子は、前記第２の金属パッドが前記導電性パッドに面するように前記第１のマイクロ電子素子の前記背面上に実装することができる。前記マイクロ電子アセンブリは、第２の導電性バイアをさらに含むことができ、該第２の導電性バイアは、前記第２の凹部及び前記第２の金属パッドを貫通して延在し、前記導電性パッドと電気的に接触する。

前記マイクロ電子アセンブリのエッジ面が、前記第１のマイクロ電子素子及び前記第２のマイクロ電子素子のエッジに沿って延在することができる。該エッジ面に沿って延在する導電性要素にリードを接続することができる。前記マイクロ電子アセンブリは、前記導電性パッドから離れて前記誘電体要素の面において露出する端子をさらに含み、該端子は前記リードに電気的に接続することができる。

特定の実施形態では、前記マイクロ電子アセンブリは、前記第１のマイクロ電子素子の前記前面の上に重なる第１の面と、前記第２のマイクロ電子素子の前記背面の上に重なる第２の面とを有し、前記マイクロ電子アセンブリは、前記第１の面と前記第２の面との間に延在する開口部と、該開口部内にあり、前記導電性要素に電気的に接続される導体とをさらに備える。

別の実施形態によれば、中に複数のスタック型マイクロ電子素子を有するマイクロ電子アセンブリを形成するための方法が提供される。該方法は、複数のサブアセンブリを形成することを含むことができる。各サブアセンブリは、共通の１組のステップによって形成することができる。たとえば、前記マイクロ電子素子の前面において露出する複数の金属パッドがキャリアと向かい合うように、前記マイクロ電子素子を前記キャリアに結合することができる。前記マイクロ電子素子の背面から、該マイクロ電子素子の前面において露出する金属パッドに向かって延在する凹部を形成することができる。前記背面上に、かつ前記凹部内に誘電体層を堆積することができる。前記凹部内の前記誘電体層を貫通し、かつ前記金属パッドを貫通して延在する穴を形成することができる。前記誘電体層の上に重なり、前記背面に沿って、かつ前記穴内に延在する導電層を形成することができ、前記導電層は前記金属パッドに電気的に接続される。

その後、複数のサブアセンブリを少なくとも概ね位置合わせして積み重ねることができ、オプションで、少なくとも隣接するサブアセンブリ間のキャリアが除去される。その後、マイクロ電子素子のそれぞれの導電層に電気的に接続されるリード及び端子を形成することができる。

別の実施形態によれば、マイクロ電子パッケージを形成するための方法が提供される。そのような方法は、マイクロ電子素子の背面から、該マイクロ電子素子の前面において露出する金属パッドに向かって延在する凹部を形成することを含むことができる。前記背面上に、かつ前記凹部内に誘電体層を形成することができる。その後、前記背面の上に重なる前記誘電体層をパターニングすることができる。前記誘電体層を貫通し、かつ前記金属パッドを貫通して延在する穴を形成することができる。前記誘電体層の上に重なり、前記背面に沿って、かつ前記穴内に延在する導電層を形成することができ、該導電層は前記金属パッドに電気的に接続される。

本発明の別の実施形態では、複数のマイクロ電子アセンブリを形成する方法が提供される。その方法は、複数のサブアセンブリを形成することを含むことができる。各サブアセンブリは、共通の１組のステップによって形成することができる。たとえば、複数の第１のマイクロ電子素子を誘電体要素上に実装することができ、各第１のマイクロ電子素子は、前記誘電体要素に隣接する前面と、前記前面において露出する複数の金属パッドとを有する。前記第１のマイクロ電子素子の背面から前記前面に向かって延在する凹部を形成することができる。前記第１のマイクロ電子素子のエッジ間に誘電体層を形成することができ、該誘電体層は、前記第１のマイクロ電子素子の前記背面上に、かつ前記凹部内に延在する。前記凹部から前記金属パッドを貫通して延在するスルーホールを形成することができる。前記凹部及び前記スルーホール内に、かつ前記第１のマイクロ電子素子の前記背面に沿って前記第１のマイクロ電子素子の前記エッジに向かって延在する導電性要素を形成することができ、該導電性要素は前記スルーホール内の前記金属パッドと電気的に接触する。

その後、前記複数のサブアセンブリを少なくとも概ね位置合わせして積み重ねることができ、オプションで、少なくとも隣接するサブアセンブリ間のキャリアが除去される。その後、前記マイクロ電子素子のそれぞれの前記導電層に電気的に接続されるリード及び端子を形成することができる。

前記誘電体要素を、その上にある前記第１のマイクロ電子素子及び前記第２のマイクロ電子素子と共に、前記マイクロ電子素子のエッジに沿って切り離し、個々の積み重ねられたマイクロ電子アセンブリにすることができ、各マイクロ電子アセンブリは、その中にある前記第１のマイクロ電子素子及び前記第２のマイクロ電子素子の前記金属パッドに電気的に接続される端子を含む。

本明細書において記述されるデバイス及び方法は、添付の図面との関連において、いくつかの例示される実施形態の以下の説明を読むときに最も深く理解され、図面では、同じ、又は類似の部品を参照するために、図面全体を通して同じ参照番号が用いられる。図面は必ずしも縮尺通りではない。代わりに、記述される実施形態の原理を例示することに重点が置かれている。

本明細書において記述されるマイクロ電子デバイスの構造及び製造方法は、添付の図面との関連において、いくつかの例示される実施形態の以下の説明を読むときに最も深く理解され、図面では、同じ、又は類似の部品を参照するために、図面全体を通して同じ参照番号が用いられる。図面は必ずしも縮尺通りではない。代わりに、記述される実施形態の構造原理及び製造原理を例示することに重点が置かれている。

１つの封入体内に複数の個別ダイがパッケージ化されるダイ・スタック型パッケージの簡略化された図である。 複数の個別のチップスケールパッケージダイが垂直スタック内で接合されるスタック型ダイ・パッケージの簡略化された図である。 パッケージの第１の面（たとえば、上面）の方を見ている観察者によって視認されるような、再配線層の第１の構成を例示する、複数のスタック型ダイを含むダイ・スタック型パッケージの第１の実施形態の斜視図である。 パッケージの第１の面（たとえば、上面）の方を見ている観察者によって視認されるような、パッケージのわずかに延長された下面を例示する、複数のスタック型ダイを含むダイ・スタック型パッケージの第２の実施形態の斜視図である。 パッケージの第１の面（たとえば、上面）の方を見ている観察者によって視認されるような、再配線層の第２の構成を例示する、複数のスタック型ダイを含むダイ・スタック型パッケージの第３の実施形態の斜視図である。 概ね平坦な上面２４１から視認されるような、再配線層の第３の構成を例示する、ダイ・スタック型パッケージ２４０の第４の実施形態の平面図である。 パッケージのエッジ面を直に見ている観察者によって視認されるような、図５のダイ・スタック型パッケージの側面図である。 図３の線Ａ’に沿って見た図３のダイ・スタック型パッケージの断面図である。 図３のスタック型パッケージ内のボンドパッドを貫通して延在する導電性バイアを示す平面図である。 特定の実施形態による、凹部の構造、及び外部端子へのボンドパッドの接続を示す、一部を切り取った斜視図である。 凹部が半導体チップのエッジに隣接する薄くされた領域として設けられる、図２、図３及び図７Ａの実施形態の変形形態を示す断面図である。 図３のスタック型パッケージの特定の実施形態による、ボンドパッドを貫通して延在する導電性バイアを示す平面図である。 本明細書において示されるようなダイ・スタック型パッケージを製造するための工程の第１の実施形態を図式的に示す図である。 本明細書において示されるようなダイ・スタック型パッケージを製造するための工程の第２の実施形態を図式的に示す図である。 パッケージの中心線に対して、ダイススタック型パッケージ内で異なる面積及び異なる場所を有する３つのダイを含む、ダイ・スタック型パッケージの平面図である。 パッケージの中心線に対して、ダイススタック型パッケージ内で異なる面積及び異なる場所を有する３つのダイを含む、ダイ・スタック型パッケージの断面図である。 パッケージの中心線に対して、ダイススタック型パッケージ内で異なる面積及び異なる場所を有する３つのダイを含む、ダイ・スタック型パッケージの平面図である。 パッケージの中心線に対して、ダイススタック型パッケージ内で異なる面積及び異なる場所を有する３つのダイを含む、ダイ・スタック型パッケージの断面図である。 図２〜図７のダイ・スタック型パッケージを製造するために用いられる基本的な製造部分工程の流れ図である。 図２〜図７のダイ・スタック型パッケージを製造するために用いられる基本的な製造部分工程の流れ図である。 図１１Ａの部分工程に従って処理中の段階を示す図である。 図１１Ａの部分工程に従って処理中の段階を示す図である。 図１１Ａの部分工程に従って処理中の段階を示す図である。 図１１Ａの部分工程に従って処理中の段階を示す図である。 図１１Ａの部分工程に従って処理中の段階を示す図である。 図１１Ａの部分工程に従って処理中の段階を示す図である。 図１１Ａの部分工程に従って処理中の段階を示す図である。 図１１Ｂの部分工程に従って処理中の段階を示す図である。 図１１Ｂの部分工程に従って処理中の段階を示す図である。 図１１Ｂの部分工程に従って処理中の段階を示す図である。 図１１Ｂの部分工程に従って処理中の段階を示す図である。 図１１Ｂの部分工程に従って処理中の段階を示す図である。 図１１Ｂの部分工程に従って処理中の段階を示す図である。 図１１Ｂの部分工程に従って処理中の段階を示す図である。 支持板を用いない、図２に示されるタイプの単一のダイ・スタック型パッケージの断面図である。 図３に示されるタイプであるが、スタックの第１の層としてのダイエリアの部分の上に空洞を備えるマイクロ電子素子を含む、単一のダイ・スタック型パッケージの断面図である。 ダイ・スタック層及び再配線層内のマイクロ電子素子が支持板に対して異なる向きにおいて現れる場合がある、さらなる実施形態を示す概略図である。 ダイ・スタック層及び再配線層内のマイクロ電子素子が支持板に対して異なる向きにおいて現れる場合がある、さらなる実施形態を示す概略図である。 ダイ・スタック層及び再配線層内のマイクロ電子素子が支持板に対して異なる向きにおいて現れる場合がある、さらなる実施形態を示す概略図である。 ダイ・スタック層及び再配線層内のマイクロ電子素子が支持板に対して異なる向きにおいて現れる場合がある、さらなる実施形態を示す概略図である。 導電性を有する２つ以上の平面間に電気経路を形成するために、延長されたμＲＴ接点が用いられる置換形態を示す図である。 導電性を有する２つ以上の平面間に電気経路を形成するために、延長されたμＲＴ接点が用いられる置換形態を示す図である。 導電性を有する２つ以上の平面間に電気経路を形成するために、延長されたμＲＴ接点が用いられる置換形態を示す図である。 導電性を有する２つ以上の平面間に電気経路を形成するために、延長されたμＲＴ接点が用いられる置換形態を示す図である。 積み重ねられる複数のダイを中に有するマイクロ電子パッケージを製造するウェハーレベル工程における段階を示す図である。 積み重ねられる複数のダイを中に有するマイクロ電子パッケージを製造するウェハーレベル工程における段階を示す図である。 積み重ねられる複数のダイを中に有するマイクロ電子パッケージを製造するウェハーレベル工程における段階を示す図である。 積み重ねられる複数のダイを中に有するマイクロ電子パッケージを製造するウェハーレベル工程における段階を示す図である。 積み重ねられる複数のダイを中に有するマイクロ電子パッケージを製造するウェハーレベル工程における段階を示す図である。 積み重ねられる複数のダイを中に有するマイクロ電子パッケージを製造するウェハーレベル工程における段階を示す図である。 積み重ねられる複数のダイを中に有するマイクロ電子パッケージを製造するウェハーレベル工程における段階を示す図である。 積み重ねられる複数のダイを中に有するマイクロ電子パッケージを製造するウェハーレベル工程における段階を示す図である。 特定の実施形態におけるマイクロ電子パッケージを形成する工程における凹部の形成を示す断面図である。 特定の実施形態による、マイクロ電子パッケージを製造する工程を示す断面図である。 特定の実施形態による、マイクロ電子パッケージを製造する工程を示す断面図である。 特定の実施形態による、マイクロ電子パッケージを製造する工程を示す断面図である。 特定の実施形態による、マイクロ電子パッケージを製造する工程を示す断面図である。 特定の実施形態による、マイクロ電子パッケージを製造する工程を示す断面図である。 図２１Ａ〜Ｅにおいて示される工程の変形形態を示す断面図である。 図２１Ａ〜Ｅにおいて示される工程の変形形態を示す断面図である。 図２１Ａ〜Ｅにおいて示される工程の変形形態を示す断面図である。 特定の実施形態による、中に複数のスタック型ダイを含むマイクロ電子パッケージを製造する工程を示す断面図である。 特定の実施形態による、中に複数のスタック型ダイを含むマイクロ電子パッケージを製造する工程を示す断面図である。 特定の実施形態による、中に複数のスタック型ダイを含むマイクロ電子パッケージを製造する工程を示す断面図である。 図２３Ａ〜Ｃに示される工程の変形形態を示す断面図である。 図２４Ａの断面図に対応する平面図である。 特定の実施形態による、複数のダイ・パッケージの断面図である。 特定の実施形態による、複数のダイ・パッケージの対応する平面図である。 特定の実施形態による、複数のダイ・パッケージを作製するための複数組のダイを含むウェハーの平面図である。 特定の実施形態による、マイクロ電子パッケージの製造中の段階を示す断面図である。 特定の実施形態による、マイクロ電子パッケージの製造中の段階を示す断面図である。 特定の実施形態による、マイクロ電子パッケージの製造中の段階を示す断面図である。 特定の実施形態による、マイクロ電子パッケージの製造中の段階を示す断面図である。 特定の実施形態による、マイクロ電子パッケージの製造中の段階を示す断面図である。 特定の実施形態による、マイクロ電子パッケージの製造中の段階を示す断面図である。 特定の実施形態による、マイクロ電子パッケージの製造中の段階を示す断面図である。 特定の実施形態による、マイクロ電子パッケージの製造中の段階を示す断面図である。

（詳細な説明）
本開示において用いられるときに、誘電体要素の表面「において露出した」接点、ボンドパッド又は他の導電性要素は、仮想の点（theoretical point）が該表面に対して垂直な方向に、該表面に向かって動くことによって接点、ボンドパッド又は他の導電性要素にアクセス可能である限り、そのような表面と同一平面を成すことができるか、そのような表面に対して窪むことができるか、又はそのような表面から突出することができる。

明確にするために、ボンドパッド１０６は、基板１０２の表面の上方で見ることができるように示されるが、ボンドパッドは、その表面と同一平面を成す場合があるか、又はその表面より下にある場合もある。本明細書において記述される実施形態は、ダイ・スタック型パッケージの例である。本明細書において用いられるときに、「ダイ・スタック型パッケージ」は、パッケージ内に複数のマイクロ電子素子（たとえば、半導体チップ又はダイ）を含む単一のマイクロ電子パッケージである。これは、個々にパッケージ化されたマイクロ電子素子のスタックとして本明細書において定義される「スタック型ダイ・パッケージ」とは大きく異なる。「スタック型ダイ・パッケージ」は、スタック内に接合されるマイクロ電子素子を含む、複数の個別のパッケージを含むアセンブリであり、少なくとも１つのパッケージ化されたマイクロ電子素子の外部端子が少なくとも１つの他のパッケージ化されたマイクロ電子素子の外部端子と電気的に接続される。

図１Ａ及び図１Ｂは、ダイ・スタック型パッケージとスタック型ダイ・パッケージとの違いを示す。説明のために、個々のダイ間、及び１つのマイクロ電子パッケージと他のパッケージ又は基板との間の電気的接続のような細部は省略されていることに留意されたい。図１Ａにおいて、ダイ・スタック型パッケージ１００は単一の実体であり、一例として３つのダイ１０１、１０２及び１０３を含み、それらのダイは垂直に重なり合って配置され、一体の封入体１０４によって包囲される。ダイ・スタック型パッケージは、マイクロ電子素子を１つのユニットとして保護する封入材又は他の構造を有することができ、通常、パッケージの外部において露出した１組の端子（図示せず）を有し、それらの端子を通して、パッケージ内のマイクロ電子素子に電気的に接続することができる。図１Ａに示される３つのダイの例は、多少なりとも限定することは意図していない。このようにして、それよりも多くのダイ、又は少ないダイを積み重ねることができる。

図１Ｂは、スタック型ダイ・パッケージ１５０、すなわち、３つの別個のチップスケールパッケージ１１０、１２０及び１３０から構成される、積み重ねられ、かつ電気的に接続された複数のパッケージを含むアセンブリを示す。個別のチップスケールパッケージがそれぞれ、一体の封入体１５２によって包囲される。図１Ｂでは、積み重ねられ、材料１５１によってチップスケールパッケージ１３０に固定されるチップスケールパッケージ１２０が示されており、積み重ねられ、材料１５１によってチップスケールパッケージ１２０に固定されるチップスケールパッケージ１１０が示されており、合わせて個別のパッケージからなるアセンブリを形成し、それがスタック型ダイ・パッケージ１５０を構成する。このようにして、任意の数の別個のチップスケールパッケージを積み重ねできることは、図１Ｂから明らかである。図１Ｂでは、図らずも、別個のチップスケールパッケージ１１０、１２０及び１３０がそれぞれ単一のダイ１１１、１２１及び１３１を含んでいるが、本明細書において用いられるときに、用語「スタック型ダイ・パッケージ」は、そのような配列には限定されない。別個のチップスケールパッケージ１１０、１２０及び１３０はそれぞれ、ダイ・スタック型パッケージ１００のような複数のダイを含むこともできる。

種々の実際の製品及び設計要因が、ダイ・スタック型パッケージ対スタック型ダイ・パッケージの選択の一因となる。ダイ・スタック型パッケージ１００（図１Ａ）の場合、パッケージ封入体を形成するために用いられる材料が少ないので、結果として、物理的によりコンパクトな構成要素にすることができる。別個のチップスケールパッケージがそれぞれ単一のダイを含むとき、スタック型ダイ・パッケージ１５０（図１Ｂ）は、機能的に見て、より高い歩留まりを提供することができる。なぜなら、各ダイが機能しているダイ（その概念は、ＫＧＤ（known good die）と呼ばれる）として完全に試験された後に、試験済みのパッケージをスタックに収容できるためである。

ダイ・スタック型パッケージの実施形態
図２は、本明細書において上面２０１と呼ばれる第１の表面から視認されるような、ダイ・スタック型パッケージ２００の第１の実施形態の斜視図である。ダイ・スタック型パッケージ２００は、反対に面し、概ね平坦な上面２０１及び下面２０２を有し、この図では、下面２０２は見ることができない。エッジ面２０６が、上面２０１と下面２０２との間に延在する。上面２０１が下面２０２よりも小さな面積を有することができるように、エッジ面２０６のうちの少なくともいくつかは、斜角を成して下面と上面との間に延在することができる。一実施形態では、その斜角は、下面に対して垂直から約３０度とすることができる。特定の実施形態では、その角度は５度〜４０度の範囲とすることができる。その角度は、垂直面から０度〜８９．９度の物理的制限界まで、必要に応じて小さくすることも、大きくすることもできる。

ダイ・スタック型パッケージ２００の寸法は、パッケージの内容物（たとえば、積み重ねられるダイの数、積み重ねられる各ダイの高さ等）によって決まる場合があり、それゆえ、大きく異なる場合がある。一実施形態では、パッケージ寸法は、１つの辺、すなわち、エッジ面２０６のパッケージ２００の下面２０２と交わるところの長さに関して、数ミリメートル〜数十ミリメートルとすることができる。一実施形態では、ダイ・スタック型パッケージ２００は、高さｈに関して、１ミリメートル未満〜わずか数ミリメートルであり、パッケージ２００に平板のアスペクト比を与える。

ダイ・スタック型パッケージ２００は、他の構成要素に対して電気的に接続する能力を有する。図２に示される実施形態では、他の構成要素への電気的接続は、上面２０１上のボールグリッドアレイ（ＢＧＡ）インターフェース２０３を通して行なうことができる。図２に示されるように、ＢＧＡインターフェースは、パッケージ２００の外面において露出したハンダの部分球２０５のアレイを含むことができる。適切に処理することによって、ダイ・スタックパッケージ２００のような電気的構成要素のＢＧＡインターフェースの球体をプリント回路基板の対応する端子に、又は別の基板又は構成要素の上に、同時に、物理的に取り付け、かつ電気的に接続することができる。本明細書には示されないが、ダイ・スタックパッケージ２００の他の実施形態は、ＢＧＡインターフェース２０３の代わりに、ワイヤーボンディング及びＴＡＢ（tape automated bonding）のような当業者に既知である種々の他の接続方式を利用することができる。

図２において見られるように、ＢＧＡインターフェース２０３は、導電性要素又は導電性トレース２０４を含む再配線層（ＲＤＬ）によってパッケージの他の部分に接続することができる。トレース２０４は、ＢＧＡのハンダ球と位置合わせされた状態で下にある端子（図示せず）から、上面２０１に沿って、パッケージのエッジ、すなわち、エッジ面２０６上に延在することができる。特定の例では、トレース２０４は高いアスペクト比を有する。すなわち、各トレースは通常、表面２０１の上方に延在するトレースの厚みよりもはるかに大きな長さ２０８及び広がり（幅）２０９を有する。図２のトレース２０４は、直線的な導電性エリアを有する比較的均一なパターンのように見えるが、トレースは均一でないパターンとして現れる場合もあり、さらには、蛇行した外観を有する場合もある。

図３は、ダイ・スタック型パッケージ２２０の第２の実施形態の斜視図である。ダイ・スタック型パッケージ２２０は、概ね平坦な上面２２１及び下側支持構造２２８を有する。下側支持構造２２８は、上面２２１の反対に面する下面２２２を有する。ダイ・スタック型パッケージ２２０は、図３において上面２２１から視認されるように示される。図３に示される実施形態では、下側支持構造２２８は、エッジ面２０６をわずかに越えて延在する。トレース２２４が、エッジ２０６をわずかに過ぎて延在する下側支持構造２２８の上面２１０の上に延在する。

図４は、ダイ・スタック型パッケージ２３０の第３の実施形態の斜視図である。ダイ・スタック型パッケージ２３０は、反対に面する概ね平坦な上面２３１及び下面２３２を有し、図４では、上面２３１から視認されるように示される。上面２３１上にＢＧＡインターフェース２３３を見ることができる。図２及び図３におけるＲＤＬのトレース２０４は、直線的な導電性エリアの比較的均一なパターンのように見えるが、ＲＤＬは均一の程度が低いパターンとして現れる場合もあり、さらには、蛇行した外観を有する場合もある。図４は、パッケージ２３０の上面２３１上に現れるパターンに関して、外観が非対称であるＲＤＬの一例を示しており、いくつかのトレース２３４が他のトレースよりも長く、トレースのパターンは、パッケージの全てのエッジ面２３６上で同じでない場合もあるようになっている。

図５は、概ね平坦な上面２４１から視認されるような、ダイ・スタック型パッケージ２４０の第４の実施形態の平面図である。ダイ・スタック型パッケージ２４０の反対に面する下面は、図５では見ることができない。図５のＲＤＬ２４４は、パッケージ２４０の上面２４１上、並びにエッジ面２４６及び２４７上に現れるパターンに関して、外観が対称である再配線層の一例を示す。図６は、図５のダイ・スタック型パッケージ２４０のエッジ面２４７に向かって見ている平面図である。図６は、上面２４１が下面２４２よりも面積が小さいことを示す。図５及び図６において示されるように、上面２４１及び下面２４２は、平坦なエッジ面２４７によって接続され、そのエッジ面は、それらの面に対して斜角を成して延在する。ダイ・スタック型パッケージ２４０の上面２４１上にＢＧＡインターフェース２４３を見ることができ、パッケージエッジ面２４７上にＲＤＬのトレース２４４を見ることができる。

図７Ａは、図３の線Ａ’に沿って見た図３のダイ・スタック型パッケージ２２０の断面図である。図７Ａの断面図は、必ずしも図３において示されるのと同じ縮尺で描かれていないことに留意されたい。ダイ・スタック型パッケージ２２０の内部機構をより明確に示すために、図７の断面図内のいくつかの構造は、図内の他の構造に対して大きくなるように示される場合がある。下側支持構造２２８は、パッケージ２２０の土台を形成する。図３から明らかなように、ダイ・スタック型パッケージ２２０の外部からは、そのパッケージ内に積み重ねられるダイの数が見えない場合がある。図７Ａの断面図において示される実施形態では、３つのダイ１０１、１０２及び１０３が、「下向き」に積み重ねられる。すなわち、ダイのボンドパッド６０３及び６０４又は他の金属パッドが配置される各ダイの表面は、支持板２２８に最も近い。図７Ａに示される実施形態では、同一のクロスハッチングを用いることによって指示されるように、パッケージ２２０の各段上に、３つの異なる断片又は部分内にあるように見える単一のダイが存在することに留意されたい。この断片化されたダイ構造は、後にさらに詳細に説明される。

誘電体材料６０２によって下側支持板２２８に取り付けられた第１のダイ１０１が示される。第１のダイ１０１は誘電体材料６０２によって包囲され、それにより、第２のダイ１０２及び第３のダイ１０３が同じように、垂直方向に上下に積み重ねられ、取り付けられるようにする。第２のダイ１０２の前面６０６が、第１のダイ１０１の背面６０８に隣接することができ、第３のダイ１０３の前面６０６が第２のダイ１０２の背面６０８に隣接することができる。図７Ａの断面図において見られるように、ボンドパッド又は他の金属パッド６０３及び６０４が第１のダイ１０１、第２のダイ１０２、及び第３のダイ１０３のそれぞれの前面６０６において露出する。金属パッド６０３、６０４は、それぞれの各ダイのマイクロ電子デバイス、たとえば、半導体デバイスに電気的に接続することができる。

凹部６１８が、ダイ１０１、１０２、１０３の背面６０８から前面６０６に向かって延在することができる。凹部が有することができる形状の例は、数例を挙げると、円筒形、切頭円錐形、ピラミッド形である。凹部の壁６２２は、前面６０６に対して垂直な方向に向けることもできるし、法線から或る角度６２１だけ離れて向けることもできる。一実施形態では、凹部６１８の壁６２２は、背面の法線に対して約５度以上の角度６２１に向けることができる。一実施形態では、それらの壁は、背面の法線に対して約４０度以下の角度に向けることができる。

凹部６１８は、特定のダイの各凹部がそのダイの１つのボンドパッドと位置合わせされるように設けることができる。本明細書において用いられるとき、別段の定めがない限り、１つの素子がそのような素子の下にある別の素子と「位置合わせされる」という言い方は、その１つの素子の表面に対して垂直な方向において、その１つの素子と下にある素子とを通り抜ける少なくとも１つの線が存在するように、２つの素子が「少なくとも概ね位置合わせされる」ことを意味するであろう。特定の実施形態では、各凹部は、その凹部の幅が前面６０６の平面において横方向に均一であるように形成することができる。一実施形態では、凹部の壁６２２は、ダイの前面６０６に対して垂直にすることができ、すなわち、垂直な方向６０７に存在することができる。代替的には、図７Ａに示されるように、凹部は先細りにすることができ、背面からの距離が長いほど小さくすることができる。したがって、図７Ａに示されるように、背面６０８における凹部６１８の幅は、ボンドパッド６０４に隣接する凹部の幅６３０よりもかなり大きくすることができる。

金属パッド６０３及び６０４の一部が除去されており、導電性バイア（conductive via：導電性ビア）６０５がボンドパッドを貫通する、すなわち、ボンドパッドの厚みを完全に通り抜けることが図から明らかである。本明細書において用いられるときに、導電性バイアがマイクロ電子素子の「ボンドパッドを貫通して」、又は「金属パッドを貫通して」延在するという言い方は、そのバイアの金属材料が、そのパッドの背面からそのパッドの前面まで、そのようなボンドパッド又は金属パッドの厚みを完全に通り抜けて延在することを意味する。本明細書において別段の記述がない限り、マイクロ電子素子のボンドパッド又は金属パッドの少なくとも一部が、そのようなマイクロ電子素子の１つの表面から離れる方向に延在する厚みを有し、そのような表面に沿って方向６２８に延在する横方向寸法を有し、その寸法は通常、厚みより著しく大きい。

各導電性バイア６０５は通常、ボンドパッド厚を貫通して延在する穴によって露出したボンドパッド６０４の表面６４０と直に接触する。導電性バイアは、導電層６１０、たとえば、金属を含むか、又は概ね金属からなる層と電気的に接続され、その層は、凹部の壁６２２に沿って延在し、誘電体層６２３によって壁から絶縁される。通常、誘電体層６２３は、相対的に薄く、凹部の壁６２２に沿って、かつ各ダイの背面６０８上にコンフォーマルに（conformally：共形的に）延在することができる。導電層は、導電性トレース６３５にさらに接続されることができ、導電性トレースは、ダイ背面６０８に沿って、かつダイのエッジ６２０から離れるように延在する誘電体層６３６の表面６３４に沿って延在する。

ダイ・スタックパッケージ又はアセンブリ２２０の外面上に、複数のリード、たとえば、ＲＤＬのトレース２２４が、パッケージ２２０の傾斜しているエッジ面２０６に沿って、かつパッケージの上面２２１上に端子６１６まで延在することができ、端子はそのような表面２２１において露出し、その上に、ＢＧＡインターフェース２０３のハンダ球又はバンプを取り付けることができる。エッジ面２０６は、パッケージ内のダイのエッジ６２０に沿って延在することができる。ダイ・スタックパッケージ２２０の内部には、導電性トレース６１０を含む導電層があり、導電性トレースは、パッケージ２２０の外部にあるリード２２４と、それぞれのボンドパッド６０３及び６０４との間の電気経路を与える。トレース６１０は、パッケージ２２０の内部において黒い太線として表される。いくつかのトレース６１０を単一の外部リード２２４と接続することもできるし、１つのトレース６１０のみを各外部リード２２４と接続することもできる。図７Ａ内の円６１２は、配線トレース６１０を再配線層２２４に接続する電気的接続６１４を示す。電気的接続６１４は、再配線層２２４と接触している配線トレース６１０の断面、又はエッジであるので、「エッジ接続」と呼ぶこともできる。また、円６１２内に示される配線トレース６１０及びリード２２４の部分が合わせて、文字Ｔの形状を形成することが明らかであるので、電気的接続６１４は、「Ｔ接点」接続と呼ぶこともできる。

図７Ａにおいてさらに示されるように、各ダイの前面６０６にある金属パッド６０３、６０４と、ダイの背面６０８上に延在する導電層のトレース６１０との間に電気的接続が形成される。上記のように、かつ図７Ａの断面図に示されるように、導電性バイア６０５が、それぞれの金属パッド６０３、６０４を貫通して延在することができる。これにより、図７Ａの断面図では、金属パッド６０３、６０４が２つの部分に分離されており、その２つの部分間の区画が断面図において概ね長方形の形状を有するように見える。図７Ｂの対応する平面図においてさらに見られるように、導電性バイア６２５は、金属パッド６０４のエリア内に完全に取り囲まれることができる。図７Ｂは、導電性バイアから横方向外側に配置される誘電体層６２３もさらに示す。

各ダイは、ダイの背面６０８から前面６０６に向かって延在する凹部６１８を含む。導電層、たとえば、トレース６１０は導電性バイアに接続し、凹部の壁６２２に沿って、かつダイの背面６０８に沿ってダイのエッジ６２０に向かって延在する。凹部６１８、導電性バイア６０５、及び特定のダイの前面にあるボンドパッドと背面にある導電層との間に電気的接続を設けるために導電性バイアに接続される導電層６１０の配置及び製造を以下に説明することができる。

後にさらに詳細に説明されるような、ダイ・スタック型パッケージ２２０の製造中に、背面６０８から半導体材料を除去するための種々の手段によって凹部を形成することができる。凹部はダイの内部に向かって内側を向くので、通常は露出しない金属パッド６０３又は６０４の主面６２４の一部を露出させる場合がある。しかしながら、特定の実施形態では、凹部を形成する結果として、金属パッドの表面６２４が露出しない場合もある。凹部は底部６２６を有することができ、底部は、ダイの前面６０６が延在する方向に延在する。その方向６２８における底部６２６の幅６３０は、同じ方向６２８における導電性バイア６０５の幅６３２よりも広くすることができる。

たとえば、ドリル加工によって、単一のダイ上の各ボンドパッド６０３及び６０４の全厚を貫通し、前面に隣接する誘電体層６０２の中に或る距離だけ延在する開口部又は「空所」を形成することができる。その後、背面６０８からの方向において適用される工程によって金属層を堆積し、導電性バイア６０５を形成することができる。特定の実施形態では、同じ堆積工程によって、バイア６０５に接続されるトレース６１０を同時に形成することができる。そのような場合、ボンドパッド６０３又は６０４と接触しているバイア６０５を形成し、製造中に空所内に堆積される金属層の部分は、接点６０５と見なすことができる。

一実施形態では、図７Ａにおいて見られるように、金属層は、バイア６０５から、凹部６１８の表面６２２に沿ってコンフォーマルに延在することができる。誘電体層６０２は、凹部６１８内で導電層６１０の上に重なることができる。さらに、誘電体層は、ダイのエッジ６２０を超えて延在する表面６３４を有することができる。そのような場合、導電層６１０は、ダイのエッジ６２０を超えて誘電体層６３４の表面に沿って方向６２８に延在することができる。

接点６０５は、図７Ａの断面図において示される実質的に長方形の形状を有する必要はなく、製造中に作製される空所の形状は、ボンドパッドを貫通するために用いられる技法による。いくつかの実施形態では、接点６０５は、上記で検討されたタイプの径方向において対称である「Ｔ接点」とすることができ、その実施形態が用いられるとき、本明細書では、「マイクロＲＴ接点」、又は「μＲＴ接点」と呼ばれる。接点６０５は、ダイ・スタック型パッケージ２２０内の各ボンドパッドにおいて形成することができる。配線トレース６１０の場合と同様に、接点６０５の全ての例が、図７Ａの参照番号で呼ばれるとは限らない。

一実施形態では、ダイ内の凹部６１９（図７Ｃ）が、図７Ａにおいて表される図面の平面に出入りする方向にトレンチとして延在することができる。その場合、同じダイの複数のボンドパッド６０３を、そのダイ内の同じ凹部６１９内に位置合わせすることができる。特定の実施形態では、図７Ｄにおいて見られるように、ダイの凹部は、ボンドパッド６０４と位置合わせされるダイ１０１’の半導体領域の薄くされた部分６１９’として形成され、半導体領域の薄くされた部分はダイのエッジ６２０まで延在する。

上記の実施形態の特定の変形形態では、ダイ上の２つ以上の金属パッド６１３の少なくとも一部のエリアを貫通して延在する導電性バイア６４０（図７Ｅ）を用いて、金属パッドを、アセンブリ上の他の場所まで延在するトレースと電気的に接続することができる。一例では、そのような導電性バイア６４０を用いて、電源又はグランドをアセンブリ上の他の場所に分配するために、パッド６１３同士を電気的に接続することができる。

ダイ・スタック型パッケージ実施形態の製造方法
図８において概略的に示されるように、一実施形態では、各ダイの外部において露出した導電性要素、たとえば、トレース等を含む２つ以上のダイ８０１の垂直アセンブリを形成し、封入体８１２、及びダイを最終的なパッケージの端子８１４に接続するための導電性要素８１６を設けることにより、製造工程８００によってダイ・スタック型パッケージ８２０が構成される。

図９は、ウェハーレベルパッケージング（ＷＬＰ）工程９００の簡略化された説明図である。本明細書において用いられるときに、ウェハーレベルパッケージング（ＷＬＰ）は、チップスケールパッケージング（ＣＳＰ）技術であり、この技術では、マイクロ電子素子をパッケージ化するステップが複数のマイクロ電子素子８０１に関して同時に実行され、それらの素子は、たとえば、ウェハー又はウェハーの一部の形でダイシングレーン９０４において張り合わせられる。ウェハーレベルパッケージングは、ウェハーから予め切断されているが、マイクロ電子素子を所定の位置に保持する材料、たとえば、接着剤を用いて、再構成ウェハーの形で各マイクロ電子素子のエッジ９０４において張り合わせされる複数のマイクロ電子素子８０１に関して同時に実行されるマイクロ電子素子パッケージングも指すことができる。

さらに図９において見られるように、ダイ８０１の２つ以上のウェハー９１０、９１１及び９１２の中から、ダイの連続した個別のウェハーがそれぞれ、各ウェハーを位置合わせし、多層ウェハースタック９３０へと積み重ねるように準備する製造工程にかけられる。たとえば、各ウェハーは、ウェハーの形のまま封入され、終端を設けられる。ダイシングレーン９０４に沿った方向において多層ウェハースタック９３０を切断することによって個々のパッケージ８２０を切り離し、材料８１２を用いて各パッケージを完全に封入して、導電性要素８２４と、パッケージ８２０を別の構成要素、又はＰＣＢ基板のような基板に取り付けるための、たとえば、ボールグリッドアレイ８０３のような外部導電性インターフェースとを設けることができる。

図９のウェハーレベルパッケージング実施形態では、各層内のダイは、事実上、全て同じタイプになるように制約される。そのエリア寸法及びアレイ間隔は、積み重ねられることになるウェハーの他の層上のダイのエリア及び寸法とそれぞれ実質的に厳密に一致しなければならない。さらに、各ウェハー上の良好に動作しているダイの歩留まりは異なる場合があり、各パッケージ８２０内の１つのダイが良好に動作していない場合には、完全に動作しているダイ・スタック型パッケージ８２０の全体的な歩留まりが、容認できないほど低下する場合がある。各層が或る特定の歩留まりを有する場合、ダイの複数のウェハーが積み重ねられるときの複合的な歩留まりが最終的な歩留まりである。数学的には以下のように表される。
最終的な歩留まり＝歩留まり（層１）×歩留まり（層２）×歩留まり（層３）．．．×歩留まり（層Ｎ）
たとえば、３層スタックの歩留まりが、第１の層の場合に６０％であり、第２の層の場合に９０％であり、第３の層の場合に９８％である場合には、最終的な歩留まりは５２％になり、それは経済的に見て実用的でない場合がある。しかしながら、３層スタック内の各層が９８％歩留まりを有する場合には、最終的な歩留まりは９４％であり、より容認できるものとなる。

再構成ウェハーを用いたダイ・スタック型パッケージの製造
製造工程がダイ・スタック型パッケージの高い歩留まりをもたらすことを確実にする１つの手法は、或る程度の試験に合格していてＫＧＤ（known good die）である個々のダイから、ウェハースタック内の各ウェハー層を作製することである。ＫＧＤは、それらの元のウェハー（複数も場合もある）から、個々の試験の前又は後に切り離すことができ、劣っている、すなわち良好に動作していないダイは廃棄することができる。その後、図９の製造工程９００のようなウェハーレベルアセンブリ工程を利用するために、ＫＧＤをウェハー状の基板上に組み立て直す。ＫＧＤがアレイ形式で実装されるウェハー状の基板は、再構成ウェハーと呼ばれる。

図面において示されるパッケージ２００（図２）、２２０（図３）、２３０（図４）及び２４０（図５及び図６）のうちの任意の１つのようなダイ・スタック型パッケージを製造する場合、ＫＧＤアレイアセンブリを支持するウェハー状の基板は、図３及び図７の下側支持構造２２８のような、基層としての役割も果たす場合がある。通常、基層又は支持板は、後に記述されるように、ダイを含むウェハーを用いて、ウェハーレベルパッケージングステップを半導体ウェハー上で実行するために用いられる装置によって容易に取り扱うことができるように、半導体ウェハーの外側寸法と一致するように形作られる。一実施形態では、支持板のために用いるのに適している部品は、ダイを含むウェハーと同じ直径（たとえば、２００ｍｍ又は３００ｍｍ）を有する再生シリコンウェハーとすることができる。代替的には、一実施形態において、基層は、実質的に１つの材料、たとえば、ガラス、石英又は他の無機誘電体材料からなることができ、その材料は、相対的に低い熱膨張係数及び相対的に高いヤング率を有し、それにより、処理中の基層の寸法がダイを含むウェハーに対して安定したままであり、かつ電気的絶縁も与える。通常、基層の厚みは約７５０マイクロメートル（本明細書において、「ミクロン」又は「μｍ」とも呼ばれる）である。後に説明されるように、支持板は、最終的なダイ・スタック型パッケージの常設部品にすることができるか（たとえば、図３及び図７のダイ・スタック型パッケージ２２０を参照）、又は取り外し、再利用することができる。

後に記述される実施形態では、ダイ・スタック型パッケージ内のダイの各層が、基層に結合される複数の個別のダイを用いて作製されるとき、これは、その工程がカットされていないウェハーの形で張り合わせられたままであるダイに関して実行される他の方法より優れた利点を提供することができる。これらの利点は、第１に、パッケージング工程に適合するように、ダイ間の間隔を広げることができることである。通常、各ウェハーの占有率を最大にするために、ダイはできる限り互いに近接してウェハー上に配置される。ウェハー処理コストは一定であるので、各ウェハー上のダイの数が増加すると、各ウェハーの単価が減少する。しかしながら、ダイがあまりにも近接して配置される場合には、ダイを封入し、パッケージ終端を設けるために必要とされる工程の多くが、効果的に適用されない場合がある。個々のダイから始めてダイ・スタック型パッケージを形成することによって、支持板が、ダイ間の間隔を、ダイ製造のために最大にできるようにすると共に、パッケージング工程のための都合の良い値に設定できるようにする。たとえば、カットされていないウェハーでは、ダイ間のダイシングレーンが、通常５０μｍ以下のダイ間隔を提供する。しかしながら、ダイが最初に元のウェハーから切り離され、その後、支持板に結合されるとき、隣接するダイ間の間隔は、たとえば、１００〜３００μｍの範囲にすることができる。

支持板に結合される個々のダイを用いてダイ・スタック型パッケージの各層を作製する別の利点は、ダイ・スタック型パッケージ内に最終的にパッケージ化される個々のダイを複数の異なる材料源から得ることができることである。すなわち、個々のダイは、異なるウェハーから、そして異なる供給業者から得ることができ、さらには、異なる寸法を有するウェハーを供給源とすることもできる。ダイ単価を下げるために、半導体製造業者は、可能な最大のウェハー径を使用するように努める。しかしながら、最も大きな半導体ウェハーを取り扱うことができるウェハーレベルパッケージング装置は入手できない場合があるか、又は法外に費用がかかる場合がある。個々のダイからダイ・スタック型パッケージ内の各層を作製することによって、元のダイの供給源である半導体ウェハーの直径及び厚みは、ウェハーレベルパッケージング工程のために用いられる支持板の直径、及びダイ・スタック型パッケージ内の各層の厚みから分離される。したがって、たとえば、支持板は、元のウェハーの直径よりも小さい直径を有することができる。さらに、一実施形態では、各行内に同じ数のダイを有するアレイにダイを配列できるように、支持板を長方形の形状にすることもできる。

個々のダイを用いてダイ・スタック型パッケージの各層を作製するさらに別の利点は、この製造方法が、各層のダイ寸法に及び各層内のダイの相対的な位置に関して融通性をもたらすことである。ダイのサイズ及び場所に関して融通性があるというこの利点が、図１０Ａ、図１０Ｂ、図１０Ｃ及び図１０Ｄにおいて概略的に示されている。図１Ａを再び参照すると、ダイ１０１、１０２及び１０３は、同じサイズであり、パッケージ１００内で中心線１０８を中心にして互いに対して配置されるように示されている。図１０Ａは、ダイ・スタック型パッケージ７２０を概略的に示しており、ダイ７０１、７０２及び７０３の平面エリア寸法は互いに異なる。図１０Ａでは、ダイ７０１、７０２及び７０３は、ダイピッチ中心線７０８を中心にして配置されている。図１０Ｂは、図１０Ａのダイ７０１、７０２及び７０３の相対的なサイズ及び向きの概略的な平面図である。図１０Ｃは、ダイ・スタック型パッケージ７３０を概略的に示しており、ダイ７１１、７１２及び７１３の平面エリア寸法は互いに異なる。図１０Ｃでは、ダイ７１１、７１２及び７１３は、ダイピッチ中心線７０８を中心にして配置されていない。図１０Ｄは、図１０Ｃのダイ７１１、７１２及び７１３の相対的なサイズ及び向きの概略的な平面図である。ダイ７１２はダイ７１３よりも大きいので、ダイ７１３はこの図では全く見えず、破線の形状７１３によって表される。

再構成ウェハーを用いたダイ・スタック型パッケージ実施形態の製造方法
図１１Ａ及び図１１Ｂは、図２〜図７のダイ・スタック型パッケージ２００、２２０、２３０及び２４０を製造するために用いられる基本的な製造部分工程の流れ図１０００である。図１１Ａ及び図１１Ｂに示される製造工程は、ウェハーレベルパッケージング（ＷＬＰ）工程として実行することができる。図１１Ａ及び図１１Ｂに示される製造工程は、図１２〜図１５との関連で本明細書において検討される。

図１１Ａ及び図１２Ａ〜図１２Ｄを参照すると、ダイ・スタック型パッケージの製造工程１０００は、第１の再構成ウェハーを作製する部分工程１０１０〜１０３０から始まる。部分工程１０１０では、個々のダイのアレイを含む、再構成ウェハーを作製するのに適した支持板１２１０（図１２Ａ）が供給され、準備される。部分工程１０２０では、ダイのアレイ内の適切な場所にダイを配置し、ダイを支持板と接合するための任意の数の技法のうちの１つを用いて、ダイの前面上のボンドパッド１２１４が支持板に対して面するようにして、支持板のエリアに試験済みのダイ１２３０の平坦なアレイ（ダイ層とも呼ばれる）が下向きに実装される（図１２Ｂ及び図１２Ｃ）。市販のフィルム接着剤又は液体接着剤に基づくよく知られ理解されている数多くの方法が、この目的を果たすのに適している。部分工程１０１６は、ダイ・アタッチ接着剤１２１２を用いる代表的な技法である。

図１２Ｄを参照すると、部分工程１０２０においてダイ層を取り付けた後に、部分工程１０２６においてダイ層のマイクロ電子素子１２３０上に誘電体層１２４０が被着され、マイクロ電子素子１２３０間のエリアを埋める。誘電体層１２４０は、マイクロ電子素子１２３０の背面１２３２を覆う場合もある。誘電体層は、酸化物、窒化物のような１つ又は複数の無機誘電体材料を含むことができ、それらの材料は、中でも、二酸化シリコン、窒化シリコン若しくはＳｉＣＯＨのようなシリコンの他の誘電体化合物を含む場合があるか、又は有機誘電体を含む場合があり、それらの有機誘電体の中でも、特にエポキシ、ポリイミドのような種々のポリマーである。図１３Ａにおいて見られるように、その後、各マイクロ電子素子１２３０の背面１２３２から、その構造をラップ仕上げするか、研削するか、又は研磨することによって、部分工程１０３０において、各マイクロ電子素子を薄くすることができる。一実施形態では、その厚みは５０〜１００マイクロメートルまで薄くされる。部分工程１０３０によって、薄くされた再構成ウェハー構造１２５０がもたらされる。

ここで、引き続き図１３Ｂ〜図１３Ｃを参照すると、部分工程１０３４が、ダイの背面１２１６から前面１２１８に向かって延在する凹部１２５２（図１３Ｂ）を形成する。凹部１２５２は、前面に隣接する凹部の場所よりも背面１２１６において大きな幅を有するように先細りにすることができる。その凹部は、薄くされた再構成ウェハー構造１２５０（図１３Ａ）のダイのシリコン部分を完全に貫通して延在することができる。任意の適切なドリル加工技法を用いて、構造１２５０内の各マイクロ電子素子上のボンドパッドの場所に、かつボンドパッドの深さまでバイア１２５２が開けられる。部分工程１０３４によって、再構成ウェハー構造１２５４（図１３Ｂ）がもたらされる。部分工程１０５０では、再構成ウェハー構造１２５４上に誘電体層１２５８（図１３Ｃ）が被着され、その層は、凹部の内面を中に含むマイクロ電子素子をコンフォーマルに覆い、構造１２５６をもたらすことができる。

部分工程１０５４では、構造１２５６の個々のマイクロ電子素子のボンドパッドに穴を開けることによって、空所１２６２、たとえば、非貫通穴が形成される。レーザードリル加工が、空所１２６２を形成するために用いるのに適している１つの技法である。部分工程１０５４によって、再構成ウェハー構造１２６０（図１４Ａ）がもたらされる。

ここで図１１Ｂ及び図１４Ａ〜図１４Ｄを参照すると、そこに示される部分工程では、空所１２６２、凹部１２５２内の露出した表面上に、かつ背面１２１６の上に重なる金属層１２６２（図１４Ｂ）を形成し、図示される構造１２６６を形成することができる。この工程によって、形成された金属層１２６２は、空所内の導電性バイア、及び各導電性バイアから凹部の表面に沿って、各ダイの背面１２１６の上に重なる場所まで延在するトレースを含むことができる。その金属層は、上記で説明され、部分工程１０６０において示されているような「再配線層」）と見なすことができる。それは、ボンドパッドと、背面の上に重なるトレースとの間の導電性接続を与える。金属層は、たとえば、スパッタリング又は無電解メッキによって、たとえば導電性シード層を形成し、その後、シード層をフォトリソグラフィによってパターニングし、その後、導電性シード層上に金属層を電気メッキすることによって形成することができる。シード層は、電気メッキ中に電気的共通化層としての役割を果たすことができる。

金属層１２６２を形成した後に、誘電体材料１２７２（図１４Ｃ）を堆積して、上に金属層があるダイを覆い、構造１２７０を形成することができる。その後、部分工程１０７０（図１１Ｂ）において示されるように、ダイの別の層を誘電体層１２７２上に配置し、ダイ・アタッチ接着剤を用いて誘電体層１２７２に結合することができ、その後、部分工程１０２６、１０３０、１０３４、１０５０、１０５４、１０６０、１０６６（図１１Ａ及び図１１Ｂ）を繰り返して、その上に第２の部分構造１２８４（図１４Ｄ）を形成することができ、その構造は、第２の部分構造のダイが、支持板１２１０ではなく、実現された構造の誘電体層１２７２と接合されることを除いて、実現された構造１２７０と同じにすることができる。このようにして、スタック型アセンブリ１２８０は、エッジにおいて張り合わせられ、上層１２８４のダイの前面１２１８がダイの下層の背面１２１６に面するようにして垂直に積み重ねられる複数のダイを含む。特定の実施形態では、上記の部分工程によって、凹部並びに導電性バイア及び導電層を上に有する１つ又は複数の付加的なダイ層（図示せず）を形成することができる。

その後、図１５Ａにおいて見られるように、部分工程１０７６（図１１Ａ及び図１１Ｂ）では、スタック型アセンブリ１２８０の誘電体層１２７２の上面１２８４から離れるように、ダイのエッジ１２２２に沿って下方に延在する複数の先細りスロット、すなわち、トレンチを形成することができる。そのトレンチは、支持板の表面１２１１に沿って横方向に延在することもできる。一実施形態では、トレンチ１２８２は、別の垂直スタック１２８８Ｂ内の全てのダイから、１つの垂直スタック１２８８Ａ内の全てのダイを完全に分離することができる。各トレンチの幅１２８６が支持板１２１０に向かって下方に進むほど小さくなるように、トレンチは先細りにすることができる。一実施形態では、ダイシング部分工程、鋸を用いて隣接するダイのエッジ１２２２間に先細りのトレンチを形成すること等によって、トレンチを形成することができる。各ダイのボンドパッドに接続されるトレースは、トレンチの内面１２２４において露出することができる。

その後、さらに図１５Ｂにおいて見られるように、さらなる部分工程１０８０（図１１Ａ及び図１１Ｂ）において、露出したトレース１２６２と電気的に接続されるＲＤＬの導電性リードを形成することができる。リードは、たとえば、各ダイに接続される導電性バイア及び導電性トレースが形成される工程と類似の電気メッキを含む工程によって形成することができる。一実施形態では、たとえば、米国特許第５，７１６，７５９号において記述されるような３次元リソグラフィ工程を用いて、リード１２９０が形成され、その特許の開示は参照により本明細書に援用される。リード１２９０は、各アセンブリの面１２９２上に延在することができ、その面において露出する端子１２９４と電気的に接続することができる。その後、部分工程１０８４（図１１Ａ及び図１１Ｂ）において、端子１２９４にハンダバンプ又はハンダ球を結合して、スタック型アセンブリの端子を別の素子、たとえば、回路パネルに接続するためのＢＧＡインターフェース１２８０（図１５Ｃ）を形成することができる。

その後、後続の部分工程１０９０（図１１Ａ及び図１１Ｂ）において、ダイシング等によって、個々のスタック型アセンブリを互いから切り離して、スタック型アセンブリ、たとえば、図１６において見られるダイ・スタック型パッケージ１６００を形成することができる。

上記の実施形態の変形形態では、部分工程１〜９（図１１Ａ及び図１１Ｂ）を実行して個々のサブアセンブリを設けることができ、サブアセンブリはそれぞれ、上記のように、支持板、その上にあるダイの層、及び導電性バイア、及びその上にある再配線層を含む。その後、支持板を用いてサブアセンブリを積み重ね、接合することができ、隣接するサブアセンブリ間の支持板はオプションで除去される。その後、部分工程１２〜１５（図１１Ａ及び図１１Ｂ）を実行して、上記で図示及び説明された（たとえば、図７Ａ）ような、複数のマイクロ電子アセンブリを作り出すことができる。

空洞ダイを有するダイ・スタック型パッケージ実施形態
図１７は、ダイ・スタック型パッケージ１７００の一実施形態の断面図であり、ダイ・スタック型パッケージ１７００内の支持板１７１０に最も近接するマイクロ電子素子１７０１が空洞１７２０に隣接して配置される。その空洞は、たとえば、加速度計又は表面弾性波（ＳＡＷ）フィルタのような微小電気機械システム（ＭＥＭＳ）デバイスの機能をサポートするために必要とされる場合がある。多くのタイプのＭＥＭＳデバイスが、その機能、性能、寿命又は組立のために、ダイエリアの一部の上に封止された気体空洞又は真空空洞を必要とする。その空洞は、そのようなデバイスのための既知の実践方法に従って、真空にされるか、又は気体若しくは液体で満たすことができる。たとえば、固体イメージセンサーのような、他のタイプのマイクロ電子デバイスは、イメージセンサーの表面上に像を合焦できるようにするために、空洞を必要とする可能性がある。

ダイ１７０１が固体イメージセンサーである場合、支持板は透明であり、ダイ材料の熱膨張整合係数に近い熱膨張整合係数（coefficient of thermal expansion match）を有するホウケイ酸ガラスであることが好ましい。ガラスウェハーは通常、厚みが１００〜３００マイクロメートルの範囲を有するが、２５マイクロメートルまで薄くすることができるか、又は数ミリメートルの厚みにすることもできる。ガラスは、イメージセンサーの光学的な機能を考慮に入れて選択することができる。

ＭＥＭＳデバイスを製造することに関連付けられる特定の技法は当該技術分野において既知であり、ここでは検討しない。上記の図１１Ａ及び図１１Ｂの製造工程１０００に関して、マイクロ電子素子１７０１が第１のダイ層であるとき、工程１０００は上記の説明とは異なる。ダイ・アタッチ材料１７０２によって、マイクロ電子素子１７０１のアレイが支持板１７１０に取り付けられる。側壁材料１７３０によって、ダイの前面の全エリアがダイ・アタッチ材料１７０２で覆われるのを防ぎ、各ダイの前面エリア上に空洞１７２０を残す。

ダイが種々の向きを有するダイ・スタック型パッケージの実施形態
図１８Ａ、図１８Ｂ、図１８Ｃ及び図１８Ｄは、さらなる実施形態を概略的に示しており、この実施形態では、ダイ・スタック層内のマイクロ電子素子を異なる向きに実装することができ、再配線層がダイ・スタックパッケージ内の異なる位置において生じる。図１８Ａ、図１８Ｂ、図１８Ｃ及び図１８Ｄではそれぞれ、図中に支持板（図１２の支持板１２１０等）が示されないが、図に示される構造の下にあるものと仮定される。

図１８Ａは、ダイの前面１８０１上のボンドパッド１８０３が支持板に向いているような下向きのダイ１８００を示す。ＲＤＬ１８０４がダイの背面１８０２上にある。図１８Ｂは、支持板に対して同じく下向きのダイ１８１０を示す。ＲＤＬ層１８１４はダイ１８１０の前面１８１１上にある。図１８Ｃは、上向きのダイを示しており、ＲＤＬがダイの底面にある。図１８Ｄは、上向きのダイを示しており、ＲＤＬがダイの前面にある。必要な場合には、ダイは前面再配線層及び背面へのμＲＴ接点の両方を同時に有することができる。

再配線層実施形態
これまで、ＲＤＬは、１つのＲＤＬがスタック内のダイの各層に関連付けられている構成において示されてきた。スタックの他の層においてＲＤＬが必要とされる可能性がある。これらは、ダイ層に関連付けられていない独立した構造とすることができるか、又はダイ層がいくつかのＲＤＬを有することができる。

複数のＲＤＬを含む半導体デバイスパッケージでは、それらの間を接続することができる。図１９Ａ、図１９Ｂ、図１９Ｃ及び図１９Ｄは、その構造のいくつかのさらなる実施形態を示しており、μＲＴ接点を用いることによって、複数の層上の配線トレース、ランド及びボンドパッドの間を直に接触させることができる。

図１９Ａでは、通常は１つのＲＤＬ１９０４のみを貫通して延在するμＲＴ接点１９０１のほぼ平行な側面を有する部分が、第２のＲＤＬ１９０２も貫通して延在するように示されている。図１９Ｂでは、μＲＴ接点のほぼ平行な側面を有する部分が第１のＲＤＬを貫通して延在するが、第２のＲＤＬ１９０２の表面において終端し、インターフェース１９０３においてその表面に接合する。図１９Ｃでは、２つのＲＤＬ層がインターフェース１９０４において接合されるように示されており、両方のＲＤＬがμＲＴ接点によって貫通されている。図１９Ｄは、μＲＴ接点のより大きな部分を示しており、ほぼ平行な側面を有する部分１９０１と、斜面を上がるその延長部分１９０５との両方を有する。ほぼ平行な側面を有する部分１９０１は貫通によってＲＤＬ１９０４に接続し、一方、μＲＴ接点の傾斜した延長部分は他のＲＤＬ１９０６、１９０７及び１９０８と交差し、交差部分においてＴ型接点を形成する。

図１９Ａでは、２つの層の厚みを貫通することによって、延長されたμＲＴ接点は両方の層を接続する。図１９Ｂでは、上層を貫通し、第２の層上で終端することによって、延長されたμＲＴ接点は２つの層を接続する。図１９Ｃでは、延長されたμＲＴ接点はＳｈｅｌｌｃａｓｅ（シェルケース）のＬ型接点の厚みを貫通し、その接点は、重なり合う層間の接合部である。図１９Ｄは、μＲＴ接点の上方において再配線層（ＲＤＬ）に接続するいくつかの層を示す。

他の実施形態
ここで、図２０Ａ〜図２０Ｈを参照すると、上記の工程（図１１Ａ〜図１６）の一変形形態では、工程は、たとえば、シリコン又は他の材料からなる複数のダイから始まり、それらのダイは、元のままのウェハー２０００又はそのようなウェハーの一部の形で、ダイのエッジ２００２において張り合わせられたままであり、ウェハーのダイシングレーン２００４が隣接するダイ２００１のエッジ２００２間に延在する。その後、ウェハーは、たとえば、接着剤によって、支持板又は常設キャリア２０１０に取り付けられ、支持板に隣接するウェハーの前面２００６上にボンドパッド２００３が配置されている。その後、ウェハー２０００は、２０２０において示されているように、ウェハーの背面２００８から研磨するか、研削するか、又は他の処理をすることによって薄くされる。

その後、２０２２において示されているように、ウェハーの背面２００８から前面２００６に向かって延在する凹部２０２４、２０２６が形成される。凹部２０２４はウェハーのボンドパッド２００３の位置に合わせて形成される。さらに、ウェハーのダイシングレーン２００４と位置合わせして、他の凹部２０２６を形成することができる。

図２０Ｃにおいて見られ、図２０Ｉにおいて詳細に示されるように、凹部２０２４はウェハーの一部分２０３０の厚みを完全に貫通して延在することができ、ウェハーは、そのウェハーのバルク半導体領域として実質的に単結晶半導体材料からなる。凹部２０２４は、ボンドパッドの下にある誘電体層２０３４の表面２０３２を露出させる内面を有することができる。凹部２０２４は、誘電体層２０３４の表面が露出するまで、エッチング、ドリル加工（たとえば、レーザーアブレーション又は機械ドリル加工）、又は他の方法でウェハーの半導体材料を除去することによって形成することができる。その後、エッチング工程を停止することができる。一実施形態では、誘電体層の表面２０３２が露出すると、除去工程を終了することができる。特定の実施形態では、除去工程はエッチング工程によって実行することができ、そのエッチング工程は、下にある誘電体層２０３４、ボンドパッド２００３、又はその両方の材料に対して選択的に実行することができる。この工程は、任意の上記の実施形態、及び任意の以下に記述される実施形態に対して適用することもできる。

凹部２０２６は、ボンドパッドと位置合わせされる必要がないことを除いて、通常凹部２０２４と同時に形成され、類似の構造を有することができる。凹部２０２６も、ウェハーの単結晶半導体部分の厚み２０２８を完全に貫通して延在することができる。特定の実施形態では、ウェハーがシリコン・オン・インシュレーター（ＳＯＩ）構造を有する場合、凹部は、バルク半導体領域、埋込酸化物（ＢＯＸ）層、及びＢＯＸ層の上に重なる単結晶シリコン・オン・インシュレーター層を完全に貫通して延在することができる。１つの変形形態では、ボンドパッド２００３の背面２０１３が凹部内で露出するように、凹部は誘電体層２０３４も貫通して延在することができる。

図２０Ｄ、図２０Ｅ、図２０Ｆ、図２０Ｇ及び図２０Ｈのそれぞれのビュー（view：外観）２０５０、２０６０、２０７０、２０８０及び２０９０に関して、図１１Ａ〜図１６に関して上記で説明された処理が、２０２２において見られる構造に適用される。したがって、図２０Ｄでは、凹部の露出した表面に、コンフォーマル誘電体層２０５８又は「パッシベーション層」を被着することができ、その後、ボンドパッド２００３内の空所２０６２を形成することができ（図２０Ｅ）、その後、ボンドパッドを貫通して延在する導電性バイア、及びトレース２０６２を含む金属層（図２０Ｆ）を形成することができる。図２０Ｇにおいて見られるように、その後、凹部２０２４及び凹部２０２６内のダイ２００１上の金属層２０６２を含む、ダイ２００１の背面を覆う誘電体層２０６６を形成することができる。

その後、誘電体層２０６６に第２の元のままのウェハー又は元のままのウェハーの一部を取り付けた後に、上記の処理（図２０Ｂ〜図２０Ｇ）を繰り返し、図２０Ａに対して上記で説明されたように、ウェハーの上にあるダイをウェハーのダイシングレーン２００４において張り合わせたままにして、図２０Ｇにおいて示されているような構造を有するダイの第２の層２０６８を形成することができる。その後、ダイの第３の層２０７２及び第４の層２０７４を形成するために、又は図２０Ｇ内に見られるようなスタック型アセンブリ内の任意の数のダイ層を形成するために、この処理を再び繰り返すことができる。図２０Ｈを参照すると、ダイシング作業を実行して、スタック型アセンブリ２０９０内にノッチ又はトレンチを形成することができ、これらのノッチ又はトレンチはダイの最も高い層２０７４から支持層２０１０に向かって下方に延在し、ノッチは、ウェハー内のダイシングレーンに沿って各ウェハー内に前に形成された凹部２０２６を貫通して延在する。その後、図１５Ｂ及び図１５Ｃに関して上記で説明されたように、リードを形成するためのさらなる処理、ＢＧＡインターフェースを形成するためのさらなる処理、及び最終的にダイシングして個々のアセンブリ、たとえば、ダイ・スタック型パッケージにするための処理を実行することができる。特定の実施形態では、図１６又は図１７又は図１８Ａ〜図１９Ｄに関して上記で説明された変形形態もここで適用することができる。

ここで、図２１Ａ〜図２１Ｅを参照すると、別の実施形態では、配線パターン２１２０を上に有する基板２１１０上に、個々のマイクロ電子素子又はダイ２１０１を下向きに実装することができ、接着剤２１０２を用いてダイの前面２１０８を基板２１１０の主面に結合している。ボンドパッドが配線基板の対応する金属パッド又は接点２１１４に向かい合うように、ダイの前面上にボンドパッド２１０４を配置することができる。

その後、図２１Ｂに示されるように、誘電体層２１２２、たとえば、図１２Ｄにおいてダイ間に設けられる層１２４０として用いられる材料のうちの任意の材料のような高分子材料を、隣接するダイ２１０１のエッジ２１２４間に設けることができる。その後、ダイの背面２１０６からダイを研削するか、ラップ仕上げするか、又は研磨すること等によって、ダイの厚みを薄くすることができる。

図２１Ｃにおいて見られるように、上記の実施形態のうちの１つ又は複数において説明されたような凹部２１３６を、ボンドパッド２１０４の位置に合わせてダイ内に形成することができる。その後、ダイの背面２１０６、及び凹部内の内部容積空間を覆う、さらなる誘電体層２１３２を形成することができる。その誘電体層は、図１４Ｄにおいて見られるように付加的な構造を設けるために比較的平坦な主面を有する誘電体層１２７２（図１４Ｃ）と類似にすることができる。一実施形態では、誘電体層２１３２は、堆積されるときに、自己平坦化特性を有することができる。代替的には、研磨工程を用いて、誘電体層を平坦化することができる。

その後、図２１Ｄに示されるように、ボンドパッド２１０４を、位置合わせされた基板パッド２１１４と電気的に接続する導電性要素、すなわち、バイア２１２６が形成される。その構造の再配線導電性要素２１３４、たとえば、パッド又はトレースは、ダイの背面２１０６の上方の誘電体層２１３２の表面に沿って横方向に延在することができる。再配線導電性パッド２１３４は、他の素子、たとえば、別のマイクロ電子アセンブリ、回路パネル、又は他の能動若しくは受動の電気デバイス若しくは電子デバイスを接続するために利用することができる端子として機能することができる。図２１Ｅにおいて見られるように、一実施形態では、そのアセンブリは、たとえば、ダイシング作業によって、若しくは鋸引きによって、切り離すことができるか、又は別の方法でダイのエッジに沿って切り離し、個々のパッケージ化されたマイクロ電子素子２１４０にすることができる。マイクロ電子素子から離れた表面２１４６において露出する配線基板の端子２１４４のような導電性要素に、ハンダバンプ又はボール２１４２を取り付けることができる。

一実施形態では、導電性要素２１２６及びパッド２１３４は以下のように形成することができる。誘電体材料２１３２の厚みを貫通して穴をドリル加工することができ、その穴はボンドパッド２１０４を貫通して延在し、各ボンドパッドに隣接する基板パッド２１１４を少なくとも露出させる。穴は基板パッド２１１４の厚みの中にも延在することができる。その後、穴内及び誘電体層の主面２１３８上に金属層を電気メッキすることができる。一実施形態では、パッド又はトレース２１３４が形成される場所は、その上に金属を所望の厚みまで電気メッキする前に、表面２１３８上に、パターニングされた導電性シード層を形成することによって制御することができる。

図２２Ａ、図２２Ｂ及び図２２Ｃは、上記の実施形態（図２１Ａ〜図２１Ｅ）の変形形態を示しており、互いからまだ切断されていないような、複数のマイクロ電子素子を含む元のままのウェハー２２００又は元のままのウェハーの一部が基板に結合され、ウェハーの単結晶半導体材料はダイシングレーン２２０４としてダイのエッジ間に残される。その後、図２２Ｂにおいて見られるように、ウェハー２２００は、背面から薄くされる。図２２Ｃはさらに進んだ処理段階を示しており、隣接するダイのエッジ２２１４間の半導体材料が除去され、ダイ内に凹部２２３６が形成される。その後、ダイの背面、凹部２２３６、及び隣接するダイ間に形成された空間を覆うように、誘電体層２２３２を形成することができる。

ここで、図２３Ａを参照すると、上記の工程（図２１Ａ〜図２１Ｅ）の変形形態では、導電性トレース２３３４を形成することができ、その導電性トレースは、１つのダイにある導電性バイア２３２６から離れて、そのようなダイのエッジを越えて、別のダイにある導電性バイア２３２６に向かって誘電体層２３３２の主面２３３８に沿って延在する。図２３Ａにおいて見られるように、トレース２３３４は、２つの隣接するダイの導電性バイア２３２６間に連続して延在することができ、最初に堆積されたような２つのダイを電気的に接続することができる。

図２３Ｂは、さらなる実施形態を示しており、この実施形態では、凹部及び導電性バイア、並びに導電性バイアを電気的に接続するトレース２３３６を中に有するダイ２３０１の層を形成するために必要とされるステップ（図２１Ａ〜図２１Ｄ，及び上記の関連する説明を参照されたい）を繰り返して、ダイの付加的な層２３１０、２３２０、２３３０及び各それぞれのダイのエッジを越えて延在するトレース２３３０を形成する。一実施形態では、図２３Ｂにおいて見られるように、トレースは、図２３Ｂにおいて見られるように、隣接するダイ間に端部を有することができる。代替的には、トレース２３３０は、図２３Ａにおいて見られるように、隣接するダイの導電性バイア間に連続して延在することができる。

図２３Ｃにおいてさらに示されるように、各ダイに接続されるトレース２３３６を貫通して下方に延在するノッチ２３４０を形成することができ、その後、ノッチ２３４０の表面に沿ってアセンブリの主面２３４２上まで延在するリード２３４４を形成することができる。たとえば、ダイのエッジ２３４８に沿って延在する方向において隣接するダイのエッジ２３４８間を鋸引きすることによって、ノッチを形成することができる。一実施形態では、中にある少なくとも一対の隣接するダイ２３０１Ａ間にバス２３５４を設けるように、リード２３４４は、アセンブリの垂直に位置合わせされる各ボンドパッドに接続されるトレースを接続することができる。垂直バス２３５４は、垂直方向において互いに隣接する、すなわち、少なくとも隣接するダイの面が互いに重なり合う２つ以上のダイを接続することができる。たとえば、図２３Ｃ内のアセンブリ２３６０Ｂの右側にあるバス２３５４は、ダイ２３０１の面にあるボンドパッドを電気的に接続し、一方、図２３Ｃ内のアセンブリ２３６０Ｂの左側にある導電性バイア２３２６はボンドパッド２３０３を電気的に接続せず、２３０１Ａで示される最も上にあるダイのボンドパッド２３０３と、最も上にあるダイと、最も上にあるダイに隣接する、２３０１Ａで示されるダイとの間に配置されるトレース２３３６との間に絶縁性の誘電体材料２３０５が存在することが明らかである。

バス２３５４は次に、導電性バイア２３２６によって設けられる電気的接続を通して外部端子２３５０に接続することができ、そのバイアは、ボンドパッド２３０４、位置合わせされた基板パッド２３１４、及びそれに接続される基板２３０２の配線要素２３１６に電気的に接続される。配線要素は次に、中にあるダイ２３０１から離れて基板の面２３４６において露出する端子２３５０に接続することができる。リード２３４４及びその下にある基板２３０２を貫通してノッチに沿ってアセンブリを切断することによって、アセンブリを切り離して、個々のスタック型アセンブリ２３６０にすることができる。冶金技術によってハンダバンプ又はボール２３５２を端子に結合して、スタック型アセンブリ２３６０を他の回路構成要素、たとえば、回路パネルの対応する接点に接合するのを容易にすることができる。

図２４Ａ及び図２４Ｂは、図２３Ｃにおいて示されている実施形態の変形形態によるスタック型アセンブリ２４６０を示す。この実施形態では、各マイクロ電子アセンブリのエッジ面２０６（図２及び図３）になるノッチを形成する代わりに、たとえば、レーザードリル加工又は機械ドリル加工等によって、アセンブリ内に個別の開口部２４３４を形成することができ、それらの開口部は、中にあるダイから離れて延在するトレース２４３６を露出させる。それらの開口部は、特定のダイから離れていく単一のトレースのみを露出させるように、円筒形とすることができる。その後、金属又は金属材料を開口部内に堆積して、アセンブリ内のダイのトレース２４３６に接続される電気導体２４４４を形成することができ、それらの導体はアセンブリの上面にある端子２４４６、アセンブリの下面にある端子２４４８、又は両方の表面にある端子と電気的に接続される。図２４Ａは、隣接するダイのエッジ間の線２４５０に沿ってアセンブリを切り離し、個々のアセンブリ２４６０又はダイ・スタック型パッケージにすることも示す。

スタック構成内の各ダイ２４０１から離れていくトレース２４３６が、（ダイが積み重ねられる垂直方向２４３８について）垂直に位置合わせされている場合には、開口部のうちの１つが、スタック型ダイのこれらの垂直に位置合わせされるトレースのそれぞれを露出させることができる。その後、電気導体２４４４をそのような各ダイに接続することができる。代替的には、単一の開口部が互いの上に垂直に積み重ねられるダイの１つのトレースしか露出させないように、方向２４４２において各ダイのトレースをお互いにオフセットすることができ、各電気導体が単一のダイの単一のトレースに接続されるようにする。このようにして、各導体は、ボンドパッド２４０１が導電性バイア２４２６によって電気的に接続されるトレース２４３６のうちの１つ、又は２つ以上、又は全てに電気的に接続することができる。さらに、所望により、図２３Ｃに関して上記で説明されたように、導電性バスを用いて、２つ以上の隣接するダイのボンドパッドを導電性バイア２４２６によって選択的に電気的に接続することができる。

図２５Ａ〜図２５Ｃは、上記の実施形態（図２１Ａ〜図２３Ｃ）の変形形態によるマイクロ電子アセンブリを示す。この実施形態では、互いに横方向に隣接して複数のダイ２５０１を配置することができ、隣接するダイの各エッジ２５２４は、誘電体材料によって横方向２５２６において分離され、その誘電体材料はエポキシのような高分子材料とすることができる。複数ダイモジュール２５６０は、ダイ及び支持基板２５１０を含み、支持基板は、その中にある配線要素と、その面において露出する端子２５５０とを有する。隣接するダイの導電性トレースは、完成した複数ダイ・パッケージ内の隣接するダイの特定の接点対を電気的に接続することができるか、又は基板の他の接点に接続することができるか、又はその両方である。たとえば、図２５Ａ及び図２５Ｂにおいて見られるように、トレース２５３６Ａは２つの異なるダイ２５０１のパッドを電気的に接続し、トレース２５３６Ｂは２つの異なるダイ２５０１のパッドを基板の接点に電気的に接続し、トレース２５３６Ｃは異なるダイ２５０１のパッドを基板の接点に電気的に接続する。図２５Ｃにおいてさらに見られるように、複数ダイモジュールを形成するためにこのようにして接続されることになるダイは、複数の集合体を含む再構成ウェハーの形で一緒に配置することができ、各集合体は、図２５Ａ及び図２５Ｂにおいて見られるような複数ダイモジュールの中に一緒にパッケージ化されることになるダイを含む。

別の実施形態では、図２６Ａ〜図２６Ｈにおいて見られるように、凹部を裏打ちし、ダイの背面に沿って延在する金属トレースをダマシン法によって形成することができる。図２６Ａは、マイクロ電子素子２６０１、たとえば、ダイ、ウェハー、再構成ウェハー、又はウェハー若しくは再構成ウェハーの一部のボンドパッド２６０４と位置合わせされる、背面２６０６内の凹部２６３６の形成を示す。その後、図２６Ｂに見られるように、凹部を満たし、マイクロ電子素子の背面を誘電体層２６３２として覆うように、凹部の上に誘電体材料が堆積される。誘電体層２６３２は、上記のように自己平坦化することができる。その後、図２６Ｃに示されるように、凹部と位置合わせして、誘電体層内にトレンチ２６３４がエッチングされる。トレンチは、背面２６０６に沿って延在する寸法、たとえば、幅及び長さを有することができ、その寸法は、トレンチ内に形成されることになる導電性要素と同じである。その後、図２６Ｄに見られるように、ボンドパッドと位置合わせして開口部２６３８が形成され、その開口部はボンドパッド２６０４を貫通して延在する。

図２６Ｅは導電層２６４０の形成を示しており、導電層はボンドパッドを貫通して、かつ凹部の壁に沿って、かつ背面２６０６に沿って誘電体層２６３２の上方に延在する。図２６Ｆは、構造を研削又は研磨する段階を示しており、構造を平坦化し、導電層２６４０を分離する結果として、個々の導電性要素２６４２が形成される。各導電性要素２６４２は、ボンドパッドを貫通して延在する導電性バイアと、導電性バイアから凹部２６３６の壁に沿って、背面２６０６に配置される誘電体層２６３２上まで延在する導電性トレースとを含むことができる。このようにして、各導電性要素２６４２を、互いの導電性要素２６４２から絶縁することができる。その後、図２６Ｇに示されるように、導電性要素２６４２を覆うように付加的な誘電体材料２６４６が堆積され、導電性要素の一部の上方に端子２６４４として開口部が形成されている。一実施形態では、誘電体材料は、エポキシのブランケット堆積層とすることができ、その後、上に重なるエポキシ材料のレーザーアブレーションによって、端子を露出させることができる。別の実施形態では、フォトイメージャブル・ハンダマスク材料をマイクロ電子素子の背面上に堆積することができ、その後、フォトリソグラフィによってパターニングして、端子２６４４を露出させることができる。図２６Ｈは後続の処理段階を示しており、ハンダバンプ又はボール２６５２が端子２６４４に取り付けられ、パッケージ２６６０の端子を、たとえば、回路パネルのような別の回路構成要素の対応するパッド又は他の接点に接合できるようにする。

本明細書における発明は特定の実施形態を参照しながら説明されてきたが、これらの実施形態は、本発明の原理及び応用例を例示しているにすぎないことは理解されたい。それゆえ、その例示的な実施形態に対して数多くの変更を加えることができること、及び添付の特許請求の範囲によって規定されるような本発明の精神及び範囲から逸脱することなく、他の構成を考案できることを理解されたい。

１０１：第１のダイ
１０２：第２のダイ
１０３：第３のダイ
２０３：ボールグリッドアレイ（ＢＧＡ）インターフェース
２２０：ダイ・スタック型パッケージ
２２８：支持板
２２４：リード
６０２：誘電体材料
６０３：ボンドパッド
６０４：ボンドパッド
６０５：導電性バイア
６０６：前面
６０８：背面
６１０：導電層
６１６：端子
６１８：凹部
６２０：エッジ

Claims (25)

1. スタック型マイクロ電子アセンブリであって、
   それぞれが前面と、該前面上のボンドパッドと、該前面から離れた背面と、該前面と該背面との間に延在するエッジとを有する第１のマイクロ電子素子及び第２のマイクロ電子素子であって、該第１のマイクロ電子素子の前記前面が該第２のマイクロ電子素子の前記前面又は前記背面のうちの一方に隣接するように、該マイクロ電子素子が積み重ねられ、前記マイクロ電子アセンブリは、前記第１のマイクロ電子素子の前記前面又は前記背面のうちの一方に重なる第１の面と、前記第２のマイクロ電子素子の前記前面又は前記背面のうちの一方に重なる第２の面と、を有し、前記第１のマイクロ電子素子及び前記第２のマイクロ電子素子のそれぞれが、前記前面又は前記背面のうちの少なくとも一方に沿って延在する導電層を含み、該導電層は、それぞれのマイクロ電子素子の前記ボンドパッドに結合され、前記第１のマイクロ電子素子及び前記第２のマイクロ電子素子のうちの少なくとも１つのマイクロ電子素子の前記導電層は、当該マイクロ電子素子の前記背面に沿って延在し、該少なくとも１つのマイクロ電子素子は、ａ）当該マイクロ電子素子の前記背面から当該マイクロ電子素子の前記前面に向かって延在する凹部と、ｂ）当該マイクロ電子素子の該凹部から当該マイクロ電子素子の前記ボンドパッドを貫通して延在し、当該マイクロ電子素子の該ボンドパッドに電気的に接続される導電性バイアと、を含む、第１のマイクロ電子素子及び第２のマイクロ電子素子と、
   前記第１のマイクロ電子素子及び前記第２のマイクロ電子素子の前記導電層から延在する複数のリードと、
   前記リードと電気的に接続される、前記アセンブリの複数の端子と、
   を備え、
   各リードは、前記導電層のうちの少なくとも１つと前記複数の端子のうちの１つとを電気的に接続し、
   前記マイクロ電子アセンブリは該アセンブリの前記第１の面から離れて延在する少なくとも１つのエッジ面を有し、各エッジ面は前記第１のマイクロ電子素子及び前記第２のマイクロ電子素子の前記エッジに沿って延在し、前記リードは、前記少なくとも１つのエッジ面に沿って、前記アセンブリの前記第１の面上まで延在する、スタック型マイクロ電子アセンブリ。
2. 前記端子は前記アセンブリの前記第１の面又は前記第２の面において露出する、請求項１に記載のスタック型マイクロ電子アセンブリ。
3. 前記第１のマイクロ電子素子が前記凹部及び前記導電性バイアを含み、前記第１のマイクロ電子素子の前記導電層は前記第１のマイクロ電子素子の前記バイアに電気的に接続され、前記第２のマイクロ電子素子の前記導電層は、それの前記ボンドパッドの表面に電気的に接触し、該表面は前記第２のマイクロ電子素子の前記前面に沿って延在する、請求項１に記載のスタック型マイクロ電子アセンブリ。
4. 前記少なくとも１つのマイクロ電子素子の前記導電層は、前記凹部の表面に沿ってコンフォーマルに延在し、前記アセンブリは、前記凹部内の前記導電層の上に重なる誘電体層をさらに含む、請求項１に記載のスタック型マイクロ電子アセンブリ。
5. 前記導電性バイアは、前記ボンドパッドを貫通して延在する穴を裏打ちする導電層を含み、前記誘電体層は該穴内の該導電層の上に重なる、請求項４に記載のスタック型マイクロ電子アセンブリ。
6. 前記マイクロ電子素子の前記エッジを越えて延在する表面を有する誘電体層をさらに備え、前記導電層は、前記エッジを越えて該誘電体層の前記表面に沿って第１の方向に延在する、請求項１に記載のスタック型マイクロ電子アセンブリ。
7. 前記リードのうちの少なくとも１つは、前記導電層のうちの少なくとも１つの導電層の一部分に沿って第１の方向に延在する該一部分を含み、該リード部分は該導電層部分と電気的に接触する、請求項６に記載のスタック型マイクロ電子アセンブリ。
8. 前記少なくとも１つのリードは第１のリードであり、少なくとも１つの第２のリードが、前記リードの一部分と前記導電層の一部分とを貫通して延在する導電性バイアを含む、請求項１に記載のスタック型マイクロ電子アセンブリ。
9. 前記凹部は第１の凹部であり、前記少なくとも１つのマイクロ電子素子の前記エッジは第２の凹部を含み、前記導電層は該第２の凹部の表面に沿って延在する、請求項１に記載のスタック型マイクロ電子アセンブリ。
10. 前記導電層は、前記第２の凹部を越えて誘電体層の主面上までさらに延在する、請求項９に記載のスタック型マイクロ電子アセンブリ。
11. 前記第１のマイクロ電子素子はイメージセンサーをさらに含み、前記アセンブリは、該イメージセンサーの上に重なる透明蓋をさらに含む、請求項１に記載のスタック型マイクロ電子アセンブリ。
12. 前記蓋と前記第１のマイクロ電子素子の前記前面又は前記背面のうちの一方との間に空洞が配置され、前記イメージセンサーは該空洞と位置合わせされる、請求項１１に記載のスタック型マイクロ電子アセンブリ。
13. 前記第１のマイクロ電子素子の前記前面又は前記背面のうちの一方の上方に実装される蓋をさらに含み、前記前面と該蓋との間に空洞が配置され、前記第１のマイクロ電子素子は、該空洞と位置合わせされる微小電気機械システム（ＭＥＭＳ）デバイスを含む、請求項１に記載のスタック型マイクロ電子アセンブリ。
14. 前記凹部は先細りにされ、前記少なくとも１つのマイクロ電子素子の前記背面からの距離が長くなるほど小さくなる、請求項１に記載のスタック型マイクロ電子アセンブリ。
15. 前記凹部の壁は、前記少なくとも１つのマイクロ電子素子の前記背面への法線に対して５度以上の角度に向けられる、請求項１４に記載のスタック型マイクロ電子アセンブリ。
16. 前記壁は、前記少なくとも１つのマイクロ電子素子の前記背面への法線に対して４０度以下の角度に向けられる、請求項１５に記載のスタック型マイクロ電子アセンブリ。
17. 誘電体層が前記凹部内の前記ボンドパッドと接触し、前記導電性バイアは該誘電体層及び該ボンドパッドを貫通して延在し、該ボンドパッドの主面に沿った方向における前記バイアの全エリアが、該ボンドパッドの該主面のエリア内に囲まれる、請求項１に記載のスタック型マイクロ電子アセンブリ。
18. マイクロ電子アセンブリであって、
    面、及び該面において露出する導電性パッドを有する誘電体要素と、
    前面と、該前面上の金属パッドと、該前面から離れた背面とを有するマイクロ電子素子であって、該マイクロ電子素子は、前記背面から前記前面に向かって延在する凹部を含み、該マイクロ電子素子は、前記金属パッドが前記導電性パッドに隣接し、かつ位置合わせされるように、前記誘電体要素上に実装される、マイクロ電子素子と、
    前記凹部及び前記金属パッドを貫通して延在し、前記導電性パッドに電気的に接触する導電性バイアと、
    を備え、
    前記マイクロ電子素子は第１のマイクロ電子素子であり、前記導電性バイアは第１の導電性バイアであり、前記第１のマイクロ電子素子は、前記前面と前記背面との間に延在するエッジを含み、前記マイクロ電子アセンブリは、前記導電性バイアから前記背面の上方を前記エッジに向かって延在する導電性要素をさらに含み、前記マイクロ電子アセンブリは、前面と、該前面上の第２の金属パッドと、該前面から離れた背面とを有する第２のマイクロ電子素子をさらに含み、該第２のマイクロ電子素子は、該第２のマイクロ電子素子の前記背面から前記前面に向かって延在する第２の凹部を含み、該第２のマイクロ電子素子は、前記第２の金属パッドが前記金属パッドと位置合わせされるように前記第１のマイクロ電子素子の前記背面上に実装され、前記マイクロ電子アセンブリは、第２の導電性バイアをさらに含み、該第２の導電性バイアは、前記第２の凹部及び前記第２の金属パッドを貫通して延在し、前記第２の金属パッドと電気的に接触し、
    前記マイクロ電子アセンブリは、前記第１のマイクロ電子素子及び前記第２のマイクロ電子素子のエッジに沿って延在するエッジ面と、該エッジ面に沿って延在する前記導電性要素に電気的に接続されるリードとをさらに含む、マイクロ電子アセンブリ。
19. 前記マイクロ電子アセンブリは、前記導電性パッドから離れて前記誘電体要素の面において露出する端子をさらに含み、該端子は前記リードに電気的に接続される、請求項１８に記載のマイクロ電子アセンブリ。
20. 前記マイクロ電子アセンブリは、前記第１のマイクロ電子素子の前記前面の上に重なる第１の面と、前記第２のマイクロ電子素子の前記背面の上に重なる第２の面とを有し、前記マイクロ電子アセンブリは、前記第１の面と前記第２の面との間に延在する開口部と、該開口部内にあり、前記導電性要素に電気的に接続される導体とをさらに備えている、請求項１８に記載のマイクロ電子アセンブリ。
21. 中に複数のスタック型マイクロ電子素子を有するマイクロ電子パッケージを形成するための方法であって、該方法は、
    複数のサブアセンブリを形成するステップであって、該サブアセンブリはそれぞれ、
    （ａ）マイクロ電子素子の前面において露出する金属パッドがキャリアに向かい合い、該マイクロ電子素子の背面が、前記前面から見て外方向に面するように、該マイクロ電子素子を該キャリアに結合することと、
    （ｂ）前記マイクロ電子素子の前記背面から、該マイクロ電子素子の前記前面において露出する前記金属パッドに向かって延在する凹部を形成することと、
    （ｃ）前記背面上に、かつ前記凹部内に第１の誘電体層を堆積することと、
    （ｄ）前記凹部内の前記第１の誘電体層を貫通して、かつ前記金属パッドを貫通して延在する穴を形成することと、
    （ｅ）前記第１の誘電体層の上に重なり、前記背面に沿って、かつ前記穴内に延在する導電層を形成することであって、該導電層は前記金属パッドに電気的に接続される、形成することと、
    により形成され、その後、
    （ｆ）少なくとも位置合わせして複数のサブアセンブリを積み重ねることと、
    （ｇ）前記マイクロ電子パッケージの複数の端子と、前記複数のサブアセンブリの前記導電層から前記端子まで延在する複数のリードと、を形成することと、
    を含む、複数のサブアセンブリを形成するステップ、
    を含み、
    各リードは、前記複数の導電層のうちの１つと、前記複数の端子のうちの１つとを電気的に接続する、方法。
22. 前記（ｂ）は、第２の誘電体層が露出するまで、前記第１の誘電体層の材料を除去することを含む、前記マイクロ電子素子の半導体材料を除去することを含み、該第２の誘電体層は前記金属パッドの表面と接触し、前記（ｄ）は、前記第１の誘電体層、前記第２の誘電体層、及び前記金属パッドを貫通して延在するスルーホールを形成することを含む、請求項２１に記載の方法。
23. 前記（ｆ）において、少なくとも隣接するサブアセンブリ間の前記キャリアは、任意選択で除去される、請求項２１に記載の方法。
24. 複数のマイクロ電子アセンブリを形成する方法であって、
    複数のサブアセンブリを形成するステップであって、該サブアセンブリはそれぞれ、
    （ａ）誘電体要素上に複数の第１のマイクロ電子素子を実装することであって、各第１のマイクロ電子素子は、前記誘電体要素に隣接する前面と、該前面において露出する複数の金属パッドとを有している、実装することと、
    （ｂ）マイクロ電子素子の背面から、該マイクロ電子素子の前面において露出する前記金属パッドに向かって延在する凹部を形成することと、
    （ｃ）前記背面上に、かつ前記凹部内に誘電体層を堆積することと、
    （ｄ）前記凹部内の前記誘電体層を貫通して、かつ前記金属パッドを貫通して延在する穴を形成することと、
    （ｅ）前記誘電体層の上に重なり、前記背面に沿って、かつ前記穴内に延在する導電層を形成することであって、該導電層は前記金属パッドに電気的に接続される、形成することと、
    により形成され、その後、
    （ｆ）少なくとも位置合わせして複数のサブアセンブリを積み重ねること、
    を含む、複数のサブアセンブリを形成するステップ、
    を含み、
    前記（ｂ）は、前記第１のマイクロ電子素子の前記背面から対応する前面に向かって延在する複数の凹部を形成することを含み、
    前記（ｃ）は、前記第１のマイクロ電子素子のエッジ間に前記誘電体層を形成することであって、該誘電体層は前記第１のマイクロ電子素子の前記背面上に、かつ前記凹部内に延在する、形成することを含み、
    前記（ｄ）は、前記凹部のうちの１つから前記複数の金属パッドのうちの１つを貫通してそれぞれ延在する複数の穴を形成することを含み、
    前記（ｅ）は、前記凹部及び前記穴内に、かつ前記第１のマイクロ電子素子の前記背面に沿って前記第１のマイクロ電子素子のエッジに向かって延在する前記導電層を形成することであって、該導電層は前記穴内で前記金属パッドと電気的に接触する、形成することを含み、
    前記方法は、さらに、
    前記導電層と端子とに電気的に接続されるリードを形成するステップと、
    前記マイクロ電子素子のエッジに沿って複数のスタック型サブアセンブリを個々のマイクロ電子アセンブリに切り離すステップであって、各マイクロ電子アセンブリは、その中にある前記サブアセンブリの前記マイクロ電子素子の前記金属パッドに電気的に接続される前記端子を含む、切り離すステップと、
    を含む、方法。
25. 前記（ｆ）において、少なくとも隣接するサブアセンブリ間の前記誘電体要素は、任意選択で除去される、請求項２４に記載の方法。
    

Images