CN112687615A - 微电子装置组合件、封装体和相关方法 - Google Patents

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semiconductor
conductive
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R·K·理查德兹
A·U·利马耶
O·R·费伊
D·S·林
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Micron Technology Inc
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Abstract

本申请涉及微电子装置组合件、封装体和相关方法。公开了一种微电子装置组合件，所述微电子装置组合件包括衬底，所述衬底具有暴露于其表面上的导体。两个或两个以上微电子装置堆叠在所述衬底上，并且部件与和所述装置的TSV对准的接合线中的介电材料中的预形成的孔中的导电材料和所述衬底的暴露导体连接。还公开了制造方法。

Description

微电子装置组合件、封装体和相关方法
优先权声明
本申请要求于2019年10月17日提交的题为“用于制造微电子装置封装体的方法及相关封装体和系统(Methods for Fabrication of Microelectronic Device Packagesand Related Packages and Systems)”的美国临时专利申请序列号62/916,371、于2020年6月11日提交的题为“用于制造微电子装置封装体的方法及相关封装体和系统(Methodsfor Fabrication of Microelectronic Device Packages and Related Packages andSystems)”的美国临时专利申请序列号63/037,902以及于2020年7月27日提交的题为“微电子装置组合件、封装体和相关方法(Microelectronic Device Assemblies，Packages andRelated Methods)”的美国专利申请序列号16/939,678的申请日期的权益。
本申请的主题涉及于2020年7月27日提交的题为“微电子装置组合件和封装体以及相关方法和系统(Microelectronic Device Assemblies and Packages and RelatedMethods and Systems)”的美国专利申请序列号16/939,756、于2020年7月27日提交的题为“包含多个装置堆叠的微电子装置组合件和封装体以及相关方法(MicroelectronicDevice Assemblies and Packages Including Multiple Device Stacks and RelatedMethods)”的美国专利申请序列号16/939,650以及于2020年7月27日提交的题为“包含表面安装部件的微电子装置组合件和封装体(Microelectronic Device Assemblies andPackages Including Surface Mount Components)”的美国专利申请序列号16/939,720。
技术领域
本文公开的实施例涉及微电子装置封装体的制造。更具体地，本文所公开的实施例涉及制造包括堆叠的微电子装置的微电子装置组合件并且涉及相关封装体和方法，所述堆叠的微电子装置在微电子装置的TSV之间的介电材料中的预形成的孔中采用导电材料。
背景技术
随着电子工业向广泛商业化的堆叠微电子装置(最常见的是堆叠半导体管芯的形式)的三维组合件发展，在包封管芯堆叠之前将堆叠管芯的对准的导电元件竖直地连接到基底衬底的导电元件所花费的时间和成本已经成为一个问题。常规地，包括在柱和衬垫形式的导电元件处在每个半导体管芯的相对表面处终止的所谓的贯穿衬底通孔(TSV，也称为“贯穿硅通孔”)的多个单切的半导体管芯被堆叠在一起，其管芯的柱与相邻管芯的衬垫对准。每个管芯堆叠可以形成于未单切的基底晶片、其它块状半导体衬底或其它部件的管芯位置的导电元件上，并与其对准。柱可以包括如铜等单一导电材料，或者由焊料加盖的导电材料。虽然堆叠中最上面的半导体管芯可能未配备TSV，但是此类半导体管芯的柱与下一个较低半导体管芯的衬垫对准，并通过TSV进行通信以用于信号、功率和接地(例如，偏置)目的，堆叠中的其它半导体管芯也是如此。
TSV的使用在制造成本和所产生封装体方面提出了一些问题。例如，TSV的制造常规地涉及在减薄之前在半导体晶片中形成盲孔，随后用介电材料给孔加衬，以电隔离TSV的导电材料。在后晶片最后加工工艺中，在TSV的一个侧面上(即，在晶片的有源表面上)形成导电柱，并且在半导体晶片被减薄以露出导电材料后，在其上形成导电衬垫。此外，在从半导体晶片单切半导体管芯后，然后半导体管芯与相互对准的柱、TSV和衬垫堆叠在一起，用于随后通过根据当前技术水平的热压接合将相邻柱和衬垫互连。
应用热和压力(即，竖直力)使半导体管芯的导电元件扩散接合到另一个半导体管芯或其它基底衬底的导电元件的热压接合技术已被证明在部件之间提供强健的机械连接和电连接。然而，当要扩散接合多个堆叠的半导体管芯时，热压接合是昂贵且耗时的，在减小的间距下使用铜柱形式的较小的导电元件的半导体管芯的三维(3D)组合件以商业规模实施是越来越普遍的要求。例如，可以制造包括四个、八个、十二个或者甚至十六个管芯作为完整组合件的存储器管芯的堆叠，或者与如可以在混合存储器立方体架构中实施的逻辑管芯结合的存储器管芯的堆叠，以及在高带宽存储器(HBM)架构的情况下包含装置逻辑管芯的此类堆叠。
例如，当多个半导体管芯要堆叠在块状半导体衬底(例如，晶片)的管芯位置上时，随着堆叠的形成，放置给定层的单切管芯，并且然后通过应用热和压力将热压组一个接一个地接合到基底晶片或较低层的管芯，并且一个管芯层接一个管芯层地重复这一过程，直到达到期望数量(例如，四个管芯，八个管芯等)的管芯堆叠。即使当这种堆叠和组接合在晶片级执行时，将理解的是，这种方法是成本和时间密集型的，在继续形成下一个更高的层之前，需要使用带有接合头的拾取和放置设备对每个管芯层的管芯进行堆叠和单独组接合的多个动作。另外，铜-铜导电元件的常规热压接合是固态扩散接合过程，所述过程导致在不期望的高温下进行的原子相互扩散和两个邻接金属表面之间的晶粒生长，即使对于所谓的“低温”接合也在大约300℃的量级。由于管芯的热预算限制，以及接合后的热机械应力控制和对准精度限制，期望避免与热压接合相关联的这种温度。
除了前述之外，在半导体管芯的堆叠中使用用于竖直导电路径的TSV还消耗了每个管芯上宝贵的基板面(即，面积)。随着半导体管芯变得越来越小并且特征的关键尺寸和间距在大小上减小以增加电路密度，TSV的使用变得不太理想，尤其是当堆叠中的半导体管芯的数量增加时。对于并入越来越多的、更小的且分布更密集的存储器单元的存储器装置而言，这是一个特殊的问题，尽管这个问题并不局限于此。
发明内容
本公开的实施例包含一种微电子装置组合件，所述微电子装置组合件包括：微电子装置，所述微电子装置具有面向衬底的有源表面；以及预形成的孔，所述预形成的孔填充有导电材料并延伸穿过所述微电子装置的所述有源表面上的接合衬垫阵列与所述衬底上的端子衬垫之间的介电膜。
本公开的实施例包含一种微电子装置组合件，所述微电子装置组合件包括：衬底上的微电子装置堆叠，每个微电子装置包括在有源表面上的接合衬垫与其背面上的端子衬垫之间延伸穿过其厚度的TSV；以及插入所述堆叠的相邻微电子装置之间的介电膜，所述介电膜包括在所述堆叠的相邻微电子装置的接合衬垫与端子衬垫之间对准的预形成的孔，所述预形成的孔填充有与相邻微电子部件的对准的接合衬垫和端子衬垫接触的导电材料。
本公开的实施例包含一种方法，所述方法包括：通过将单切的半导体管芯以互相间隔的关系放置并在包括接合衬垫的所述单切的半导体管芯的有源表面之上层压聚合物膜来形成重构晶片或面板；穿过所述聚合物膜形成通孔，以暴露所述有源表面上的接合衬垫；用导电材料填充所述通孔；穿过所述聚合物膜单切所述重构面板或晶片的所述半导体管芯；倒置至少一个半导体管芯，并将所述倒置的至少一个半导体管芯放置在衬底上，其中导电材料填充的通孔与所述衬底上的端子衬垫对准；以及将所述聚合物膜接合到所述衬底，其中所述导电材料与所述端子衬垫接触。
附图说明
图1A1和1A2包括根据本公开的用于制造微电子装置封装体的方法的实施例的流程图；
图1B是根据本公开的实施例的微电子装置封装体的侧视截面示意图，并且所述微电子装置封装体可以根据图1A1和1A2的方法制造；
图2A是根据本公开的用于制造微电子装置封装体的方法的另一个实施例的流程图；
图2B是根据本公开的实施例的微电子装置封装体的侧视局部截面示意图，并且所述微电子装置封装体可以根据图2A的方法制造；
图3A是根据本公开的用于制造微电子装置封装体的方法的实施例的流程图；
图3B是根据本公开的实施例的微电子装置封装体的侧视截面示意图，并且所述微电子装置封装体可以根据图3A的方法制造；
图4A-4D是根据本公开的实施例的管芯堆叠的示意性俯视立面图，其展示了包含管芯堆叠的一个侧面、两个侧面、三个侧面或四个侧面上的贯穿多晶硅通孔的各种实施例；
图5A和5B分别是根据本公开的实施例的管芯堆叠的示意性俯视立面图，其展示了多行贯穿多晶硅通孔的不同布置，并且图5C是本公开的实施例的示意性侧视立面图，其包括法拉第笼(Faraday cage)，所述法拉第笼包括周围的贯穿硅通孔和管芯堆叠之上的接地结构；
图6A-6D是导电迹线与贯穿多晶硅通孔的导电材料之间的连接的不同示例配置的示意图；
图7是根据本公开的实施例的并入一或多个半导体封装体的电子系统的框图；
图8A是根据本公开的用于制造包括多个微电子装置堆叠的微电子装置封装体的方法的实施例的流程图，并且图8B是根据本公开的实施例的包括多个微电子装置堆叠的微电子装置封装体的侧视截面示意图；
图9A是根据本公开的用于制造用于将芯片直接附接到衬底的微电子装置的方法的实施例的流程图，并且图9B描绘了关于图9A所描述的工艺顺序；
图9C描绘了用于形成管芯堆叠的图9A和9B的实施例的另外的实施方案；
图10A是根据本公开的用于制造并入表面安装部件的微电子装置组合件的方法的实施例的流程图，并且图10B1-10D展示了并入表面安装部件的不同管芯组合件；
图11A是根据本公开的用于制造并入用于数据信号传输的电感耦合环(ICL)和用于功率和接地偏置的贯穿多晶硅通孔(TPV)的微电子装置组合件的方法的实施例的流程图，并且图11B是根据本公开的实施例的微电子装置封装体的侧视截面示意立面图，所述微电子装置封装体可以根据图11A的方法制造；
图12是根据本公开的实施例的并入贯穿硅通孔(TSV)和贯穿多晶硅通孔(TPV)的微电子装置组合件的侧视截面示意立面图；
图13A是根据本公开的用于制造使用扇出型封装体(FOP)配置的再分布层(RDL)的微电子装置封装体的方法的实施例的流程图，并且图13B是根据本公开的实施例的使用FOP配置的RDL的微电子装置封装体的侧视截面示意图；并且
图14A是根据本公开的用于制造采用与TPV结合的FOP配置的RDL的微电子装置封装体的方法的实施例的流程图，并且图14B是根据本公开的实施例的采用与TPV结合的FOP配置的RDL的微电子装置封装体的侧视截面示意图。
具体实施方式
包括多个没有TSV的堆叠的微电子装置(例如，半导体管芯)的微电子装置封装体以及用于制造这种封装体和相关电子系统的方法。
以下描述提供了具体细节，如大小、形状、材料组成和朝向，以便提供对本公开的实施例的全面描述。然而，本领域的普通技术人员应理解，可以在不必采用这些具体细节的情况下实践本公开的实施例。本公开的实施例可以结合行业中采用的常规制造技术来实践。另外，以下提供的描述没有形成用于制造微电子封装体、包含微电子封装体的结构或包含微电子封装体的系统(例如，电子系统)的完整工艺流程。下文仅详细描述了理解本公开的实施例所必需的那些工艺动作和材料。可以通过常规制造工艺来执行形成完整微电子装置封装体、包含微电子封装体的完整结构或包含微电子封装体的完整系统的另外的动作和材料。
本文所呈现的附图仅出于说明性目的，并不旨在作为任何特定材料、部件、结构、装置或系统的实际视图。应预期由于例如制造技术和/或公差而产生的在附图中所描绘的形状的变化。因此，本文所描述的实施例不应被解释为受限于所展示的特定形状或区域，而是包含由例如制造产生的形状偏差。例如，展示或描述为框-形的区域可以具有粗略和/或非线性特征，并且展示或描述为圆形的区域可以包含一些粗略和/或线性特征。此外，所展示的表面之间的锐角可以是圆形的，并且反之亦然。因此，附图中所展示的区域本质上是示意性的，并且其形状并不旨在展示区域的精确形状并且不限制本发明权利要求的范围。附图不一定按比例绘制。
如本文所使用的，术语“包括”、“包含”、“含有”、“特征在于”和其语法等效物是包含性的或开放式的术语，所述术语不排除另外的、未叙述的元素或方法动作，而且还包含更具限制性的术语“由……组成”和“基本上由……组成”和其语法等效物。如本文所使用的，关于材料、结构、特征或方法动作的术语“可以”指示这些是预期用于本公开的实施例的实施方案中的，并且此类术语优先于更具限制性的术语“是”使用，以避免应当或必须排除可与其结合使用的其它兼容材料、结构、特征和方法的任何暗示。
如本文所使用的，术语“纵向”、“竖直”、“侧向”和“水平”是指衬底的主平面(例如，基底材料、基底结构、基底构造等)，在其中或其上形成了一或多个结构和/或特征，并且所述一或多个结构和/或特征不一定由地球重力场限定。“侧向”或“水平”方向是基本上平行于衬底的主平面的方向，而“纵向”或“竖直”方向是基本上垂直于衬底的主平面的方向。衬底的主平面由相比于衬底的其它表面具有相对更大面积的衬底表面限定。
如本文所使用的，为了便于描述，可以使用如“下方”、“之下”、“下部”、“底部”、“上方”、“之上”“上部”、“顶部”、“前方”、“后方”、“左侧”、“右侧”等空间相对术语来描述如附图所展示的一个元件或特征与另一或多个元件或特征的关系。除非另有说明，否则除了附图中所描绘的朝向之外，空间相对术语还旨在涵盖不同的材料朝向。例如，如果附图中的材料被倒置，则被描述为在其它元件或特征“之上”或“上方”或“上面”或“顶部”的元件将被定向为在其它元件或特征“之下”或“下面”或“下方”或“底部”。因此，根据术语使用的上下文，术语“之上”可以涵盖上方和下方两个朝向，这对于本领域普通技术人员而言将是显而易见的。可以以其它方式定向材料(例如，旋转90度、倒置、翻转)，并相应地解释本文所使用的空间相对描述语。
如本文所使用的，除非上下文另外清楚地指示，否则单数形式“一个/一种(a/an)”和“所述(the)”旨在也包含复数形式。
如本文所使用的，术语“配置(configured和configuration)”是指至少一个结构和至少一个设备中的一或多个的大小、形状、材料组成、朝向和布置，所述大小、形状、材料组成、朝向和布置便于以预定的方式操作所述结构和设备中的一或多个。
如本文所使用的，关于给定参数、性质或条件的术语“基本上”意指并包含在一定程度上本领域普通技术人员应理解所述给定参数、性质或条件满足一定程度的差异，如在可接受的制造公差内的差异。举例来说，根据基本上满足的特定参数、性质或条件，所述参数、性质或条件可以至少90.0％满足、至少95.0％满足、至少99.0％满足或甚至至少99.9％满足。
如本文所使用的，关于特定参数的数值的“约”或“大约”包含所述数值以及本领域的普通技术人员将理解为处于特定参数的可接受公差内的相对于所述数值的一定程度的差异。例如，关于数值的“约”或“大约”可以包含另外的数值，所述另外的数值处于所述数值的90.0％到110.0％的范围内，如处于所述数值的95.0％到105.0％的范围内、处于所述数值的97.5％到102.5％的范围内、处于所述数值的99.0％到101.0％的范围内、处于所述数值的99.5％到100.5％的范围内或处于所述数值的99.9％到100.1％的范围内。
如本文所使用的，术语“层”和“膜”意指并包含驻留在结构上的材料的层、薄片或涂层，所述层或涂层在材料的部分之间可以是连续的或不连续的，并且可以是共形的或非共形的，除非另有说明。
如本文所使用的，术语“衬底”意指并包含基底材料或构造，在所述基底材料或构造上形成另外的材料或定位另外的结构或两者。衬底可以是半导体衬底、支撑结构上的基底半导体层、金属电极或具有形成于其上的一或多种材料、一或多个层、一或多个结构或一或多个区域的半导体衬底。半导体衬底上的材料可以包含但不限于半导体材料、绝缘材料、导电材料等。衬底可以是常规的硅衬底或包括一层半导体材料的其它块状衬底。如本文所使用的，术语“块状衬底”不仅意指并包含硅晶片，还意指并包含绝缘体上硅(“SOI”)衬底(如蓝宝石上硅(“SOS”)衬底和玻璃上硅(“SOG”)衬底)、基底半导体基础上的硅外延层以及其它半导体或光电材料，如硅-锗、锗、砷化镓、氮化镓和磷化铟。衬底可以是掺杂的或未掺杂的。在一些实施例中，衬底可以包括中介层或电路板。
如本文所使用的，术语“包括”、“包含”、“含有”、“特征在于”和其语法等效物是包含性的或开-放式的术语，所述术语不排除另外的、未叙述的元素或方法步骤，而且还包含更具限制性的术语“由……组成”和“基本上由……组成”和其语法等效物。
如本文所使用的，术语“配置”是指至少一个结构和至少一个设备中的一或多个的大小、形状、材料组成、朝向和布置，所述大小、形状、材料组成、朝向和布置便于以预定的方式操作所述结构和设备中的一或多个。
如本文所使用的，关于材料、结构、特征或方法动作的术语“可以”指示这些是预期用于本公开的实施例的实施方案中的，并且此类术语优先于更具限制性的术语“是”使用，以避免应当或必须排除可与其结合使用的其它兼容材料、结构、特征和方法的任何暗示。
如本文所使用的，术语“晶片”应被广义地解释为意指并包含常规半导体材料晶片以及在另一支撑材料上包括半导体材料的其它块状衬底。
如本文所使用的，术语“微电子装置”意指并包含单切的半导体管芯、多组未单切的半导体管芯、包括除了依赖于半导体材料(例如，光学装置和MEMS装置)的功能之外的功能的管芯和管芯组。同样，如本文所使用的，术语“半导体管芯”可以被广义地解释为涵盖其它微电子装置。
如本文所使用的，术语“扇出型封装体”和FOP意指并包含微电子装置封装体，所述微电子装置封装体包含至少一层导电迹线，所述导电迹线承载于如膜等介电材料上，并且可操作地耦接到相关联的半导体管芯的接合衬垫，并且在其一或多个侧面上延伸(即，扇出)到管芯外围以外的位置。类似地，FOP配置的再分布层或RDL是包括至少一层导电迹线的再分布层，所述导电迹线承载于如膜等介电材料上，并且被配置成在半导体的接合衬垫的位置处具有内端以可操作地耦接到导电迹线，所述导电迹线延伸(例如，扇出)到半导体管芯的安装位置的外围以外的位置，通向在其一或多个侧面上的管芯安装位置的外围以外的位置。
如本文所使用的，“存储器装置”意指并包含表现出但不限于存储器功能的微电子装置。
图1A1和1A2是根据本公开的用于制造微电子装置封装体的方法100的实施例的流程图的两个部分。在动作102中，在半导体衬底(例如，晶片)的有源表面的管芯位置上制造没有TSV的有源电路系统(例如，DRAM、NAND、3D XPoint(例如，SXP))。在动作104中，对晶片进行探针测试，以确定已知良好管芯(KGD)的位置。在动作106中，对晶片进行减薄，例如，从约600μm到约700μm的初始厚度，例如到约5μm到约200μm的厚度，并且作为具体的非限制性实例，到近似于约100μm、约50μm或约30μm的厚度。然而，应注意，所述方法的实施例不限于任何特定的管芯厚度。然后，在动作108处使用常规工艺(锯片、激光、隐形(即，激光诱导的街道式缺陷，随后由载体膜的径向膨胀引起断裂)等)将晶片单切(即，切割)成单独的KGD。在动作110中，然后(任选地)通过将单切的KGD通过其背面以相互间隔的关系放置并粘附在粘合膜(例如管芯附接膜(DAF)或管芯上膜(FOD)类材料)上来形成KGD的重构晶片或面板。在动作112中，将膜层压在重构晶片或面板的相互间隔的KGD的正面(即，有源表面)之上，或者层压到其上的单切的KGD位置的有源表面，所述膜例如是晶片或面板级膜，如包括二氧化硅填充的环氧树脂的非导电膜(NCF)、b级聚酰亚胺膜、聚四氟乙烯(PTFE)膜或其它聚合物膜。在动作114中，(例如，通过激光消融)穿过所述膜形成开口，以暴露KGD的有源表面上的接合衬垫位置，随后任选地，进行溶剂清洗动作，以去除接合衬垫位置上由激光消融产生的任何残留物，从而确保将在动作116中在聚合物膜上形成导电迹线之间的强健电连接。在动作116中，分配导电材料，例如，Ag或Cu浆料，以在聚合物膜上形成导电迹线，所述导电迹线从接合衬垫到KGD的侧向外围以外的预定通孔位置。可替代地，可以通过喷墨技术来应用导电迹线。在动作118中，穿过聚合物膜在预定通孔位置的外侧侧向地单切KGD，并且将KGD堆叠在衬底上，所述衬底可以是要单切成单独的衬底并承载处于相互间隔的关系的多个KGD堆叠的晶片级衬底。在动作120中，可以例如通过激光或图案化和各向异性蚀刻在通孔位置处穿过KGD堆叠中的膜来形成通孔(其可以被称为贯穿多晶硅通孔(TPV))，并将其延伸到衬底的相邻表面上的导电衬垫或迹线。在动作122中，采用烧结的Ag或Cu浆料或其它导电材料例如使用喷墨型敷料器来填充通孔。作为另一种方法，可以在波峰焊工艺中用Sn焊料来填充通孔。在动作124中，可以(任选地)用环氧树脂模制化合物(EMC)来包封组合件，在与KGD堆叠相对的衬底上应用或形成导电元件(例如，耦接到延伸到与KGD堆叠相邻的衬底表面上的导电衬垫或迹线的导电路径的球栅阵列(BGA)格式的焊料凸点)，执行测试，并且穿过EMC(如果存在)和衬底来单切KGD堆叠以形成封装体。在动作126中，可以用EMC覆盖管芯堆叠的顶部，或者可以将其暴露出来，例如，用于将散热器与热界面材料(TIM)附接。
图1B是根据本公开的实施例的微电子装置封装体150的侧视截面示意图，并且所述微电子装置封装体可以根据图1A1和1A2的方法制造。微电子装置封装体150包括衬底152，所述衬底具有迹线(未示出)，所述迹线承载在介电材料中并且从其上表面上的导电衬垫154延伸到其相对的下表面上的导电元件156。导电元件156可以包括例如形成在衬底152的凸点下金属化层(UBM)上或应用于其上的焊球。多个半导体管芯160A-160D(例如，被配置为双数据速率(DDRx)DRAM、NAND闪速存储器或3D Xpoint(例如，SXP)存储器的管芯)堆叠在衬底152的上表面上。每个半导体管芯160A-160D层压到聚合物膜162，例如在其一或多个侧面(示出了两个侧面)上的相应管芯160A-160D的至少一个侧向外围以外延伸的非导电膜(NCF)、b级聚酰亚胺膜或聚四氟乙烯(PTFE)膜。每个半导体管芯160A-160D附接到其背面166上的DAF 164。如果采用表现出足够的粘合特性的NCF用于层压目的，则可以消除DAF。导电迹线168在聚合物膜162的上表面172之上从每个半导体管芯160A-160D的有源表面170上的接合衬垫位置(未示出)侧向地向外延伸，至少延伸到填充有导电材料176的通孔174的位置，所述通孔在半导体管芯160A-160D之间延伸并且延伸到衬底152的导电衬垫154。如虚线所示，半导体管芯160A-160D可以包封在例如至少围绕管芯堆叠180的侧向外围延伸并邻接衬底152的上表面的EMC 178中。如所示出的，EMC 178可以在最上面的半导体管芯160D之上延伸。可替代地，EMC 178可以使未覆盖的有源表面170和导电迹线168被薄介电层覆盖，所述薄介电层可以包括热界面材料(TIM)182和散热器184，这两者如虚线所示，用于增强来自微电子装置封装体150的热传递。
图2A是根据本公开的用于制造微电子装置封装体的方法200的实施例的流程图。在202中，在半导体衬底(例如，晶片)的有源表面的管芯位置上制造没有TSV的有源电路系统(例如，DRAM、NAND、3D XPoint(例如，SXP))。在动作204中，对晶片进行探针测试，以确定已知良好管芯(KGD)的位置。在动作206中，对晶片进行减薄，例如，从约600μm到约700μm的初始厚度，例如到约5μm到约50μm的厚度，并且作为具体实例，到近似于约30μm的厚度。然而，应注意，所述方法的实施例不限于任何特定的管芯厚度。然后，在动作208处使用常规工艺(锯片、激光、隐形(即，激光诱导的街道式缺陷，随后由载体膜的径向膨胀引起断裂)等)来单切(即，切割)晶片。在动作210中，然后通过将单切的KGD通过其正面(即，有源表面)以相互间隔的关系放置并粘附在面板或晶片的管芯安装位置上来形成KGD的重构晶片或面板，所述面板或晶片被配置为多个扇出型封装体(FOP)再分布层(RDL)，每个层具有一或多层由介电材料承载的导电(例如，铜)迹线，所述导电迹线在相关联的管芯位置的至少一个侧向外围以外延伸。在动作212中，在重构晶片或面板的KGD的背面之上层压膜，所述膜例如是晶片级膜，如非导电膜(NCF)、b级聚酰亚胺膜、聚四氟乙烯(PTFE)膜或其它聚合物膜。在动作214中，将聚合物膜和FOP配置的面板或晶片单切成段，每个段承载单独的FOP RDL和KGD。在动作216中，然后将段堆叠在衬底上，所述衬底可以是要单切成单独的衬底并承载处于相互间隔的关系的多个KGD堆叠的晶片级衬底。在动作218中，(例如，通过激光消融或各向异性蚀刻)穿过聚合物膜并穿过FOP配置的RDL的延伸到衬底的相邻表面上的导电衬垫或迹线的导电迹线来形成开口，所述开口可以被称为TPV。在动作220中，采用Ag或Cu浆料或其它导电材料例如使用喷墨型敷料器来填充通孔。作为另一个实例，可以在波峰焊工艺中用Sn焊料来填充通孔。在动作222中，可以(任选地)用环氧树脂模制化合物(EMC)来包封组合件，在与KGD堆叠相对的衬底上应用或形成导电元件(例如，球栅阵列(BGA)格式的焊料凸点)，执行测试，并且穿过EMC(如果存在)和衬底来单切KGD堆叠以形成封装体。在动作224中，可以用EMC(如果存在)覆盖管芯堆叠的顶部，或者可以将其暴露出来，例如，用于将散热器与热界面材料(TIM)附接。
图2B是根据本公开的实施例的微电子装置封装体250的侧视截面示意图，并且所述微电子装置封装体可以根据图2A的方法制造。微电子装置封装体250包括衬底252，所述衬底具有迹线(未示出)，所述迹线承载在介电材料中并且从其上表面上的导电衬垫254延伸到其相对的下表面上的导电元件256。导电元件256可以包括例如形成在衬底252的凸点下金属化层(UBM)上或应用于其上的焊球。多个半导体管芯260A-260D(例如，被配置为双数据速率(DDRx)DRAM、NAND闪速存储器或3D XPoint(例如，SXP)存储器的管芯)堆叠在衬底252的上表面上。每个半导体管芯260A-260D层压到聚合物膜262，例如在其一或多个侧面(示出了两个侧面)上的相应管芯260A-260D的侧向外围以外延伸的非导电膜(NCF)、b级聚酰亚胺膜、聚四氟乙烯(PTFE)膜或其它聚合物膜。承载导电迹线268的FOP配置的RDL 266被固定到每个半导体管芯260A-260D的有源表面270，导电迹线268穿过或越过RDL 266从每个半导体管芯260A-260D的有源表面270上的接合衬垫位置(未示出)侧向地向外延伸，至少延伸到填充有导电材料276的通孔274的位置，所述通孔在半导体管芯260A-260D之间延伸并且延伸到衬底252的导电衬垫254。如虚线所示，半导体管芯260A-260D包封在例如至少围绕管芯堆叠280的侧向外围延伸并邻接衬底252的上表面的EMC 278中。如所示出的，EMC 278可以在最上面的半导体管芯260D之上延伸。可替代地，EMC 278可以使未覆盖的有源表面270和导电迹线268被薄介电层覆盖，所述薄介电层可以包括热界面材料(TIM)282和散热器284，这两者如虚线所示，用于增强来自微电子装置封装体250的热传递。
图3A是根据本公开的用于制造微电子装置封装体的方法300的实施例的流程图。在动作302中，在被分别配置成用于主架构和从架构的相应半导体衬底(例如，晶片)的有源表面的管芯位置上制造没有TSV的有源电路系统(例如，具有主/从架构的DDRx DRAM)。在动作304中，对主晶片和从晶片各自进行探针测试，以确定已知良好管芯(KGD)的位置。在动作306中，主晶片是用被配置用于直接芯片附接(DCA)的柱形式的导电(例如，铜)元件进行最后加工后晶片。在动作308中，对晶片进行减薄，例如，从约600μm到约700μm的初始厚度，例如到约5μm到约50μm的厚度，并且作为具体实例，到近似于约30μm的厚度。然而，应注意，所述方法的实施例不限于任何特定的管芯厚度。然后，在动作310处使用常规工艺(锯片、激光、隐形(即，激光诱导的街道式缺陷，随后由载体膜的径向膨胀引起断裂)等)来单切(即，切割)主晶片和从晶片。在动作312中，然后通过将单切的主KGD通过其背面以相互间隔的关系放置并粘附在包括聚合物膜的面板或晶片上来形成主管芯KGD的重构晶片或面板，所述聚合物膜例如是非导电膜(NCF)、b级聚酰亚胺膜、聚四氟乙烯(PTFE)膜或其它聚合物膜。在动作314中，然后通过将单切的从KGD通过其正面(即，有源表面)以相互间隔的关系放置并粘附在面板或晶片的管芯安装位置上来形成从KGD的重构晶片或面板，所述面板或晶片被配置为多个扇出型封装体(FOP)再分布层(RDL)，每个层具有一或多层导电(例如，铜)迹线，所述导电迹线由介电材料承载并且在相关联的管芯安装位置的至少一个侧向外围以外延伸。在动作316中，在重构主和从KGD晶片或面板的每一个的背面之上层压膜，所述膜例如是晶片级膜，如非导电膜(NCF)、b级聚酰亚胺膜、聚四氟乙烯(PTFE)膜或其它聚合物膜。在动作318中，分别在主KGD位置之间和FOP配置的RDL之间将重构主晶片和从晶片单切成段，每个段承载单独的主KGD或从KGD，其中FOP RDL与每个从KGD相关联。在动作320中，将主KGD段以相互间隔的关系放置在晶片级衬底上，使其在与衬底的导电衬垫或迹线相反的DCA朝向上与其导电柱倒置，并热压接合。在动作322中，然后将从KGD以相互间隔的关系堆叠在主KGD上。在动作324中，(例如，通过激光消融或各向异性蚀刻)穿过聚合物膜并穿过延伸到衬底的导电衬垫或迹线的从KGD的FOP配置的RDL的导电迹线形成开口，所述开口可以被称为TPV。在动作326中，采用Ag或Cu浆料或其它导电材料例如使用喷墨型敷料器来填充通孔。作为另一个实例，可以在波峰焊工艺中用Sn焊料来填充通孔。在动作328中，可以(任选地)用环氧树脂模制化合物(EMC)来包封组合件，在与KGD堆叠相对的衬底上应用或形成导电元件(例如，球栅阵列(BGA)格式的焊料凸点)，执行测试，并且穿过EMC(如果存在)和衬底来单切KGD堆叠以形成封装体。在动作330中，可以用EMC覆盖管芯堆叠的顶部，或者可以将其暴露出来，例如，用于将散热器与热界面材料(TIM)附接。
图3B是根据本公开的实施例的微电子装置封装体350的侧视截面示意图，并且所述微电子装置封装体可以根据图3A的方法制造。微电子装置封装体350包括衬底352，所述衬底具有迹线(未示出)，所述迹线承载在介电材料中并且从其上表面上的导电衬垫354a和354b延伸到其相对的下表面上的导电元件356。导电元件356可以包括例如形成在衬底352的凸点下金属化层(UBM)上或应用于其上的焊球。多个半导体管芯360A-360D(例如，被配置为主/从架构中的双数据速率(DDRx)DRAM的管芯)堆叠在衬底352的上表面上。每个半导体管芯360A-360D在其背面上层压到聚合物膜362，例如在其一或多个侧面(示出了两个侧面)上的相应管芯360A-360D的侧向外围以外延伸的非导电膜(NCF)、b级聚酰亚胺膜、聚四氟乙烯(PTFE)膜。半导体管芯360A在衬底352之上以倒装芯片朝向倒置，并且柱P形式的导电元件通过热压(即，扩散)接合以DCA布置连接到导电衬垫354a。承载导电迹线368的FOP配置的RDL 366被固定到每个半导体管芯260B-260D的有源表面370，导电迹线368穿过或越过RDL366从每个半导体管芯360B-360D的有源表面370上的接合衬垫位置(未示出)侧向地向外延伸，至少延伸到填充有导电材料376的通孔374的位置，所述通孔在半导体管芯360A-360D之间延伸并且延伸到衬底352的导电衬垫354b。如所示出的，半导体管芯360A-360D包封在例如至少围绕管芯堆叠380的侧向外围延伸并邻接衬底352的上表面的EMC 378中。如所示出的，EMC 378可以在最上面的半导体管芯360D之上延伸。可替代地，EMC 378可以使未覆盖的有源表面370和导电迹线368被薄介电层覆盖，所述薄介电层可以包括热界面材料(TIM)382和散热器384，这两者如虚线所示，用于增强来自微电子装置封装体350的热传递。
虽然以上所展示和描述的三个实施例在管芯堆叠的相对侧上提供了TPV，但是本公开的实施例不限于此。例如，FOP配置的RDL或包括延伸到TPV的导电迹线(图1A1、1A2和1B)的其它介电膜可以在管芯堆叠的一个侧面、两个侧面、三个侧面或四个侧面上在衬底S上的管芯堆叠DS的侧向外围之外延伸，分别如图4A-4D所展示的。
另外，虽然以上所展示和描述的三个实施例提供了单行的TPV，但是本公开的实施例不限于此。例如，图5A示出了具有管芯堆叠DS的衬底S，所述衬底具有RDL或包括导电迹线(图1A1、1A2和1B)的其它介电膜，所述RDL或其它介电膜在四个侧面的每一个上具有两行对准的TPV，而图5B示出了具有管芯堆叠DS的衬底S，所述衬底具有RDL或包括导电迹线(图1A1、1A2和1B)的其它介电膜，所述RDL或其它介电膜在四个侧面的每一个上具有三行交错的TPV。当然，管芯堆叠的一个侧面上的TPV数量可以不同于其一或多个其它侧面上的TPV数量。除了将信号、功率和接地(例如，偏置)路径移动到管芯堆叠DS的半导体管芯外部的位置之外，如果管芯堆叠DS的一或多个半导体管芯(不同于NAND闪速存储器)易受电磁干扰(EMI)影响，则接地TPV(TPVg)的外环可以为管芯堆叠DS提供接地拼接功能(groundstitching function)。类似地，在管芯堆叠DS的顶部之上延伸并可操作地耦接到接地TPVg的接地面或接地网、迹线阵列或其它接地结构GS可以提供保护管芯堆叠DS免受EMI并用作EMI屏蔽的完整法拉第笼，如图5C所展示的。接地结构GS可以包括导电(例如，金属)网或导电膜。在前一种情况下，可以调整网的大小和网材料的厚度，以隔离期望的EMI频率。当然，接地结构GS通过介电材料与可操作地耦接到半导体管芯的管芯堆叠DS顶部上的导电迹线电隔离。在图5C的结构的另外的实施方案中，如虚线所示，射频天线RF可以安置在介电膜D之上并通过介电膜D与接地结构GS电隔离，并且可操作地耦接到管芯堆叠DS的一或多个半导体管芯。射频天线RF可以在原位形成为调谐到预期操作波长的配置和厚度。
此外，可以设想，从各种半导体管芯上的接合衬垫位置延伸的每一层导电迹线可以是相同的，并且延伸到如图1A1、1A2、2A和3A所示的每一层的所有导电通孔，或者可以被定制成使得给定半导体管芯层的导电迹线图案中的一些或所有可以与堆叠的一或多个其它半导体管芯层的导电迹线图案相同或不同。例如，如图6A所示，半导体管芯SD1-SD4的第三层SD3和第四层SD4的导电迹线T可以通过与导体C的侧壁物理和电接触可操作地耦接到TPV的导体C，而第一层SD1和第二层SD2的导电迹线T可以通过导体C周围的介电材料与TPV电隔离。因此，在一些实例中，由一个半导体管芯(例如SD4)的电路系统生成的信号可以通过TPV的导体C路由，并且由另一个管芯(例如SD3)的电路系统以及衬底S的电路系统接收。类似地，信号可以通过一个TPV的导体C在一个半导体管芯(例如SD3)与另一个半导体管芯(例如SD1)的电路系统之间路由，并且通过另一个TPV的导体C在衬底S的电路系统之间路由。
如图6B所示，在采用多行TPV的情况下，导电迹线T可以在不同的层从半导体管芯SD延伸到不同行的TPV的导体C，并且可操作地耦接到所述导体C。在图6B的情况下，半导体管芯SD1-SD4的第一层SD1和第三层SD3的导电迹线T可操作地耦接到内部行的TPV的导体C，而第二层SD2和第四层SD4可操作地耦接到外部行的TPV的导体C。如前所述，TPV的行可以是对准的，在这种情况下，导电迹线T可以从半导体管芯SD延伸，并围绕内部行的TPV路由，以延伸到外部行的TPV，如图6C所示，而在TPV的行如图6D所示交错的情况下，导电迹线T可以从内部行的TPV之间的半导体管芯SD直接延伸，以到达外部行的TPV并与其导体C耦接。在多行TPV布置的情况下，通过迹线T与给定导体C的选择性接触和选择性电隔离，信号不仅可以选择性地在半导体管芯SD1-SD4的电路系统之间以及在半导体管芯SD1-SD4中的任何一个的电路系统与衬底S的电路系统之间路由，信号还可以从一个半导体管芯的迹线T沿一个TPV的给定导体C向上或向下路由到另一个半导体管芯上的迹线T，并通过另一个半导体管芯的另外的迹线T返回到不同行的不同TPV的导体C，从而增加可用信号路径的潜在数量。
图7是根据本公开的实施例的说明性电子系统700的框图。电子系统700可以包括例如计算机或计算机硬件部件、服务器或其它联网硬件部件、蜂窝电话、数码相机、个人数字助理(PDA)、便携式媒体(例如，音乐)播放器、支持Wi-Fi或蜂窝的平板计算机(例如，
Figure BDA0002732410980000141
或
Figure BDA0002732410980000142
平板计算机)、电子书、导航装置等。电子系统700包含至少一个存储器装置702。存储器装置702可以包括例如根据图1B、2B或3B的实施例中的任一个的本文先前所描述的微电子装置封装体的实施例。电子系统700可以进一步包含至少一个电子信号处理器装置704(通常被称为“微处理器”)。电子信号处理器装置704可以任选地包含根据图1B、2B或3B的实施例中的任一个的本文先前所描述的微电子装置封装体的实施例。虽然在图7中将存储器装置702和电子信号处理器装置704描绘为两(2)个单独的装置，但是在另外的实施例中，电子系统700中包含具有存储器装置702和电子信号处理器装置704的功能的单个(例如，仅一个)存储器/处理器装置。在此类实施例中，存储器/处理器装置可以包含根据例如图3B的实施例的本文先前所描述的微电子装置封装体的实施例。电子系统700可以进一步包含用于由用户将信息输入到电子系统700中的一或多个输入装置706，例如鼠标或其它定点装置、键盘、触摸板、按钮或控制面板。电子系统700可以进一步包含用于向用户输出信息(例如，视觉输出或音频输出)的一或多个输出装置708，例如监视器、显示器、打印机、音频输出插孔、扬声器等。在一些实施例中，输入装置706和输出装置708可以包括单个触摸屏装置，所述触摸屏装置既可以用于向电子系统700输入信息，也可以用于向用户输出视觉信息。输入装置706和输出装置708可以与存储器装置702和电子信号处理器装置704中的一或多个进行电通信。
在上述实施例中，已经提到了给定管芯堆叠中具体数量的半导体管芯作为实例，但是堆叠中的半导体管芯的数量不限于此。例如，DRAM存储器管芯的堆叠可以包括三十二个管芯，而NAND闪速存储器管芯的堆叠可以包括多达128个或者甚至256个管芯。
另外，虽然在上述实施例中提到了具体类型的半导体管芯作为实例，但是对可以堆叠在单个管芯堆叠中的管芯的一或多种类型没有限制。换句话说，可以堆叠其它类型的存储器管芯，如SRAM、HRAM、MRAM和FeRAM等。此外，除了常规的微处理器之外，包含存储器控制器管芯的逻辑管芯以及处理器(例如，图形处理器单元(GPU)、音频处理器以及包含处理器核和存储器块的ASIC)可以与表现出其它功能的管芯(如逻辑和存储器管芯)结合堆叠。现场可编程门阵列(FPGA)是可堆叠部件的另一个实例。
通过本公开的实施例可获得的每一层导电迹线的定制使得不同图案且在表现出不同功能的半导体管芯的不同(例如，中心、邻近中心线的多行、在一或多个侧面上的外围)位置处的接合衬垫易于可操作地耦接到外围定位的TPV，以连接到衬底上的导电衬垫和迹线，用于通过衬底的延伸到导电元件的导电路径与更高层的封装通信。承载多层导电迹线的FOP配置的RDL的实施方案为不断扩大的最先进半导体管芯的引脚连接的数量增加了进一步的灵活性。此外，代替常规的有机衬底，可以采用包括有源电路系统的硅衬底。例如，可以采用本公开的实施例在存储器管芯堆叠中使用DDR逻辑来实施广泛的I/O混合存储器立方体架构，而不需要采用昂贵的TSV，同时允许更大的存储器密度。类似地，可以采用本公开的实施例在存储器管芯堆叠中使用装置逻辑来实施广泛的I/O高带宽存储器架构，而不需要采用昂贵的TSV，同时允许更大的存储器密度。
图8A是根据本公开的用于制造包括多个微电子装置堆叠的微电子装置封装体的方法800的实施例的流程图。在动作802中，在半导体衬底(例如，晶片)的有源表面的管芯位置上制造没有TSV的有源电路系统(例如，DRAM、NAND、3D Xpoint(例如，SXP))。在动作804中，对晶片进行探针测试，以确定已知良好管芯(KGD)的位置。在动作806中，对晶片进行减薄，例如，从约600μm到约700μm的初始厚度，例如到约5μm到约200μm的厚度，并且作为具体的非限制性实例，到近似于约100μm、约50μm或约30μm的厚度。然而，应注意，所述方法的实施例不限于任何特定的管芯厚度。然后，在动作808处使用常规工艺(锯片、激光、隐形(即，激光诱导的街道式缺陷，随后由载体膜的径向膨胀引起断裂)等)将晶片单切(即，切割)成单独的KGD。在动作810中，然后(任选地)通过将单切的KGD通过其背面以相互间隔的关系放置并粘附在粘合膜(例如管芯附接膜(DAF)或管芯上膜(FOD)类材料)上来形成KGD的重构晶片或面板。在动作812中，将聚合物膜层压在重构晶片或面板的相互间隔的KGD的正面(即，有源表面)之上，或者层压在粘合膜(如果存在)上，所述聚合物膜例如是晶片或面板级膜，如包括二氧化硅填充的环氧树脂的非导电膜(NCF)、b级聚酰亚胺膜、聚四氟乙烯(PTFE)膜或其它聚合物膜。在动作814中，(例如，通过激光消融)穿过聚合物膜形成开口，以暴露KGD的有源表面上的接合衬垫位置，随后任选地，进行溶剂清洗动作，以去除接合衬垫位置上由激光消融产生的任何残留物，从而确保将在动作816中在聚合物膜上形成导电迹线之间的强健电连接。在动作816中，分配导电材料(例如，Ag或Cu浆料)以在聚合物膜上形成导电迹线，所述导电迹线从接合衬垫到KGD的侧向外围以外的预定通孔位置，并且在一些实施例中，在要封装体在一起的相邻KGD之间延伸。可替代地，可以通过喷墨技术来应用导电迹线。在动作818中，使用切割刀片穿过聚合物膜和任选的粘合膜在预定通孔位置的外侧和组(例如，两组、三组、四组等)的周围侧向地单切KGD，并且将多组KGD堆叠在衬底上，所述衬底可以是要单切成单独的衬底并承载处于相互间隔关系的多个KGD堆叠的晶片级衬底。在动作820中，可以例如通过激光或图案化和各向异性蚀刻在通孔位置处穿过KGD堆叠中的膜来形成通孔(其可以被称为贯穿多晶硅通孔(TPV))，并将其延伸到衬底的相邻表面上的导电衬垫或迹线。在动作822中，采用烧结的Ag或Cu浆料或其它导电材料通过例如使用喷墨型敷料器来填充通孔。作为另一种方法，可以在波峰焊工艺中用Sn焊料来填充通孔。在动作824中，可以(任选地)用环氧树脂模制化合物(EMC)来包封组合件，在与KGD堆叠相对的衬底上应用或形成导电元件(例如，耦接到延伸到与KGD堆叠相邻的衬底表面上的导电衬垫或迹线的导电路径的球栅阵列(BGA)格式的焊料凸点)，执行测试，并且被单切成多组KGD堆叠的KGD堆叠通过在KGD堆叠之间延伸并穿过EMC(如果存在)和衬底的导电迹线相互可操作地耦接以形成封装体。在动作826中，可以用EMC覆盖KGD堆叠的顶部，或者可以将其暴露出来，例如，用于将散热器与插入式热界面材料(TIM)附接。
图8B是根据本公开的实施例的微电子装置封装体850的侧视截面示意图，并且所述微电子装置封装体可以根据图8A的方法制造。微电子装置封装体850包括衬底852，所述衬底具有迹线(未示出)，所述迹线承载在介电材料中并且从其上表面上的导电衬垫854延伸到其相对的下表面上的导电元件856。衬底852可以包括有机或无机(例如，硅)材料，后者允许比前者更小的特征和更紧密的间距。导电元件856可以包括例如形成在衬底852底面上的端子衬垫上或应用于其上的焊球。将封装体中要分组的多个半导体管芯860A1-860D1和860A2-860D2(例如，被配置为双数据速率(DDRx)DRAM、NAND闪速存储器或3D Xpoint(例如，SXP)存储器的管芯)堆叠在衬底852的上表面上。半导体管芯860A1和860A2、860B1和860B2、860C1和860C2以及860D1和860D2中的每一层被层压到聚合物膜862，例如在其一或多个侧面(示出了两个侧面)上的相应管芯860A1-860D1、860A2-860D2的至少一个侧向外围以外延伸的非导电膜(NCF)、b级聚酰亚胺膜或聚四氟乙烯(PTFE)膜。半导体管芯860A1和860A2、860B1和860B2、860C1和860C2以及860D1和860D2中的每一层可以附接到其背面866上的DAF864。如果采用表现出足够的粘合特性的NCF用于层压目的，则可以消除DAF。再分布层(RDL)形式的导电迹线868在聚合物膜862的上表面872之上并且至少在某些情况下在不同堆叠中的给定层的相邻管芯之间从半导体管芯860A1和860A2、860B1和860B2、860C1和860C2以及860D1和860D2中的每一层的有源表面870上的接合衬垫位置(未示出)侧向地向外延伸，至少延伸到填充有导电材料876的通孔874的位置，所述通孔在半导体管芯860A1-860D1与半导体管芯860A2和860D2之间延伸并且延伸到衬底852的导电衬垫854。如虚线所示，半导体管芯860A1-860D1和860A2-860D2可以包封在例如至少围绕管芯堆叠880A和880B的侧向外围延伸并在所述管芯堆叠之间延伸并且邻接衬底852的上表面的EMC 878中。如所示出的，EMC 878可以在最上面的半导体管芯860D1和860D2之上延伸。可替代地，EMC 878可以使在半导体管芯860D1和860D2的未覆盖的最上面的半导体管芯的有源表面870和导电迹线868被薄介电层覆盖，所述薄介电层可以包括热界面材料(TIM)和散热器，用于增强来自微电子装置封装体850的热传递。在一个实施方案中，封装体中可能只有一个主管芯(例如半导体管芯860A1)来控制微电子装置封装体850中的所有其它从管芯(即，860B1-860D1和860A2-860D2)，这种控制是通过在管芯堆叠之间延伸的导电迹线实现的，如图8B所描绘的和关于图8A所描述的。可替代地，对于从管芯860B1-860D1和860A2-860D2的每个相应相关联的堆叠，可以有单独的主管芯，例如860A1和860A2，管芯堆叠之间的通信可通过导电迹线868操作。因此，如果需要，主/从管芯堆叠可以跨封装体通道分开。如果封装体有高度限制，但是需要大量的管芯(例如，十六个、三十二个)，则两种方法都可以在多个管芯堆叠中跨更大的覆盖区分布管芯，并且第一种方法可以允许多个甚至更低的管芯堆叠，每个管芯堆叠的从管芯链接到一个堆叠中的单个主管芯。在另一个实施方案中，可以采用被配置为存储器控制器的逻辑管芯来代替每个半导体管芯堆叠基底的主管芯，或者可以在半导体管芯堆叠的底部部署一个逻辑管芯，并且将其与在多个堆叠中的存储器管芯可操作地耦接。
与当前的3D封装体流程相比，由于消除了贯穿硅通孔(TSV)，并且不需要形成复杂的后道工序(BEOL)结构的后晶片制造动作，因此图8A和8B的实施例可以显著降低成本。在组装流程中，DRAM、NAND或SXP存储器可以轻松地分层堆叠，每层包括多个管芯。此外，此实施例允许对每个不同的管芯层使用不同的导电迹线图案，并且允许单独的地址引脚。此外，每个管芯的功率和/或接地可以连接在一起或者是单个的。如以上关于图5C所述的，法拉第笼或接地区域形式的EMI屏蔽可以仅在顶部管芯之上和之间或者针对每个管芯层并入到再分布层(RDL)中。
用于高功率、高数据速率、高I/O计数装置(例如，存储器控制器，ASIC等)的一种常规管芯到衬底附接技术是直接芯片附接(DCA)，DCA允许管芯与封装体衬底之间的最佳信号和功率/接地放置，以及在其上放置更多物理区域(概念上是整个管芯区域)来分配连接。然而，商品存储器现在正在被推进到功率/信号空间中，并且可以受益于DCA，如以上关于图3A和3B所描述的，但是对于加工和制造的成本，这是显著的障碍。最佳解决方案是以接合线为代价来实现DCA的灵活性。DCA的现有选项包含芯片级封装(CSP)和扇出型封装(FOP)方法，这两种方法都不能以低成本提供DCA的优势。在图9A和9B的实施例中，如上所述的贯穿多晶硅通孔(TPV)的使用可以适于表现DCA的功能，但以较低的成本使用并入在后晶片制造工艺中形成的iRDL结构的管芯，并且包含将接合衬垫重新路由到适合于类似DCA附接到衬底的阵列图案的迹线。
图9A是根据本公开的用于制造用于直接芯片附接到衬底的微电子装置的方法900的实施例的流程图。在动作902中，在半导体衬底(例如，晶片)的有源表面的管芯位置上制造没有TSV的有源电路系统(例如，DRAM、NAND、3D Xpoint(例如，SXP))，并且在每个管芯位置上用迹线形成iRDL，以将管芯的有源表面上的接合衬垫位置重新路由到Cu衬垫阵列中。在动作904中，对晶片进行探针测试，以确定已知良好管芯(KGD)的位置。在动作906中，对晶片进行减薄，例如，从约600μm到约700μm的初始厚度，例如到约5μm到约200μm的厚度，并且作为具体的非限制性实例，到近似于约100μm、约50μm或约30μm的厚度。然而，应注意，所述方法的实施例不限于任何特定的管芯厚度。然后，在动作908处使用常规工艺(锯片、激光、隐形(即，激光诱导的街道式缺陷，随后由载体膜的径向膨胀引起断裂)等)将晶片单切(即，切割)成单独的KGD。在动作910中，然后(任选地)通过将单切的KGD通过其背面以相互间隔的关系放置并粘附在粘合膜(例如管芯附接膜(DAF)或管芯上膜(FOD)类材料)上来形成KGD的重构晶片或面板。在动作912中，在KGD和粘合膜上(如果存在)将膜层压在重构晶片或面板的相互间隔的KGD的正面(即，有源表面)之上，所述膜例如是晶片或面板级膜，如包括二氧化硅填充的环氧树脂的非导电膜(NCF)、b级聚酰亚胺膜、聚四氟乙烯(PTFE)膜或其它聚合物膜。在动作914中，(例如，通过激光消融)穿过聚合物膜形成通孔，以暴露KGD的有源表面上的iRDL衬垫，随后任选地，进行溶剂清洗动作，以去除iRDL衬垫上由激光消融产生的任何残留物。在动作916中，分配导电材料(例如，Ag或Cu浆料)以填充通孔，或者通过喷墨技术用另一种导电材料填充。作为另一种方法，可以在波峰焊工艺中用Sn焊料来填充通孔。在动作918中，使用切割刀片穿过聚合物膜在管芯覆盖区和TPV的如虚线所示的预定通孔位置的外侧侧向地单切KGD，用于连接要形成的堆叠中的其它更高的管芯，如以上关于图3A和3B所描述的。在动作920中，可以拾取每个单切的KGD，将其倒置并放置在衬底上，其中聚合物膜中导电材料填充的通孔与衬底的上表面上的端子衬垫对准，随后加热组合件，以通过固化聚合物膜并将通孔中的导电材料接合到端子衬垫来将管芯粘附到衬底。
如描绘了关于图9A所描述的工艺顺序的图9B所示，在半导体管芯950的有源表面954上承载iRDL 952的半导体管芯950具有重新路由到(例如Cu)iRDL衬垫956的接合衬垫(未示出)，此结构具有层压在其上的聚合物膜，如NCF、b级聚酰亚胺膜或PTFE膜958。然后，通过激光消融在聚合物膜958中形成通孔960，以暴露iRDL衬垫956。引入Ag、Cu、焊料或其它导电填充材料来填充通孔960并形成导电触点962。然后，将半导体管芯950倒置并放置在衬底964上，所述衬底可以是有机或无机(例如，硅)衬底，其中半导体管芯950的导电触点962与衬底964的端子衬垫966对准。然后加热组合件，以通过聚合物膜958和导电触点962将半导体管芯950分别粘附到衬底964和端子衬垫966。例如，热压接合工具可以用于管芯放置精度，并加热以获得聚合物膜的粘附力。在NCF的情况下，加热温度将高于材料的玻璃化转变温度(Tg)。如所示出的，端子衬垫966通过包括导电路径970的迹线和通孔连接到衬底964相对侧上的导电元件968(例如，焊球)。虽然展示了单个管芯封装体，但是如果需要，则堆叠的管芯组合件可以是完整的并且任选地是封装的，如本文关于图3A和3B所描绘和描述的，其中如所描述的最下面的主管芯连接到所述衬底。当然，所描述的工艺和所得管芯可以与表现出任何功能的管芯一起采用，并且不限于存储器。
作为图9A和9B的实施例的潜在的另外的实施方案，并且如图9C所描绘的，可以使用最上面的半导体管芯950之下的多个半导体管芯950′来制造管芯堆叠DS，所述多个半导体管芯配备有TSV 972，然后提供有具有通孔960的介电(例如，聚合物)膜958，所述通孔与TSV 972对准并且填充有形成导电触点962的导电填充材料。然后可以将半导体管芯950和950′以侧向间隔的关系堆叠在基底晶片或其它衬底974上，并且通过加热以固化管芯之间以及最下面的管芯与衬底之间的接合线中的聚合物膜来进行物理和电连接，在这之后可以用EMC 976来包封组合件，并且将焊料凸点978应用于如虚线所示的基底晶片或衬底，之后可以单切完整的封装体，如本领域中已知的。使用这种方法，可以避免Cu柱的常规使用(在某些情况下由焊料加盖)和管芯堆叠的热压接合。
现在参考图10A-10D，在另外的实施例中，通过在堆叠的管芯的覆盖区外部的管芯堆叠中的半导体管芯的各个层处并入表面安装部件，先前描述的管芯组合件的架构可以进一步适于在封装和性能方面提供另外的优势。图10A是根据本公开的用于制造并入表面安装部件的微电子装置组合件的方法1000的实施例的流程图。在动作1002中，在半导体衬底(例如，晶片)的有源表面的管芯位置上制造没有TSV的有源电路系统(例如，DRAM、NAND、3DXPoint(例如，SXP))。在动作1004中，对晶片进行探针测试，以确定已知良好管芯(KGD)的位置。在动作1006中，对晶片进行减薄，例如，从约600μm到约700μm的初始厚度，例如到约5μm到约200μm的厚度，并且作为具体的非限制性实例，到近似于约100μm、约50μm或约30μm的厚度。然而，应注意，所述方法的实施例不限于任何特定的管芯厚度。然后，在动作1008处使用常规工艺(锯片、激光、隐形(即，激光诱导的街道式缺陷，随后由载体膜的径向膨胀引起断裂)等)将晶片单切(即，切割)成单独的KGD。在动作1010中，然后通过将单切的KGD通过其有源表面以相互间隔的关系放置并粘附在扇出型封装体(FOP)配置的RDL面板或晶片上来(任选地)形成KGD的重构晶片或面板，所述面板或晶片具有从管芯的接合衬垫延伸到管芯覆盖区以外的区域的迹线。在动作1012中，可以将表面安装部件(例如，电容器、电阻器、电感器)放置或已经预先形成在FOP配置的RDL面板或晶片上，所述面板或晶片在不会形成通孔的位置处与半导体管芯的覆盖区相邻但在半导体管芯的覆盖区之外。在动作1014中，将聚合物膜层压在重构晶片或面板的相互间隔的KGD的背面之上，所述聚合物膜例如是晶片或面板级膜，如包括二氧化硅填充的环氧树脂的非导电膜(NCF)、b级聚酰亚胺膜、聚四氟乙烯(PTFE)膜或其它聚合物膜。在动作1016中，用切割刀片将承载KGD和FOP配置的RDL的聚合物膜单切，并将每个具有RDL的单独的KGD倒置并堆叠在基底晶片或其它衬底上。在动作1018中，可以例如通过激光或图案化和各向异性蚀刻在通孔位置处穿过KGD堆叠中的RDL和聚合物膜来形成通孔(其可以被称为贯穿多晶硅通孔(TPV))，并将其延伸到衬底的相邻表面上的导电衬垫或迹线。在动作1020中，分配烧结的Ag或Cu浆料，或采用其它导电材料，以通过例如使用喷墨型敷料器填充通孔，并形成贯穿多晶硅通孔(TPV)。作为另一种方法，可以在波峰焊工艺中用Sn焊料来填充通孔。在动作1022中，可以将表面安装部件(例如，电容器、电阻器、电感器)放置或已经预先形成并可操作地耦接到每个KGD堆叠的顶层管芯的RDL上，以及通过一或多个TPV的导电材料根据需要耦接到其它管芯。在动作1024中，可以任选地用环氧树脂模制化合物(EMC)来包封KGD堆叠和衬底组合件，在与KGD堆叠相对的衬底上应用或形成导电元件(例如，耦接到延伸到与KGD堆叠相邻的衬底表面上的导电衬垫或迹线的导电路径的球栅阵列(BGA)格式的焊料凸点)，执行测试，并且穿过EMC(如果存在)和衬底来单切KGD堆叠以形成封装体。在动作1026中，可以用EMC覆盖管芯堆叠的顶部，或者可以将其暴露出来，例如，用于将散热器与热界面材料(TIM)附接，如果表面安装部件安装在管芯堆叠内部而不是顶层管芯之上的话。
如图10B1-10D所描绘的，可以实施关于图10A所描述的制造工艺来形成不同的管芯组合件。例如，图10B1是根据本公开的实施例的微电子装置封装体1050B的侧视截面示意立面图并且图10B2是其俯视示意立面图，并且所述微电子装置封装体可以根据图10A的方法制造。尽管被展示为包括存储器管芯堆叠的存储器装置封装体，但是结构不限于此。微电子装置封装体1050B包括衬底1052，所述衬底具有迹线(未示出)，所述迹线承载在介电材料中并且从其上表面上的导电衬垫1054延伸到其相对的下表面上的导电元件1056。导电元件1056可以包括例如形成在衬底1052的端子衬垫上或应用于其上的焊球。多个半导体管芯1060A-1060D(例如，被配置为双数据速率(DDRx)DRAM、NAND闪速存储器或3D XPoint(例如，SXP)存储器的管芯)堆叠在衬底1052的上表面上。每个半导体管芯1060A-1060D在其背面上层压到聚合物膜1062，例如在其一或多个侧面(图10B1示出了两个侧面，图10B2示出了四个侧面)上的相应管芯1060A-1060D的侧向外围以外延伸的非导电膜(NCF)、b级聚酰亚胺膜、聚四氟乙烯(PTFE)膜或其它聚合物膜。承载导电迹线1068的FOP配置的RDL 1066被固定到每个半导体管芯1060A-1060D的有源表面1070，导电迹线1068穿过或越过RDL 1066从每个半导体管芯1060A-1060D的有源表面1070上的接合衬垫位置(未示出)侧向地向外延伸，至少延伸到填充有导电材料1076(即，TPV)的通孔1074的位置，所述通孔在半导体管芯1060A-1060D之间延伸并且延伸到衬底1052的导电衬垫1054。在此实施方案中，一或多个表面安装部件(例如，电容器、电阻器、电感器)SM(示出一个)，例如去耦电容器，被安装到最上面的RDL 1066并且可操作地耦接到所述最上面的RDL，以及任选地耦接到一或多个TPV。如图10B2所描绘的，表面安装部件SM可以安装在一或多个TPV位置之上，并且连接到最上面的RDL的导电迹线1068。如虚线所示，然后半导体管芯1060A-1060D可以包封在例如至少围绕管芯堆叠1080的侧向外围延伸并邻接衬底1052的上表面的EMC 1078中。如所示出的，EMC1078可以在最上面的半导体管芯1060D之上延伸。
图10C1是根据本公开的实施例的微电子装置封装体1050C的侧视截面示意立面图并且图10C2是其俯视示意立面图，并且所述微电子装置封装体可以根据图10A的方法制造。尽管被展示为包括存储器管芯堆叠的存储器装置封装体，但是结构不限于此。微电子装置封装体1050C包括衬底1052，所述衬底具有迹线(未示出)，所述迹线承载在介电材料中并且从其上表面上的导电衬垫1054延伸到其相对的下表面上的导电元件1056。导电元件1056可以包括例如形成在衬底1052的凸点下金属化层(UBM)上或应用于其上的焊球。多个半导体管芯1060A-1060D(例如，被配置为双数据速率(DDRx)DRAM、NAND闪速存储器或3D XPoint(例如，SXP)存储器的管芯)堆叠在衬底1052的上表面上。每个半导体管芯1060A-1060D在其背面上层压到聚合物膜1062，例如在其一或多个侧面(图10C1示出了两个侧面，图10C2示出了四个侧面)上的相应管芯1060A-1060D的侧向外围以外延伸的非导电膜(NCF)、b级聚酰亚胺膜、聚四氟乙烯(PTFE)膜或其它聚合物膜。承载导电迹线1068的FOP配置的RDL 1066被固定到每个半导体管芯1060A-1060D的有源表面1070，导电迹线1068穿过或越过RDL 1066从每个半导体管芯1060A-1060D的有源表面1070上的接合衬垫位置(未示出)侧向地向外延伸，至少延伸到填充有导电材料1076(即，TPV)的通孔1074的位置，所述通孔在半导体管芯1060A-1060D之间延伸并且延伸到衬底1052的导电衬垫1054。在此实施方案中，一或多个表面安装部件(例如，电容器、电阻器、电感器)SM(示出两个)，例如去耦电容器，各自安装到组合件外部的RDL 1066并且可操作地耦接到其迹线1068，以及任选地通过从表面安装部件SM位置延伸到TPV位置的RDL迹线1068耦接到一或多个TPV。如图10C2所描绘的，内部定位的表面安装部件SM可以与TPV位置间隔安装。如虚线所示，然后半导体管芯1060A-1060D可以包封在例如至少围绕管芯堆叠1080的侧向外围延伸并邻接衬底1052的上表面的EMC 1078中。如所示出的，EMC 1078可以在最上面的半导体管芯260D之上延伸。可替代地，EMC 1078可以使最上面的未覆盖的RDL 1066被薄介电层覆盖，所述薄介电层可以包括热界面材料(TIM)和散热器，用于增强来自微电子装置封装体1050C的热传递。
图10D是根据本公开的实施例的微电子装置封装体1050D的侧视截面示意立面图，并且所述微电子装置封装体可以根据图10A的方法制造。尽管被展示为包括存储器管芯和控制器管芯的堆叠的存储器装置封装体，其可以例如被配置为管理型NAND(mNAND)封装体，但是结构不限于此。微电子装置封装体1050D包括衬底1052，所述衬底具有迹线(未示出)，所述迹线承载在介电材料中并且从其上表面上的导电衬垫1054延伸到其相对的下表面上的导电元件1056。导电元件1056可以包括例如形成在衬底1052的凸点下金属化层(UBM)上或应用于其上的焊球。多个半导体管芯1060A-1060E(例如，被配置为NAND闪速存储器或3DXPoint(例如，SXP)存储器(管芯1060A和1060D)、低功率DRAM(LPDRAM)管芯1060C和1060D，以及控制器管芯(管芯1060E)的管芯)堆叠在衬底1052的上表面上。然而，可以制造并入表面安装部件的其它数量和组合的表现出不同功能的管芯。此外，如果控制器管芯、ASIC或其它相对较高功率密度的装置部署在管芯堆叠的顶部，则导热材料(如铜板或其它散热器结构(未示出))可以放置在最上面的管芯与下面相对较低功率密度的存储器管芯之间。这种方法适用于本公开的所有实施例。每个半导体管芯1060A-1060E在其背面上层压到聚合物膜1062，例如在其一或多个侧面(图10D示出了两个侧面)上的相应管芯1060A-1060D的侧向外围以外延伸的非导电膜(NCF)、b级聚酰亚胺膜、聚四氟乙烯(PTFE)膜或其它聚合物膜。承载导电迹线1068的FOP配置的RDL 1066被固定到每个半导体管芯1060A-1060E的有源表面1070，导电迹线1068穿过或越过RDL 1066从每个半导体管芯1060A-1060E的有源表面1070上的接合衬垫位置(未示出)侧向地向外延伸，至少延伸到填充有导电材料1076(即，TPV)的通孔1074的位置，所述通孔在半导体管芯1060A-1060E之间延伸并且延伸到衬底1052的导电衬垫1054。在此实施方案中，一或多个表面安装部件(例如，电容器、电阻器、电感器)SM(示出两个)，例如去耦电容器，各自被安装到最上面的RDL 1066(一个以上，一个以下)并且可操作地耦接到其迹线1068。两个其它表面安装部件SM安装到组合件外部的RDL 1066并且可操作地耦接到其迹线1068，以及任选地通过从表面安装部件SM位置延伸到TPV位置的RDL迹线1068耦接到一或多个TPV。如图10B2和10C2所描绘的，内部定位的表面安装部件SM可以与TPV位置间隔安装，而顶部安装的表面安装部件可以安装在最上面的RDL之上的任何地方。如虚线所示，然后半导体管芯1060A-1060E可以包封在例如至少围绕管芯堆叠1080的侧向外围延伸并邻接衬底1052的上表面的EMC 1078中。如所示出的，EMC 1078可以在最上面的半导体管芯1060E之上延伸。
图10A-10D的实施例使用每个管芯的覆盖区之外的FOP配置的RDL的另外的表面区域将表面安装部件(例如，电容器、电阻器、电感器)并入到堆叠的管芯封装体的每个管芯附近。如果位于内部RDL上的管芯堆叠内部，则表面安装部件不会增加封装体高度，并且由管芯厚度提供的管芯间接合线之间的另外的竖直间隔可以允许使用更大(即，更厚)的表面安装部件。此外，表面安装部件的放置可以相对于每个管芯进行优化，并且由于回路电感和电阻的减小，用于稳定功率输送的去耦电容器靠近管芯放置是特别有益的。相比之下，由于制造设计规则检查(DRC)条例，将衬底安装的去耦电容器放置在管芯接合衬垫附近是不可能的。另外，从封装体的衬底去除表面安装部件在衬底上提供了更多的信号路由空间。
现在参考又一实施例，图11A和11B分别描绘了根据本公开的实施例的用于制造采用用于数据信号传输的电感耦合环和用于功率和接地/偏置信号传输的TPV的微电子装置封装体的工艺顺序，以及微电子装置封装体的侧视截面示意立面图。
图11A是根据本公开的实施例的用于制造并入用于数据信号传输的电感耦合链(ICL)和用于功率和接地/偏置信号传输的TPV的微电子装置组合件的方法1100的实施例的流程图。在动作1102中，在半导体衬底(例如，晶片)的有源表面的管芯位置上制造没有TSV的有源电路系统(例如，DRAM、NAND、3D XPoint(例如，SXP))。在一个实施方案中，电感耦合链(ICL)发射器和ICL接收器可以在后道工序(BEOL)加工中的管芯的金属化中制造，作为BEOL结构的一部分。在动作1104中，对晶片进行探针测试，以确定已知良好管芯(KGD)的位置。在动作1106中，对晶片进行减薄，例如，从约600μm到约700μm的初始厚度，例如到约5μm到约200μm的厚度，并且作为具体的非限制性实例，到近似于约100μm、约50μm或约30μm的厚度。然而，应注意，所述方法的实施例不限于任何不会危及电感耦合数据信号传输或引发串扰的任何特定管芯厚度。然后，在动作1108处使用常规工艺(锯片、激光、隐形(即，激光诱导的街道式缺陷，随后由载体膜的径向膨胀引起断裂)等)将晶片单切(即，切割)成单独的KGD。在动作1110中，然后通过将单切的KGD通过其有源表面以相互间隔的关系粘附并可操作地耦接在扇出型封装体(FOP)配置的RDL面板或晶片上来形成KGD的重构晶片或面板，所述面板或晶片具有从管芯的接合焊盘延伸到管芯覆盖区以外的区域的迹线。如果未在管芯上制造ICL发射器和ICL接收器，则FOP配置的RDL晶片或面板可以在其中并入ICL发射器和ICL接收器。在动作1112中，将聚合物膜层压在重构晶片或面板的相互间隔的KGD的背面之上，所述聚合物膜例如是晶片或面板级膜，如包括二氧化硅填充的环氧树脂的非导电膜(NCF)、b级聚酰亚胺膜、聚四氟乙烯(PTFE)膜或其它聚合物膜。在动作1114中，单切承载具有ICL发射器和ICL接收器的管芯以及FOP配置的RDL的聚合物膜，并且倒置各自具有RDL以及ICL发射器和ICL接收器的单独的管芯并将其堆叠在基底晶片或其它衬底上达到期望的堆叠高度(例如，四个、八个、十二个、十六个管芯)。在动作1116中，可以例如通过激光或图案化和各向异性蚀刻在通孔位置处穿过KGD堆叠中的RDL和聚合物膜来形成通孔(其可以被称为贯穿多晶硅通孔(TPV))，并将其延伸到衬底的相邻表面上的导电衬垫或迹线。在动作1118中，分配烧结的Ag或Cu浆料，或采用其它导电材料，以通过例如使用喷墨型敷料器填充通孔，并形成贯穿多晶硅通孔(TPV)。作为另一种方法，可以在波峰焊工艺中用Sn焊料来填充通孔。在动作1120中，可以(任选地)用环氧树脂模制化合物(EMC)来包封组合件，在与KGD堆叠相对的衬底上应用或形成导电元件(例如，耦接到延伸到与KGD堆叠相邻的衬底表面上的导电衬垫或迹线的导电路径的球栅阵列(BGA)格式的焊料凸点)，执行测试，并且穿过EMC(如果存在)和衬底来单切KGD堆叠以形成封装体。在动作1122中，可以用EMC覆盖管芯堆叠的顶部，或者可以将其暴露出来以将散热器与热界面材料(TIM)附接。
图11B是根据本公开的实施例的微电子装置封装体1150的侧视截面示意立面图，并且所述微电子装置封装体可以根据图11A的方法制造。尽管被展示为包括存储器管芯堆叠的存储器装置封装体，但是结构不限于此。微电子装置封装体1150包括衬底1152，所述衬底具有迹线(未示出)，所述迹线承载在介电材料中并且从其上表面上的导电衬垫1154延伸到其相对的下表面上的导电元件1156。导电元件1156可以包括例如形成在衬底1152的端子衬垫上或应用于其上的焊球。多个半导体管芯1160A-1160D(例如，被配置为双数据速率(DDRx)DRAM、NAND闪速存储器或3D XPoint(例如，SXP)存储器的管芯)堆叠在衬底1152的上表面上。每个半导体管芯1160A-1160D在其背面上层压到聚合物膜1162，例如在其一或多个侧面(通过非限制性实例的方式，图10B1和10B2示出了两个侧面)上的相应管芯1160A-1160D的侧向外围以外延伸的非导电膜(NCF)、b级聚酰亚胺膜、聚四氟乙烯(PTFE)膜或其它聚合物膜。承载导电迹线1168的FOP配置的RDL1166被固定到每个半导体管芯1160A-1160D的有源表面1170，导电迹线1168(即，功率和接地/偏置迹线)穿过或越过RDL 1166从每个半导体管芯1160A-1160D的有源表面1170上的功率和接地/偏置接合衬垫位置(未示出)侧向地向外延伸，至少延伸到填充有导电材料1176(即，TPV)的通孔1174的位置，所述通孔在半导体管芯1160A-1160D之间延伸并且延伸到衬底1152的导电衬垫1154。对于所有半导体管芯1160A-1160D，功率和接地/偏置信号可以是组合的，或者对于至少一些或所有半导体管芯1160A-1160D，其可以是单个的。RDL 1166的或并入管芯金属化中的ICL发射器1172T和ICL接收器1172R通过数据信号导电迹线1168可操作地耦接到每个半导体管芯1160A-1160D的有源表面1170上的数据信号插脚引线。ICL发射器1172T和ICL接收器1172R可以安装在每个半导体管芯1160A-1160D的覆盖区内的任何地方，其中一个管芯的ICL发射器1172T与一或多个竖直相邻管芯的ICL接收器1172R协同地竖直对准，如所示出的。类似地，可以在衬底1152的上表面上配备ICL发射器1172T和ICL接收器1172R，再次与最下面的半导体管芯1160A的ICL接收器1172R和ICL发射器1172T协同地竖直对准。值得注意的是，充分减薄半导体管芯1160A-1160D(例如，减薄到约50μm或更小)使得ICL信号可以在竖直相邻管芯的有源表面上的ICL发射器和ICL接收器之间发射和接收，消除了在每个管芯的两个侧面放置ICL发射器和ICL接收器的任何需要。衬底1152可以进一步包括可操作地耦接到衬底1152的ICL发射器1172T和ICL接收器1172R的转换集成电路系统1190，所述转换集成电路系统用于将电感数据信号(即，电感电流)转化成电信号，以与更高层封装通信。可替代地，在其上表面上配备有ICL发射器1172T和ICL接收器1172R以与半导体管芯1160A-1160D通信的另一个最下面的管芯(未示出)(例如控制器管芯)可以并入此类转换电路系统，并且通过DCA连接或者如以上图9A和9B所描绘和描述的用作DCA连接的连接可操作地耦接到衬底1152。如虚线所示，然后半导体管芯1160A-1160D可以包封在例如至少围绕管芯堆叠DS的侧向外围延伸并邻接衬底1152的上表面的EMC 1178中。如所示出的，EMC 1178可以在最上面的半导体管芯1060D之上延伸，或者可以仅覆盖管芯堆叠DS的侧面。
如上所述使用本公开的实施例实现的电感耦合环信号传输呈现了用于将数据信号从一个位置传输到另一个位置而不需要连续的物理连接的低功率解决方案，因此消除了对昂贵的TSV或其它物理互连装置(如接合线)的需要，所述物理互连装置存在封装体高度和芯片间距的问题，以避免短路。由于ICL无法提供功率或接地/偏置，因此将ICL通信与贯穿多晶硅通孔(TPV)结合使用使得ICL发射器和ICL接收器在管芯堆叠的覆盖区内易于竖直对准，同时通过TPV将覆盖区外部的物理功率和接地/偏置路由到支撑衬底。因此，对于ICL通信而言，不仅消除了TSV，而且还消除了潜在的瓦片式或阶梯式的管芯堆叠，这将需要复杂的设计实践并限制管芯面对面的面积。
参考图12展示和描述了本公开的又一实施例。在此实施例中，微电子装置中采用了TSV和TPV两者。图12是根据本公开的实施例的微电子装置组合件1200的侧视截面示意立面图。尽管被展示为包括存储器管芯堆叠的存储器装置封装体，但是结构不限于此。微电子装置组合件包括衬底1202，所述衬底具有迹线(未示出)，所述迹线承载在介电材料中并且从其上表面上的导电衬垫1204延伸到其相对的下表面上的导电元件1206。导电元件1206可以包括例如形成在衬底1202的端子衬垫上或应用于其上的焊球。多个半导体管芯1208A-1208D(例如，被配置为双数据速率(DDRx)DRAM、NAND闪速存储器或3D XPoint(例如，SXP)存储器的管芯)堆叠在衬底1202的上表面上。每个半导体管芯1208A-1208D在其侧向外围被EMC 1210包围。承载导电迹线1214的FOP配置的RDL 1212被固定到每个半导体管芯1208A-1208D的有源表面1216，导电迹线1214(即，功率和接地/偏置迹线)穿过或越过RDL 1212从每个半导体管芯1208A-1208D的有源表面1216上的功率和接地/偏置接合衬垫位置(未示出)侧向地向外延伸，至少延伸到填充有导电材料1220(即，TPV)的通孔1218的位置，所述通孔在半导体管芯1208A-1208D之间延伸并且延伸到衬底1202的导电衬垫1204，用于功率和接地/偏置信号通信。当然，不需要FOP配置的RDL，因为可以采用承载导电迹线的介电膜。根据需要，对于所有半导体管芯1208A-1208D，功率和接地/偏置连接可以是组合的，或者对于半导体管芯1208A-1208D中的每个或至少一些，其可以是单个的。所有半导体管芯1208A-1208C(但不是最上面的半导体管芯1208D)已经被制造成具有虚线中所示的TSV 1222，所述TSV穿过其相应的厚度从有源表面1216上的集成电路系统的对准接合衬垫(未示出)延伸到其背面1224上的导电衬垫(未示出)。最上面的半导体管芯1208D在其有源表面上具有与下一较低半导体装置1208C的TSV对准的接合衬垫。如柱1226(例如焊料加盖的铜柱)等导电元件穿过聚合物膜1211和RDL 1212在接合衬垫与端子衬垫之间延伸，通过TSV 1222互连半导体管芯1208A-1208D，用于与管芯堆叠的覆盖区内的衬底1202的导电衬垫(未示出)进行数据信号通信。可以采用填充接合线中的聚合物膜中的通孔的导电材料来代替柱状导电元件，如以上关于图9A和9B所描述的。如虚线所示，然后半导体管芯1208A-1208D可以包封在例如至少围绕管芯堆叠1230的侧向外围延伸并邻接衬底1202的上表面的另一个EMC 1228中。如所示出的，EMC 1228可以在最上面的半导体管芯1060D之上延伸，或者可以仅覆盖管芯堆叠1230的侧面，留下暴露的最上面的半导体管芯1208D，用于(例如)TIM和散热器结构的应用。
现在参考附图的图13A-14B，展示并描述了采用与TPV结合的FOP配置的RDL的本公开的进一步的实施例。图13A是根据本公开的用于制造使用FOP配置的RDL的微电子装置封装体的方法1300的实施例的流程图。在动作1302中，在半导体衬底(例如，晶片)的有源表面的管芯位置上制造没有TSV的有源电路系统(例如，DRAM、NAND、3D XPoint(例如，SXP))。在动作1304中，对晶片进行探针测试，以确定已知良好管芯(KGD)的位置。在动作1306中，对晶片进行减薄，例如，从约600μm到约700μm的初始厚度，例如到约5μm到约50μm的厚度，并且作为具体实例，到近似于约30μm的厚度。然而，应注意，所述方法的实施例不限于任何特定的管芯厚度。然后，在动作1308处使用常规工艺(锯片、激光、隐形(即，激光诱导的街道式缺陷，随后由载体膜的径向膨胀引起断裂)等)来单切(即，切割)晶片。在动作1310中，然后通过将单切的KGD通过其正面(即，有源表面)以相互间隔的关系放置并粘附在面板或晶片的管芯安装位置上来形成KGD的重构晶片或面板，所述面板或晶片被配置为多个扇出型封装体(FOP)再分布层(RDL)，每个层具有一或多层任选地耦接到相应KGD的接合衬垫并由介电材料承载的导电(例如，铜)迹线，所述导电迹线延伸到相关联的管芯覆盖区的至少一个侧向外围以外的通孔位置。在动作1312中，然后将KGD的重构面板或晶片包封在EMC中，在与RDL相对的侧面上粘附到管芯附接膜(DAF)，并且单切每个KGD、相关联的FOP配置的RDL和DAF，以形成FOP配置的RDL封装体。然后堆叠多个封装体。在动作1314中，在通孔位置处(例如，通过激光消融或各向异性蚀刻)穿过DAF、EMC并穿过FOP配置的RDL的导电迹线来形成开口。在动作1316中，分配Ag或Cu浆料或其它导电材料，例如使用喷墨型敷料器来填充通孔，以形成TPV。作为另一个实例，可以在波峰焊工艺中用Sn焊料来填充通孔。在动作1318中，将FOP封装体的堆叠放置在衬底上，其中TPV与衬底上表面上的端子衬垫导电接触。如果需要，可以在形成TPV之前将FOP封装体堆叠在衬底上。在动作1320中，可以(任选地)用另一种环氧树脂模制化合物(EMC)来包封组合件，在与KGD堆叠相对的衬底上应用或形成导电元件(例如，球栅阵列(BGA)格式的焊料凸点)，执行测试，并且穿过其它EMC(如果存在)和衬底来单切KGD堆叠以形成封装体。在动作1322中，可以用其它EMC(如果存在)覆盖管芯堆叠的顶部，或者可以将其暴露出来，例如，用于将散热器与热界面材料(TIM)附接。
图13B是根据本公开的实施例的微电子装置封装体1350的侧视截面示意图，并且所述微电子装置封装体可以根据图13A的方法制造。微电子装置封装体1350包括衬底1352，所述衬底具有迹线(未示出)，所述迹线承载在介电材料中并且从其上表面上的导电衬垫1354延伸到其相对的下表面上的导电元件1356。导电元件1356可以包括例如形成在衬底1352底面上的端子衬垫上或应用于其上的焊球。多个半导体管芯1360A-1360D(例如，被配置为双数据速率(DDRx)DRAM、NAND闪速存储器或3D Xpoint(例如，SXP)存储器的管芯，所有这些管芯都没有TSV)堆叠在衬底1352的上表面上。每个半导体管芯1360A-1360D在有源表面1362上层压到FOP配置的RDL 1364，所述FOP配置的RDL在其一或多个侧面(示出了两个侧面)上的相应管芯1360A-1360D的至少一个侧向外围以外延伸。每个半导体管芯1360A-1360D附接到其背面1368上的DAF段1366。RDL 1364的导电迹线1370在每个半导体管芯1360A-1360D周围的EMC 1374的上表面1372之上从每个半导体管芯1360A-1360D的有源表面1362上的接合衬垫位置(未示出)侧向地向外延伸，至少延伸到填充有导电材料1378的通孔1376的位置，所述通孔在半导体管芯1360A-1360D之间延伸并且延伸到衬底1352的导电衬垫1354。如虚线所示，半导体管芯1360A-1360D可以包封在例如至少围绕管芯堆叠的侧向外围延伸并邻接衬底1352的上表面的另一个EMC 1380中。如所示出的，EMC 1380可以在最上面的半导体管芯1360D之上延伸。可替代地，其它EMC 1380可以使最上面的未覆盖的半导体管芯1360D的有源表面1362和导电迹线1370被薄介电层覆盖，所述薄介电层可以包括热界面材料(TIM)和散热器，用于增强来自微电子装置封装体1350的热传递。
图14A是根据本公开的用于制造采用与TPV结合的FOP配置的RDL的微电子装置封装体的方法1400的实施例的流程图。在1402中，在半导体衬底(例如，晶片)的有源表面的管芯位置上制造没有TSV的有源电路系统(例如，DRAM、NAND、3D XPoint(例如，SXP))。在动作1404中，对晶片进行探针测试，以确定已知良好管芯(KGD)的位置。在动作1406中，对晶片进行减薄，例如，从约600μm到约700μm的初始厚度，例如到约5μm到约50μm的厚度，并且作为具体实例，到近似于约30μm的厚度。然而，应注意，所述方法的实施例不限于任何特定的管芯厚度。然后，在动作1408处使用常规工艺(锯片、激光、隐形(即，激光诱导的街道式缺陷，随后由载体膜的径向膨胀引起断裂)等)来单切(即，切割)晶片。在动作1410中，然后通过将单切的KGD通过其正面(即，有源表面)以相互间隔的关系粘附并可操作地耦接在面板或晶片的管芯安装位置上来形成KGD的重构晶片或面板，所述面板或晶片被配置为多个扇出型封装体(FOP)再分布层(RDL)，每个层具有一或多层任选地耦接到相应KGD的接合衬垫并由介电材料承载的导电(例如，铜)迹线，所述导电迹线延伸到相关联的管芯覆盖区的至少一个侧向外围以外的通孔位置。在动作1412中，然后将KGD的重构面板或晶片包封在EMC中。在动作1414中，然后将聚合物膜层压在重构晶片或面板的相互间隔的KGD的有源表面以及每个KGD、周围的EMC和相关联的FOP配置的RDL之上，所述聚合物膜例如是晶片或面板级膜，如包括二氧化硅填充的环氧树脂的非导电膜(NCF)、b级聚酰亚胺膜、聚四氟乙烯(PTFE)膜或其它聚合物膜，并单切聚合物膜以形成封装体。在可以在应用聚合物膜和单切之前实施的动作1416中，要放置在管芯堆叠底部的KGD凸起有铜柱或焊料凸点形式的导电元件，或者可以凸起有安置在聚合物膜中的通孔中的导电材料(例如，Ag或Cu浆料)。在动作1418中，堆叠的底部(即，凸起的)KGD被倒置，并以倒装芯片朝向、有源表面向下放置在衬底上，穿过聚合物膜连接到衬底的端子衬垫。在动作1420中，然后，堆叠的剩余KGD被倒置并面朝下放置在最底部的KGD之上。在动作1422中，在通孔位置处(例如，通过激光消融或各向异性蚀刻)穿过EMC、穿过FOP配置的RDL的导电迹线和聚合物膜来形成开口。在动作1424中，采用Ag或Cu浆料或其它导电材料，例如使用喷墨型敷料器来填充通孔并形成TSV。作为另一个实例，可以在波峰焊工艺中用Sn焊料来填充通孔。在动作1426中，可以(任选地)用另一种环氧树脂模制化合物(EMC)来包封组合件，在与KGD堆叠相对的衬底上应用或形成导电元件(例如，球栅阵列(BGA)格式的焊料凸点)，执行测试，并且穿过其它EMC(如果存在)和衬底来单切KGD堆叠以形成封装体。在动作1428中，可以用其它EMC(如果存在)覆盖管芯堆叠的顶部，或者可以将其暴露出来，例如，用于将散热器与热界面材料(TIM)附接。
图14B是根据本公开的实施例的微电子装置封装体1450的侧视截面示意图，并且所述微电子装置封装体可以根据图14A的方法制造。微电子装置封装体1450包括衬底1452，所述衬底具有迹线(未示出)，所述迹线承载在介电材料中并且从其上表面上的导电衬垫1454延伸到其相对的下表面上的导电元件1456。导电元件1456可以包括例如形成在衬底1452的凸点下金属化层(UBM)上或应用于其上的焊球。多个半导体管芯1460A-1460D(例如，被配置为双数据速率(DDRx)DRAM、NAND闪速存储器或3D Xpoint(例如，SXP)存储器的管芯)堆叠在衬底1452的上表面上。每个半导体管芯1460A-1460D在有源表面1462上层压到FOP配置的RDL 1464，所述FOP配置的RDL在其一或多个侧面(示出了两个侧面)上的相应管芯1460A-1460D的至少一个侧向外围以外延伸。RDL 1464的导电迹线1466在每个半导体管芯1460A-1460D周围的EMC 1470的下表面1468之上从每个半导体管芯1460A-1460D的有源表面1462上的接合衬垫位置(未示出)侧向地向外延伸，至少延伸到填充有导电材料1474的通孔1472的位置，所述通孔在半导体管芯1460A-1460D之间延伸并且延伸到衬底1452的导电衬垫1454。将聚合物膜1476层压在每个半导体管芯1460A-1460D上的RDL 1464之上，所述聚合物膜例如是晶片或面板级膜，如包括二氧化硅填充的环氧树脂的非导电膜(NCF)、b级聚酰亚胺膜、聚四氟乙烯(PTFE)膜或其它聚合物膜。可替代地，毛细管底部填料(CUF)可以安置在半导体管芯1460A-1460D之间。铜柱或焊料凸点形式的导电元件1478穿过最下面的半导体管芯1460A与衬底1452之间的聚合物膜1476延伸，以接触衬底1452的端子衬垫(未示出)。最下面的半导体管芯1460A通过导电元件1478连接到衬底，并且通过与其相关联的RDL1464和TPV的导电迹线1466连接到其它半导体管芯1460B-1460D。管芯堆叠可以包封在例如至少围绕管芯堆叠的侧向外围延伸并邻接衬底1452的上表面的另一个EMC 1480中。如所示出的，EMC 1480可以在最上面的半导体管芯1460D之上延伸。可替代地，EMC 1480可以使未覆盖的半导体管芯1460D的背面被薄介电层覆盖，所述薄介电层可以包括热界面材料(TIM)和散热器，用于增强来自微电子装置封装体1450的热传递。
图13A-14B的实施例通过消除TSV和管芯上的常规后晶片制造工艺，显著降低了多管芯堆叠和封装体的成本。此外，这些实施例提供了对每个RDL使用不同导电迹线设计的能力，从而允许对堆叠中的每个管芯使用单独的地址引脚。更进一步地，堆叠中的半导体管芯的功率和接地/偏置可以连接在一起，或者对于每个管芯，其可以是单个的。此外，为每一层RDL定制迹线图案便于定制相同或不同管芯功能的多管芯封装体配置。
本公开的实施例包含一种微电子装置组合件，所述微电子装置组合件包括：微电子装置，所述微电子装置具有面向衬底的有源表面；以及预形成的孔，所述预形成的孔填充有导电材料并延伸穿过所述微电子装置的所述有源表面上的接合衬垫阵列与所述衬底上的端子衬垫之间的介电膜。
本公开的实施例包含一种微电子装置组合件，所述微电子装置组合件包括：衬底上的微电子装置堆叠，每个微电子装置包括在有源表面上的接合衬垫与其背面上的端子衬垫之间延伸穿过其厚度的TSV；以及插入所述堆叠的相邻微电子装置之间的介电膜，所述介电膜包括在所述堆叠的相邻微电子装置的接合衬垫与端子衬垫之间对准的预形成的孔，所述预形成的孔填充有与相邻微电子部件的对准的接合衬垫和端子衬垫接触的导电材料。
本公开的实施例包含一种方法，所述方法包括：通过将单切的半导体管芯以互相间隔的关系放置并在包括接合衬垫的所述单切的半导体管芯的有源表面之上层压聚合物膜来形成重构晶片或面板；穿过所述聚合物膜形成通孔，以暴露所述有源表面上的接合衬垫；用导电材料填充所述通孔；穿过所述聚合物膜单切所述重构面板或晶片的所述半导体管芯；倒置至少一个半导体管芯，并将所述倒置的至少一个半导体管芯放置在衬底上，其中导电材料填充的通孔与所述衬底上的端子衬垫对准；以及将所述聚合物膜接合到所述衬底，其中所述导电材料与所述端子衬垫接触。
下文描述了本公开的另外的非限制性示例实施例。
实施例1：一种方法，其包括：
通过将半导体管芯以互相间隔的关系放置并在管芯的有源表面之上层压聚合物膜来形成重构晶片或面板；
穿过所述聚合物膜形成开口，以暴露所述有源表面上的接合衬垫；
在所述聚合物膜上形成导电迹线，所述导电迹线从所述接合衬垫到所述半导体管芯的侧向外围之外和所述半导体管芯之间的通孔位置；
穿过所述聚合物膜单切多组两个或两个以上半导体管芯，并将单切的多组两个或两个以上半导体管芯堆叠在衬底上；
在所述通孔位置处在半导体管芯堆叠上穿过所述聚合物膜形成通孔；以及
用导电材料填充所述通孔。
实施例2：根据实施例1所述的方法，其进一步包括，在形成重构晶片或面板之前：
在没有TSV的半导体衬底的有源表面的管芯位置上制造有源电路系统；
进行测试以确定已知良好管芯KGD的管芯位置；
将所述半导体衬底从初始厚度减薄到约5μm到约200μm的厚度；
将所述半导体衬底单切成单独的KGD。
实施例3：根据实施例1或2所述的方法，其进一步包括，在用所述导电材料填充所述通孔之后：
用环氧树脂模制化合物(EMC)包封所述衬底上的所述单切的多组两个或两个以上半导体管芯的堆叠；
在与所述单切的多组两个或两个以上半导体管芯的堆叠相对的所述衬底上应用或形成导电元件；
测试所述单切的多组两个或两个以上半导体管芯的堆叠；以及
穿过所述EMC和所述衬底单切所述单切的多组两个或两个以上半导体管芯的堆叠。
实施例4：根据实施例3所述的方法，其中包封所述单切的多组两个或两个以上半导体管芯的堆叠包括使所述堆叠的顶部暴露，并对每个堆叠的顶部应用热界面材料(TIM)和散热器。
实施例5：根据实施例1到4中任一项所述的方法，其中提供单切的半导体管芯包括提供DRAM、NAND闪速存储器或3D XPoint(SXP)存储器管芯。
实施例6：根据实施例1所述的方法，其进一步包括，在将所述聚合物膜层压在所述相互间隔的半导体管芯之上之前，将所述半导体管芯通过其背面以相互间隔的关系放置在粘合膜上。
实施例7：根据实施例6所述的方法，其中将所述半导体管芯通过其背面以相互间隔的关系放置在粘合膜上包括将所述半导体管芯放置在管芯附接膜(DAF)或管芯上膜(FOD)材料上。
实施例8：根据实施例1、5或6中任一项所述的方法，其中层压聚合物膜包括层压非导电膜(NCF)、b级聚酰亚胺膜或聚四氟乙烯(PTFE)膜。
实施例9：根据实施例2所述的方法，其中：
在没有TSV的半导体衬底的有源表面的管芯位置上制造有源电路系统包括：
制造在第一半导体衬底的有源表面的管芯位置上表现出第一功能的有源电路系统包括制造被配置用于在主/从存储器架构中作为从管芯操作的存储器管芯；以及
制造在第二半导体衬底的有源表面的管芯位置上表现出至少一个第二不同功能的有源电路系统包括制造被配置用于在主/从存储器架构中作为主管芯操作的存储器管芯。
实施例10：根据实施例9所述的方法，其进一步包括单切多组两个或两个以上主管芯，并将所述多组两个或两个以上主管芯放置在衬底上；以及
将多组两个或两个以上从管芯堆叠在所述多组两个或两个以上主管芯上。
实施例11：根据实施例9所述的方法，其中形成重构面板或晶片包括：
通过将主管芯以相互间隔的关系放置在一或多个从管芯附近来形成第一重构晶片；
穿过所述聚合物膜单切多组两个或两个以上半导体管芯包括单切与一或多个从管芯成组的主管芯；
通过将从管芯以相互间隔的关系放置来形成第二重构晶片；
单切多组两个或两个以上半导体管芯包括单切多组两个或两个以上从管芯；该方法进一步包括：
将具有一或多个从管芯的单切的多组主管芯放置在衬底上；以及
将单切的多组两个或两个以上从管芯分别堆叠在具有一或多个从管芯的多组主管芯上。
实施例12：根据实施例2所述的方法，其中：
在没有TSV的半导体衬底的有源表面的管芯位置上制造有源电路系统包括：
制造在第一半导体衬底的有源表面的管芯位置上表现出第一功能的有源电路系统包括制造存储器管芯；以及
制造在第二半导体衬底的有源表面的管芯位置上表现出至少一个第二不同功能的有源电路系统包括制造被配置用于作为存储器控制器操作的逻辑管芯。
实施例13：根据实施例12所述的方法，其进一步包括单切多组两个或两个以上逻辑管芯，并将所述多组两个或两个以上逻辑管芯放置在衬底上；以及
将多组两个或两个以上存储器管芯分别堆叠在多组两个或两个以上逻辑管芯上。
实施例14：根据实施例12所述的方法，其中形成重构面板或晶片包括：
通过将逻辑管芯以相互间隔的关系放置在一或多个存储器管芯附近来形成第一重构晶片；
穿过所述聚合物膜单切多组两个或两个以上半导体管芯包括单切与一或多个存储器管芯成组的逻辑管芯；
通过将存储器管芯以相互间隔的关系放置来形成第二重构晶片；
单切多组两个或两个以上半导体管芯包括单切多组两个或两个以上存储器管芯；该方法进一步包括：
将具有一或多个存储器管芯的单切的多组逻辑管芯放置在衬底上；以及将单切的多组两个或两个以上存储器管芯分别堆叠在多组一或多个主管芯上。
实施例15：一种微电子装置组合件，其包括：
衬底，所述衬底具有暴露于其表面上的导体；
所述衬底上的两个或两个以上由两个或两个以上微电子装置构成的堆叠，每个微电子装置包括具有接合衬垫的有源表面，所述接合衬垫可操作地耦接到第一导电迹线，所述第一导电迹线在介电材料之上延伸到所述堆叠的微电子装置的至少一个侧面以外的通孔位置，并且耦接到第二导电迹线，所述第二导电迹线在所述两个或两个以上由两个或两个以上微电子装置构成的堆叠中的所述微电子装置中的至少一些之间延伸；以及
通孔，所述通孔在所述通孔位置处延伸穿过所述介电材料，并且包括与所述两个或两个以上由两个或两个以上微电子装置构成的堆叠中的每一个的所述导电迹线中的至少一些接触的导电材料，并且延伸到所述衬底的暴露导体。
实施例16：根据实施例15所述的微电子装置组合件，其中所述包括导电材料的所述通孔中的至少一些被配置成，与所述堆叠的所述两个或两个以上微电子装置中的选定微电子装置的导电迹线结合，在不同堆叠的微电子装置之间路由信号。
实施例17：根据实施例15或16所述的微电子装置组合件，其中所述微电子装置包括半导体管芯。
实施例18：根据实施例17所述的微电子装置组合件，其中所述半导体管芯包括位于微电子装置的至少一个堆叠的基底处的衬底上的主存储器管芯，并且所述微电子装置组合件中的所述半导体管芯的剩余部分包括从存储器管芯，其中所述微电子装置组合件配置有主/从DDR架构。
实施例19：根据实施例18所述的微电子装置组合件，其进一步包括每个微电子装置堆叠的所述基底处的所述衬底上的主存储器管芯。
实施例20：根据实施例17所述的微电子装置组合件，其中所述半导体管芯被配置为存储器管芯和逻辑管芯，并且逻辑管芯定位在至少一个堆叠的所述基底处。
实施例21：根据实施例20所述的微电子装置组合件，其中逻辑管芯定位在每个堆叠的所述基底处。
实施例22：根据实施例17所述的微电子装置组合件，其中所述微电子装置包括表现出至少两种不同功能的半导体管芯。
实施例23：一种方法，其包括：
通过将单切的半导体管芯以互相间隔的关系放置并在管芯的有源表面之上层压聚合物膜来形成重构面板或晶片，所述单切的半导体管芯包括iRDL，所述iRDL包括将接合衬垫位置重新路由到iRDL衬垫阵列中的迹线；
穿过所述聚合物膜形成通孔，以暴露所述有源表面上的iRDL衬垫；
用导电材料填充通孔；
穿过所述聚合物膜单切所述半导体管芯；以及
倒置所述半导体管芯中的至少一个，并将所述倒置的至少一个半导体管芯放置在衬底上，其中导电材料填充的通孔与所述衬底上的端子衬垫对准；以及
将所述聚合物膜接合到所述衬底，并将所述导电材料接合到所述端子衬垫。
实施例24：根据实施例23所述的方法，其进一步包括，在形成重构晶片或面板之前：
在半导体衬底的有源表面的管芯位置上制造有源电路系统，并通过迹线在每个管芯位置上形成iRDL，以将接合衬垫位置重新路由到iRDL衬垫中；
对所述半导体衬底进行测试，以确定已知良好管芯(KGD)的管芯位置；
将所述半导体衬底从初始厚度减薄到约5μm到约200μm的厚度；以及
将所述半导体衬底单切成单独的KGD。
实施例25：根据实施例1或2所述的方法，其进一步包括将另外的半导体管芯堆叠在放置于所述衬底上的所述相应的半导体管芯上，并且通过导电通孔将所述另外的半导体管芯可操作地耦接到所述衬底的端子衬垫，所述导电通孔在所述另外的半导体管芯外围之外延伸穿过介电材料，并且通过迹线与所述另外的半导体管芯电通信，所述迹线由所述介电材料承载并且延伸到所述另外的半导体管芯的有源表面上的接合衬垫。
实施例26：一种微电子装置组合件，其包括：
微电子装置，所述微电子装置的表面面向衬底；
导电材料填充的孔，所述导电材料填充的孔延伸穿过所述微电子装置的所述有源表面上的iRDL衬垫阵列与所述衬底上的端子衬垫之间的介电膜；以及
另外的微电子装置，所述另外的微电子装置堆叠在所述半导体管芯上，所述另外的微电子装置各自具有在其表面之上并在至少一个外围之外延伸的介电膜，所述介电膜各自承载从所述微电子装置的所述表面上的接合衬垫延伸到所述介电膜中导电材料填充的通孔并与之接触的导电迹线，所述通孔延伸到所述衬底上的端子衬垫。
实施例27：一种微电子装置组合件，其包括：
衬底上的微电子装置堆叠，每个微电子装置包括在有源表面上的接合衬垫与其背面上的端子衬垫之间延伸穿过其厚度的TSV；
介电膜，所述介电膜插入在所述堆叠的相邻微电子装置之间，所述介电膜包括在所述堆叠的相邻微电子装置的接合衬垫与端子衬垫之间对准的孔；
用导电材料填充的孔与相邻微电子部件的对准的接合衬垫和端子衬垫接触。
实施例28：根据实施例27所述的微电子装置组合件，其中所述介电膜包括预制的聚合物膜，并且所述导电材料包括导电金属浆料。
实施例29：根据实施例27所述的微电子装置组合件，其中所述介电膜在所述堆叠的至少一个侧面以外延伸，并且将导电迹线从未对准的接合衬垫或端子衬垫承载到定位在所述堆叠的所述至少一个侧面以外的导电通孔，所述导电通孔延伸到所述衬底上的端子衬垫，所述导电迹线和导电通孔可操作地耦接，用于所述衬底与所述堆叠的所述微电子装置之间的功率和接地或偏置传输。
实施例30：根据实施例29所述的微电子装置组合件，其中，与所述对准的接合衬垫和端子衬垫接触的所述TSV和所述导电材料可操作地耦接，用于所述堆叠的微电子装置之间以及所述堆叠的微电子装置与所述衬底之间的数据信号传输。
实施例31：一种方法，其包括：
通过将半导体管芯通过有源表面以相互间隔的关系粘附在FOP配置RDL晶片或面板上来形成半导体管芯的重构晶片或面板，所述FOP配置RDL晶片或面板具有从接合衬垫延伸到每个半导体管芯的覆盖区以外的RDL上的区域的迹线；
在不会形成通孔的位置处将一或多个表面安装部件放置在侧向相关联的半导体管芯的覆盖区外部的FOP配置的RDL上；
在所述重构晶片或面板的所述半导体管芯的背面之上层压聚合物膜；
在所述半导体管芯之间单切所述聚合物膜和RDL晶片或面板；
倒置所述半导体管芯并将所述倒置的半导体管芯堆叠在衬底上，其中所述一或多个表面安装部件在所述管芯堆叠内；
在通孔位置处穿过所述聚合物膜和RDL形成延伸到所述衬底上的导电衬垫的通孔；以及
用导电材料填充所述通孔。
实施例32：根据实施例31所述的方法，其中放置一或多个表面安装部件包括放置一或多个电容器、电感器或电阻器。
实施例33：根据实施例31或32所述的方法，其进一步包括将一或多个表面安装部件放置在所述倒置的半导体管芯堆叠的顶层RDL上。
实施例34：根据实施例31、32或33中任一项所述的方法，其中将至少一个表面安装部件放置在所述半导体管芯堆叠的顶层RDL上包括以下中的至少一个：将至少一个表面安装部件放置在所述半导体管芯堆叠的所述顶层RDL上方或者将至少一个表面安装部件放置在所述堆叠的所述顶层RDL之下和所述堆叠的所述半导体管芯的覆盖区外部。
实施例35：根据实施例31到34中任一项所述的方法，其中所述半导体管芯具有至少两种不同的大小，并且其中，当堆叠所述倒置的半导体管芯时，至少一个表面安装部件定位在竖直相邻的半导体管芯的覆盖区内。
实施例36：一种方法，其包括：
通过将半导体管芯通过有源表面以相互间隔的关系粘附在FOP配置RDL面板或晶片上来形成半导体管芯的重构晶片或面板，所述FOP配置RDL面板或晶片具有从接合衬垫延伸到每个半导体管芯的覆盖区以外的RDL上的区域的迹线；
在所述重构晶片或面板的所述半导体管芯的背面之上层压聚合物膜；
在所述半导体管芯之间单切所述聚合物膜和所述RDL；
倒置所述半导体管芯并将所述倒置的半导体管芯堆叠在衬底上；
在通孔位置处穿过所述聚合物膜和所述RDL形成延伸到所述衬底上的导电衬垫的通孔；
用导电材料填充所述通孔；以及
将一或多个表面安装部件放置在所述半导体管芯堆叠的顶层RDL上。
实施例37：根据实施例36所述的方法，其中放置一或多个表面安装部件包括放置一或多个电容器、电感器或电阻器。
实施例38：一种微电子装置组合件，其包括：
衬底，所述衬底具有暴露于其表面上的导体；
所述衬底上的由两个或两个以上微电子装置构成的堆叠，每个微电子装置包括有源表面，所述有源表面具有可操作地耦接到导电迹线的接合衬垫，所述导电迹线在介电材料之上延伸到相关联的微电子装置的覆盖区以外的通孔位置；
通孔，所述通孔在所述通孔位置处延伸穿过所述介电材料，并且包括与所述两个或两个以上微电子装置中的每一个的所述导电迹线中的至少一些接触的导电材料，并且延伸到所述衬底的暴露导体；以及
一或多个表面安装部件，所述表面安装部件可操作地耦接到至少一种介电材料的导电迹线。
实施例39：根据实施例38所述的微电子装置组合件，其中所述一或多个表面安装部件在与所述介电材料相关联的所述微电子装置的所述覆盖区外部的位置处安装到所述至少一种介电材料。
实施例40：根据实施例38或39所述的微电子装置组合件，其中所述一或多个表面安装部件安装到所述至少一种介电材料的上表面。
实施例41：根据实施例38或39所述的微电子装置组合件，其中所述一或多个表面安装部件安装到所述至少一种介电材料的下表面。
实施例42：根据实施例38、39或40中任一项所述的微电子装置组合件，其中所述一或多个表面安装部件定位在至少一个通孔之上的最上面的介电材料上。
实施例43：根据实施例38所述的微电子装置组合件，其中所述一或多个表面安装部件定位在未定位通孔的堆叠内的介电材料上。
实施例44：根据实施例38、39、40或43中任一项所述的微电子装置组合件，其中所述堆叠的至少一个微电子装置小于所述堆叠的至少一个其它相邻微电子装置，并且所述一或多个表面安装部件安装到所述堆叠的所述至少一个其它相邻微电子装置的覆盖区内的所述至少一种介电材料。
实施例45：根据实施例38到44中任一项所述的微电子装置组合件，其中在所述介电材料上延伸到相关联的微电子装置的覆盖区以外的通孔位置的所述导电迹线包括扇出型封装体配置的再分布层(FOP配置的RDL)结构。
实施例46：根据实施例38到45中任一项所述的微电子装置组合件，其中所述微电子装置包括半导体管芯。
实施例47：根据实施例38到46中任一项所述的微电子装置组合件，其中所述一或多个表面安装部件包括一或多个电容器、电感器或电阻器。
实施例48：一种方法，其包括：
通过将半导体管芯通过有源表面以相互间隔的关系粘附在FOP配置RDL面板或晶片上来形成半导体管芯的重构晶片或面板，所述FOP配置RDL面板或晶片具有从每个半导体管芯的接合衬垫延伸到所述半导体管芯的覆盖区以外的相关联的RDL上的区域的迹线，其中每个半导体管芯或相关联的RDL中的至少一个包含至少一个ICL发射器和至少一个ICL接收器；
在所述重构晶片或面板的所述半导体管芯的背面之上层压聚合物膜；
在所述半导体管芯之间单切所述聚合物膜和RDL面板或晶片；
倒置所述半导体管芯并将所述倒置的半导体管芯堆叠在衬底上，其中每个半导体管芯或相关联的RDL的所述至少一个ICL发射器与相邻半导体管芯或相关联的RDL的所述至少一个ICL接收器竖直地对准，并且每个半导体管芯或相关联的RDL的所述至少一个ICL接收器与相邻半导体管芯或相关联的RDL的所述至少一个ICL发射器竖直地对准；
在通孔位置处穿过所述聚合物膜和RDL形成延伸到所述衬底上的导电衬垫的通孔；以及
用导电材料填充所述通孔。
实施例49：根据实施例48所述的方法，其进一步包括在从所述晶片单切所述半导体管芯之前，在晶片的BEOL加工中在所述半导体管芯上形成所述至少一个ICL发射器和所述至少一个ICL接收器。
实施例50：根据实施例48所述的方法，其进一步包括在形成所述半导体管芯的重构面板或晶片之前，在所述FOP配置的RDL面板或晶片上形成或放置每个半导体管芯的所述至少一个ICL发射器和所述至少一个ICL接收器。
实施例51：根据实施例48、49或50中任一项所述的方法，其进一步包括在将所述倒置的半导体管芯堆叠在衬底上之前，为所述衬底提供至少一个ICL发射器和至少一个ICL接收器，以及将相邻半导体管芯或相关联的RDL的所述至少一个ICL发射器与所述衬底的所述至少一个ICL接收器以及将相邻半导体管芯或相关联的RDL的所述至少一个ICL接收器与所述衬底的所述至少一个ICL发射器竖直地对准。
实施例52：根据实施例48或51所述的方法，其进一步包括为每个半导体管芯或相关联的RDL提供多个ICL发射器和多个ICL接收器，以及堆叠所述倒置的半导体管芯，其中堆叠的半导体管芯或相关联的RDL的ICL发射器与相邻堆叠的半导体管芯或相关联的RDL的ICL接收器竖直地对准，并且所述堆叠的半导体管芯或相关联的RDL的ICL接收器与相邻堆叠的半导体管芯或相关联的RDL的ICL发射器竖直地对准。
实施例53：一种微电子装置组合件，其包括：
衬底，所述衬底具有暴露于其表面上的导体；
所述衬底上的由两个或两个以上微电子装置构成的堆叠，每个微电子装置包括有源表面，所述有源表面具有可操作地耦接到导电迹线的接合衬垫，所述导电迹线在介电材料之上延伸到相关联的微电子装置的覆盖区以外的通孔位置；
通孔，所述通孔用于功率和接地/偏置，所述通孔在所述通孔位置处延伸穿过所述介电材料，并且包括与所述两个或两个以上微电子装置中的每一个的所述导电迹线中的至少一些接触的导电材料；并且
所述微电子装置或相关联的RDL包含所述相应微电子装置的覆盖区内的至少一个ICL发射器和至少一个ICL接收器，每个微电子装置或相关联的RDL的所述至少一个ICL发射器与相邻微电子装置或相关联的RDL的所述至少一个ICL接收器竖直地对准，并且每个微电子装置或相关联的RDL的所述至少一个ICL接收器与相邻微电子装置或相关联的RDL的所述至少一个ICL发射器竖直地对准，用于数据信号通信。
实施例54：根据实施例53所述的微电子装置组合件，其中所述至少一个ICL发射器和所述至少一个ICL接收器定位在所述相应微电子装置的BEOL结构内。
实施例55：根据实施例53所述的微电子装置组合件，其中所述至少一个ICL发射器和所述至少一个ICL接收器定位在与相应微电子装置相关联的RDL上。
实施例56：根据实施例53、54或55中任一项所述的微电子装置组合件，其中所述衬底包含至少一个ICL发射器和至少一个ICL接收器，并且相邻微电子装置或相关联的RDL的所述至少一个ICL发射器与所述衬底的所述至少一个ICL接收器竖直地对准，并且所述相邻微电子装置或相关联的RDL的所述至少一个ICL接收器与所述衬底的所述至少一个ICL发射器竖直地对准。
实施例57：根据实施例53或56所述的微电子装置组合件，其中每个微电子装置或相关联的RDL包含多个ICL发射器和多个ICL接收器，并且堆叠的微电子装置或相关联的RDL的ICL发射器与相邻堆叠的微电子装置或相关联的RDL的ICL接收器竖直地对准，并且所述堆叠的微电子装置或相关联的RDL的ICL接收器与相邻堆叠的微电子装置或相关联的RDL的ICL发射器竖直地对准。
实施例58：根据实施例53到57中任一项所述的微电子装置组合件，其中在所述介电材料上延伸到相关联的微电子装置的覆盖区以外的通孔位置的所述导电迹线包括扇出型封装体配置的再分布层(FOP配置的RDL)结构。
实施例59：根据实施例53到58中任一项所述的微电子装置组合件，其中所述微电子装置包括半导体管芯。
实施例60：根据实施例53到59中任一项所述的微电子装置组合件，其中通过所述导电迹线和通孔进行的功率和接地/偏置信号通信对于所有所述微电子装置是组合的。
实施例61：根据实施例53到59中任一项所述的微电子装置组合件，其中通过所述导电迹线和通孔进行的功率和接地/偏置通信对于所述微电子装置中的至少一些是单独的。
实施例62：一种微电子装置组合件，其包括：
衬底，所述衬底具有暴露于其表面上的导体；
所述衬底上的由两个或两个以上微电子装置构成的堆叠，每个微电子装置包括有源表面，所述有源表面具有可操作地耦接到导电迹线的功率和接地/偏置衬垫，所述导电迹线在介电材料上延伸到相关联的微电子装置的覆盖区以外的通孔位置，以及用于数据信号通信的TSV，所述TSV延伸穿过与相邻微电子装置中的至少一个的TSV对准的所述微电子装置；
通孔，所述通孔用于功率和接地\偏置通信，所述通孔在所述通孔位置处延伸穿过所述介电材料，并且包括与所述两个或两个以上微电子装置中的每一个的所述导电迹线中的至少一些接触的导电材料，并且延伸到所述衬底的暴露导体中的至少一些；以及
导电元件，所述导电元件延伸穿过与所述TSV对准的相邻微电子装置之间的介电材料，用于数据信号通信。
实施例63：根据实施例62所述的微电子装置组合件，其中通过所述导电迹线和通孔进行的功率和接地/偏置信号通信对于所有所述微电子装置是组合的。
实施例64：根据实施例62所述的微电子装置组合件，其中通过所述导电迹线和通孔进行的功率和接地/偏置通信对于所述微电子装置中的至少一些是单独的。
实施例65：根据实施例62到64中任一项所述的微电子装置组合件，其进一步包括所述堆叠中没有TSV的另外的、最上面的微电子装置，并且具有与所述堆叠的下一较低微电子装置的TSV对准的接合衬垫。
实施例66：根据实施例62到65中任一项所述的微电子装置组合件，其中每个微电子装置被所述通孔延伸穿过的EMC侧向地包围。
实施例67：根据实施例62到66中任一项所述的微电子装置组合件，其进一步包括导电元件，所述导电元件延伸穿过最下面的微电子装置的TSV与所述衬底的所述上表面上的导体之间的介电材料，用于数据信号通信。
实施例68：一种方法，其包括：
通过将半导体管芯通过有源表面以相互间隔的关系粘附在FOP配置RDL晶片或面板上来形成半导体管芯的重构晶片或面板，所述FOP配置RDL晶片或面板具有从接合衬垫延伸到每个半导体管芯的覆盖区以外的RDL上的区域的迹线；
将半导体管芯的所述重构晶片或面板的所述半导体管芯侧向地包封在EMC中；
将半导体管芯的所述重构晶片或面板粘附到与所述FOP配置的晶片或面板相对的所述EMC的一个侧面上的DAF；
单切所述半导体管芯、FOP配置的RDL晶片或面板、所述EMC和所述DAF；
堆叠单切的半导体管芯、FOP配置的RDL、EMC和DAF；
在与所述堆叠的半导体管芯的覆盖区之外的迹线通信的通孔位置处，穿过单切的RDL、EMC和DAF形成开口；以及
用导电材料填充所述开口。
实施例69：根据实施例68所述的方法，其进一步包括在衬底上堆叠所述单切的半导体管芯、FOP配置的RDL、EMC和DAF；并且
其中用导电材料填充所述开口包括用导电材料填充所述开口以接触所述衬底的上表面上的导体。
实施例70：一种微电子装置组合件，其包括：
衬底，所述衬底具有暴露于其表面上的导体；
所述衬底上的由两个或两个以上微电子装置构成的堆叠，每个微电子装置包括有源表面，所述有源表面具有可操作地耦接到导电迹线的接合衬垫，所述导电迹线在介电材料之上延伸到相关联的微电子装置的覆盖区以外的通孔位置；
侧向地包围所述两个或两个以上微电子装置中的每一个的EMC；
所述微电子装置中的每一个之上的DAF和所述周围的EMC；以及
通孔，所述通孔在所述通孔位置处延伸穿过所述介电材料、所述EMC和所述DAF，并且包括与所述两个或两个以上微电子装置中的每一个的所述导电迹线中的至少一些接触的导电材料，并且延伸到所述衬底的暴露导体。
实施例71：根据实施例70所述的微电子装置组合件，其中在所述介电材料之上延伸到相关联的微电子装置的覆盖区以外的通孔位置的所述导电迹线包括扇出型封装体配置的再分布层(FOP配置的RDL)结构。
实施例72：一种方法，其包括：
通过将单切的半导体管芯通过有源表面以相互间隔的关系粘附在FOP配置的RDL晶片或面板上来形成半导体管芯的重构晶片或面板，所述FOP配置的RDL晶片或面板具有从接合衬垫延伸到每个半导体管芯的覆盖区以外的RDL上的区域的迹线；
将半导体管芯的所述重构晶片或面板的所述半导体管芯侧向地包封在EMC中；
将聚合物膜层压在所述RDL之上；
单切所述半导体管芯、EMC、RDL晶片或面板和聚合物膜；
倒置并堆叠单切的半导体管芯、FOP配置的RDL、EMC和聚合物膜；
在通孔位置处穿过所述单切的RDL、EMC和聚合物膜形成开口；以及
用导电材料填充所述开口。
实施例73：根据实施例72所述的方法，其进一步包括：
在倒置并堆叠所述单切的半导体管芯、FOP配置的RDL、EMC和聚合物膜之前，使选定的微电子装置在其有源表面上凸起有导电元件；
其中倒置并堆叠所述单切的半导体管芯、FOP配置的RDL、EMC和聚合物膜包括倒置并将凸起的微电子装置堆叠在衬底上，其中所述导电元件穿过聚合物膜与所述衬底的导体接触；以及
倒置并堆叠剩余的微电子装置。
实施例74：一种微电子装置组合件，其包括：
衬底，所述衬底具有暴露于其表面上的导体；
所述衬底之上的由两个或两个以上微电子装置构成的堆叠，每个微电子装置包括有源表面，所述有源表面面向所述衬底并具有可操作地耦接到导电迹线的接合衬垫，所述导电迹线在介电材料之上延伸到相关联的微电子装置的覆盖区以外的通孔位置；
聚合物膜，所述聚合物膜在所述介电材料和导电迹线之上；
侧向地包围所述两个或两个以上微电子装置中的每一个的EMC；
通孔，所述通孔在所述通孔位置处延伸穿过所述介电材料、所述聚合物膜和所述EMC，并且包括与所述两个或两个以上微电子装置中的每一个的所述导电迹线中的至少一些接触的导电材料，并且延伸到所述衬底的暴露导体；以及
所述堆叠下方的另一个微电子装置，其邻近所述衬底并具有面向所述衬底的有源表面，所述另一个微电子装置的接合衬垫通过延伸穿过聚合物膜的导电元件与所述衬底的导体通信，并与所述衬底的导体接触。
实施例75：根据实施例74所述的微电子装置组合件，其中在所述介电材料之上延伸到相关联的微电子装置的覆盖区以外的通孔位置的所述导电迹线包括扇出型封装体配置的再分布层(FOP配置的RDL)结构。
实施例76：一种微电子装置组合件，其包括：
衬底，所述衬底具有暴露于其表面上的导体；
所述衬底上的由两个或两个以上微电子装置构成的堆叠，每个微电子装置包括有源表面，所述有源表面具有可操作地耦接到导电迹线的接合衬垫，所述导电迹线在介电材料之上延伸到所述堆叠的所有侧面以外的通孔位置；
通孔，所述通孔在所述通孔位置处延伸穿过所述介电材料，并且包括与所述两个或两个以上微电子装置中的每一个的所述导电迹线中的至少一些接触的导电材料，并且延伸到所述衬底的暴露导体；
组合的通孔包括提供电磁干扰(EMI)保护的接地拼接结构；
接地结构，所述接地结构在最上面的微电子装置之上延伸，可操作地耦接到所述接地拼接结构，所述接地结构和接地拼接结构一起提供法拉第笼；以及
射频天线，所述射频天线安置在所述法拉第笼之上并与所述法拉第笼介电隔离，并且可操作地耦接到所述堆叠的一或多个微电子装置。
实施例77：一种微电子装置组合件，其包括：
衬底，所述衬底具有暴露于其表面上的导体；
所述衬底上的由两个或两个以上微电子装置构成的堆叠，每个微电子装置包括有源表面，所述有源表面具有可操作地耦接到导电迹线的接合衬垫，所述导电迹线在介电材料之上延伸到相关联的微电子装置的覆盖区以外的通孔位置；
所述堆叠的最上面的微电子装置，所述最上面的微电子装置与所述堆叠的一或多个其它微电子装置的功率密度相比被配置为相对高功率密度的装置；
散热器结构，所述散热器结构定位在所述堆叠的所述最上面的微电子装置与所述堆叠的微电子装置的剩余部分之间；以及
通孔，所述通孔在所述通孔位置处延伸穿过所述介电材料，并且包括与所述两个或两个以上微电子装置中的每一个的所述导电迹线中的至少一些接触的导电材料，并且延伸到所述衬底的暴露导体。
虽然已经结合附图描述了某些说明性实施例，但是本领域普通技术人员应认识到并且理解，本公开所涵盖的实施例不限于本文明确示出和描述的那些实施例。相反，在不脱离本公开所涵盖的实施例的范围的情况下，可以对本文所述的实施例进行许多添加、删除和修改，如在下文中要求保护的那些，包含法律等效物。此外，来自一个公开的实施例的特征可以与另一个公开的实施例的特征相结合，同时仍然涵盖在本公开的范围内。

Claims (19)

1.一种微电子装置组合件，其包括：
微电子装置，所述微电子装置的有源表面面向衬底；以及
预形成的孔，所述预形成的孔用导电材料填充并且延伸穿过所述微电子装置的所述有源表面上的接合衬垫阵列与所述衬底上的端子衬垫之间的介电膜。
2.根据权利要求1所述的微电子装置组合件，其进一步包括所述微电子装置上的另外的微电子装置堆叠，每个另外的微电子装置具有在其表面之上并在所述另外的微电子装置堆叠的至少一个侧面之外延伸的介电膜，所述介电膜各自承载导电迹线，所述导电迹线从所述另外的微电子装置的所述表面上的接合衬垫延伸到定位于所述另外的微电子装置堆叠的所述至少一个侧面以外的所述介电膜中导电材料填充的通孔并与之接触，并延伸到所述衬底上的端子衬垫。
3.根据权利要求1所述的微电子装置组合件，其中所述接合衬垫阵列是iRDL结构的接合衬垫。
4.根据权利要求1所述的微电子装置组合件，其中所述介电膜是NCF、b级聚酰亚胺膜或PTFE膜。
5.根据权利要求1所述的微电子装置组合件，其中所述导电材料包括Ag浆料、Cu浆料或焊料。
6.根据权利要求2所述的微电子装置组合件，其进一步包括位于所述微电子装置的背面与所述另外的微电子装置堆叠之间的管芯附接膜DAF或管芯上膜FOD材料。
7.根据权利要求2所述的微电子装置组合件，其中所述另外的微电子装置的接合衬垫定位于背对所述微电子装置的其有源表面上。
8.根据权利要求2所述的微电子装置组合件，其进一步包括与所述另外的微电子装置堆叠相对的所述衬底的表面上的分立导电元件，所述堆叠包封在环氧树脂模制化合物中。
9.一种微电子装置组合件，其包括：
衬底上的微电子装置堆叠，每个微电子装置包括在有源表面上的接合衬垫与其背面上的端子衬垫之间延伸穿过其厚度的TSV；以及
插入所述堆叠的相邻微电子装置之间的介电膜，所述介电膜包括在所述堆叠的相邻微电子装置的接合衬垫与端子衬垫之间对准的预形成的孔，所述预形成的孔填充有与相邻微电子部件的对准的接合衬垫和端子衬垫接触的导电材料。
10.根据权利要求9所述的微电子装置组合件，其中所述介电膜包括预形成的聚合物膜，并且所述导电材料包括导电金属浆料或焊料。
11.根据权利要求10所述的微电子装置组合件，其中所述预形成的聚合物膜包括NCF、b级聚酰亚胺膜或PTFE膜。
12.根据权利要求9所述的微电子装置组合件，其进一步包括没有TSV的另外的微电子装置，所述另外的微电子装置位于所述微电子装置堆叠的顶部并且具有与介电膜中的预形成的孔中的导电材料接触的接合衬垫，所述介电膜定位于所述另外的微电子装置与相邻较低微电子装置的端子衬垫之间。
13.根据权利要求11所述的微电子装置组合件，其进一步包括环氧树脂模制化合物EMC，所述环氧树脂模制化合物包封所述微电子装置堆叠并邻接所述衬底的表面和所述衬底的相对表面上的分立导电元件。
14.一种方法，其包括：
通过将单切的半导体管芯以互相间隔的关系放置并在包括接合衬垫的所述单切的半导体管芯的有源表面之上层压聚合物膜来形成重构晶片或面板；
穿过所述聚合物膜形成通孔，以暴露所述有源表面上的接合衬垫；
用导电材料填充所述通孔；
穿过所述聚合物膜单切所述重构面板或晶片的所述半导体管芯；
倒置至少一个半导体管芯，并将所述倒置的至少一个半导体管芯放置在衬底上，其中导电材料填充的通孔与所述衬底上的端子衬垫对准；以及
将所述聚合物膜接合到所述衬底，其中所述导电材料与所述端子衬垫接触。
15.根据权利要求14所述的方法，其进一步包括：在形成重构晶片或面板之前：
在半导体衬底的有源表面的管芯位置上制造有源电路系统；
对所述半导体衬底进行测试，以确定已知良好管芯KGD的管芯位置；以及
将所述半导体衬底单切成单独的KGD。
16.根据权利要求15所述的方法，其进一步包括：在测试所述半导体衬底之前，在每个管芯位置上用迹线形成iRDL，以在要穿过所述聚合物膜中的所述通孔暴露的位置处将所述有源表面上的接合衬垫位置重新路由到iRDL接合衬垫阵列中。
17.根据权利要求14所述的方法，其进一步包括将另外的半导体管芯堆叠在放置于所述衬底上的所述至少一个半导体管芯上，并且通过导电通孔将所述另外的半导体管芯可操作地耦接到所述衬底的端子衬垫，所述导电通孔在所述另外的半导体管芯的有源表面之上延伸到所述另外的半导体管芯的外围之外的位置，并且通过迹线与所述另外的半导体管芯电通信，所述迹线由所述介电材料承载并且延伸到所述另外的半导体管芯的有源表面上的接合衬垫。
18.根据权利要求14所述的方法，其进一步包括：在形成重构晶片或面板之前：
在半导体衬底的有源表面的管芯位置上制造有源电路系统，以及形成TSV，所述TSV从所述半导体衬底的背面上的端子衬垫和所述有源表面上的所述接合衬垫延伸；
对所述半导体衬底进行测试，以确定已知良好管芯KGD的管芯位置；以及
将所述半导体衬底单切成单独的KGD。
19.根据权利要求18所述的方法，其进一步包括：
在倒置所述至少一个半导体管芯并将所述倒置的至少一个半导体管芯放置在所述衬底上之后，其中导电材料填充的通孔与所述衬底上的端子衬垫对准，倒置确定为KGD的一或多个另外的半导体管芯，并将所述一或多个另外的半导体管芯堆叠在所述至少一个半导体管芯上，所述至少一个半导体管芯具有所述通孔，所述通孔填充有与下一个较低相邻半导体管芯的端子衬垫对准的每个另外的半导体管芯的导电材料；以及
接合相邻半导体管芯与所述导电材料之间的所述聚合物膜，所述导电材料位于其接合衬垫与端子衬垫之间并与之接触，基本上同时将所述至少一个半导体管芯的所述聚合物膜接合到具有其导电材料的所述衬底，从而接合到所述衬底的所述端子衬垫。
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