KR102327141B1 - 프리패키지 및 이를 사용한 반도체 패키지의 제조 방법 - Google Patents

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    • H01L2224/05123—Magnesium [Mg] as principal constituent
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    • H01L2224/05144—Gold [Au] as principal constituent
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    • H01L2224/05138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05147—Copper [Cu] as principal constituent
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    • H01L2224/05149—Manganese [Mn] as principal constituent
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    • H01L2224/05155—Nickel [Ni] as principal constituent
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    • H01L2224/05163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05164—Palladium [Pd] as principal constituent
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    • H01L2224/05183—Rhenium [Re] as principal constituent
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    • H01L2224/05163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05184—Tungsten [W] as principal constituent
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    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05639—Silver [Ag] as principal constituent
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    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05644—Gold [Au] as principal constituent
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    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05647—Copper [Cu] as principal constituent
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    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
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    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
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    • H01L2224/13101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/13113—Bismuth [Bi] as principal constituent
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    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
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    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13139—Silver [Ag] as principal constituent
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    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13144—Gold [Au] as principal constituent
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    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13147—Copper [Cu] as principal constituent
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    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13155—Nickel [Ni] as principal constituent
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    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/13164—Palladium [Pd] as principal constituent
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    • H01L2224/1354—Coating
    • H01L2224/1356—Disposition
    • H01L2224/13562—On the entire exposed surface of the core
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    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
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    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
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    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16245—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
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    • H01L2224/17—Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
    • H01L2224/171—Disposition
    • H01L2224/1718—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/17181—On opposite sides of the body
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    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
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    • H01L2224/81438—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
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    • H01L2224/81438—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/81447—Copper [Cu] as principal constituent
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    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8138—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/81399—Material
    • H01L2224/814—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/81438—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
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Abstract

반도체 패키지의 제조 방법이 제공된다. 상기 제조 방법은, 반도체 장치가 형성된 기판의 제1 면 상에, 상기 반도체 장치를 커버하도록 금속 물질을 포함하는 보호층을 형성하는 단계; 상기 보호층 상에 접착 부재(adhesive member)를 사용하여 지지 기판(supporting substrate)을 부착하는 단계; 상기 기판의 제2 면을 연마하는 단계; 및 상기 기판으로부터 상기 지지 기판을 분리하는 단계;를 포함한다.

Description

프리패키지 및 이를 사용한 반도체 패키지의 제조 방법{Pre-package and manufacturing method of semiconductor package using the same}
본 발명의 기술적 사상은 프리패키지 및 이를 사용한 반도체 패키지의 제조 방법에 관한 것으로, 더욱 상세하게는 범프를 포함하는 프리패키지 및 이를 사용한 반도체 패키지의 제조 방법에 관한 것이다.
전자기기의 소형화 및 경량화에 따라 전자기기에 사용되는 반도체 패키지 또한 소형화 및 경량화가 요구되고 있다. 이에 따라 반도체 칩이 박형화(thinned)되며, 상기 박형화된 반도체 칩의 적층 패키지가 개발되고 있다. 그러나, 상기 반도체 칩을 박형화하거나 적층하는 과정에서 반도체 칩이 손상되는 문제점이 있다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제는, 반도체 칩의 박형화(thinning) 공정 또는 적층 공정에서의 반도체 칩 손상을 방지할 수 있는 반도체 패키지의 제조 방법을 제공하는 것이다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제는, 반도체 칩의 박형화(thinning) 공정 또는 적층 공정에서의 반도체 칩 손상을 방지할 수 있는 프리패키지를 제공하는 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 기술적 사상에 따른 반도체 패키지의 제조 방법은, 반도체 장치가 형성된 기판의 제1 면 상에, 상기 반도체 장치를 커버하도록 금속 물질을 포함하는 보호층을 형성하는 단계; 상기 보호층 상에 접착 부재(adhesive member)를 사용하여 지지 기판(supporting substrate)을 부착하는 단계; 상기 기판의 제2 면을 연마하는 단계; 및 상기 기판으로부터 상기 지지 기판을 분리하는 단계;를 포함한다.
예시적인 실시예들에 있어서, 상기 보호층을 형성하는 단계 이후에, 상기 보호층의 일부분 상에 상기 반도체 장치와 전기적으로 연결되는 범프를 형성하는 단계를 더 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 지지 기판을 분리하는 단계 이후에, 상기 범프에 의해 커버되지 않는 상기 보호층 부분을 제거하는 단계를 더 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 지지 기판을 부착하는 단계는, 상기 보호층 상에 광열 변환층(light to heat conversion layer) 및 접착 부재를 순차적으로 형성하는 단계; 및 상기 접착 부재 상에 상기 지지 기판을 부착하는 단계;를 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 광열 변환층 또는 상기 접착 부재는 UV 경화성 물질(UV curable material)을 포함하며, 상기 지지 기판을 부착하는 단계는, 상기 광열 변환층 및 상기 접착 부재 상에 UV를 조사하는 단계;를 더 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 지지 기판은 유리 기판, 사파이어 기판, 투명 절연 기판, 또는 투명 전도성 기판을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 지지 기판을 분리하는 단계는, 상기 지지 기판 상부에 레이저를 조사하여 상기 기판으로부터 상기 지지 기판을 분리하는 단계를 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 지지 기판을 분리하는 단계는, 상기 지지 기판 상부에 레이저를 조사함에 의해 상기 광열 변환층과 상기 보호층 사이의 접착력이 약화되고, 상기 광열 변환층이 상기 보호층으로부터 분리되어 상기 지지 기판을 분리하는 단계를 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 지지 기판을 부착하는 단계는, 상기 보호층과 상기 지지 기판 사이에서 개재되며, 상기 보호층과 상기 지지 기판의 적어도 일부분들과 직접 접촉하는 상기 접착 부재를 사용하여, 상기 지지 기판을 부착하는 단계를 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 접착 부재는 상기 지지 기판의 외곽 주변 영역(outer periphery edge)에서 상기 보호층과 상기 지지 기판 사이에 개재될 수 있다.
예시적인 실시예들에 있어서, 상기 지지 기판을 분리하는 단계는, 상기 접착 부재의 적어도 일부분에 디본딩 용제(debonding solvent)를 공급하여 상기 접착 부재의 적어도 일부분을 용해시켜 상기 보호층으로부터 상기 지지 기판을 분리하는 단계를 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 지지 기판을 분리하는 단계는, 상기 기판의 상기 제1 면과 평행한 방향을 따라 상기 기판 및 상기 지지 기판에 서로 반대 방향으로 밀림 힘(pulling force)을 인가하여 상기 기판으로부터 상기 지지 기판을 분리하는 단계를 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 지지 기판을 분리하는 단계는, 상기 접착 부재의 점도(viscosity)가 감소되는 상기 접착 부재의 디본딩 온도(debonding temperature)에서 상기 기판으로부터 상기 지지 기판을 분리하는 단계를 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 보호층을 형성하는 단계 이전에, 상기 기판의 제1 면 상에 시드 금속층을 형성하는 단계; 상기 시드 금속층 상에 상기 반도체 장치와 전기적으로 연결되는 범프를 형성하는 단계; 및 상기 범프 하부에 위치하지 않는 상기 시드 금속층 부분을 제거하는 단계;를 더 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 보호층을 형성하는 단계는, 상기 기판의 상기 제1 면 상에 상기 범프를 커버하는 상기 보호층을 형성하는 단계를 포함할 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 다른 기술적 사상에 따른 반도체 패키지의 제조 방법은, 기판의 제1 면 상에 반도체 장치 및 상기 반도체 장치에 전기적으로 연결된 범프 패드를 형성하는 단계; 상기 범프 패드 상에 시드 금속층을 형성하는 단계; 상기 시드 금속층 상에 상기 범프 패드와 오버랩되는 범프를 형성하는 단계; 상기 기판의 상기 제1 면 상에, 상기 범프와 상기 시드 금속층을 커버하는 광열 변환층을 형성하는 단계; 상기 광열 변환층과의 사이에 접착 부재가 개재되도록 상기 기판에 지지 기판을 부착하는 단계; 상기 기판의 상기 제1 면과 대향하는 상기 기판의 제2 면을 연마하는 단계; 상기 지지 기판 상부에 레이저를 조사하여 상기 광열 변환층, 상기 접착 부재 및 상기 지지 기판을 상기 시드 금속층으로부터 분리하는 단계; 및 상기 범프에 의해 커버되지 않는 상기 시드 금속층 부분을 제거하는 단계;를 포함한다.
예시적인 실시예들에 있어서, 상기 시드 금속층 부분을 제거하는 단계는, 습식 식각 공정에 의해 상기 범프에 의해 커버되지 않는 상기 시드 금속층 부분을 제거하는 단계를 포함한다.
예시적인 실시예들에 있어서, 상기 시드 금속층 부분을 제거하는 단계는, 상기 시드 금속층 물질만을 선택적으로 식각하는 식각액을 사용한 습식 식각 공정에 의해 상기 범프에 의해 커버되지 않는 상기 시드 금속층 부분을 제거하는 단계를 포함한다.
예시적인 실시예들에 있어서, 상기 광열 변환층, 상기 접착 부재 및 상기 지지 기판을 분리하는 단계는, 상기 시드 금속층이 상기 지지 기판 상부에 조사된 레이저를 반사시키는 반사층으로 작용하여, 상기 시드 금속층 하부에 위치한 상기 반도체 장치에 열적 손상이 방지되도록 상기 광열 변환층, 상기 접착 부재 및 상기 지지 기판을 분리하는 단계를 포함한다.
예시적인 실시예들에 있어서, 상기 광열 변환층, 상기 접착 부재 및 상기 지지 기판을 분리하는 단계는, 상기 범프 패드가 상기 광열 변환층 및 상기 접착 패드에 노출되지 않도록 상기 광열 변환층, 상기 접착 부재 및 상기 지지 기판을 분리하는 단계를 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 다른 기술적 사상에 따른 반도체 패키지의 제조 방법은, 기판의 제1 면 상에 반도체 장치 및 상기 반도체 장치에 전기적으로 연결된 범프 패드를 형성하는 단계; 상기 범프 패드 상에 시드 금속층을 형성하는 단계; 상기 시드 금속층 상에 상기 범프 패드와 오버랩되는 범프를 형성하는 단계; 상기 기판의 상기 제1 면 상에, 상기 시드 금속층의 적어도 일부분을 커버하는 접착 부재를 형성하는 단계; 상기 시드 금속층과의 사이에 상기 접착 부재가 개재되도록 상기 기판에 지지 기판을 부착하는 단계; 상기 기판의 상기 제1 면과 대향하는 상기 기판의 제2 면을 연마하는 단계; 상기 시드 금속층으로부터 상기 접착 부재 및 상기 지지 기판을 분리하는 단계; 및 상기 범프에 의해 커버되지 않는 상기 시드 금속층 부분을 제거하는 단계;를 포함한다.
예시적인 실시예들에 있어서, 상기 지지 기판을 부착하는 단계는, 상기 기판의 외곽 주변 영역에서 상기 시드 금속층과 접촉하는 상기 접착 부재를 사용하여, 상기 기판에 상기 지지 기판을 부착하는 단계를 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 접착 부재 및 상기 지지 기판을 분리하는 단계는, 상기 접착 부재를 용해시킬 수 있는 디본딩 용제를 상기 접착 부재 상에 도포함에 의해 상기 접착 부재와 상기 시드 금속층 사이의 접합력이 약화되어 상기 접착 부재 및 상기 지지 기판을 분리하는 단계를 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 접착 부재 및 상기 지지 기판을 분리하는 단계는, 상기 접착 부재의 점도를 감소시킬 수 있는 디본딩 온도에서 상기 접착 부재 및 상기 지지 기판을 기계적 벗겨냄(peel-off)에 의해 상기 접착 부재 및 상기 지지 기판을 분리하는 단계를 포함할 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 다른 기술적 사상에 따른 프리패키지는, 스크라이브 영역에 의해 서로 구분되는 복수 개의 반도체 칩 영역들이 정의된 기판; 상기 기판의 상기 복수 개의 반도체 칩 영역들 각각 내에 형성된 적어도 하나의 반도체 장치; 상기 기판의 제1 면 상에서 상기 적어도 하나의 반도체 장치를 커버하는 금속을 포함하는 보호층; 및 상기 보호층 상에 배치되며, 상기 적어도 하나의 반도체 장치와 전기적으로 연결되는 범프;를 포함한다.
예시적인 실시예들에 있어서, 상기 보호층은 상기 복수 개의 반도체 칩 영역들 전체를 커버하도록 배치될 수 있다.
예시적인 실시예들에 있어서, 상기 보호층은 상기 범프 형성을 위한 시드 금속층일 수 있다.
예시적인 실시예들에 있어서, 상기 기판의 제2 면은 연마되지 않을 수 있다.
예시적인 실시예들에 있어서, 상기 복수 개의 반도체 칩 영역들 각각에 배치되며, 상기 적어도 하나의 반도체 장치와 연결되는 적어도 하나의 관통 전극을 더 포함하며, 상기 적어도 하나의 관통 전극은 상기 기판의 제2 면으로부터 외부에 노출되지 않을 수 있다.
예시적인 실시예들에 있어서, 상기 기판에 상기 복수 개의 반도체 칩 영역들의 가장자리에 위치하는 외곽 주변 영역이 더 정의되며, 상기 보호층이 상기 외곽 주변 영역의 적어도 일부분 상에 배치될 수 있다.
상기 프리패키지 및 이를 사용한 반도체 패키지의 제조 방법은, 시드 금속층이 반도체 장치의 보호층으로 작용하므로, 지지 기판의 부착 및 제거 과정에서 발생할 수 있는 상기 반도체 장치의 열적, 기계적 스트레스를 방지할 수 있다.
도 1a 내지 도 1r은 예시적인 실시예들에 따른 반도체 패키지의 제조 방법을 나타내는 평면도 및 단면도들이다.
도 2a 내지 도 2c는 예시적인 실시예들에 따른 반도체 패키지의 제조 방법을 나타내는 단면도들이다.
도 3a 및 도 3b는 예시적인 실시예들에 따른 반도체 패키지의 제조 방법을 나타내는 단면도들이다.
도 4a 내지 도 4e는 예시적인 실시예들에 따른 반도체 패키지의 제조 방법을 나타내는 단면도들이다.
도 5는 예시적인 실시예들에 따른 반도체 패키지의 제조 방법을 나타내는 단면도이다.도 6a 내지 도 6e는 예시적인 실시예들에 따른 반도체 패키지의 제조 방법을 나타내는 단면도들이다
도 7은 예시적인 실시예들에 따른 메모리 모듈의 구성을 개략적으로 나타내는 도면이다.
도 8은 예시적인 실시예들에 따른 반도체 패키지의 구성을 개략적으로 나타내는 도면이다.
도 9는 예시적인 실시예들에 따른 반도체 패키지를 포함하는 전자 시스템을 나타내는 도면이다.
도 10은 예시적인 실시예들에 따른 반도체 패키지가 응용된 전자 장치를 개략적으로 보여주는 사시도이다.
본 발명의 구성 및 효과를 충분히 이해하기 위하여, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예들을 설명한다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라, 여러 가지 형태로 구현될 수 있고 다양한 변경을 가할 수 있다. 단지, 본 실시예들에 대한 설명은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야의 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위하여 제공되는 것이다. 첨부된 도면에서 구성 요소들은 설명의 편의를 위하여 그 크기를 실제보다 확대하여 도시한 것이며, 각 구성 요소의 비율은 과장되거나 축소될 수 있다.
어떤 구성 요소가 다른 구성 요소에 "상에" 있다거나 "접하여" 있다고 기재된 경우, 다른 구성 요소에 상에 직접 맞닿아 있거나 또는 연결되어 있을 수 있지만, 중간에 또 다른 구성 요소가 존재할 수 있다고 이해되어야 할 것이다. 반면, 어떤 구성 요소가 다른 구성 요소의 "바로 위에" 있다거나 "직접 접하여" 있다고 기재된 경우에는, 중간에 또 다른 구성 요소가 존재하지 않는 것으로 이해될 수 있다. 구성 요소들 간의 관계를 설명하는 다른 표현들, 예를 들면, "～사이에"와 "직접 ～사이에" 등도 마찬가지로 해석될 수 있다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용될 수 있다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
단수의 표현은 문맥상 명백하게 다르게 표현하지 않는 한, 복수의 표현을 포함한다. "포함한다" 또는 "가진다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하기 위한 것으로, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들이 부가될 수 있는 것으로 해석될 수 있다.
본 발명의 실시예들에서 사용되는 용어들은 다르게 정의되지 않는 한, 해당 기술 분야에서 통상의 지식을 가진 자에게 통상적으로 알려진 의미로 해석될 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써 본 발명을 상세히 설명한다.
도 1a 내지 도 1r은 예시적인 실시예들에 따른 반도체 패키지의 제조 방법을 나타내는 평면도 및 단면도들이다. 구체적으로, 도 1a는 제1 기판(110)을 나타내는 평면도이며, 도 1b 내지 도 1r은 상기 제조 방법의 공정 순서에 따라 도 1a에서의 1B 선을 따라 바라본 단면들을 도시한다.
도 1a를 참조하면, 제1 기판(110) 상에 반도체 칩 영역들(CR)이 제공될 수 있다. 반도체 칩 영역들(CR)은 반도체 장치들과 상기 반도체 장치들에 연결되는 배선 구조들이 형성되는 영역일 수 있다. 반도체 칩 영역들(CR)은 후속 공정에서 개별적인 반도체 칩 패키지(도시 생략)로 분리되는 영역들일 수 있다. 인접한 반도체 칩 영역들(CR)은 스크라이브 영역(SR)에 의해 서로 구분될 수 있다. 도 1a에서 스크라이브 영역(SR)은 선으로 표현되었으나, 이와는 달리 인접한 반도체 칩 영역들(CR) 사이에서 소정의 폭을 가지며 연장하도록 배치될 수 있다. 또한, 제1 기판(110)의 외주 부분에는 반도체 칩 영역들(CR)이 형성되지 않은 외곽 주변 영역(outer periphery region)(OPR)이 정의될 수 있다.
도 1b를 참조하면, 제1 기판(110)은 제1 면(F1) 및 제1 면(F1)에 반대되는 제2 면(F2)을 포함할 수 있고, 제1 기판(110)의 제1 면(F1)에는 반도체 장치(122)가 형성될 수 있다. 제1 기판(110)의 제1 면(F1)은 반도체 장치(122)가 형성되는 활성면일 수 있고, 제1 기판(110)의 제2 면(F2)은 활성면에 반대되는 비활성면일 수 있다.
제1 기판(110)은 예를 들면, 실리콘(Si, silicon)을 포함할 수 있다. 또는 제1 기판(110)은 게르마늄(Ge, germanium)과 같은 반도체 원소, 또는 SiC(silicon carbide), GaAs(gallium arsenide), InAs(indium arsenide), 및 InP(indium phosphide)와 같은 화합물 반도체를 포함할 수 있다. 또는 제1 기판(110)은 SOI(silicon on insulator) 구조를 가질 수 있다. 예를 들면, 제1 기판(110)은 BOX 층(buried oxide layer)을 포함할 수 있다. 제1 기판(110)은 도전 영역, 예를 들면 불순물이 도핑된 웰(well), 또는 불순물이 도핑된 구조물을 포함할 수 있다. 또한, 제1 기판(110)은 STI(shallow trench isolation) 구조와 같은 다양한 소자분리 구조를 가질 수 있다.
제1 기판(110)의 제1 면(F1) 상에는 제1 층간 절연막(120)이 형성될 수 있다. 제1 층간 절연막(120)은 실리콘 산화물, 실리콘 산질화물, 실리콘 질화물 또는 이들의 조합을 포함할 수 있다. 제1 기판(110) 상에 반도체 장치(122)가 형성되고, 제1 층간 절연막(120)이 반도체 장치(122)를 커버하도록 배치될 수 있다. 또한, 제1 층간 절연막(120)은 반도체 장치(122)와 제1 기판(110)의 상기 도전 영역에 전기적으로 연결되는 도전성 배선(도시 생략) 또는 도전성 플러그(도시 생략)를 커버할 수 있다.
반도체 장치(122)는 다양한 종류의 복수의 개별 소자(individual devices)를 포함할 수 있다. 예를 들면, 반도체 장치(122)는 CMOS 트랜지스터(complementary metal-insulator-semiconductor transistor) 등과 같은 MOSFET(metal-oxide-semiconductor field effect transistor), 시스템 LSI(large scale integration), CIS(CMOS imaging sensor) 등과 같은 이미지 센서, MEMS(micro-electro-mechanical system), 능동 소자, 수동 소자 등을 포함할 수 있다.
제1 층간 절연막(120)에는 반도체 장치(122) 또는 제1 전면 패드(130)와 연결되는 배선 구조물(wiring structure)이 더 형성될 수 있다. 상기 배선 구조물은 배선층(124) 및 도전 비아(126)를 포함할 수 있다. 배선층(124) 및 도전 비아(126)는 배선용 배리어층 및 배선용 금속층으로 이루어질 수 있다. 상기 배선용 배리어층은 Ti, TiN, Ta, 또는 TaN 중에서 선택되는 적어도 하나의 물질을 포함할 수 있다. 상기 배선용 금속층은 W, Al, 또는 Cu 중에서 선택되는 적어도 하나의 금속을 포함할 수 있다. 배선층(124) 및 도전 비아(126)는 서로 동일한 재료로 구성될 수 있다. 또는 배선층(124) 및 도전 비아(126) 중 적어도 일부가 서로 다른 재료를 포함하도록 구성될 수도 있다. 배선층(124) 및 도전 비아(126)는 복수 개가 다층 구조를 이룰 수 있다. 즉, 도 1b에 도시된 것과 같이, 상기 배선 구조물은 2개 이상의 배선층(124) 또는 2개 이상의 도전 비아(126)가 번갈아서 적층되는 다층 구조일 수 있다.
제1 전면 패드(130)는 제1 층간 절연막(120) 상에 형성될 수 있다. 제1 전면 패드(130)는 상기 배선 구조물과 전기적으로 연결될 수 있으며, 상기 배선 구조물을 통하여 반도체 장치(122)에 전기적으로 연결될 수 있다. 예를 들어, 제1 전면 패드(130)는 W, Al, 또는 Cu 중에서 선택되는 적어도 하나의 금속을 포함할 수 있다.
또한, 제1 층간 절연막(120) 상에는 반도체 장치(122)를 외부 충격이나 습기로부터 보호하기 위한 제1 패시베이션층(132)이 형성될 수 있다. 제1 패시베이션층(132)은 제1 전면 패드(130)의 에지 부분을 둘러싸며, 제1 전면 패드(130)의 상면 일부분을 노출시킬 수 있다. 예를 들어, 제1 패시베이션층(132)은 실리콘 질화물 또는 폴리이미드와 같은 절연 물질로 형성될 수 있다.
관통 전극(134)은 제1 기판(110)의 제1 면(F1)으로부터 제1 기판(110) 내로 연장할 수 있다. 관통 전극(134)은 제1 기판(110) 내부로 연장하는 기둥 형상일 수 있다. 관통 전극(134)은 기둥 형상으로 형성되는 매립 도전층(136) 및 매립 도전층(136)의 표면에 형성되는 배리어층(138)을 포함할 수 있다. 매립 도전층(136)은 Cu, CuSn, CuMg, CuNi, CuZn, CuPd, CuAu, CuRe, CuW 등의 Cu 합금, W, W 합금, Ni, Ru 및 Co 중에서 선택되는 적어도 하나의 물질을 포함할 수 있다. 배리어층(138)은 상기 배리어층은 Ti, TiN, Ta, TaN, Ru, Co, Mn, WN, Ni, 및 NiB 중에서 선택되는 적어도 하나의 물질을 포함할 수 있다. 제1 기판(110)과 관통 전극(134) 사이에는 제1 절연막(도시 생략)이 개재될 수 있다. 상기 제1 절연막은 산화막, 질화막, 탄화막, 또는 이들의 조합으로 이루어질 수 있다. 상기 제1 절연막은 약 1500 내지 2500Å의 두께를 가지도록 형성될 수 있다.
관통 전극(134)은 단독으로 제1 기판(110)의 제1 면(F1)으로부터 제1 기판(110) 내부로 연장할 수도 있으나, 배선층(124) 및 도전 비아(126) 중 일부와 함께 제1 기판(110) 내부로 연장할 수도 있다. 본 명세서에서 관통 전극(134)은 제1 기판(110) 전체를 관통하는 기둥 형상의 도전 물질 또는 배선층(124) 및 도전 비아(126) 중 일부와 상기 기둥 형상의 도전 물질을 모두 지칭할 수 있다. 관통 전극(134)은 반도체 장치(122)와 전기적으로 연결되거나 절연될 수 있다. 예를 들면, 관통 전극(134)은 제1 기판(110) 내에 복수개가 형성될 수 있으며, 복수개의 관통 전극(134) 중 일부는 반도체 장치(122)와 전기적으로 절연되고, 복수개의 관통 전극(134) 중 나머지는 반도체 장치(122)와 전기적으로 연결될 수 있다. 또는 복수개의 관통 전극(134) 전부가 반도체 장치(122)와 전기적으로 절연되거나, 복수개의 관통 전극(134) 전부가 반도체 장치(122)와 전기적으로 연결될 수 있다.
또한, 관통 전극(134)은 제1 전면 패드(130)와 전기적으로 연결될 수 있다. 복수개의 관통 전극(134) 중 일부는 제1 전면 패드(130)와 전기적으로 절연되고, 복수개의 관통 전극(134) 중 나머지는 제1 전면 패드(130)와 전기적으로 연결될 수 있다. 제1 전면 패드(130)는 복수개가 형성될 수 있으며, 복수개의 제1 전면 패드(130) 중 일부는, 관통 전극(134)과 전기적으로 연결되지 않고 반도체 장치(122)와 전기적으로 연결되는 상기 배선 구조와 전기적으로 연결될 수 있다.
도 1c를 참조하면, 제1 전면 패드(130) 및 제1 패시베이션층(132) 상에 시드 금속층(140P)을 형성할 수 있다.
시드 금속층(140P)은 배리어층(도시 생략) 및 시드층(도시 생략)의 적층 구조로 이루어질 수 있다. 상기 배리어층은 상기 시드층을 이루는 물질이 하부의 제1 기판(110)을 향하여 확산되는 것을 방지하는 배리어로 작용을 할 수 있다. 또한, 상기 배리어층은 상기 시드층이 하부의 제1 전면 패드(130) 및 제1 패시베이션층(132)에 부착되도록 하는 접착층으로 작용할 수 있다. 예를 들어, 상기 배리어층은 크롬, 니켈, 티타늄, 티타늄 텅스텐 또는 이들의 조합을 사용하여 형성될 수 있다. 상기 배리어층은 스퍼터링(sputtering) 공정, 물리 기상 증착(physical vapor deposition: PVD) 공정 또는 화학 기상 증착(chemical vapor deposition: CVD) 공정에 의하여 형성할 수 있다. 상기 시드층은 구리, 니켈, 금, 은 또는 이들의 조합을 사용하여 스퍼터링 공정, PVD 공정 또는 CVD 공정에 의하여 형성될 수 있다.
도 1d를 참조하면, 시드 금속층(140P) 상에 범프 마스크(146)를 형성할 수 있다. 예를 들어, 범프 마스크(146)는 포토레지스트 패턴일 수 있다. 범프 마스크(146)는 개구(146h)를 구비할 수 있고, 개구(146h)는 제1 전면 패드(130)과 오버랩되게 위치할 수 있다. 도 1d에 도시된 것과 같이, 개구(146h)의 수평 방향에 따른 폭(예를 들어, 제1 기판(110)의 제1 면(F1)에 평행한 일 방향에 따른 폭)은 제1 전면 패드(130)의 수평 방향에 따른 폭보다 작게 형성될 수 있다. 그러나, 개구(146h)의 폭이 이에 한정되는 것은 아니며, 개구(146h)의 상기 폭은 제1 전면 패드(130)의 상기 폭보다 크거나, 동일하게 형성될 수도 있다. 예시적인 실시예들에 있어서, 개구(146h)는 원형, 타원형 또는 직사각형 등의 수평 단면 형상을 가지도록 형성될 수 있으나, 개구(146h)의 수평 단면 형상이 이에 한정되는 것은 아니다.
도 1d에는, 복수 개의 제1 전면 패드(130) 각각 상에 복수 개의 개구들(146h) 각각이 위치한 것으로 도시되었다. 그러나, 개구(146h)의 개수가 제1 전면 패드(130)의 개수보다 더 크도록 여분의 개구들(146h)이 더 형성될 수도 있다. 상기 여분의 개구들(146h)은 하부에 제1 전면 패드(130)가 배치되지 않은 시드 금속층(140P) 부분 상에 위치할 수 있고, 후속 공정에서, 상기 여분의 개구들(146h) 내에 더미 범프(도시 생략)가 형성될 수 있다. 상기 더미 범프는 반도체 장치(122) 또는 관통 전극(134)과 전기적으로 연결되지 않을 수 있다. 상기 더미 범프는 후속 공정에서 형성될 솔더 범프(도 1g의 150)와 동일한 높이로 형성될 수 있고, 따라서 상기 솔더 범프에 집중될 수 있는 응력을 분산시킬 수 있다.
도 1e를 참조하면, 개구(146h)를 채우는 예비 솔더 범프(150P)가 형성될 수 있다. 예를 들어, 예비 솔더 범프(150P)는 필라층(도시 생략) 및 상기 필라층 상의 솔더층(도시 생략)을 포함할 수 있다. 상기 필라층은 예를 들어, 구리, 니켈, 금 또는 이들의 합금을 사용하여 형성될 수 있다. 상기 필라층은 예를 들어 전해 도금 공정 또는 무전해 도금 공정에 의해 형성될 수 있다. 상기 솔더층은 예를 들어 주석(Sn) 또는 주석(Sn)과 은(Ag)의 합금을 사용하여 형성될 수 있고, 필요에 따라 구리(Cu), 팔라듐(Pd), 비스무트(Bi), 안티몬(Sb) 등이 첨가될 수 있다. 상기 솔더층은 예를 들어 전해 도금 공정 또는 무전해 도금 공정에 의해 형성될 수 있다.
도 1e에는 범프 마스크(146) 상부로 돌출하는 예비 솔더 범프(150P)가 도시되었으나, 이와는 달리, 범프 마스크(146) 상면보다 예비 솔더 범프(150P) 높이가 낮은 레벨 상에 위치할 수도 있다.
도 1f를 참조하면, 범프 마스크(도 1e의 146)가 제거될 수 있다. 예를 들어, 범프 마스크(146)는 스트립(strip) 공정 또는 애싱(ashing) 공정에 의해 제거될 수 있다.
선택적으로, 예비 솔더 범프(150P) 표면 상에 형성된 자연 산화막(도시 생략)을 제거하는 공정이 더 수행될 수 있다. 예를 들어, 액상의 플럭스(flux)를 도포함에 따라 상기 자연 산화막이 제거되고, 후속 공정에서 상기 솔더층의 젖음성(wetting)을 향상시켜 상기 솔더층이 상기 필라층의 표면에 잘 부착될 수 있도록 할 수 있다.
이와는 달리, 포밍 가스(forming gas) 또는 질소 가스(N2) 등의 가스를 주입하여 자연 산화막을 제거하는 플럭스리스(fluxless) 공정이 수행될 수도 있다.
도 1g를 참조하면, 리플로우 공정이 수행될 수 있다. 상기 리플로우 공정은 약 200 내지 300℃의 온도에서 수행될 수 있고, 상기 리플로우 공정에 의해 예비 솔더 범프(도 1f의 150P)의 상기 솔더층이 반구 형상으로 재형상화(reshape)되어 솔더 범프(150)가 형성될 수 있다.
예를 들어, 솔더 범프(150)는 약 수 내지 수십 마이크로미터의 제1 높이(t1)를 가질 수 있다. 그러나, 솔더 범프(150)의 제1 높이(t1)가 이에 한정되는 것은 아니다.
상기 리플로우 공정 동안, 솔더 범프(150) 하부에 위치하는 시드 금속층(140P)에 의해 제1 전면 패드(130)가 외부로 노출되지 않을 수 있다.
이에 따라, 시드 금속층(140P) 상부에 솔더 범프(150)가 형성된 프리패키지(pre-package)(100P)가 제조될 수 있다. 특히, 프리패키지(100P)는 리플로우 공정을 거쳐 형성된 솔더 범프를 포함하는 범프드 패키지(bumped package) 또는 범프드 웨이퍼(bumped wafer)일 수 있다. 프리패키지(100P)는 반도체 장치(122)가 형성된 제1 기판(110)의 제1 면(F1) 상에 시드 금속층(140P)이 전체 면적 상에 형성되어 있고, 시드 금속층(140P) 상부에 형성된 솔더 범프(150)를 포함할 수 있다. 상기 프리패키지(100P)는 내부에 관통 전극(134)을 구비하며, 관통 전극(134)이 프리패키지(100P) 외부로 노출되지 않을 수 있다.
도 1h를 참조하면, 솔더 범프(150) 및 시드 금속층(140P) 상에 광열 변환층(light to heat conversion layer)(152)을 형성할 수 있다. 광열 변환층(152)은 예를 들어 스핀 코팅 등의 방법으로 도포되어, 솔더 범프(150) 및 시드 금속층(140P) 상에 컨포말하게 형성될 수 있다. 광열 변환층(152)은 후속의 레이저 공정에서 레이저 조사에 의한 광에너지를 열에너지로 변환시키는 층일 수 있다. 예를 들어, 광열 변환층(152)은 레이저 흡수 물질을 함유하는 유기 물질을 포함할 수 있다. 또한, 광열 변환층(152)은 아크릴 수지 등과 같은 열가소성(thermoplastic) 물질을 포함할 수 있다.
광열 변환층(152) 상에 접착 부재(154)를 사용하여 지지 기판(156)을 부착할 수 있다. 이에 따라, 지지 기판(156)과 제1 기판(110)의 제1 면(F1) 상에 형성된 솔더 범프(150) 사이에 광열 변환층(152), 접착 부재(154)가 순차적으로 개재될 수 있다.
예시적인 실시예들에 있어서, 접착 부재(154)가 광열 변환층(152) 상에 형성된 이후에, 지지 기판(156)을 접착 부재(154) 상에 부착시킬 수 있다. 예를 들어, 접착 부재(154)는 열가소성 유기 물질을 포함할 수 있고, 스핀 코팅 등의 방법에 의해 광열 변환층(152) 상에 형성될 수 있다. 이러한 경우에, 점성이 낮은 액체 상태의 접착 부재(154)를 광열 변환층(152) 상에 도포하고, 이후 접착 부재(154) 상부에 열을 가함에 의해 솔더 범프(150)를 커버하는 겔(gel) 상태의 접착 부재(154)가 형성될 수 있다. 접착 부재(154)는 솔더 범프(150)를 커버하도록 솔더 범프(150)의 제1 높이(t1)보다 큰 제2 높이(t2)를 가지며, 제1 기판(110)의 실질적으로 전체 면 상에 형성될 수 있다. 따라서, 접착 부재(154)는 지지 기판(156)과 제1 기판(110) 사이에서 견고하고 안정된 부착력을 제공할 수 있다.
이와는 달리, 접착 부재(154)는 UV 경화성 물질(ultraviolet curable material)을 포함할 수 있고, 스핀 코팅 등의 방법에 의해 광열 변환층(152) 상에 형성될 수 있다. 이러한 경우에, 점성이 낮은 액체 상태의 접착 부재(154)를 광열 변환층(152) 상에 도포하고, 이후, 접착 부재(154) 상부에 자외선을 조사함에 의해 솔더 범프(150)를 커버하는 겔 상태의 접착 부재(154)를 형성할 수 있다.
다른 실시예들에 있어서, 지지 기판(156) 상에 접착 부재(154)를 먼저 부착한 이후에, 접착 부재(154)가 광열 변환층(152) 상에 접촉하도록 지지 기판(156)을 위치시킴에 의해 지지 기판(156)을 제1 기판(110)과 접합시킬 수 있다.
예를 들어, 지지 기판(156)은 유리 기판, 사파이어 기판 등과 같은 투명 절연성 기판, 또는 투명 전도성 기판 또는 반도체 기판을 포함할 수 있다. 지지 기판(156)이 투명 기판을 포함함에 따라 후속 공정에서 조사되는 레이저가 지지 기판(156)을 투과하여 하부의 광열 변환층(152)까지 전달될 수 있다. 또한, 지지 기판(156)은 강한 기계적 강도를 가짐에 따라, 제1 기판(110)의 박형화를 위한 후속의 공정에서 제1 기판(110)을 견고하게 지지할 수 있다.
도 1i를 참조하면, 지지 기판(156)과 제1 기판(110)의 접합 구조를 뒤집어, 제1 기판(110)의 제2 면(F2)을 상부로 향하게 위치시킬 수 있다. 이후, 그라인딩 장치(158)를 사용하여 제1 기판(110)의 제2 면(F2)으로부터 제1 기판(110)을 연마할 수 있다.
예시적인 실시예들에 있어서, 제1 기판(110)은 관통 전극(134)이 노출되기 전까지 연마될 수 있고, 이에 따라 제1 기판(110)은 제3 두께(t3)를 가질 수 있다. 이에 따라, 제1 기판(110)의 연마된 면은 제3 면(F3)으로 정의될 수 있다. 예를 들어, 제1 기판(110)의 연마된 제3 면(F3)이 관통 전극(134)의 상부면, 즉 제3 면(F3)에 가까운 관통 전극(134)의 최상부면보다 높은 레벨 상에 위치할 수 있다.
도시되지는 않았지만, 외곽 주변 영역(OPR)에서의 제1 기판(110) 부분이 제3 두께(t3) 또는 제3 두께(t3)보다 작은 두께를 가지도록 외곽 주변 영역(OPR)의 제1 기판(110) 부분을 소정의 두께만큼 우선적으로 제거할 수 있다. 이후, 반도체 칩 영역(CR)의 제1 기판(110) 부분이 제3 두께(t3)를 가질 때까지 제1 기판(110)의 제3 면(F3) 전체를 연마할 수 있고, 이에 따라 제1 기판(110) 전체를 연마하는 과정에서 발생할 수 있는 크랙 또는 기판 에지의 부서짐(chipping) 등을 방지할 수 있다.
도 1j를 참조하면, 제1 기판(110)의 제3 면(F3) 상에 습식 식각 공정을 수행하여 관통 전극(134) 상면을 노출시킬 수 있다. 예를 들어, 제1 기판(110)이 실리콘을 포함하는 경우, 실리콘에 대한 식각 선택비가 높은 용액을 사용한 습식 식각 공정에 의해 관통 전극(134) 상면이 노출될 때까지 제1 기판(110)의 제3 면(F3)으로부터 소정의 두께가 제거될 수 있다. 이에 따라, 제1 기판(110)은 제3 두께(도 1i의 t3)보다 작은 제4 두께(t4)를 가질 수 있다.
이후, 노출된 관통 전극(134) 및 제1 기판(110)의 제2 면(F2) 상에 제2 패시베이션층(160)이 형성될 수 있다. 제2 패시베이션층(160)은 폴리이미드, 실리콘 질화물, 실리콘 산질화물, 폴리이미드 등의 절연 물질을 포함할 수 있다.
도 1k를 참조하면, 관통 전극(134)과 전기적으로 연결되는 제1 후면 패드(162)를 형성할 수 있다. 예시적인 실시예들에 있어서, 제2 패시베이션층(160) 일부를 제거하여 관통 전극(134) 상면을 다시 노출시킨 후, 관통 전극(134) 및 제2 패시베이션층(160) 상에 도전층(도시 생략)을 형성하고, 상기 도전층을 패터닝하여 제1 후면 패드(162)가 형성될 수 있다.
도 1l을 참조하면, 지지 기판(156)이 상부를 향하도록 지지 기판(156)과 제1 기판(110)의 상기 접합 구조를 다시 뒤집어, 지지 기판(156)과 제1 기판(110)의 접합 구조를 다이싱 프레임(172) 및 다이싱 프레임(172)에 부착된 다이싱 테이프(174) 상에 부착시킬 수 있다.
다이싱 프레임(172)은 제1 기판(110)의 직경보다 큰 직경을 갖는 원형 프레임일 수 있다. 다이싱 프레임(172)의 바닥면에는 다이싱 테이프(174)가 부착되며, 다이싱 테이프(174)와 제1 기판(110)의 제2 면(F2)이 마주보도록 제1 후면 패드(162)가 다이싱 테이프(174)와 접촉되어 위치할 수 있다.
도 1l에 도시된 것과는 달리, 다이싱 프레임(172) 및 다이싱 테이프(174) 대신에 진공 척(vacuum chuck)(도시 생략)이 배치되어 상기 지지 기판(156)과 제1 기판(110)의 상기 접합 구조를 상기 진공 척 상에 임시로 고정시킬 수 있다. 또한, 선택적으로, 다이싱 프레임(172)과 다이싱 테이프(174) 하부에 진공 척(도시 생략)이 더 배치될 수도 있다.
도 1m을 참조하면, 레이저 제공 장치(176)에 의해 지지 기판(156) 상에 레이저를 조사할 수 있다. 레이저 제공 장치(176)는 엑시머 레이저, YAG 레이저, CO2 레이저 등을 제공하기 위한 장치일 수 있으나, 레이저 제공 장치(176)의 종류가 이에 한정되는 것은 아니다.
지지 기판(156) 상에 조사된 상기 레이저는 투명한 지지 기판(156) 및 접착 부재(154)을 통과하여 제1 기판(110) 방향으로 이동될 수 있고, 레이저 흡수 물질을 포함하는 광열 변환층(152)에서 상기 레이저의 일부분이 흡수될 수 있다. 또한, 광열 변환층(152) 하부의 금속 물질을 포함하는 시드 금속층(140P)에 의해 상기 레이저의 일부분이 반사될 수 있다.
예를 들어, 광열 변환층(152)이 상기 레이저 조사에 의해 용융되거나 증발되어, 도 1n에 도시된 것과 같이 접착 부재(154)와 솔더 범프(150) 사이, 또는 접착 부재(154)와 시드 금속층(140P) 사이에서 광열 변환층(152)이 제거될 수 있다. 이와는 달리 솔더 범프(150) 및/또는 시드 금속층(140P) 상부에서 광열 변환층(152)이 부분적으로 용융되거나 부분적으로 증발되는 경우에, 광열 변환층(152)이 접착 부재(154)와 솔더 범프(150) 및/또는 시드 금속층(140P) 사이에 잔류하지만, 광열 변환층(152)과 솔더 범프(150) 및/또는 시드 금속층(140P) 사이의 접착력이 약화될 수 있다.
도 1n을 참조하면, 전술한 것과 같이 광열 변환층(도 1m의 152)이 용융되거나 증발되어 제거되고, 접착 부재(154)와 솔더 범프(150) 및/또는 시드 금속층(140P) 사이에 소정의 간격을 갖는 갭(S1)이 정의될 수 있다. 갭(S1)은 광열 변환층(152)이 제거된 공간에 형성되므로, 갭(S1)에 의해 솔더 범프(150) 및 시드 금속층(140P)은 접착 부재(154)와 직접 접촉하지 않을 수 있다.
시드 금속층(140P)은 금속 물질을 포함하며, 전술한 레이저 조사 공정에서 조사된 레이저를 반사하는 반사층으로 작용할 수 있다. 또한, 시드 금속층(140P)은 조사된 레이저에 의한 순간적인 온도 상승을 완화하는 열 스트레스 완화층(thermal stress release layer)으로 작용할 수 있다. 시드 금속층(140P)이 솔더 범프(150) 하부에서 제1 기판(110) 전체 면적 상에 형성되고 반도체 장치(122)가 시드 금속층(140P) 하부에 위치함에 따라, 반도체 장치(122)에 레이저가 조사되었을 때의 순간적인 온도 상승에 의해 발생할 수 있는 반도체 장치(122)의 손상을 방지할 수 있다.
도 1o를 참조하면, 지지 기판(156) 및 접착 부재(154)를 제1 기판(110)으로부터 벗겨낼 수 있다. 도 1n에서 도시된 것과 같이, 솔더 범프(150) 및 시드 금속층(140P)과 접착 부재(154) 사이에 갭(도 1n의 S1)이 존재하므로, 지지 기판(156) 및 접착 부재(154)에 제거 공정에서 제1 기판(110)에 기계적 스트레스가 가해지지 않을 수 있다. 도 1n에서 도시된 것과 달리, 솔더 범프(150) 및 시드 금속층(140P)과 접착 부재(154) 사이에 광열 변환층(도 1m의 152)이 잔류하더라도 광열 변환층(152)의 접착력이 약화될 수 있으므로, 지지 기판(156) 및 접착 부재(154)를 제거할 때 제1 기판(110)에 인가되는 기계적 스트레스가 상당히 감소될 수 있다.
또한, 알루미늄(Al) 등을 포함하는 제1 전면 패드(130)는 지지 기판(156) 및 접착 부재(154)의 제거 과정에서 시드 금속층(140P)에 의해 커버되어 외부에 노출되지 않을 수 있다. 즉, 시드 금속층(140P)이 제1 기판(110)의 제1 면(F1)의 실질적으로 전체 면적 상에 위치하므로, 광열 변환층(152) 및/또는 접착 부재(154)와 제1 전면 패드(130) 사이의 직접적인 접촉이 방지될 수 있다. 만약, 염소(Cl) 성분을 함유하는 유기 물질을 포함하는 광열 변환층(152) 또는 접착 부재(154)가 제1 전면 패드(130)와 직접 접촉한다면, 광열 변환층(152) 또는 접착 부재(154)가 완전히 제거되지 않을 때 제1 전면 패드(130)에 유기 잔류물이 발생될 수 있고, 상기 유기 잔류물에 의해 제1 전면 패드(130)가 부식되거나 화학적으로 손상될 수 있다. 또한, 만약 상기 염소(Cl) 성분을 함유하는 광열 변환층(152) 또는 접착 부재(154)를 제거하기 위하여 불소(F) 성분을 함유하는 세정액을 사용한 세정 공정을 수행한다면, 상기 불소(F) 성분을 함유하는 상기 세정액에 의해 제1 전면 패드(130)가 부식되거나 화학적으로 손상될 수 있다. 그러나, 예시적인 실시예들에 따르면, 제1 전면 패드(130)가 광열 변환층(152) 또는 접착 부재(154)와 직접 접촉하지 않으므로, 상기 유기 잔류물 또는 상기 세정액에 의한 제1 전면 패드(130)의 부식 또는 화학적 손상이 방지될 수 있다.
도 1p를 참조하면, 솔더 범프(150)를 식각 마스크로 사용하여 솔더 범프(150) 하부에 위치하지 않는 시드 금속층(도 1o의 140P) 부분을 제거하고, 솔더 범프(150) 하부에 위치하는 시드 금속층(140P) 부분만을 잔류시킬 수 있다. 솔더 범프(150) 하부에 위치하는 시드 금속층(140P) 부분은 UBM층(under-bump metallization layer)(140)으로 지칭할 수 있다.
예시적인 실시예들에 있어서, 시드 금속층(140P)에 대한 선택적 식각비를 갖는 식각액을 사용하여 습식 식각 공정을 수행함에 의해 솔더 범프(150)에 의해 커버되지 않는 시드 금속층(140P) 부분이 제거될 수 있다. 시드 금속층(140P) 부분을 제거하기 위한 공정이 습식 식각 공정에 한정되는 것은 아니며, 시드 금속층(140P) 부분을 제거하기 위하여 건식 식각 공정 또는 반응성 이온 식각 공정 등이 수행될 수도 있다.
도 1q를 참조하면, 소잉 장치(178)에 의해 스크라이브 영역(SR)을 다이싱하여 제1 기판(110)이 도 1r에 도시된 개별 반도체 칩(100)으로 분리될 수 있다. 이후, 개별 반도체 칩(100)을 패키지 기판(도시 생략)에 실장하고, 개별 반도체 칩(100)의 상면 및 측면을 몰딩 부재(도시 생략)로 둘러쌈으로써 반도체 패키지(도시 생략)가 형성될 수 있다.
한편, 전술한 공정들을 수행하여 완성된 개별 반도체 칩(100)을 사용하여 적층형 반도체 패키지를 제조하기 위한 예시적인 공정은 이후에 도 6a 내지 도 6e를 참조로 상세히 설명하도록 한다.
예시적인 실시예들에 따른 반도체 패키지의 제조 방법에 따르면, 솔더 범프(150)의 형성을 위한 시드 금속층(140P)을 잔류시킨 상태로 지지 기판(156)의 부착 공정, 제1 기판(110)의 제2 면(F2)의 그라인딩 공정, 및 레이저 조사에 의한 지지 기판(156)의 제거 공정을 수행할 수 있다. 따라서, 시드 금속층(140P)이 조사되는 레이저를 반사하는 반사층 또는 열 스트레스 완화층으로 작용함에 따라 레이저 조사에 의한 반도체 장치(122)의 고장(failure) 또는 손상이 방지될 수 있다.
또한, 광열 변환층(152)이 솔더 범프(150) 및 시드 금속층(140P)의 직접 상부에 형성될 수 있다. 광열 변환층(152)이 상기 레이저 조사에 의해 제거될 때 접착 부재(154)와 솔더 범프(150) 사이의 갭(S1)이 발생하여 솔더 범프(150)에 기계적 스트레스를 가하지 않고도 지지 기판(156)을 제거할 수 있다. 또는, 상기 레이저 조사에 의해 광열 변환층(152)이 부분적으로 제거되는 경우, 광열 변환층(152)과 솔더 범프(150) 사이, 또는 광열 변환층(152)과 시드 금속층(140P) 사이의 접합력이 약화되어 지지 기판(156)의 제거 공정에서 제1 기판(110) 및 솔더 범프(150)에 인가되는 기계적 스트레스가 현저히 감소될 수 있다.
또한, 시드 금속층(140P)에 의해 제1 전면 패드(130)와 광열 변환층(152) 또는 접착 부재(154)가 직접 접촉하지 않음에 따라, 광열 변환층(152) 또는 접착 부재(154)의 유기 잔류물 또는 상기 유기 잔류물을 세정하기 위한 세정액에 의해 발생될 수 있는 제1 전면 패드(130)의 부식 또는 화학적 손상이 방지될 수 있다.
또한, 솔더 범프(150) 형성을 위한 시드층으로서 형성하는 시드 금속층(140P)이 전술한 것과 같은 반도체 장치(122) 또는 제1 전면 패드(130)의 보호층으로 작용할 수 있으므로, 상기 보호층을 형성하기 위한 별도의 추가 공정이 필요하지 않을 수 있다.
도 2a 내지 도 2c는 예시적인 실시예들에 따른 반도체 패키지의 제조 방법을 나타내는 단면도들이다. 상기 제조 방법은 디본딩 용제(debonding solvent)에 의해 지지 기판(210)을 분리하는 것을 제외하면, 도 1a 내지 도 1r을 참조로 설명한 제조 방법과 유사하므로, 차이점을 중심으로 설명한다. 본 명세서에서 동일한 구성요소 또는 부재는 동일한 참조부호로 표시하였다.
우선, 도 1a 내지 도 1g를 참조로 설명한 공정들을 수행한다.
도 2a를 참조하면, 시드 금속층(140P) 및 솔더 범프(150) 상에 제1 및 제2 접착 부재(212, 214)를 사용하여 지지 기판(210)을 부착할 수 있다.
예를 들어, 지지 기판(210)은 유리 기판, 사파이어 기판, 투명 전도성 기판과 같은 투명 기판 또는 실리콘 기판, 알루미나 기판 등과 같이 불투명 기판을 포함할 수 있다.
예를 들어, 제1 및 제2 접착 부재(212, 214)는 서로 다른 물질을 포함할 수 있다. 예시적인 실시예들에 있어서, 도 2a에 도시된 것과 같이, 제1 기판(110)의 반도체 칩 영역(CR) 상에는 제1 접착 부재(212)를 형성하고, 제1 기판(110)의 외곽 주변 영역(OPR) 상에는 제2 접착 부재(214)를 형성할 수 있다. 즉, 제1 기판(110)의 중앙 부분으로부터 소정의 거리까지 제1 접착 부재(212)가 배치되며, 제1 기판(110)의 에지 부분을 따라 제1 접착 부재(212)의 가장자리를 둘러싸도록 제2 접착 부재(214)가 환형으로 배치될 수 있다. 이 때, 제1 접착 부재(212)는 접착력이 약한 물질을 포함하며, 제2 접착 부재(214)는 접착력이 강한 물질을 포함할 수 있다. 접착력이 강한 제2 접착 부재(214)가 제1 기판(110)의 외곽 주변 영역(OPR)을 따라 배치됨에 따라 지지 기판(210)은 제1 기판(110)에 견고하게 부착될 수 있다.
다른 실시예들에 있어서, 제1 접착 부재(212)는 접착력이 거의 없는 유기 물질을 포함할 수 있고, 제2 접착 부재(214)는 접착력이 강한 유기 물질을 포함할 수 있다.
이후, 도 1i 내지 도 1l을 참조로 설명한 공정들을 수행한다.
도 2b를 참조하면, 제1 기판(110) 및 지지 기판(210)의 접합 구조에 디본딩 용제를 공급함에 의해 제2 접착 부재(도 2a의 214)가 제거될 수 있다. 예를 들어, 상기 디본딩 용제는 제2 접착 부재(214)를 용해시킬 수 있는 유기 용제일 수 있다. 예시적인 실시예들에 있어서, 상기 디본딩 용제는 노즐(도시 생략)에 의한 분사에 의해 제1 기판(110)과 지지 기판(210)의 상기 접합 구조의 측면에 공급될 수 있다. 다른 실시예들에 있어서, 제1 기판(110)과 지지 기판(210)의 상기 접합 구조를 상기 디본딩 용제가 수용된 배스(bath)에 담금으로써 상기 디본딩 용제가 공급될 수도 있다. 제2 접착 부재(214)가 제거됨에 따라, 제1 기판(110)의 외곽 주변 영역(OPR)과 지지 기판(210) 사이에는 갭(214h)이 형성될 수 있다.
한편, 제2 접착 부재(214)와 제1 기판(110) 사이의 계면에 인접한 제2 접착 부재(214) 부분에 상기 디본딩 용제를 공급하는 경우에, 도 2b에 도시된 것과는 달리 제2 접착 부재(214)가 완전히 제거되지 않고 잔류할 수 있다. 이 때, 지지 기판(210)과 제2 접착 부재(214) 사이의 계면에 인접한 제2 접착 부재(214)의 일부분이 잔류할 수 있고, 제1 기판(110)의 외곽 주변 영역(OPR)과 제2 접착 부재(214) 사이의 계면에 인접한 제2 접착 부재(214)의 일부분이 제거되어, 잔류하는 제2 접착 부재(214)와 제1 기판(110) 사이에 갭(214h)이 정의될 수 있다.
도 2c를 참조하면, 지지 기판(210)과 제1 접착 부재(212)를 제1 기판(110)으로부터 벗겨낼 수 있다. 특히, 제1 접착 부재(212)는 접착력이 약하거나 접착력이 거의 없는 물질을 포함할 수 있으므로, 솔더 범프(150) 및 시드 금속층(140P)으로부터 제1 접착 부재(212)가 분리되는 과정에서, 솔더 범프(150) 또는 하부의 반도체 장치(122)를 포함하는 제1 기판(110)에 기계적 스트레스를 가하지 않을 수 있다.
선택적으로, 제1 접착 부재(212) 또는 제2 접착 부재(214)의 잔류물들을 제거하기 위한 세정 공정이 더 수행될 수 있다. 제1 전면 패드(130)는 시드 금속층(140P)에 의해 커버되므로, 상기 세정 공정에서 사용되는 세정액들에 의해 노출되지 않을 수 있다. 따라서, 상기 세정액들에 의해 발생할 수 있는 제1 전면 패드(130)의 부식 또는 화학적 손상이 방지될 수 있다.
이후, 도 1p 및 도 1q를 참조로 설명한 공정을 수행할 수 있다. 즉, 솔더 범프(150)를 식각 마스크로 사용하여 시드 금속층(도 2c의 140P)을 제거함에 의해 솔더 범프(150) 하부에 UBM층(140)이 형성될 수 있고, 스크라이브 영역(SR)을 따라 제1 기판(110)을 다이싱하여 도 1r에 도시된 것과 같은 개별 반도체 칩(100)이 형성될 수 있다.
도 3a 및 도 3b는 예시적인 실시예들에 따른 반도체 패키지의 제조 방법을 나타내는 단면도들이다. 상기 제조 방법은 밀림 힘(pull force)을 가함에 의해 지지 기판(210)을 분리하는 것을 제외하면, 도 1a 내지 도 1r을 참조로 설명한 제조 방법과 유사하므로, 차이점을 중심으로 설명한다.
우선, 도 1a 내지 도 1g를 참조로 설명한 공정들을 수행한다.
도 3a를 참조하면, 솔더 범프(150) 및 시드 금속층(140P) 상에 접착 부재(222)를 사용하여 지지 기판(220)이 부착될 수 있다. 예를 들어, 접착 부재(222)는 열가소성 물질을 포함할 수 있다. 예를 들어, 접착 부재(222)는 열이 가해질 때 점도(viscosity)가 감소하는 물질을 포함할 수 있다. 즉, 접착 부재(222)의 디본딩 온도(debonding temperature)는 접착 부재(222)가 충분한 유동성을 얻을 수 있도록 접착 부재(222)의 점도(viscosity)가 소정의 점도 이하로 감소되는 온도일 수 있다. 예를 들어, 접착 부재(222)의 상기 디본딩 온도는 약 100 내지 200℃의 범위일 수 있다. 그러나, 접착 부재(222)의 상기 디본딩 온도가 이에 한정되는 것은 아니다.
이후, 도 1i 내지 도 1l을 참조로 설명한 공정들을 수행한다.
도 3b를 참조하면, 지지 기판(220) 및 제1 기판(110)의 접합 구조를 진공 척(224) 상에 배치할 수 있다. 이후, 지지 기판(220) 및 제1 기판(110)의 상기 접합 구조에 열을 가하여, 접착 부재(222)의 상기 디본딩 온도까지 승온시킬 수 있다. 지지 기판(220)과 제1 기판(110)에 밀림 힘을 인가하여 지지 기판(220)을 제1 기판(110)으로부터 분리할 수 있다. 지지 기판(220)과 제1 기판(110)은 수평 방향, 즉 제1 기판(110)의 상면에 평행한 방향을 따라 서로 반대 방향으로 밀림 힘이 인가될 수 있고, 지지 기판(220)과 제1 기판(110) 사이에 개재된 접촉 부재(222)의 점도가 감소함에 따라 접촉 부재(222)의 유동성이 증가하여 지지 기판(220)이 수평 방향으로 미끄러질 수 있다. 도 3b에는 지지 기판(220)과 제1 기판(110)에 각각 인가되는 상기 밀림 힘의 방향을 예시적으로 화살표로 표시하였다.
증가된 온도에서 접촉 부재(222)의 점도가 감소하고 유동성이 증가함에 따라 지지 기판(220)의 분리 과정에서 솔더 범프(150) 또는 하부의 반도체 장치(122)를 포함하는 제1 기판(110)에 기계적 스트레스를 가하지 않을 수 있다.
이후, 제 접촉 부재(222)의 잔류물들을 제거하기 위한 세정 공정이 더 수행될 수 있다. 제1 전면 패드(130)는 시드 금속층(140P)에 의해 커버되므로, 상기 세정 공정에서 사용되는 세정액들에 의해 노출되지 않을 수 있다. 따라서, 상기 세정액들에 의해 발생할 수 있는 제1 전면 패드(130)의 부식 또는 화학적 손상이 방지될 수 있다.
이후, 도 1p 및 도 1q를 참조로 설명한 공정을 수행할 수 있다. 즉, 솔더 범프(150)를 식각 마스크로 사용하여 시드 금속층(도 2c의 140P)을 제거함에 의해 솔더 범프(150) 하부에 UBM층(140)이 형성될 수 있고, 스크라이브 영역(SR)을 따라 제1 기판(110)을 다이싱하여 도 1r에 도시된 것과 같은 개별 반도체 칩(100)이 형성될 수 있다.
도 4a 내지 도 4e는 예시적인 실시예들에 따른 반도체 패키지의 제조 방법을 나타내는 단면도들이다. 상기 제조 방법은 금속 보호층(144)이 더 형성되는 것을 제외하면, 도 1a 내지 도 1r을 참조로 설명한 제조 방법과 유사하므로, 차이점을 중심으로 설명한다.
우선, 도 1a 내지 도 1g를 참조로 설명한 공정들을 수행한다.
도 4a를 참조하면, 솔더 범프(150)를 식각 마스크로 사용하여 시드 금속층(도 1g의 140P)을 식각함에 의해 솔더 범프(150) 하부에 UBM층(142)을 형성할 수 있다. 이에 따라, 솔더 범프(150)에 의해 커버되지 않은 시드 금속층(140P) 부분은 제거되고 솔더 범프(150)에 의해 커버된 시드 금속층(140P) 부분들은 잔류할 수 있다.
예시적인 실시예들에 있어서, UBM층(142)을 형성하기 위한 상기 공정은 솔더 범프(150)에 대한 시드 금속층(140P)의 선택적 식각비를 이용한 습식 식각 공정일 수 있다. 도 4a에 도시되지는 않았지만, 상기 습식 공정을 수행할 때, UBM층(142) 측부에 언더컷(undercut)이 형성될 수도 있다.
시드 금속층(140P) 부분이 제거됨에 따라 제1 패시베이션층(132)이 노출될 수 있다. 또한, 도 4a에 도시된 것과 같이, 솔더 범프(150)의 수평 방향에 따른 폭이 제1 전면 패드(130)의 수평 방향에 따른 폭보다 작을 때, 제1 전면 패드(130)의 에지 부분이 노출될 수도 있다.
도 4b를 참조하면, 솔더 범프(150) 및 제1 패시베이션층(132) 상에 금속 보호층(144)이 형성될 수 있다. 금속 보호층(144)은 소정의 두께로 솔더 범프(150)를 컨포말하게 커버하도록 형성될 수 있다. 예를 들어, 금속 보호층(144)은 크롬, 니켈, 티타늄, 티타늄 텅스텐, 텅스텐, 탄탈륨, 루테늄, 구리, 금, 은 또는 이들의 조합을 사용하여 형성될 수 있다. 예시적인 실시예들에 있어서, 금속 보호층(144)은 시드 금속층(도 1g의 140P)과 동일한 물질을 포함하도록 형성될 수 있다. 다른 실시예들에 있어서, 금속 보호층(144)은 금속 시드층(140P)과 다른 물질을 포함하도록 형성될 수 있다.
도 4c를 참조하면, 금속 보호층(144) 상에 광열 변환층(152)이 형성될 수 있고, 광열 변환층(152) 상에 접착 부재(154)를 사용하여 지지 기판(156)이 부착될 수 있다.
이후, 도 1i 내지 도 1k를 참조로 설명한 공정들을 수행한다.
도 4d를 참조하면, 다이싱 프레임(172)에 부착된 다이싱 테이프(174) 상에 제1 기판(110)과 지지 기판(156)의 접합 구조를 부착할 수 있다.
도 4e를 참조하면, 지지 기판(156) 상에 레이저를 조사하여 광열 변환층(152)을 제거할 수 있다. 이때, 광열 변환층(152)은 조사된 상기 레이저에 의해 적어도 부분적으로 용융되거나 증발될 수 있고, 이에 따라 금속 보호층(144)과 접착 부재(154) 사이가 이격되어 금속 보호층(144)과 접착 부재(154) 사이의 공간에 갭(도시 생략)이 정의될 수 있다.
이후, 지지 기판(156) 및 접착 부재(154)를 제1 기판(110)으로부터 분리할 수 있다. 금속 보호층(144)과 접착 부재(154)가 직접 접촉하지 않거나, 광열 변환층(152)의 부분적인 용융에 의해 광열 변환층(152)의 접착력이 약화될 수 있으므로, 지지 기판(156)의 분리 과정에서 제1 기판(110)에 인가되는 기계적 스트레스가 상당히 감소될 수 있다.
또한, 금속 보호층(144)은 금속 물질을 포함하며, 상기 레이저 조사 공정에서 조사된 레이저를 반사하는 반사층으로 작용할 수 있다. 또한, 금속 보호층(144)은 조사된 레이저에 의한 순간적인 온도 상승을 완화하는 열 스트레스 완화층으로 작용할 수 있다.
또한, 금속 보호층(144)이 솔더 범프(150) 상부를 커버한 상태에서 지지 기판(156)의 부착 및 제거 공정, 제1 기판(110)의 연마 공정이 수행될 수 있으므로, 상기 공정들을 수행하는 과정에서 발생할 수 있는 솔더 범프(150)의 기계적 또는 화학적 손상이 방지될 수 있다.
이후, 금속 보호층(144)을 제거할 수 있다.
예를 들어, 솔더 범프(150)에 대한 금속 보호층(144)의 선택적 식각비를 이용한 습식 식각 공정에 의해 금속 보호층(144)을 제거할 수 있다. 그러나, 금속 보호층(144)의 제거를 위한 공정이 이에 한정되는 것은 아니다.
이후, 도 1q를 참조로 설명한 공정을 수행할 수 있다. 즉, 스크라이브 영역(SR)을 따라 제1 기판(110)을 다이싱하여 도 1r에 도시된 것과 같은 개별 반도체 칩(100)이 형성될 수 있다.
도 5는 예시적인 실시예들에 따른 반도체 패키지의 제조 방법을 나타내는 단면도이다. 상기 제조 방법은 금속 보호층(144)이 더 형성되는 것을 제외하면, 도 1a 내지 도 1r을 참조로 설명한 제조 방법과 유사하므로, 차이점을 중심으로 설명한다.
우선, 도 1a 내지 도 1g를 참조로 설명한 공정들을 수행한다.
도 5를 참조하면, 시드 금속층(140P) 및 솔더 범프(150) 상에 금속 보호층(144)을 형성할 수 있다. 금속 보호층(144) 상에 광열 변환층(152)을 형성하고, 광열 변환층(152) 상에 접착 부재(154)를 사용하여 지지 기판(156)을 부착시킬 수 있다.
이후, 도 1i 내지 도 1o를 참조로 설명한 공정들을 수행한다.
즉, 지지 기판(156)을 제거한 이후에, 금속 보호층(144)이 다시 노출될 수 있다. 금속 보호층(144) 및 솔더 범프(150)에 의해 커버되지 않는 시드 금속층(140P) 부분을 제거하기 위한 식각 공정이 수행될 수 있다. 금속 보호층(144)과 시드 금속층(140P)이 동일한 물질을 사용하여 형성되는 경우, 1회의 습식 식각 공정을 사용하여 금속 보호층(144)과 시드 금속층(140P)을 제거할 수 있다. 이와는 달리, 금속 보호층(144)과 시드 금속층(140P)이 서로 다른 물질을 사용하여 형성되며, 금속 보호층(144)과 시드 금속층(140P)을 제거하기 위한 식각액이 서로 다른 경우, 금속 보호층(144)을 제거하기 위한 제1 습식 식각 공정 및 시드 금속층(140P)을 제거하기 위한 제2 습식 식각 공정을 순차적으로 수행함에 의해 금속 보호층(144)과 시드 금속층(140P)을 제거할 수 있다.금속 보호층(144)이 솔더 범프(150) 상부를 커버한 상태에서 지지 기판(156)의 부착 및 제거 공정, 제1 기판(110)의 연마 공정이 수행될 수 있으므로, 상기 공정들을 수행하는 과정에서 발생할 수 있는 솔더 범프(150)의 기계적 또는 화학적 손상이 방지될 수 있다.
또한, 시드 금속층(140P)의 제거를 위한 식각 공정에서 금속 보호층(144)을 동시에 제거할 수 있으므로, 금속 보호층(144)을 제거하기 위한 별도의 추가 식각 공정이 필요하지 않을 수 있다.
이후, 도 1q를 참조로 설명한 공정을 수행할 수 있다. 즉, 스크라이브 영역(SR)을 따라 제1 기판(110)을 다이싱하여 도 1r에 도시된 것과 같은 개별 반도체 칩(100)이 형성될 수 있다.
도 6a 내지 도 6e는 예시적인 실시예들에 따른 반도체 패키지의 제조 방법을 나타내는 단면도들이다. 상기 제조 방법은 도 1a 내지 도 1r, 도 2a 내지 도 2c, 도 3a 및 도 3b, 도 4a 내지 도 4e 및 도 5를 참조로 설명한 제조 방법들에 의해 제조된 반도체 패키지(100)를 사용한 적층형 반도체 패키지(1000)의 제조 방법에 관한 것이다.
도 6a를 참조하면, 패키지 베이스 기판(10)에 제1 반도체 칩(C1)을 부착할 수 있다. 제1 반도체 칩(C1)은 도 1a 내지 도 1r, 도 2a 내지 도 2c, 도 3a 및 도 3b, 도 4a 내지 도 4e 및 도 5를 참조로 설명한 제조 방법들에 따라 제조된 반도체 패키지(100)일 수 있다. 따라서, 제1 반도체 칩(C1)에 대한 상세한 설명은 생략한다.
제1 반도체 칩(C1)은 상면(또는 반도체 장치(도 1q의 122)가 형성된 제1 기판(110)의 제1 면(F1))이 패키지 베이스 기판(10)을 향하도록 패키지 베이스 기판(10)의 상면에 부착될 수 있다. 제1 반도체 칩(C1)은 패키지 베이스 기판(10)과 전기적으로 연결될 수 있다.
패키지 베이스 기판(10)은 인쇄 회로 기판(printed circuit board, PCB) 또는 리드 프레임일 수 있다. 패키지 베이스 기판(10)이 인쇄 회로 기판인 경우, 패키지 베이스 기판(10)은 기판 베이스(12), 기판 베이스(12) 상면 및 하면 상에 각각 형성된 제1 접촉 단자(14a) 및 제2 접촉 단자(14b)를 포함할 수 있다. 제1 접촉 단자(14a) 및 제2 접촉 단자(14b)는 각각 기판 베이스(12)의 상면 및 하면을 덮는 제1 솔더레지스트층(16a) 및 제2 솔더레지스트층(16b)에 의하여 노출될 수 있다.
기판 베이스(12)는 페놀 수지, 에폭시 수지, 폴리이미드 중에서 선택되는 적어도 하나의 물질로 이루어질 수 있다. 예를 들면, 기판 베이스(12)는 FR4, 사관능성 에폭시(Tetrafunctional epoxy), 폴레페닐렌 에테르(Polyphenylene ether), 에폭시/폴리페닐렌 옥사이드(Epoxy/polyphenylene oxide), BT(Bismaleimide triazine), 써마운트(Thermount), 시아네이트 에스터(Cyanate ester), 폴리이미드(Polyimide) 및 액정 고분자(Liquid crystal polymer) 중에서 선택되는 적어도 하나의 물질을 포함할 수 있다. 제1 접촉단자(14a) 및 제2 접촉단자(14b)는 구리, 니켈, 스테인레스 스틸 또는 베릴륨구리(beryllium copper)로 이루어질 수 있다. 기판 베이스(12) 내에는 제1 접촉단자(14a)와 제2 접촉단자(14b)와 전기적으로 연결되는 내부 접촉단자(미도시)이 형성될 수 있다.
제1 접촉단자(14a) 및 제2 접촉단자(14b)는 기판 베이스(12)의 상면 및 하면에 동박(Cu foil)을 입힌 후 패터닝된 회로 배선 중 각각 제1 솔더레지스트층(16a) 및 제2 솔더레지스트층(16b)에 의하여 노출된 부분일 수 있다.
제1 솔더 범프(150)은 제1 접촉 단자(14a)와 제1 전면 패드(130) 사이에 배치되어, 제1 접촉 단자(14a)와 제1 전면 패드(130)를 전기적으로 연결할 수 있다. 제1 솔더 범프(150)와 제1 접촉 단자(14a)는 열 압착 본딩(thermo compression bonding) 또는 리플로우 본딩(reflow bonding)에 의하여 연결될 수 있다. 제1 반도체 칩(C1)은 제1 솔더 범프(150)를 통하여 패키지 베이스 기판(10)과 전기적으로 연결될 수 있다.
도 6b를 참조하면, 제2 기판(310) 상에 형성된 반도체 장치(도시 생략)를 구비하는 제2 반도체 칩(C2)이 준비될 수 있다. 상기 반도체 장치 및 상기 반도체 장치에 전기적 연결을 제공하기 위한 배선 구조들이 제2 기판(310) 상에 형성되고, 상기 반도체 장치 및 상기 배선 구조를 커버하는 제2 층간 절연막(320)이 제2 기판(310) 상에 형성될 수 있다.
상기 반도체 장치는 다양한 종류의 복수의 개별 소자 (individual devices)를 포함할 수 있다. 예를 들어, 상기 반도체 장치는 CMOS 트랜지스터 등과 같은 MOSFET, 시스템 LSI, CIS 등과 같은 이미지 센서, MEMS, 능동 소자, 수동 소자 등을 포함할 수 있다.
제2 반도체 칩(C2)은 상기 반도체 장치에 전기적으로 연결되는 제2 전면 패드(334)를 포함할 수 있다. 또한, 제2 전면 패드(334)는 제2 층간 절연막(320) 상부를 커버하는 제2 패시베이션층(332)에 의해 노출될 수 있다. 제2 전면 패드(334) 상에는 연결 범프(350)가 형성될 수 있다.
도 6c를 참조하면, 제1 반도체 칩(C1) 상에 제2 반도체 칩(C2)이 부착될 수 있다. 제2 반도체 칩(C2)은 제1 반도체 칩(C1)의 상면에 부착되어 제1 반도체 칩(C1)의 관통 전극(134)과 전기적으로 연결될 수 있다.
연결 범프(350)는 제1 후면 패드(162)와 제2 전면 패드(334) 사이에 배치되어, 제1 후면 패드(162)와 제2 전면 패드(334)를 전기적으로 연결할 수 있다. 연결 범프(250)와 제1 후면 패드(162)는 열 압착 본딩 또는 리플로우 본딩에 의하여 연결될 수 있다. 제2 반도체 칩(C2)은 연결 범프(350)를 통하여 관통 전극(134)과 전기적으로 연결될 수 있다. 제2 반도체 칩(C2)은 관통 전극(134)을 통하여 패키지 베이스 기판(10)과 전기적으로 연결될 수 있다.
도 6d를 참조하면, 제2 반도체 칩(C2) 상에 몰딩 금형(도시 생략)을 부착할 수 있다. 상기 몰딩 금형은 제2 반도체 칩(C2) 상면 전체를 덮도록 평평한 하면을 가질 수 있다. 선택적으로 상기 몰딩 금형과 제2 반도체 칩(C2) 상에는 상기 몰딩 금형과 제2 반도체 칩(C2) 사이의 밀착을 돕는 완충층(도시 생략)이 더 형성될 수도 있다.
예시적인 실시예들에 있어서, 상기 몰딩 금형과 패키지 베이스 기판(10) 사이에 위치하는 공간, 즉 제1 반도체 칩(C1)과 패키지 베이스 기판(10) 사이의 공간 및 제2 반도체 칩(C2)과 제1 반도체 칩(C1) 사이의 공간에 몰딩 물질을 주입하여 몰딩 부재(410)를 형성할 수 있다. 몰딩 부재(410)는 상기 몰딩 물질을 경화시켜 형성할 수 있다. 몰딩 부재(410)를 형성한 후 상기 몰딩 금형을 제거할 수 있다. 몰딩 부재(410)는 제1 반도체 칩(C1) 및 제2 반도체 칩(C2)의 측면들을 덮을 수 있다.
한편, 제1 반도체 칩(C1)과 패키지 베이스 기판(10) 사이의 공간 또는 제2 반도체 칩(C2)과 제1 반도체 칩(C1) 사이의 공간에 MUF(molded underfill) 공정에 의해 몰딩 물질을 주입함에 의해 몰딩 부재(410)를 형성할 수 있다. 이와는 달리, 제1 반도체 칩(C1)과 패키지 베이스 기판(10) 사이의 공간 또는 제2 반도체 칩(C2)과 제1 반도체 칩(C1) 사이의 공간에 모세관 언더필 방법에 의해 언더필층(도시 생략)을 형성할 수도 있다.
도 6e를 참조하면, 제2 반도체 칩(C2) 상에 방열판(420)을 형성할 수 있다. 방열판(420)은 제2 반도체 칩(C2)의 상면과 몰딩 부재(410)의 상면을 모두 덮을 수 있다. 방열판(420)은 히트 슬러그(heat slug) 또는 히트 싱크(heat sink)일 수 있다. 방열판(420)과 제2 반도체 칩(C2) 사이에 열전도 소재(thermal interface material, TIM)(430)이 개재될 수 있다. 열전도 소재(430)는 페이스트 또는 필름 등으로 이루어질 수 있다. 열전도 소재(430)는 제2 반도체 칩(C2)가 방열판(420) 사이에 발생할 수 있는 공극을 채워주어, 제2 반도체 칩(C2)으로부터 방열판(420)으로의 열전달 효율을 향상시킬 수 있다.
전술한 공정을 수행하여 반도체 패키지(1000)가 완성될 수 있다.
도 7은 예시적인 실시예들에 따른 메모리 모듈의 구성을 개략적으로 나타내는 도면이다.
도 7을 참조하면, 메모리 모듈(1100)은 모듈 기판(1110)과, 상기 모듈 기판(1110)에 부착된 복수의 반도체 패키지(1120)을 포함한다.
반도체 패키지(1120)은 본 발명의 예시적인 실시예들에 따른 반도체 패키지를 포함한다. 예를 들면, 반도체 패키지(1120)는 도 1a 내지 도 1r, 도 2a 내지 도 2c, 도 3a 및 도 3b, 도 4a 내지 도 4e 및 도 5를 참조로 설명한 제조 방법들에 따라 제조된 반도체 패키지(100)이거나, 상기 반도체 패키지(100)를 사용하여 도 6a 내지 도 6e를 참조로 설명한 제조 방법에 따라 제조된 반도체 패키지(1000)를 포함할 수 있다.
모듈 기판(1110)의 일측에는 마더 보드의 소켓에 끼워질 수 있는 접속부(1130)가 배치된다. 모듈 기판(1110) 상에는 세라믹 디커플링 커패시터(1140)가 배치된다. 본 발명에 의한 메모리 모듈(1100)은 도 40에 예시된 구성에만 한정되지 않고 다양한 형태로 제작될 수 있다.
도 8은 예시적인 실시예들에 따른 반도체 패키지의 구성을 개략적으로 나타내는 도면이다.
도 8을 참조하면, 반도체 패키지(1200)는 마이크로 처리 유닛(1210), 메모리(1220), 인터페이스(1230), 그래픽 처리 유닛(1240), 기능 블록들(1250) 및 이를 연결하는 버스(1260)을 포함할 수 있다. 반도체 패키지(1200)는 마이크로 처리 유닛(1210) 및 그래픽 처리 유닛(1240)을 모두 포함할 수도 있으나, 그 중 하나만을 포함할 수도 있다.
마이크로 처리 유닛(1210)은 코어(core) 및 L2 캐시(cache)를 포함할 수 있다. 예를 들어, 마이크로 처리 유닛(1210)은 멀티-코어를 포함할 수 있다. 멀티-코어의 각 코어는 성능이 서로 동일하거나 상이할 수 있다. 또한 멀티-코어의 각 코어는 동시에 활성화되거나 서로 활성화되는 시점을 달리할 수 있다. 메모리(1220)는 마이크로 처리 유닛(1210)의 제어에 의해 기능 블록들(1250)에서 처리한 결과 등 저장할 수 있다. 예를 들어, 마이크로 처리 유닛(1210)은 L2 캐시에 저장된 내용이 플러시(flush)됨에 따라 메모리(1220)에 저장될 수 있다. 인터페이스(1230)는 외부의 장치들과의 인터페이스를 수행할 수 있다. 예를 들어, 인터페이스(1230)는 카메라, LCD 및 스피커 등과의 인터페이스를 수행할 수 있다.
그래픽 처리 유닛(1240)은 그래픽 기능들을 수행할 수 있다. 예를 들면, 그래픽 처리 유닛(1240)은 비디오 코덱을 수행하거나, 3D 그래픽을 처리할 수 있다.
기능 블록들(1250)은 다양한 기능들을 수행할 수 있다. 예를 들어, 반도체 패키지(1200)가 모바일 장치에 사용되는 AP인 경우, 기능 블록들(1250) 중 일부는 통신 기능을 수행할 수 있다.
반도체 패키지(1200)는 도 1a 내지 도 1r, 도 2a 내지 도 2c, 도 3a 및 도 3b, 도 4a 내지 도 4e 및 도 5를 참조로 설명한 제조 방법들에 따라 제조된 반도체 패키지(100)이거나, 상기 반도체 패키지(100)를 사용하여 도 6a 내지 도 6e를 참조로 설명한 제조 방법에 따라 제조된 반도체 패키지(1000)일 수 있다.
반도체 패키지(1200)는 마이크로 처리 유닛(1210) 및/또는 그래픽 처리 유닛(1240)과 메모리(1220)를 함께 포함하며, 마이크로 처리 유닛(1210) 및/또는 그래픽 처리 유닛(1240)에서 발생하는 열을 빠르게 반도체 패키지(1200)의 외부로 방출할 수 있기 때문에, 반도체 패키지(1200) 내부에서 발생할 수 있는 부분적인 열집중 현상을 방지할 수 있고, 이에 따라서 반도체 패키지(1200)의 동작 신뢰성을 얻을 수 있다. 따라서 반도체 패키지(1200)는 고용량, 고성능 및 고신뢰성을 가질 수 있다.
도 9는 예시적인 실시예들에 따른 반도체 패키지를 포함하는 전자 시스템을 나타내는 도면이다.
도 9를 참조하면, 전자 시스템(1300)은 MPU/GPU(1310)가 장착될 수 있다. 전자 시스템(1300)은 예를 들면, 모바일 기기, 데스크 탑 컴퓨터 또는 서버일 수 있다. 또한, 전자 시스템(1300)은 메모리 장치(1320), 입출력 장치(1330), 디스플레이 장치(1340)를 더 포함할 수 있으며, 이들 구성요소들은 각각 버스(1350)에 전기적으로 연결될 수 있다. MPU/GPU(1310)와 메모리 장치(1320)는 도 1a 내지 도 1r, 도 2a 내지 도 2c, 도 3a 및 도 3b, 도 4a 내지 도 4e 및 도 5를 참조로 설명한 제조 방법들에 따라 제조된 반도체 패키지(100)이거나, 상기 반도체 패키지(100)를 사용하여 도 6a 내지 도 6e를 참조로 설명한 제조 방법에 따라 제조된 반도체 패키지(1000)일 수 있다.
전자 시스템(1300)은 고성능의 MPU/GPU(1310)와 고용량의 메모리 장치(1320)를 가지면서도 내부 발열에 의한 신뢰성 저하를 방지할 수 있다.
도 10은 예시적인 실시예들에 따른 반도체 패키지가 응용된 전자 장치를 개략적으로 보여주는 사시도이다.
도 10은 도 9의 전자 시스템(1300)이 모바일 폰(1400)에 적용되는 예를 보여주고 있다. 모바일 폰(1400)은 반도체 패키지(1410)를 포함할 수 있다. 반도체 패키지(1410)는 도 1a 내지 도 1r, 도 2a 내지 도 2c, 도 3a 및 도 3b, 도 4a 내지 도 4e 및 도 5를 참조로 설명한 제조 방법들에 따라 제조된 반도체 패키지(100)이거나, 상기 반도체 패키지(100)를 사용하여 도 6a 내지 도 6e를 참조로 설명한 제조 방법에 따라 제조된 반도체 패키지(1000)일 수 있다.
모바일 폰(1400)은 고성능의 MPU/GPU와 고용량의 메모리 장치를 가지면서도 고신뢰성을 가지는 반도체 패키지(1410)가 포함될 수 있는 바, 소형화가 가능하고 고성능을 가질 수 있다.
그밖에 전자 시스템(1300)은 휴대용 노트북, MP3 플레이어, 네비게이션(Navigation), 고상 디스크(Solid state disk; SSD), 자동차 또는 가전제품(Household appliances)에 적용될 수 있다.
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상 및 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형 및 변경이 가능하다.
10: 패키지 베이스 기판 100: 반도체 패키지
100P: 프리패키지 120: 제1 층간 절연막
122: 반도체 장치 130: 제1 전면 패드
132: 제1 패시베이션층 134: 관통 전극
140: UBM층 140P: 시드 금속층
144: 금속 보호층 150: 솔더 범프
152: 광열 변환층 154: 접착 부재
156: 지지 기판 160: 제2 패시베이션층
162: 제1 후면 패드 172: 다이싱 프레임
174: 다이싱 테이프

Claims (20)

  1. 반도체 장치가 형성된 기판의 제1 면 상에, 상기 반도체 장치를 커버하도록 금속 물질을 포함하는 보호층을 형성하는 단계;
    상기 보호층의 일부분 상에 상기 반도체 장치와 전기적으로 연결되는 범프를 형성하는 단계;
    상기 보호층 및 상기 범프 상에 접착 부재(adhesive member)를 사용하여 지지 기판(supporting substrate)을 부착하는 단계;
    상기 기판의 제2 면을 연마하는 단계; 및
    상기 기판으로부터 상기 지지 기판을 분리하는 단계;를 포함하는 반도체 패키지의 제조 방법.
  2. 삭제
  3. 제1항에 있어서,
    상기 지지 기판을 분리하는 단계 이후에,
    상기 범프에 의해 커버되지 않는 상기 보호층 부분을 제거하는 단계를 더 포함하는 반도체 패키지의 제조 방법.
  4. 제1항에 있어서,
    상기 지지 기판을 부착하는 단계는,
    상기 보호층 상에 광열 변환층(light to heat conversion layer) 및 접착 부재를 순차적으로 형성하는 단계; 및
    상기 접착 부재 상에 상기 지지 기판을 부착하는 단계;를 포함하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  5. 제4항에 있어서,
    상기 광열 변환층 또는 상기 접착 부재는 UV 경화성 물질(UV curable material)을 포함하며,
    상기 지지 기판을 부착하는 단계는,
    상기 광열 변환층 및 상기 접착 부재 상에 UV를 조사하는 단계;를 더 포함하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  6. 제4항에 있어서,
    상기 지지 기판은 유리 기판, 사파이어 기판, 투명 절연 기판, 또는 투명 전도성 기판을 포함하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  7. 제4항에 있어서,
    상기 지지 기판을 분리하는 단계는,
    상기 지지 기판 상부에 레이저를 조사하여 상기 기판으로부터 상기 지지 기판을 분리하는 단계를 포함하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  8. 제7항에 있어서,
    상기 지지 기판을 분리하는 단계는,
    상기 지지 기판 상부에 레이저를 조사함에 의해 상기 광열 변환층과 상기 보호층 사이의 접착력이 약화되고, 상기 광열 변환층이 상기 보호층으로부터 분리되어 상기 지지 기판을 분리하는 단계를 포함하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  9. 제1항에 있어서,
    상기 지지 기판을 부착하는 단계는,
    상기 보호층과 상기 지지 기판 사이에서 개재되며, 상기 보호층과 상기 지지 기판의 적어도 일부분들과 직접 접촉하는 상기 접착 부재를 사용하여, 상기 지지 기판을 부착하는 단계를 포함하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  10. 제9항에 있어서,
    상기 접착 부재는 상기 지지 기판의 외곽 주변 영역(outer periphery edge)에서 상기 보호층과 상기 지지 기판 사이에 개재되는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  11. 제9항에 있어서,
    상기 지지 기판을 분리하는 단계는,
    상기 접착 부재의 적어도 일부분에 디본딩 용제(debonding solvent)를 공급하여 상기 접착 부재의 적어도 일부분을 용해시켜 상기 보호층으로부터 상기 지지 기판을 분리하는 단계를 포함하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  12. 제9항에 있어서,
    상기 지지 기판을 분리하는 단계는,
    상기 기판의 상기 제1 면과 평행한 방향을 따라 상기 기판 및 상기 지지 기판에 서로 반대 방향으로 밀림 힘(pulling force)을 인가하여 상기 기판으로부터 상기 지지 기판을 분리하는 단계를 포함하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  13. 제9항에 있어서,
    상기 지지 기판을 분리하는 단계는,
    상기 접착 부재의 점도(viscosity)가 감소되는 상기 접착 부재의 디본딩 온도(debonding temperature)에서 상기 기판으로부터 상기 지지 기판을 분리하는 단계를 포함하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  14. 반도체 장치가 형성된 기판의 제1 면 상에, 시드 금속층을 형성하는 단계;
    상기 시드 금속층 상에 상기 반도체 장치와 전기적으로 연결되는 범프를 형성하는 단계;
    상기 기판의 상기 제1 면 상에 상기 범프를 커버하도록 금속 물질을 포함하는 보호층을 형성하는 단계;
    상기 보호층 상에 접착 부재를 사용하여 지지 기판을 부착하는 단계;
    상기 기판의 제2 면을 연마하는 단계; 및
    상기 기판으로부터 상기 지지 기판을 분리하는 단계;를 포함하는 반도체 패키지의 제조 방법.
  15. 제14항에 있어서,
    상기 보호층을 형성하는 단계 이전에,
    상기 범프 하부에 위치하지 않는 상기 시드 금속층 부분을 제거하는 단계를 더 포함하는 반도체 패키지의 제조 방법.
  16. 기판의 제1 면 상에 반도체 장치 및 상기 반도체 장치에 전기적으로 연결된 범프 패드를 형성하는 단계;
    상기 범프 패드 상에 시드 금속층을 형성하는 단계;
    상기 시드 금속층 상에 상기 범프 패드와 오버랩되는 범프를 형성하는 단계;
    상기 기판의 상기 제1 면 상에, 상기 범프와 상기 시드 금속층을 커버하는 광열 변환층을 형성하는 단계;
    상기 광열 변환층과의 사이에 접착 부재가 개재되도록 상기 기판에 지지 기판을 부착하는 단계;
    상기 기판의 상기 제1 면과 대향하는 상기 기판의 제2 면을 연마하는 단계;
    상기 지지 기판 상부에 레이저를 조사하여 상기 광열 변환층, 상기 접착 부재 및 상기 지지 기판을 상기 시드 금속층으로부터 분리하는 단계; 및
    상기 범프에 의해 커버되지 않는 상기 시드 금속층 부분을 제거하는 단계;를 포함하는 반도체 패키지의 제조 방법.
  17. 제16항에 있어서,
    상기 시드 금속층 부분을 제거하는 단계는,
    습식 식각 공정에 의해 상기 범프에 의해 커버되지 않는 상기 시드 금속층 부분을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  18. 제17항에 있어서,
    상기 시드 금속층 부분을 제거하는 단계는,
    상기 시드 금속층 물질만을 선택적으로 식각하는 식각액을 사용한 습식 식각 공정에 의해 상기 범프에 의해 커버되지 않는 상기 시드 금속층 부분을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  19. 제16항에 있어서,
    상기 광열 변환층, 상기 접착 부재 및 상기 지지 기판을 분리하는 단계는,
    상기 시드 금속층이 상기 지지 기판 상부에 조사된 레이저를 반사시키는 반사층으로 작용하여, 상기 시드 금속층 하부에 위치한 상기 반도체 장치에 열적 손상이 방지되도록 상기 광열 변환층, 상기 접착 부재 및 상기 지지 기판을 분리하는 단계를 포함하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  20. 제16항에 있어서,
    상기 광열 변환층, 상기 접착 부재 및 상기 지지 기판을 분리하는 단계는,
    상기 범프 패드가 상기 광열 변환층 및 상기 접착 부재에 노출되지 않도록 상기 광열 변환층, 상기 접착 부재 및 상기 지지 기판을 분리하는 단계를 포함하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
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