KR102296825B1 - 센서 패키지 및 방법 - Google Patents

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충-시엔 치앙
유-치 후앙
팅-팅 쿠오
치-수안 타이
반-리 우
잉-쳉 쳉
치-후이 라이
치아훙 리우
하오-이 차이
충-쉬 리우
첸-화 유
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Abstract

실시예에서, 디바이스는, 제1 표면과 제1 표면의 반대쪽의 제2 표면을 갖는 센서 다이 - 센서 다이는 제1 표면에 입출력 영역과 제1 감지 영역을 가짐 -; 센서 다이를 적어도 측방향으로 캡슐화하는 밀봉재; 밀봉재를 관통해 연장되는 전도성 비아; 및 센서 다이의 제1 표면 상의 전면 재배선 구조물을 포함하고, 전면 재배선 구조물은 전도성 비아와 센서 다이에 접속되고, 전면 재배선 구조물은 센서 다이의 입출력 영역을 덮으며, 전면 재배선 구조물은 센서 다이의 제1 감지 영역을 노출시키는 제1 개구를 가진다.

Description

센서 패키지 및 방법{SENSOR PACKAGE AND METHOD}
우선권 주장 및 교차 참조
본 출원은 2018년 9월 27일 목요일에 출원된 미국 가출원 제62/737,282호의 이익을 주장하며, 그 출원은 참조로서 본 명세서에 병합된다.
반도체 산업은 다양한 전자 컴포넌트들(예컨대, 트랜지스터들, 다이오드들, 저항기들, 커패시터들 등)의 집적 밀도에서 계속적인 향상에 기인한 급속한 성장을 경험하였다. 보통, 집적 밀도의 개선은 최소 피처(feature) 크기의 반복적인 감소로부터 비롯되었으며, 이는 주어진 영역 내에 더 많은 컴포넌트들이 집적되게 한다. 수축되는 전자 디바이스들을 위한 수요가 증가함에 따라, 반도체 다이의 더 작고 더 창의적인 패키징 기술을 위한 필요가 발생했다. 이러한 패키징 시스템의 예는 집적 팬-아웃(integrated fan-out; InFO) 기술이다.
본 개시 내용의 양상은 첨부한 도면과 함께 읽을 때 하기의 상세한 설명으로부터 가장 잘 이해된다. 업계의 표준적 관행에 따라, 다양한 피처들은 실제 크기대로 도시되지 않는 것을 주목해야 한다. 사실상, 다양한 피처들의 치수는 논의의 명확성을 위해 임의로 증가되거나 감소될 수 있다.
도 1, 2, 3, 4, 5a, 5b, 5c, 5d, 6, 7, 8, 9, 10, 및 11은 일부 실시예에 따라 센서 패키지를 형성하기 위한 공정 동안의 중간 단계들의 단면도를 묘사한다.
도 12, 13a, 13b, 13c, 13d, 14a, 14b, 14c, 및 14d는 일부 실시예에 따라 센서 패키지를 구현하는 감지 디바이스를 묘사한다.
도 15 내지 16은 일부 다른 실시예들에 따라 센서 패키지를 형성하기 위한 공정 동안의 중간 단계들의 단면도를 묘사한다.
도 17은 일부 실시예들에 따라 센서 패키지를 구현하는 감지 디바이스를 묘사한다.
도 18 내지 19는 일부 다른 실시예들에 따라 센서 패키지를 형성하기 위한 공정 동안의 중간 단계들의 단면도를 묘사한다.
도 20은 일부 실시예들에 따라 센서 패키지를 구현하는 감지 디바이스를 묘사한다.
도 21, 22, 및 22는 일부 다른 실시예들에 따라 센서 패키지를 구현하는 감지 디바이스를 묘사한다.
도 24a, 24b, 및 24c는 일부 실시예에 따라 패키지 컴포넌트를 묘사한다.
하기의 개시 내용은 본 발명의 상이한 피처들을 구현하기 위한 다수의 상이한 실시예들 또는 예시들을 제공한다. 컴포넌트 및 배열의 특정 예는 본 발명을 단순화하도록 이하에서 설명된다. 물론, 이것들은 단지 예이고, 제한하는 것으로 의도되지 않는다. 예를 들면, 이하의 설명에서 제2 피처 위에 또는 제2 피처 상에 제1 피처의 형성은, 제1 및 제2 피처들이 직접 접촉해서 형성되는 실시예를 포함하고, 추가적인 피처가 제1 및 제2 피처 사이에 형성될 수 있어서 제1 및 제2 피처가 직접 접촉될 수 없는 실시예를 또한 포함할 수 있다. 또한, 본 발명 개시는 다양한 예들에서 참조 번호들 및/또는 문자들을 반복할 수 있다. 이 반복은 간략함과 명료함을 위한 것이고, 논의되는 다양한 실시예들 및/또는 구성들 사이의 관계를 본질적으로 지시하지는 않는다.
또한, "밑에", "아래에", "더 낮은", "위에", "상부에" 등과 같은 공간적으로 상대적인 용어들은 도면들에서 묘사되는 바와 같이 하나의 요소 또는 피처와 다른 요소(들) 또는 피처(들)간의 관계를 설명하도록 설명의 용이함을 위해 본 명세서에서 이용될 수 있다. 공간적으로 상대적인 용어들은 도면들에서 묘사된 방위에 추가적으로, 사용 또는 동작 중인 디바이스의 상이한 방위들을 포괄하도록 의도된다. 장치는 이와는 다르게 지향될(90도 또는 다른 방위로 회전됨) 수 있고, 본 명세서에서 이용되는 공간적으로 상대적인 설명자는 이에 따라 마찬가지로 해석될 수 있다.
일부 실시예에 따라, 센서 다이가 InFO 패키지 내에 패키징된다. 센서 다이는 센서 다이의 활성 표면 및/또는 후면에 감지 영역을 포함할 수 있다. 센서 다이의 다른 영역들(예를 들면, 입출력(I/O) 영역)이 보호된 채로 있는 동안에 InFO 패키지는 센서 다이의 감지 영역을 노출시키는 개구를 포함할 수 있다. InFO 패키지 내에 센서 다이를 패키징하는 것은 최종 센서 패키지의 폼 팩터가 더 작게 되는 것을 허용할 수 있고, 패키징된 센서의 기계적 신뢰성을 증가시킬 수 있으며, 다른 (예를 들면, 와이어 본드) 패키징 방식과 비교해서 제조 수율을 증가시킬 수 있다.
일부 실시예에 따라, 도 1 내지 11은 패키지 컴포넌트(100)를 형성하기 위한 공정 동안의 중간 단계의 단면을 묘사한다. 단일 패키지 영역이 묘사되고, 센서 패키지(101)(도 12를 참조)가 묘사된 패키지 영역 내에 형성된다. 센서 패키지(101)는 집적 팬아웃(InFO) 패키지일 수 있다. 패키지 컴포넌트(100)가 많은 패키지 영역들을 포함한다는 것이 인식되어야 한다. 도 12는 일부 실시예에 따라, 센서 패키지(101)를 구현하는 감지 디바이스(200)를 묘사한다. 감지 디바이스(200)는 예를 들면, 스마트폰, 태블릿 등과 같은 센서 패키지(101)를 구현하는 임의의 디바이스일 수 있다.
도 1에서, 캐리어 기판(102)이 제공되고, 릴리스층(104)은 캐리어 기판(102) 상에 형성된다. 캐리어 기판(102)은 유리 캐리어 기판, 세라믹 캐리어 기판 등일 수 있다. 캐리어 기판(102)은 웨이퍼일 수 있어서 다수의 패키지들이 동시에 캐리어 기판(102)상에 형성될 수 있다. 릴리스층(104)은, 후속 단계에서 형성될 상부 구조물로부터 캐리어 기판(102)과 함께 제거될 수 있는 중합체 기반 물질로 형성될 수 있다. 일부 실시예에서, 릴리스층(104)은, 예컨대, 광 대 열 변환(light-to-heat-conversion; LTHC) 릴리스 코팅과 같이, 가열될 때 그 자신의 접착 특성을 잃어버리는 에폭시-기반 열-릴리스 물질이다. 다른 실시예에서, 릴리스층(104)은 자외선(ultra-violet; UV) 광에 노출될 때 그 자신의 접착 특성을 잃어버리는 UV 접착제일 수 있다. 릴리스층(104)은 액체 및 경화된 채로 분배될 수 있거나, 캐리어 기판(102)상으로 라미네이트된 라미네이트막일 수 있거나 이와 유사한 것일 수 있다. 릴리스층(104)의 상단 표면은 평평하게 될 수 있고, 고도의 동일 평면성(a high degree of coplanarity)을 가질 수 있다.
도 2에서, 후면 재배선 구조물(106)은 릴리스층(104) 상에 형성된다. 도시된 실시예에서, 후면 재배선 구조물(106)은 유전체층(108)과 금속화 패턴(110)(때때로, 재배선층 또는 재배선 라인이라고 지칭됨)을 포함한다. 후면 재배선 구조물(106)은 옵션이다. 일부 실시예에서, 금속화 패턴(110)이 생략되고, 유전층(108)만이 형성된다.
유전체층(108)이 릴리스층(104) 상에 형성된다. 유전체층(108)의 하단 표면은 릴리스층(104)의 상단 표면과 접촉할 수 있다. 일부 실시예에서, 유전체층(108)은 PBO(polybenzoxazole), 폴리이미드, BCB(benzocyclobutene) 등과 같은 폴리머로 형성된다. 다른 실시예에서, 유전체층(108)은, 질화물(예컨대 실리콘 질화물), 산화물(예컨대 실리콘 산화물), PSG(phosphosilicate glass), BSG(borosilicate glass), BPSG(boron-doped phosphosilicate glass) 등으로 형성된다. 유전체층(108)은, 예를 들면, 스핀 코팅, 화학적 증기 퇴적(chemical vapor deposition; CVD), 라미네이팅 등, 또는 이것들의 조합과 같은 임의의 허용가능한 퇴적 공정에 의해 형성될 수 있다. 그런 다음, 유전체층(108)은 릴리스층(104)의 일부분을 노출시키는 개구(112)를 형성하도록 패터닝된다. 패터닝은, 예컨대, 유전체층이 감광재일 때 유전체층(108)을 광에 노출시킴으로써, 또는 예를 들면, 이방성 에칭을 사용하여 에칭하는 것과 같은 허용가능한 공정에 의한 것일 수 있다. 개구(112)는 제1 폭 W1를 갖는다. 일부 실시예에서, 제1 폭 W1은 집적 회로 다이를 수용하기 위해 충분히 클 수 있는, 약 20030 μm 내지 약 32030 μm의 범위 내에 있다.
금속화 패턴(110)은 유전체층(108) 상에 형성된다. 금속화 패턴(110)을 형성하는 예로서, 시드층은 유전체층(108) 위에 그리고 개구(112) 내에 형성된다. 일부 실시예에서, 시드층은 금속층이고, 이 금속층은 단일층이거나 상이한 물질들로 형성된 복수의 서브층들을 포함하는 합성층일 수 있다. 일부 실시예에서, 시드층은 티타늄층과 이 티타늄층 위의 구리층이다. 시드층은 예를 들어, 물리적 증기 퇴적(Physical Vapor Deposition: PVD) 등을 사용하여 형성될 수도 있다. 그런 다음, 포토레지스트가 시드층 상에 형성되고 패터닝된다. 포토레지스트는 스핀 코팅 등에 의해 형성될 수 있고, 패터닝을 위해 광에 노출될 수 있다. 포토레지스트의 패턴은 금속화 패턴(110)에 대응한다. 패터닝은 시드층을 노출하도록 포토레지스트를 관통해 개구를 형성한다. 전도성 물질이 포토레지스트의 개구 내에 그리고 시드층의 노출된 부분 상에 형성된다. 전도성 물질은 예컨대, 전기 도금 또는 무전해 도금 등과 같은 도금에 의해 형성될 수 있다. 전도성 물질은 예를 들면, 구리, 티타늄, 텅스텐, 알루미늄 등, 또는 이 물질들의 조합과 같은 금속일 수 있다. 그런 다음, 포토레지스트와, 그 위에 전도성 물질이 형성되지 않는 시드층의 부분이 제거된다. 포토레지스트는 허용가능한 애싱 또는, 예컨대, 산소 플라즈마 등을 사용하는 스트립핑 공정에 의해 제거될 수 있다. 일단 포토레지스트가 제거되면, 시드층의 노출된 부분은, 예컨대, 습식 또는 건식 에칭과 같은 허용가능한 에칭 공정을 사용해서 제거된다. 시드층의 잔여 부분과 전도성 물질은 금속화 패턴(110)을 형성한다.
후면 재배선 구조물(106)이 임의의 수의 유전체층들과 금속화 패턴들을 포함할 수 있음을 인식해야 한다. 추가적인 유전체층과 금속화 패턴은 유전체층(108)과 금속화 패턴(110)을 형성하기 위한 공정들을 반복함으로써 형성될 수 있다. 금속화 패턴은 전도성 라인과 전도성 비아를 포함할 수 있다. 전도성 비아는, 금속화 패턴의 전도성 물질과 시드층을 하부 유전체층의 개구 내에 형성함으로써 금속화 패턴의 형성 동안 형성될 수 있다. 그러므로, 전도성 비아는 다양한 전도성 라인들을 상호접속시키고 전기적으로 결합시킬 수 있다. 후면 재배선 구조물(106)이 다수의 층들을 포함하는 실시예에서, 개구(112)는 각각의 유전체층을 관통해 연장될 수 있다.
일부 실시예에서, 후면 재배선 구조물(106)은 금속화 패턴(110)을 덮고 보호하는 최상단 유전체 또는 패시베이션층을 포함한다. 도시된 실시예에서, 최상단층이 생략되고, 후속적으로 형성된 밀봉재가 금속화 패턴(110)을 보호하도록 사용된다.
또한, 전도성 비아(116)는 유전체층(108) 상에 그리고 유전체층(108)으로부터 멀어지게 연장된다. 전도성 비아(116)를 형성하기 위한 예로서, 시드층은, 예를 들면, 유전체층(108)과 금속화 패턴(110) 상에서 후면 재배선 구조물(106) 위에 형성된다. 전도성 비아(116)를 위한 시드층은 금속화 패턴(110)을 위한 시드층과는 상이할 수 있고, 금속화 패턴(110) 위에 또한 형성될 수 있다. 일부 실시예에서, 시드층은 금속층이고, 이 금속층은 단일층이거나 상이한 물질들로 형성된 복수의 서브층들을 포함하는 합성층일 수 있다. 특정 실시예에서, 시드층은 티타늄층과 이 티타늄층 위의 구리층이다. 시드층은 예를 들면, PVD 등을 사용해 형성될 수 있다. 포토레지스트가 시드층 상에 형성되고 패터닝된다. 포토레지스트는 스핀 코팅 등에 의해 형성될 수 있고, 패터닝을 위해 광에 노출될 수 있다. 포토레지스트의 패턴은 전도성 비아에 대응한다. 패터닝은 시드층을 노출하도록 포토레지스트를 관통해 개구를 형성한다. 전도성 물질이 포토레지스트의 개구 내에 그리고 시드층의 노출된 부분 상에 형성된다. 전도성 물질은 예컨대, 전기 도금 또는 무전해 도금 등과 같은 도금에 의해 형성될 수 있다. 전도성 물질은 예를 들면, 구리, 티타늄, 텅스텐, 알루미늄 등, 또는 이 물질들의 조합과 같은 금속일 수 있다. 포토레지스트와, 그 위에 전도성 물질이 형성되지 않는 시드층의 부분이 제거된다. 포토레지스트는 허용가능한 애싱 또는, 예컨대, 산소 플라즈마 등을 사용하는 스트립핑 공정에 의해 제거될 수 있다. 일단 포토레지스트가 제거되면, 시드층의 노출된 부분은, 예컨대, 습식 또는 건식 에칭과 같은 허용가능한 에칭 공정을 사용해서 제거된다. 시드층과 전도성 물질의 잔여 부분은 전도성 비아(116)를 형성한다. 도시된 실시예에서, 전도성 비아(116)는 유전체층(108) 상에 직접 형성되고 전도성 라인에 의해 금속화 패턴(110)에 접속된다. 다른 실시예(이하에서 설명됨)에서, 전도성 비아(116)는 금속화 패턴(110)의 피처로부터 도금된다.
도 3에서, 집적 회로 다이(126)는 접착제(128)에 의해 릴리스층(104)에 접착된다. 집적 회로 다이(126)는 후면 재배선 구조물(106)의 개구(112) 내에 배치될 수 있다. 집적 회로 다이(126)는 예들 들면, 센서 다이, 논리 다이(예를 들면, 중앙 프로세싱 유닛, 마이크로제어기 등), 메모리 다이(예를 들면, 동적 랜덤 액세스 메모리(dynamic random access memory; DRAM) 다이, 정적 랜덤 액세스 메모리(static random access memory; SRAM) 다이 등), 전력 관리 다이(예를 들면, 전력 관리 집적 회로(power management integrated circuit; PMIC) 다이), 무선 주파수(radio frequency; RF) 다이, 마이크로-전자-기계적 시스템(micro-electro mechanical system; MEMS) 다이, 신호 프로세싱 다이(예를 들면, 디지털 신호 처리(digital signal processing; DSP) 다이), 프론트 엔드 다이(예를 들면, 아날로그 프론트 엔드(analog front-end; AFE) 다이) 등, 또는 이것들의 조합과 같은 임의의 유형의 다이일 수 있다. 집적회로 다이(126)는 제2 폭 W2를 가진다. 집적 회로 다이(126)가 개구(112) 내에 배치될 때, 제2 폭 W2는 제1 폭 W1 이하이다(도 2를 참조). 일부 실시에서, 제2 폭 W2는 약 20000 μm 내지 약 32000 μm의 범위 내에 있다. 다른 실시예에서, 집적 회로 다이(126)가 개구(112) 위에 배치될 수 있고, 이러한 실시예에서, 제2 폭 W2는 제1 폭 W1보다 크다.
릴리스층(104)에 접착되기 전에, 집적 회로 다이(126)는, 집적 회로 다이(126) 내에 집적 회로를 형성하도록 적용가능한 제조 공정에 따라 처리될 수 있다. 예를 들면, 집적 회로 다이(126)는 예를 들면, 도핑되거나 도핑되지 않은 실리콘과 같은 반도체 기판(130), 또는 반도체-온-인슐레이터(silicon-on-insulator; SOI) 기판의 활성층을 포함한다. 반도체 기판은 게르마늄과 같은 다른 반도체 물질; 실리콘 탄화물, 갈륨 비소, 갈륨 인화물, 인듐 인화물, 인듐 비화물, 및/또는 인듐 안티몬화물을 포함한 화합물 반도체; SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP, 및/또는 GaInAsP를 포함한 합금 반도체; 또는 이들의 조합을 포함할 수 있다. 다층 또는 경사(gradient) 기판과 같은 다른 기판이 또한 이용될 수 있다. 예를 들면, 트랜지스터, 다이오드, 커패시터, 저항기 등과 같은 디바이스는 반도체 기판(130)의 활성 표면 내에 그리고/또는 그 위에 형성될 수 있고, 예를 들면, 집적 회로를 형성하도록 반도체 기판(130) 상의 하나 이상의 유전체층 내의 금속화 패턴에 의해 형성된 상호접속 구조물에 의해 상호접속될 수 있다.
집적 회로 다이(126)는 예를 들면, 알루미늄 패드, 구리 패드 등과 같은 패드(134)를 더 포함하고, 이 패드에 외부 접속이 이루어진다. 패드(134)는 집적 회로 다이(126)의 활성 표면 상에 있다. 하나 이상의 패시베이션막(136)은 집적 회로 다이(126) 상에 그리고 패드(134)의 일부분 상에 있다. 개구는 패드(134)를 노출시키도록 패시베이션막(136)을 관통해 연장된다.
일부 실시예에서, 집적 회로 다이(126)는 센서 다이이다. 센서 다이는 이미지 센서, 음향 센서 등일 수 있다. 센서 다이는 하나 이상의 트랜스듀서를 포함할 수 있고, 동작 동안에 측정을 위한 신호를 방출하는 하나 이상의 피처를 또한 포함할 수 있다. 예를 들면, 센서 다이는 초음속 음파를 방출하고 반사파를 측정함으로써 동작하는 지문 센서일 수 있다. 집적 회로 다이(126)는 활성 표면에 I/O 영역(126A)과 감지 영역(126B)을 가진다. I/O 영역(126A)은 감지 영역(126B)을 둘러 쌀수 있다(또는 둘러 싸지 않을 수 있다). 감지 영역(126B)은 제2 폭 W2보다 작은 제3 폭 W3을 가진다. 일부 실시예에서, 제3 폭 W3은 약 16000 μm 내지 약 30000 μm의 범위 내에 있다. 일부 실시예에서, 센서 다이는 InFO 패키지 내에 패키징되고, 감지 영역(126B)이 노출되게 허용하는 방식으로 패키징된다. 일부 실시예에서, 집적 회로 다이(126)는 집적 회로 다이(126)의 후면에 감지 영역(126C)을 더 포함한다. 이러한 실시예에서, 감지 다이는 감지 영역(126C)이 또한 노출되게 허용하는 방식으로 패키징된다.
접착제(128)는 집적 회로 다이(126)의 후면 상에 있고, 집적 회로 다이(126)를 릴리스층(104)에 접착시킨다. 접착제(128)는 임의의 적절한 접착제, 에폭시, 다이 부착막(die attach film; DAF) 등일 수 있다. 접착제(128)는 집적 회로 다이(126)의 후면에 도포될 수 있거나 캐리어 기판(102)의 표면 위에 도포될 수 있다. 예를 들면, 접착제(128)는, 집적 회로 다이(126)를 분리시키도록 싱귤레이팅하기 전에, 집적 회로 다이(126)의 후면에 도포될 수 있다. 마찬가지로, 접착제(128)는, 집적 회로 다이(106)를 부착시키기 전에, 후면 재배선 구조물(106)의 개구(112) 내에 도포될 수 있다.
하나의 집적 회로 다이(126)가 묘사된 패키지 영역 내에 접착되어 있는 것으로 묘사되지만, 더 많은 집적 회로 다이(126)가 각각의 패키지 영역 내에 접착될 수 있다는 것이 인식되어야 한다. 예를 들면, 다수의 집적 회로 다이들(126)이 각각의 패키지 영역 내에 접착될 수 있다. 이러한 실시예에서, 집적 회로 다이(126)는 크기 및 유형이 다양할 수 있다. 일부 실시예에서, 집적 회로 다이(126)는 예를 들면, 시스템 온 칩(system-on-chip; SoC) 디바이스와 같은, 큰 풋프린트를 갖는 다이일 수 있다. 집적회로 다이(126)가 큰 풋프린트(footprint)를 갖는 실시예에서, 패키지 영역 내의 전도성 비아(116)를 위해 이용가능한 공간은 제한될 수 있다. 패키지 영역이 전도성 비아(116)를 위해 이용가능한 제한된 공간을 가질 때, 후면 재배선 구조물(106)의 사용은, 향상된 상호접속 배치를 허용한다. 센서 다이가 사용되는 실시예에서, 로직 다이, 메모리 다이, 또는 이들의 조합이 센서 다이와 함께 또한 포함될 수 있다.
도 4에서, 밀봉재(142)가 다양한 컴포넌트들 상에 형성된다. 형성 후에, 밀봉재(142)는 전도성 비아(116)와 집적 회로 다이(126)를 적어도 측방향으로 캡슐화한한다. 따라서, 금속화 패턴(110)은 밀봉재(142)와 유전체층(108) 사이에 배치된다. 밀봉재(142)는 몰딩 화합물, 에폭시 등일 수 있다. 밀봉재(142)는 압축 몰딩, 전사(transfer) 몰딩 등에 의해 도포될 수 있다. 그런 다음, 밀봉재(142)가 경화된다. 도시된 실시예에서, 밀봉재(142)가 이송 몰딩에 의해 형성되어, 전도성 비아(116)와 집적 회로 다이(126)가 몰딩 후에 노출되고, 평탄화 단계(들)(예를 들면, CMP)가 생략될 수 있다. 이송 몰딩이 밀봉재(142)를 형성하기 위해 사용되기 때문에, 리세스(142R)가 전도성 비아들(116) 각각과 집적 회로 다이(126) 사이의 밀봉재(142) 내에 형성될 수 있다. 또한, 패시베이션막(136)의 최상단 표면은 밀봉재(142)의 최상단 표면 위에 있을 수 있다.
집적 회로 다이(126)가 릴리스층(104)에 접착될 때, 집적 회로 다이(126)는 접착제(128)의 접착을 개선하도록 릴리스층(104) 상으로 눌려진다. 접착제(128)는 가단성 물질이다. 따라서, 접착 동안에, 접착제(128) 중 일부가 집적 회로 다이(126)의 에지 주위로 돌출될 수 있고, 밀봉재(142)는 돌출된 접착제(128) 주위에 형성될 수 있다. 도 5a 내지 5d는 다양한 실시예들에 따라, 접착제(128)의 양상을 도시하는 도 4의 영역(100A)의 상세도이다.
도 5a 및 5b는, 개구(112)의 제1 폭 W1 (도 2)이 집적 회로 다이(126)의 제2 폭 W2 (도 3)보다 큰 실시예를 도시한다. 도 5a에서, 접착제(128)는 밀봉재(142) 및 유전체층(108)의 측벽과 접촉한다. 접착제(128)는 집적 회로 다이(126)의 측벽으로부터 유전체층(108)까지 연장되는 곡선부를 갖는다. 접착제(128)의 곡선부는 밀봉재(142)와 접촉한다. 유전체층(108)의 가장 가까운 에지는 접착제(128)에 의해서만 집적 회로 다이(126)의 측벽으로부터 물리적으로 분리된다. 도 5b에서, 접착제(128)는 밀봉재(142)와 접촉하고, 유전체층(108)으로부터 물리적으로 분리된다. 접착제(128)는 집적 회로 다이(126)의 측벽으로부터 집적 회로 다이(126) 아래까지 연장되는 곡선부를 가진다. 접착제(128)의 곡선부는 밀봉재(142)와 접촉한다. 유전체층(108)의 가장 가까운 에지는 접착제(128)와 밀봉재(142) 둘 다에 의해 집적 회로 다이(126)의 측벽으로부터 물리적으로 분리된다.
도 5c는, 개구(112)의 제1 폭 W1 (도 2 참조)이 집적 회로 다이(126)의 제2 폭 W2 (도 3 참조)와 동일한 실시예를 도시한다. 도 5c에서, 접착제(128)는 밀봉재(142), 유전체층(108)의 측벽, 및 유전체층(108)의 상단 표면과 접촉한다. 접착제(128)는 집적 회로 다이(126)의 측벽으로부터 유전체층(108)까지 연장되는 곡선부를 갖는다. 접착제(128)의 곡선부는 밀봉재(142)와 접촉한다. 유전체층(108)의 가장 가까운 에지는 접착제(128)에 의해서만 집적 회로 다이(126)의 측벽으로부터 물리적으로 분리된다.
도 5d는, 개구(112)의 제1 폭 W1 (도 2 참조)이 집적 회로 다이(126)의 제2 폭 W2 (도 3 참조)보다 작은 실시예를 도시한다. 도 5d에서, 접착제(128)는 밀봉재(142), 유전체층(108)의 측벽, 및 유전체층(108)의 상단 표면과 접촉한다. 접착제(128)는 집적 회로 다이(126)의 측벽으로부터 유전체층(108)까지 연장되는 곡선부를 갖는다. 접착제(128)의 곡선부는 밀봉재(142)와 접촉한다. 유전체층(108)의 가장 가까운 에지는 접착제(128)에 의해서만 집적 회로 다이(126)의 측벽으로부터 물리적으로 분리된다.
도 6 내지 8에서, 전도성 비아(116), 밀봉재(142), 및 집적 회로 다이(126) 위의 전면 재배선 구조물(144)의 형성을 예증한다(도 8 참조). 전면 재배선 구조물(144)은 유전체층(146), 금속화 패턴(148), 및 유전체층(150)을 포함한다. 금속화 패턴은 재배선층 또는 재배선 라인이라고 또한 지칭될 수 있다. 전면 재배선 구조물(144)은 예로서 도시되고, 전면 재배선 구조물(144)을 형성하기 위한 하나의 예시적인 공정이 본 명세서에서 논의된다. 더 많거나 더 적은 유전체층과 금속화 패턴이 전면 재배선 구조물(144) 내에 형성될 수 있다. 더 많은 유전체층과 금속화 패턴이 형성되면, 이하에서 논의되는 단계 및 공정이 반복될 수 있다.
전면 재배선 구조물(144)(도 8을 참조)은 집적 회로 다이(126)의 감지 영역(126B)을 노출시키는 개구(152)를 포함한다. 개구(152)는 전면 재배선 구조물(144)의 유전체층들(146 및 150)을 관통해 연장된다. 금속화 패턴(148)이 개구(152) 내에 형성되지 않아서, 개구(152)에는 전면 재배선 구조물(144)의 물질(예를 들면, 금속화 패턴(148)과 유전체층(146 및 150)의 물질)이 존재하지 않는다. 다른 말로 하면, 공기 간극이 감지 영역(126B) 위에 있고, 공기 간극은 전면 재배선 구조물(144)의 부분들 사이에 측방향으로 배치되며, 공기 간극에는 액체 및 고체 물질이 존재하지 않는다. 개구(152)는 집적 회로 다이(126)의 감지 영역(126B)을 노출시켜서, 집적 회로 다이(126)가 패키징되고 캡슐화될 때 조차 감지 영역(126B)이 사용되게 허용한다. 개구(152)를 형성한 후에, 집적 회로 다이(126)의 I/O 영역(126A)은 전면 재배선 구조물(144)에 의해 덮인채 유지된다. 개구(152)는 제3 폭 W3 이상일 수 있는 제4 폭 W4를 가진다. 일부 실시예에서, 제4 폭 W4는 약 16006 μm 내지 약 29734 μm의 범위 내에 있다.
도 6에서, 유전체층(146)은 밀봉재(142), 전도성 비아(116), 패시베이션막(136), 및 패드(134) 상에 퇴적된다. 일부 실시예에서, 유전체층(146)은 리소그래피 마스크를 사용해 패터닝될 수 있는 PBO, 폴리이미드, BCB 등과 같은 감광재로 형성된다. 유전체층(146)은 스핀 코팅, 라미네이션, CVD 등, 또는 이들의 조합에 의해 형성될 수 있다. 밀봉재(142)가 리세스(142R)를 가질 때, 유전체층(146)의 일부분은 리세스(142R)를 충전한다. 그런 다음, 유전체층(146)이 패터닝된다. 패터닝은, 감지 영역(126B), 패드(134), 및 전도성 비아(116)를 각각 노출시키는 개구들(152, 154, 및 156)을 형성한다. 개구(152)의 폭은 개구(154 및 156)의 폭보다 크다. 패터닝은, 예를 들면, 유전체층(146)이 감광재일 때 유전체층(146)을 광에 노출시킴으로써, 또는 예를 들면, 이방성 에칭을 사용하여 에칭함으로써와 같은 허용가능한 공정에 의한 것일 수 있다. 유전체층(146)이 감광재이면, 유전체층(146)은 노출 후에 현상될 수 있다.
도 7에서, 금속화 패턴(148)이 형성된다. 금속화 패턴(148)은 유전체층(146)의 주면 상에 그리고 이를 따라 연장되는 전도성 라인을 포함한다. 금속화 패턴(148)은, (예를 들면, 패드(134)에 의해) 전도성 비아(116)와 집적 회로 다이(126)에 물리적으로 그리고 전기적으로 접속되도록, 유전체층(146)을 관통해 연장되는 전도성 비아(162B)를 더 포함한다. 밀봉재(142)가 리세스(142R)를 가질 때, 밀봉재(142), 전도성 비아(116), 및 집적 회로 다이(126)의 상단 표면들을 (예를 들면, 평탄화 단계가 생략되는 실시예에서) 수평이 아닐 수 있다. 이러한 실시예에서, 집적 회로 다이(126)에 접속되는 금속화 패턴(148)의 비아는 전도성 비아(116)에 접속되는 금속화 패턴(148)의 비아와는 상이한 길이를 가진다.
금속화 패턴(148)을 형성하도록, 시드층은 유전체층(146) 위에 그리고 유전체층(146)을 관통해 연장되는 개구들(152, 154, 및 156) 내에 형성된다. 일부 실시예에서, 시드층은 금속층이고, 이 금속층은 단일층이거나 상이한 물질들로 형성된 복수의 서브층들을 포함하는 합성층일 수 있다. 일부 실시예에서, 시드층은 티타늄층과 이 티타늄층 위의 구리층이다. 시드층은 예를 들면, PVD 등을 사용해 형성될 수 있다. 그런 다음, 포토레지스트가 시드층 상에 형성되고 패터닝된다. 포토레지스트는 스핀 코팅 등에 의해 형성될 수 있고, 패터닝을 위해 광에 노출될 수 있다. 포토레지스트의 패턴은 금속화 패턴(148)에 대응한다. 패터닝은 시드층을 노출시키도록 포토레지스트를 관통해 개구를 형성한다. 그런 다음, 전도성 물질이 포토레지스트의 개구 내에 그리고 시드층의 노출된 부분 상에 형성된다. 전도성 물질은 예컨대, 전기 도금 또는 무전해 도금 등과 같은 도금에 의해 형성될 수 있다. 전도성 물질은 예를 들면, 구리, 티타늄, 텅스텐, 알루미늄 등, 또는 이 물질들의 조합과 같은 금속일 수 있다. 시드층의 하부 부분과 전도성 물질의 조합은 금속화 패턴(148)을 형성한다. 포토레지스트와 그 위에 전도성 물질이 형성되지 않는 시드층의 부분이 제거된다. 포토레지스트는 허용가능한 애싱 또는, 예컨대, 산소 플라즈마 등을 사용하는 스트립핑 공정에 의해 제거될 수 있다. 일단 포토레지스트가 제거되면, 시드층의 노출된 부분은, 예컨대, 습식 또는 건식 에칭과 같은 허용가능한 에칭 공정을 사용해서 제거된다.
도 8에서, 유전체층(150)은 금속화 패턴(148)과 유전체층(146) 상에 퇴적된다. 유전체층(150)은 유전체층(146)과 유사한 방식으로 형성될 수 있고, 유전체층(146)과 동일한 물질로 형성될 수 있다. 그런 다음, 개구(152)는, 유전체층(146)의 패터닝과 유사한 방식으로 유전체층(150)을 패터닝함으로써 유전체층(150)을 관통해 연장된다. 개구(152)가 연장된 후에, 개구는 패시베이션막(136)의 주면(major surface)으로부터 유전체층(150)의 최상단 표면까지 연장되는 제1 깊이 D1을 가진다. 일부 실시예에서, 제1 깊이 D1은 (예를 들면, 약 25 μm보다 작은) 약 17 μm 내지 약 25 μm의 범위 내에 있다.
도시된 실시예에서, 개구(152)는 전면 재배선 구조물(144)의 형성 동안에 형성된다. 개구(152)는 전면 재배선 구조물(144)의 형성 후에 또한 형성될 수 있다. 예를 들면, 개구(152)는, 유전체층(146 및 150) 둘 다가 형성된 후에, 이방성 에칭에 의해 유전체층(146 및 15)을 관통해 형성될 수 있다.
도 9에서, 접착제(128)와 후면 재배선 구조물(106)(예를 들면, 유전체층(108))로부터 캐리어 기판(102)을 분리(또는 “디본드”)시키도록 캐리어 기판 디본딩이 수행된다. 일부 실시예에서, 릴리스층(104)이 광의 열 하에서 분해되고 캐리어 기판(102)이 제거될 수 있도록, 디본딩은 릴리스층(104) 상에 예를 들면, 레이저 광 또는 UV 광과 같은, 광을 투사하는 것을 포함한다. 그런 다음, 구조물이 뒤집혀지거나 테이프(160) 상에 배치된다.
도 10에서, 금속화 패턴(110)의 부분들 및/또는 전도성 비아(116)를 노출시키도록 개구들(162)이 유전층(108)을 관통해 형성된다. 개구들은 예를 들면, 레이저 드릴링, 에칭 등을 사용해서 형성될 수 있다. 도한, 개구 공정 동안에, 후면 재배선 구조물(106) 내의 개구(112)는 접착제(128)의 적어도 일부분을 제거함으로써 재형성된다. 접착제(128)는 예를 들면, 레이저 드릴링, 에칭 등을 사용해 제거될 수 있다. 일부 실시예에서, 개구(62)가 형성되고, 개구(112)는 예를 들면, 레이저 드릴링 공정과 같은, 동일한 공정에서 재형성된다. 세정 공정은, 접착제(128)와 유전체층(108)의 남아있는 잔여물을 제거하도록 레이저 드릴링 공정 후에 수행될 수 있다. 집적 회로 다이(126)가 후면에서 감지 영역(126C)을 포함하는 실시예에서, 개구(112)는 감지 영역(126C)을 노출시킨다. 예를 들면, 히트싱크(heatsink) 또는 음향 백킹층(acoustic backing layer)과 같은 다른 피처가 개구(112)를 관통해 집적 회로 다이(126)에 부착될 수 있다. InFO 패키지는 이러한 피처가, 와이어 본드 패키지보다 더 쉽게 센서 다이와 일체화되도록 허용한다.
도 11에서, 전도성 커넥터(164)는 개구(162) 내에 형성되고, 금속화 패턴(110) 및/또는 전도성 비아(116)에 물리적으로 그리고 전기적으로 접속된다. 전도성 커넥터(164)는 예를 들면, 솔더, 구리, 알루미늄, 금, 니켈, 은, 팔라듐, 주석 등, 또는 이들 물질의 조합과 같은, 전도성 물질을 포함할 수 있다. 일부 실시예에서, 전도성 커넥터(164)는 증발, 전기 도금, 인쇄, 솔더 이송(transfer), 볼 배치(ball placement) 등과 같은 일반적으로 사용되는 방법을 통해 솔더층을 초기에 형성함으로써 형성된다. 솔더층이 이 구조물 상에 형성되었으면, 물질을 원하는 범프 형상으로 성형하기 위하여 리플로우(reflow)가 수행될 수 있다. 일부 실시예에서, 전도성 커넥터(164)는 플럭스를 포함하고 플럭스 딥핑 공정에서 형성된다. 일부 실시예에서, 전도성 커넥터(164)는 솔더 페이스트, 은 페이스트 등과 같은 전도성 페이스트를 포함하고, 프린팅 공정에서 분배된다.
센서 패키지(101)(도 12를 참조)는 패키지 컴포넌트(100)의 스크라이브 라인 영역을 따라 싱귤레이션 공정을 수행함으로써 형성된다. 싱귤레이션은 인접한 패키지 영역들 사이에서 스크라이브 라인들을 따라 쏘잉, 레이저 드릴링 등에 의한 것일 수 있다. 싱귤레이션 공정은 패키지 컴포넌트(100)의 인접한 패키지 영역을 분리시킨다. 생성되는 싱귤레이팅된 센서 패키지는 패키지 컴포넌트(100)의 패키지 영역들 중 하나로부터 유래한다.
도 12에서, 센서 패키지(101)는 전도성 커넥터(164)를 사용해 패키지 기판(202)에 실장된다. 패키지 기판(202)은 예를 들면, 실리콘, 게르마늄, 다이아몬드 등과 같은 반도체 물질로 제조될 수 있다. 대안적으로, 예를 들면, 실리콘 게르마늄, 실리콘 탄화물, 갈륨 비화물, 인듐 비화물, 인듐 인화물, 실리콘 게르마늄 탄화물, 갈륨 비소 인화물, 갈륨 인듐 인화물, 이 물질들의 조합 등과 같은 복합 물질들이 또한 사용될 수 있다. 또한, 패키지 기판(202)은 SOI 기판일 수 있다. 일반적으로, SOI 기판은 예컨대, 에피택셜 실리콘, 게르마늄, 실리콘 게르마늄, SOI, SGOI 또는 이들의 조합과 같은 반도체 물질층을 포함한다. 하나의 대안적인 실시예에서, 패키지 기판(202)은 예를 들면, 유리 섬유 강화 수지 코어와 같은 절연 코어에 기초한다. 하나의 예시적인 코어 물질은 FR4와 같은 유리 섬유 수지이다. 코어 물질을 위한 대체재는 BT 수지, 또는 대안적으로 다른 PCB 물질 또는 막을 포함한다. ABF 또는 다른 라미네이트와 같은 빌드 업(build up) 막이 패키지 기판(202)을 위해 사용될 수 있다.
패키지 기판(202)은 능동 및 수동 디바이스들을 포함할 수 있다(미도시됨). 당업자가 인정하는 바와 같이, 예를 들면, 트랜지스터, 커패시터, 저항기, 이들의 조합들 등과 같은 매우 다양한 디바이스들이 감지 디바이스(200)를 위한 설계의 구조적 및 기능적 요건들을 생성하기 위해 사용될 수 있다. 디바이스는 임의의 적절한 방법을 사용해서 형성될 수 있다.
패키지 기판(202)은 금속화층과 비아(미도시됨)와, 금속 배선층 및 비아 위의 본드 패드(204)를 또한 포함할 수 있다. 금속화층은 능동 및 수동 디바이스 위에 형성될 수 있고, 기능적 회로를 형성하기 위해 다양한 디바이스들을 접속시키기 위해 설계된다. 금속화층은, 비아가 전도성 물질의 층들을 상호연결하면서 유전체(예컨대, 로우-k 유전체 물질)와 전도성 물질(예컨대, 구리)의 교번층들로 형성될 수 있고, 임의의 적절한 공정(예컨대, 퇴적, 다마신, 이중 다마신 등)을 통해 형성될 수 있다. 일부 실시예에서, 패키지 기판(202)에는 능동 및 수동 디바이스들이 실질적으로 존재하지 않는다.
일부 실시예에서, 전도성 커넥터(164)는 센서 패키지(101)를 본드 패드(204)에 부착시키기 위해 리플로우된다. 전도성 커넥터(164)는, 패키지 기판(202) 내의 금속화층을 포함해서, 패키지 기판(202)을 센서 패키지(101)에 전기적으로 그리고/또는 물리적으로 접속한다. 일부 실시예에서, 수동 디바이스(예컨대, 표면 실장 디바이스(surface mount devices; SMD), 묘사되지 않음)는 패키지 기판(202) 상에 실장되기 전에 센서 패키지(101)에 부착될 수 있다(예컨대, 본드 패드(204)에 본딩됨). 이러한 실시예에서, 수동 디바이스는 전도성 커넥터(164)와 동일한, 센서 패키지(101)의 표면에 본딩될 수 있다.
전도성 커넥터(164)는, 센서 패키지(101)가 패키지 기판(202)에 부착된 후에 에폭시 플럭스의 에폭시 부분 중 적어도 일부가 남아 있으면서 그 자신이 리플로우되기 전에 그 자신 상에 형성된 에폭시 플럭스(미도시됨)를 가질 수 있다. 이 남아있는 에폭시 부분은 응력을 감소시키기 위한 언더필로서 작용하고, 전도성 커넥터(164)를 리플로우하는 것으로부터 초래되는 접속부(joint)를 보호할 수 있다. 일부 실시예에서, 언더필(미도시됨)은 센서 패키지(101)와, 전도성 커넥터(164)를 둘러싸는 패키지 기판(202) 사이에 형성될 수 있다. 언더필은, 센서 패키지(101)가 부착된 후에 모세관 플로우 공정에 의해 형성될 수 있거나, 또는 센서 패키지(101)가 부착되기 전에 적절한 퇴적 방법에 의해 형성될 수 있다.
일부 실시예에서, 접착제(128)의 일부 잔여물은, 개구(112)가 재형성된 후에 남아 있을 수 있다. 도 13a 내지 13d는 다양한 실시예들에 따라, 도 12의 영역(100A)의 상세한 도면이다. 도 13a 내지 13d의 실시예들은, 각각 도 5a 내지 5d의 실시예들에 대응하고, 돌출된 접착제(128)의 부분이, 제거 공정 후에 집적 회로 다이(126)의 일부분의 측벽 주위에 남아 있는 실시예를 도시한다. 결과적으로, 개구(112)는 접착제(148)를 노출시키지만, 집적 회로 다이(126)의 측벽을 노출시키지 않을 수 있다.
도 13a에서, 접착제(128)의 잔여 부분은 집적 회로 다이(126)의 측벽으로부터 유전체층(108)까지 연장되는 곡선부를 갖는다. 유전체층(108)의 가장 가까운 에지는 접착제(128)에 의해서만 집적 회로 다이(126)의 측벽으로부터 물리적으로 분리된다. 도 13b에서, 접착제(128)의 잔여 부분은 집적 회로 다이(126)의 측벽으로부터 집적 회로 다이(126) 아래까지 연장되는 곡선부를 갖는다. 유전체층(108)의 가장 가까운 에지는 접착제(128)와 밀봉재(142) 둘 다에 의해 집적 회로 다이(126)의 측벽으로부터 물리적으로 분리된다. 도 13c에서, 접착제(128)의 잔여 부분은 집적 회로 다이(126)의 측벽으로부터 유전체층(108)까지 연장되는 곡선부를 가지며, 어떠한 잔여 접착제(128)도 유전체층(108)의 측부와 접촉하지 않는다. 도 13d에서, 접착제(128)의 잔여 부분은 집적 회로 다이(126)의 측벽으로부터 유전체층(108)까지 연장되는 곡선부를 가지며, 유전체층(108)의 측부와 접촉하는 어떠한 잔여 접착제(128)도 없으면서, 집적 회로 다이(126)와 유전체층(108) 사이의 일부분을 또한 가진다.
일부 실시예에서, 접착제(128)의 어떠한 잔여물도 개구(112)가 재형성된 후에 남아 있지 않는다. 도 14a 내지 14d는 다양한 실시예들에 따라, 도 12의 영역(100A)의 상세도이다. 도 14a 내지 14d의 실시예들은, 각각 도 5a 내지 5d의 실시예들에 대응하고, 집적 회로 다이(126) 주위의 돌출된 접착제(128)의 어떠한 부분도 제거 공정 후에 남아 있지 않는 실시예를 도시한다. 결과적으로, 개구(112)는 밀봉재(142) 내로 부분적으로 연장되고 집적 회로 다이(126)의 일부분의 측벽을 노출시킨다.
도 14a에서, 개구(112)는 집적 회로 다이(126)의 측벽으로부터 유전체층(108)까지 연장되는 곡선부를 갖는다. 도 14b에서, 개구(112)는 밀봉재(142) 내의 곡선부를 가진다. 도 14c에서, 개구(112)는 집적 회로 다이(126)의 측벽으로부터 유전체층(108)까지 연장되는 곡선부를 가지며, 유전체층(108)의 에지는 집적 회로 다이(126)의 에지와 공면이다. 도 14d에서, 개구(112)는 집적 회로 다이(126)의 측벽으로부터 유전체층(108)까지 연장되는 곡선부를 가지며, 유전체층(108)의 에지는 집적 회로 다이(126)의 에지와 공면이다.
일부 다른 실시예에 따라, 도 15 및 16은 패키지 컴포넌트(100)를 형성하기 위한 공정 동안의 중간 단계의 단면을 묘사한다. 이 실시예에서, 집적 회로 다이(126)는 패시베이션막(136)과 패드(134) 위에 희생막(166)을 더 포함한다. 희생막(166)은 예를 들면, PBO(polybenzoxazole), 폴리이미드, BCB(benzocyclobutene) 등과 같은 감광 중합체로 형성된다.
도 15에서, 밀봉재(142)가 형성된다. 밀봉재(142)는 압축 몰딩에 의해 형성되어, 전도성 비아(116)와 집적 회로 다이(126)가 몰딩 후에 매립된다.
도 16에서, 전도성 비아(116)와 희생막(166)을 노출시키도록 평탄화 공정이 밀봉재(142)에 대해 수행된다. 평탄화 공정은 희생막(166)을 또한 연마할 수 있다. 전도성 비아(116), 밀봉재(142), 및 희생막(166)의 상단 표면은 평탄화 공정 후에 공면이다. 평탄화 공정은 예를 들면, 화학 기계적 폴리싱(chemical-mechanical polish; CMP), 연마 공정 등일 수 있다. 그런 다음, 희생막(166)이 제거되고, 집적 회로 다이들(126)의 감지 영역(126B)을 노출시킨다. 희생막(166)이 감광 중합체일 때, 희생막은 노출 및 현상에 의해 제거될 수 있다.
도 17은 감지 디바이스(200)를 묘사한다. 희생막(166)의 제거 때문에, 패시베이션막(136)의 최상단 표면은 밀봉재(142)의 최상단 표면 아래에 있다. 개구(152)가 패시베이션막(136)의 주면으로부터 유전체층(150)의 최상단 표면까지 연장되는 제2 깊이 D2를 가진다. 제2 깊이 D2는 제1 깊이 D1보다 크다. 일부 실시에서, 제2 깊이 D2는 약 22.5 μm 내지 약 32.5 μm의 범위 내에 있다.
일부 다른 실시예에 따라, 도 18 및 19는 패키지 컴포넌트(100)를 형성하기 위한 공정 동안의 중간 단계의 단면을 묘사한다. 이 실시예에서, 집적 회로 다이(126)는, 패드들(134) 각각에 물리적으로 그리고 전기적으로 접속되도록 패시베이션막(136) 내의 개구를 관통해 연장되는, 예를 들면, 전도성 필라(예를 들면, 구리와 같은 금속으로 형성됨)와 같은, 다이 커넥터(138)를 더 포함한다. 다이 커넥터(138)는 예를 들면, 도금 등에 의해 형성될 수 있다. 따라서, 다이 커넥터(138)는 집적 회로 다이(126)의 집적 회로에 전기적으로 접속된다. 유전체 물질(140)은 예를 들면, 패시베이션막(136)과 다이 커넥터(138) 상에서와 같이, 집적 회로 다이(126)의 활성 표면 위에 있다. 유전체 물질(140)은 다이 커넥터(138)를 측방향으로 캡슐화하고, 유전체 물질(140)은 집적 회로 다이(126)와 측방향으로 접해 있다(coterminous). 유전체 물질(140)은 예를 들면, 실리콘 질화물 등과 같은 질화물일 수 있고, 예를 들면, CVD 등에 의해 형성될 수 있다. 유전체 물질(140)은, 허용가능한 포토리소그래피와 에칭 기술들에 의해 형성될 수 있는, 집적 회로 다이(126)의 감지 영역(126B)을 노출시키는 개구(168)를 포함한다. 희생막(166)은 유전체 물질(140) 위에 그리고 개구(168) 내에 초기에 형성된다.
도 18에서, 밀봉재(142)가 형성된다. 밀봉재(142)는 압축 몰딩에 의해 형성되어, 전도성 비아(116)와 집적 회로 다이(126)가 몰딩 후에 매립된다.
도 19에서, 전도성 비아(116)와 다이 커넥터(138)를 노출시키도록 평탄화 공정이 봉합재(142)에 대해 수행된다. 평탄화 공정은 희생막(166)을 또한 연마할 수 있다. 전도성 비아(116), 다이 커넥터(138), 및 밀봉재, 및 유전체 물질(140)의 최상단 표면들은 평탄화 공정 후에 공면이다. 평탄화 공정은 예를 들면, CMP, 연마 공정 등일 수 있다. 그런 다음, 희생막(166)이 제거되어, 집적 회로 다이들(126)의 감지 영역(126B)을 노출시킨다. 희생막(166)이 감광 중합체일 때, 희생막은 노출 및 현상에 의해 제거될 수 있다.
도 20은 감지 디바이스(200)를 묘사한다. 개구(168)는 개구(152)의 제4 폭 W4보다 작을 수 있는, 제5 폭 W5를 가진다. 일부 실시예에서, 제5 폭 W5는 약 15806 μm 내지 약 29534 μm의 범위 내에 있다. 개구들(152 및 168)은 패시베이션막(136)의 주면으로부터 유전체층(150)의 최상단 표면까지 연장되는 결합된 제3 깊이 D3을 가진다. 제3 깊이 D3은 제2 깊이 D2보다 크다. 일부 실시예에서, 제3 깊이 D3은 약 22.5 μm 내지 약 32.5 μm의 범위 내에 있다.
도 21, 22, 및 23은 일부 다른 실시예들에 따라 감지 디바이스(200)를 묘사한다. 도 21, 22, 및 23은 각각 도 12, 17, 및 20에 도시된 실시예들의 변형들이다. 이들 실시예에서, 개구(112)는 후면 재배선 구조물(106)을 관통해 형성되지 않는다. 개구(112)는, 집적 회로 다이(126)가 그 후면에서 어떠한 감지 영역(126C)도 갖지 않는 실시예에서 형성되지 않을 수 있다. 이러한 실시예는 더 낮은 제조 비용을 가질 수 있다.
도 24a 내지 24c는 일부 실시예에 따라 패키지 컴포넌트(100)를 묘사한다. 도 24a 내지 24c는 도 21의 실시예의 변형(예를 들면, 밀봉재(142)가 이송 몰딩에 의해 형성되고 개구(112)는 후면 재배선 구조물(106)을 관통해 형성되지 않음)을 도시하지만, 도 24a 내지 24c에 도시된 변형들이 본 명세서에서 설명된 다른 실시예들 중 임의의 실시예와 결합될 수 있다는 것이 인식되어야 한다. 도 24a는, 금속화 패턴(110)이 생략되고 단지 유전체층(108)만이 형성되는 패키지 컴포넌트(100)의 변형을 도시한다. 도 24b 및 24c는, 전도성 비아(116)가 금속화 패턴(110)의 피처로부터 도금되는 변형을 도시한다. 예를 들면, 금속화 패턴(110)은, 전도성 비아(116)가 (예를 들면, 패드(114)와 동일한 시드층을 사용해) 도금되는 패드(114)를 포함할 수 있다. 도 24b에서, 패드(114)의 폭은 전도성 비아(116)의 폭보다 크다. 예를 들면, 이러한 실시예에서, 패드(114)는 약 160 μm 내지 약 320 μm의 범위 내의 폭을 가질 수 있고, 전도성 본드 패드(116)는 약 150 μm 내지 약 280 μm의 범위 내의 폭을 가질 수 있다. 도 24c에서, 패드(114)의 폭은 전도성 비아(116)의 폭보다 작다. 예를 들면, 이러한 실시예에서, 패드(114)는 약 140 μm 내지 약 270 μm의 범위 내의 폭을 가질 수 있고, 전도성 비아(116)는 약 150 μm 내지 약 280 μm의 범위 내의 폭을 가질 수 있다.
실시예는 이점을 달성할 수 있다. InFO 패키지 (예를 들면, 센서 패키지(101)) 내에 센서 다이 (예를 들면, 집적 회로 다이(126))를 패키징하는 것은 최종 센서 패키지의 폼 팩터가 감소되게 허용할 수 있다. 예를 들면, 일부 InFO 센서 패키지는 와이어 본드 센서 패키지보다 최대 500 μm 만큼 작을 수 있다. 또한, I/O 영역(126A) 위의 와이어 루프가 회피될 수 있어서, 감지 영역(126B)과 타깃 사이의 거리를 감소시킴으로써, 센서 다이의 감도를 증가시킨다. 센서 패키지의 기계적 신뢰도는 또한 다른 (예를 들면, 와이어 본드) 패키징 방식에 비해 개선될 수 있다. InFO 패키지의 제조 수율은 또한 와이어 본드 패키지의 제조 수율보다 클 수 있다. InFO 패키지가 다른 패키징 방식보다 센서 다이의 더 작은 표면적을 노출시키므로, 센서 다이의 감지 영역은 깨끗하게 유지하기가 더 쉬울 수 있어서 감지 정확도를 개선한다. 마지막으로, 지지층 또는 히트싱크는 와이어 본드 패키지 상에서 보다 InFO 패키지 상에서 더 쉽게 일체화될 수 있다.
실시예에서, 디바이스는, 제1 표면과 제1 표면의 반대쪽의 제2 표면을 갖는 센서 다이 - 센서 다이는 제1 표면에 입출력 영역과 제1 감지 영역을 가짐 -; 센서 다이를 적어도 측방향으로 캡슐화하는 밀봉재; 밀봉재를 관통해 연장되는 전도성 비아; 및 센서 다이의 제1 표면 상의 전면 재배선 구조물을 포함하고, 전면 재배선 구조물은 전도성 비아와 센서 다이에 접속되고, 전면 재배선 구조물은 센서 다이의 입출력 영역을 덮으며, 전면 재배선 구조물은 센서 다이의 제1 감지 영역을 노출시키는 제1 개구를 가진다.
일부 실시예에서, 디바이스는 센서 다이의 제2 표면 상의 후면 재배선 구조물을 더 포함하고, 후면 재배선 구조물은 전도성 비아에 접속된다. 디바이스의 일부 실시예에서, 후면 재배선 구조물은, 유전체층과, 유전체층과 밀봉재 사이에 배치된 금속화 패턴을 포함하고, 금속화 패턴은 전도성 비아에 전기적으로 접속된다. 디바이스의 일부 실시예에서, 센서 다이는 제2 표면에 제2 감지 영역을 가지며, 후면 재배선 구조물은 센서 다이의 제2 감지 영역을 노출시키는 제2 개구를 갖는다. 디바이스의 일부 실시예에서, 제2 개구는 부분적으로 밀봉재 내로 연장되고, 센서 다이의 일부분의 측벽을 노출시킨다. 일부 실시예에서, 디바이스는 센서 다이의 일부분을 둘러싸는 접착제를 더 포함하고, 제2 개구는 접착제를 노출시킨다. 디바이스의 일부 실시예에서, 센서 다이는, 반도체 기판; 반도체 기판 상의 패드 - 패드는 전면 재배선 구조물에 접속됨 -; 및 패드 및 반도체 기판 상의 패시베이션막을 포함하고, 패시베이션막의 최상단 표면은 밀봉재의 최상단 표면 위에 있다. 디바이스의 일부 실시예에서, 센서 다이는, 반도체 기판; 반도체 기판 상의 패드 - 패드는 전면 재배선 구조물에 접속됨 -; 및 패드 및 반도체 기판 상의 패시베이션막을 포함하고, 패시베이션막의 최상단 표면은 밀봉재의 최상단 표면 아래에 있다. 디바이스의 일부 실시예에서, 센서 다이는, 반도체 기판; 반도체 기판 상의 패드 - 패드는 전면 재배선 구조물에 접속됨 -; 패드 및 반도체 기판 상의 패시베이션막; 및 패시베이션막 위의 유전체층을 포함하고, 유전체층은 센서 다이의 제1 감지 영역을 노출시키는 제2 개구를 가지며, 제2 개구의 폭은 제1 개구의 폭보다 작다. 디바이스의 일부 실시예에서, 센서 다이의 제1 감지 영역과 전면 재배선 구조물의 제1 개구는 동일한 폭을 가진다.
실시예에서, 방법은, 전도성 비아에 인접하게 센서 다이를 배치하는 단계 - 센서 다이는 입출력 영역과 제1 감지 영역을 가짐 -; 센서 다이와 전도성 비아를 밀봉재로 캡슐화하는 단계; 밀봉재, 센서 다이, 및 전도성 비아 상에 제1 유전체층을 형성하는 단계; 전도성 비아를 노출시키는 제1 개구, 센서 다이의 입출력 영역을 노출시키는 제2 개구, 및 센서 다이의 제1 감지 영역을 노출시키는 제3 개구를 갖는 제1 유전체층을 패터닝하는 단계; 제1 유전체층의 제1 개구 및 제2 개구를 관통해 연장되는 제1 금속화 패턴을 형성하는 단계 - 제1 유전체층의 제3 개구에는 제1 금속화 패턴이 없음 -; 제1 금속화 패턴과 제1 유전체층 상에 제2 유전체층을 형성하는 단계; 및 센서 다이의 제1 감지 영역을 노출시키도록 제2 유전체층을 관통해 제3 개구를 연장하는 단계를 포함한다.
방법의 일부 실시예에서, 센서 다이는 반도체 기판과 반도체 기판 상의 패드를 포함하고, 센서 다이를 캡슐화하는 단계는, 밀봉재 내의 리세스가 반도체 기판과 전도성 비아 사이에 배치되도록 이송 몰딩에 의해 밀봉재를 형성하는 단계를 포함한다. 방법의 일부 실시예에서, 센서 다이는 반도체 기판과 반도체 기판 상의 패드를 포함하고, 센서 다이를 캡슐화하는 단계는, 압축 몰딩에 의해 상기 밀봉재를 형성하는 단계; 및 밀봉재와 전도성 비아의 상단 표면들이 반도체 기판의 상단 표면 위로 연장되도록 밀봉재를 평탄화하는 단계를 포함한다. 방법의 일부 실시예에서, 센서 다이는 반도체 기판 위에 희생막을 더 포함하고, 방법은, 센서 다이의 제1 감지 영역을 노출시키는 제4 개구를 형성하도록 희생막을 제거하는 단계를 더 포함한다. 일부 실시예에서, 방법은, 제3 유전체층 상에 전도성 비아를 도금하는 단계; 및 제3 유전체층 상에 제2 금속화 패턴을 형성하는 단계를 더 포함한다. 방법의 일부 실시예에서, 센서 다이를 배치하는 단계는, 센서 다이를 접착체를 사용해 제3 유전체층에 접착시키는 단계를 포함한다. 일부 실시예에서, 방법은 제3 유전체층 내에 제4 개구를 형성하는 단계를 더 포함한다. 방법의 일부 실시예에서, 센서 다이를 배치하는 단계는 접착체로 제4 개구 내에 센서 다이를 접착시키는 단계를 포함하고, 센서 다이를 캡슐화한 후에, 센서 다이의 후면에서 제2 감지 영역을 노출시키도록 접착제의 적어도 일부분을 제거하는 단계를 더 포함한다.
실시예에서, 방법은, 후면 재배선 구조물을 형성하는 단계 - 후면 재배선 구조물은 제1 개구를 가짐 -; 접착제를 사용해 후면 재배선 구조물의 제1 개구 내에 센서 다이를 부착시키는 단계 - 센서 다이는 제1 표면과 제1 표면의 반대쪽의 제2 표면을 가짐 -; 밀봉재를 사용해 센서 다이를 캡슐화하는 단계; 밀봉재와 센서 다이 위에 전면 재배선 구조물을 형성하는 단계 - 전면 재배선 구조물은 센서 다이의 제2 표면을 노출시키는 제2 개구를 가짐 -; 및 전면 재배선 구조물을 형성하는 단계 후에, 센서 다이의 제1 표면을 노출시키도록 접착제를 제거하는 단계를 포함한다.
일부 실시예에서, 방법은, 전도성 커넥터를 사용해 후면 재배선 구조물을 패키지 기판에 부착시키는 단계를 더 포함하고, 전도성 커넥터는, 후면 재배선 구조물의 금속화 패턴에 접촉하도록 후면 재배선 구조물의 유전체층을 관통해 연장된다.
전술된 설명은, 당업자가 본 발명 개시의 양상을 더 잘 이해할 수 있도록 다수의 실시예의 피처를 서술한다. 당업자는, 자신이 본 명세서에서 소개된 실시예의 동일한 목적을 수행하고 그리고/또는 동일한 이점을 달성하기 위한 다른 공정과 구조물을 설계하기 위한 기초로서 본 발명 개시 내용을 쉽게 이용할 수 있다는 것을 인식해야 한다. 또한, 당업자들은 이러한 등가의 구성이 본 개시 내용의 취지 및 범위를 벗어나지 않으며, 본 개시 내용의 취지 및 범위를 벗어나지 않고 다양한 변화, 대체 및 변경을 이룰 수 있음을 알아야 한다.
실시예들
실시예 1. 디바이스에 있어서,
제1 표면과 상기 제1 표면의 반대쪽의 제2 표면을 갖는 센서 다이 - 상기 센서 다이는 상기 제1 표면에 입출력 영역과 제1 감지 영역을 가짐 -;
상기 센서 다이를 적어도 측방향으로 캡슐화하는 밀봉재;
상기 밀봉재를 관통해 연장되는 전도성 비아; 및
상기 센서 다이의 제1 표면 상의 전면 재배선 구조물
을 포함하고,
상기 전면 재배선 구조물은 상기 전도성 비아와 상기 센서 다이에 접속되고, 상기 전면 재배선 구조물은 상기 센서 다이의 입출력 영역을 덮으며, 상기 전면 재배선 구조물은 상기 센서 다이의 제1 감지 영역을 노출시키는 제1 개구를 가지는 것인, 디바이스.
실시예 2. 실시예 1에 있어서,
상기 센서 다이의 제2 표면 상의 후면 재배선 구조물을 더 포함하고, 상기 후면 재배선 구조물은 상기 전도성 비아에 접속되는 것인, 디바이스.
실시예 3. 실시예 2에 있어서,
상기 후면 재배선 구조물은,
유전체층; 및
상기 유전체층과 상기 밀봉재 사이에 배치된 금속화(metallization) 패턴을 포함하고, 상기 금속화 패턴은 상기 전도성 비아에 전기적으로 접속되는 것인, 디바이스.
실시예 4. 실시예 2에 있어서,
상기 센서 다이는 상기 제2 표면에 제2 감지 영역을 가지며, 상기 후면 재배선 구조물은 센서 제2 다이의 제2 감지 영역을 노출시키는 제2 개구를 갖는 것인, 디바이스.
실시예 5. 실시예 4에 있어서,
상기 제2 개구는 상기 밀봉재 내로 부분적으로 연장되고, 상기 센서 다이의 일부분의 측벽을 노출시키는 것인, 디바이스.
실시예 6. 실시예 4에 있어서,
상기 센서 다이의 일부분을 둘러싸는 접착제를 더 포함하고, 상기 제2 개구는 상기 접착제를 노출시키는 것인, 디바이스.
실시예 7. 실시예 1에 있어서,
상기 센서 다이는,
반도체 기판;
상기 반도체 기판 상의 패드 - 상기 패드는 상기 전면 재배선 구조물에 접속됨 -; 및
상기 패드 및 상기 반도체 기판 상의 패시베이션막을 포함하고, 상기 패시베이션막의 최상단 표면은 상기 밀봉재의 최상단 표면 위에 있는 것인, 디바이스.
실시예 8. 실시예 1에 있어서,
상기 센서 다이는,
반도체 기판;
상기 반도체 기판 상의 패드 - 상기 패드는 상기 전면 재배선 구조물에 접속됨 -; 및
상기 패드 및 상기 반도체 기판 상의 패시베이션막을 포함하고, 상기 패시베이션막의 최상단 표면은 상기 밀봉재의 최상단 표면 아래에 있는 것인, 디바이스.
실시예 9. 실시예 1에 있어서,
상기 센서 다이는,
반도체 기판;
상기 반도체 기판 상의 패드 - 상기 패드는 상기 전면 재배선 구조물에 접속됨 -;
상기 패드 및 상기 반도체 기판 상의 패시베이션막; 및
상기 패시베이션막 위의 유전체층을 포함하고, 상기 유전체층은 상기 센서 다이의 제1 감지 영역을 노출시키는 제2 개구를 가지며, 상기 제2 개구의 폭은 상기 제1 개구의 폭보다 작은 것인, 디바이스.
실시예 10. 실시예 1에 있어서,
상기 센서 다이의 제1 감지 영역과 상기 전면 재배선 구조물의 제1 개구는 동일한 폭을 갖는 것인, 디바이스.
실시예 11. 방법에 있어서,
상기 전도성 비아에 인접하게 센서 다이를 배치하는 단계 - 상기 센서 다이는 입출력 영역과 제1 감지 영역을 가짐 -;
상기 센서 다이와 상기 전도성 비아를 밀봉재로 캡슐화하는 단계;
상기 밀봉재, 상기 센서 다이, 및 상기 전도성 비아 상에 제1 유전체층을 형성하는 단계;
상기 전도성 비아를 노출시키는 제1 개구, 상기 센서 다이의 입출력 영역을 노출시키는 제2 개구, 및 상기 센서 다이의 제1 감지 영역을 노출시키는 제3 개구를 갖는 상기 제1 유전체층을 패터닝하는 단계;
상기 제1 유전체층의 제1 개구 및 제2 개구를 관통해 연장되는 제1 금속화 패턴을 형성하는 단계 - 상기 제1 유전체층의 제3 개구에는 상기 제1 금속화 패턴이 없음 -;
상기 제1 금속화 패턴 및 상기 제1 유전체층 상에 제2 유전체층을 형성하는 단계; 및
상기 센서 다이의 제1 감지 영역을 노출시키도록 상기 제2 유전체층을 관통해 상기 제3 개구를 연장하는 단계
를 포함하는, 방법.
실시예 12. 실시예 11에 있어서,
상기 센서 다이는 반도체 기판과 상기 반도체 기판 상의 패드를 포함하고, 상기 센서 다이를 캡슐화하는 단계는,
상기 밀봉재 내의 리세스가 상기 반도체 기판과 상기 전도성 비아 사이에 배치되도록 이송 몰딩(transfer molding)에 의해 상기 밀봉재를 형성하는 단계를 포함하는 것인, 방법.
실시예 13. 실시예 11에 있어서,
상기 센서 다이는 반도체 기판과 상기 반도체 기판 상의 패드를 포함하고, 상기 센서 다이를 캡슐화하는 단계는,
압축 몰딩에 의해 상기 밀봉재를 형성하는 단계; 및
상기 밀봉재와 상기 전도성 비아의 상단 표면들이 상기 반도체 기판의 상단 표면 위로 연장되도록 상기 밀봉재를 평탄화하는 단계를 포함하는 것인, 방법.
실시예 14. 실시예 13에 있어서,
상기 센서 다이는 상기 반도체 기판 위에 희생막을 더 포함하고, 상기 방법은,
상기 센서 다이의 제1 감지 영역을 노출시키는 제4 개구를 형성하도록 상기 희생막을 제거하는 단계를 더 포함하는 것인, 방법.
실시예 15. 실시예 11에 있어서,
상기 제3 유전체층 상에 상기 전도성 비아를 도금하는 단계; 및
상기 제3 유전체층 상에 제2 금속화 패턴을 형성하는 단계를 더 포함하는, 방법.
실시예 16. 실시예 15에 있어서, 상기 센서 다이를 배치하는 단계는, 상기 센서 다이를 접착체를 사용해 상기 제3 유전체층에 접착시키는 단계를 포함하는 것인, 방법.
실시예 17. 실시예 15에 있어서,
상기 유전체층 내에 제4 개구를 형성하는 단계를 더 포함하는, 방법.
실시예 18. 실시예 17에 있어서,
상기 센서 다이를 배치하는 단계는, 상기 제4 개구 내에 상기 센서 다이를 접착제를 사용해 접착시키는 단계를 포함하고, 상기 방법은, 상기 센서 다이를 캡슐화한 후에, 상기 센서 다이의 후면에서 제2 감지 영역을 노출시키도록 상기 접착제의 적어도 일부분을 제거하는 단계를 더 포함하는 것인, 방법.
실시예 19. 방법에 있어서,
후면 재배선 구조물을 형성하는 단계 - 상기 후면 재배선 구조물은 제1 개구를 가짐 -;
접착제를 사용해 상기 후면 재배선 구조물의 제1 개구 내에 센서 다이를 부착시키는 단계 - 상기 센서 다이는 제1 표면과 상기 제1 표면의 반대쪽의 제2 표면을 가짐 -;
밀봉재를 사용해 상기 센서 다이를 캡슐화하는 단계;
상기 밀봉재와 상기 센서 다이 위에 전면 재배선 구조물을 형성하는 단계 - 상기 전면 재배선 구조물은 상기 센서 다이의 제2 표면을 노출시키는 제2 개구를 가짐 -; 및
상기 전면 재배선 구조물을 형성하는 단계 후에, 상기 센서 다이의 제1 표면을 노출시키도록 상기 접착제를 제거하는 단계
를 포함하는, 방법.
실시예 20. 실시예 19항에 있어서,
전도성 커넥터를 사용해 상기 후면 재배선 구조물을 패키지 기판에 부착시키는 단계를 더 포함하고, 상기 전도성 커넥터는, 상기 후면 재배선 구조물의 금속화 패턴과 접촉하도록 상기 후면 재배선 구조물의 유전체층을 관통해 연장되는 것인, 방법.

Claims (10)

  1. 감지 디바이스에 있어서,
    제1 표면과 상기 제1 표면의 반대쪽의 제2 표면을 갖는 센서 다이 - 상기 센서 다이는 상기 제1 표면에 입출력 영역과 제1 감지 영역을 가짐 -;
    상기 센서 다이를 적어도 측방향으로 캡슐화하는 밀봉재;
    상기 밀봉재를 관통해 연장되는 전도성 비아;
    상기 센서 다이의 제1 표면 상의 전면 재배선 구조물 - 상기 전면 재배선 구조물은 상기 전도성 비아와 상기 센서 다이에 접속되고, 상기 전면 재배선 구조물은 상기 센서 다이의 입출력 영역을 덮으며, 상기 전면 재배선 구조물은 상기 센서 다이의 제1 감지 영역을 노출시키는 제1 개구를 가짐 -; 및
    상기 센서 다이의 제2 표면 상의 후면 재배선 구조물
    을 포함하고,
    상기 센서 다이는 상기 제2 표면에 제2 감지 영역을 가지며, 상기 후면 재배선 구조물은 상기 센서 다이의 제2 감지 영역을 노출시키는 제2 개구를 갖는 것인, 감지 디바이스.
  2. 제1항에 있어서,
    상기 후면 재배선 구조물은 상기 전도성 비아에 접속되는 것인, 감지 디바이스.
  3. 제2항에 있어서,
    상기 후면 재배선 구조물은,
    유전체층; 및
    상기 유전체층과 상기 밀봉재 사이에 배치된 금속화(metallization) 패턴을 포함하고, 상기 금속화 패턴은 상기 전도성 비아에 전기적으로 접속되는 것인, 감지 디바이스.
  4. 제1항에 있어서,
    상기 센서 다이의 제1 감지 영역과 상기 전면 재배선 구조물의 제1 개구는 동일한 폭을 갖는 것인, 감지 디바이스.
  5. 제1항에 있어서,
    상기 제2 개구는 상기 밀봉재 내로 부분적으로 연장되고, 상기 센서 다이의 일부분의 측벽을 노출시키는 것인, 감지 디바이스.
  6. 제1항에 있어서,
    상기 센서 다이의 일부분을 둘러싸는 접착제를 더 포함하고, 상기 제2 개구는 상기 접착제를 노출시키는 것인, 감지 디바이스.
  7. 제1항에 있어서,
    상기 센서 다이는,
    반도체 기판;
    상기 반도체 기판 상의 패드 - 상기 패드는 상기 전면 재배선 구조물에 접속됨 -; 및
    상기 패드 및 상기 반도체 기판 상의 패시베이션막을 포함하고, 상기 패시베이션막의 최상단 표면은 상기 밀봉재의 최상단 표면 위 또는 아래에 있는 것인, 감지 디바이스.
  8. 제1항에 있어서,
    상기 센서 다이는,
    반도체 기판;
    상기 반도체 기판 상의 패드 - 상기 패드는 상기 전면 재배선 구조물에 접속됨 -;
    상기 패드 및 상기 반도체 기판 상의 패시베이션막; 및
    상기 패시베이션막 위의 유전체층
    을 포함하고,
    상기 유전체층은 상기 센서 다이의 제1 감지 영역을 노출시키는 제2 개구를 가지며, 상기 제2 개구의 폭은 상기 제1 개구의 폭보다 작은 것인, 감지 디바이스.
  9. 감지 디바이스를 형성하는 방법에 있어서,
    제1 유전체층 상에 전도성 비아를 도금하는 단계;
    상기 제1 유전체층 상에 제1 금속화 패턴을 형성하는 단계;
    상기 제1 유전체층 내에 제1 개구를 형성하는 단계;
    상기 전도성 비아에 인접하게 센서 다이를 배치하는 단계 - 상기 센서 다이는 입출력 영역과 제1 감지 영역을 갖고, 상기 센서 다이를 배치하는 단계는, 상기 제1 개구 내에 상기 센서 다이를 접착제를 사용해 접착시키는 단계를 포함함 -;
    상기 센서 다이와 상기 전도성 비아를 밀봉재로 캡슐화하는 단계;
    상기 밀봉재, 상기 센서 다이, 및 상기 전도성 비아 상에 제2 유전체층을 형성하는 단계;
    상기 전도성 비아를 노출시키는 제2 개구, 상기 센서 다이의 입출력 영역을 노출시키는 제3 개구, 및 상기 센서 다이의 제1 감지 영역을 노출시키는 제4 개구를 갖는 상기 제2 유전체층을 패터닝하는 단계;
    상기 제2 유전체층의 제2 개구 및 제3 개구를 관통해 연장되는 제2 금속화 패턴을 형성하는 단계 - 상기 제2 유전체층의 제4 개구에는 상기 제2 금속화 패턴이 없음 -;
    상기 제2 금속화 패턴과 상기 제2 유전체층 상에 제3 유전체층을 형성하는 단계;
    상기 센서 다이의 제1 감지 영역을 노출시키도록 상기 제3 유전체층을 관통해 상기 제4 개구를 연장하는 단계; 및
    상기 센서 다이의 후면에서 제2 감지 영역을 노출시키도록 상기 접착제의 적어도 일부분을 제거하는 단계
    를 포함하는, 감지 디바이스를 형성하는 방법.
  10. 감지 디바이스를 형성하는 방법에 있어서,
    후면 재배선 구조물을 형성하는 단계 - 상기 후면 재배선 구조물은 제1 개구를 가짐 -;
    접착제를 사용해 상기 후면 재배선 구조물의 제1 개구 내에 센서 다이를 접착시키는 단계 - 상기 센서 다이는 제1 표면과 상기 제1 표면의 반대쪽의 제2 표면을 가짐 -;
    밀봉재를 사용해 상기 센서 다이를 캡슐화하는 단계;
    상기 밀봉재와 상기 센서 다이 위에 전면 재배선 구조물을 형성하는 단계 - 상기 전면 재배선 구조물은 상기 센서 다이의 제2 표면을 노출시키는 제2 개구를 가짐 -; 및
    상기 전면 재배선 구조물을 형성하는 단계 후에, 상기 센서 다이의 제1 표면을 노출시키도록 상기 접착제를 제거하는 단계
    를 포함하는, 감지 디바이스를 형성하는 방법.
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