JP2010087295A - 半導体チップ及びその製造方法、半導体装置及びその製造方法 - Google Patents

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Abstract

【課題】半導体チップ及び半導体装置を高信頼性化する。
【解決手段】半導体装置７０には、基板１、半導体チップ２、半導体チップ３、封止材４、シート１１、シート１２、絶縁層１３、接続端子１４ａ乃至ｈ、ボール端子１５ａ乃至ｈ、リード端子１６ａ、リード端子１６ｂ、チップ端子１７ａ乃至ｃ、チップ端子１８ａ、及びチップ端子１８ｂが設けられ、半導体チップ２及び３が積層形成される。半導体チップ２には上面及び側面を覆い、チップ端子上に開口部が設けられる絶縁層７ａが設けられ、半導体チップ３には上面及び側面を覆い、チップ端子上に開口部が設けられる絶縁層７ｂが設けられる。基板１のリード端子１６ｂと半導体チップ２のチップ端子１７ｂの間は焼結接続配線８ｂで接続され、半導体チップ２のチップ端子１７ｃと半導体チップ３のチップ端子１８ｂの間は焼結接続配線８ｃで接続される。
【選択図】 図１

Description

本発明は、半導体チップ及びその製造方法、半導体装置及びその製造方法に関するものである。
携帯電話、情報端末機器、モバイル機器などでは、ＬＧＡ（Land Grid Array）、ＢＧＡ（Ball Grid Array）、スタックドＭＣＰ（Stacked Multi Chip Package）、ＴＡＢ（Tape Automated Bonding）、ＣＳＰ（Chip Size Package）などの半導体装置が多用される。このような半導体装置は、半導体チップが積層され、気密封止され、チップ端子と基板のリード端子の間を電気的に接続するボンディングワイヤが用いられ、搭載される半導体チップの占有率が大大きい（例えば、特許文献１参照。）。
特許文献１などに記載される半導体装置では、携帯電話、情報端末機器、モバイル機器などの小型軽量化要求に対応するために、搭載される半導体チップの厚さが薄くなっている。この結果、ワイヤボンディング時の加重によりクラックや割れなどが発生しやすくなり、半導体チップを含め半導体装置の信頼性や歩留が低下するという問題点がある。
この問題点を回避するために、ボンディングワイヤの代わりにチップ端子と基板のリード端子の間を接続し、半導体チップと接するインクジェット方式などを用いた焼結接続配線等が開発されている。しかし、半導体装置に焼結接続配線を用いた場合、半導体チップと焼結接続配線とが直接接触するので、導電性基板を有する半導体チップでは半導体基板と焼結接続配線の間が電気的にショートしたり、リークが発生して半導体チップを含め半導体装置の信頼性が低下するという問題点がある。
特開２００４−３５６５２９号公報
本発明は、高信頼性化することができる半導体チップ及びその製造方法、半導体装置及びその製造方法半導体装置及びその製造方法を提供する。
本発明の一態様の半導体チップは、半導体基板と、前記半導体基板上に第１の絶縁層を介して設けられるチップ端子と、前記半導体基板の上面及び側面を覆い、前記チップ端子上に開口部が設けられる第２の絶縁層とを具備することを特徴とする。
更に、本発明の一態様の半導体チップの製造方法は、半導体ウェハの半導体基板上に第１の絶縁層を介してチップ端子を形成する工程と、前記半導体ウェハのダイシングライン領域に深溝を形成する工程と、前記深溝、前記チップ端子、及び前記第１の絶縁層上に第２の絶縁層を形成する工程と、前記チップ端子上の前記第２の絶縁層をエッチングして開口部を形成する工程と、前記開口部を有する前記半導体ウェハ上に第１のシートを貼る工程と、前記第１のシートが貼られた前記半導体ウェハを支持台にセットし、前記半導体ウェハの裏面を前記溝部が露出し、前記溝部の底部に設けられる第２の絶縁層が除去されるまで研磨する工程と、研磨された前記半導体ウェハの裏面に第２のシートを貼る工程と、前記第１のシートを剥離し、前記深溝により個片化された半導体チップを前記第２のシートからピックアップする工程とを具備することを特徴とする。
更に、本発明の一態様の半導体装置は、第１主面にリード端子が設けられる基板と、半導体基板上に第１の絶縁層を介して設けられるチップ端子と、前記半導体基板の上面及び側面を覆い、前記チップ端子上に開口部が設けられた第２の絶縁層とを有し、前記基板の第１主面上に設けられる半導体チップと、前記半導体基板の側面及び上端部の前記第２の絶縁層と接し、前記リード端子と前記チップ端子とを電気的に接続する接続配線とを具備することを特徴とする。
更に、本発明の一態様の半導体装置の製造方法は、半導体基板上に第１の絶縁層を介して設けられるチップ端子と、前記半導体基板の上面及び側面を覆い、前記チップ端子上に開口部が設けられる第２の絶縁層とを有する半導体チップを基板の第１主面上に載置する工程と、前記基板のリード端子と前記チップ端子間に導電性のインクジェット液を滴下する工程と、滴下された前記導電性インクジェット液を熱処理して、前記リード端子と前記チップ端子の間を電気的に接続する焼結接続配線を形成する工程とを具備することを特徴とする。
本発明によれば、高信頼性化することができる半導体チップ及びその製造方法、半導体装置及びその製造方法半導体装置及びその製造方法を提供することができる。
以下本発明の実施例について図面を参照しながら説明する。
まず、本発明の実施例１に係る半導体チップ及びその製造方法、半導体装置及びその製造方法半導体装置及びその製造方法について、図面を参照して説明する。図１は半導体装置を示す断面図である。本実施例では、焼結接続配線を用いてチップ端子と基板のリード端子の間を電気的に接続している。
図１に示すように、半導体装置７０には、基板１、半導体チップ（ＬＳＩチップ）２、半導体チップ（ＬＳＩチップ）３、封止材４、シート１１、シート１２、絶縁層１３、接続端子１４ａ乃至ｈ、ボール端子１５ａ乃至ｈ、リード端子１６ａ、リード端子１６ｂ、チップ端子１７ａ乃至ｃ、チップ端子１８ａ、及びチップ端子１８ｂが設けられる。
ボール端子１７ａ乃至ｈは、モジュール基板のリード端子に接続される外部端子である。リード端子１６ａ及び１６ｂは、基板１内に設けられる図示しないビア等を介して外部端子と接続される。
半導体装置７０は、半導体チップ（ＬＳＩチップ）２及び３が積層形成されるスタックドＭＣＰ（Stacked Multi Chip Package）である。半導体装置７０は、例えば携帯電話機器等に使用される。半導体チップ（ＬＳＩチップ）２及び３のチップ厚は、例えば５０μｍと薄く形成される。ここでは、チップ端子とリード端子の間の接続等をボンディングワイヤの代わりに焼結接続配線を用いているので、半導体装置７０は従来よりも厚さを薄くすることができる。
モジュール基板として用いられる基板１は、内部に図示しない積層された配線層が形成される積層基板である。基板１は、第１主面（表面）の端部にリード端子１６ａ及び１６ｂが設けられ、第１主面（表面）の中央部にシート１１を介して比較的チップサイズの大きな半導体チップ（ＬＳＩチップ）２が載置される。シート１１は、絶縁性を有し、表面及び裏面に接着層が設けられ半導体チップ（ＬＳＩチップ）２を基板１に固定させる。
基板１は、第１主面（表面）と相対向する第２主面（裏面）に絶縁層１３、接続端子１４ａ乃至ｈが設けられる。接続端子１４ａ乃至ｈは、互いに横方向が絶縁層１３で分離される。接続端子１４ａ乃至ｈの基板１とは反対側の主面に、ボール端子１５ａ乃至ｈがそれぞれ設けられる。外部端子としてのボール端子１５ａ乃至ｈには、例えば、Ｓｎ（錫）−Ｃｕ（銅）系のＰｂ（鉛）フリーはんだボールが使用される。なお、代わりに金（Ａｕ）ボール、Ｓｎ（錫）−Ａｇ（銀）系のＰｂ（鉛）フリーはんだボール、Ｓｎ（錫）−Ｚｎ（亜鉛）系のＰｂ（鉛）フリーはんだボール、Ｓｎ（錫）−Ｂｉ（ビスマス）系のＰｂ（鉛）フリーはんだボール、或いはＳｎ（錫）Ｐｂ（鉛）共晶はんだボールなどを用いてもよい。基板１には、例えばガラスエポキシ基板（ガラエポ基板とも呼称される）が使用される。
半導体チップ（ＬＳＩチップ）２の第１主面（表面）には、シート１２を介して比較的チップサイズの大きな半導体チップ（ＬＳＩチップ）３が載置される。シート１２は、絶縁性を有し、表面及び裏面に接着層が設けられ半導体チップ（ＬＳＩチップ）３を基板１及び半導体チップ（ＬＳＩチップ）２に固定させる。ここで、半導体チップ（ＬＳＩチップ）２はシステムＬＳＩであり、半導体チップ（ＬＳＩチップ）３はメモリＬＳＩである。
半導体チップ（ＬＳＩチップ）２には、半導体基板５ａの側面及び半導体基板５ａ上の絶縁層６ａを覆うように、チップ端子１７ａ乃至ｃ上にそれぞれ開口部が設けられた絶縁層７ａが設けられる。つまり、開口部以外の半導体チップ（ＬＳＩチップ）２の上面及び側面は絶縁層７ａで覆われている。トップ保護層としての絶縁層７ａは、周囲（上面、側面）から半導体チップ（ＬＳＩチップ）２に侵入する汚染物の侵入を遮断する働きをし、半導体チップ（ＬＳＩチップ）２を高信頼性化する。
半導体チップ（ＬＳＩチップ）３には、半導体基板５ｂの側面及び半導体基板５ｂ上の絶縁層６ｂを覆うように、チップ端子１８ａ及び１８ｂ上にそれぞれ開口部が設けられた絶縁層７ｂが設けられる。つまり、開口部以外の半導体チップ（ＬＳＩチップ）３の上面及び側面は絶縁層７ｂで覆われている。トップ保護層としての絶縁層７ｂは、周囲（上面、側面）から半導体チップ（ＬＳＩチップ）３に侵入する汚染物の侵入を遮断する働きをし、半導体チップ（ＬＳＩチップ）３を高信頼性化する。
基板１の接続端子１６ａ、半導体チップ（ＬＳＩチップ）２のチップ端子１７ａ、及び半導体チップ（ＬＳＩチップ）３のチップ端子１８ａは、半導体チップ（ＬＳＩチップ）２及び半導体チップ（ＬＳＩチップ）３の側面と接する焼結接続配線８ａで電気的に接続される。
基板１の接続端子１６ｂと半導体チップ（ＬＳＩチップ）２のチップ端子１７ｂは、半導体チップ（ＬＳＩチップ）２の側面と接する焼結接続配線８ｂで電気的に接続される。
半導体チップ（ＬＳＩチップ）２のチップ端子１７ｃと半導体チップ（ＬＳＩチップ）３のチップ端子１８ｂは、半導体チップ（ＬＳＩチップ）３の側面と接する焼結接続配線８ｃで電気的に接続される。
基板１の第1主面（表面）、半導体チップ（ＬＳＩチップ）２、半導体チップ（ＬＳＩチップ）３、及び焼結接続配線８ａ乃至ｃは、封止材４で封止される。
次に、半導体装置７０に使用される半導体チップの製造方法について図２乃至８を参照して説明する。図２乃至８は半導体装置に使用される半導体チップの製造工程を示す断面図である。ここでは、ダイシングライン領域周辺を中心として図示及び説明をする。
図２に示すように、周知の技術を用いて絶縁層６上にチップ端子９を形成後、半導体ウェハのチップ素子領域間のダイシングライン領域に深溝１０を形成する。ここでは、ＲＩＥ（Reactive Ion Etching）法を用いて深溝１０を形成しているが、代わりにウエットエッチング液等を用いて深溝１０を形成してもよい。深溝１０の深さは、半導体チップ（ＬＳＩチップ）２及び３のチップ厚よりも大きく形成する。
次に、図３に示すように、絶縁層６、チップ端子９、及び深溝１０を覆うように絶縁層７を形成する。ここでは、絶縁層７に無機絶縁膜としてのシリコン窒化膜（ＳｉＮ膜）を用いているが、代わりにシリコン酸化膜（ＳｉＯ２）、ＳｉＯＮ膜、ＰＳＧ膜、或いはＢＰＳＧ膜などの無機絶縁膜を用いてもよい。
続いて、図４に示すように、チップ端子９上の絶縁層７をエッチングして開口部２１を形成する。ここでは、開口部２１をチップ端子９上に形成しているが、チップ端子９を露出するようにチップ端子９よりも大きな開口部を形成してもよい。
そして、図５に示すように、半導体基板５の第１主面（表面）上に有機膜からなるシート２２を貼り付ける。
次に、図６に示すように、シート２２が貼り付けられた半導体ウェハを、シート２２が支持台（テーブル）２３と接するように、研磨装置の支持台（テーブル）２３上にセットする。セット後、研磨装置の支持部２４を回転しながら半導体基板５の第１主面（表面）と相対向する第２主面（裏面）を研磨する。
続いて、図７に示すように、裏面研磨は研磨厚Ｔｋまで行い、半導体ウェハをウェハ厚Ｔｗから研磨後ウェハ厚Ｔｗｋにする。研磨後ウェハ厚Ｔｗｋは、深溝１０の深さよりも小さいので、深溝１０上の半導体基板５及び絶縁層７が研磨され、半導体チップはそれぞれ深溝１０により個片化されることとなる。
そして、図８に示すように、裏面研磨された半導体基板５及び絶縁層７上に有機膜からなるシート２５を貼り付ける。シート２２を剥離後、シート２５を引き伸ばして個片化された半導体チップをピックアップする。ピックアップされた半導体チップは電気的特性を評価し、所定の規格を満足したものが半導体チップ（ＬＳＩチップ）２及び３として使用される。ここでは、個片化後に半導体チップを評価しているが、代わりに開口部２１の形成後の半導体ウェハ状態で電気的特性を評価を行ってもよい。
次に、半導体装置の製造方法について図９乃至１１を参照して説明する。図９乃至１１は半導体装置の製造工程を示す断面図である。
図９に示すように、まず、第１主面（表面）にリード端子１６ａ及び１６ｂが設けられ、第１主面（表面）と相対向する第２主面（裏面）に複数の接続端子及び接続端子間を絶縁する絶縁層が設けられ、半導体装置７０を縦方向及び横方向に形成できる多数個取りができる基板１が用意される。半導体装置７０の形成予定領域の基板１の第１主面（表面）にシート１１を介して半導体チップ（ＬＳＩチップ）２が載置される。
次に、図１０に示すように、半導体チップ（ＬＳＩチップ）２の第１主面（表面）にシート１２を介して半導体チップ（ＬＳＩチップ）３が載置され、半導体チップ（ＬＳＩチップ）２及び半導体チップ（ＬＳＩチップ）３が基板１に固定される。
続いて、図１１に示すように、例えば図示しない液滴噴出装置を用いて導電性材料を含む導電性インク（液滴）を、基板１の第１主面（表面）、半導体チップ（ＬＳＩチップ）２の第１主面（表面）、及び半導体チップ（ＬＳＩチップ）３の第１主面（表面）の所定領域に噴出・滴下する。ここで、導電性インクには、例えば金（Ａｕ）、銀（Ａｇ）、銅（Ｃｕ）、パラジウム（Ｐｄ）、又はニッケル（Ｎｉ）を含有する金属微粒子が使用される。その代わりに金（Ａｕ）、銀（Ａｇ）、銅（Ｃｕ）、パラジウム（Ｐｄ）、又はニッケル（Ｎｉ）などの酸化物、導電性ポリマー、或いは超電導体の微粒子を用いてもよい。
導電性インクの噴出後、熱処理を行い、分散材などの溶液成分を揮発させ、金属微粒子を焼結させて焼結接続配線８ａ乃至ｃを形成する。なお、熱処理の代わりにレーザ光などを用いて焼結接続配線８ａ乃至ｃを形成してもよい。
焼結接続配線８ａ乃至ｃの形成後、図示しないモールド金型を用いて、基板１の第１主面（表面）、半導体チップ（ＬＳＩチップ）２の第１主面（表面）、半導体チップ（ＬＳＩチップ）３の第１主面（表面）、及び焼結接続配線８ａ乃至ｃを覆うように封止材４が形成される。
そして、封止材４が充填され、個片化される前の複数の半導体装置７０が、例えばモールド金型から外され、封止材４のバリなどが除去される。その後、基板１の接続端子１４上にＰｂ（鉛）フリーはんだからなるボール端子１５が形成される。ボール端子１５形成後、例えばダイシング技術を用いて複数の半導体装置７０が個片化される。
上述したように、本実施例の半導体チップ及びその製造方法、半導体装置及びその製造方法半導体装置及びその製造方法では、半導体装置７０に、基板１、半導体チップ（ＬＳＩチップ）２、半導体チップ（ＬＳＩチップ）３、封止材４、シート１１、シート１２、絶縁層１３、接続端子１４ａ乃至ｈ、ボール端子１５ａ乃至ｈ、リード端子１６ａ、リード端子１６ｂ、チップ端子１７ａ乃至ｃ、チップ端子１８ａ、及びチップ端子１８ｂが設けられ、半導体チップ（ＬＳＩチップ）２及び３が積層形成され、封止材４で封止される。半導体チップ（ＬＳＩチップ）２には上面及び側面を覆い、チップ端子上に開口部が設けられる絶縁層７ａが設けられ、半導体チップ（ＬＳＩチップ）３には上面及び側面を覆い、チップ端子上に開口部が設けられる絶縁層７ｂが設けられる。基板１のリード端子１６ａ、半導体チップ（ＬＳＩチップ）２のチップ端子１７ａ、及び半導体チップ（ＬＳＩチップ）３のチップ端子１８ａは焼結接続配線８ａで接続される。基板１のリード端子１６ｂと半導体チップ（ＬＳＩチップ）２のチップ端子１７ｂの間は焼結接続配線８ｂで接続される。半導体チップ（ＬＳＩチップ）２のチップ端子１７ｃと半導体チップ（ＬＳＩチップ）３のチップ端子１８ｂの間は焼結接続配線８ｃで接続される。
このため、チップ端子とリード端子の接続、チップ端子間の接続に焼結接続配線を用いているので、ワイヤボンディング時の加重による半導体チップのクラックや割れなどの発生がないので、半導体装置７０の歩留低下を抑制でき、半導体装置７０を高信頼性化することができる。また、半導体チップ（ＬＳＩチップ）２及び３の側面には絶縁層が設けられ、半導体基板と焼結接続配線の間のリークやショートを防止でき、チップ厚の薄い半導体チップ（ＬＳＩチップ）２及び３と半導体装置７０を高信頼性化することができる。更に、上面及び側面を保護するトップ絶縁層により、外部からの汚染物質の侵入を防止することができるので半導体チップ（ＬＳＩチップ）２及び３を高信頼性化することができる。
なお、本実施例では、半導体チップ２及び３が積層されたスタックドＭＣＰであるが、３層以上半導体チップが積層されたスタックドＭＣＰでもよい。また、基板１にガラスエポキシ基板を用いているが、ポリイミド樹脂基板、フッ素樹脂基板、或いはポリフェニレンエーテル樹脂基板などの樹脂基板を用いてもよい。また、半導体装置７０をスタックドＭＣＰにしているが、ＬＧＡ（Land Grid Array）、ＢＧＡ（Ball Grid Array）、ＴＡＢ（Tape Automated Bonding）、ＣＳＰ（Chip Size Package）などに適用してもよい。
次に、本発明の実施例２に係る半導体チップ及びその製造方法、半導体装置及びその製造方法半導体装置及びその製造方法について図面を参照して説明する。図１２は、半導体装置を示す断面図である。本実施例では、半導体装置に使用される半導体チップの端部の形状を変更している。
以下、実施例１と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。
図１２に示すように、半導体装置７１には、基板１、半導体チップ（ＬＳＩチップ）２ａ、半導体チップ（ＬＳＩチップ）３ａ、封止材４、シート１１、シート１２、絶縁層１３、接続端子１４ａ乃至ｈ、ボール端子１５ａ乃至ｈ、リード端子１６ａ、リード端子１６ｂ、チップ端子１７ａ乃至ｃ、チップ端子１８ａ、及びチップ端子１８ｂが設けられる。
半導体装置７１は、半導体チップ（ＬＳＩチップ）２ａ及び３ａが積層形成されるスタックドＭＣＰ（Stacked Multi Chip Package）である。半導体装置７１は、例えば携帯電話機器等に使用される。半導体チップ（ＬＳＩチップ）２ａ及び３ａのチップ厚は、例えば５０μｍと薄く形成される。
半導体チップ（ＬＳＩチップ）２ａ及び３ａは、上部が端部よりも狭く、側面が斜めである台形形状を有する。この斜め面に焼結接続配線８ａ乃至ｃを形成するので、例えば液滴噴出装置を用いて導電性材料を含む導電性インク（液滴）を実施例１よりも容易に形成でき、また熱処理による焼結接続配線を実施例１よりも容易に形成できる。
半導体チップ（ＬＳＩチップ）２ａには、半導体基板５ａの側面及び半導体基板５ａ上の絶縁層６ａを覆うように、チップ端子１７ａ乃至ｃ上にそれぞれ開口部が設けられた絶縁層７ａが設けられる。半導体チップ（ＬＳＩチップ）３ａには、半導体基板５ｂの側面及び半導体基板５ｂ上の絶縁層６ｂを覆うように、チップ端子１８ａ及び１８ｂ上にそれぞれ開口部が設けられた絶縁層７ｂが設けられる。
次に、半導体装置に使用される半導体チップの製造方法について図１３を参照して説明する。図１３は半導体装置に使用される半導体チップの製造工程を示す断面図である。ここでは、ダイシングライン領域周辺を中心として図示及び説明をする。
図１３に示すように、周知の技術を用いて絶縁層６上にチップ端子９を形成後、半導体ウェハのチップ素子領域間のダイシングライン領域に上部が底部よりも広い逆台形形状を有する深溝１０ａを形成する。ここでは、ウエットエッチング液を用いて深溝１０ａを形成しているが、代わりに等方性のＣＤＥ（Chemical Dry Etching）法などを用いて深溝１０ａを形成してもよい。なお、これ以降の工程は実施例１と同様なので、図示及び説明を省略する。
上述したように、本実施例の半導体チップ及びその製造方法、半導体装置及びその製造方法半導体装置及びその製造方法では、半導体装置７１に、基板１、半導体チップ（ＬＳＩチップ）２ａ、半導体チップ（ＬＳＩチップ）３ａ、封止材４、シート１１、シート１２、絶縁層１３、接続端子１４ａ乃至ｈ、ボール端子１５ａ乃至ｈ、リード端子１６ａ、リード端子１６ｂ、チップ端子１７ａ乃至ｃ、チップ端子１８ａ、及びチップ端子１８ｂが設けられ、半導体チップ（ＬＳＩチップ）２ａ及び３ａが積層形成され、封止材４で封止される。半導体チップ（ＬＳＩチップ）２ａ及び３ａは、上部が端部よりも狭く、側面が斜めである台形形状を有する。半導体チップ（ＬＳＩチップ）２ａには上面及び側面を覆い、チップ端子上に開口部が設けられる絶縁層７ａが設けられ、半導体チップ（ＬＳＩチップ）３ａには上面及び側面を覆い、チップ端子上に開口部が設けられる絶縁層７ｂが設けられる。基板１のリード端子１６ａ、半導体チップ（ＬＳＩチップ）２ａのチップ端子１７ａ、及び半導体チップ（ＬＳＩチップ）３ａのチップ端子１８ａは焼結接続配線８ａで接続される。基板１のリード端子１６ｂと半導体チップ（ＬＳＩチップ）２ａのチップ端子１７ｂの間は焼結接続配線８ｂで接続される。半導体チップ（ＬＳＩチップ）２ａのチップ端子１７ｃと半導体チップ（ＬＳＩチップ）３ａのチップ端子１８ｂの間は焼結接続配線８ｃで接続される。
このため、実施例１の効果の他に、実施例１よりも焼結接続配線８ａ乃至ｃの形成を容易に行うことができる。
次に、本発明の実施例２に係る半導体チップ及びその製造方法、半導体装置及びその製造方法半導体装置及びその製造方法について図面を参照して説明する。図１４は、半導体装置を示す断面図である。本実施例では、半導体装置に使用される半導体チップの構造を変更している。
以下、実施例１と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。
図１４に示すように、スタックドＭＣＰなどに使用される半導体チップ３０には、半導体基板５ａの第１主面（表面）上に絶縁層６ａが設けられる。絶縁層６ａの第１主面（表面）上にチップ端子１７ａ乃至ｃが設けられる。絶縁層６ａ及びチップ端子１７ａ乃至ｃの第１主面（表面）上に絶縁層７ａが設けられる。半導体チップ３０の上面及び側面を覆うように絶縁層３１が設けられる。チップ端子１７ａ乃至ｃ上には、絶縁層６ａ及び３１がエッチングされた開口部が設けられる。ここでは、絶縁層３１に有機絶縁膜であるポリイミド膜を用いているが、代わりに無機絶縁膜を用いてもよい。
次に、半導体装置に使用される半導体チップの製造方法について図１５及び図１６を参照して説明する。図１５及び図１６は半導体装置に使用される半導体チップの製造工程を示す断面図である。ここでは、ダイシングライン領域周辺を中心として図示及び説明をする。
図１５に示すように、周知の技術を用いて絶縁層６上にチップ端子９を形成し、絶縁層６及びチップ端子９上に絶縁膜７を形成後、半導体ウェハのチップ素子領域間のダイシングライン領域の絶縁層６及び７をエッチングし、半導体基板５をエッチングして深溝１０を形成する。
次に、図１６に示すように、絶縁層７及び深溝１０を覆うように絶縁層３１を形成する。絶縁層３１形成後、チップ端子９上の絶縁層７及び３１をエッチングして開口部２１を形成する。なお、これ以降の工程は実施例１と同様なので、図示及び説明を省略する。
上述したように、本実施例の半導体チップ及びその製造方法、半導体装置及びその製造方法半導体装置及びその製造方法では、半導体チップ３０には、半導体基板５ａの第１主面（表面）上に絶縁層６ａが設けられる。絶縁層６ａの第１主面（表面）上にチップ端子１７ａ乃至ｃが設けられる。絶縁層６ａ及びチップ端子１７ａ乃至ｃの第１主面（表面）上に絶縁層７ａが設けられる。半導体チップ３０の上面及び側面を覆うように絶縁層３１が設けられる。チップ端子１７ａ乃至ｃ上には、絶縁層６ａ及び３１がエッチングされた開口部が設けられる。半導体チップ３０は、スタックドＭＣＰなどに使用される。
このため、実施例１と同様な効果を有し、チップ厚の薄い半導体チップと半導体装置を高信頼性化することができる。
本発明は、上記実施例に限定されるものではなく、発明の趣旨を逸脱しない範囲で、種々、変更してもよい。例えば、実施例では、半導体装置が携帯電話機器に使用されているが、情報端末機器、モバイル機器などにも使用される。また、チップ端子とリード端子の間の接続に焼結接続配線を用いているが、代わりにメッキ配線を用いてもよい。
本発明は、以下の付記に記載されているような構成が考えられる。
（付記１） 第１主面が第１主面と相対向する第２主面よりも狭く、側面が斜めである半導体基板と、前記半導体基板上に第１の絶縁層を介して設けられるチップ端子と、前記半導体基板の上面及び側面を覆い、前記チップ端子上に開口部が設けられる第２の絶縁膜とを具備する半導体チップ。
（付記２） 第１主面にリード端子が設けられる基板と、第１の半導体基板上に第１の絶縁層を介して設けられる第１及び第２のチップ端子と、前記第１の半導体基板の上面及び側面を覆い、前記第１及び第２のチップ端子上に開口部が設けられた第２の絶縁層とを有し、前記基板の第１主面上に設けられる第１の半導体チップと、第２の半導体基板上に第３の絶縁層を介して設けられる第３のチップ端子と、前記第２の半導体基板の上面及び側面を覆い、前記第３のチップ端子上に開口部が設けられた第４の絶縁層とを有し、前記第１の半導体チップの第１主面上に設けられる第２の半導体チップと、前記第１の半導体基板の側面及び上端部の前記第２の絶縁層と接し、前記リード端子と前記第１のチップ端子とを電気的に接続する第１の接続配線と、前記第２の半導体基板の側面及び上端部の前記第４の絶縁層と接し、前記第２のチップ端子と前記第３のチップ端子とを電気的に接続する第２の接続配線とを具備する半導体装置。
本発明の実施例１に係る半導体装置を示す断面図。 本発明の実施例１に係る半導体装置に使用される半導体チップの製造工程を示す断面図。 本発明の実施例１に係る半導体装置に使用される半導体チップの製造工程を示す断面図。 本発明の実施例１に係る半導体装置に使用される半導体チップの製造工程を示す断面図。 本発明の実施例１に係る半導体装置に使用される半導体チップの製造工程を示す断面図。 本発明の実施例１に係る半導体装置に使用される半導体チップの製造工程を示す断面図。 本発明の実施例１に係る半導体装置に使用される半導体チップの製造工程を示す断面図。 本発明の実施例１に係る半導体装置に使用される半導体チップの製造工程を示す断面図。 本発明の実施例１に係る半導体装置の製造工程を示す断面図。 本発明の実施例１に係る半導体装置の製造工程を示す断面図。 本発明の実施例１に係る半導体装置の製造工程を示す断面図。 本発明の実施例２に係る半導体装置を示す断面図。 本発明の実施例２に係る半導体装置に使用される半導体チップの製造工程を示す断面図。 本発明の実施例３に係る半導体装置に使用される半導体チップを示す断面図。 本発明の実施例３に係る半導体装置に使用される半導体チップの製造工程を示す断面図。 本発明の実施例３に係る半導体装置に使用される半導体チップの製造工程を示す断面図。
符号の説明
１ 基板
２、２ａ、３、３ａ、３０ 半導体チップ（ＬＳＩチップ）
４ 封止材
５、５ａ、５ｂ 半導体基板
６、６ａ、６ｂ、７、７ａ、７ｂ、１３、３１ 絶縁層
８ａ〜ｃ 焼結接続配線
９、１７ａ〜ｃ、１８ａ、１８ｂ チップ端子
１０、１０ａ 深溝
１１、１２、２２、２５ シート
１４ａ〜ｈ 接続端子
１５ａ〜ｈ
１６ａ、１６ｂ リード端子
２１ 開口部
２３ 支持台（テーブル）
２４ 支持部
７０、７１ 半導体装置
Ｔｋ 研磨厚
Ｔｗ ウェハ厚
Ｔｗｋ 研磨後ウェハ厚

Claims (5)

  1. 半導体基板と、
    前記半導体基板上に第１の絶縁層を介して設けられるチップ端子と、
    前記半導体基板の上面及び側面を覆い、前記チップ端子上に開口部が設けられる第２の絶縁層と、
    を具備することを特徴とする半導体チップ。
  2. 前記第２の絶縁層は、無機絶縁層或いは有機絶縁層であることを特徴とする請求項１に記載の半導体チップ。
  3. 半導体ウェハの半導体基板上に第１の絶縁層を介してチップ端子を形成する工程と、
    前記半導体ウェハのダイシングライン領域に深溝を形成する工程と、
    前記深溝、前記チップ端子、及び前記第１の絶縁層上に第２の絶縁層を形成する工程と、
    前記チップ端子上の前記第２の絶縁層をエッチングして開口部を形成する工程と、
    前記開口部を有する前記半導体ウェハ上に第１のシートを貼る工程と、
    前記第１のシートが貼られた前記半導体ウェハを支持台にセットし、前記半導体ウェハの裏面を前記溝部が露出し、前記溝部の底部に設けられる第２の絶縁層が除去されるまで研磨する工程と、
    研磨された前記半導体ウェハの裏面に第２のシートを貼る工程と、
    前記第１のシートを剥離し、前記深溝により個片化された半導体チップを前記第２のシートからピックアップする工程と、
    を具備することを特徴とする半導体チップの製造方法。
  4. 第１主面にリード端子が設けられる基板と、
    半導体基板上に第１の絶縁層を介して設けられるチップ端子と、前記半導体基板の上面及び側面を覆い、前記チップ端子上に開口部が設けられた第２の絶縁層とを有し、前記基板の第１主面上に設けられる半導体チップと、
    前記半導体基板の側面及び上端部の前記第２の絶縁層と接し、前記リード端子と前記チップ端子とを電気的に接続する接続配線と、
    を具備することを特徴とする半導体装置。
  5. 半導体基板上に第１の絶縁層を介して設けられるチップ端子と、前記半導体基板の上面及び側面を覆い、前記チップ端子上に開口部が設けられる第２の絶縁層とを有する半導体チップを基板の第１主面上に載置する工程と、
    前記基板のリード端子と前記チップ端子間に導電性のインクジェット液を滴下する工程と、
    滴下された前記導電性インクジェット液を熱処理して、前記リード端子と前記チップ端子の間を電気的に接続する焼結接続配線を形成する工程と、
    を具備することを特徴とする半導体装置の製造方法。
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* Cited by examiner, † Cited by third party
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CN113437029A (zh) * 2020-03-23 2021-09-24 铠侠股份有限公司 半导体装置及其制造方法
US11469184B2 (en) 2020-03-23 2022-10-11 Kioxia Corporation Semiconductor device and manufacturing method of the same
CN113437029B (zh) * 2020-03-23 2024-01-23 铠侠股份有限公司 半导体装置及其制造方法

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