DE102006035864B4 - Verfahren zur Herstellung einer elektrischen Durchkontaktierung - Google Patents
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Abstract
Verfahren zur Herstellung einer elektrischen Durchkontaktierung (51), wobei das Verfahren die Schritte umfasst: – Bereitstellen eines ersten Substrats (1, 10) mit einer Kontaktfläche (203) in einer Öffnung einer Passivierung (201), wobei die Kontaktfläche eine gegenüber der Passivierung reduzierte Schichtdichte aufweist und wobei ein Sackloch (104) in einem Bereich der Kontaktfläche (203) in dem ersten Substrat (1, 10) ausgebildet wird; – Bereitstellen wenigstens eines zweiten Substrats (2, 20); – Erzeugen eines Durchgangsloches (204) im zweiten Substrat (2, 20) senkrecht zur Oberfläche des zweiten Substrats (2, 20); Stapeln des zweiten Substrats (2, 20) auf dem ersten Substrat (1, 10), sodass eine Öffnung des Durchgangsloches (204) des zweiten Substrats (2, 20) auf die Kontaktfläche (203) des ersten Substrats (1, 10) mündet und sich eine Kavität (304) über der Kontaktfläche (203) des ersten Substrats (1, 10) bildet; – Herstellen eines Unterdrucks in dem Durchgangsloch (204); – Tauchen des Substratstapels in ein flüssiges leitfähiges Material (50); – Erhöhen eines Umgebungsdruckes auf das flüssige leitfähige Material (50), sodass das Durchgangsloch (204), die Kavität (304) und zumindest zum Teil das Sackloch (204) mit dem leitfähigen Material (50) gefüllt wird; und – Herausziehen des Substratstapels aus dem flüssigen leitfähigen Material (50), wobei nach dem Erstarren des leitfähigen Materials eine Durchkontaktierung (51) an die Kontaktfläche (203) des ersten Substrats (1, 10) über das Durchgangsloch (204) erzeugt wird.
Description
- Die Erfindung betrifft ein Verfahren zur Herstellung einer elektrischen Durchkontaktierung in einem Substratstapel.
- Zur Erhöhung der Integration und der Leistungsfähigkeit moderner integrierter Schaltungen werden die Schaltungen heutzutage auch auf mehreren Substraten realisiert, die dann in kompakter Stapelform angeordnet werden. Dabei erfordert die Schaltungstechnik oft eine Durchkontaktierung durch ein Substrat, wobei ein einzelnes Substrat Teil eines Substratstapels ist. Die Stapelung macht derartige elektrische Durchkontaktierungen notwendig, um Signal- oder auch Leistungsverbindungswege von einem Substrat zu einem anderen Substrat oder auch aus der Schaltung heraus zu ermöglichen.
- Die Durchkontaktierungen unterliegen dabei, wie auch die elektronisch funktionalisierten Elemente in dem Substrat, einem Zwang zur Miniaturisierung, um modernen Anforderungen hinsichtlich der Integration und der Leistungsfähigkeit gerecht zu werden. Zur Realisierung miniaturisierter Durchkontaktierungen werden vor dem Stapeln der einzelnen Substrate Durchgangslöcher mit Durchmessern im Bereich von wenigen Mikrometern und darunter realisiert, die durch entsprechende Anordnung und Ausrichtung in den einzelnen Substraten dann einen mehr oder weniger durchgängigen Kanal in dem Substratstapel bilden. Der Kanal kann dann mit einem leitfähigen Material gefüllt werden, um die Durchkontaktierung zu bilden. Das herkömmliche Füllen solcher Kanäle erfolgt dabei oft mit Sputter- oder Plateverfahren.
- Bei dem Einbringen des flüssigen leitfähigen Materials durch Kapillarkräfte ist man auf die inhärenten Eigenschaften des Kanals, der Durchgangslöcher, und der Eigenschaften der Kanalwände angewiesen, die die Menge des Materials und die Zeit, in der das Material in den Kanal eindringt, festlegt. Bei der Verwendung von Kapillarkräften als eintreibende Kraft ist man hinsichtlich der Durchmesser der Kanäle, der Tiefe der Kanäle und der verwendeten Materialien gewissen Einschränkungen unterworfen. Auch die Zeit, die benötigt wird, die entsprechende Materialmenge in den Kanal einzubringen, kann bei gegebenen Kanaldimensionen unvorteilhaft lang sein und damit einem effektiven Herstellungsprozess entgegenwirken. Oft erlauben Kapillarkräfte auch nicht ein zuverlässiges Füllen der Kanäle mit einer wohldefinierten und reproduzierbaren Materialmenge.
- Die
US 6 743 499 B2 offenbart ein Verfahren zur Herstellung einer elektrischen Durchkontaktierung, bei dem ein Sackloch in einem Substrat durch Tauchen in ein flüssiges leitfähiges Material gefüllt wird. - Aus der
DE 198 13 239 C1 ist ein Verfahren zum Herstellen einer elektrischen Durchkontaktierung bekannt, bei dem in einem Durchgangsloch ein Metall abgeschieden wird. - Aus der
US 5 481 133 A ist ein Verfahren bekannt, bei dem ein Schichtstapel mit einem Sackloch mithilfe von Elektroplating mit Metall gefüllt wird. - Die
US 2004/0 092 117 A1 - Aus der
JP 2001-060 654 A - Es ist daher Aufgabe der vorliegenden Erfindung, ein verbessertes Verfahren zur Herstellung einer elektrischen Durchkontaktierung in einem Substratstapel bereitzustellen.
- Diese Aufgaben werden durch die Verfahren gemäß Anspruch 1 gelöst. Weitere vorteilhafte Ausgestaltungen der Erfindung sind in den abhängigen Ansprüchen angegeben.
- Gemäß eines ersten Aspekts der vorliegenden Erfindung wird ein Verfahren zur Herstellung einer elektrischen Durchkontaktierung bereitgestellt. Das Verfahren umfasst dabei die Schritte eines Bereitstellens eines ersten Substrats mit Kontaktflächen, eines Bereitstellens wenigstens eines zweiten Substrats, eines Erzeugens eines Durchgangsloches durch das zweite Substrat senkrecht zur Oberfläche des Substrats, eines Stapelns der Substrate auf dem ersten Substrat, sodass eine Öffnung des Durchgangsloches des zweiten Substrats auf die Kontaktfläche des ersten Substrats mündet, eines Herstellens eines Unterdrucks in dem Durchgangsloch, eines Tauchens des Substratstapels in ein flüssiges leitfähiges Material, eines Erhöhens eines Umgebungsdruckes auf das flüssige leitfähige Material, sodass das Durchgangsloch mit dem leitfähigen Material gefüllt wird und den Schritt eines Herausziehens des Substratstapels aus dem flüssigen leitfähigen Material, wobei nach dem Erstarren des leitfähigen Materials eine Durchkontaktierung an die Kontaktfläche über das Durchgangsloch erzeugt wird.
- Durch das erfindungsgemäße Herstellen eines Unterdrucks in dem Durchgangsloch vor dem Tauchen des Substratstapels in das flüssige leitfähige Material und ein darauf folgendes Erhöhen eines Umgebungsdruckes auf das flüssige leitfähige Material wird in vorteilhafter Weise das flüssige leitfähige Material in das Durchgangsloch gepresst. Dies kann auch ohne einen wesentlichen Beitrag einer Kapillarkraft oder anderer möglicher Kräfte geschehen und ist daher nicht nur unabhängig von diesen Kräften, sondern auch wohldefiniert kontrollierbar. Durch die Festlegung des Unterdrucks und des nach dem Tauchen auf das flüssige leitfähige Material wirkenden Umgebungsdrucks kann nicht nur sichergestellt werden, dass flüssiges Material in das Durchgangsloch gelangt, sondern auch dass die Menge reproduzierbar festgelegt werden kann. Damit erlaubt das erfindungsgemäße Verfahren sowohl das zuverlässige Füllen auch von Löchern mit extrem kleinen Durchmessern als auch eine Füllung mit einer einstellbaren wohldefinierten Menge des Materials.
- Gemäß einer Ausführungsform der vorliegenden Erfindung umfasst das Erzeugen des Durchgangsloches durch das zweite Substrat das Erzeugen eines Sackloches auf einer ersten Seite des Substrats und ein Abflachen des Substrats von einer der ersten Seite gegenüberliegenden zweiten Seite. Ein derartiges Vorgehen ermöglicht beispielsweise auch das Erzeugen von Durchgangslöchern durch Substrate, auch wenn das Substrat zunächst zu dick ist für eine direkte Bildung eines Durchgangsloches unter Zuhilfenahme eines einfachen planaren unselektiven Abflachens des Substrats.
- Gemäß einer weiteren Ausführungsform der vorliegenden Erfindung liegt der Unterdruck in einem Bereich von 0,5 mbar bis 100 mbar. Die Erhöhung des Umgebungsdruckes kann auf Atmosphärendruck, im Wesentlichen auf 1 bar, erfolgen. Ferner kann die Erhöhung des Umgebungsdruckes auf einen Druck im Bereich von 1 bar bis 5 bar erfolgen. Wird ein Unterdruck in dem erfindungsgemäßen Bereich gewählt, so kann in vorteilhafter Weise einerseits der Unterdruck durch ein Abpumpen mit einfachen Pumpen erfolgen, und andererseits die Erhöhung des Umgebungsdruckes durch eine einfache Belüftung der Umgebung des leitfähigen Materials erfolgen. Bei weiterer Erhöhung des Umgebungsdruckes lässt sich in vorteilhafter Weise die Füllung mit flüssigem Material weiter beeinflussen.
- Gemäß einer weiteren Ausführungsform der vorliegenden Erfindung wird der Substratstapel vor dem Eintauchen in das flüssige leitfähige Material aufgewärmt, vorzugsweise auf die Temperatur des flüssigen leitfähigen Materials. Damit kann in vorteilhafter Weise eine zu starke Beanspruchung des Substratstapels verhindert werden, da temperaturinduzierte Spannung innerhalb des Stapels vermieden wird. Vorzugsweise liegt die Temperatur, auf die der Substratstapel aufgewärmt wird, in einem Bereich von 150°C bis 300°C. In diesem Temperaturbereich liegen übliche Lotmaterialien, einschließlich moderner umweltfreundlicher bleifreier Lotmaterialien, in einem flüssigen Zustand vor.
- Gemäß der vorliegenden Erfindung umfasst das Bereitstellen des ersten Substrats mit Kontaktflächen das Ausbilden eines Sacklochs in einem Bereich der Kontaktfläche in dem ersten Substrat. Das Sackloch kann Teil des durch die Durchgangslöcher der darüber angeordneten Substrate des Substratstapels gebildeten Kanals werden, und als Reservoir oder Ausgleichsvolumen für die Füllung der Durchgangslöcher mit dem flüssigen leitfähigen Material dienen. So kann in vorteilhafter Weise ein geringerer Unterschied zwischen dem Unterdruck und dem nach dem Tauchen auf das flüssige Material herrschenden Umgebungsdrucks ausreichen, um alle Durchgangslöcher mit Material zu füllen. Das Sackloch kann in diesem Fall ein durch die Druckdifferenz gegebenes Leervolumen aufnehmen und somit die zuverlässige Füllung der Durchgangslöcher mit dem leitfähigen Material sicherstellen. Ferner umfasst das Füllen des Durchgangsloches ein zumindest teilweises Füllen des Sackloches mit leitfähigem Material.
- Gemäß einer weiteren Ausführungsform der vorliegenden Erfindung wird zusätzlich eine Passivierungsschicht an einer Wand des Durchgangsloches, an einer Wand des Sackloches oder an einer Unterseite des zweiten Substrates bereitgestellt. Diese Passivierungsschicht kann in vorteilhafter Weise eine Diffusion von leitfähigem Material in die Substrate verhindern. Ferner kann die Passivierungsschicht auch zur elektrischen Isolation der Durchkontaktierung zu Bereichen der Substrate beitragen.
- Gemäß einer weiteren Ausführungsform der vorliegenden Erfindung wird nach dem Erstarren des leitfähigen Materials eine Perle aus dem leitfähigen Material auf dem obersten Substrat in einem Bereich des Durchgangslochs gebildet. Diese Perle aus dem leitfähigen Material ist in leitender Verbindung mit der Durchkontaktierung und kann selbst wieder aufgeschmolzen werden, um beispielsweise den Kontakt zu einer Kontaktfläche einer anderen Einheit, beispielsweise einer Kontaktfläche einer gedruckten Schaltung, herstellen.
- Gemäß einer weiteren Ausführungsform der vorliegenden Erfindung wird als leitfähiges Material ein Metalllot verwendet. Metalllote sind durch eine Erwärmung über den Schmelzpunkt einfach verflüssigbar und sind bei Abkühlung auf Raumtemperatur in der Regel fest und bilden daher eine zuverlässige und feste Durchkontaktierung.
- Bevorzugte Ausführungsformen der vorliegenden Erfindung werden nachfolgend anhand der beigefügten Zeichnungen näher erläutert. Es zeigen:
-
1A bis1D eine schematische Darstellungen eines zweiten Substrats in verschiedenen Stadien während der Herstellung gemäß einer ersten Ausführungsform der vorliegenden Erfindung; -
2A bis2C eine schematisch Darstellung einer integrierten Schaltung mit einem Substratstapel in verschiedenen Stadien während der Herstellung gemäß einer zweiten Ausführungsform der vorliegenden Erfindung; -
3 eine schematisch Darstellung einer integrierten Schaltung mit einem Substratstapel gemäß einer dritten Ausführungsform der vorliegenden Erfindung; und -
4 eine schematisch Darstellung einer integrierten Schaltung mit einem Substratstapel gemäß einer vierten Ausführungsform der vorliegenden Erfindung. -
1A zeigt schematisch ein zweites Substrat2 mit funktionalisierten Bereichen202 . Die funktionalisierten Bereiche202 können im Sinne einer integrierten Schaltung etwa Leiterbahnen, Isolations- oder Diffusionsbarrieren, dotierte Bereiche oder auch dielektrische Strukturen sein. Als Materialien kommen Silizium und die anderen in der Halbleiterindustrie üblichen Materialien zum Einsatz. Auf einer Oberfläche des zweiten Substrats2 ist ferner eine Passivierung201 angeordnet. Die Passivierung201 kann beispielsweise Oxide oder Nitride (z. B. SiO2 oder Si3N4) aufweisen. Ferner kann auf der Oberfläche der Passivierung201 eine Zwischenschicht zur Bindung zweier Substrate angeordnet sein. Diese Zwischenschicht kann beispielsweise eine Polymerhaftschicht aufweisen. In einer Öffnung der Passivierung201 ist ferner ein benetzbarer Bereich203 angeordnet. Der benetzbare Bereich203 kann Metalle aufweisen, beispielsweise Aluminium, Kupfer, Zinn, Gold u. A., um von metallischen Loten benetzt zu werden. Ferner weist der benetzbare Bereich203 eine Öffnung auf, die das zweite Substrat2 auf einer Oberfläche freigibt. Zur Herstellung und Realisierung der funktionalisierten Bereiche202 , der Passivierung201 , und der benetzbaren Bereiche203 kommen an sich bekannte Herstellungsverfahren, wie beispielsweise Teile eines CMOS-Herstellungsprozesses, zum Einsatz. -
1B zeigt das zweite Substrat2 , in das ein Sackloch2040 eingebracht wurde. Das Loch2040 kann durch übliche Verfahren, wie beispielsweise anisotropes Ätzen, Trockenätzen, anisotropes Nassätzen, Ätzen mit der Unterstützung eines elektrischen Feldes oder Laserätzen durchgeführt werden. Der Durchmesser des Sacklochs2040 liegt typischerweise in einem Bereich von 100 nm bis 10 μm. Die Tiefe richtet sich nach einem Aspektverhältnis, definiert als das Verhältnis zwischen der Lochtiefe zur Lochbreite, in einem Bereich von 2 bis 10, typischerweise jedoch größer als 3. -
1C zeigt das zweite Substrat2 , nachdem es von der Unterseite abgeflacht wurde. Durch entsprechende Abflachung wird aus dem Sackloch2040 ein Durchgangsloch204 . Die gleichmäßige Abflachung kann durch einen Poliervorgang, z. B. chemisch-mechanisches Polieren (CMP), erfolgen. Ist entweder die Ausgangsdicke des zweiten Substrats2 klein genug oder lässt sich bereits im zuvor erwähnten Schritt ein Loch2040 mit genügender Tiefe erzielen, so kann direkt ein Durchgangsloch204 erzeugt werden, und das Abflachen des zweiten Substrats2 von der Unterseite kann daher entfallen. -
1D zeigt das zweite Substrat2 mit der Durchgangsbohrung204 . Eine weitere Passivierung205 ist an den Wänden der Durchgangsbohrung204 und an der Unterseite des zweiten Substrats2 angebracht. Die weitere Passivierung205 kann zur Isolierung dienen, um funktionalisierte Bereiche in dem zweiten Substrat2 hinreichend von der Durchkontaktierung, die im Folgenden in dem Durchgangsloch204 erzeugt wird, elektrisch zu isolieren. Ferner kann die weitere Passivierung205 als Diffusionsbarriere dienen, um die Diffusion von Material aus bzw. in die Durchkontaktierung wesentlich zu hemmen. Ein geeignetes Material der weiteren Passivierung205 ist beispielsweise Siliziumoxid (SiO2). - In
2A ist schematisch das Stapeln eines ersten Substrats1 mit wenigstens einem zweiten Substrat2 zur Bildung eines Substratstapels gezeigt. Neben dem wenigstens einem zweiten Substrat2 , das in den1A bis1D näher beschrieben wurde, weist ein Substratstapel auch ein erstes Substrat1 auf. Das erste Substrat1 weist ein Sackloch104 in einem Bereich eines benetzenden Bereiches203 auf. Das erste Substrat1 weist eine Passivierung201 auf. Auch in dem ersten Substrat1 können funktionalisierte Bereiche202 , die Passivierung201 und auch Zwischenschichten zur Haftung der Substrate untereinander angeordnet sein. Das Sackloch104 kann an dessen Wänden auch eine weitere Passivierung205 aufweisen. - Zur Bildung einer Durchkontaktierung werden von den Durchgangslöchern
204 der zweiten Substrate2 und dem Sackloch104 des ersten Substrats1 ein kontinuierlicher Kanal gebildet. Dieser Kanal umfasst durch das Stapeln der Substrate und durch die gegenüber der Passivierung201 reduzierte Schichtdicke des benetzbaren Bereiches203 Kavitäten304 . Diese Kavitäten304 werden im Zuge der weiteren Herstellung auch durch ein leitfähiges flüssiges Material ausgefüllt und ermöglichen so die Ankontaktierung der entsprechenden benetzbaren Bereiche203 bzw. der entsprechenden funktionalisierten Bereiche202 . Wie in2A gezeigt, ist bereits ein zweites Substrat2 auf dem ersten Substrat1 gestapelt, und ein zweites zweites Substrat2 wird gerade auf dem Stapel abgelegt. -
2B zeigt einen fertigen Substratstapel, hier beispielsweise umfassend drei zweite Substrate2 und ein erstes Substrat1 . In dem Kanal, d. h. in den Durchgangslöchern204 der zweiten Substrate2 , in den Kavitäten304 und in dem Sackloch104 des ersten Substrats1 wird zunächst ein Unterdruck hergestellt. Danach wird der Substratstapel an einer Öffung des obersten Durchgangsloches mit einem flüssigen leitfähigen Material50 in Berührung gebracht, woraufhin ein Umgebungsdruck auf das flüssige leitfähige Material50 erhöht wird. - Wie hier gezeigt, wird dadurch das flüssige leitfähige Material
50 in den Kanal, d. h. in die Durchgangslöcher204 der zweiten Substrate2 , in die Kavitäten304 und auch zumindest zum Teil in das Sackloch104 des ersten Substrats1 gepresst. In dem Sackloch104 des ersten Substrats1 kann ein leeres Restvolumen verbleiben. Dieses leere Restvolumen umfasst Restgase und ist im Wesentlichen abhängig von der Druckdifferenz des Unterdrucks und dem Umgebungsdruck auf das flüssige leitfähige Material50 nach dessen Erhöhung. -
2C zeigt den Substratstapel, nachdem das übrige flüssige leitfähige Material50 von dem Substratstapel entfernt wurde und das flüssige leitfähige Material in dem Kanal der Durchgangslöcher204 und dem Sackloch104 erstarrt ist. Damit bildet das Material eine Durchkontaktierung51 und es bleibt üblicherweise ein Materialrest52 auf der obersten Kontaktfläche, gebildet durch die obersten benetzenden Bereiche203 und die entsprechenden funktionalisierten Bereiche202 , übrig. Ferner kann das Abkühlen des flüssigen leitfähigen Materials50 in den Kanälen aus den Durchgangslöchern204 , der Kavitäten304 und den Sacklöchern104 von der Vorderseite, d. h. von dem obersten zweiten Substrats2 , schneller als von der Rückseite erfolgen. Somit kann in vorteilhafter Weise flüssiges leitfähiges Material aus den Sacklöchern104 das Schrumpfen des Volumens während des Erstarrens des leitfähigen Materials kompensieren, und so eine durchgängige und zuverlässige Durchkontaktierung51 mit Verbindung aller Substrate und benetzenden Flächen203 gewährleisten. -
3 zeigt den Substratstapel aus den2A bis2C , wobei der Materialrest52 eine Kontaktperle53 aufweist. Die Größe der Kontaktperle53 kann in vorteilhafter Weise durch das leere Volumen in dem Sackloch104 in dem ersten Substrat1 und mithilfe der Druckdifferenz zwischen dem Unterdruck und dem Umgebungsdruck eingestellt werden. Ferner kann der Substratstapel ganz oder teilweise in den Durchgangslöchern204 und dem Sackloch104 partielle Metallisierungen206 aufweisen. Die Metallisierungen206 benetzen das leitfähige Material und können dadurch auch die Menge an flüssigem Material in dem Kanal der Durchgangslöcher204 bzw. dem Sackloch104 bestimmen. Durch das Stapeln der Substrate und durch die gegenüber der Passivierung201 reduzierte Schichtdicke des benetzbaren Bereiches203 bildet sich Kavitäten304 . Diese Kavitäten304 werden auch durch das leitfähige flüssige Material ausgefüllt und ermöglicht so die Ankontaktierung der entsprechenden benetzbaren Bereiche203 bzw. der entsprechenden funktionalisierten Bereiche202 . -
4 zeigt einen Substratstapel mit einem ersten Substrat10 und mehreren zweiten Substraten20 . Gemäß dieser Ausführungsform der vorliegenden Erfindung umfasst sowohl das erste Substrat10 als auch die zweiten Substrate20 einen Chip108 ,208 und eine Umrahmung107 ,207 . Gemäß dieser Ausführungsform können die Umrahmungen107 ,207 eine Einbettung mit einer Moldmasse, z. B. eine Polymereinbettung, aufweisen. Die einzelnen Substrate weisen ferner eine Umverdrahtung109 ,209 auf, die entsprechend elektrische Signale von den Chips108 ,208 an das Durchgangsloch204 bzw. an das Sackloch104 zur entsprechenden Ankontaktierung heranführen. Eine Zwischenschicht210 kann dabei eine Passivierung und/oder eine Klebeschicht umfassen. Die Umverdrahtungen109 ,209 können etwa durch ein Sputterverfahren, ein Plateverfahren oder andere übliche Lithographieprozesse realisiert werden. Das Aufbringen und Strukturierung der Zwischenschicht210 kann durch Drucken, Spraycoating, Spincoating oder andere übliche Lithographieprozesse erfolgen. - Die Durchgangslöcher
204 und die Sacklöcher104 sind gemäß dieser Ausführungsform in den Umrahmungen107 ,207 angeordnet. Die Herstellung dieser Löcher kann ferner wieder zunächst das Ausbilden eines Sacklochs von einer ersten Seite und ein Abdünnen des Substrats von einer der ersten Seite gegenüberliegenden zweite Seite umfassen. Während des Stapelns der Substrate kann Klebstoff, der in den Zwischenschichten210 enthalten sein kann, ausgehärtet werden. Das Aushärten kann dabei sequenziell, d. h. nach jedem Hinzufügen eines Substrats oder für den gesamten Stapel erfolgen. - Die Durchkontaktierungen
51 verbinden dann entsprechend die Umverdrahtungen109 ,209 der Substrate10 ,20 . Nachdem das flüssige leitfähige Material in den Kanälen aus den Durchgangslöchern204 und den Sacklöchern104 eingebracht wurde, kann ein Abkühlen von der Vorderseite schneller als von der Rückseite erfolgen. Somit kann in vorteilhafter Weise flüssiges leitfähiges Material aus den Sacklöchern104 das Schrumpfen des Volumens während des Erstarrens des leitfähigen Materials kompensieren, und so eine durchgängige und zuverlässige Durchkontaktierung51 mit Verbindung aller Substrate gewährleisten.
Claims (12)
- Verfahren zur Herstellung einer elektrischen Durchkontaktierung (
51 ), wobei das Verfahren die Schritte umfasst: – Bereitstellen eines ersten Substrats (1 ,10 ) mit einer Kontaktfläche (203 ) in einer Öffnung einer Passivierung (201 ), wobei die Kontaktfläche eine gegenüber der Passivierung reduzierte Schichtdichte aufweist und wobei ein Sackloch (104 ) in einem Bereich der Kontaktfläche (203 ) in dem ersten Substrat (1 ,10 ) ausgebildet wird; – Bereitstellen wenigstens eines zweiten Substrats (2 ,20 ); – Erzeugen eines Durchgangsloches (204 ) im zweiten Substrat (2 ,20 ) senkrecht zur Oberfläche des zweiten Substrats (2 ,20 ); Stapeln des zweiten Substrats (2 ,20 ) auf dem ersten Substrat (1 ,10 ), sodass eine Öffnung des Durchgangsloches (204 ) des zweiten Substrats (2 ,20 ) auf die Kontaktfläche (203 ) des ersten Substrats (1 ,10 ) mündet und sich eine Kavität (304 ) über der Kontaktfläche (203 ) des ersten Substrats (1 ,10 ) bildet; – Herstellen eines Unterdrucks in dem Durchgangsloch (204 ); – Tauchen des Substratstapels in ein flüssiges leitfähiges Material (50 ); – Erhöhen eines Umgebungsdruckes auf das flüssige leitfähige Material (50 ), sodass das Durchgangsloch (204 ), die Kavität (304 ) und zumindest zum Teil das Sackloch (204 ) mit dem leitfähigen Material (50 ) gefüllt wird; und – Herausziehen des Substratstapels aus dem flüssigen leitfähigen Material (50 ), wobei nach dem Erstarren des leitfähigen Materials eine Durchkontaktierung (51 ) an die Kontaktfläche (203 ) des ersten Substrats (1 ,10 ) über das Durchgangsloch (204 ) erzeugt wird. - Verfahren nach Anspruch 1, wobei das Erzeugen eines Durchgangsloches (
204 ) im zweiten Substrat (2 ,20 ) das Erzeugen eines Sackloches (2040 ) auf einer ersten Seite des Substrats (2 ,20 ) und ein Abflachen des Substrats (2 ,20 ) von einer der ersten Seite gegenüberliegenden zweiten Seite umfasst. - Verfahren nach Anspruch 1 oder 2, wobei der Unterdruck in einem Bereich von 0,5 mbar bis 100 mbar liegt.
- Verfahren nach einem der Ansprüche 1 bis 3, wobei die Erhöhung des Umgebungsdruckes auf Atmosphärendruck, im Wesentlichen auf 1 bar, erfolgt.
- Verfahren nach einem der Ansprüche 1 bis 3, wobei die Erhöhung des Umgebungsdruckes auf einen Druck in einem Bereich von 1 bar bis 5 bar erfolgt.
- Verfahren nach einem der Ansprüche 1 bis 5, wobei der Substratstapel vor dem Eintauchen in das flüssige leitfähige Material (
50 ) aufgewärmt wird, vorzugsweise auf die Temperatur des flüssigen leitfähigen Materials (50 ). - Verfahren nach Anspruch 6, wobei die Temperatur, auf die der Substratstapel aufgewärmt wird, in einem Bereich von 150°C bis 300°C liegt.
- Verfahren nach einem der Ansprüche 1 bis 7, wobei zusätzlich eine Passivierungsschicht (
205 ) an der Wand des Durchgangsloches (204 ) bereitgestellt wird. - Verfahren nach einem der Ansprüche 1 bis 8, wobei zusätzlich eine Passivierungsschicht (
205 ) an der Wand des Sackloches (104 ) bereitgestellt wird. - Verfahren nach einem der Ansprüche 1 bis 9, wobei zusätzlich eine Passivierungsschicht (
205 ) an einer Unterseite des zweiten Substrates (2 ,20 ) bereitgestellt wird. - Verfahren nach einem der Ansprüche 1 bis 10, wobei nach dem Erstarren des leitfähigen Materials (
50 ) eine Perle (53 ) aus dem leitfähigen Material (50 ) auf dem obersten Substrat (2 ,20 ) in einem Bereich des Durchgangslochs (204 ) gebildet wird. - Verfahren nach einem der Ansprüche 1 bis 11, wobei als leitfähiges Material (
50 ) ein Metalllot verwendet wird.
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE102006035864.3A DE102006035864B4 (de) | 2006-08-01 | 2006-08-01 | Verfahren zur Herstellung einer elektrischen Durchkontaktierung |
US11/745,145 US8124521B2 (en) | 2006-08-01 | 2007-05-07 | Electrical through contact |
JP2007199247A JP4873644B2 (ja) | 2006-08-01 | 2007-07-31 | 電気コンタクトの製造方法 |
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE102006035864.3A DE102006035864B4 (de) | 2006-08-01 | 2006-08-01 | Verfahren zur Herstellung einer elektrischen Durchkontaktierung |
US11/745,145 US8124521B2 (en) | 2006-08-01 | 2007-05-07 | Electrical through contact |
Publications (2)
Publication Number | Publication Date |
---|---|
DE102006035864A1 DE102006035864A1 (de) | 2008-02-14 |
DE102006035864B4 true DE102006035864B4 (de) | 2014-03-27 |
Family
ID=39181281
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE102006035864.3A Expired - Fee Related DE102006035864B4 (de) | 2006-08-01 | 2006-08-01 | Verfahren zur Herstellung einer elektrischen Durchkontaktierung |
Country Status (3)
Country | Link |
---|---|
US (1) | US8124521B2 (de) |
JP (1) | JP4873644B2 (de) |
DE (1) | DE102006035864B4 (de) |
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2006
- 2006-08-01 DE DE102006035864.3A patent/DE102006035864B4/de not_active Expired - Fee Related
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2007
- 2007-05-07 US US11/745,145 patent/US8124521B2/en not_active Expired - Fee Related
- 2007-07-31 JP JP2007199247A patent/JP4873644B2/ja not_active Expired - Fee Related
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---|---|
JP2008047895A (ja) | 2008-02-28 |
JP4873644B2 (ja) | 2012-02-08 |
DE102006035864A1 (de) | 2008-02-14 |
US20080029850A1 (en) | 2008-02-07 |
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