DE102010000448B4 - Halbleiteranordnung mit einem leitfähigen Element - Google Patents

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Abstract

Halbleiteranordnung, umfassend:
einen Halbleiterchip (102) mit einem Kontaktelement (104), wobei das Kontaktelement (104) direkt auf einer Oberfläche des Halbleiterchips (102) angeordnet ist;
eine strukturierte dielektrische Schicht (106) über dem Halbleiterchip (102); und
ein mit dem Kontaktelement (104) gekoppeltes leitfähiges Element (108), wobei das leitfähige Element (108) umfasst: einen in die strukturierte dielektrische Schicht (106) eingebetteten ersten Teil (110), wobei eine Seitenwand und eine Unterseite des ersten Teils (110) die strukturierte dielektrische Schicht (106) direkt kontaktieren, einen von dem ersten Teil (110) beabstandeten und in die strukturierte dielektrische Schicht (106) eingebetteten zweiten Teil (112),wobei eine Seitenwand und eine Unterseite des zweiten Teils (112) die strukturierte dielektrische Schicht (106) direkt kontaktieren, wobei die Unterseite des zweiten Teils (112) das Kontaktelement (104) kontaktiert, und einen dritten Teil (114), der eine Oberseite der strukturierten dielektrischen Schicht (106) kontaktiert und sich mindestens über dem ersten Teil (110) und dem zweiten Teil (112) erstreckt, wobei der dritte Teil (114) die Oberseite des ersten Teils (110) und die Oberseite des zweiten Teils (112) direkt kontaktiert.

Description

  • Typische Halbleiteranordnungen umfassen Metallleiter oder Bahnen und Durchkontaktierungen zum elektrischen Koppeln von Teilen der Halbleiteranordnungen. Ein Verfahren zur Erzeugung dieser Metallleiter verwendet einen Damaszen-Füllprozess. Der Prozess umfasst das Bilden von Leitungen mit feinem Rasterabstand (Pitch) durch Laserstrukturierung einer dielektrischen Schicht, das Überfüllen der strukturierten dielektrischen Schicht durch einen Kupfer-Elektroplattierungsprozess und das Rückätzen des überschüssigen Kupfers, um die strukturierte dielektrische Schicht und die Bahnenstrukturen freizulegen.
  • Dieser Damaszen-Füllprozess erfordert einen gleichförmigen planaren Kupferplattierungsprozess. Dementsprechend muss die abgeschiedene Kupferschicht sehr flach und gleichförmig sein, um Rückätzung und Vereinzelung der Metallbahnen zu ermöglichen. Der gleichförmige Abscheidungsprozess funktioniert jedoch nur für sehr feine Strukturen. Aufgrund der Eigenschaften des Elektroplattierungsprozesses mit Kupferabscheidung auf den Seitenwänden der feinen Strukturen ist das Kupferwachstum dergestalt, dass die Kupferoberfläche über den feinen Strukturen fast flach ist. Dies funktioniert für größere Strukturen jedoch nicht, und deshalb ist in dem Bereich größerer Strukturen eine Delle sichtbar. Wenn das Kupfer zurückgeätzt wird, um die darunter liegenden Strukturen freizulegen, wird das Kupfer in großen Strukturen vollständig ausgeätzt. Deshalb ist dieser Prozess nicht geeignet, relativ große Strukturelemente, wie zum Beispiel Augenkontaktstellen (land pads) für Lotkugeln, zu erzeugen.
  • Die Druckschrift US 6 222 270 B1 betrifft Bonding-Pads für integrierte Schaltungen. Die Bonding-Pads haben geschlossene Vias und geschlossene leitfähige Strukturen.
  • Die Druckschrift US 5 986 343 A betrifft das Design von Bonding-Pads für integrierte Schaltungen.
  • Eine Aufgabe der Erfindung ist die Bereitstellung einer Halbleiteranordnung mit einem verbesserten leitfähigen Element. Eine weitere Aufgabe der Erfindung ist die Bereitstellung eines Verfahrens zur Herstellung der Halbleiteranordnung.
  • Die Aufgabe der Erfindung wird durch die Merkmale der unabhängigen Ansprüche gelöst. Vorteilhafte Ausführungsformen der Erfindung werden in den abhängigen Ansprüchen beansprucht.
  • Verschiedene Aspekte betreffen eine Halbleiteranordnung, umfassend: einen Halbleiterchip mit einem Kontaktelement, wobei das Kontaktelement direkt auf einer Oberfläche des Halbleiterchips angeordnet ist; eine strukturierte dielektrische Schicht über dem Halbleiterchip; und ein mit dem Kontaktelement gekoppeltes leitfähiges Element, wobei das leitfähige Element umfasst: einen in die strukturierte dielektrische Schicht eingebetteten ersten Teil, wobei eine Seitenwand und eine Unterseite des ersten Teils die strukturierte dielektrische Schicht direkt kontaktieren, einen von dem ersten Teil beabstandeten und in die strukturierte dielektrische Schicht eingebetteten zweiten Teil, wobei eine Seitenwand und eine Unterseite des zweiten Teils die strukturierte dielektrische Schicht direkt kontaktieren, wobei die Unterseite des zweiten Teils das Kontaktelement kontaktiert, und einen dritten Teil, der eine Oberseite der strukturierten dielektrischen Schicht kontaktiert und sich mindestens über dem ersten Teil und dem zweiten Teil erstreckt, wobei der dritte Teil die Oberseite des ersten Teils und die Oberseite des zweiten Teils direkt kontaktiert.
  • Verschiedene Aspekte betreffen ein Verfahren zur Herstellung einer Halbleiteranordnung, umfassend: Bereitstellen eines Chips mit einem Kontaktelement; Aufbringen einer dielektrischen Schicht über dem Chip; Strukturieren der dielektrischen Schicht, um mindestens einen Teil des Kontaktelements freizulegen; Aufbringen einer leitfähigen Schicht über der strukturierten dielektrischen Schicht und dem freigelegten Teil des Kontaktelements; Maskieren eines Teils der leitfähigen Schicht; Zurückätzen von freigelegten Teilen der leitfähigen Schicht, um einen Teil der strukturierten dielektrischen Schicht freizulegen; und Entfernen der Maske nach dem Zurückätzen, um ein leitfähiges Element mit einem in die strukturierte dielektrische Schicht eingebetteten ersten Teil, einem von dem ersten Teil beabstandeten und in die strukturierte dielektrische Schicht eingebetteten zweiten Teil und einem dritten Teil, der eine Oberseite der strukturierten dielektrischen Schicht kontaktiert und sich über den ersten Teil und den zweiten Teil erstreckt, freizulegen, wobei eine Seitenwand und eine Unterseite des ersten Teils die strukturierte dielektrische Schicht direkt kontaktieren, eine Seitenwand und eine Unterseite des zweiten Teils die strukturierte dielektrische Schicht direkt kontaktieren und der dritte Teil die Oberseite des ersten Teils und die Oberseite des zweiten Teils direkt kontaktiert, und wobei der erste Teil eine erste Leitung und der zweite Teil eine zweite Leitung umfasst, wobei die zweite Leitung zur ersten Leitung parallel ist oder die erste Leitung schneidet.
  • Die beigefügten Zeichnungen sind vorgesehen, um ein weiteres Verständnis von Ausführungsformen zu gewährleisten und sind in die vorliegende Beschreibung integriert und bilden einen Teil derselben. Die Zeichnungen zeigen Ausführungsformen und dienen zusammen mit der Beschreibung zur Erläuterung von Prinzipien von Ausführungsformen. Andere Ausführungsformen und viele der beabsichtigten Vorteile von Ausführungsformen werden ohne weiteres ersichtlich, wenn sie durch Bezugnahme auf die folgende ausführliche Beschreibung besser verständlich werden. Die Elemente der Zeichnungen sind nicht unbedingt maßstabsgetreu zueinander. Gleiche Bezugszahlen bezeichnen entsprechende ähnliche Teile.
    • 1A zeigt eine Querschnittsansicht einer Ausführungsform einer Halbleiteranordnung.
    • 1B zeigt eine Querschnittsansicht einer Ausführungsform der Halbleiteranordnung senkrecht zu der in 1A dargestellten Ansicht.
    • 2 zeigt eine Querschnittsansicht einer Ausführungsform eines Chips.
    • 3 zeigt eine Querschnittsansicht einer Ausführungsform des Chips und einer dielektrischen Schicht.
    • 4 zeigt eine Querschnittsansicht einer Ausführungsform des Chips und einer strukturierten dielektrischen Schicht.
    • 5 zeigt eine Querschnittsansicht einer Ausführungsform des Chips, der strukturierten dielektrischen Schicht und einer leitfähigen Schicht.
    • 6 zeigt eine Querschnittsansicht einer Ausführungsform des Chips, der strukturierten dielektrischen Schicht, der leitfähigen Schicht und einer Maske.
    • 7 zeigt eine Querschnittsansicht einer Ausführungsform des Chips, der strukturierten dielektrischen Schicht, der Maske und eines leitfähigen Elements.
    • 8 zeigt eine Querschnittsansicht einer Ausführungsform eines an einem Träger angebrachten Chips.
    • 9 zeigt eine Querschnittsansicht einer Ausführungsform des an dem Träger angebrachten Chips und von Einkapselungsmaterial.
    • 10 zeigt eine Querschnittsansicht einer Ausführungsform eines eingebetteten Chips.
    • 11 zeigt eine Querschnittsansicht einer Ausführungsform einer eingebetteten Anordnung und einer ersten dielektrischen Schicht.
    • 12 zeigt eine Querschnittsansicht einer Ausführungsform der eingebetteten Anordnung und einer strukturierten ersten dielektrischen Schicht.
    • 13A zeigt eine Draufsicht einer Ausführungsform eines leitfähigen Elements.
    • 13B zeigt eine Draufsicht einer anderen Ausführungsform eines leitfähigen Elements.
    • 13C zeigt eine Draufsicht einer anderen Ausführungsform eines leitfähigen Elements.
    • 13D zeigt eine Draufsicht einer anderen Ausführungsform eines leitfähigen Elements.
    • 14 zeigt eine Querschnittsansicht einer Ausführungsform der eingebetteten Anordnung, der strukturierten ersten dielektrischen Schicht und einer ersten leitfähigen Schicht.
    • 15 zeigt eine Querschnittsansicht einer Ausführungsform der eingebetteten Anordnung, der strukturierten ersten dielektrischen Schicht und von ersten leitfähigen Elementen.
    • 16 zeigt eine Querschnittsansicht einer Ausführungsform der eingebetteten Anordnung, der strukturierten ersten dielektrischen Schicht, der ersten leitfähigen Elemente und einer strukturierten zweiten dielektrischen Schicht.
    • 17 zeigt eine Querschnittsansicht einer Ausführungsform der eingebetteten Anordnung, der strukturierten ersten dielektrischen Schicht, der ersten leitfähigen Elemente, der strukturierten zweiten dielektrischen Schicht und einer zweiten leitfähigen Schicht.
    • 18 zeigt eine Querschnittsansicht einer Ausführungsform der eingebetteten Anordnung, der strukturierten ersten dielektrischen Schicht, der ersten leitfähigen Elemente, der strukturierten zweiten dielektrischen Schicht und von zweiten leitfähigen Elementen.
    • 19 zeigt eine Querschnittansicht einer Ausführungsform der eingebetteten Anordnung, der strukturierten ersten dielektrischen Schicht, der ersten leitfähigen Elemente, der strukturierten zweiten dielektrischen Schicht, der zweiten leitfähigen Elemente und eines externen Kontaktelements.
    • 20 zeigt eine Querschnittsansicht einer Ausführungsform der eingebetteten Anordnung, der strukturierten dielektrischen Schicht und einer leitfähigen Schicht.
    • 21 zeigt eine Querschnittsansicht einer Ausführungsform der eingebetteten Anordnung, der strukturierten dielektrischen Schicht, der leitfähigen Schicht und einer Maske.
    • 22 zeigt eine Querschnittsansicht einer Ausführungsform der eingebetteten Anordnung, der strukturierten dielektrischen Schicht, von leitfähigen Elementen und der Maske.
    • 23 zeigt eine Querschnittsansicht einer Ausführungsform der eingebetteten Anordnung, der strukturierten dielektrischen Schicht, von leitfähigen Elementen und eines externen Kontaktelements.
    • 24A zeigt eine untere Ansicht einer Ausführungsform eines leitfähigen Elements.
    • 24B zeigt eine Querschnittsansicht einer Ausführungsform des in 24A dargestellten leitfähigen Elements.
    • 25A zeigt eine untere Ansicht einer anderen Ausführungsform eines leitfähigen Elements.
    • 25B zeigt eine Querschnittsansicht einer Ausführungsform des in 25A dargestellten leitfähigen Elements.
    • 26 zeigt eine Querschnittsansicht einer Ausführungsform der eingebetteten Anordnung, der strukturierten dielektrischen Schicht und einer leitfähigen Schicht.
    • 27 zeigt eine Querschnittsansicht einer Ausführungsform der eingebetteten Anordnung, der strukturierten dielektrischen Schicht, der leitfähigen Schicht und einer Maske.
    • 28 zeigt eine Querschnittsansicht einer Ausführungsform der eingebetteten Anordnung, der strukturierten dielektrischen Schicht, der leitfähigen Schicht und der Maske nach einer Strukturplattierung.
    • 29 zeigt eine Querschnittsansicht einer Ausführungsform der eingebetteten Anordnung, der strukturierten dielektrischen Schicht und von leitfähigen Elementen.
  • In der folgenden ausführlichen Beschreibung wird auf die beiliegenden Zeichnungen Bezug genommen, die einen Teil hiervon bilden und in denen als Veranschaulichung spezifische Ausführungsformen gezeigt sind, in denen die Erfindung praktiziert werden kann. In dieser Hinsicht wird Richtungsterminologie wie etwa „Oberseite“, „Unterseite“, „Vorderseite“, „Rückseite“, „vorderer“, „hinterer“ usw. unter Bezugnahme auf die Orientierung der beschriebenen Figur(en) verwendet. Weil Komponenten von Ausführungsformen in einer Reihe verschiedener Orientierungen positioniert sein können, wird die Richtungsterminologie zu Zwecken der Darstellung verwendet und ist in keinerlei Weise beschränkend. Es versteht sich, dass andere Ausführungsformen benutzt und strukturelle oder logische Änderungen vorgenommen werden können, ohne von dem Schutzbereich der vorliegenden Erfindung abzuweichen. Die folgende ausführliche Beschreibung ist deshalb nicht in einem beschränkenden Sinne zu verstehen, und der Schutzbereich der vorliegenden Erfindung wird durch die beigefügten Ansprüche definiert.
  • Es versteht sich, dass die Merkmale der verschiedenen hierin beschriebenen Ausführungsbeispiele miteinander kombiniert werden können, sofern nicht spezifisch etwas anderes angegeben ist.
  • 1A zeigt eine Querschnittsansicht einer Ausführungsform einer Halbleiteranordnung 100. 1B zeigt eine Querschnittsansicht einer Ausführungsform der Halbleiteranordnung 100 senkrecht zu der in 1A dargestellten Ansicht. Die Halbleiteranordnung 100 umfasst einen Halbleiterchip 102, eine strukturierte dielektrische Schicht 106 und ein leitfähiges Element 108. Der Chip 102 umfasst ein Kontaktelement 104. Das Kontaktelement 104 ist elektrisch mit dem leitfähigen Element 108 gekoppelt.
  • Der Chip 102 umfasst einen Siliziumchip oder einen anderen geeigneten Chip. Die Oberseite des Chips 102 kontaktiert die Unterseite der strukturierten dielektrischen Schicht 106. Bei einer Ausführungsform umfasst die strukturierte dielektrische Schicht 106 ein Oxid oder Nitrid, wie zum Beispiel SiO2 oder SiN. Die strukturierte dielektrische Schicht 106 definiert eine Öffnung, die mindestens einen Teil des Kontaktelements 104 freilegt. Das leitfähige Element 108 kontaktiert das Kontaktelement 104 und füllt die durch die strukturierte dielektrische Schicht 106 definierte Öffnung. Zusätzlich kontaktiert ein Teil des leitfähigen Elements 108 die Oberseite der strukturierten dielektrischen Schicht 106. Das leitfähige Element 108 umfasst Kupfer oder ein anderes geeignetes leitfähiges Material.
  • Bei einer Ausführungsform umfasst das leitfähige Element 108 einen ersten Teil 110, einen zweiten Teil 112 und einen dritten Teil 114. Der erste Teil 110 des leitfähigen Elements 108 ist in die strukturierte dielektrische Schicht 106 eingebettet. Der zweite Teil 112 des leitfähigen Elements 108 ist von dem ersten Teil 110 beabstandet und auch in die strukturierte dielektrische Schicht 106 eingebettet. Der dritte Teil 114 des leitfähigen Elements 108 kontaktiert die Oberseite der strukturierten dielektrischen Schicht 106 und erstreckt sich über dem ersten Teil 110 und dem zweiten Teil 112. Bei einer Ausführungsform sind der erste Teil 110 und der zweite Teil 112 parallele Leitungen. Bei einer anderen Ausführungsform sind der erste Teil 110 und der zweite Teil 112 sich schneidende Leitungen.
  • Der erste Teil 110 und der zweite Teil 112 des leitfähigen Elements 108 sind relativ kleine Strukturen, während der dritte Teil 114 des leitfähigen Elements 108 eine relativ große Struktur ist. Der erste Teil 110 und der zweite Teil 112 verbessern die Haftung des leitfähigen Elements 108 an der strukturierten dielektrischen Schicht 106. Deshalb wird die Zuverlässigkeit der Halbleiteranordnung 100 vergrößert. Zusätzlich wird durch Bereitstellen des relativ großen dritten Teils 114 des leitfähigen Elements 108 über der strukturierten dielektrischen Schicht 106 der Abstand zwischen dem dritten Teil 114 und der aktiven Oberfläche des Chips 102 vergrößert. Somit werden Koppeleffekte, wie zum Beispiel elektrische Störeffekte, zwischen dem leitfähigen Element 108 und dem Chip 102 verringert.
  • Die folgenden 2-7 zeigen eine Ausführungsform eines Verfahrens zur Herstellung einer Halbleiteranordnung, die ein leitfähiges Element umfasst, wie zum Beispiel die zuvor mit Bezug auf 1A und 1B beschriebene und dargestellte Halbleiteranordnung 100.
  • 2 zeigt eine Querschnittsansicht einer Ausführungsform eines Chips 102. Der Chip 102 umfasst ein Kontaktelement 104. Der Chip 102 ist ein Siliziumchip oder ein anderer geeigneter Halbleiterchip. Das Kontaktelement 104 ist elektrisch mit Schaltungselementen in dem Chip 102 gekoppelt. Bei einer Ausführungsform umfasst das Kontaktelement 104 Kupfer oder ein anderes geeignetes leitfähiges Material.
  • 3 zeigt eine Querschnittsansicht einer Ausführungsform des Chips 102 und einer dielektrischen Schicht 106a. Ein dielektrisches Material, wie zum Beispiel ein anorganisches Material (z.B. SiO2 oder SiN), ein organisches Material (z.B. Polyimid oder Polybenzoxazol) oder ein anderes geeignetes dielektrisches Material wird über dem Chip 102 abgeschieden, um die dielektrische Schicht 106a bereitzustellen. Die dielektrische Schicht 106a wird unter Verwendung von chemischer Aufdampfung (CVD, Chemical Vapor Deposition), chemischer Aufdampfung bei niedrigem Druck (LPCVD, Low Pressure CVD), hochdichter plasmachemischer Aufdampfung (HDP-CVD, High Density-CVD), Atomschichtabscheidung (ALD, Atomic Layer Deposition), metallorganischer chemischer Aufdampfung (MOCVD, Metal organic CVD), physikalischer Aufdampfung (PVD, Physical Vapor Deposition), Jet-Aufdampfung (JVD, Jet Vapor Deposition), Aufschleudern oder einer anderen geeigneten Abscheidungstechnik abgeschieden.
  • 4 zeigt eine Querschnittsansicht einer Ausführungsform des Chips 102 und einer strukturierten dielektrischen Schicht 106. Teile der dielektrischen Schicht 106a werden entfernt, um Öffnungen 120 bereitzustellen, die mindestens einen Teil des Kontaktelements 104 freilegen, um die strukturierte dielektrische Schicht 106 bereitzustellen. Die dielektrische Schicht 106a wird unter Verwendung einer Laser-, einer Fotolithografie-, einer Aufdruck- oder einer anderen geeigneten Technik strukturiert, um die strukturierte dielektrische Schicht 106 bereitzustellen.
  • 5 zeigt eine Querschnittsansicht einer Ausführungsform des Chips 102, der strukturierten dielektrischen Schicht 106 und einer leitfähigen Schicht 108a. Ein leitfähiges Material, wie zum Beispiel Kupfer oder ein anderes geeignetes leitfähiges Material, wird über freigelegten Teilen des Kontaktelements 104 und der strukturierten dielektrischen Schicht 106 abgeschieden, um die leitfähige Schicht 108a bereitzustellen. Die leitfähige Schicht 108a wird über Elektroplattierung oder eine andere geeignete Abscheidungstechnik abgeschieden.
  • 6 zeigt eine Querschnittsansicht einer Ausführungsform des Chips 102, der strukturierten dielektrischen Schicht 106, der leitfähigen Schicht 108a und einer Maske 122. Die Maske 122 wird über einem Teil der leitfähigen Schicht 108a bereitgestellt. Die Maske 122 umfasst ein Aufschleuderschutzmittel (spin on resist) oder ein Trockenfilmschutzmittel (dry film resist) oder ein anderes geeignetes Maskenmaterial. Bei einer Ausführungsform wird die Maske 122 durch Aufbringen einer Schicht aus dem Schutzmittel über der leitfähigen Schicht 108a unter Verwendung von Aufsprühen oder Aufschleudern und anschließendes Strukturieren und Ätzen des Schutzmittels, um die Maske 122 bereitzustellen, gebildet. Bei einer anderen Ausführungsform wird die Maske 122 auf die leitfähige Schicht 108a gedruckt. Bei anderen Ausführungsformen wird ein anderer geeigneter Prozess verwendet, um die Maske 122 bereitzustellen.
  • 7 zeigt eine Querschnittsansicht einer Ausführungsform des Chips 102, der strukturierten dielektrischen Schicht 106, der Maske 122 und eines leitfähigen Elements 108. Die freigelegten Teile der leitfähigen Schicht 108a werden zurückgeätzt, um Teile der Oberseite der strukturierten dielektrischen Schicht 106 freizulegen, um das leitfähige Element 108 bereitzustellen. Das leitfähige Element 108 kontaktiert das Kontaktelement 104 und umfasst einen ersten Teil 124 und einen zweiten Teil 126. Der erste Teil 124 des leitfähigen Elements 108 ist in die strukturierte dielektrische Schicht 106 eingebettet. Der zweite Teil 126 des leitfähigen Elements 108 kontaktiert einen Teil der Oberseite der dielektrischen Schicht 106 und erstreckt sich über den ersten Teil 124.
  • Die folgenden 8-10 zeigen eine Ausführungsform eines Verfahrens zur Herstellung eines eingebetteten Chips, der anstelle des zuvor mit Bezug auf 1A und 1B beschriebenen und dargestellten Chips 102 verwendet werden kann.
  • 8 zeigt eine Querschnittsansicht einer Ausführungsform eines an einem Träger 154 angebrachten Chips 150. Der Träger 154 umfasst ein Metall, ein Polymer, Silizium oder ein anderes geeignetes Material. Eine doppelseitige ablösbare Klebefolie 156 wird auf dem Träger 154 laminiert oder unter Verwendung einer anderen geeigneten Technik auf den Träger 154 aufgebracht. Bei anderen Ausführungsformen werden andere geeignete Kleber anstelle der doppelseitigen Klebefolie 156 verwendet. Der Halbleiterchip bzw. das Die 150 wird so auf der doppelseitigen Klebefolie 156 platziert, dass die Kontaktelemente 152 dem Träger 154 zugewandt sind. Der Halbleiterchip 150 wird unter Verwendung von Pick-and-Place-Geräten oder eines anderen geeigneten Prozesses auf der doppelseitigen Klebefolie 156 platziert. Obwohl in der dargestellten Ausführungsform ein an dem Träger 154 angebrachter Chip 150 gezeigt ist, werden bei anderen Ausführungsformenmehrere Chips 150 an dem Träger 154 angebracht und gleichzeitig verarbeitet. Bei anderen Ausführungsformen wird der Chip 150 mit einer geeigneten Halbleiteranordnung ersetzt, wie zum Beispiel einer passiven oder aktiven Anordnung, einer Anordnung mikroelektromechanischer Systeme (MEMS, Micro Electro Mechanical Systems), einer optoelektrischen Anordnung, einem Chipstapel, einer Mehrchip-Anordnung usw.
  • 9 zeigt eine Querschnittsansicht einer Ausführungsform des an dem Träger 154 angebrachten Chips 150 und von Einkapselungsmaterial 158. Bei einer Ausführungsform werden der Chip 150 und der Träger 154 in ein Vergusswerkzeug eingefügt. Dann wird über dem Chip 150 und dem Träger 154 ein Einkapselungsmaterial aufgebracht und vergossen, um das Einkapselungsmaterial 158 bereitzustellen. Bei anderen Ausführungsformen wird ein anderer geeigneter Prozess verwendet, um das den Chip 150 einkapselnde Einkapselungsmaterial 158 bereitzustellen.
  • 10 zeigt eine Querschnittsansicht einer Ausführungsform eines eingebetteten Chips 160. Der Träger 154 und die doppelseitige Klebefolie 156 werden von dem Halbleiterchip 150 und dem Einkapselungsmaterial 158 abgelöst, um den eingebetteten Chip 160 bereitzustellen. Kontaktelemente 152 des Chips 152 werden dort freigelegt, wo zuvor die doppelseitige Klebefolie 156 angebracht war. Bei anderen Ausführungsformen wird der eingebettete Chip 160 unter Verwendung eines anderen geeigneten Prozesses hergestellt.
  • Die folgenden 11-19 zeigen eine Ausführungsform eines Verfahrens zur Herstellung einer Halbleiteranordnung mit einer eingebetteten Anordnung und einem leitfähigen Element.
  • 11 zeigt eine Querschnittsansicht einer Ausführungsform einer eingebetteten Anordnung 200 und einer ersten dielelektrischen Schicht 206a. Bei einer Ausführungsform wird die eingebettete Anordnung 200 ähnlich wie der eingebettete Chip 160 wie zuvor mit Bezug auf 8-10 beschrieben und dargestellt hergestellt. Die eingebettete Anordnung 200 umfasst Einkapselungsmaterial 201, einen Chip 202 und Kontaktelemente 204. Bei einer Ausführungsform umfassen die Kontaktelemente 204 Kupferpfosten.
  • Ein dielektrisches Material, wie zum Beispiel ein anorganisches Material (z.B. SiO2 oder SiN), ein organisches Material (z.B. Polyimid oder Polybenzoxazol) oder ein anderes geeignetes dielektrisches Material wird über der eingebetteten Anordnung 200 abgeschieden, um die erste dielektrische Schicht 206a bereitzustellen. Die erste dielektrische Schicht 206a wird unter Verwendung von CVD, LPCVD, HDP-CVD, ALD, MOCVD, PVD, JVD, Aufschleudern, Aufsprühen, Lamination, Druck oder einer anderen geeigneten Abscheidungstechnik abgeschieden.
  • 12 zeigt eine Querschnittsansicht einer Ausführungsform der eingebetteten Anordnung 200 und einer strukturierten ersten dielektrischen Schicht 206. Teile der ersten dielektrischen Schicht 206a werden geätzt, um Öffnungen 207 bereitzustellen, die mindestens einen Teil der Kontaktelemente 204 freilegen, um die strukturierte erste dielektrische Schicht 206 bereitzustellen. Die erste dielektrische Schicht 206a wird unter Verwendung einer Laser-, Fotolithografie-, Aufdruck- oder einer anderen geeigneten Technik strukturiert, um die strukturierte erste dielektrische Schicht 206 bereitzustellen.
  • 13A zeigt eine Draufsicht einer Ausführungsform eines leitfähigen Elements 210. Das leitfähige Element 210 umfasst einen Bahnteil 214 und einen Augenkontaktstellenteil 212. Bei einer Ausführungsform definiert die zuvor mit Bezug auf 12 beschriebene und dargestellte strukturierte dielektrische Schicht 206 eine Öffnung 207 für ein leitfähiges Element 210 oder einen Teil 214 des leitfähigen Elements 210.
  • 13B zeigt eine Draufsicht einer anderen Ausführungsform eines leitfähigen Elements 216. Das leitfähige Element 216 ist eine Durchkontaktierung. Bei einer Ausführungsform definiert die zuvor mit Bezug auf 12 beschriebene und dargestellte strukturierte dielektrische Schicht 206 eine Öffnung 207 für ein leitfähiges Element 216 oder einen Teil des leitfähigen Elements 216.
  • 13C zeigt eine Draufsicht einer anderen Ausführungsform eines leitfähigen Elements 218. Das leitfähige Element 218 ist ein Ausrichtungsstrukturelement. Bei einer Ausführungsform definiert die zuvor mit Bezug auf 12 beschriebene und dargestellte strukturierte dielektrische Schicht 206 eine Öffnung 207 für ein leitfähiges Element 218 oder einen Teil des leitfähigen Elements 218.
  • 13D zeigt eine Draufsicht einer anderen Ausführungsform eines leitfähigen Elements 220. Das leitfähige Element 220 ist eine Lotkugelkontaktstelle. Bei einer Ausführungsform definiert die zuvor mit Bezug auf 12 beschriebene und dargestellte strukturierte dielektrische Schicht 206 eine Öffnung 207 für ein leitfähiges Element 220 oder einen Teil des leitfähigen Elements 220.
  • 14 zeigt eine Querschnittsansicht einer Ausführungsform der eingebetteten Anordnung 200, der strukturierten ersten dielektrischen Schicht 206 und einer ersten leitfähigen Schicht 222a. Ein leitfähiges Material, wie zum Beispiel Kupfer oder ein anderes geeignetes leitfähiges Material, wird über freigelegten Teilen des Chips 202, der Kontaktelemente 204 und der strukturierten ersten dielektrischen Schicht 206 abgeschieden, um die leitfähige Schicht 222a bereitzustellen. Die leitfähige Schicht 222a wird über Elektroplattierung oder eine andere geeignete Abscheidungstechnik abgeschieden.
  • 15 zeigt eine Querschnittsansicht einer Ausführungsform der eingebetteten Anordnung 200, der strukturierten ersten dielektrischen Schicht 206 und von ersten leitfähigen Elementen 222 . Die leitfähige Schicht 222a wird zurückgeätzt, um die Oberseite der strukturierten ersten dielektrischen Schicht 206 freizulegen, um die leitfähigen Elemente 222 bereitzustellen. Bei einer Ausführungsform kontaktiert jedes leitfähige Element 222 ein Kontaktelement 204.
  • 16 zeigt eine Querschnittsansicht einer Ausführungsform der eingebetteten Anordnung 200, der strukturierten ersten dielektrischen Schicht 206, der ersten leitfähigen Elemente 222 und einer strukturierten zweiten dielektrischen Schicht 224. Ein dielektrisches Material, wie zum Beispiel ein anorganisches Material (z.B. SiO2, SiN), ein organisches Material (z.B. Polyimid oder Polybenzooxazol) oder ein anderes geeignetes dielektrisches Material wird über freigelegten Teilen der leitfähigen Elemente 222 und der strukturierten ersten dielektrischen Schicht 206 abgeschieden, um eine zweite dielektrische Schicht bereitzustellen. Die zweite dielektrische Schicht wird unter Verwendung von CVD, LPCVD, HDP-CVD, ALD, MOCVD, PVD, JVD, Aufschleudern, Aufsprühen, Lamination, Druck oder einer anderen geeigneten Abscheidungstechnik abgeschieden.
  • Teile der zweiten dielektrischen Schicht werden dann geätzt, um Öffnungen 226 bereitzustellen, die einen Teil der ersten leitfähigen Elemente 222 freilegen, um die strukturierte zweite dielektrische Schicht 224 bereitzustellen. Die zweite dielektrische Schicht wird unter Verwendung einer Laser-, Fotolithografie-, Aufdruck- oder einer anderen geeigneten Technik strukturiert, um die strukturierte zweite dielektrische Schicht 224 bereitzustellen.
  • 17 zeigt eine Querschnittsansicht einer Ausführungsform der eingebetteten Anordnung 200, der strukturierten ersten dielektrischen Schicht 206, der ersten leitfähigen Elemente 222, der strukturierten zweiten dielektrischen Schicht 224 und einer zweiten leitfähigen Schicht 228a. Ein leitfähiges Material, wie zum Beispiel Kupfer oder ein anderes geeignetes leitfähiges Material, wird über freigelegten Teilen der ersten leitfähigen Elemente 222 und der strukturierten zweiten dielektrischen Schicht 224 abgeschieden, um die zweite leitfähige Schicht 228a bereitzustellen. Die zweite leitfähige Schicht 228a wird über Elektroplattierung oder eine andere geeignete Abscheidungstechnik abgeschieden.
  • 18 zeigt eine Querschnittsansicht einer Ausführungsform der eingebetteten Anordnung 200, der strukturierten ersten dielektrischen Schicht 206, der ersten leitfähigen Elemente 222, der strukturierten zweiten dielektrischen Schicht 224 und von zweiten leitfähigen Elementen 228. Ein Teil der zweiten leitfähigen Schicht 228a wird maskiert. Die freigelegten Teile der zweiten leitfähigen Schicht 228a werden dann zurückgeätzt, um Teile der Oberseite der strukturierten zweiten dielektrischen Schicht 224 freizulegen, um die zweiten leitfähigen Elemente 228 bereitzustellen. Die zweiten leitfähigen Elemente 228 kontaktierten jeweils ein erstes leitfähiges Element 222. Die maskierten Teile der zweiten leitfähigen Schicht 228a stellen ein zweites leitfähiges Element bereit, das einen ersten Teil und einen zweiten Teil umfasst. Der erste Teil des zweiten leitfähigen Elements 228 wird in die strukturierte zweite dielektrische Schicht 224 eingebettet, während der zweite Teil des zweiten leitfähigen Elements 228 die Oberseite der strukturierten zweiten dielektrischen Schicht 224 kontaktiert und sich über dem ersten Teil erstreckt.
  • 19 zeigt eine Querschnittsansicht einer Ausführungsform der eingebetteten Anordnung 200, der strukturierten ersten dielektrischen Schicht 206, der ersten leitfähigen Elemente 222, der strukturierten zweiten dielektrischen Schicht 224, der zweiten leitfähigen Elemente 228 und eines externen Kontaktelements 230. Ein externes Kontaktelement, wie zum Beispiel eine Lotkugel oder ein anderes geeignetes externes Kontaktelement, wird an einem zweiten leitfähigen Element 228 angebracht.
  • Die folgenden 20-23 zeigen eine andere Ausführungsform eines Verfahrens zur Herstellung einer Halbleiteranordnung, die eine eingebettete Anordnung und ein leitfähiges Element umfasst. Zu Anfang wird ein ähnlicher Prozess wie der zuvor mit Bezug auf 11 und 12 beschriebene und dargestellte Prozess zuerst ausgeführt, um eine eingebettete Anordnung und eine strukturierte dielektrische Schicht über der eingebetteten Anordnung bereitzustellen.
  • 20 zeigt eine Querschnittsansicht einer Ausführungsform der eingebetteten Anordnung 200, der strukturierten dielektrischen Schicht 231 und einer leitfähigen Schicht 234a. Bei dieser Ausführungsform definiert die strukturierte dielektrische Schicht 231 mindestens eine Öffnung, die ein Kontaktelement 204 freilegt. Ein leitfähiges Material, wie zum Beispiel Kupfer oder ein anderes geeignetes leitfähiges Material, wird über freigelegten Teilen des Chips 202, der Kontaktelemente 204 und der strukturierten dielektrischen Schicht 231 abgeschieden, um die leitfähige Schicht 234a bereitzustellen. Die leitfähige Schicht 234a wird über Elektroplattierung oder eine andere geeignete Abscheidungstechnik abgeschieden.
  • 21 zeigt eine Querschnittsansicht einer Ausführungsform der eingebetteten Anordnung 200, der strukturierten dielektrischen Schicht 231, der leitfähigen Schicht 234a und einer Maske 232. Die Maske 232 wird über einem Teil der leitfähigen Schicht 234a bereitgestellt. Die Maske 232 umfasst ein Aufschleuder- oder Trockenfilmschutzmittel oder ein anderes geeignetes Maskenmaterial. Bei einer Ausführungsform wird die Maske 232 durch Aufbringen einer Schicht aus dem Schutzmittel über der leitfähigen Schicht 234a unter Verwendung von Aufsprühen oder Aufschleudern und anschließendes Strukturieren und Ätzen des Schutzmittels, um die Maske 232 bereitzustellen, gebildet. Bei einer anderen Ausführungsform wird die Maske 232 auf die leitfähige Schicht 234a gedruckt. Bei anderen Ausführungsformen wird ein anderer geeigneter Prozess verwendet, um die Maske 232 bereitzustellen.
  • 22 zeigt eine Querschnittsansicht einer Ausführungsform der eingebetteten Anordnung 200, der strukturierten dielektrischen Schicht 231, der leitfähigen Elemente 234 und der Maske 232. Die freigelegten Teile der leitfähigen Schicht 234a werden zurückgeätzt, um Teile der Oberseite der strukturierten dielektrischen Schicht 231 freizulegen, um die leitfähigen Elemente 234 bereitzustellen. Mindestens ein leitfähiges Element 234 kontaktiert ein Kontaktelement 204. Bei einer Ausführungsform kontaktiert mindestens ein leitfähiges Element 234 kein Kontaktelement 204.
  • Die maskierten Teile der leitfähigen Schicht 234a stellen ein leitfähiges Element 234 bereit, das einen ersten Teil und einen zweiten Teil umfasst. Der erste Teil des leitfähigen Elements 234 wird in die strukturierte dielektrische Schicht 231 eingebettet, während der zweite Teil des leitfähigen Elements 234 einen Teil der Oberseite der strukturierten dielektrischen Schicht 231 kontaktiert und sich über dem ersten Teil erstreckt.
  • 23 zeigt eine Querschnittsansicht einer Ausführungsform der eingebetteten Anordnung 200, der strukturierten dielektrischen Schicht 231, der leitfähigen Elemente 234 und eines externen Kontaktelements 230. Ein externes Kontaktelement, wie zum Beispiel eine Lotkugel oder ein anderes geeignetes externes Kontaktelement, wird an einem leitfähigen Element 234 angebracht. Bei einer Ausführungsform wird eine (nicht gezeigte) Lotstoppschicht über der strukturierten dielektrischen Schicht 231 und den leitfähigen Elementen 234 aufgebracht. Die Lotstoppschicht umfasst mindestens eine Öffnung zur Anbringung des externen Kontaktelements 230 an einem leitfähigen Element 234.
  • 24A zeigt eine untere Ansicht einer Ausführungsform eines leitfähigen Elements 300 und 24B zeigt eine Querschnittsansicht einer Ausführungsform des in 24A dargestellten leitfähigen Elements 300. Das leitfähige Element 300 wird in und über einer strukturierten dielektrischen Schicht 312 gebildet, die sich über einer eingebetteten Anordnung 306 befindet. Die eingebettete Anordnung 306 umfasst Einkapselungsmaterial 307, einen Chip 308 und ein Kontaktelement 310. Das Kontaktelement 310 ist elektrisch mit dem leitfähigen Element 300 gekoppelt. Bei einer Ausführungsform erstreckt sich das leitfähige Element 300 auch über das Einkapselungsmaterial 307.
  • Das leitfähige Element 300 umfasst einen in die strukturierte dielektrische Schicht 312 eingebetteten ersten Teil 302 und einen zweiten Teil 304, der die Oberseite der strukturierten dielektrischen Schicht 312 kontaktiert und sich über mindestens einen Teil des ersten Teils 302 erstreckt. Der erste Teil 302 umfasst mindestens zwei sich schneidende Leitungen, die sich unter dem zweiten Teil 304 erstrecken. Bei einer anderen Ausführungsform ist der erste Teil 302 in einer gitterartigen Struktur angeordnet. Der erste Teil 302 koppelt das Kontaktelement 310 elektrisch mit dem zweiten Teil 304. Bei einer Ausführungsform stellt der zweite Teil 304 eine Lotkugelkontaktstelle zur Anbringung einer Lotkugel oder eines anderen geeigneten externen Kontaktelements bereit. Bei einer Ausführungsform wird das leitfähige Element 300 unter Verwendung eines ähnlichen Prozesses wie der zuvor mit Bezug auf 20-22 beschriebene und dargestellte Prozess hergestellt.
  • Das leitfähige Element 300 hat die Vorteile relativ kleiner leitfähiger Strukturen in der strukturierten dielektrischen Schicht 312 kombiniert mit einer größeren Struktur über der strukturierten dielektrischen Schicht 312. Der erste Teil 302 unter dem zweiten Teil 304 verbessert die Haftung des leitfähigen Elements 300 an der strukturierten dielektrischen Schicht 312 und verbessert daher die Zuverlässigkeit. Da sich der relativ größere zweite Teil 304 über der strukturierten dielektrischen Schicht 312 befindet und dadurch den Abstand zwischen der aktiven Oberfläche des Chips 308 und dem zweiten Teil 304 vergrößert, werden zusätzlich Koppeleffekte, wie zum Beispiel elektrische Störeffekte, verringert.
  • 25A zeigt eine untere Ansicht einer anderen Ausführungsform eines leitfähigen Elements 320. 25B zeigt eine Querschnittsansicht einer Ausführungsform des in 25A dargestellten leitfähigen Elements 320. Das leitfähige Element 320 wird in und über einer strukturierten dielektrischen Schicht 326 gebildet, die sich über einer eingebetteten Anordnung oder dem Einkapselungsmaterial (nicht gezeigt) befindet. Bei dieser Anordnung stellt das leitfähige Element 320 eine Stromversorgungsleitung oder eine andere geeignete Signalleitung über mindestens einem Teil der eingebetteten Anordnung und/oder des Einkapselungsmaterials bereit.
  • Das leitfähige Element 320 umfasst einen in die strukturierte dielektrische Schicht 326 eingebetteten ersten Teil 322 und einen zweiten Teil 324, der die Oberseite eines Teils der strukturierten dielektrischen Schicht 326 kontaktiert und sich über mindestens einen Teil des ersten Teils 322 erstreckt. Der erste Teil 322 umfasst zwei oder mehr parallele Leitungen, die sich unter dem zweiten Teil 324 erstrecken. Bei einer anderen Ausführungsform umfasst der erste Teil 322 eine gitterartige Struktur, die sich unter dem zweiten Teil 324 erstreckt. Bei einer Ausführungsform wird das leitfähige Element 320 unter Verwendung eines ähnlichen Prozesses wie der zuvor mit Bezug auf 20-22 beschriebene und dargestellte Prozess hergestellt.
  • Die folgenden 26-29 zeigen eine andere Ausführungsform eines Verfahrens zur Herstellung einer Halbleiteranordnung, die eine eingebettete Anordnung und ein leitfähiges Element umfasst. Zu Anfang wird zuerst ein ähnlicher Prozess wie der zuvor mit Bezug auf 11 und 12 beschriebene und dargestellte Prozess ausgeführt, um eine eingebettete Anordnung und eine strukturierte dielektrische Schicht über der eingebetteten Anordnung bereitzustellen.
  • 26 zeigt eine Querschnittsansicht einer Ausführungsform der eingebetteten Anordnung 200, der strukturierten dielektrischen Schicht 231 und einer leitfähigen Schicht 340a. Bei dieser Ausführungsform definiert die strukturierte dielektrische Schicht 231 mindestens eine Öffnung, die ein Kontaktelement 204 freilegt. Ein leitfähiges Material, wie zum Beispiel Kupfer oder ein anderes geeignetes leitfähiges Material, wird über freigelegten Teilen des Chips 202, der Kontaktelemente 204 und der strukturierten dielektrischen Schicht 231 abgeschieden, um die leitfähige Schicht 340a bereitzustellen. Die leitfähige Schicht 340a wird über Elektroplattierung oder eine andere geeignete Abscheidungstechnik abgeschieden.
  • 27 zeigt eine Querschnittsansicht einer Ausführungsform der eingebetteten Anordnung 200, der strukturierten dielektrischen Schicht 231, der leitfähigen Schicht 340a und einer Maske 342. Die Maske 342 wird über einem Teil der leitfähigen Schicht 340a bereitgestellt. Die Maske 342 umfasst ein Aufschleuder- oder Trockenfilmschutzmittel oder ein anderes geeignetes Maskenmaterial. Bei einer Ausführungsform wird die Maske 342 durch Aufbringen einer Schicht aus dem Schutzmittel über der leitfähigen Schicht 340a unter Verwendung von Aufsprühen oder Aufschleudern mit anschließender Strukturierung und Ätzung des Schutzmittels, um die Maske 342 bereitzustellen, gebildet. Bei einer anderen Ausführungsform wird die Maske 342 auf die leitfähige Schicht 340a gedruckt. Bei anderen Ausführungsformen wird ein anderer geeigneter Prozess verwendet, um die Maske 342 bereitzustellen.
  • 28 zeigt eine Querschnittsansicht einer Ausführungsform der eingebetteten Anordnung 200, der strukturierten dielektrischen Schicht 231, einer leitfähigen Schicht 340b und der Maske 342 nach einem Strukturplattierungsprozess. Ein leitfähiges Material, wie zum Beispiel Kupfer oder ein anderes geeignetes leitfähiges Material, wird über freigelegten Teilen der leitfähigen Schicht 340a abgeschieden, um die leitfähige Schicht 340b bereitzustellen, die die leitfähige Schicht 340a umfasst. Das leitfähige Material wird über einen Strukturplattierungsprozess oder eine andere geeignete Abscheidungstechnik abgeschieden.
  • 29 zeigt eine Querschnittsansicht einer Ausführungsform der eingebetteten Anordnung 200, der strukturierten dielektrischen Schicht 231 und von leitfähigen Elementen 234. Die Maske 342 wird entfernt. Die leitfähige Schicht 340b wird dann zurückgeätzt, um einen Teil der strukturierten dielektrischen Schicht 231 freizulegen, um die leitfähigen Elemente 234 bereitzustellen, die einen ersten Teil und einen zweiten Teil umfassen. Der erste Teil des leitfähigen Elements 234 wird in die strukturierte dielektrische Schicht 231 eingebettet, während der zweite Teil des leitfähigen Elements 234 einen Teil der Oberseite der strukturierten dielektrischen Schicht 231 kontaktiert und sich über den ersten Teil erstreckt.
  • Ausführungsformen stellen Halbleiteranordnungen bereit, die leitfähige Elemente umfassen. Die leitfähigen Elemente umfassen in eine strukturierte dielektrische Schicht eingebettete erste Teile und zweite Teile, die die Oberseite der strukturierten dielektrischen Schicht kontaktieren und sich über die ersten Teile erstrecken. Ausführungsformen ermöglichen die Bildung von relativ großen leitfähigen Strukturen über relativ kleinen leitfähigen Strukturen unter Verwendung von Metallplattierungs- und Rückätzprozessen.

Claims (18)

  1. Halbleiteranordnung, umfassend: einen Halbleiterchip (102) mit einem Kontaktelement (104), wobei das Kontaktelement (104) direkt auf einer Oberfläche des Halbleiterchips (102) angeordnet ist; eine strukturierte dielektrische Schicht (106) über dem Halbleiterchip (102); und ein mit dem Kontaktelement (104) gekoppeltes leitfähiges Element (108), wobei das leitfähige Element (108) umfasst: einen in die strukturierte dielektrische Schicht (106) eingebetteten ersten Teil (110), wobei eine Seitenwand und eine Unterseite des ersten Teils (110) die strukturierte dielektrische Schicht (106) direkt kontaktieren, einen von dem ersten Teil (110) beabstandeten und in die strukturierte dielektrische Schicht (106) eingebetteten zweiten Teil (112),wobei eine Seitenwand und eine Unterseite des zweiten Teils (112) die strukturierte dielektrische Schicht (106) direkt kontaktieren, wobei die Unterseite des zweiten Teils (112) das Kontaktelement (104) kontaktiert, und einen dritten Teil (114), der eine Oberseite der strukturierten dielektrischen Schicht (106) kontaktiert und sich mindestens über dem ersten Teil (110) und dem zweiten Teil (112) erstreckt, wobei der dritte Teil (114) die Oberseite des ersten Teils (110) und die Oberseite des zweiten Teils (112) direkt kontaktiert.
  2. Halbleiteranordnung nach Anspruch 1, wobei der erste Teil (110) eine erste Leitung und der zweite Teil (112) eine zu der ersten Leitung parallele zweite Leitung umfasst.
  3. Halbleiteranordnung nach Anspruch 1 oder 2, wobei der erste Teil (110) mindestens eine erste Leitung umfasst und der zweite Teil (112) mindestens eine zweite Leitung umfasst, die die mindestens eine erste Leitung schneidet.
  4. Halbleiteranordnung nach Anspruch 3, wobei der dritte Teil (114) eine Kontaktstelle eines externen Kontaktelements umfasst.
  5. Halbleiteranordnung nach Anspruch 4, ferner umfassend: ein externes Kontaktelement (230), das die Kontaktstelle eines externen Kontaktelements kontaktiert.
  6. Halbleiteranordnung nach einem der Ansprüche 1 bis 5, wobei das externe Kontaktelement (230) eine Lotkugel umfasst.
  7. Halbleiteranordnung nach einem der Ansprüche 1 bis 6, wobei das leitfähige Element (108) Cu umfasst.
  8. Halbleiteranordnung nach einem der Ansprüche 1 bis 7, wobei der Halbleiterchip (102) in Einkapselungsmaterial eingebettet ist.
  9. Verfahren zur Herstellung einer Halbleiteranordnung, umfassend: Bereitstellen eines Chips (102) mit einem Kontaktelement (104) ; Aufbringen einer dielektrischen Schicht (106) über dem Chip (102) ; Strukturieren der dielektrischen Schicht (106), um mindestens einen Teil des Kontaktelements (104) freizulegen; Aufbringen einer leitfähigen Schicht (108a) über der strukturierten dielektrischen Schicht (106) und dem freigelegten Teil des Kontaktelements (104); Maskieren eines Teils der leitfähigen Schicht (108a); Zurückätzen von freigelegten Teilen der leitfähigen Schicht (108a), um einen Teil der strukturierten dielektrischen Schicht (106) freizulegen; und Entfernen der Maske (122) nach dem Zurückätzen, um ein leitfähiges Element (108) mit einem in die strukturierte dielektrische Schicht (106) eingebetteten ersten Teil (110), einem von dem ersten Teil (110) beabstandeten und in die strukturierte dielektrische Schicht (106) eingebetteten zweiten Teil (112) und einem dritten Teil (114), der eine Oberseite der strukturierten dielektrischen Schicht (106) kontaktiert und sich über den ersten Teil (110) und den zweiten Teil (112) erstreckt, freizulegen, wobei eine Seitenwand und eine Unterseite des ersten Teils (110) die strukturierte dielektrische Schicht (106) direkt kontaktieren, eine Seitenwand und eine Unterseite des zweiten Teils (112) die strukturierte dielektrische Schicht (106) direkt kontaktieren und der dritte Teil (114) die Oberseite des ersten Teils (110) und die Oberseite des zweiten Teils (112) direkt kontaktiert, und wobei der erste Teil (110) eine erste Leitung und der zweite Teil (112) eine zweite Leitung umfasst, wobei die zweite Leitung zur ersten Leitung parallel ist oder die erste Leitung schneidet.
  10. Verfahren nach Anspruch 9, wobei das Entfernen der Maske (122) erfolgt, um das leitfähige Element (108) mit dem ersten Teil (110) mit mindestens einer ersten Leitung und dem zweiten Teil (112) mit mindestens einer zweiten Leitung, die die mindestens eine erste Leitung schneidet, und dem dritten Teil (114) mit einer Kontaktstelle für ein externes Kontaktelement freizulegen.
  11. Verfahren nach Anspruch 10, ferner umfassend: Aufbringen eines externen Kontaktelements (230) auf die Kontaktstelle für ein externes Kontaktelement.
  12. Verfahren nach Anspruch 11, wobei das Aufbringen des externen Kontaktelements (230) das Aufbringen einer Lotkugel umfasst.
  13. Verfahren nach einem der Ansprüche 9 bis 12, wobei das Bereitstellen des Chips (102) ein Bereitstellen eines in Einkapselungsmaterial eingebetteten Chips (102) umfasst.
  14. Verfahren nach Anspruch 13, wobei das Aufbringen der dielektrischen Schicht (106) ein Aufbringen der dielektrischen Schicht (106) über dem Chip (102) und dem Einkapselungsmaterial umfasst.
  15. Verfahren nach einem der Ansprüche 9 bis 14, wobei das Strukturieren der dielektrischen Schicht (106) ein Strukturieren der dielektrischen Schicht (106) unter Verwendung einer der folgenden Alternativen umfasst: Laser, Fotolithografie und Drucken.
  16. Verfahren nach einem der Ansprüche 9 bis 15, wobei das Maskieren des Teils der leitfähigen Schicht (108a) ein Aufbringen eines Schutzmittels über dem Teil der leitfähigen Schicht (108a) umfasst.
  17. Verfahren nach einem der Ansprüche 9 bis 16, wobei das Aufbringen der leitfähigen Schicht (108a) ein Aufbringen von Cu umfasst.
  18. Verfahren nach einem der Ansprüche 9 bis 17, wobei das Aufbringen der leitfähigen Schicht (108a) Elektroplattieren umfasst.
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