DE102007059161A1 - Multi-Chip Package Struktur und Verfahren zu deren Herstellung - Google Patents

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Wen-Kun Yang
Chun-Hui Yu
Chao-Nan Chou
Chih-Wei Gueiren Lin
Ching-Shun Chigtong Huang
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Advanced Chip Engineering Technology Inc
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Abstract

Zum Aufnehmen und Anordnen von ersten Packages in Chipgröße auf einer Basis mit einem zweiten Chip zum Gewinnen eines geeigneten Stapelchipgrößenpackages als das ursprüngliche Chipgrößenpackage. Die Packagestruktur hat ein größeres Package der Chipgröße als die Größe üblicher Stapelpackages. Weiter können die Anschlusspins des Halbleiterpackages außerhalb des LGA Packages oder eines Feldes von BGA Packages angeordnet sein.

Description

  • HINTERGRUND DER ERFINDUNG
  • 1. Gebiet der Erfindung
  • Die Erfindung betrifft ein Package für Halbleiter, insbesondere eine Multi-Chip-Package und ein Verfahren zu deren Herstellung.
  • 2. Beschreibung des Standes der Technik
  • Die Halbleitertechnologien entwickeln sich schnell, insbesondere haben Halbleiterdies eine Tendenz zur Miniaturisierung. Die Anforderungen für die Funktionen der Halbleiterdies haben einen entgegengesetzte Tendenz zur Unterschiedlichkeit. Halbleiterdies müssen mehr I/O Anschlüsse auf kleinerem Gebiet haben, so dass die Dichte der Pins schnell zunimmt. Dies bedeutet, dass das Packaging für Halbleiterdies schwieriger wird und der Ertrag abnimmt.
  • Der Hauptzweck der Packagestruktur ist das Schützen der Dies vor äußeren Beschädigungen. Weiter muss die Wärme, die von den Dies erzeugt wird, effizient über die Packagestruktur verteilt werden, um den Betrieb der Dies sicherzustellen.
  • Die frühere Bleirahmenpackagetechnologie ist heute für fortgeschrittene Halbleiterdies nicht geeignet aufgrund der Dichte, da die Dichte der Pins zu hoch ist. Es wurde daher eine neue Packagetechnologie entwickelt, die als BGA (Ball Grid Array) bezeichnet wird, um den Packageanforderungen für fortgeschrittene Halbleiterdies zu entsprechen. Das BGA-Package hat den Vorteil, dass kugelförmige Pins einen kürzeren Abstand haben als die Bleirahmenpackage und die Pins gegenüber Zerstörung oder Deformierung widerstandsfähig sind. Weiter trägt der kürzere Signalübertragungsabstand zur Erhöhung der Betriebsfrequenz bei, was den Anforderungen der schnelleren Effizienz entspricht. Beispielsweise offenbart das US-Patent 5,629,835 von Mahulikar u. a. ein BGA Package, das US Patent 5,239,198 offenbart ein anderes Package, bei dem die FR4 Substrate ein Muster von gleitfähigen Bahnen auf einer PCB montiert sind, das taiwanesische Patent 177,766 offenbart einen WLP vom ausgefächerten Typ, dieses Patent geht auf den Erfinder der vorliegenden Erfindung zurück.
  • Die meisten der Packagetechnologien teilen Dies auf einen Wafer in entsprechende Dies und sodann zum Package und zum Test zu prüfen des jeweiligen Dies. Eine andere Packagetechnologie, die als „Wafer Lecel Package (WLP)" bezeichnet wird, kann die Dies auf einem Wafer packagen, bevor die Dies in die jeweiligen Dies getrennt werden. Die WLP Technologie hat einige Vorteile, wie die kürzere Produktionszykluszeit, geringere Kosten und kein Erfor dernis zu Unterfüllen oder Formen. Das US Patent 5,323,051 „Semiconductor wafer level package", das auf Adams u.a. zurückgeht, offenbart eine WLP Technologie. Diese Technologie wird wie folgt beschrieben.
  • 1a zeigt, ein übliches Drahtbondingstapelpackage 100a vom BGA (Ball Grid Array) Typ. Der Chip 102a ist auf einer Fläche eines Chips 101a angeordnet. Der Chip 102a hat Anschlüsse 103a, die die Anschlüsse 110a eines Substrats 106a über ein Drahtbonding 104a kontaktieren. Der Chip 101a hat Anschlüsse 109a, die die Anschlüsse 110a des Substrats 106a über ein Drahtbonding 105a kontaktieren. Der Chip 101a und der Chip 102a sind, mit anderen Worten, mit dem Substrat 106a über das Drahtbonding 105a beziehungsweise das Drahtbonding 104a verbunden. Eine Isolationsschicht 108a, etwa ein Formmaterial, wird injiziert/beschichtet/gedruckt über eine Fläche des Substrat 106a zum Abdecken des Chips 101a und des Chips 102a. Die Mehrzahl von Drahtbondings 104a und 105a sind in innere Bereiche des Gussmaterials 108a gegossen. Eine Mehrzahl von Lotkügelchen 107a bilden eine Mehrzahl von Kontakten auf dem Substrat 106a, das eine elektrische Verbindung zu einem externen Gerät schafft. Bei einem solchen Aufbau besteht eine Verbindung zwischen den Chips und dem Substrat durch Drahtbonding. Es sind keine externen Pins auf dem Substrat und Lotkügelchen werden verwendet als Verbindungspunkte mit den gedruckten Schaltkarten (PCB). Das BGA Substratmaterial, das ein Polymer und ein leitfähiges Material in einer laminierten Form beinhaltet, ist die Grundlage der Leistungsfähigkeit des Package.
  • 1b zeigt ein übliches; Stapelpackage 100b vom BGA (Ball Grid Array) Typ. Eine dielektrische Schicht 104b ist über eine Fläche des Chips 101b beschichtet, wobei die Anschlüsse 103b des Chips 101b frei liegen. Eine leitfähige Redistributionsschicht 106b ist über die dielektrische Schicht 104b elektroplatiert zum Verbinden der Dieanschlüsse 103b. Eine weitere dielektrische Schicht 108b ist auf der leitfähigen Redistributionsschicht 106b beschichtet um den Chip 101b zu schützen. Ein Formmaterial 109b ist über die dielektrische Schicht gedruckt. Der Chip 102 ist auf einer Fläche des Chips 101b angeordnet. Das Formmaterial 109b umgibt den Chip 102b. Bei einer solchen Struktur ist der Chip 101b ein Substrat des BGA Packages. In die Durchkontaktierung 110b ist ein leitfähiges Material in Bohrungen gefüllt, die durch die dielektrische Schicht 104b verlaufen und die leitfähige Redistributionsschicht 106b über der leitfähigen Redistributionsschicht 106b zum Verbinden der leitfähigen Redistributionsschicht 106b. Eine dielektrische Schicht 113b ist über eine Fläche des Chips 102b beschichtet um Dieanschlüsse 112b des Chips 102b frei zu lassen. Eine leitfähige Redistributionsschicht 105b ist über die dielektrische Schicht 113b ausgebildet zum Verbinden der Dieanschlüsse 112b. Eine weitere dielektrische Schicht 111b ist auf der leitfähigen Redistributionsschicht 105b beschichtet und lässt die leitfähige Redistributionsschicht 105b frei und schützt den Chip 102b. Eine Mehrzahl von Lotkügelchen 107b bilden eine Mehrzahl von Kontakten auf dem Chip 101b und dem Chip 102b, die eine elektrische Kopplung an ein externes Gerät schafft. Bei einer derartigen Struktur erfolgt die Verbindung zwischen dem Chip 101b, 102b und PCB über die Durchkontaktierung 110b. Der Chip 101a und der Chip 102a sind, mit anderen Worten, über die Durchleitung 110b mit dem PCB verbunden. Weiter ist ein solches BGA Package auf ein einschränkte Größe begrenzt, weil der Chip 101b ein Substrat hat und eine Durchkontaktierung 110b, die unter dem Chip 101b ausgebildet ist und dadurch auf die Wärmeverteilung des Packages einwirkt aufgrund der Unfähigkeit einer Ausdehnung der Packagegröße. Es sind keine zusätzlichen äußeren Pins auf dem Substrat vorhanden, die Lotkügelchen werden als Verbindungspunkte mit der gedruckten Schaltkarte (PCB) verwendet.
  • Wie oben erwähnt, ist die Größe des Packages durch die Chipgröße beschränkt und die I/O Anschlüsse werden in dem Stand der Technik über Drahtbonding kontaktiert. Die Packagegröße kann daher nicht erhöht werden und ein zu kleiner Abstand zwischen den Durchkontaktierungen führt zu einem Problem der Signalkopplung oder Signalschnittstelle und einer schlechten Wärmeabfuhr.
  • ZUSAMMENFASSUNG DER ERFINDUNG
  • Die vorliegende Erfindung ist im Hinblick auf die obigen Probleme in dem Stand der Technik gemacht worden. Es ist eine Aufgabe der vorliegenden Erfindung, eine Multichip-Packagestruktur und ein Verfahren zu deren Herstellung zu schaffen. Es ist eine weitere Aufgabe der vorliegenden Erfindung eine Stapelpackagestruktur zu schaffen, um einen geeigneten Abstand zwischen zwei Durchgangsbohrungen der Packagestruktur beizubehalten.
  • Es ist eine weitere Aufgabe der vorliegenden Erfindung, Probleme der Signalkopplung und der Signalschnittstelle zu vermeiden.
  • Es ist eine weitere Aufgabe der vorliegenden Erfindung, den Ertrag der Packagestruktur zu erhöhen.
  • Eine weitere Aufgabe der vorliegenden Erfindung ist die Schaffung einer Packagestruktur mit einer einstellbaren Größe zum Beibehalten bei der Verwendung von Prüfausrüstung, Packageausrüstung und bedruckten Schaltkarten und so weiter, die Dies oder Packages mit fester Größe haben.
  • Die vorliegende Erfindung schafft eine Packagestruktur, die ein Substrat aufweist. Ein erster Chip ist über dem Substrat montiert. Ein erstes Formmaterial (Kernpaste) ist den ersten Chip umgebend ausgebildet. Eine erste verteilte gleitfähige Schicht ist über das erste Formmaterial ausgebildet, um den ersten Anschluss des ersten Chips zu konnektieren.
  • Die vorliegende Erfindung schafft weiter eine Packagestruktur mit einem Substrat. Ein erster Chip ist auf dem Substrat montiert. Ein erstes Gussmaterial ist den ersten Chip umgebend ausgebildet, wobei das erste Gussmaterial eine Durchkontaktierungsstruktur aufweist, die durch diese hindurch verläuft. Eine erste leitfähige Redistributionsschicht ist über dem ersten Gussmaterial ausgebildet zum Verbinden der Durchkontaktierungsstruktur mit dem ersten Anschluss des ersten Chips. Metallkontakte sind auf der Durchleitungsstruktur ausgebildet.
  • Ein zweiter Chip mit einer leitfähigen Redistributionsschicht und Lotpunkten/Kügelchen ist vorgesehen und auf dem ersten Chip montiert. Eine zweite leitfähige Redistributionsschicht ist über dem zweiten Chip ausgebildet zum Verbinden des zweiten Anschlusses des ersten Chips. Lotpunkte/Kügelchen sind mit der ersten leitfähigen Redistributionsschicht und der zweiten leitfähigen Redistributionsschicht über die UBM (Under Bump Metallurgy) verbunden. Ein zweites Gussmaterial ist den zweiten Chip umgebend und dieses abdeckend ausgebildet.
  • KURZE ERLÄUTERUNG DER ZEICHNUNGEN
  • 1a ist ein schematisches Diagramm eines konventionellen Drahtbonding Stackagepackage vom BGA Typ nach dem Stand der Technik;
  • 1b ist ein schematisches Diagramm eines konventionellen Stackagepackage vom BGA Typ nach dem Stand der Technik;
  • 2 ist ein schematisches Diagramm eines Chipgrößen Package auf Waferebene nach der vorliegenden Erfindung;
  • 3 ist ein schematisches Diagramm eines ausgefächerten Package, das auf einem Panel (Substrat) montiert ist, nach der vorliegenden Erfindung;
  • 4 ist ein schematisches Diagramm eines Verfahrens zum Stapeln von zwei Chippackages nach der vorliegenden Erfindung;
  • 5 ist ein schematisches Diagramm eines Verfahrens zum Stapeln von zwei Chippackages vom LGA Typ nach der vorliegenden Erfindung;
  • 6 ist ein schematisches Diagramm eines Verfahrens zum Stapeln von zwei Chippackages vom BGA Typ nach der vorliegenden Erfindung;
  • 7 ist ein schematisches Diagramm eines Verfahrens zum Stapeln von zwei Chippackages vom LGA Typ nach der vorliegenden Erfindung;
  • 8 ist ein schematisches Diagramm eines Verfahrens zum Stapeln von zwei Chippackages vom BGA Typ nach der vorliegenden Erfindung;
  • 9 ist ein schematisches Diagram eines BGA Typs bei Stapeln von drei Chippackages nach der vorliegenden Erfindung; und
  • 10 ist ein schematisches Diagramm eines Stapelns von drei Chippackages vom BGA Typ nach der vorliegenden Erfindung.
  • BESCHREIBUNG DES BEVORZUGTEN AUSFÜHRUNGSBEISPIELS
  • Beispiele der Erfindung werden jetzt in größeren Einzelheiten beschrieben. Es ist versteht sich jedoch, dass die vorliegende Erfindung in einem weiteren Bereich von anderen Ausführungsbeispielen neben den hier explizit beschriebenen verwirklicht werden kann, der Schutzbereich der vorliegenden Erfindung ist nicht begrenzt außer durch die beiliegenden Ansprüche.
  • Die Komponenten der verschiedenen Elemente sind nicht maßstäblich dargestellt. Einige Dimensionen der entsprechenden Komponenten sind vergrößert und bedeutungslose Abschnitte sind nicht gezeigt, um ein besseres Verständnis und eine Übersichtlichkeit der vorliegenden Erfindung zu bewirken.
  • Das Wesentliche der vorliegenden Erfindung ist die Offenbarung einer Package-In-Package (PIP) Struktur, die dazu in der Lage ist, eine geeignete Packagegröße zu erreichen durch Justieren des Abstands zwischen den Durchkontaktierungsbohrungen. Die Packagestruktur hat daher eine justierbare Größe von Packages aufgrund des Dies, das auf ein Substrat montiert ist. Weiter kann der Die mit passiven Komponenten (beispielsweise Kondensatoren) bepackt sein oder andere Dies mit einer Stapelstruktur. Die eingehende Struktur und das Verfahren nach der vorliegenden Erfindung werden unten beschrieben werden.
  • Die Darstellung und die entsprechenden Figuren sind für einen einzigen Chip und eine einzige Verteilungsmetallschicht zur Vereinfachung und geben ein besseres Verständnis der vorliegenden Erfindung, ist aber nicht beschränkend.
  • Es wird auf 5 Bezug genommen, die ein Stapelpackage 500 vom LGA Typ entsprechend der vorliegenden Erfindung zeigt.
  • 5 zeigt Packages mit zwei Chips 502, 512, die aufeinander auf einem Substrat 501 gestapelt sind. Der Chip (Die) 502 ist auf dem Substrat 501 montiert. Bei einem Ausführungsbeispiel weist das Substrat Metall, Legierung 42 (42%Ni–58%Fe), Kovar (29%Ni–17%Co–54%Fe), Glas, Keramik, Silizium oder PCB (beispielsweise organisch basiert) auf. Das Chippackage 502 weist ein Gussmaterial 503 auf, das über dem Substrat 501 das Chip 502 umgebend ausgebildet ist. Das Gussmaterial 503 ist eine Kernpaste, die durch Drucken, Beschichten oder Einspritzen gebildet ist. Beispielsweise weist das Material der Kernpaste Silikongummi, Harz oder eine Epoxyverbindung auf. Eine dielektrische Schicht 505 ist ausgebildet beispielsweise durch Beschichten über einer Fläche des Chips 502, wobei die Al Anschlüsse des Chips 502 frei bleiben. Keimmetallschichten und eine leitfähige Redistributionsschicht 506 ist ausgebildet beispielsweise durch Elektroplattieren, über der dielektrischen Schicht 505 zum Konnektieren der Diepads 504. Eine weitere dielektrische Schicht 507 ist über die leitfä hige Redistributionsschicht 506 gelegt, wobei die metallischen Kontaktpads (UBM) der leitfähigen Redistributionsschicht 506 und frei liegen und den Chip 502 schützen.
  • Ähnlich weist das Chippackage 512 eine dielektrische Schicht 518 auf, die beispielsweise durch Beschichten gebildet ist, über einer Fläche des Chips 512, wobei die Anschlüsse 511 des Chips 512 frei liegen. Eine Keimmetallschicht und eine leitfähige Redistributionsschicht 509 ist über der dielektrischen Schicht 518 ausgebildet, um die Dieanschlüsse 511 zu verbinden. Die leitfähige Redistributionsschicht 509 ist eine leitfähige Verbindung des Chips 512 durch die UBM und die Lotpunkte/Kügelchen. Eine weitere elektrische Schicht 510 ist über der leitfähigen Redistributionsschicht 599 ausgebildet, wobei die metallischen Anschlusskontakte (UBM) der leitfähigen Redistributionsschicht 509 frei liegen, um den Chip 512 zu schützen. Wie oben erwähnt, weist die dielektrische Schicht SINR (Silikondielektrika – Siloxane Polymer) BCB, PI, auf Silikon basierende Materialien. Eine Mehrzahl von Lotpunkten/Kügelchen 508 sind mit der leitfähigen Redistributionsschicht 509 und der leitfähigen Redistributionsschicht 506 durch das UBM verbunden, das eine Mehrzahl von elektrischen Kontakten auf dem Chip 502 und dem Chip 512 bildet.
  • Das Gussmaterial 517 ist über der dielektrischen Schicht 507 ausgeformt zum Umgeben und/oder Abdecken des Chips 512 und zum Füllen des Bereichs mit Ausnahme der Lotpunkte/Kügelchen 508. Das Gussmaterial 517 als eine Kernpaste ist durch ein Vakuumdruckverfahren ausgebildet. Die Durchkontaktierung 513 ist mit leitfähigem Material in den Löchern, die durch die Kernpaste 517 und die dielektrische Schicht 507 über die leitfähige Redistributionsschicht 506 zum Verbinden der leitfähigen Redistributionsschicht 506 verbunden. Die leitfähigen Materialien der Durchkontaktierung 513 können verarbeitet sein durch gleichzeitiges Füllen mit dem Elektroplattieren der verteilten Metallschichten.
  • Bei einer solchen Struktur können die Chips 502 und 512 mit einem externen Gerät oder einer PCB über Durchkontaktierungen 513 verbunden sein. Der Chip 101a und der Chip 102a kön nen, mit anderen Worten, mit dem externen Gerät oder dem PCB über Durchkontaktierungen 513 gekoppelt sein. Die Durchkontaktierungen 513 des Packages vom LGA Typ durch die Bohrungen ist benachbart der Schicht des Chips 512 angeordnet. Die Durchkontaktierung 513 kann sich in dem Bereich der Fläche 513 durch Anbringen einer anderen aufgebauten Schicht (verteiltes Material) erstrecken. Anschlüsse 514 sind zum Verbinden durch die Durchkontaktierung 513 als Kontaktpunkte gebildet.
  • Weiter ist die Größe des Packages 500 nach der vorliegenden Erfindung größer als die von Packages mit zwei Chips 502, 512, die bestimmt werden kann durch die Trennung des Packages. Dadurch wird eine verbesserte Wärmeverteilung des Packages erreicht aufgrund der Erstreckung der Größe des Packages und Beibehalten des Abstands von Verbindungsanschlüssen ohne jede Änderung aufgrund einer Verringerung der Chipgröße.
  • Bei einem anderen Ausführungsbeispiel, das 6 zeigt, wird ein Stapeln von Packages 600 vom BGA Typ nach der vorliegenden Erfindung wiedergegeben.
  • Wie in 6 gezeigt, werden zwei Chips 602, 612 aufeinander auf einem Substrat 601 gestapelt. Der Chip (die) 602 ist auf das Substrat 601 montiert. Das Package mit dem Chip 602 weist ein Gussmaterial 603 auf, das über dem Substrat 601 das Chip 602 umgebend ausgebildet ist. Das Gussmaterial 603 ist eine Kernpaste, die durch ein Druckverfahren aufgebracht ist. Eine dielektrische Schicht 605 ist über eine Fläche des Chips 602 ausgebildet, wobei die Anschlüsse 604 des Chips 602 frei liegen. Eine Keimmetallschicht und eine leitfähige Redistributionsschicht 606 sind über der dielektrischen Schicht 605 ausgebildet zum Verbinden der Die-Anschlüsse 604. Eine andere dielektrische Schicht 607 ist auf der leitfähigen Redistributionsschicht 606 ausgebildet, wobei die Kontaktanschlüsse (UBM) der verteilten leitfähige Schicht 606 freiliegen und den Chip 602 schützen.
  • Weiter weist das Package mit dem Chip 612 eine dielektrische Schicht 618 auf, die über einer Fläche des Chips 612 ausgebildet ist, wobei die Die-Anschlüsse 611 des Chips 612 frei liegen. Eine Keimmetallschicht und eine leitfähige Redistributionsschicht 619 ist über der dielektrischen Schicht 618 ausgebildet, um die Die-Kontakte 612 zu konnektieren. Die leitfähige Redistributionsschicht 609 kann als eine leitfähige Verbindung des Chips 612 ausgebildet sein. Eine weitere dielektrische Schicht 610 ist über der leitfähigen Redistributionsschicht 609 ausgebildet zum Freilegen der Anschlusskontakte (UBM) der leitfähigen Redistributionsschicht 609 und zum Schützen des Chips 612. Eine Mehrzahl von Lötpunkten/Kügelchen 609 ist mit dem UBM der leitfähigen Redistributionsschicht 609 und dem UBM der leitfähigen Redistributionsschicht 606 ausgebildet, die eine Mehrzahl von elektrischen Kontakten auf dem Chip 602 und dem Chip 612 ausbildet.
  • Das Gussmaterial 617 ist über der dielektrischen Schicht 617 und dem Chip 612 ausgebildet, so dass es den Chip 612 umgibt und den Bereich mit Ausnahme der Lotkügelchen 608 füllt. Das Gussmaterial 617 ist eine Kernpaste, die durch ein Druckverfahren ausgebildet ist. Die Durchkontaktierung 613 ist mit leitfähigem Material in die Löcher, die durch die Kernpaste 617 verlaufen, gefüllt und die dielektrische Schicht 607 über der leitfähigen Redistributionsschicht 606 zum Verbinden der leitfähigen Redistributionsschicht 606. Das leitfähige Material der Durchkontaktierungen 163 kann verarbeitet werden durch gleichzeitiges Füllen während des Elektroplattierens der verteilten Metallschichten. Durchbohrungen der Durchkontaktierung 613 des Packages vom BGA Typ sind in der Schicht des Chips 612. Die Durchkontaktierung 613 kann sich auf den Bereich außer wo die Chips 612 angeordnet sind, erstrecken. Eine andere leitfähige Redistributionsschicht 614 ist auf der Durchkkontaktierung 613 als Verbindungspunkte ausgebildet. Eine weitere dielektrische Schicht 615 ist über der leitfähigen Redistributionsschicht 614 und der Kernpaste 617 ausgebildet unter Freilassen der Kontaktanschlüsse der leitfähigen Redistributionsschicht 614. Eine Mehrzahl von Lotpunkten/Kügelchen 616 sind mit Kontaktanschlüssen (UBM) der leitfähigen Redistributionsschicht 615 verbunden, die eine Mehrzahl von dielektrischen Kontakten des Chips 602 und des Chips 612 mit externen Geräten oder PCB bildet.
  • Bei einem solchen Aufbau können die Chips 602 und 612 mit einem externen Gerät oder einer PCB über Lotkügelchen 612 über Durchkontaktierungen 613 verbunden sein. Der Chip 602 und der Chip 612 sind, mit anderen Worten, mit dem externen Gerät oder dem PCB über Lotkügelchen 616 gekoppelt.
  • Ein anderes Ausführungsbeispiel wird in 7 gezeigt, die ein anderes Stapel-Package 700 vom LGA Typ nach der vorliegenden Erfindung zeigt.
  • Zwei Chip-Packages 702, 712 sind übereinander auf einem Substrat 701 gestapelt. Der Chip (Die) 702 ist auf dem Substrat 701 montiert. Bei einem Ausführungsbeispiel weist das Substrat ein Metall, Legierung 42, (42%Ni–58%Fe), Kovar (29%Ni–17%Co–54%Fe), Glass Keramik, Silizium oder PCB (beispielsweise eine organische gedruckte Schaltkarte) auf. Weiter ist bei diesem bevorzugten Ausführungsbeispiel das Substrat 701 auf einer festen Unterlage 719 montiert. Die Unterlage 719 besteht aus nicht leitfähigen Materialien, die von der Schaltung auf ihr gebildet werden können, vorzugsweise aus Materialien vom Epoxy Typ, und zwar laminiert oder beschichtet. Das Package mit dem Chip 702 weist ein Gussmaterial 703 auf, das über dem Substrat 701 das Chip 702 ausgebildet ist. Das Gussmaterial 703 ist als eine Kernpaste durch ein Druckverfahren aufgebracht. Beispielsweise weist die Kernpaste 703 ein Silikongummi, Harz oder eine Epoxyverbindung auf. Eine dielektrische Schicht 705 ist über eine Fläche des Chips ausgebildet, wobei die Anschlüsse 703 des Chips 702 und Durchkontaktierungsdurchbohrungen frei bleiben. Eine Keimmetallschicht und eine leitfähige Redistributionsschicht 706 sind über der dielektrischen Schicht 705 zum Verbinden mit den Anschlüssen 704 und zum Füllen der Durchkontaktierung 713 durch einen Elektroplattierungsvorgang ausgebildet. Eine weitere dielektrische Schicht 707 ist auf der leitfähigen Redistribu tionsschicht 706 ausgebildet, wobei die Kontaktanschlüsse (UBM) der leitfähigen Redistributionsschicht 706 frei bleiben, sie schützt den Chip 702.
  • Das Package mit dem Chip 712 weist in ähnlicher Weise eine dielektrische Schicht 715 auf, die über einer Fläche des Chips 712 ausgebildet ist und die Anschlüsse 711 des Chips 712 frei lässt. Eine Keimmaterialschicht und eine leitfähige Redistributionsschicht 709 sind über der dielektrischen Schicht 715 zum Verbinden mit den Die-Anschlüssen 711 ausgebildet. Die leitfähige Redistributionsschicht 705 dient zur leitfähigen Verbindung des Chips 712. Eine weitere dielektrische Schicht 710 ist über der leitfähigen Redistributionsschicht 709 ausgebildet und lässt die Kontaktanschlüsse (UBM) der leitfähigen Redistributionsschicht 709 frei und schützt den Chip 712. Wie oben erwähnt, weist die dielektrische Schicht SINR, BCB, PI oder auf Silizium basierende dielektrische Materialien auf. Eine Mehrzahl von Lotpunkten/(Kügelchen 708 sind mit der leitfähigen Redistributionsschicht 709 und der leitfähigen Redistributionsschicht 706 verbunden, die in eine Mehrzahl von elektrischen Kontakten auf dem Chip 702 und dem Chip 712 bildet.
  • Das Formmaterial 717 ist über der dielektrischen Schicht 707 zum Umgeben des Chips 712 mit oder ohne einem Abdecken des Chips 712 vorgesehen und füllt den Bereich mit Ausnahme der Lotpunkte/Kügelchen 708. Das Formmaterial 716 als Kernpaste wird durch ein Vakuumdruckverfahren aufgebracht. Die Durchkontaktierung 713 ist mit einem leitfähigen Material in den Durchbohrungen, die durch die Kernpaste 717, die dielektrische Schicht 703, das Substrat 701 und die Unterlage 719 über der leitfähigen Redistributionsschicht 706 ausgebildet zum Verbinden der leitfähigen Redistributionsschicht 706. Ein metallischer Kontakter 718 ist leitfähiges Material in den Löchern, die durch das Substrat 706 und die Unterlage 719 über die Durchkontaktierung 713 verlaufen, um die Durchkontaktierung 713 zum Konnektieren zu verbinden.
  • Bei einer solchen Struktur können die Chips 702 und 712 mit einem externen Gerät oder einier PCB durch den Metallkontaktierer 718 verbunden sein. Der Chip 702 und der Chip 712 sind, mit anderen Worten, mit dem externen Gerät oder der PCB über den Metallkontakter 718 verbunden. Durchkontaktierungsbohrungen 713 vom LGA Typ (peripher), die dem Chip 702 benachbart sind, sind in der Schicht des Chips 702 angeordnet und verbinden mit dem festen Substrat 719. Das feste Substrat 719 hat darin ausgebildete Schaltungsmuster. Die Durchkontaktierung 713 erstreckt sich in dem Bereich außerhalb des Chips 702, 712. Anschlüsse 714 sind an dem Metallkontakter 718 als Verbindungspunkte ausgebildet.
  • Weiter ist die Größe eines solchen Packages 700 nach der vorliegenden Erfindung größer als Packages mit zwei Chips 702, 712, was bestimmt werden kann durch die Trennung der Packages und haben dadurch eine verbesserte Wärmeverteilung des Packages aufgrund der Fähigkeit der Vergrößerung der Packagegröße.
  • Bei einem Ausführungsbeispiel zeigt 8 ein anderes Stapeln des Packages 800 vom BGA Typ nach der Erfindung.
  • 8 zeigt Packages mit zwei Chips 802, 812, die aufeinander auf einem Substrat 801 gestapelt sind. Der Chip (Die) 802 ist auf dem Substrat 801 montiert. Bei einem Ausführungsbeispiel weist das Substrat 801 Metall, Legierung 42 (42%Ni–58%Fe), Kovar (29%Ni–17%Co–54%Fe), Glas, Keramik, Silizium oder PCB (beispielsweise organisches Print Circuit Board). Weiter ist bei diesem bevorzugten Ausführungsbeispiel das Substrat 801 auf einem festen Substrat 819 montiert. Das Package mit dem Chip 802 weist ein Formmaterial 803 auf, das über dem Substrat 801 das Chip 802 umgebend angeordnet ist. Das Formmaterial 803 als eine Kernpaste ist durch ein Druckverfahren geformt. Beispielweise weist das Material der Kernpaste 803 Silikongummi, Harz oder eine Epoxyverbindung auf. Eine dielektrische Schicht 805 ist über einer Fläche des Chips 802 ausgebildet zum Freilegen der Die-Anschlüsse 804 des Chips 802 und Durchkontaktierungsbohrungen und Durchkontaktierungsbohrungen kön nen durch einen lithographischen Vorgang oder einen Leserbohrvorgang erstellt werden. Keimmetallschichten und leitfähige Redistributionsschichten 806 sind über der dielektrischen Schicht 805 ausgebildet zum Verbinden der Die-Anschlüsse 804 und der Durchkontaktierungen über ein Elektroplattierungsvorgang. Eine weitere dielektrische Schicht 807 ist auf der leitfähigen Redistributionsschicht 806 angeordnet unter Freilassen der Kontaktpunkte (UBM) der leitfähigen Redistributionsschicht 806 und zum Schutz des Chips 802.
  • Ähnlich weist das Package mit dem Chip 812 eine dielektrische Schicht 815 auf, die über einer Fläche des Chips 812 ausgebildet ist, wobei die Anschlüsse 811 des Chips 812 frei liegen. Eine Keimmetallschicht und eine leitfähige Redistributionsschicht 809 sind über der dielektrischen Schicht 815 ausgebildet, um mit den Die-Anschlüssen 811 zu verbinden. Die leitfähige Redistributionsschicht 809 dient als eine leitende Verbindung des Chips 812. Eine weitere dielektrische Schicht 810 ist über der leitfähigen Redistributionsschicht 809 angeordnet und legt die Kontaktanschlüsse frei (UBM) der leitfähigen Redistributionsschicht 809 und schützt das Chip 812. Wie oben erwähnt, weist die dielektrische Schicht SINR, BCB, PI oder auf Silikon basierende Dielektrika auf. Eine Mehrzahl von Lotpunkten/Kügelchen 808 sind in der leitfähigen Redistributionsschicht 809 und der leitfähigen Redistributionsschicht 806 verbunden, die eine Mehrzahl von elektrischen Kontakten an dem Chip 802 und dem Chip 812 bilden.
  • Formmaterial 817 ist über der dielektrischen Schicht 807 zum Umgeben des Chips 812 ausgeformt mit oder ohne eine Abdeckung des Chips 812 und Füllen des Bereichs außer der Lotkügelchen 808. Das Formmaterial 817 als eine Kernpaste wird durch ein Vakuumdruckverfahren ausgebildet. Die Durchkontaktierung 813 ist mit leitfähigem Material in die Löcher, die durch die Kernpaste 817, die dielektrische Schicht 803, das Substrat 801 und das feste Substrat 819 über der leitfähigen Redistributionsschicht 806 verlaufen, gefüllt, um die leitfähige Redistributionsschicht 806 zu konnektieren. Ein Metallkontakter 818 ist ein leitfähiges Mate rial in den Bohrungen, die durch das Substrat 801 und das feste Substrat 819 verlaufen über die Durchkontaktierung 813 zum Verbinden der Durchkontaktierung 813 zur Verbindung.
  • Bei einer solchen Struktur können die Chips 802 und 812 mit einem externen Gerät oder einem PCB durch den Metallkontakter 818 verbunden werden. Mit anderen Worten, sind das Chip 802 und das Chip 812 mit dem externen Gerät oder dem PCB durch den Metallkontakter 818 verbunden. Durchkontaktierungen 813 vom BGA Typ (Feld), die benachbart dem Chip 802 angeordnet sind, sind in der Chipschicht 802 angeordnet und verbinden mit dem festen Substrat 819. Das feste Substrat 819 weist auf diesem ausgebildete Schaltungsmuster auf. Die Durchkontaktierung 813 kann sich außerhalb des Bereichs, in dem die Chips 802, 812 angeordnet sind, erstrecken. Logkügelchen 816 sind auf dem Metallkontakter 818 als Konnektierungspunkte ausgebildet.
  • Die Größe des Packages 800 nach der vorliegenden Erfindung ist größer als diejenige von zwei Packages mit Chips 802 bzw. 812, was bestimmt werden kann durch die Trennung des Packages und hat damit eine verbesserte Wärmeverteilung des Packages aufgrund der Vergrößerung der Packagegröße.
  • 9 zeigt ein Ausführungsbeispiel eines Packages 900 vom BGA Typ mit drei gestapelten Packages (CSP) nach der vorliegenden Erfindung.
  • 9 zeigt ein Package mit drei Chips 902, 912, 922, die miteinander auf einem Substrat 901 gestapelt sind. Der Chip (Die) 902 ist auf dem Substrat 901 montiert. Bei einem Ausführungsbeispiel weist das Substrat 901 Metall, Silber 42 (42%Ni–58%Fe), Kovar (29%Ni–17%Co–54%Fe), Glas, Keramik, Silizium oder PCB auf. Weiter ist bei dem bevorzugten Ausführungsbeispiel das Substrat 901 auf einem festen Substrat 919 montiert. Das Package mit Chip 902 weist ein Formmaterial 903, das über dem Substrat 901 den Chip 902 umgebend ausgebildet ist. Das Formmaterial ist eine Kernpaste, die durch ein Vakuumdruckverfahren aufgebracht wird. Beispielsweise weist das Material der Kernpaste 903 ein Silikongummi, Harz oder eine Epoxyverbindung auf. Eine dielektrische Schicht 905 ist über einer Fläche des Chips angeordnet, wobei die Die-Anschlüsse 904 des Chips 902 und die Durchkontaktierungen durch einen Elektroplattierungsprozess frei bleiben, der Vorgang zum Ausbilden der Durchkontaktierungen kann durchgeführt werden durch einen lithographischen Strich oder einen Laserbohrvorgang. Als Keimmaterialschichten und leitfähige Redistributionsschicht 906 sind über die dielektrische Schicht 905 ausgebildet zum Verbinden mit den Die-Anschlüssen 904 und den Durchkontaktierungen 913. Eine weitere dielektrische Schicht 907 ist auf der leitfähigen Redistributionsschicht 906 angeordnet unter Freilassen der Kontaktanschlüsse (UBM) der leitfähigen Redistributionsschicht 906 und zum Schützen des Chips 902.
  • Entsprechend weist das Package mit dem Chip 912 eine dielektrische Schicht 915 auf, die über einer Fläche des Chips 912 ausgebildet ist unter Freilassen der Die-Anschlüsse 911 des Chips 912. Eine Keimmetallschicht und eine leitfähige Redistributionsschicht 909 sind über der dielektrischen Schicht 915 ausgebildet zum Konnektieren mit den Die-Anschlüssen 911. Die leitfähige Redistributionsschicht 909 dient als leitfähige Verbindung des Chips 912. Eine weitere dielektrische Schicht 910 ist über der leitfähigen Redistributionsschicht 909 zum Freilegen der Kontaktanschlüsse (UBM) der leitfähigen Redistributionsschicht 909 und zum Schutz des Chips 912 angeordnet. Wie oben erwähnt, weist die dielektrische Schicht SINR, BCB, PI, auf Sililkon basierende Dielektrika auf. Eine Mehrzahl von Lotpunkten/Kügelchen sind mit dem UBM der leitfähigen Redistributionsschicht 909 und dem UMB der leitfähigen Redistributionsschicht 906 verbunden, die eine Mehrzahl von elektrischen Kontakten auf dem Chip 902 und dem Chip 912 bildet.
  • Formmaterial 917 ist über der dielektrischen Schicht 907 zum Umgeben des Chips 912 und zum Füllen des Bereichs außer der Lotkügelchen 908 ausgebildet. Das Formmaterial 917 als eine Kernpaste wird durch ein Vakuumdruckverfahren aufgebracht. Die Durchkontaktierung 913 ist mit leitfähigem Material gefüllt, die durch die Kernpaste 917, die dielektrische Schicht 903, das Substrat 901 und das feste Substrat 909 über der leitfähigen Redistributionsschicht 906 hindurch führen zum Verbinden der leitfähigen Redistributionsschicht 906. Ein Metallkontakter 918 ist ein leitfähiges Material, das Löcher führt, die durch das Substrat 901 und das feste Substrat 919 über die Durchkontaktierung 913 zum Verbinden der Durchkontaktierung 913 verläuft.
  • Bei einem solchen Aufbau können die Chips 902 und 912 mit einem äußeren Gerät oder einem PCB durch den Metallkontakter 918 verbunden sein. Der Chip 902 und der Chip 912 sind, mit anderen Worten, mit dem externen Gerät oder dem PCB über den Metallkontakter 918 verbunden. Durchkontaktierungen 913 vom BGA Typ (Feld), die benachbart dem Chip 902 angeordnet sind, sind in der Schicht des Chips 902 zum Verbinden mit dem festen Substrat 919. Das feste Substrat 919 weist darauf ausgebildete Schaltungsmuster auf. Die Durchkontaktierung kann sich in dem Bereich, in dem die Chips 902, 912 angeordnet sind, verlaufen. Lotkügelchen 916 sind auf dem Metallkontakter 918 angeordnet als Verbindungspunkte. Lotanschlüsse 916 des bevorzugten Ausführungsbeispiels sind auf der Rückseite des Chips 902 angeordnet.
  • Weiter weist das Chip mit dem Package 922 eine dielektrische Schicht 925 auf, die über einer Fläche des Chips 922 ausgebildet ist unter Freilassen der Anschlüsse 927 des Chips 922. Eine Keimmetallschicht und eine leitfähige Redistributionsschicht 926 sind über der dielektrischen Schicht 925 angeordnet zum Verbinden mit den Die-Anschlüssen 927. Die leitfähige Redistributionsschicht 926 dient als leitende Verbindung des Chips 922. Eine weitere dielektrische Schicht 924 ist über der leitfähigen Redistributionsschicht 926 ausgebildet, wobei die leitfähige Redistributionsschicht 926 frei bleibt, sie schützt den Chip 922. Wie oben erwähnt, weist die dielektrische Schicht des SINR, BCB, PI, auf Silikon basierende Dielektrika auf. eine Mehrzahl von Logkügelchen 929 sind mit der leitfähigen Redistributionsschicht 926 und der verteilten konduktiven Schicht 921 verbunden zum Kontaktieren der Durchkontaktierung 920.
  • Ein weiteres Formmaterial 928 ist über der dielektrischen Schicht 923 zum Umgeben des Chips 922 und füllen des Bereichs mit Ausnahme der Lotpunkte/Kügelchen 929. Das Formmaterial 928 als eine Kernpaste ist durch ein Vakuumdruckverfahren aufgebracht. Die Durchkontaktierung 920 ist mit leitfähigem Material, das in Löcher, die durch die Kernpaste 9172, die die dielektrische Schicht 907 über der leitfähigen Redistributionsschicht 906 verlaufen, eingefüllt, um die leitfähige Redistributionsschicht 906 zu verbinden. Durchkontaktierungen 920 vom BGA Typ (Feld) sind benachbart dem Chip 912 angeordnet in der Schicht des Chips 912 und Verbinden mit der Durchkontaktierung 913.
  • Weiter ist die Größe des Packages 900 nach der vorliegenden Erfindung größer als die Packages der drei Chips 902, 912, 922, was bestimmt werden kann durch die Trennung des Packages, die Fähigkeit des Packages zur Wärmeabgabe wird daher aufgrund der Vergrößerung der Größe des Packages verbessert.
  • Es wird jetzt auf 10 Bezug genommen, die ein Stapelpackage 1000 vom BGA Typ nach der vorliegenden Erfindung zeigt.
  • 10 macht deutlich, dass drei Chip Packages 1002, 1012, 1022 aufeinander auf einem Substrat 1001 gestapelt sind. Der Chip (Die) 1002 ist auf dem Substrat 1001 gestapelt. Das Package mit dem Chip 1002 weist ein Formmaterial 1003 auf, das über dem Substrat 1001 den Chip 1002 umgebend ausgeformt ist. Das Formmaterial 1003 als Kernpaste ist durch ein Vakuumdruckverfahren aufgebracht. Eine dielektrische Schicht 1005 ist über einer Fläche des Chips 1002 die Anschlüsse 1004 des Chips 1002 freilassend aufgebracht. Eine Keimmetallschicht und eine leitfähige Redistributionsschicht 1006 sind über der dielektrischen Schicht 1005 zum Verbinden mit den Die-Anschlüssen 1004 ausgebildet. Eine weitere dielektrische Schicht 1007 ist auf der leitfähigen Redistributionsschicht 1006 aufgebracht unter Freilassen der Kontaktanschlüsse der leitfähigen Redistributionsschicht 1006 zum Schützen des Chips 1002.
  • Das Package mit dem Chip 1012 weist weiter eine dielektrische Schicht 1018 auf, die über einer Fläche des Chips 1012 unter Freilassen der Die-Anschlüsse 1011 des Chips 1012 ausgebildet ist. Eine Keimmetallschicht und eine leitfähige Redistributionsschicht 1009 sind über der dielektrischen Schicht 1018 zum Verbinden mit den Die-Anschlüssen 1011 ausgebildet. Die leitfähige Redistributionsschicht 1009 kann eine leitfähige Verbindung des Chips 1012 sein. Eine weitere dielektrische Schicht 1010 ist über der leitfähigen Redistributionsschicht 1009 ausgebildet unter Freilassen der Kontaktanschlüsse der leitfähigen Redistributionsschicht 1009 und dient zum Schützen des Chips 1012. Eine Mehrzahl von Lotpunkten/Kügelchen 1008 ist mit der leitfähigen Redistributionsschicht 1009 und der leitfähigen Redistributionsschicht 1006 verbunden, die eine Mehrzahl von elektrischen Kontakten auf dem Chip 1002 und dem Chip 1012 bildet.
  • Formmaterial 1017 ist über der dielektrischen Schicht 1007 und den Chip 1012 zum Umgeben des Chips 1012 und zum Füllen des Bereichs außer der Lotkügelchen 1008 ausgebildet. Das Formmaterial 917 als eine Kernpaste wird durch ein Vakuumdruckverfahren aufgebracht. Die Durchkontaktierungen können lithographisch oder durch einen Biohrvorgang ausgebildet werden. Die Durchkontaktierung ist mit leitfähigem Material gefüllt, die durch die Kernpaste 1017, die dielektrische Schicht 1003, das Substrat 1001 und das feste Substrat 909 über der leitfähigen Redistributionsschicht 1006 hindurch führen zum Verbinden der leitfähigen Redistributionsschicht 1006. Durchkontaktierungen vom BGA Typ sind in der Schicht des Chips 1012. Die Durchkontaktierung 1013 kann sich in dem Bereich außerhalb des Chips 1912 erstrecken. Eine weitere leitfähige Redistributionsschicht 101 ist über der Durchkontaktierung 1013 als Verbindungspunkt ausgebildet. Eine weitere dielektrische Schicht 1015 ist über der leitfähigen Redistributionsschicht 1014 und der Kernpaste unter Freilassen der Kantaktanschlüsse 4 der leitfähigen Redostributionsschicht 1014 ausgebildet. Eine Mehrzahl von Lotpunkten/kügelchen 1016 ist mit der leitfähigen Redistributionsschicht 1015 verbunden, die eine Mehrzahl von elektrischen Kontakten des Chips 1002m und des Chips 1003 bilden.
  • Ähnlich weist der Chip 1022 eine dielektrische Schicht 1020 auf, die auf einer Fläche des Chips 1020 ausgebildet ist und die Die-Anschlüsse 1021 des Chips 1022 frei lässt. Eine Keimmetallschicht und eine leitfähige Redistributionsschicht 1023 sind über der dielektrischen Schicht 1020 zum Verbinden mit den Die-Anschlüssen 1021 ausgebildet. Die leitfähige Redistributionsschicht 1023 kann eine leitfähige Verbindung des Chips 1022 sein. Eine weitere dielektrische Schicht 1024 ist über der leitfähigen Redistributionsschicht 1023 angeordnet unter Freilassen der Kontaktanschlüsse der leitfähigen Redistributionsschicht 1023 und dient zum Schutz des Chips 1022. Eine Mehrzahl von Lotpunkten/Kügelchen 1016 ist mit der leitfähigen Redistributionsschicht 1023 und der leitfähigen Redistributionsschicht 1010 verbunden, die eine Mehrzahl von elektrischen Kontakten auf den Chip 1022 und den Chip 1012 bildet.
  • Formmaterial 1025 ist über der dielektrischen Schicht 1015 und dem Chip 1022 ausgebildet zum Umgeben und Bedecken des Chips 1022 und zum Füllen des Bereichs mit Ausnahme der Lotpunkte/Kügelchen 1016. Das Formmaterial 1025 als eine Kernpaste wird durch ein Vakuumdruckverfahren ausgeformt. Die Durchkontaktierung 1026 ist mit einem leitfähigen Material, das in Löcher eingefüllt ist, die durch die Kernpaste 1025 und die dielektrische Schicht 1015 über der leitfähigen Redistributionsschicht 1014 dringen zum Verbinden der leitfähigen Redistributionsschicht 1014. Durchkontaktierungen 1026 durch das Package vom BGA Typ durch Bohrungen sind in der Schicht des Chips 1022. Die Durchkontaktierung 1026 kann sich in Bereiche erstrecken außer denen, in denen der Chip 1022 angeordnet ist. Eine weitere leitfähige Redistributionsschicht 1027 ist auf der Durchkontaktierung 1027 als Verbindungspunkte ausgebildet. Eine weitere dielektrische Schicht 1028 ist über der leitfähigen Redistributionsschicht 1027 und der Kernpaste 1025 angeordnet, wobei die leitfähige Redistributionsschicht 1027 frei liegt. Eine Mehrzahl von Lotpunkten/Kügelchen 1029 ist mit den Kontaktanschlüssen (UBM) der leitfähigen Redistributionsschicht 1027 verbunden, die eine Mehrzahl von elektrischen Kontakten auf den Chip 1002, den Chip 1012 und den Chip 1022 bildet. Kugelanschlüsse 1029 des bevorzugten Ausführungsbeispiels sind in dem Chip 1022 auf dessen Rückseite vorgesehen.
  • Bei einer solchen Struktur können die Chips 1002, 1012 und 1022 mit einem externen Gerät oder einer PCB durch Lotkügelchen 1022 über Durchkontaktierungen 1023, 1013 verbunden sein. Die Chips 1002, 1012 und 1022 sind, mit anderen Worten, mit dem externen Gerät der PCB über die Lotkügelchen 1029 verbunden.
  • Wie oben erwähnt, wird das Verfahren des Stapelns von Packages vom BGA/LGA Typ nach der vorliegenden Erfindung im Folgenden beschrieben.
  • Es wird auf 2 Bezug genommen. Diese zeigt ein Package 200 auf der Ebene eines hergestellten Siliziumwafers, der mit einer Vielzahl von Packages in Chipgröße (CSP) 201 versehen ist, die Kügelchen oder Punkte als Anschlusskontaktoren aufweisen. Der Chip von 2 ist als ein Chip Package auf der Waferebene mit einer Lotkügelchen/Punktstruktur ausgebildet unter Verwendung einer leitfähigen Redistributionsschicht bei dem Aufbau von Schichten. Die erste dielektrische Schicht ist beschichtet und öffnet die ersten Kontaktpunkte (A1 Kontaktierungsanschlüsse). Keimmetallschichten werden aufgesprüht, nachdem die A1 Anschlüsse gereinigt worden sind. Die Materialien des aufgesprühten Materials sind vorzugsweise Ti/Cu oder Ti/W/Cu. Ein Photolack wird beschichtet und der Photolack als eine Maske gebildet zur Ausbildung der verteilten Metallschicht (RDL), sodann wird ein Elektroplattierungsvorgang ausgebildet zum Bilden der leitfähigen Redistributionsschicht, vorzugsweise einem Metall wie Cu/Au und/oder Cu/Ni/Au. Die dielektrische Schicht der oberen Lage wird beschichtet zum Abdecken der Flächen unter Freilassung des Bereichs der Kontaktpunkte zur Bildung des UBM für die Verbindung mit den Lotpunkten/Kügelchen. Das Package in Chipgröße (CSP) 201 ist eine Grundstruktur des oben erwähnten Stapelpackages vom BGA/LGA Typ, beispielsweise den Chips 512, 612, 712, 812, 912, 922, 1012 und 1022, die wie in 2 gezeigt verarbeitet werden.
  • Die Dicke des verarbeiteten Siliziumwafers kann verringert werden durch Läppen zum Erreichen einer Dicke im Bereich von 50–300 μm. Der verarbeitete Siliziumwafer mit der vorgenannten Dicke wird einfach gesägt zum Teilen der Die auf dem Wafer in jeweilige Die. Eine dielektrische Schicht (Schutzschicht) wird auf dem verarbeiteten Siliziumwafer aufgebracht vor dem Sägen zum Schützen der Die vor Beschädigungen.
  • Es wird jetzt auf 3 Bezug genommen. Diese zeigt ein verarbeitetes Package auf Panelwaferebene nach der vorliegenden Erfindung. Der hergestellte Siliziumwafer 300a ist mit einer Mehrzahl von Chips 301 versehen, die auf einem Substrat/Panel montiert sind. Die Chips von 3 werden auf dem Panel platziert und eine Füllpaste zur Bildung einer Panelform unter Verwendung von Aufbauschichtvorgängen zum Herstellen von Kontaktern. Nachdem der Panelwafer ausgebildet ist, wird die erste dielektrische Schicht auf der Fläche der Chips 301 beschichtet unter Freilassung des ersten offenen Bereichs (A1 – Kontaktanschlüsse oder Durchkontaktierungsanschlüsse, wenn der Wafer innerhalb des RDL verarbeitet ist). Eine Keimmetallschicht wird auf das Panelwafer aufgesprüht, nachdem der erste offene Bereich gereinigt ist, die bevorzugten Keimmetallschichten sind Ti/Cu oder Ti/W/Cu Materialien. Die Keimmetallschicht ist mit Photolack beschichtet und bildet RDL Muster. Sodann wird ein Elektroplattierungsvorgang ausgeführt zum Bilden der leitfähigen Redistributionsschichten auf den Keimmetallschichten vorzugsweise sind die Metalle Cu/Au oder Cu/Ni/Au. Der nachfolgende Schritt ist das Strippen des Photolacks und das Nassätzen der Keimmetallschichten zur Bildung der Verteilungsmetallschichten. Die obere dielektrische Schicht bedeckt die Verteilungsmetallschichten unter Freilassung der Kontaktanschlussbereiche unter Bildung der UBM (Under Balls Metal). Das Chipgrößenpackage (CSP) 302 ist eine andere Basisstruktur des oben genannten Stapelpackage vom BGA/LGA Typ, beispielsweise die Chips 502, 602, 702, 802, 902, 1002.
  • Die Chips 301 werden geprüft um die guten Chips auszuwählen und sodann werden die guten Chips geschnitten zur Befestigung auf einer neuen Basis (Panel) 300b. Beispielsweise werden die Chips 301 verwendet durch ein Aufnahme- und Absetzfeinjustierungssystem zum Befestigen auf dem Panelwafer 300b, vorzugsweise ist die Abweichung geringer als 10 μm für jeden auf den Panel aufzubringenden Chip. Bei dem Package 302 werden die Anschlüsse des Chips 301 mit metallischen Kontaktern (verteilten metallischen Pfaden) durch einen Ausfächerungsvorgang auf der Waferebene (Aufbauschichtenvorgang) ausgewählt.
  • Es wird jetzt auf 4 Bezug genommen. Dieser zeigt den Stapelvorgang von zwei Chipgrößenpackages nach der vorliegenden Erfindung.
  • Die Chipgrößenpackages (CPS) 401 des Packages 400a auf der Siliziumwaferebene hat Kügelchen oder Kontaktpunkte als Anschlusskontaktoren. Diese werden getestet zum Wählen der guten Chips und sodann werden die guten Packages 401 von der Chipgröße ausgewählt durch einen Schneidesägevorgang und Platzieren auf der Oberseite des Panels 400b mit der Oberseite nach unten (die Fläche mit den Kügelchen nach unten) durch einen Halbleiterbonder zum Befestigen auf einer Basis (Panel) 400b durch einen Wärme Re-Flow Vorgang zum Härten des Lotmaterials unter Bildung der elektrischen Leitfähigkeit und dadurch Bilden eines Stapelpackage 403.
  • Der Reflow des Panels mit dem Chip 402 (wobei die Schichten und die Kontaktpunkte bereits aufgebaut sind) ist zum Lotverbinden des Chips 401 auf dem Panel und Verwendung des Vorgangs zum Aufbauen der Schichten um die schließlichen Kontaktoren entweder auf der Schaltkreisseite oder der Rückseite herzustellen. Die schließlichen Anschlusspins sind auf dem Umfang des LGA Package oder auf einem Feld des BGA Packages angeordnet.
  • Schließlich wird die gestapelte Basis mit der vorerwähnten Struktur entlang der Sägelinie ausgesägt zum Vereinzeln der einzelnen Stapelpackages.
  • Der Packagevorgang nach der vorliegenden Erfindung kann angewendet werden zur Bildung von Multi-Chips mit einer Stapelstruktur. Obwohl 10 lediglich eine Stapelstruktur mit drei Chips zeigt, versteht es sich, dass eine Stapelpackagestruktur mit mehr als drei Chips, wie erwähnt, gewonnen werden kann. Das Package nach der vorliegenden Erfindung kann, mit anderen Worten, mehr Bauteile, aktive Geräte und passive Geräte aufweisen durch Stapeln unter Verwendung durch Aufbauschichten und Bildungen der Durchkontaktierungsbohrungen.
  • Nach der vorliegenden Erfindung kann die vorgenannte Packagestruktur einen geeigneten Abstand zwischen zwei benachbarten Kügelchen der Packagestruktur beibehalten. Die vorliegende Erfindung kann so die Probleme der Signalkupplung und der Signalschnittstelle vermeiden. Weiter kann die Packagestruktur die Größe des Packages aufgrund des Chips, das auf einem Substrat montiert ist, justieren und die vorliegende Erfindung kann damit die Ausbeute der Packagestruktur vergrößern. Die Packagegröße nach der vorliegenden Erfindung kann einfach eingestellt werden auf die Prüferausrüstung, die Packageausrüstung und die Anpassung an die gedruckte Schaltkarte usw.
  • Es versteht sich für den Fachmann, dass die vorgenannten bevorzugten Ausführungsbeispiele für vorliegenden Erfindung illustrativ sind, nicht also die vorliegende Erfindung einschränken. Es ist beabsichtigt, dass verschiedene Modifikationen oder ähnliche Ausführungsbeispiele innerhalb des Grundgedankens und des Schutzbereichs der beiliegenden Ansprüche eingeschlossen sind, der Schutzbereich der Ansprüche sollte so breit wie möglich interpretiert werden, so dass solche Modifikationen und ähnliche Strukturen eingeschlossen sind. Obwohl bevorzugte Ausführungsbeispiele der Erfindung dargestellt und beschrieben worden sind, versteht es sich, dass verschiedene Änderungen ausgeführt werden können, ohne sich von dem Grundgedanken und dem Bereich der Erfindung zu lösen.

Claims (10)

  1. Eine Struktur eines Halbleiter-Packages, mit: einem Substrat; einem ersten auf dem Substrat montierten Chip; einem ersten den ersten Chip umgebenden Formmaterial; einer ersten, über dem ersten Formmaterial ausgebildeten verteilten leitfähigen Schicht, und ersten dielektrischen Schicht zur Verbindung mit dem ersten Anschluss des ersten Chips; einem zweiten Chip; einer zweiten, über dem zweiten Chip ausgebildeten verteilten leitfähigen Schicht zur Verbindung mit dem zweiten Anschluss des zweiten Chips; Lötpunkte oder -kügelchen, die mit der ersten verteilten leitfähigen Schicht und der zweiten verteilten leitfähigen Schicht verbunden sind, und einem zweiten Formmaterial, das den zweiten Chip umgebend ausgebildet ist, wobei das zweite Formmaterial eine Durchkontaktierungsstruktur aufweist, die sich durch dieses erstreckt, wobei die Durchkontaktierungsstruktur mit der ersten verteilten leitfähigen Schicht verbunden ist.
  2. Das Package von Anspruch 1, wobei das Material des Substrats Metall, Legierung 42 (42%Ni–58%Fe), Kovar (29%Ni–17%Co–54%Fe), Glas, Keramik, Silizium oder PCB (Print Circuit Board) einschließt, das Material der ersten und der zweiten Formschicht weist Siliziumgummi, Harz oder eine Epoxyverbindung auf, das Material der ersten und der zweiten verteilten leitfähigen Schicht schließt eine Legierung aus Cu/Au, Cu/Ni/Au auf, das Material der Durchkontaktierungsstruktur schließt Ti/Cu, Cu/Au, Cu/Ni/Au Legierungen ein.
  3. Das Package nach Anspruch 1, weiter mit einer dritten verteilten leitfähigen Schicht, die über dem zweiten Formmaterial angeordnet ist, verbunden mit der Durchkontaktierungsstruktur.
  4. Das Package nach Anspruch 3, weiter mit BGA (Ball Grid Array) Packagelotkügelchen, die auf der dritten verteilten leitfähigen Schicht angeordnet sind.
  5. Das Package nach Anspruch 1, weiter mit Metallanschlüssen als LGA (Land Grid Array) Packageanschlüsse, die auf der Durchkkontaktierungsstruktur ausgebildet sind außerhalb des LGA Pagages.
  6. Eine Struktur eines Halbleiter-Packages, mit: einem Substrat; einem ersten auf dem Substrat montierten Chip; einem ersten den ersten Chip umgebenden Formmaterial, das eine sich durch diese erstreckende Durchkontaktierungsstruktur aufweist; einer ersten, über dem ersten Formmaterial ausgebildeten verteilten leitfähigen Schicht, und ersten dielektrischen Schicht zur Verbindung mit dem ersten Anschluss des ersten Chips; metallischen Kontakten, die auf der Durchkontaktierungsstruktur ausgebildet sind; einem zweiten Chip; einer zweiten, über dem zweiten Chip ausgebildeten verteilten leitfähigen Schicht zur Verbindung mit dem zweiten Anschluss des zweiten Chips; Lötpunkte oder -kügelchen, die mit der ersten verteilten leitfähigen Schicht und der zweiten verteilten leitfähigen Schicht verbunden sind, und einem zweiten Formmaterial, das den zweiten Chip umgebend ausgebildet ist, wobei das zweite Formmaterial eine Durchkontaktierungsstruktur aufweist.
  7. Das Package nach Anspruch 6, weiter mit einem festen Substrat, das mit dem Substrat verbunden ist.
  8. Das Package nach Anspruch 6, weiter mit BGA (Ball Grid Array) Packagelotkügelchen, die auf den Metallkontaktern und der festen Struktur ausgebildet sind.
  9. Das Package nach Anspruch 6, weiter mit Metallanschlüssen als LGA (Land Grid Array) Packageanschlüsse, die auf der Kontaktierungsstruktur und außerhalb des LGA Packages angeordnet sind.
  10. Ein Verfahren zum Herstellen einer Packagestruktur mit: Bilden eines ersten Chipgrößenpackages auf der Waferebene mit Lotkügelchen/Punkten, die mit einer ersten verteilten leitfähigen Schicht in aufgebauten Schichten verbunden sind; Bilden eines bearbeiteten Siliziumwafers mit einer Mehrzahl von zweiten Chips; Auftrennen des hergestellten Siliziumwafers zur Bildung einer Mehrzahl von einzelnen zweiten Chips; Anordnen der Mehrzahl von zweiten Chips auf einem Panel; Bilden eines Formmaterials auf dem Panel unter Umfassung der zweiten Chips; Bilden einer ersten dielektrischen Schicht auf der Fläche der zweiten Chips und Freilegen eines ersten offenen Bereichs; Bilden von Keimmetallschichten auf der ersten dielektrischen Schicht; Bilden von zweiten verteilten leitfähigen Schichten auf den Keimmetallschichten; Bilden einer zweiten dielektrischen Schicht auf den zweiten verteilten Schichten unter Freilassung des Kontaktanschlussbereichs; Auftrennen des ersten Chippackages auf der Waferebene unter Bildung einer Mehrzahl von einzelnen ersten Chippackages; und Anordnen der ersten Chippackages auf dem Panel; und Ausformen eines Formmaterials auf dem Panel das erste Package in der Chipgröße umgebend.
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