KR101985236B1 - 멀티-칩 패키지 및 그의 제조 방법 - Google Patents

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임환식
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Abstract

멀티-칩 패키지는 제 1 반도체 칩, 제 2 반도체 칩, 절연막 구조물 및 플러그 구조물을 포함한다. 제 1 반도체 칩은 제 1 본딩 패드를 갖는다. 제 2 반도체 칩은 상기 제 1 반도체 칩의 상부에 배치되고, 제 2 본딩 패드를 갖는다. 절연막 구조물은 상기 제 1 반도체 칩과 상기 제 2 반도체 칩을 둘러싼다. 플러그 구조물은 상기 절연막 구조물 내에 상기 제 1 및 제 2 반도체 칩들의 측면과 이격되도록 도금 공정을 통해 형성되어, 상기 제 1 본딩 패드와 상기 제 2 본딩 패드를 전기적으로 연결시킨다. 따라서, 마이크로 범프 형성 공정으로 야기되는 제반 문제점들을 완전히 해소할 수 있다.

Description

멀티-칩 패키지 및 그의 제조 방법{MULTI-CHIP PACKAGE AND METHOD OF MANUFACTURING THE SAME}
본 발명은 멀티-칩 패키지 및 그의 제조 방법에 관한 것으로서, 보다 구체적으로는 복수개의 반도체 칩들이 적층된 구조를 갖는 멀티-칩 패키지, 이러한 멀티-팁 패키지를 제조하는 방법에 관한 것이다.
일반적으로, 반도체 기판에 여러 가지 반도체 공정들을 수행하여 복수개의 반도체 칩들을 형성한다. 그런 다음, 각 반도체 칩들을 인쇄회로기판에 실장하기 위해서, 반도체 칩에 대해서 패키징 공정을 수행하여 반도체 패키지를 형성한다.
반도체 패키지의 저장 능력을 높이기 위해서, 복수개의 반도체 칩들이 적층된 구조를 갖는 멀티-칩 패키지에 대한 연구가 활발히 이루어지고 있다. 적층된 반도체 칩들을 전기적으로 연결시키기 위해서, 도전성 와이어, 플러그, 도전성 범프 등이 전기적 매개체로 사용되고 있다. 플러그를 갖는 멀티-칩 패키지의 경우, 상하 플러그들을 마이크로 범프를 이용해서 전기적으로 연결시킨다.
그러나, 마이크로 범프를 형성하기 위해서는, 반도체 칩을 접착제를 이용해서 지지 기판에 부착한 후 분리시키는 복잡한 공정이 요구된다. 또한, 절연성 물질인 접착제가 마이크로 범프에 부분적으로 잔류하여, 마이크로 범프와 플러그 간의 전기적 접속도를 저하시키는 문제도 있다.
또한, 마이크로 범프는 복잡하면서 상당한 비용이 요구되는 리플로우 공정을 통해서 형성되는 문제도 있다.
본 발명은 간단한 공정과 저렴한 비용을 통해서 제조할 수 있는 멀티-칩 패키지를 제공한다.
또한, 본 발명은 상기된 멀티-칩 패키지를 제조하는 방법을 제공한다.
본 발명의 일 견지에 따른 멀티-칩 패키지는 제 1 반도체 칩, 제 2 반도체 칩, 절연막 구조물 및 플러그 구조물을 포함한다. 제 1 반도체 칩은 제 1 본딩 패드를 갖는다. 제 2 반도체 칩은 상기 제 1 반도체 칩의 상부에 배치되고, 제 2 본딩 패드를 갖는다. 절연막 구조물은 상기 제 1 반도체 칩과 상기 제 2 반도체 칩을 둘러싼다. 플러그 구조물은 상기 절연막 구조물 내에 상기 제 1 및 제 2 반도체 칩들의 측면과 이격되도록 도금 공정을 통해 형성되어, 상기 제 1 본딩 패드와 상기 제 2 본딩 패드를 전기적으로 연결시킨다.
예시적인 실시예들에 있어서, 상기 플러그 구조물은 상기 제 1 반도체 칩의 측면과 인접한 상기 절연막 구조물의 저면에 배치된 제 1 시드막, 상기 제 1 시드막 상에 상기 도금 공정을 통해 형성된 제 1 플러그, 상기 제 1 플러그로부터 상기 제 1 본딩 패드까지 연장된 제 2 시드막, 상기 제 2 시드막 상에 상기 도금 공정을 통해 형성되어 상기 제 1 플러그와 상기 제 1 본딩 패드를 전기적으로 연결시키는 제 1 재배선막, 상기 제 1 재배선막 상에 상기 도금 공정을 통해 형성되어 상기 절연막 구조물에 내장된 제 2 플러그, 상기 제 2 플러그로부터 상기 제 2 본딩 패드까지 연장된 제 3 시드막, 및 상기 제 3 시드막 상에 상기 도금 공정을 통해 형성되어 상기 제 2 플러그와 상기 제 2 본딩 패드를 전기적으로 연결시키는 제 2 재배선막을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 절연막 구조물은 상기 제 1 반도체 칩을 둘러싸고, 상기 제 1 본딩 패드를 노출시키는 제 1 개구부, 및 상기 제 1 시드막과 상기 제 1 플러그를 수용하는 제 1 비아홀을 갖는 제 1 절연막 패턴, 상기 제 1 절연막 패턴 상에 형성되고, 상기 제 1 재배선막을 수용하는 제 1 재배선홀을 갖는 제 2 절연막 패턴, 상기 제 2 절연막 패턴 상에 형성되어 상기 제 2 반도체 칩을 둘러싸고, 상기 제 2 본딩 패드를 노출시키는 제 2 개구부, 및 상기 제 2 시드막과 상기 제 2 플러그를 수용하는 제 2 비아홀을 갖는 제 3 절연막 패턴, 및 상기 제 3 절연막 패턴 상에 형성되고, 상기 제 2 재배선막을 수용하는 제 2 재배선홀을 갖는 제 4 절연막 패턴을 포함할 수 있다.
예시적인 실시예들에 있어서, 멀티-칩 패키지는 상기 플러그 구조물에 연결된 연결 단자를 더 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 연결 단자는 상기 플러그 구조물의 상단에 연결될 수 있다.
예시적인 실시예들에 있어서, 상기 연결 단자는 상기 플러그 구조물의 하단에 연결될 수 있다.
예시적인 실시예들에 있어서, 멀티-칩 패키지는 상기 연결 단자가 실장된 패키지 기판을 더 포함할 수 있다.
예시적인 실시예들에 있어서, 멀티-칩 패키지는 상기 패키지 기판의 상부면에 형성되어, 상기 절연막 구조물을 덮는 몰딩 부재를 더 포함할 수 있다.
예시적인 실시예들에 있어서, 멀티-칩 패키지는 상기 패키지 기판의 하부면에 실장된 외부접속단자를 더 포함할 수 있다.
본 발명의 다른 견지에 따른 멀티-칩 패키지의 제조 방법에 따르면, 제 1 본딩 패드를 갖는 제 1 반도체 칩의 상부에 제 2 본딩 패드를 갖는 제 2 반도체 칩을 배치한다. 상기 제 1 반도체 칩과 상기 제 2 반도체 칩을 절연막 구조물로 둘러싼다. 상기 절연막 구조물 내에 상기 제 1 및 제 2 반도체 칩들의 측면과 이격되는 플러그 구조물을 도금 공정을 통해 형성하여, 상기 제 1 본딩 패드와 상기 제 2 본딩 패드를 상기 플러그 구조물을 매개로 전기적으로 연결시킨다.
예시적인 실시예들에 있어서, 상기 절연막 구조물과 상기 플러그 구조물을 형성하는 단계는 지지 기판 상에 제 1 시드막을 형성하는 단계, 상기 제 1 시드막 상에 상기 제 1 반도체 칩을 부착하는 단계, 상기 제 1 본딩 패드를 노출시키는 제 1 개구부와 상기 제 1 시드막을 노출시키는 제 1 비아홀을 갖는 제 1 절연막 패턴을 상기 제 1 시드막 상에 형성하여, 상기 제 1 반도체 칩을 상기 제 1 절연막 패턴으로 덮는 단계, 상기 제 1 시드막에 대해서 제 1 도금 공정을 수행하여, 상기 제 1 비아홀 내에 제 1 플러그를 형성하는 단계, 상기 제 1 플러그로부터 상기 제 1 본딩 패드까지 제 2 시드막을 형성하는 단계, 상기 제 2 시드막에 대해서 제 2 도금 공정을 수행하여, 상기 제 1 플러그와 상기 제 1 본딩 패드를 전기적으로 연결시키는 제 1 재배선막을 형성하는 단계, 상기 제 1 재배선막이 노출되도록 상기 제 1 절연막 패턴 상에 제 2 절연막 패턴을 형성하는 단계, 상기 제 2 절연막 패턴 상에 제 2 반도체 칩을 부착하는 단계, 상기 제 1 재배선막을 노출시키는 제 2 비아홀과 상기 제 2 본딩 패드를 노출시키는 제 2 개구부를 갖는 제 3 절연막 패턴을 상기 제 2 절연막 패턴 상에 형성하여, 상기 제 2 반도체 칩을 상기 제 3 절연막 패턴으로 덮는 단계, 상기 제 1 재배선막에 대해서 제 3 도금 공정을 수행하여, 상기 제 2 비아홀 내에 제 2 플러그를 형성하는 단계, 상기 제 2 플러그로부터 상기 제 2 본딩 패드까지 제 3 시드막을 형성하는 단계, 상기 제 3 시드막에 대해서 제 4 도금 공정을 수행하여, 상기 제 2 플러그와 상기 제 2 본딩 패드를 전기적으로 연결시키는 제 2 재배선막을 형성하는 단계, 및 상기 제 2 배선막이 노출되도록 상기 제 3 절연막 패턴 상에 제 4 절연막 패턴을 형성하는 단계를 포함할 수 있다.
예시적인 실시예들에 있어서, 제조 방법은 상기 제 2 배선막 상에 연결 단자를 형성하는 단계를 더 포함할 수 있다.
예시적인 실시예들에 있어서, 제조 방법은 상기 제 1 시드막 상에 연결 단자를 형성하는 단계를 더 포함할 수 있다.
예시적인 실시예들에 있어서, 제조 방법은 상기 플러그 구조물에 연결 단자를 형성하는 단계, 및 상기 연결 단자를 패키지 기판을 실장하는 단계를 더 포함할 수 있다.
예시적인 실시예들에 있어서, 제조 방법은 상기 패키지 기판의 상부면에 상기 절연막 구조물을 덮는 몰딩 부재를 형성하는 단계, 및 상기 패키지 기판의 하부면에 외부접속단자를 실장하는 단계를 더 포함할 수 있다.
상기된 본 발명에 따르면, 반도체 칩들의 측면을 따라 배치된 플러그 구조물을 간단한 도금 공정을 통해서 형성하게 되므로, 플러그들 간의 접속을 위한 마이크로 범프 형성 공정이 요구되지 않는다. 따라서, 마이크로 범프 형성 공정으로 야기되는 제반 문제점들을 완전히 해소할 수 있다.
도 1은 본 발명의 일 실시예에 따른 멀티-칩 패키지를 나타낸 단면도이다.
도 2는 도 1의 멀티-칩 패키지를 나타낸 사시도이다.
도 3 내지 도 33은 도 1의 멀티-칩 패키지를 제조하는 방법을 순차적으로 나타낸 단면도들이다.
도 34는 본 발명의 다른 실시예에 따른 멀티-칩 패키지를 나타낸 단면도이다.
도 35는 본 발명의 또 다른 실시예에 따른 멀티-칩 패키지를 나타낸 단면도이다.
도 36은 본 발명의 또 다른 실시예에 따른 멀티-칩 패키지를 나타낸 단면도이다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명한다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
도 1은 본 발명의 일 실시예에 따른 멀티-칩 패키지를 나타낸 단면도이고, 도 2는 도 1의 멀티-칩 패키지를 나타낸 사시도이다.
도 1 및 도 2를 참조하면, 본 실시예에 따른 멀티-칩 패키지(100)는 제 1 반도체 칩(110), 제 2 반도체 칩(120), 제 3 반도체 칩(130), 절연막 구조물, 플러그 구조물 및 연결 단자(200)를 포함한다.
본 실시예에서, 제 1 반도체 칩(110), 제 2 반도체 칩(120), 제 3 반도체 칩(130)은 순차적으로 적층된다. 즉, 제 2 반도체 칩(120)은 제 1 반도체 칩(110)의 상부에 배치된다. 제 3 반도체 칩(130)은 제 2 반도체 칩(120)의 상부에 배치된다.
제 1 반도체 칩(110)은 제 1 본딩 패드(112)를 갖는다. 본 실시예에서, 제 1 본딩 패드(112)는 제 1 반도체 칩(110)의 상부면 중앙부에 배열된다. 다른 실시예로서, 제 1 본딩 패드(112)는 제 1 반도체 칩(110)의 상부면 가장자리에 배열될 수도 있다.
제 2 반도체 칩(120)은 제 2 본딩 패드(122)를 갖는다. 본 실시예에서, 제 2 본딩 패드(122)는 제 2 반도체 칩(120)의 상부면 중앙부에 배열된다. 다른 실시예로서, 제 2 본딩 패드(122)는 제 2 반도체 칩(120)의 상부면 가장자리에 배열될 수도 있다. 본 실시예에서, 제 2 반도체 칩(120)은 제 1 반도체 칩(110)과 실질적으로 동일한 크기를 가질 수 있다. 또는, 제 2 반도체 칩(120)은 제 1 반도체 칩(110)과 실질적으로 다른 크기를 가질 수도 있다.
제 3 반도체 칩(110)은 제 3 본딩 패드(132)를 갖는다. 본 실시예에서, 제 3 본딩 패드(132)는 제 3 반도체 칩(130)의 상부면 중앙부에 배열된다. 다른 실시예로서, 제 3 본딩 패드(132)는 제 3 반도체 칩(130)의 상부면 가장자리에 배열될 수도 있다. 본 실시예에서, 제 3 반도체 칩(130)은 제 1 및 제 2 반도체 칩(110, 120)들과 실질적으로 동일한 크기를 가질 수 있다. 다른 실시예로서, 제 1 및 제 2 반도체 칩(110, 120)들이 서로 다른 크기들을 가질 경우, 제 3 반도체 칩(130)은 제 1 반도체 칩(110)과 제 2 반도체 칩(120) 중 어느 하나와 동일한 크기를 가질 수도 있다. 또한, 제 3 반도체 칩(130)은 제 1 및 제 2 반도체 칩(110, 120)들과 실질적으로 다른 크기를 가질 수도 있다.
절연막 구조물은 적층된 제 1 내지 제 3 반도체 칩(110, 120, 130)들을 둘러싼다. 본 실시예에서, 절연막 구조물은 제 1 내지 제 3 반도체 칩(110, 120, 130)들의 측면들과, 제 3 반도체 칩(130)의 상부면을 덮는다.
절연막 구조물은 제 1 절연막 패턴(140), 제 2 절연막 패턴(145), 제 3 절연막 패턴(150), 제 4 절연막 패턴(155), 제 5 절연막 패턴(160) 및 제 6 절연막 패턴(165)을 포함한다.
제 1 절연막 패턴(140)은 제 1 반도체 칩(110)의 측면과 상부면을 덮는다. 본 실시예에서, 제 1 절연막 패턴(140)은 제 1 본딩 패드(112)를 노출시키는 제 1 개구부(141), 및 제 1 반도체 칩(110)의 측면에 인접하게 위치한 제 1 비아홀(142)을 갖는다. 즉, 제 1 비아홀(142)은 제 1 반도체 칩(110)의 측면으로부터 이격되어 있다. 제 1 비아홀(142)은 제 1 반도체 칩(110)의 측면과 실질적으로 평행하게 수직 방향을 따라 연장될 수 있다. 제 1 비아홀(142)은 제 1 절연막 패턴(140)의 하부면을 통해 노출된 하단, 및 제 1 절연막 패턴(140)의 상부면을 통해 노출된 상단을 갖는다.
제 2 절연막 패턴(145)은 제 1 절연막 패턴(140)의 상부면에 형성된다. 본 실시예에서, 제 2 절연막 패턴(145)은 제 1 비아홀(142)과 연통된 제 1 재배선홀(146)을 갖는다. 제 1 재배선홀(146)은 제 1 비아홀(142)의 상단으로부터 수평 방향을 따라 제 1 본딩 패드(112)의 상부까지 연장된다.
제 3 절연막 패턴(150)은 제 2 절연막 패턴(145)의 상부면에 형성되어, 제 2 반도체 칩(120)의 측면과 상부면을 덮는다. 본 실시예에서, 제 3 절연막 패턴(150)은 제 2 본딩 패드(122)를 노출시키는 제 2 개구부(151), 및 제 2 반도체 칩(120)의 측면에 인접하게 위치한 제 2 비아홀(152)을 갖는다. 즉, 제 2 비아홀(152)은 제 2 반도체 칩(120)의 측면으로부터 이격되어 있다. 제 2 비아홀(152)은 제 2 반도체 칩(120)의 측면과 실질적으로 평행하게 수직 방향을 따라 연장될 수 있다. 제 2 비아홀(152)은 제 3 절연막 패턴(150)의 하부면을 통해 노출되어 제 1 재배선홀(146)과 연통된 하단, 및 제 3 절연막 패턴(150)의 상부면을 통해 노출된 상단을 갖는다.
제 4 절연막 패턴(155)은 제 3 절연막 패턴(150)의 상부면에 형성된다. 본 실시예에서, 제 4 절연막 패턴(155)은 제 2 비아홀(152)과 연통된 제 2 재배선홀(156)을 갖는다. 제 2 재배선홀(156)은 제 2 비아홀(152)의 상단으로부터 수평 방향을 따라 제 2 본딩 패드(122)의 상부까지 연장된다.
제 5 절연막 패턴(160)은 제 4 절연막 패턴(155)의 상부면에 형성되어, 제 3 반도체 칩(130)의 측면과 상부면을 덮는다. 본 실시예에서, 제 5 절연막 패턴(160)은 제 3 본딩 패드(132)를 노출시키는 제 3 개구부(161), 및 제 3 반도체 칩(130)의 측면에 인접하게 위치한 제 3 비아홀(162)을 갖는다. 즉, 제 3 비아홀(162)은 제 3 반도체 칩(130)의 측면으로부터 이격되어 있다. 제 3 비아홀(162)은 제 3 반도체 칩(130)의 측면과 실질적으로 평행하게 수직 방향을 따라 연장될 수 있다. 제 3 비아홀(162)은 제 5 절연막 패턴(160)의 하부면을 통해 노출되어 제 2 재배선홀(156)과 연통된 하단, 및 제 5 절연막 패턴(160)의 상부면을 통해 노출된 상단을 갖는다.
제 6 절연막 패턴(165)은 제 5 절연막 패턴(160)의 상부면에 형성된다. 본 실시예에서, 제 6 절연막 패턴(165)은 제 3 비아홀(162)과 연통된 제 3 재배선홀(166)을 갖는다. 제 3 재배선홀(166)은 제 3 비아홀(162)의 상단으로부터 수평 방향을 따라 제 3 본딩 패드(132)의 상부까지 연장된다.
따라서, 제 1 내지 제 3 비아홀(142, 152, 162)들은 제 1 내지 제 3 반도체 칩(110, 120, 130)의 측면으로부터 이격된 제 1 절연막 패턴(140), 제 3 절연막 패턴(150) 및 제 6 절연막 패턴(160) 부분들에 수직 방향을 따라 형성된다.
본 실시예에서, 제 1 내지 제 3 반도체 칩(110, 120, 130)들이 실질적으로 동일한 크기를 가질 경우, 제 1 내지 제 3 비아홀(142, 152, 162)들은 동일축 및 동일한 직경을 가질 수 있다. 이러한 경우, 제 1 내지 제 3 재배선홀(146, 156, 166)들은 실질적으로 동일한 길이를 갖게 된다.
다른 실시예로서, 제 1 내지 제 3 반도체 칩(110, 120, 130)들이 서로 다른 크기를 가질 경우, 제 1 내지 제 3 비아홀(142, 152, 162)들은 동일한 직경을 갖지만, 동일축을 갖지 않을 수도 있다. 이러한 경우, 제 1 내지 제 3 재배선홀(146, 156, 166)들은 서로 다른 길이를 갖게 된다.
플러그 구조물은 절연막 구조물에 내장되어, 제 1 내지 제 3 반도체 칩(110, 120, 130)들을 서로 전기적으로 연결시킨다. 본 실시예에서, 플러그 구조물은 제 1 시드막(171), 제 2 시드막(172), 제 3 시드막(173), 제 4 시드막(174), 제 1 플러그(181), 제 2 플러그(182), 제 3 플러그(183), 제 1 재배선막(191), 제 2 재배선막(192) 및 제 3 재배선막(193)을 포함한다.
제 1 시드막(171)은 제 1 비아홀(141)의 저면에 배치된다. 본 실시예에서, 제 1 시드막(171)은 티타늄막을 포함할 수 있다.
제 1 플러그(181)는 제 1 시드막(171) 상에 형성되어 제 1 비아홀(142)을 채운다. 본 실시예에서, 제 1 플러그(181)는 제 1 시드막(171)에 대한 도금 공정, 구체적으로는 전기 도금 공정을 통해 형성될 수 있다. 제 1 플러그(181)는 구리막을 포함할 수 있다.
도 1에 도시된 본 실시예에 따른 멀티-칩 패키지(100)는 제 1 시드막(171)을 포함하는 것으로 예시되었다. 그러나, 멀티-칩 패키지(100)를 제조할 때, 제 1 시드막(171)은 제 1 반도체 칩(110)이 부착되는 지지 기판(미도시) 상에 형성되어, 제 1 비아홀(141)을 통해 노출된다. 지지 기판을 제 1 반도체 칩(110)으로부터 분리시킬 때, 제 1 시드막(171)도 같이 분리될 수 있다. 이러한 경우, 제 1 시드막(171)은 멀티-칩 패키지(100)에 포함되지 않을 수도 있다.
제 2 시드막(172)은 제 1 플러그(181), 제 1 본딩 패드(112) 및 제 1 플러그(181)와 제 1 본딩 패드(112) 사이의 제 1 절연막 패턴(140) 부분 상에 형성된다. 즉, 제 2 시드막(172)은 제 1 플러그(181)로부터 제 1 절연막 패턴(140)의 상부면을 따라 제 1 본딩 패드(112)까지 연장된다. 본 실시예에서, 제 2 시드막(172)은 제 1 시드막(171)과 실질적으로 동일한 물질을 포함할 수 있다.
제 1 재배선막(191)은 제 2 시드막(172) 상에 형성되어, 제 1 재배선홀(146)을 채운다. 본 실시예에서, 제 1 재배선막(191)은 제 2 시드막(172)에 대한 도금 공정, 구체적으로는 전기 도금 공정을 통해 형성될 수 있다. 제 1 재배선막(191)은 제 1 플러그(181)와 실질적으로 동일한 물질을 포함한다.
제 2 플러그(182)는 제 1 재배선막(191) 상에 형성되어 제 2 비아홀(152)을 채운다. 본 실시예에서, 제 2 플러그(182)는 제 1 재배선막(191)에 대한 도금 공정, 구체적으로는 전기 도금 공정을 통해 형성될 수 있다. 제 2 플러그(182)는 구리막을 포함할 수 있다.
제 3 시드막(173)은 제 2 플러그(182), 제 2 본딩 패드(122) 및 제 2 플러그(182)와 제 2 본딩 패드(122) 사이의 제 2 절연막 패턴(150) 부분 상에 형성된다. 즉, 제 3 시드막(173)은 제 2 플러그(182)로부터 제 2 절연막 패턴(150)의 상부면을 따라 제 2 본딩 패드(122)까지 연장된다. 본 실시예에서, 제 3 시드막(173)은 제 1 시드막(171)과 실질적으로 동일한 물질을 포함할 수 있다.
제 2 재배선막(192)은 제 3 시드막(173) 상에 형성되어, 제 2 재배선홀(156)을 채운다. 본 실시예에서, 제 2 재배선막(192)은 제 3 시드막(173)에 대한 도금 공정, 구체적으로는 전기 도금 공정을 통해 형성될 수 있다. 제 2 재배선막(192)은 제 1 재배선막(191)과 실질적으로 동일한 물질을 포함할 수 있다.
제 3 플러그(183)는 제 2 재배선막(192) 상에 형성되어 제 3 비아홀(162)을 채운다. 본 실시예에서, 제 3 플러그(183)는 제 2 재배선막(192)에 대한 도금 공정, 구체적으로는 전기 도금 공정을 통해 형성될 수 있다.
제 4 시드막(174)은 제 3 플러그(183), 제 3 본딩 패드(132) 및 제 3 플러그(183)와 제 3 본딩 패드(132) 사이의 제 3 절연막 패턴(160) 부분 상에 형성된다. 즉, 제 4 시드막(174)은 제 3 플러그(183)로부터 제 3 절연막 패턴(160)의 상부면을 따라 제 3 본딩 패드(132)까지 연장된다. 본 실시예에서, 제 4 시드막(174)은 제 1 시드막(171)과 실질적으로 동일한 물질을 포함할 수 있다.
제 3 재배선막(193)은 제 4 시드막(174) 상에 형성되어, 제 3 재배선홀(166)을 채운다. 본 실시예에서, 제 3 재배선막(193)은 제 4 시드막(174)에 대한 도금 공정, 구체적으로는 전기 도금 공정을 통해 형성될 수 있다. 제 3 재배선막(193)은 제 1 재배선막(191)과 실질적으로 동일한 물질을 포함할 수 있다.
본 실시예에서, 제 1 내지 제 3 비아홀(142, 152, 162)들이 제 1 내지 제 3 반도체 칩(110, 120, 130)들의 측면을 따라 수직하게 형성되어 있으므로, 제 1 내지 제 3 플러그(181, 182, 183)들도 제 1 내지 제 3 반도체 칩(110, 120, 130)들의 측면을 따라 수직하게 배치된다. 즉, 제 1 내지 제 3 플러그(181, 182, 183)들은 제 1 내지 제 3 반도체 칩(110, 120, 130)들의 내부가 아닌 측면 외측에 수직하게 배치된다.
연결 단자(200)는 제 3 재배선막(193)에 연결된다. 본 실시예에서, 연결 단자(200)는 제 6 절연막 패턴(165)의 개구부(167)를 통해 노출된 제 3 재배선막(193)에 대해서 전기 도금 공정을 통해서 형성할 수 있다. 다른 실시예로서, 연결 단자(200)는 도전성 범프(미도시)를 재배선막(193)에 실장하여 형성할 수도 있다.
도 3 내지 도 33은 도 1의 멀티-칩 패키지를 제조하는 방법을 순차적으로 나타낸 단면도들이다.
도 3을 참조하면, 제 1 시드막(171)을 지지 기판(S)의 상부면에 형성한다. 본 실시예에서, 지지 기판(S)은 더미 웨이퍼를 포함할 수 있다.
도 4를 참조하면, 제 1 반도체 칩(110)들을 제 1 시드막(171)의 상부면에 부착한다.
도 5를 참조하면, 제 1 절연막(143)을 제 1 시드막(171) 상에 형성하여, 제 1 반도체 칩(110)들을 제 1 절연막(143)으로 덮는다.
도 6을 참조하면, 제 1 절연막(143)을 패터닝하여 제 1 절연막 패턴(140)을 형성한다. 본 실시예에서, 제 1 절연막 패턴(140)은 제 1 반도체 칩(110)의 제 1 본딩 패드(112)를 노출시키는 제 1 개구부(141), 및 제 1 시드막(171)을 노출시키는 제 1 비아홀(142)을 갖는다. 제 1 비아홀(142)은 제 1 반도체 칩(110)의 측면으로부터 이격되어 있다. 또한, 제 1 비아홀(142)은 제 1 반도체 칩(110)의 측면과 실질적으로 평행하게 수직 방향을 따라 연장된다. 제 1 절연막 패턴(140)은 제 1 절연막(143)을 식각하여 형성할 수 있다. 아울러, 지지 기판(S)의 가장자리에 형성된 제 1 시드막(171) 부분도 상기 패터닝 공정에 의해 노출된다. 지지 기판(S)의 가장자리 상에 위치한 제 1 시드막(171) 부분은 후속 전기 도금 공정에서 전극으로 이용된다. 이어서, 제 1 절연막 패턴(140)을 경화시킨다.
도 7을 참조하면, 제 1 비아홀(142)을 통해 노출된 제 1 시드막(171)에 대해서 제 1 전기 도금 공정을 수행하여, 제 1 비아홀(142)을 채우는 제 1 플러그(181)를 형성한다.
도 8을 참조하면, 제 2 시드막(172)을 제 1 절연막 패턴(140)의 상부면에 형성하여, 제 1 플러그(181)와 제 1 본딩 패드(112)를 제 2 시드막(172)으로 연결시킨다. 이때, 제 2 시드막(172)은 지지 기판(S)의 가장자리 상에 위치한 제 1 시드막(171) 부분 상에도 형성된다. 제 1 시드막(171) 상에 위치한 제 2 시드막(172) 부분은 후속 전기 도금 공정에서 전극으로 이용된다.
도 9를 참조하면, 제 1 포토레지스트 패턴(PR1)을 제 2 시드막(172)의 상부면에 형성한다. 본 실시예에서, 제 1 포토레지스트 패턴(PR1)은 제 1 플러그(181)와 제 1 본딩 패드(112) 사이에 위치한 제 2 시드막(172) 부분을 노출시키는 개구부를 갖는다.
도 10을 참조하면, 제 1 포토레지스트 패턴(PR1)의 개구부를 통해 노출된 제 2 시드막(172)에 대해서 제 2 전기 도금 공정을 수행하여, 제 1 플러그(181)로부터 제 1 본딩 패드(112)까지 연장된 제 1 재배선층(191)을 형성한다.
다른 실시예로서, 제 1 반도체 칩(110)의 두께가 얇을 경우, 제 2 시드막(172)을 사용하지 않고 제 1 플러그(181)와 제 1 재배선층(191)을 동시에 형성할 수도 있다. 이러한 경우, 제 1 플러그(181)와 제 1 재배선층(191)은 제 1 시드막(171)에 대한 도금 공정을 통해 동시에 형성될 수 있다. 따라서, 제 1 포토레지스트 패턴(PR1)과 제 2 시드막(172)을 형성하는 공정들은 생략될 수 있다.
도 11을 참조하면, 제 1 포토레지스트 패턴(PR1)을 제거한다. 본 실시예에서, 제 1 포토레지스트 패턴(PR1)은 스트립 및/또는 애싱 공정을 통해 제거할 수 있다.
도 12를 참조하면, 잔류된 제 2 시드막(172)을 제거한다. 본 실시예에서, 제 2 시드막(172) 부분은 식각 공정을 통해 제거할 수 있다.
도 13을 참조하면, 제 2 절연막 패턴(145)을 제 1 절연막 패턴(140)의 상부면에 형성하여, 제 1 재배선층(191)을 제 2 절연막 패턴(145)으로 덮는다. 따라서, 제 2 절연막 패턴(145)은 제 1 재배선층(191)을 수용하는 제 1 재배선홀(146)을 갖게 된다. 제 1 재배선층(191)은 제 1 재배선홀(146)을 통해서 상부로 부분적으로 노출된다.
도 14를 참조하면, 제 2 반도체 칩(120)들을 제 2 절연막 패턴(145)의 상부면에 부착한다.
도 15를 참조하면, 제 3 절연막 패턴(150)을 제 2 절연막 패턴(145)의 상부면에 형성하여, 제 2 반도체 칩(120)들을 제 3 절연막 패턴(150)으로 덮는다. 본 실시예에서, 제 3 절연막 패턴(150)은 제 2 반도체 칩(120)의 제 2 본딩 패드(122)를 노출시키는 제 2 개구부(151), 및 제 1 재배선홀(146)을 노출시키는 제 2 비아홀(152)을 갖는다. 제 2 비아홀(152)은 제 2 반도체 칩(120)의 측면으로부터 이격되어 있다. 또한, 제 2 비아홀(152)은 제 2 반도체 칩(120)의 측면과 실질적으로 평행하게 수직 방향을 따라 연장된다.
도 16을 참조하면, 제 2 비아홀(152)을 통해 노출된 제 1 재배선층(191)에 대해서 제 3 전기 도금 공정을 수행하여, 제 2 비아홀(152)을 채우는 제 2 플러그(182)를 형성한다.
도 17을 참조하면, 제 3 시드막(173)을 제 3 절연막 패턴(150)의 상부면에 형성하여, 제 2 플러그(182)와 제 2 본딩 패드(122)를 제 3 시드막(173)으로 연결시킨다. 이때, 제 3 시드막(173)은 지지 기판(S)의 가장자리 상에 위치한 제 1 시드막(171) 부분 상에도 형성된다.
도 18을 참조하면, 제 2 포토레지스트 패턴(PR2)을 제 3 시드막(173)의 상부면에 형성한다. 본 실시예에서, 제 2 포토레지스트 패턴(PR2)은 제 2 플러그(182)와 제 2 본딩 패드(122) 사이에 위치한 제 3 시드막(173) 부분을 노출시키는 개구부를 갖는다.
도 19를 참조하면, 제 2 포토레지스트 패턴(PR2)의 개구부를 통해 노출된 제 3 시드막(173)에 대해서 제 4 전기 도금 공정을 수행하여, 제 2 플러그(182)로부터 제 2 본딩 패드(122)까지 연장된 제 2 재배선층(192)을 형성한다.
다른 실시예로서, 제 2 반도체 칩(120)의 두께가 얇을 경우, 제 3 시드막(173)을 사용하지 않고 제 2 플러그(182)와 제 2 재배선층(192)을 동시에 형성할 수도 있다. 이러한 경우, 제 2 플러그(182)와 제 2 재배선층(192)은 제 2 시드막(172)에 대한 도금 공정을 통해 동시에 형성될 수 있다. 따라서, 제 2 포토레지스트 패턴(PR2)과 제 3 시드막(173)을 형성하는 공정들은 생략될 수 있다.
도 20을 참조하면, 제 2 포토레지스트 패턴(PR2)을 제거한다. 본 실시예에서, 제 2 포토레지스트 패턴(PR2)은 스트립 및/또는 애싱 공정을 통해 제거할 수 있다.
도 21을 참조하면, 잔류된 제 3 시드막(173) 부분을 제거한다. 본 실시예에서, 제 3 시드막(173) 부분은 식각 공정을 통해 제거할 수 있다.
도 22를 참조하면, 제 4 절연막 패턴(155)을 제 3 절연막 패턴(150)의 상부면에 형성하여, 제 2 재배선층(192)을 제 4 절연막 패턴(155)으로 덮는다. 따라서, 제 4 절연막 패턴(155)은 제 2 재배선층(192)을 수용하는 제 2 재배선홀(156)을 갖게 된다.
도 23을 참조하면, 제 3 반도체 칩(120)들을 제 4 절연막 패턴(155)의 상부면에 부착한다.
도 24를 참조하면, 제 5 절연막 패턴(160)을 제 4 절연막 패턴(155)의 상부면에 형성하여, 제 3 반도체 칩(130)들을 제 5 절연막 패턴(160)으로 덮는다. 본 실시예에서, 제 5 절연막 패턴(160)은 제 3 반도체 칩(130)의 제 3 본딩 패드(132)를 노출시키는 제 3 개구부(161), 및 제 2 배선홀(156)을 노출시키는 제 3 비아홀(153)을 갖는다. 제 3 비아홀(153)은 제 3 반도체 칩(130)의 측면으로부터 이격되어 있다. 또한, 제 3 비아홀(153)은 제 3 반도체 칩(130)의 측면과 실질적으로 평행하게 수직 방향을 따라 연장된다.
도 25를 참조하면, 제 3 비아홀(153)을 통해 노출된 제 2 배선층(192)에 대해서 제 5 전기 도금 공정을 수행하여, 제 3 비아홀(153)을 채우는 제 3 플러그(183)를 형성한다.
도 26을 참조하면, 제 4 시드막(174)을 제 5 절연막 패턴(160)의 상부면에 형성하여, 제 3 플러그(183)와 제 3 본딩 패드(132)를 제 4 시드막(174)으로 연결시킨다. 이때, 제 4 시드막(174)은 지지 기판(S)의 가장자리 상에 위치한 제 1 시드막(171) 부분 상에도 형성된다.
도 27을 참조하면, 제 3 포토레지스트 패턴(PR3)을 제 4 시드막(174)의 상부면에 형성한다. 본 실시예에서, 제 3 포토레지스트 패턴(PR3)은 제 3 플러그(183)와 제 3 본딩 패드(132) 사이에 위치한 제 4 시드막(174) 부분을 노출시키는 개구부를 갖는다.
도 28을 참조하면, 제 3 포토레지스트 패턴(PR3)의 개구부를 통해 노출된 제 6 시드막(176)에 대해서 제 6 전기 도금 공정을 수행하여, 제 3 플러그(183)로부터 제 3 본딩 패드(132)까지 연장된 제 3 재배선층(193)을 형성한다.
다른 실시예로서, 제 3 반도체 칩(130)의 두께가 얇을 경우, 제 4 시드막(174)을 사용하지 않고 제 3 플러그(183)와 제 3 재배선층(193)을 동시에 형성할 수도 있다. 이러한 경우, 제 3 플러그(183)와 제 1 재배선층(193)은 제 3 시드막(173)에 대한 도금 공정을 통해 동시에 형성될 수 있다. 따라서, 제 3 포토레지스트 패턴(PR3)과 제 4 시드막(174)을 형성하는 공정들은 생략될 수 있다.
도 29를 참조하면, 제 3 포토레지스트 패턴(PR3)을 제거한다. 본 실시예에서, 제 3 포토레지스트 패턴(PR3)은 스트립 및/또는 애싱 공정을 통해 제거할 수 있다.
도 30을 참조하면, 잔류된 제 4 시드막(174) 부분을 제거한다. 본 실시예에서, 제 4 시드막(174) 부분은 식각 공정을 통해 제거할 수 있다.
도 31을 참조하면, 제 6 절연막 패턴(165)을 제 5 절연막 패턴(160)의 상부면에 형성하여, 제 3 재배선층(193)을 제 6 절연막 패턴(165)으로 덮는다. 따라서, 제 6 절연막 패턴(165)은 제 3 재배선층(193)을 수용하는 제 3 재배선홀(166)을 갖게 된다. 본 실시예에서, 제 6 절연막 패턴(165)은 제 3 재배선막(193)의 상부면을 노출시키는 개구부(167)를 갖는다.
도 32를 참조하면, 연결 단자(200)를 제 3 재배선막(193)에 연결시킨다. 본 실시예에서, 연결 단자(200)는 개구부(167)를 통해 노출된 제 3 재배선막(193)에 대해서 전기 도금 공정을 통해서 형성할 수 있다. 다른 실시예로서, 연결 단자(200)는 도전성 범프(미도시)를 제 3 재배선막(193)에 실장하여 형성할 수도 있다.
도 33을 참조하면, 지지 기판(S)을 제 1 반도체 칩(110)과 제 1 절연막 패턴(140)으로부터 제거한다. 본 실시예에서, 지지 기판(S)은 그라인딩 공정을 통해서 제거할 수 있다.
제 1 내지 제 3 반도체 칩(110, 120, 130)들 사이에 위치한 절연막 구조물 부분을 절단하여, 도 1에 도시된 멀티-칩 패키지(100)를 완성한다.
본 실시예에 따르면, 플러그 구조물은 시드막에 대한 전기 도금 공정을 통해 형성된다. 따라서, 플러그들을 별도의 마이크로 범프를 이용해서 서로 전기적으로 연결시킬 필요가 없게 된다. 결과적으로, 마이크로 범프 형성을 위한 공정으로 인해 야기되는 제반 문제점들이 완벽하게 해소될 수 있다.
도 34는 본 발명의 다른 실시예에 따른 멀티-칩 패키지를 나타낸 단면도이다.
본 실시예에 따른 멀티-칩 패키지(100a)는 연결 단자의 위치를 제외하고는 도 1의 멀티-칩 패키지(100)의 구성요소들과 실질적으로 동일한 구성요소들을 포함한다. 따라서, 동일한 구성요소들은 동일한 참조부호들로 나타내고, 또한 동일한 구성요소들에 대한 반복 설명은 생략한다.
도 34를 참조하면, 본 실시예의 연결 단자(200a)는 제 1 시드막(171)의 하부면에 연결된다. 본 실시예에서, 연결 단자(200a)는 제 1 반도체 칩(110)의 하부면에 형성된 제 4 재배선층(194)을 매개로 제 1 시드막(171)에 연결될 수 있다. 다른 실시예로서, 제 1 시드막(171)이 지지 기판(S)과 같이 제거된다면, 연결 단자(200a)는 제 1 플러그(181)의 하단에 연결된다.
본 실시예에서, 연결 단자(200a)가 제 1 시드막(171) 또는 제 1 플러그(181)에 연결되므로, 제 6 절연막 패턴(165)은 제 3 재배선막(193)의 상부면을 노출시키는 개구부(167)를 가질 필요가 없다. 따라서, 제 3 배선막(193)은 제 6 절연막 패턴(165)으로 완전히 덮여지게 된다.
본 실시예의 멀티-칩 패키지(100a)를 제조하는 방법은 연결 단자(200a)를 제 1 시드막(171) 또는 제 1 플러그(181)에 연결하는 공정을 제외하고는 도 3 내지 도 31을 참조로 설명한 공정들과 실질적으로 동일한 공정들을 포함한다. 따라서, 본 실시예의 멀티-칩 패키지(100a)를 제조하는 방법에 대한 설명은 생략한다.
도 35는 본 발명의 또 다른 실시예에 따른 멀티-칩 패키지를 나타낸 단면도이다.
본 실시예에 따른 멀티-칩 패키지(100b)는 패키지 기판(210), 몰딩 부재(220) 및 외부접속단자(230)들을 더 포함한다는 점을 제외하고는 도 1의 멀티-칩 패키지(100)의 구성요소들과 실질적으로 동일한 구성요소들을 포함한다. 따라서, 동일한 구성요소들은 동일한 참조부호들로 나타내고, 또한 동일한 구성요소들에 대한 반복 설명은 생략한다.
도 35를 참조하면, 도 1의 멀티-칩 패키지(100)가 패키지 기판(210)의 상부에 배치된다. 즉, 도 1의 멀티-칩 패키지(100)가 뒤집어져서, 제 3 재배선막(193)에 연결된 연결 단자(200)가 패키지 기판(210)을 향한다. 즉, 제 3 반도체 칩(130), 제 2 반도체 칩(120) 및 제 1 반도체 칩(110)이 아래로부터 순차적으로 적층된다. 이에 따라, 본 실시예의 멀티-칩 패키지(100b)는 제 1 내지 제 3 본딩 패드(112, 122, 132)들이 배열된 제 1 내지 제 3 반도체 칩(110, 120, 130)들의 액티브 면들이 하부를 향하는 페이스-다운 타입(face-down type) 패키지에 해당된다. 연결 단자(200)는 패키지 기판(210)의 상부면에 실장되어, 패키지 기판(210)의 회로 패턴(미도시)에 전기적으로 접촉한다.
몰딩 부재(220)는 패키지 기판(210)의 상부면에 형성되어, 절연막 구조물을 덮는다. 본 실시예에서, 몰딩 부재(220)는 외부 환경으로부터 제 1 내지 제 3 반도체 칩(110, 120, 130)들을 보호한다. 이러한 기능을 갖는 몰딩 부재(220)는 에폭시 몰딩 컴파운드(Epoxy Molding Compound : EMC)를 포함할 수 있다.
외부접속단자(230)들은 패키지 기판(210)의 하부면에 실장된다. 외부접속단자(230)들은 패키지 기판(230)의 회로 패턴에 전기적으로 접촉한다. 본 실시예에서, 외부접속단자(230)들은 솔더 볼을 포함할 수 있다.
본 실시예의 멀티-칩 패키지(100b)를 제조하는 방법은 연결 단자(200)를 패키지 기판(210)에 실장하는 공정, 몰딩 부재(220)를 패키지 기판(210)의 상부면에 형성하는 공정, 및 외부접속단자(230)들을 패키지 기판(210)의 하부면에 실장하는 공정을 더 포함한다는 점을 제외하고는 도 3 내지 도 33을 참조로 설명한 공정들과 실질적으로 동일한 공정들을 포함한다. 따라서, 본 실시예의 멀티-칩 패키지(100b)를 제조하는 방법에 대한 설명은 생략한다.
도 36은 본 발명의 또 다른 실시예에 따른 멀티-칩 패키지를 나타낸 단면도이다.
본 실시예에 따른 멀티-칩 패키지(100c)는 패키지 기판(210), 몰딩 부재(220) 및 외부접속단자(230)들을 더 포함한다는 점을 제외하고는 도 36의 멀티-칩 패키지(100a)의 구성요소들과 실질적으로 동일한 구성요소들을 포함한다. 따라서, 동일한 구성요소들은 동일한 참조부호들로 나타내고, 또한 동일한 구성요소들에 대한 반복 설명은 생략한다.
도 36을 참조하면, 도 36의 멀티-칩 패키지(100a)가 패키지 기판(210)의 상부에 배치된다. 즉, 제 1 시드막(171) 또는 제 1 플러그(181)에 연결된 연결 단자(200a)는 패키지 기판(210)을 향한다. 이에 따라, 본 실시예의 멀티-칩 패키지(100b)는 제 1 내지 제 3 본딩 패드(112, 122, 132)들이 배열된 제 1 내지 제 3 반도체 칩(110, 120, 130)들의 액티브 면들이 상부를 향하는 페이스-업 타입(face-up type) 패키지에 해당된다. 연결 단자(200a)는 패키지 기판(210)의 상부면에 실장되어, 패키지 기판(210)의 회로 패턴(미도시)에 전기적으로 접촉한다.
몰딩 부재(220)는 패키지 기판(210)의 상부면에 형성되어, 절연막 구조물을 덮는다. 본 실시예에서, 몰딩 부재(220)는 외부 환경으로부터 제 1 내지 제 3 반도체 칩(110, 120, 130)들을 보호한다. 이러한 기능을 갖는 몰딩 부재(220)는 에폭시 몰딩 컴파운드(Epoxy Molding Compound : EMC)를 포함할 수 있다.
외부접속단자(230)들은 패키지 기판(210)의 하부면에 실장된다. 외부접속단자(230)들은 패키지 기판(230)의 회로 패턴에 전기적으로 접촉한다. 본 실시예에서, 외부접속단자(230)들은 솔더 볼을 포함할 수 있다.
본 실시예의 멀티-칩 패키지(100c)를 제조하는 방법은 연결 단자(200a)를 패키지 기판(210)에 실장하는 공정, 몰딩 부재(220)를 패키지 기판(210)의 상부면에 형성하는 공정, 및 외부접속단자(230)들을 패키지 기판(210)의 하부면에 실장하는 공정을 더 포함한다는 점을 제외하고는 도 36의 멀티-칩 패키지(100a)를 제조하는 공정들과 실질적으로 동일한 공정들을 포함한다. 따라서, 본 실시예의 멀티-칩 패키지(100c)를 제조하는 방법에 대한 설명은 생략한다.
한편, 본 실시예들에서는, 멀티-칩 패키지들이 3개의 반도체 칩들을 포함하는 것으로 예시하였다. 그러나, 멀티-칩 패키지는 2개 또는 4개 이상의 반도체 칩들을 포함할 수도 있다.
상술한 바와 같이 본 실시예들에 따르면, 반도체 칩들의 측면을 따라 배치된 플러그 구조물을 간단한 도금 공정을 통해서 형성하게 되므로, 플러그들 간의 접속을 위한 마이크로 범프 형성 공정이 요구되지 않는다. 따라서, 마이크로 범프 형성 공정으로 야기되는 제반 문제점들을 완전히 해소할 수 있다.
상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
110 ; 제 1 반도체 칩 112 ; 제 1 본딩 패드
120 ; 제 2 반도체 칩 122 ; 제 2 본딩 패드
130 ; 제 3 반도체 칩 132 ; 제 3 본딩 패드
140 ; 제 1 절연막 패턴 141 ; 제 1 개구부
142 ; 제 1 비아홀 145 ; 제 2 절연막 패턴
146 ; 제 1 재배선홀 150 ; 제 3 절연막 패턴
151 ; 제 2 개구부 152 ; 제 2 비아홀
155 ; 제 4 절연막 패턴 156 ; 제 2 재배선홀
160 ; 제 5 절연막 패턴 161 ; 제 3 개구부
162 ; 제 3 비아홀 165 ; 제 4 절연막 패턴
166 ; 제 3 재배선홀 171 ; 제 1 시드막
172 ; 제 2 시드막 173 ; 제 3 시드막
174 ; 제 4 시드막 181 ; 제 1 플러그
182 ; 제 2 플러그 183 ; 제 3 플러그
191 ; 제 1 재배선막 192 ; 제 2 재배선막
193 ; 제 3 재배선막 200 ; 연결 단자

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  7. 제 1 본딩 패드를 갖는 제 1 반도체 칩의 상부에 배치되고, 제 2 본딩 패드를 갖는 제 2 반도체 칩을 배치하는 단계;
    상기 제 1 반도체 칩과 상기 제 2 반도체 칩을 절연막 구조물로 둘러싸는 단계; 및
    상기 절연막 구조물 내에 상기 제 1 및 제 2 반도체 칩들의 측면과 이격되는 플러그 구조물을 도금 공정을 통해 형성하여, 상기 제 1 본딩 패드와 상기 제 2 본딩 패드를 상기 플러그 구조물을 매개로 전기적으로 연결시키는 단계를 포함하고,
    상기 절연막 구조물과 상기 플러그 구조물을 형성하는 단계는
    지지 기판 상에 제 1 시드막을 형성하는 단계;
    상기 제 1 시드막 상에 상기 제 1 반도체 칩을 부착하는 단계;
    상기 제 1 본딩 패드를 노출시키는 제 1 개구부와 상기 제 1 시드막을 노출시키는 제 1 비아홀을 갖는 제 1 절연막 패턴을 상기 제 1 시드막 상에 형성하여, 상기 제 1 반도체 칩을 상기 제 1 절연막 패턴으로 덮는 단계;
    상기 제 1 시드막에 대해서 제 1 도금 공정을 수행하여, 상기 제 1 비아홀 내에 제 1 플러그를 형성하는 단계;
    상기 제 1 플러그로부터 상기 제 1 본딩 패드까지 제 2 시드막을 형성하는 단계;
    상기 제 2 시드막에 대해서 제 2 도금 공정을 수행하여, 상기 제 1 플러그와 상기 제 1 본딩 패드를 전기적으로 연결시키는 제 1 재배선막을 형성하는 단계;
    상기 제 1 재배선막이 노출되도록 상기 제 1 절연막 패턴 상에 제 2 절연막 패턴을 형성하는 단계;
    상기 제 2 절연막 패턴 상에 제 2 반도체 칩을 부착하는 단계;
    상기 제 1 재배선막을 노출시키는 제 2 비아홀과 상기 제 2 본딩 패드를 노출시키는 제 2 개구부를 갖는 제 3 절연막 패턴을 상기 제 2 절연막 패턴 상에 형성하여, 상기 제 2 반도체 칩을 상기 제 3 절연막 패턴으로 덮는 단계;
    상기 제 1 재배선막에 대해서 제 3 도금 공정을 수행하여, 상기 제 2 비아홀 내에 제 2 플러그를 형성하는 단계;
    상기 제 2 플러그로부터 상기 제 2 본딩 패드까지 제 3 시드막을 형성하는 단계;
    상기 제 3 시드막에 대해서 제 4 도금 공정을 수행하여, 상기 제 2 플러그와 상기 제 2 본딩 패드를 전기적으로 연결시키는 제 2 재배선막을 형성하는 단계; 및
    상기 제 2 배선막이 노출되도록 상기 제 3 절연막 패턴 상에 제 4 절연막 패턴을 형성하는 단계를 포함하는 멀티-칩 패키지의 제조 방법.
  8. 삭제
  9. 제 7 항에 있어서, 상기 제 2 재배선막 상에 연결 단자를 형성하는 단계를 더 포함하는 멀티-칩 패키지의 제조 방법.
  10. 제 7 항에 있어서, 상기 제 1 시드막 상에 연결 단자를 형성하는 단계를 더 포함하는 멀티-칩 패키지의 제조 방법.
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