KR102415070B1 - 역 구축된 하이브리드 부가적 구조체를 구비한 스루몰드 포스트 패키지 - Google Patents

역 구축된 하이브리드 부가적 구조체를 구비한 스루몰드 포스트 패키지 Download PDF

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애쉬옥 파차무쑤
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마이크론 테크놀로지, 인크
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Abstract

재배선 구조체에 전기적으로 연결된 반도체 다이 및 재배선 구조체 위에 성형된 재료를 가진 반도체 디바이스가 연관된 시스템 및 방법과 함께 본 명세서에 개시된다. 하나의 실시형태에서, 반도체 디바이스는 기판-없는 재배선 구조체의 제1 측면에 부착된 반도체 다이, 및 재배선 구조체의 제1 측면 상에 배치된 성형된 재료를 통해 연장되는 복수의 전도성 열을 포함한다. 반도체 디바이스는 또한 성형된 재료 상에 있고 그리고 전도성 열에 전기적으로 연결된 제2 재배선 구조체를 포함한다. 반도체 디바이스는 단일의 캐리어를 사용하여 그리고 반도체 디바이스의 오직 단일의 측면 상의 처리를 요구하여 제작될 수 있다.

Description

역 구축된 하이브리드 부가적 구조체를 구비한 스루몰드 포스트 패키지
관련 출원(들)에 대한 상호-참조
본 출원은 동시 출원된 미국 특허 출원(발명자: John F. Kaeding, Ashok Pachamuthu, 및 Chan H. Yoo, 발명의 명칭: "HYBRID ADDITIVE STRUCTURE STACKABLE MEMORY DIE USING WIRE BOND")과 관련된 주제를 포함한다. 상기 기초출원의 전문이 본 명세서에 참고로 원용되는, 관련 출원은 Micron Technology사에 양도되고, 그리고 대리인 문서 번호 제010829-9217. US00호로 식별된다.
기술 분야
본 개시내용은 일반적으로 반도체 디바이스에 관한 것이다. 특히, 본 기술은 재배선 구조체(redistribution structure)에 전기적으로 연결된 반도체 다이 및 재배선 구조체 위에 성형된 재료를 가진 반도체 디바이스, 및 연관된 시스템 및 방법에 관한 것이다.
미세전자 디바이스는 일반적으로 매우 작은 컴포넌트의 고밀도를 가진 집적 회로를 포함하는 다이(즉, 칩)를 포함한다. 보통, 다이는 집적 회로에 전기적으로 연결된 매우 작은 본드 패드의 어레이를 포함한다. 본드 패드는 외부의 전기 접촉부이고 외부의 전기 접촉부를 통해 공급 전압, 신호 등이 집적 회로로 그리고 집적 회로로부터 전송된다. 다이가 형성된 후, 다이는 다양한 전력 공급 라인, 신호 라인, 및 접지 라인에 더 쉽게 연결될 수 있는 전기 단자의 더 큰 어레이에 본드 패드를 연결시키도록 "패키징된다". 다이를 패키징하기 위한 종래의 공정은 다이 상의 본드 패드를 리드, 볼 패드, 또는 전기 단자의 다른 유형의 어레이에 전기적으로 연결하는 단계, 및 다이를 캡슐화하여 다이를 환경적 요인(예를 들어, 수분, 미립자, 정전기, 및 물리적 충격)으로부터 보호하는 단계를 포함한다.
다이의 상이한 유형은 매우 상이한 본드 패드 배열을 가질 수도 있고, 그리고 또한 유사한 외부 디바이스와 호환 가능해야 한다. 따라서, 기존의 패키징 기법은 다이 상에 재배선층(redistribution layer: RDL)을 형성하는 단계를 포함할 수 있다. RDL은 결국 외부 디바이스의 본드 패드와 정합하도록 배열되는, RDL 본드 패드와 다이 본드 패드를 연결시키는 라인 및/또는 비아를 포함한다. 하나의 전형적인 패키징 공정에서, 많은 다이가 캐리어 상에(즉, 웨이퍼 또는 패널 레벨에) 실장되고 그리고 캐리어가 제거되기 전에 캡슐화된다. 이어서 처리된 디바이스가 뒤집히고/뒤집히거나 제2 캐리어에 부착되어 RDL이 증착 기법 및 리소그래피 기법을 사용하여 다이의 정면 상에 직접적으로 형성될 수 있다. 최종적으로, 리드, 볼-패드, 전기 단자의 다른 유형의 어레이가 RDL의 본드 패드 상에 실장되고 그리고 처리된 디바이스가 개별적인 디바이스를 형성하도록 싱귤레이션된다(singulated).
전술한 패키징 기법의 하나의 결점은 패키징 기법이 처리된 디바이스를 이동시키는 다수의 단계(예를 들어, 디바이스를 뒤집는 단계 및/또는 디바이스를 제2 캐리어에 부착하는 단계)를 필요로 한다는 것이다. 각각의 추가의 단계는 제작 공정 동안 제작 비용 및 손상 위험을 증가(즉, 생산량 손실)시킨다.
도 1은 본 기술의 실시형태에 따른 반도체 디바이스를 예시하는 단면도.
도 2a 및 도 2b는 각각, 본 기술의 실시형태에 따른 반도체 디바이스를 예시하는, 단면도 및 평면도.
도 3a 내지 도 3g는 본 기술의 실시형태에 따른 반도체 디바이스를 제작하는 다양한 단계에서 반도체 디바이스를 예시하는 단면도.
도 4는 본 기술의 실시형태에 따라 구성된 반도체 디바이스를 포함하는 시스템의 개략도.
재배선 구조체에 전기적으로 연결된 반도체 다이 및 재배선 구조체 위의 성형된 재료를 가진 반도체 디바이스의 수개의 실시형태의 구체적인 상세사항이 아래에 설명된다. 일부 실시형태에서, 반도체 디바이스는 재배선 구조체의 제1 측면에 부착되고 그리고 성형된 재료에 의해 캡슐화된 반도체 다이를 포함한다. 디바이스는 재배선 구조체 상의 접촉부로부터 성형된 재료를 통해 연장되는 전도성 열(conductive column)을 포함한다. 연관된 방법의 특정한 실시형태에서, 반도체 디바이스는 단일의 임시의 캐리어를 사용하여 그리고 디바이스의 오직 단일의 측면 상의 처리를 사용하여 제작될 수 있다. 다음의 설명에서, 수많은 구체적인 상세사항은 본 기술의 실시형태를 위한 완전한 그리고 권능 부여 설명을 제공하도록 논의된다. 그러나, 관련 기술의 당업자는 본 개시내용이 구체적인 상세사항 중 하나 이상 없이 실행될 수 있다는 것을 알 것이다. 다른 경우에, 반도체 디바이스와 종종 연관된 잘 알려진 구조체 또는 작동은 본 기술의 다른 양상을 모호하게 하는 것을 방지하도록 도시되지 않거나 설명되지 않는다. 일반적으로, 본 명세서에 개시된 이러한 특정한 실시형태에 더하여 다양한 다른 디바이스, 시스템, 및 방법이 본 기술의 범위 내에 있을 수도 있다는 것이 이해되어야 한다.
본 명세서에서 사용될 때, 용어 "수직", "측면", "상부", 및 "하부"는 도면에 도시된 방향을 고려하여 반도체 다이 조립체 내 특징부의 관련된 방향 또는 위치를 나타낼 수 있다. 예를 들어, "상부" 또는 "최상부"는 또 다른 특징부보다 페이지의 상단에 더 가깝게 위치된 특징부를 나타낼 수 있다. 그러나, 이 용어는 상단/하단, 위/아래, 위/아래, 상/하 및 좌/우가 방향에 따라 교환될 수 있는 경우에 다른 방향, 예컨대, 반전된 방향 또는 경사진 방향을 가진 반도체 디바이스를 포함하도록 넓게 해석되어야 한다.
도 1은 본 기술의 실시형태에 따른 반도체 디바이스(100)("디바이스(100)")를 예시하는 단면도이다. 디바이스(100)는 재배선 구조체(130)에 연결된 반도체 다이(110)를 포함할 수 있다. 반도체 다이(110)는 반도체 다이의 정면(113a)에서 노출된 복수의 본드 패드(112)를 포함한다. 반도체 다이(110)는 집적 회로 또는 컴포넌트, 데이터 저장 소자, 처리 컴포넌트, 및/또는 반도체 기판 상에 제작된 다른 특징부를 가질 수 있다. 예를 들어, 반도체 다이(110)는 집적 회로 메모리 및/또는 논리 회로를 포함할 수 있고, 그리고 다양한 유형의 반도체 컴포넌트 및 기능 특징부, 예컨대, 동적 임의-접근 메모리(dynamic random-access memory: DRAM), 정적 임의-접근 메모리(static random-access memory: SRAM), 플래시 메모리, 집적 회로 메모리의 다른 형태, 처리 회로, 이미징 컴포넌트 및/또는 다른 반도체 특징부를 포함할 수 있다. 도 1에 도시된 바와 같이, 디바이스(100)는 오직 단일의 반도체 다이(110)를 포함한다. 그러나, 다른 실시형태에서, 디바이스(100)는 임의의 수의 반도체 다이를 포함할 수도 있다. 예를 들어, 디바이스(100)는 반도체 다이(110) 상에 적층되고/되거나 재배선 구조체(130) 상에서 반도체 다이(110)에 인접하게 배치된 하나 이상의 추가의 반도체 다이를 포함할 수도 있다.
재배선 구조체(130)는 제1 표면(133a) 및 제1 표면(133a)의 반대편의 제2 표면(133b)을 가진 유전체 재료(132)를 포함한다. 재배선 구조체(130)는 또한 유전체 재료(132) 내에 그리고/또는 상에 제1 접촉부(134), 그리고 유전체 재료(132) 내에 그리고/또는 상에 제2 접촉부(136)를 포함한다. 반도체 다이(110)는 재배선 구조체(130)의 제1 표면(133a)에 연결되고, 그리고 제1 접촉부 및 제2 접촉부(134 및 136)는 제1 표면(133a)에서 노출된다. 도 1에 도시된 바와 같이, 제1 접촉부(134)가 다이-부착 영역 내 제1 표면(133a) 상에 배치될 수 있어서 이들은 적어도 부분적으로 반도체 다이(110) 아래에 있다. 제2 접촉부(136)는 제1 접촉부(134)로부터 떨어져서 주변에 이격될 수 있고(예를 들어, 제1 접촉부(134)로부터 펼쳐지거나 또는 외부에 배치됨), 따라서 반도체 다이(110) 아래에 배치되지 않을 수 있다. 재배선 구조체(130)는 제1 접촉부(134) 중 개별적인 접촉부를 제2 접촉부(136) 중 대응하는 접촉부에 전기적으로 연결시키도록 유전체 재료(132) 내에서 그리고/또는 상에서 연장되는 복수의 전도성 라인(138)(예를 들어, 비아 및/또는 트레이스)을 더 포함한다. 특정한 실시형태에서, 제1 접촉부(134), 제2 접촉부(136), 및 전도성 라인(138)은 하나 이상의 전도성 재료, 예컨대, 구리, 니켈, 땜납(예를 들어, SnAg-기반 땜납), 전도체-충전된 에폭시, 및/또는 다른 전기적으로 전도성 재료로부터 형성될 수 있다.
일부 실시형태에서, 재배선 구조체(130)의 유전체 재료(132)는 적합한 유전체 또는 패시베이션 재료의 하나 이상의 층을 포함할 수 있고, 그리고 유전체 재료(132)는 개별적인 제1 접촉부(134), 제2 접촉부(136), 및 연관된 전도성 라인(138)을 서로로부터 전기적으로 절연시킨다. 재배선 구조체(130)는 재배선 구조체(130)의 제2 표면(133b)을 획정하는 유전체 재료(132)의 절연층(131)을 더 포함한다. 전기 접촉부 또는 다른 전도성 소자는 절연층(131)에 배치되지 않는다. 결과적으로, 디바이스(100)의 반도체 다이(110) 및/또는 다른 컴포넌트는 재배선 구조체(130)의 제2 표면(133b)에서 전기적으로 접근 가능하지 않고, 따라서 디바이스(100)의 최하부 측면에서 접근 가능하지 않다.
재배선 구조체(130)는 사전 형성된 기판(예를 들어, 라미네이트 또는 유기 기판)을 포함하지 않고 따라서 매우 얇게 이루어질 수 있다. 예를 들어, 일부 실시형태에서, 재배선 구조체(130)의 제1 표면과 제2 표면(133a 및 133b) 사이의 거리(D1)는 50㎛ 미만이다. 특정한 실시형태에서, 거리(D1)는 대략 30㎛이거나 또는 30㎛ 미만이다. 그러나, 재배선 구조체(130)의 두께는 제한되지 않는다. 다른 실시형태에서, 재배선 구조체(130)는 상이한 특징부를 포함할 수 있고 그리고/또는 특징부는 상이한 배열을 가질 수 있다.
디바이스(100)는 반도체 다이(110)의 본드 패드(112)를 재배선 구조체(130)의 제1 접촉부(134) 중 대응하는 접촉부에 연결시키는 복수의 전도성 특징부(115)를 더 포함한다. 전도성 특징부(115)는 다양한 적합한 구조체, 예컨대, 필라, 열, 스터드(stud), 범프 등을 가질 수 있고, 그리고 구리, 니켈, 땜납(예를 들어, SnAg-기반 땜납), 전도체-충전된 에폭시, 및/또는 다른 전기적으로 전도성 재료로 이루어질 수 있다. 특정한 실시형태에서, 전도성 특징부(115)는 땜납-연결부이다. 선택된 실시형태에서, 전도성 특징부(115)는 구리 필라일 수 있고, 반면에 다른 실시형태에서 전도성 특징부(115)는 더 복잡한 구조체, 예컨대, 범프-온-질화물 구조체를 포함할 수 있다. 일부 실시형태에서, 전도성 특징부(115)가 재배선 구조체(130) 초과의 높이를 가져서 디바이스(100)는 반도체 다이(110)와 재배선 구조체(130)의 제1 표면(133a) 사이의 틈에 형성된 갭(118)을 포함한다.
도 1에 도시된 바와 같이, 디바이스(100)는 또한 재배선 구조체(130)의 제2 접촉부(136)에 전기적으로 연결된 복수의 전도성 열(120)을 포함한다. 전도성 열(120)은 예시된 방향에서 상향으로 그리고 재배선 구조체(130)의 제1 표면(133a)으로부터 이격되게 연장되고, 그리고 전도성 열은 구리, 니켈, 땜납(예를 들어, SnAg-기반 땜납), 전도체-충전된 에폭시, 및/또는 다른 전기적으로 전도성 재료로 이루어질 수 있다. 예시된 실시형태에서, 전도성 열(120)은 반도체 다이(110)의 배면(113b)의 높이 초과로 상향으로 연장된다. 즉, 전도성 열(120)은 재배선 구조체(130)의 제1 표면(133a) 위의 반도체 다이(110)의 높이보다 더 높은 재배선 구조체(130)의 제1 표면(133a) 초과의 높이를 가질 수 있다. 다른 실시형태에서, 전도성 열(120)의 높이는 반도체 다이(110)의 높이 이하일 수 있다. 따라서, 전도성 열(120)의 높이는 재배선 구조체(130)의 제1 표면(133a) 위의 전도성 특징부(115)의 높이보다 더 높을 수 있다. 게다가, 전도성 열(120)의 각각의 말단부(123)(예를 들어, 재배선 구조체(130)의 제2 접촉부(136)의 반대편의 단부)는 복수의 제3 접촉부(152)를 집합적으로 획정할 수 있다. 제3 접촉부(152)는 성형된 재료(150)의 상부면(151)에서 노출될 수 있다.
성형된 재료(150)는 재배선 구조체(130)의 제1 표면(133a)의 적어도 일부 위에 형성될 수 있고 그리고 반도체 다이(110) 및/또는 전도성 열(120)을 적어도 부분적으로 둘러쌀 수 있다. 일부 실시형태에서, 성형된 재료(150)가 반도체 다이(110)를 캡슐화할 수 있어서 반도체 다이(110)를 오염물 및 물리적 손상으로부터 보호한다. 특정한 실시형태에서, 성형된 재료(150)는 반도체 다이(110)의 정면(113a)과 재배선 구조체(130)의 제1 표면(133a) 사이의 갭(118)을 적어도 부분적으로 충전한다. 이러한 실시형태에서, 성형된 재료(150)는 반도체 다이(110)와 재배선 구조체(130) 사이의 연결을 강화하고, 그리고 외부 힘이 디바이스(100)에 인가될 때 반도체 다이(110)의 굽힘, 뒤틀림 등을 방지하는 것을 돕도록 기능할 수 있다. 게다가, 재배선 구조체(130)가 사전 형성된 기판을 포함하지 않으므로, 성형된 재료(150)는 목적하는 구조적 강도를 디바이스(100)에 제공하도록 기능할 수 있다. 예를 들어, 성형된 재료(150)는 외부 힘이 디바이스(100)에 인가될 때 디바이스(100)를 굽힘, 뒤틀림으로부터 방지하도록 선택될 수 있다. 결과적으로, 일부 실시형태에서, 재배선 구조체(130)가 큰 구조적 강도를 디바이스(100)에 제공할 필요가 없으므로 재배선 구조체(130)는 매우 얇게(예를 들어, 50㎛ 미만 또는 30㎛ 미만) 이루어질 수 있다. 따라서, 디바이스(100)의 전체 크기(예를 들어, 높이)는 감소될 수 있다.
디바이스(100)는 제3 접촉부(152) 상에 배치된 복수의 전기 커넥터(106)를 더 포함할 수 있다. 전기 커넥터(106)는 땜납 볼, 전도성 범프, 전도성 필라, 전도성 에폭시, 및/또는 다른 적합한 전기적으로 전도성 소자일 수 있고, 그리고 외부 회로(미도시)에 전기적으로 연결될 수 있다. 일부 실시형태에서, 전기 커넥터(106)는 성형된 재료(150)의 상부면(151)에서 제3 접촉부(152) 상에 볼 그리드 어레이(ball grid array)를 형성한다. 볼 그리드 어레이는 전기 커넥터(106)가 전부 반도체 다이(110)로부터 떨어져서 주변에 이격(예를 들어, 외부에 배치)되는 주변 볼 그리드 어레이일 수 있다. 즉, 전기 커넥터(106)는 반도체 다이(110) 위에 배치되지 않는다. 일부 실시형태에서(예를 들어, 도 2a 및 도 2b를 참조하여 아래에 설명된 바와 같이), 제2 재배선 구조체는 성형된 재료(150)의 상부면(151) 상에 형성될 수 있고 그리고 전기 커넥터(106)를 상이한 배열(예를 들어, 주변 볼 그리드 어레이 실시형태에서보다 전기 커넥터(106) 중 인접한 전기 커넥터 사이에 더 큰 공간을 가진 "펼쳐진" 배열 또는 다른 배열)로 분배시키도록 사용될 수 있다. 다른 실시형태에서, 전기 커넥터(106)가 생략될 수 있고 그리고 제3 접촉부(152)가 외부 디바이스 또는 회로에 직접적으로 연결될 수 있다.
도 2a가 단면도이고, 그리고 도 2b가 평면도이고, 제2 재배선 구조체를 포함하고 그리고 본 기술의 또 다른 실시형태에 따른 반도체 디바이스(200)("디바이스(200)")를 예시한다. 디바이스(200)는 위에서 상세히 설명된 디바이스(100)의 특징과 대체로 유사한 특징을 포함할 수 있다. 예를 들어, 도 2a에 예시된 실시형태에서, 디바이스(200)는 상부면(233a) 및 하부면(233b)을 가진 제1 재배선 구조체(230), 및 제1 재배선 구조체(230)의 상부면(233a)에 연결된 반도체 다이(210)를 포함한다. 제1 재배선 구조체(230)는 전도성 특징부(215)를 통해 반도체 다이(210)의 본드 패드(212)에 전기적으로 연결된 제1 접촉부(234)를 포함할 수 있다. 제1 접촉부(234)는 제1 접촉부(234)의 외부에 배치되는 제2 접촉부(236) 중 대응하는 접촉부에 전도성 라인(238)을 통해 전기적으로 연결될 수 있다. 부가적으로, 디바이스(200)는 제1 재배선 구조체(230)의 제2 접촉부(236)로부터 상향으로 연장되는 전도성 열(220)을 포함할 수 있다. 전도성 열(220)은 복수의 제3 접촉부(252)를 집합적으로 획정하는 상부 단부 부분을 각각 가질 수 있다. 제3 접촉부(252)는 성형된 재료(250)의 상부면(251)에서 노출될 수 있고, 성형된 재료(250)는 제1 재배선 구조체(230)의 상부면(233a) 위에 배치되고 그리고 반도체 다이(210) 및/또는 전도성 열(220)을 적어도 부분적으로 둘러싼다.
디바이스(200)는 제3 접촉부(252) 및 성형된 재료(250)의 상부면(251) 위의 제2 재배선 구조체(240)를 더 포함할 수 있다. 제2 재배선 구조체(240)는 제1 재배선 구조체(230)와 대체로 유사한 특징을 가질 수 있고, 그리고 재배선 구조체(130)는 도 1을 참조하여 위에서 설명된다. 예를 들어, 제2 재배선 구조체(240)는 하나 이상의 전도성 층(예를 들어, 전도성 트레이스, 라인, 비아 등) 및 하나 이상의 절연성 층을 포함하는 부가적 구조체일 수 있다. 더 구체적으로, 제2 재배선 구조체(240)는 제3 접촉부(252) 및 성형된 재료(250)의 상부면(251)과 인접한 하부면(243b), 및 하부면(243b)의 반대편의 상부면(243a)을 포함할 수 있다.
제2 재배선 구조체(240)는 하부면(243b)에서 노출된 복수의 제4 접촉부(254a), 및 상부면(243a)에서 노출된 복수의 제5 접촉부(254b)를 가질 수 있다. 제4 접촉부(254a)가 제3 접촉부(252) 중 대응하는 접촉부에 전기적으로 연결될 수 있어서(예를 들어, 제3 접촉부(252) 상에 배치되거나 또는 인접함) 전도성 열(220)과 제2 재배선 구조체(240) 사이에 전기적 연결을 제공한다. 제5 접촉부(254b)는 제2 재배선 구조체(240) 내 그리고/또는 상의 전도성 소자를 통해 제4 접촉부(254a) 중 대응하는 접촉부에 전기적으로 연결될 수 있다. 더 구체적으로, 제2 재배선 구조체(240)의 전도성 소자(예를 들어, 복수의 전도성 트레이스, 비아 등)가 제2 재배선 구조체(240)의 유전체 재료 내에서, 상에서, 그리고/또는 통해서 연장될 수 있어서 제4 접촉부(254a)를 제5 접촉부(254b) 중 대응하는 접촉부에 전기적으로 연결시킨다. 도 2a에 도시된 바와 같이, 일부 실시형태에서, 제4 접촉부(254a) 중 하나 이상의 접촉부는 제5 접촉부(254b) 중 적어도 일부의 접촉부보다 외부에 배치될 수 있다(예를 들어, 반도체 다이(210)로부터 횡방향으로 더 멀리 이격됨). 하나의 실시형태에서, 모든 제4 접촉부(254a)는 제5 접촉부(254b)의 외부에 배치될 수 있다. 복수의 전기 커넥터(206)(예를 들어, 땜납 볼, 전도성 범프, 전도성 필라, 전도성 에폭시 등)는 제5 접촉부(254b) 상에 배치될 수 있고 그리고 외부 회로(미도시)에 전기적으로 연결되도록 구성된다.
일부 실시형태에서, 전도성 열(220)은 성형된 재료(250)의 상부면(251)을 넘어 그리고 제2 재배선 구조체(240) 내로 돌출된다. 일부 이러한 실시형태에서, 디바이스(200)는 별개의 또는 이산형 제3 접촉부(252) 및 제4 접촉부(254a)를 포함하지 않을 수도 있다. 다른 실시형태에서, 전도성 열(220)이 성형된 재료(250)와 제2 재배선 구조체(240)의 유전체 재료 둘 다를 통해 완전히 연장될 수 있어서 전도성 열(220) 중 하나 이상의 전도성 열의 상부 단부 부분이 제2 재배선 구조체(240)의 상부면(243a)에서 노출될 수 있어서 제5 접촉부(254b)를 획정한다. 따라서, 제1 재배선 구조체(230)-제1 재배선 구조체(230)의 전체 하부면(233b)을 따라 유전체 재료의 절연층(231)을 포함함-와 달리, 제2 재배선 구조체(240)는 하부면(243b) 또는 상부면(243a)을 전기적으로 절연시키는 절연층을 포함하지 않는다. 따라서 제2 재배선 구조체(240)는 표면 둘 다에서 전기적으로 접근 가능하다.
일부 실시형태에서, 제2 재배선 구조체(240)는 제1 재분배 구조체(230)의 두께(상부면(233a)과 하부면(233b) 사이의 거리로서 규정됨)보다 더 얇은 두께(상부면(243a)과 하부면(243b) 사이의 거리로서 규정됨)를 갖는다. 예를 들어, 제2 재배선 구조체(240)는 전도성 재료 및/또는 절연성 재료의 단 하나의 층을 포함할 수 있지만, 제1 재배선 구조체(230)는 전도성 재료 및/또는 절연성 재료의 1개 초과의 층을 포함할 수 있다. 다른 실시형태에서, 제1 재배선 구조체 및 제2 재배선 구조체(230, 240)는 동일한 구조를 가질 수 있거나, 또는 제2 재배선 구조체(240)의 두께는 제1 재배선 구조체(230)의 두께보다 더 두꺼울 수 있다.
작동 시, 제2 재배선 구조체(240)가 전도성 열(220)의 제3 접촉부(252)를 반도체 다이(210) 위에서 내향으로 재분배시켜서 제5 접촉부(254b)의 더 넓게-이격된 어레이를 형성하여, 예를 들어, 완전한 볼 그리드 어레이가 디바이스(200) 상에 형성될 수 있다. 더 구체적으로, 도 2b는 제2 재배선 구조체(240)의 상부면(243a) 상의 전기 커넥터(206)의 배치의 실시형태를 개략적으로 도시하는 디바이스(200)의 평면도이다. 도시된 바와 같이, 전기 커넥터(206)가 일반적으로 행과 열로 정렬될 수 있어서 어레이(예를 들어, 볼 그리드 어레이)를 형성한다. 다른 실시형태에서, 제5 접촉부(254b)는 전기 커넥터(206)가 임의의 다른 적합한 위치설정 및 정렬(예를 들어, 오프셋 행 또는 열로, 동심 패턴으로, 고르지 않게 이격되는 것 등으로)을 가질 수 있도록 형성될 수 있다. 제2 재배선 구조체(240)는 제5 접촉부(254b) 중 일부의 접촉부가 반도체 다이(210)의 공간(211)에(즉, 반도체 다이(210) 위에) 배치되게 한다. 예를 들어, 도 2b에 도시된 바와 같이, 복수의 전기 커넥터(206b)는 공간(211) 내에 적어도 부분적으로 배치되고, 반면에 복수의 전기 커넥터(206a)는 공간(211)의 외부에서 이격된다. 이와 같이, 제2 재배선 구조체(240)가 전도성 열(220)의 주변의 제3 접촉부(252)를 내향으로 재분배시켜서 디바이스(200)를 외부 회로에 연결시키기 위한 (예를 들어, 도 1에 도시된 실시형태와 같은, 주변의 어레이와 비교하여) 더 넓게-이격된 인터페이스를 제공한다.
도 3a 내지 도 3g는 본 기술의 실시형태에 따른 반도체 디바이스(200)를 제작하는 방법의 다양한 단계를 예시하는 단면도이다. 일반적으로, 반도체 디바이스(200)는 예를 들어, 이산형 디바이스로서 또는 더 큰 웨이퍼 또는 패널의 일부로서 제작될 수 있다. 웨이퍼-레벨 또는 패널-레벨 제작 시, 더 큰 반도체 디바이스가 싱귤레이션되기 전에 형성되어 마지막 단계에서 복수의 개별적인 디바이스를 형성한다. 설명 및 이해의 용이성을 위해, 도 3a 내지 도 3g는 2개의 반도체 디바이스(200)의 제작을 예시한다. 그러나, 당업자는 유사한 특징을 포함하고 그리고 본 명세서에 설명된 유사한 공정을 사용하면서 반도체 디바이스(200)의 제작이 웨이퍼 및/또는 패널 레벨로-즉, 2개 초과의 반도체 디바이스(200)로 싱귤레이션될 수 있게 더 많은 컴포넌트를 포함하도록-스케일링될 수 있다는 것을 손쉽게 이해할 것이다. 게다가, 동일한 또는 실질적으로 유사한 방법이 차이가 아래에 언급된 것을 제외하고, 하나 이상의 반도체 디바이스(100)를 제작하도록 사용될 수 있다.
먼저 도 3a를 참조하면, 반도체 디바이스(200)의 제작은 반도체 다이(210)가 부착되기 전에 재배선 구조체의 형성으로 시작된다. 정면(361a) 및 배면(361b)을 가진 캐리어(360)가 제공되고, 그리고 방출층(362)이 캐리어(360)의 정면(361a) 상에 형성된다. 제1 재배선 구조체(230)가 방출층(362) 상에 형성된다. 방출층(362)이 제작의 나중 단계에서 제1 재배선 구조체(230)로부터 캐리어(360)의 쉬운 제거를 제공하고 그리고 제1 재배선 구조체(230)와 캐리어(360)의 직접적인 접촉을 방지하여 제1 재배선 구조체(230)를 캐리어(360) 상의 가능한 오염물로부터 보호한다. 특정한 실시형태에서, 캐리어(360)는 예를 들어, 실리콘, 실리콘-온-절연체, 화합물 반도체(예를 들어, 질화갈륨), 유리, 또는 다른 적합한 재료로부터 형성된 임시의 캐리어일 수 있다. 부분적으로, 캐리어(360)가 기계적 지지를 하류 처리 단계에 제공하고, 그리고 또한 하류 처리 단계 동안 방출층(362)의 표면을 보호하여 제1 재배선 구조체(230)가 방출층(362)으로부터 제거될 수 있는 것을 보장한다. 일부 실시형태에서, 캐리어(360)는 캐리어가 차후에 제거된 후 재사용될 수 있다. 방출층(362)은 일회용 막(예를 들어, 에폭시-기반 재료의 라미네이트 막) 또는 다른 적합한 재료일 수 있다.
제1 재배선 구조체(230)는 부가적 구축 공정으로부터 형성될 수 있는 전도성 재료와 유전체 재료의 하이브리드 구조체이다. 즉, 제1 재배선 구조체(230)는 사전 형성된 라미네이트 또는 유기 기판 상에서보다는 캐리어(360) 및 방출층(362) 상에 직접적으로 부가적으로 구축된다. 구체적으로, 제1 재배선 구조체(230)는 반도체 웨이퍼 제작 공정, 예컨대, 스퍼터링, 물리적 기상 증착(physical vapor deposition: PVD), 전기도금, 리소그래피 등에 의해 제작된다. 재배선 구조체의 유전체 재료(232)는 하나 이상의 층을 포함할 수도 있고, 그리고 예를 들어, 파릴렌, 폴리이미드, 저온 화학적 기상 증착(chemical vapor deposition: CVD) 재료-예컨대, 테트라에틸오쏘실리케이트(tetraethylorthosilicate: TEOS), 질화규소(Si3Ni4), 산화규소(SiO2)- 및/또는 다른 적합한 유전체, 비전도성 재료로부터 형성될 수도 있다. 특히, 제1 재배선 구조체(230)의 하부면(233b)은 오직 유전체 재료(232)를 포함하도록 형성된다. 따라서, 유전체 재료(232)가 제1 재배선 구조체(230)의 하부면(233b)을 획정하여 제1 재배선 구조체(230)가 하부면(233b)으로 전기적으로 접근 가능하지 않다. 제1 재배선 구조체(230)는 구리, 니켈, 땜납(예를 들어, SnAg-기반 땜납), 전도체-충전된 에폭시, 및/또는 다른 전기적으로 전도성 재료로부터 이루어질 수 있는, 도 2a에 도시된 전도성 부분(235), 예컨대, 제1 접촉부(234), 제2 접촉부(236), 및 전도성 라인(238)을 포함한다. 일부 실시형태에서, 전도성 부분(235)은 전부 동일한 전도성 재료로부터 이루어진다. 다른 실시형태에서, 제1 접촉부(234), 제2 접촉부(236), 및/또는 전도성 라인(238)은 하나 이상의 전도성 재료를 포함할 수 있고/있거나 상이한 전도성 부분(235)은 상이한 전도성 재료를 포함할 수 있다.
도 3b를 참조하면, 반도체 디바이스(200)의 제작은 제1 재배선 구조체(230)의 제1 접촉부(234) 상의 전도성 특징부(215)의 형성, 및 제1 재배선 구조체(230)의 제2 접촉부(236) 상의 전도성 열(220)의 형성으로 계속된다. 전도성 열(220)은 전도성 열이 전도성 특징부(215)의 높이보다 더 높은 높이를 갖도록 형성된다. 일부 실시형태에서, 전도성 특징부(215) 및 전도성 열(220)은 동일한 공정의 일부로서 형성될 수 있다. 예를 들어, 특정한 실시형태에서, 전도성 특징부(215) 및 전도성 열(220)은 기술에 잘 알려진 바와 같은, 적합한 전기도금 공정에 의해 제작될 수 있다. 다른 실시형태에서, 다른 증착 기법(예를 들어, 스퍼터 증착)이 전기도금 대신에 사용될 수 있다. 또 다른 실시형태에서, 전도성 특징부(215) 및/또는 전도성 열(220)은 상이한 공정으로부터 그리고/또는 상이한 시간에 형성될 수 있다. 예를 들어, 전도성 특징부(215)는 제1 접촉부(234) 상에 배치된 땜납 볼 또는 땜납 범프를 포함할 수도 있고, 반면에 전도성 열(220)은 제2 접촉부(236) 상에 전기도금된다. 게다가, 전도성 특징부(215) 및 전도성 열(220)은 원형, 직사각형, 육각형, 다각형, 또는 다른 단면 형상을 가질 수 있고, 그리고 단층 구조체 또는 다층 구조체일 수 있다.
도 3c를 참조하면, 반도체 디바이스(200)의 제작은 전도성 특징부(215)에 대한 반도체 다이(210)의 전기적 연결로 계속된다. 더 구체적으로, 반도체 다이(210)가 제1 재배선 구조체(230)에 플립-칩 결합될(flip-chipped bonded) 수 있어서 반도체 다이(210)의 본드 패드(212)가 전도성 특징부(215)를 통해 제1 재배선 구조체(230)의 제1 접촉부(234) 중 대응하는 접촉부에 전기적으로 연결된다. 일부 실시형태에서, 본드 패드(212)는 땜납 또는 땜납 페이스트를 사용하여 전도성 특징부(215)에 연결된다. 다른 실시형태에서, 또 다른 공정, 예컨대, 열-압축 결합(예를 들어, 구리-구리(Cu-Cu) 결합)이 본드 패드(212)와 전도성 특징부(215) 사이에 전도성 땜납 연결부를 형성하도록 사용될 수 있다. 도 3c에 도시된 바와 같이, 전도성 열(220)은 반도체 다이(210)의 상부면(213b)의 높이를 지나 연장되도록 형성될 수 있다. 다른 실시형태에서, 전도성 열(220)은 반도체 다이(210)의 높이와 같은 높이를 갖도록 형성될 수 있다(즉, 전도성 열(220)의 상부 단부 부분은 반도체 다이(210))의 상부면(213b)과 일반적으로 동일 평면 상에 있을 수 있다).
도 3d를 참조하면, 반도체 디바이스(200)의 제작은 성형된 재료(250)를 제1 재배선 구조체(230)의 상부면(233a) 위에 그리고 적어도 부분적으로 반도체 다이(210) 및 전도성 열(220)의 둘레에 배치하는 것으로 계속된다. 성형된 재료(250)는 수지, 에폭시 수지, 실리콘-기반 재료, 폴리이미드, 및/또는 기술에서 사용되거나 또는 알려진 다른 적합한 수지로부터 형성될 수도 있다. 일단 증착된다면, 성형된 재료(250)는 UV 광, 화학 경화제, 열, 또는 기술에 알려진 다른 적합한 경화 방법에 의해 경화될 수 있다. 성형된 재료(250)는 각각의 반도체 다이(210)와 제1 재배선 구조체(230)의 상부면(233a) 사이의 사이 갭(218)에 적어도 부분적으로 배치될 수 있다. 따라서 성형된 재료(250)는 별개의 미충전된 재료를 제거할 수 있고 그리고 반도체 다이(210)와 제1 재배선 구조체(230) 사이의 연결을 강화할 수 있다. 게다가, 각각의 전도성 열(220)의 적어도 하나의 말단부(223)는 성형된 재료(250)의 상부면(251)에서 노출될 수 있다. 전도성 열(220)의 말단부(223)는 제3 접촉부(252)를 집합적으로 획정한다. 일부 실시형태에서, 성형된 재료(250)가 일 단계에서 형성되어 제3 접촉부(252)가 성형된 재료(250)의 상부면(251)에서 노출된다. 다른 실시형태에서, 성형된 재료(250)가 형성되고 그리고 이어서 다시 접지되어 상부면(251)을 평탄화하고 이에 의해 전도성 열(220)의 제3 접촉부(252)를 노출시킨다. 도 3d에 더 도시된 바와 같이, 일부 실시형태에서, 성형된 재료(250)가 반도체 다이(210)를 캡슐화하여 반도체 다이(210)가 성형된 재료(250) 내에 밀봉된다.
도 3e를 참조하면, 반도체 디바이스(200)의 제작은 제2 재배선 구조체(240)를 형성하는 것 그리고 전기 커넥터(206)를 제2 재배선 구조체(240)에 전기적으로 연결시키는 것으로 계속된다. 특히, 제2 재배선 구조체(240)는 성형된 재료(250)의 상부면(251) 및 전도성 열(220)의 제3 접촉부(252) 위에 형성된다. 제2 재배선 구조체(240)는 제1 재배선 구조체(230)과 대체로 유사한 공정에 의해 형성될 수 있다. 예를 들어, 제2 재배선 구조체(240)는 부가적 구축 공정으로부터 형성된 전도성 재료와 유전체 재료의 하이브리드 구조체일 수 있다. 그러나, 제1 재배선 구조체(230)와 달리, 제2 재배선 구조체(240)는 하부면(243b) 상에 오직 하나의 절연층을 포함하지 않고 따라서 상부면과 하부면(243a 및 243b) 둘 다에서 전기적으로 접근 가능하다. 예를 들어, 제2 재배선 구조체(240)의 유전체 재료 내에서 그리고/또는 상에서 연장되는 전도성 부분(예를 들어, 제4 접촉부(254a), 전도성 트레이스, 비아 등)은 전도성 열(220)의 제3 접촉부(252)를 제2 재배선 구조체(240)의 상부면(243a)에서 노출된 패키지 접촉부(254)(예를 들어, 제5 접촉부(254b)) 중 대응하는 접촉부에 전기적으로 연결시킬 수 있다.
전기 커넥터(206)는 제2 재배선 구조체(240)의 접촉부(254)를 외부 회로(미도시)에 전기적으로 연결시키도록 구성된다. 일부 실시형태에서, 전기 커넥터(206)는 복수의 땜납 볼 또는 땜납 범프를 포함한다. 예를 들어, 스텐실 기계는 땜납 페이스트의 이산형 블록을 제2 재배선 구조체(240)의 패키지 접촉부(254) 상에 증착할 수 있다. 이어서 땜납 페이스트가 역류될 수 있어서 땜납 볼 또는 땜납 범프를 패키지 접촉부(254) 상에 형성한다. 반도체 디바이스(200)가 오직 제1 재배선 구조체(230)를 포함하는 실시형태에서(예를 들어, 도 1에 도시된 실시형태와 같음), 전기 커넥터(206)는 전도성 열(220)의 노출된 제3 접촉부(252) 상에 직접적으로 형성될 수 있다.
도 3f를 참조하면, 반도체 디바이스(200)의 제작은 제1 재배선 구조체(230)를 캐리어(360)로부터 분리하는 것으로 계속된다. 일부 실시형태에서, 방출층(362)은 캐리어(360)가 진공, 포커 핀, 또는 다른 적합한 방법을 통해 제1 재배선 구조체(230)로부터 쉽게 제거되게 하여 캐리어(360)가 다시 재사용될 수 있다. 다른 실시형태에서, 캐리어(360) 및 방출층(362)은 또한 연마 기법 또는 그렇지 않으면 캐리어(360) 및 방출층(362)의 제거(예를 들어, 역 연마, 건식 에칭 공정, 화학적 에칭 공정, 화학적 기계적 폴리싱(chemical mechanical polishing: CMP) 등)를 사용하여 제거될 수 있다. 캐리어(360) 및 방출층(362)의 제거는 제1 재배선 구조체(230)의 전기적으로-절연된 하부면(233b)을 노출시킨다. 도 3f에 더 도시된 바와 같이, 싱귤레이팅 레인(singulating lane)(353)이 인접한 반도체 디바이스(200) 사이에 제공될 수 있어서, 인접한 반도체 디바이스의 싱귤레이션을 용이하게 한다.
도 3g는 서로로부터 싱귤레이션된 후의 반도체 디바이스(200)를 도시한다. 구체적으로, 제1 재배선 구조체(230), 성형된 재료(250), 및 제2 재배선 구조체(240)가 싱귤레이팅 레인(353)에서 함께 절단될 수 있어서(도 3f에 예시됨) 반도체 디바이스(200)를 서로로부터 분리한다. 반도체 디바이스(200)가 오직 단일의 재배선 구조체(230)를 포함하는 실시형태에서(예를 들어, 도 1에 도시된 실시형태와 같음), 오직 성형된 재료(250) 및 제1 재배선 구조체(230)가 싱귤레이팅 레인(353)에서 절단되어 개별적인 반도체 디바이스(예를 들어, 반도체 디바이스(100))를 싱귤레이션한다. 일단 싱귤레이션된다면, 개별적인 반도체 디바이스(200)가 전기 커넥터(206)를 통해 외부 회로에 부착될 수 있고 따라서 무수한 시스템 및/또는 디바이스에 통합될 수 있다.
도 3a 내지 도 3g를 참조하여 예시된 방법은 오직 단일의 캐리어(360)를 활용하고 그리고 반도체 디바이스(200)의 오직 단일의(예를 들어, 상부) 측면 상의 공정을 필요로 한다. 더 구체적으로, 단일의-측면 및 단일의-캐리어 공정 단계는 반도체 다이(210)를 실장하기 전에 제1 재배선 구조체(230)를 캐리어(360) 상에 형성함으로써, 그리고 성형된 재료(250)를 통해 연장하는데 충분히 길고 그리고 반도체 디바이스(200)의 최상부면 상에 배치된 패키지 접촉부(예를 들어, 제3 접촉부(252), 또는 제2 재배선 구조체(240)의 패키지 접촉부(254))에 전기적으로 연결될 수 있는 전도성 열(220)을 형성함으로써 달성된다. 따라서, 반도체 디바이스(예를 들어, 본 명세서에 설명된 바와 같은 반도체 디바이스(100 또는 200))를 제작하는 비용, 시간, 및 복잡성은 양면 공정 및/또는 다수의 캐리어를 필요로 하는 다른 방법과 비교하여 감소될 수 있다.
도 1 내지 도 3을 참조하여 위에서 설명된 반도체 디바이스 중 임의의 반도체 디바이스는 임의의 무수한 더 큰 그리고/또는 더 복잡한 시스템에 통합될 수 있고, 이의 대표적인 예는 도 4에 개략적으로 도시된 시스템(490)이다. 시스템(490)은 반도체 다이 조립체(400), 전력원(492), 구동기(494), 프로세서(496), 및/또는 다른 하위시스템 또는 컴포넌트(498)를 포함할 수 있다. 반도체 다이 조립체(400)는 위에서 설명된 반도체 디바이스의 특징과 대체로 유사한 특징을 가진 반도체 디바이스를 포함할 수 있다. 발생된 시스템(490)은 매우 다양한 기능, 예컨대, 메모리 저장 기능, 데이터 처리 기능, 및/또는 다른 적합한 기능 중 임의의 기능을 수행할 수 있다. 따라서, 대표적인 시스템(490)은 제한 없이, 휴대용 디바이스(예를 들어, 휴대폰, 태블릿, 디지털 리더, 및 디지털 오디오 플레이어), 컴퓨터 및 기기를 포함할 수 있다. 시스템(490)의 컴포넌트는 단일의 장치에 수용될 수도 있거나 또는 다수의, 상호 연결된 장치에 걸쳐 (예를 들어, 통신 네트워크를 통해) 분포될 수도 있다. 시스템(590)의 컴포넌트는 또한 원격 디바이스 및 임의의 매우 다양한 컴퓨터 판독 가능한 매체를 포함할 수 있다.
전술한 내용으로부터, 본 기술의 특정한 실시형태가 예시 목적을 위해 본 명세서에 설명되지만, 다양한 변경이 본 개시내용으로부터 벗어나는 일 없이 이루어질 수도 있다는 것이 이해될 것이다. 따라서, 본 발명은 첨부된 청구항에 의해서를 제외하고 제한되지 않는다. 게다가, 특정한 실시형태의 맥락에서 설명된 새로운 기술의 특정한 양상은 또한 다른 실시형태에서 결합 또는 제거될 수도 있다. 게다가, 새로운 기술의 특정한 실시형태와 연관된 이점이 이 실시형태의 맥락에서 설명되지만, 다른 실시형태가 또한 이러한 이점을 나타낼 수도 있고 그리고 모든 실시형태가 본 기술의 범위 내에 속하도록 이러한 이점을 반드시 나타낼 필요가 없다. 따라서, 본 개시내용 및 연관된 기술은 본 명세서에 명확히 도시 또는 설명되지 않은 다른 실시형태를 포함할 수 있다.

Claims (25)

  1. 반도체 디바이스로서,
    제1 측면 및 제2 측면을 가진 재배선 구조체(redistribution structure)로서, 사전 형성된 기판을 포함하지 않으며 상기 재배선 구조체의 상기 제1 측면은 전도성 접촉부를 포함하는, 상기 재배선 구조체;
    상기 재배선 구조체의 상기 제1 측면과 마주보는 정면 및 상기 정면의 반대편의 배면을 가진 반도체 다이로서, 상기 반도체 다이의 상기 정면은 본드 패드를 포함하고, 상기 반도체 다이의 상기 정면은 상기 재배선 구조체의 상기 제1 측면으로부터 이격되어 이들 사이에 갭을 획정하는, 상기 반도체 다이;
    상기 전도성 접촉부 중 대응하는 전도성 접촉부 상에 전기도금되는 전도성 포스트로서, 상기 전도성 포스트는 상기 갭을 가로질러 연장되고 또한 상기 전도성 접촉부를 상기 본드 패드 중 대응하는 본드 패드에 전기적으로 연결하는, 상기 전도성 포스트;
    상기 재배선 구조체의 상기 제1 측면으로부터 상기 반도체 다이의 상기 배면의 표면 높이를 넘어 연장되는 전도성 열로서, 상기 재배선 구조체는 상기 전도성 포스트를 통해 상기 전도성 열을 상기 반도체 다이에 전기적으로 연결시키고, 상기 전도성 포스트 및 상기 전도성 열은 동일한 전기도금 공정의 일부로서 형성되는, 상기 전도성 열; 및
    상기 재배선 구조체의 상기 제1 측면 위의 캡슐화제로서, 상기 전도성 포스트, 상기 전도성 열 및 상기 반도체 다이를 적어도 부분적으로 둘러싸고 그리고 이들과 접촉하는, 상기 캡슐화제를 포함하는, 반도체 디바이스.
  2. 제1항에 있어서, 상기 재배선 구조체의 상기 제2 측면은 내부의 임의의 전도체 없이 절연성 재료의 연속적인 층을 포함하는, 반도체 디바이스.
  3. 제1항에 있어서, 상기 캡슐화제는 상기 반도체 다이의 상기 배면의 상기 표면 높이를 넘어 연장되고 그리고 상기 반도체 다이의 상기 배면을 덮고, 상기 전도성 열의 단부 부분은 상기 캡슐화제로부터 노출되고, 그리고 상기 반도체 다이는 오직 상기 전도성 열의 상기 단부 부분을 통해 전기적으로 접근 가능한, 반도체 디바이스.
  4. 제3항에 있어서, 상기 재배선 구조체는 제1 재배선 구조체이고, 그리고 상기 캡슐화제의 적어도 일부 상에 제2 재배선 구조체를 더 포함하고, 상기 전도성 열은 상기 제1 재배선 구조체와 상기 제2 재배선 구조체를 전기적으로 연결시키는, 반도체 디바이스.
  5. 제1항에 있어서, 상기 재배선 구조체는 제1 재배선 구조체이고, 상기 캡슐화제는 상기 반도체 다이의 상기 배면의 상기 표면 높이를 넘어 연장되고 그리고 상기 반도체 다이의 상기 배면을 덮고, 그리고
    상기 캡슐화제의 적어도 일부 상의 제2 재배선 구조체로서, 상기 전도성 열이 상기 제1 재배선 구조체와 상기 제2 재배선 구조체를 전기적으로 연결시키는, 상기 제2 재배선 구조체; 및
    상기 제2 재배선 구조체에 전기적으로 연결된 전기 커넥터로서, 상기 전기 커넥터의 적어도 일부가 상기 반도체 다이의 공간 내에 배치되는, 상기 전기 커넥터
    를 더 포함하는, 반도체 디바이스.
  6. 삭제
  7. 제1항에 있어서, 상기 전도성 포스트가 상기 재배선 구조체의 상기 제1 측면 초과의 높이를 가져서 상기 반도체 다이의 상기 정면이 상기 재배선 구조체의 상기 제1 측면으로부터 이격되는, 반도체 디바이스.
  8. 제1항에 있어서, 상기 반도체 디바이스는 사전 형성된 기판을 포함하지 않는, 반도체 디바이스.
  9. 반도체 디바이스를 형성하는 방법으로서,
    동일한 전기도금 공정을 통해 재배선 구조체의 제1 측면 상에 복수의 전도성 포스트 및 복수의 전도성 열을 형성하는 단계로서, 상기 전도성 열 중 개별적인 전도성 열은 (a) 상기 재배선 구조체 및 상기 전도성 포스트 중 대응하는 개별적인 전도성 포스트를 통해 복수의 반도체 다이 중 대응하는 반도체 다이에 전기적으로 연결되고 그리고 (b) 상기 반도체 다이 중 대응하는 반도체 다이의 상부면의 높이를 넘어 연장되고, 상기 상부면은 상기 재배선 구조체의 상기 제1 측면으로부터 이격되어 대면하며, 상기 전도성 포스트 중 개별적인 전도성 포스트는 상기 재배선 구조체의 상기 제1 측면과 상기 반도체 다이 중 대응하는 개별적인 반도체 다이의 하부면 사이의 갭을 가로질로 연장되는, 상기 복수의 전도성 열을 형성하는 단계;
    성형된 재료를 상기 재배선 구조체의 상기 제1 측면 위에 증착하여 상기 성형된 재료가 상기 전도성 포스트, 상기 전도성 열 및 상기 반도체 다이를 적어도 부분적으로 둘러싸고 그리고 이들과 접촉하는 단계; 및
    상기 반도체 다이 사이의 상기 성형된 재료 및 상기 재배선 구조체를 절단하여 상기 반도체 다이 및 상기 반도체 다이에 전기적으로 연결된 상기 전도성 열을 싱귤레이션해서(singulate) 개별적인 반도체 디바이스를 형성하는 단계를 포함하는, 반도체 디바이스를 형성하는 방법.
  10. 제9항에 있어서, 상기 재배선 구조체는 사전 형성된 기판을 포함하지 않는, 반도체 디바이스를 형성하는 방법.
  11. 제9항에 있어서, 상기 재배선 구조체는 상기 제1 측면의 반대편의 제2 측면을 갖고, 그리고 상기 재배선 구조체는 30㎛ 이하의 두께를 상기 제1 측면과 상기 제2 측면 사이에서 갖는, 반도체 디바이스를 형성하는 방법.
  12. 제9항에 있어서, 상기 재배선 구조체는 상기 제1 측면의 반대편의 제2 측면을 갖고, 그리고 상기 재배선 구조체의 상기 제2 측면은 절연성 재료의 연속적인 층을 포함하는, 반도체 디바이스를 형성하는 방법.
  13. 제9항에 있어서, 상기 재배선 구조체는 제1 재배선 구조체이고, 그리고 상기 방법은 제2 재배선 구조체를 상기 성형된 재료 상에 형성하는 단계를 더 포함하고, 상기 전도성 열은 상기 제1 재배선 구조체와 상기 제2 재배선 구조체를 전기적으로 연결시키고, 그리고 상기 제2 재배선 구조체는 사전 형성된 기판을 포함하지 않는, 반도체 디바이스를 형성하는 방법.
  14. 제9항에 있어서, 상기 재배선 구조체를 형성하는 것은 유전체 재료의 하나 이상의 층 및 전도성 재료의 하나 이상의 층을 임시의 캐리어 상에 부가적으로 증착하는 것을 포함하는, 반도체 디바이스를 형성하는 방법.
  15. 제14항에 있어서, 상기 재배선 구조체는 상기 제1 측면의 반대편의 제2 측면을 갖고, 상기 재배선 구조체를 형성하는 것은 상기 유전체 재료의 연속적인 층을 상기 캐리어 상에 증착하는 것을 포함하고, 그리고 상기 유전체 재료의 연속적인 층은 상기 재배선 구조체의 상기 제2 측면을 획정하는, 반도체 디바이스를 형성하는 방법.
  16. 반도체 디바이스를 제작하는 방법으로서,
    동일한 전기도금 공정을 통해 재배선 구조체의 제1 측면 상에 전도성 열 및 전도성 포스트를 형성하는 단계;
    상기 전도성 포스트를 형성한 후에, 반도체 다이의 본드 패드를 상기 전도성 포스트 중 대응하는 전도성 포스트에 전기적으로 연결시키는 단계로서, 상기 재배선 구조체는 상기 제1 측면의 반대편의 제2 측면을 갖고, 상기 반도체 다이는 상기 재배선 구조체의 상기 제1 측면과 마주보는 정면 및 상기 정면의 반대편의 배면을 가지며, 그리고 상기 본드 패드는 상기 반도체 다이의 상기 정면에 있고, 상기 반도체 다이의 상기 정면은 상기 재배선 구조체의 상기 제1 측면으로부터 갭에 의해 이격되며, 상기 전도성 포스트는 상기 갭을 가로질러 연장되고, 상기 전도성 열은 상기 반도체 다이의 상기 배면의 표면 높이를 넘어 연장되며, 상기 재배선 구조체는 상기 전도성 포스트를 통해 상기 반도체 다이를 상기 전도성 열에 전기적으로 연결시키는, 상기 반도체 다이의 본드 패드를 상기 전도성 포스트 중 대응하는 전도성 포스트에 전기적으로 연결시키는 단계; 및
    성형된 재료를 상기 재배선 구조체의 상기 제1 측면 위에 증착하여 상기 성형된 재료가 상기 전도성 포스트, 상기 전도성 열 및 상기 반도체 다이를 적어도 부분적으로 둘러싸고 그리고 이들과 접촉하는 단계를 포함하는, 반도체 디바이스를 제작하는 방법.
  17. 제16항에 있어서, 상기 재배선 구조체는 제1 재배선 구조체이고, 그리고 상기 방법은 제2 재배선 구조체를 상기 성형된 재료의 적어도 일부 상에 형성하는 단계를 더 포함하고, 상기 전도성 열은 상기 제2 재배선 구조체를 상기 제1 재배선 구조체에 전기적으로 연결시키는, 반도체 디바이스를 제작하는 방법.
  18. 제16항에 있어서, 상기 재배선 구조체의 상기 제2 측면은 내부의 임의의 전도체 없이 절연성 재료의 연속적인 층을 포함하는, 반도체 디바이스를 제작하는 방법.
  19. 제16항에 있어서, 상기 재배선 구조체는 50㎛ 미만의 두께를 상기 제1 측면과 상기 제2 측면 사이에서 갖는, 반도체 디바이스를 제작하는 방법.
  20. 삭제
  21. 삭제
  22. 제1항에 있어서, 상기 본드 패드는 상기 전도성 포스트 중 대응하는 전도성 포스트에 열-압축 결합되는, 반도체 디바이스.
  23. 삭제
  24. 삭제
  25. 삭제
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