KR102570325B1 - 재배선 구조를 갖는 적층형 반도체 패키지 - Google Patents

재배선 구조를 갖는 적층형 반도체 패키지 Download PDF

Info

Publication number
KR102570325B1
KR102570325B1 KR1020160152358A KR20160152358A KR102570325B1 KR 102570325 B1 KR102570325 B1 KR 102570325B1 KR 1020160152358 A KR1020160152358 A KR 1020160152358A KR 20160152358 A KR20160152358 A KR 20160152358A KR 102570325 B1 KR102570325 B1 KR 102570325B1
Authority
KR
South Korea
Prior art keywords
semiconductor chip
redistribution
bonding pad
pad
bonding
Prior art date
Application number
KR1020160152358A
Other languages
English (en)
Other versions
KR20180055047A (ko
Inventor
엄주일
임상준
이재훈
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020160152358A priority Critical patent/KR102570325B1/ko
Priority to US15/443,509 priority patent/US10115708B2/en
Priority to CN201710218930.8A priority patent/CN108074916B/zh
Priority to TW106111551A priority patent/TW201834188A/zh
Publication of KR20180055047A publication Critical patent/KR20180055047A/ko
Application granted granted Critical
Publication of KR102570325B1 publication Critical patent/KR102570325B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L24/09—Structure, shape, material or disposition of the bonding areas after the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/17—Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0652—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next and on each other, i.e. mixed assemblies
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/10—Aspects relating to interfaces of memory device to external buses
    • G11C2207/105—Aspects related to pads, pins or terminals
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
    • G11C5/04—Supports for storage elements, e.g. memory modules; Mounting or fixing of storage elements on such supports
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0233—Structure of the redistribution layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0233—Structure of the redistribution layers
    • H01L2224/02331—Multilayer structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02371—Disposition of the redistribution layers connecting the bonding area on a surface of the semiconductor or solid-state body with another surface of the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02379—Fan-out arrangement
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04042—Bonding areas specifically adapted for wire connectors, e.g. wirebond pads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05541—Structure
    • H01L2224/05548—Bonding area integrally formed with a redistribution layer on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061—Disposition
    • H01L2224/0612—Layout
    • H01L2224/0613—Square or rectangular array
    • H01L2224/06137—Square or rectangular array with specially adapted redistribution layers [RDL]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061—Disposition
    • H01L2224/0612—Layout
    • H01L2224/06177—Combinations of arrays with different layouts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/09—Structure, shape, material or disposition of the bonding areas after the connecting process of a plurality of bonding areas
    • H01L2224/091—Disposition
    • H01L2224/0912—Layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13075—Plural core members
    • H01L2224/1308—Plural core members being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13147—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • H01L2224/141—Disposition
    • H01L2224/1412—Layout
    • H01L2224/1413—Square or rectangular array
    • H01L2224/14131—Square or rectangular array being uniform, i.e. having a uniform pitch across the array
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • H01L2224/141—Disposition
    • H01L2224/1412—Layout
    • H01L2224/1413—Square or rectangular array
    • H01L2224/14134—Square or rectangular array covering only portions of the surface to be connected
    • H01L2224/14136—Covering only the central area of the surface to be connected, i.e. central arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/17—Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
    • H01L2224/171—Disposition
    • H01L2224/17104—Disposition relative to the bonding areas, e.g. bond pads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73207—Bump and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73253—Bump and layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/85909—Post-treatment of the connector or wire bonding area
    • H01L2224/8592—Applying permanent coating, e.g. protective coating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/0651—Wire or wire-like electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06513—Bump or bump-like direct electrical connections between devices, e.g. flip-chip connection, solder bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/0652—Bump or bump-like direct electrical connections from substrate to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06527—Special adaptation of electrical connections, e.g. rewiring, engineering changes, pressure contacts, layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H01L2225/06558—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking the devices having passive surfaces facing each other, i.e. in a back-to-back arrangement
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H01L2225/06562—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking at least one device in the stack being rotated or offset
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06582—Housing for the assembly, e.g. chip scale package [CSP]
    • H01L2225/06586—Housing with external bump or bump-like connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15312—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a pin array, e.g. PGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Abstract

반도체 패키지를 개시한다. 반도체 패키지는 제1활성면 중앙부에 2열로 배열된 제1본딩패드들을 갖는 제1반도체칩을 포함할 수 있다. 반도체 패키지는 제1반도체칩과 실질적으로 동일한 크기를 가지며 제2활성면 중앙부에 2열로 배열된 제2본딩패드들을 갖는 제2반도체칩을 포함할 수 있다. 반도체 패키지는 제1활성면에 형성되며 제1본딩패드들과 연결된 재배선 패드들 및 와이어 본딩 패드들을 갖는 재배선들을 포함할 수 있다. 반도체 패키지는 제2반도체칩의 제2본딩패드들 상에 각각 형성된 범프들을 포함할 수 있다. 제1본딩패드들과 제2본딩패드들은 동일한 패드 배열 구조로 배치될 수 있다. 제1반도체칩과 제2반도체칩은 제1활성면과 제2활성면이 서로 마주보도록 적층됨과 동시에 오프셋(offset)되게 배치될 수 있다. 범프들은 재배선 패드들과 각각 중첩되게 배치될 수 있다.

Description

재배선 구조를 갖는 적층형 반도체 패키지{Stacked type semiconductor package having redistribution line structure}
본 발명은 반도체 패키지에 관한 것으로, 더욱 상세하게는, 정전용량의 감소를 통해 메모리모듈의 동작속도를 증가시킬 수 있는 반도체 패키지에 관한 것이다.
주지된 바와 같이, 메모리 칩의 시스템에의 실장은 모듈 형태로 구성한 메모리모듈을 시스템 보드의 소켓에 끼워주는 방식을 주로 이용하고 있다. 또한, 시스템에서 고용량 메모리를 요구함에 따라 고밀도(high density) 및 고속(high speed) 특성을 갖는 메모리모듈이 개발되고 있다.
여기서, 반도체 집적 기술의 한계로 인해 요구되는 용량을 갖는 메모리 칩 단품을 제작할 수 없으므로 현재는 다수의 메모리 칩을 적층하여 고용량 메모리 구현에 대응하고 있다. 또한, 고밀도 모듈 제작을 위해 복수 개의 메모리 칩을 하나의 패키지에 내장한 MCP(Multi Chip Package) 형태의 패키지를 제작하고 있다.
한편, 시스템의 고속 동작을 위해서는 메모리모듈 내에 실장되어 있는 패키지의 정전용량 부하(capacitance load)를 줄여주는 것이 중요해지고 있다.
본 발명의 실시 예는 정전용량(Ci; input Capacitance)을 감소시킨 반도체 패키지를 제공한다.
본 발명의 실시 예는 정전용량(Ci)의 감소를 통해 메모리모듈의 동작 속도를 증가시킬 수 있는 반도체 패키지를 제공한다.
실시 예에서, 반도체 패키지는 제1활성면 중앙부에 2열로 배열된 제1본딩패드들을 갖는 제1반도체칩을 포함할 수 있다. 반도체 패키지는 제1반도체칩과 실질적으로 동일한 크기를 가지며 제2활성면 중앙부에 2열로 배열된 제2본딩패드들을 갖는 제2반도체칩을 포함할 수 있다. 반도체 패키지는 제1반도체칩의 제1활성면에 형성되며 제1본딩패드들과 연결된 재배선 패드들 및 와이어 본딩 패드들을 갖는 재배선들을 포함할 수 있다. 반도체 패키지는 제2반도체칩의 제2본딩패드들 상에 각각 형성된 범프들을 포함할 수 있다.
실시 예에 따른 반도체 패키지에서, 제1본딩패드들과 제2본딩패드들은 동일한 패드 배열 구조로 배치될 수 있다.
또한, 실시 예에 따른 반도체 패키지에서, 제1제1반도체칩과 제2반도체칩은 제1활성면과 제2활성면이 서로 마주보도록 적층됨과 동시에 오프셋(offset) 되게 배치될 수 있다.
아울러, 실시 예에 따른 반도체 패키지에서, 범프들은 재배선 패드들과 각각 중첩되게 배치될 수 있다.
본 발명에 따른 반도체 패키지는 칩들이 서로 마주보도록 배치되고 각 칩의 패드들이 단일 재배선을 통해 기판과 연결되는 구조로 구현된다. 이에 따라, 본 발명에 따른 반도체 패키지는 재배선에 의한 Crdl(RDL capacitance) 값이 종래 DDP(Double Die Package) 구조 패키지 대비 절반으로 줄어들어 정전용량(Ci)이 감소될 수 있다.
따라서, 본 발명에 따른 반도체 패키지로 메모리모듈을 구현하는 경우, 종래 대비 메모리모듈 전체 정전용량을 현저하게 감소시킬 수 있으므로 메모리모듈의 동작 속도를 증가시킬 수 있다.
도 1은 종래의 DIMM(Dual In-line Memory Module) 및 DDP(Dual Die Package) 구조 패키지를 도시한 단면도.
도 2는 실시 예에 따른 반도체 패키지를 도시한 단면도.
도 3a는 도 2에 도시된 반도체 패키지의 제1반도체칩을 도시한 평면도.
도 3b는 도 3a의 A-A' 선에 대응하는 단면도.
도 4a는 도 2에 도시된 반도체 패키지의 제2반도체칩을 도시한 평면도.
도 4b는 도 4a의 B-B' 선에 대응하는 단면도.
도 5 내지 7은 실시 예에 따른 반도체 패키지의 특성을 설명하기 위한 그래프들.
도 8은 실시 예에 따른 반도체 패키지를 도시한 단면도.
도 9는 도 8에 도시된 반도체 패키지의 제1반도체칩 및 제2반도체칩을 도시한 부분 평면도들.
도 10은 실시 예에 따른 반도체 패키지를 도시한 단면도.
도 11은 다양한 실시 예들에 따른 반도체 패키지를 적용한 전자 시스템의 블록도.
도 12는 다양한 실시 예들에 따른 반도체 패키지를 포함하는 메모리 카드의 블록도.
이하, 첨부된 도면들을 참조하여 다양한 실시 예들을 상세하게 설명하도록 한다. 도면들에서, 구성요소의 형상 등은 본 발명의 명확한 설명 및 강조를 위해 과장되어 표현될 수 있으며, 동일한 부재들은 동일한 도면부호로 나타낸다.
플라이-바이 토폴로지(Fly-by topology)를 따른 R-DIMM(Registered Dual In-line Memory Module)에서, 메모리 컨트롤러는 모듈 기판의 중심부에 배치된다. 메모리 컨트롤러는 양쪽에 배치된 메모리 패키지들과 직렬로 연결되며, 연결 라인의 말단부는 그라운드에 연결되어 신호가 반사되어 되돌아 오는 것을 차단한다.
도 1은 R-DIMM 중에서 4 Rank ×4 LR-DIMM(Load reduced DIMM) 및 DIMM에 실장되는 메모리 패키지를 예시하고 있다.
도시된 바와 같이, DIMM(100)에서 메모리 컨트롤러인 RCD(Register Clock Driver; 20)에 플라이-바이 토폴로지로 왼쪽에 10개의 메모리 패키지(30)가 오른쪽에 8개의 메모리 패키지(30)가 연결될 수 있다. 도면에 나타나지 않았으나, DIMM(100)의 양면에 메모리가 실장될 수 있으므로 총 36개의 메모리 패키지(30)가 실장될 수 있다. 메모리 패키지(30)가 DDP 구조 패키지인 경우, 하나의 DDP 구조 패키지에는 각각 2개의 메모리 칩(2, 4)이 포함되어 있으므로 모두 72개의 메모리 칩들(2, 4)이 RCD(20)에 연결될 수 있다.
이와 같은 메모리모듈의 동작 속도는 실장된 DDP 구조 패키지의 정전용량(Ci)에 영향을 받는다. 따라서, 각 DDP 구조 패키지의 정전용량(Ci)를 감소시켜 메모리모듈의 동작 속도를 향상시킬 수 있다.
도 1에서, 미설명된 도면부호 1은 기판, 2a 및 6a는 본딩패드들, 3 및 5는 재배선들(RDL), 3a 및 5a는 재배선 절연층들, 7은 본딩와이어들, 8은 봉지부재, 9는 외부접속전극들, 10은 모듈기판, 그리고 40은 데이터 버퍼를 각각 나타낸다.
도 2를 참조하면, 실시 예에 따른 반도체 패키지(200)는 기판(210), 제1반도체칩(220) 및 제2반도체칩(230)을 포함할 수 있다. 또한, 반도체 패키지(200)는 접착제(240), 본딩와이어들(250), 봉지부재(260) 및 외부접속전극들(270)을 더 포함할 수 있다.
기판(210)은 인쇄회로기판(Printed Circuit Board)일 수 있다. 이러한 기판(210)은 대체로 사각 플레이트 형상을 가질 수 있다. 기판(210)은 상면(210a)에 배열된 복수의 본드핑거들(212a)과 하면(210b)에 배열된 복수의 외부전극들(212b)을 포함할 수 있다. 실시 예에서, 본드핑거들(212a)은 제1반도체칩(220)의 양측 가장자리들에 각각 인접하여 배열될 수 있다. 기판(210)은 상면(210a) 및 하면(210b) 상에 각각 본드핑거들(212a) 및 외부전극들(212b)을 노출하도록 형성된 솔더레지스트들(214)을 더 포함할 수 있다.
한편, 도시되지 않았으나, 기판(210)은 내부에 형성된 내부배선들을 포함할 수 있으며, 본드핑거들(212a)과 외부전극들(212b)은 내부배선들에 의해 상호 전기적으로 연결될 수 있다.
제1반도체칩(220)은 메모리 칩일 수 있다. 메모리 칩은, 예를 들어, DRAM 칩 및 NAND 칩을 포함할 수 있다. 메모리 칩은 다른 종류의 반도체 메모리 칩들도 포함할 수 있다. 제1반도체칩(220)은 대체로 사각 플레이트 형상을 가질 수 있다. 제1반도체칩(220)은 제1활성면(220a) 및 제1활성면(220a)에 대향하는 제1후면(220b)을 가질 수 있다. 제1반도체칩(220)은 제1후면(220b)이 기판(210)의 상면(210a)과 마주하도록 기판(210)의 상면(210a) 상에 접착제(240)를 매개로 하여 배치될 수 있다. 제1반도체칩(220)은 제1활성면(220a)에 배열된 복수의 제1본딩패드들(222a, 222b)을 포함할 수 있다. 제1본딩패드들(222a, 222b)은 제1반도체칩(220)의 제1활성면(220a) 중앙부에 배열될 수 있다. 제1반도체칩(220)은 제1활성면(220a) 상에 형성된 복수의 재배선들(224a, 224b)을 포함할 수 있다.
도 3a 및 도 3b를 참조하면, 제1본딩패드들(222a, 222b)은 제1방향(X)으로 서로 이격되어 배치될 수 있으며, 제1반도체칩(220)의 제1활성면(220a) 중앙부에 실질적으로 제1방향(X)과 직교하는 제2방향(Y)을 따라 2열로 배열될 수 있다. 재배선들(224a, 224b)은 와이어 본딩 패드들(224a-1, 224b-1), 재배선 패드들(224a-2, 224b-2) 및 연결라인들(224a-3, 224b-3)을 포함할 수 있다.
구체적으로, 이하에서는 설명의 편의상 일측이 도면들에서 좌측을 나타내고, 타측이 도면들에서 우측을 나타내는 것으로 하여 설명하도록 한다.
재배선들(224a, 224b)은 제1반도체칩(220)의 제1활성면(220a) 중앙부로부터 일측 가장자리로 연장하는 제1재배선들(224a) 및 타측 가장자리로 연장하는 제2재배선들(224b)을 포함할 수 있다.
제1재배선(224a)은 제1 와이어 본딩 패드(224a-1)와 제1 재배선 패드(224a-2) 및 일측 제1본딩패드(222a)를 경유하여 제1 와이어 본딩 패드(224a-1)와 제1 재배선 패드(224a-2)를 연결하는 제1연결라인(224a-3)을 포함할 수 있다. 제2재배선(224b)은 제2 와이어 본딩 패드(224b-1)와 제2 재배선 패드(224b-2) 및 타측 제1본딩패드(222b)를 경유하여 제2 와이어 본딩 패드(224b-1)와 제2 재배선 패드(224b-2)를 연결하는 제2연결라인(224b-3)을 포함할 수 있다. 제1 와이어 본딩 패드(224a-1)는 제1반도체칩(220)의 일측 가장자리에 배치될 수 있다. 제1 재배선 패드(224a-2)는 타측 제1본딩패드(222b)와 타측 가장자리 사이에서 타측 제1본딩패드(222b)에 인접하여 배치될 수 있다. 제2 와이어 본딩 패드(224b-1)는 제1반도체칩(220)의 타측 가장자리에 배치될 수 있다. 제2 재배선 패드(224b-2)는 일측 제1본딩패드(222a)와 타측 제1본딩패드(222b) 사이에 배치될 수 있다.
실시 예에서, 일측 제1본딩패드(222a), 타측 제1본딩패드(222b), 제1 재배선 패드(224a-2) 및 제2 재배선 패드(224b-2)는 제1방향(X)에서 일렬로 정렬되어 배치될 수 있다. 이에 따라, 제1반도체칩(220) 상부에 제2반도체칩(230)을 적층 했을 때, 제1반도체칩(220)과 제2반도체칩(230)은 계단형(staircase) 구조를 형성할 수 있다.
한편, 이후에 다시 설명되겠지만, 제1본딩패드들(222a, 222b)과 재배선 패드들(224a-2, 224b-2)은 그들 사이의 거리가 제1반도체칩(220)과 제2반도체칩(230)이 오프셋(offset) 거리와 대체로 동일하도록 설계될 수 있다.
제1반도체칩(220)은 재배선 제1절연층(221) 및 재배선 제2절연층(226)을 포함할 수 있다. 재배선 제1절연층(221)은 제1활성면(220a) 상에 제1본딩패드들(222a, 222b)을 노출하도록 형성될 수 있다. 재배선 제2절연층(226)은 재배선 제1절연층(221) 상부에 재배선들(224a, 224b)을 덮도록 형성될 수 있다. 또한, 재배선 제2절연층(226)은 재배선들(224a, 224b)에서의 제1 및 제2 와이어 본딩 패드들(224a-1, 224b-1)과 제1 및 제2 재배선 패드들(224a-1, 224b-2)을 노출하도록 형성될 수 있다.
다시 도 2를 참조하면, 제2반도체칩(230)은 제1반도체칩(220)과 실질적으로 같은 크기를 갖고 칩 패드 배열도 동일한 메모리 칩일 수 있다. 제2반도체칩(230)은 대체로 사각 플레이트 형상을 가질 수 있다. 제2반도체칩(230)은 제2활성면(230a) 및 제2활성면(230a)에 대향하는 제2후면(230b)을 가질 수 있다. 제2반도체칩(230)은 제2활성면(230a)에 배열된 제2본딩패드들(232a, 232b)을 포함할 수 있다.
도 4a 및 도 4b를 참조하면, 제2본딩패드들(232a, 232b)은 제1방향(X)으로 서로 이격되어 배치될 수 있다. 제2본딩패드들(232a, 232b)은 제2반도체칩(230)의 제2활성면(230a) 중앙부에 실질적으로 제1방향(X)과 직교하는 제2방향(Y)을 따라 2열로 배열될 수 있다. 실시 예에서, 제2반도체칩(230)의 제2본딩패드들(232a, 232b)은 제1반도체칩(220)의 제1본딩패드들(222a, 222b)과 동일한 배열 구조를 갖는다.
제2반도체칩(230)은 제2본딩패드들(232a, 232b) 상에 각각 형성된 범프들(234a, 234b)을 포함할 수 있다. 예를 들어, 범프들(234a, 234b)은 구리 포스트 범프, 솔더 범프, 또는, 여러 가지 금속층이 적층된 범프 중 어느 하나일 수 있다.
다시 도 2를 참조하면, 제2반도체칩(230)은 제2활성면(230a)이 제1반도체칩(220)의 제1활성면(220a)과 마주하도록 제1반도체칩(220)의 제1활성면(220a) 상부에 배치될 수 있다. 즉, 제2반도체칩(230)은 범프들(234a, 234b)을 매개로 하여 제1반도체칩(220)의 상부에 플립 칩 본딩될 수 있다. 또한, 제2반도체칩(230)은 제1반도체칩(220)과 완전 중첩되지 않고 소정 거리(d1)만큼 오프셋(offset) 되게 배치될 수 있다. 즉, 제2반도체칩(230)은 제1반도체칩(220)의 상부에 계단 형태를 이루도록 배치될 수 있다. 범프들(234a, 234b)은 재배선 패드들(224a-2, 224b-2)과 각각 중첩되게 배치될 수 있다.
실시 예에서, 제2반도체칩(230)의 일측 제2본딩패드(232b)는 일측 범프(234b)를 통해 제1반도체칩(220)의 타측 제1본딩패드(222b)와 연결된 제2 재배선 패드(224b-2)와 전기적으로 연결된다. 그리고 제2반도체칩(230)의 타측 제2본딩패드(232a)는 타측 범프(234a)를 통해 제1반도체칩(220)의 일측 제1본딩패드(222a)와 연결된 제1 재배선 패드(224a-2)와 전기적으로 연결된다.
여기서, 제2반도체칩(230)과 제1반도체칩(220) 사이의 오프셋 거리(d1)는 일측 제1본딩패드(222a)와 제2 재배선 패드(224b-2)의 피치(d2)와 동일할 수 있다. 일측 제1본딩패드(222a)와 제2 재배선 패드(224b-2)의 피치는 타측 제1본딩패드(222b)와 제1 재배선 패드(224a-2)의 피치(d2)와 동일하다. 즉, 제2반도체칩(230)은 제1반도체칩(220)의 상부에 일측 제1본딩패드(222a)와 제2 재배선 패드(224b-2)의 피치만큼 오프셋 하도록 배치될 수 있다.
본딩와이어들(250)은 기판(210)의 본드핑거들(212a)과 제1반도체칩(220)의 와이어 본딩 패드들(224a-1, 224b-1)을 전기적으로 연결하도록 형성될 수 있다. 실시 예에서, 본딩와이어들(250)은 제1반도체칩(220)의 제1 와이어 본딩 패드(224a-1)와 이에 인접한 기판(210)의 일측 가장자리에 배열된 본드핑거들(212a)을 연결하도록 형성될 수 있다. 본딩와이어들(250)은 제1반도체칩(220)의 제2 와이어 본딩 패드(224b-1)와 이에 인접한 기판(210)의 타측 가장자리에 배열된 본드핑거(212a)를 연결하도록 형성될 수 있다.
봉지부재(260)는 외부 영향으로부터 제1 및 제2 반도체칩들(220, 230)을 보호하도록 형성될 수 있다. 봉지부재(260)는 솔더레지스트(214)를 포함한 기판(210)의 상면(210a) 상에 오프셋 적층된 제1반도체칩(220)과 제2반도체칩(230) 및 본딩와이어들(250)을 덮도록 형성될 수 있다. 아울러, 봉지부재(260)는 제1반도체칩(220)과 제2반도체칩(230) 사이의 공간을 충진하도록 형성될 수 있다. 이러한 봉지부재(260)는 에폭시 몰딩 컴파운드(Epoxy Molding Compound)로 형성될 수 있다.
외부접속부재들(270)은, 메모리모듈 제조시, 실시 예에 따른 반도체 패키지(200)를 모듈 기판에 실장하기 위한 수단으로서 형성될 수 있다. 외부접속부재들(270)은 기판(210)의 하면(210b)에 배열된 외부전극들(212b) 상에 각각 형성될 수 있다. 외부접속부재들(270)은 솔더 볼을 포함할 수 있다. 이와 다르게, 외부접속부재들(270)은 도전 핀(conductive pin) 또는 도전 페이스트(conductive paste) 등을 포함할 수 있다.
전술한 바와 같은 실시 예에 따른 반도체 패키지(200)는 칩들이 서로 마주보도록 배치되고, 각 칩의 패드들이 단일 재배선을 통해 기판과 연결되는 구조를 갖는다. 그리고 이와 같은 구조를 갖는 반도체 패키지(200)는 종래 DDP 구조 패키지와 비교해서 감소된 정전용량(Ci)를 가질 수 있다.
구체적으로, 도 1에 도시된 종래 DDP 구조 패키지의 정전용량(Ci)은 아래의 식 1로 나타낼 수 있다.
정전용량(Ci) = [(2×Crdl) + (2×Cdie) + Csub] ----- 식 1
아래의 표 1은 종래 DDP 구조 패키지의 정전용량(Ci) 측정값을 나타낸 것이다.
구 분 Cdie Crdl Csub Total
개별 Ci [㎊] 0.5 0.4 0.7 -
Ci total [㎊] 1.0 0.8 0.7 2.5
비율 [%] 40% 32% 28% 100%
상기 표 1에서, Cdie(die capacitance)는 칩의 정전용량을 나타내고, Crdl(RDL capacitance)은 재배선의 정전용량을 나타내며, Csub(Substrate capacitance)은 기판의 정전용량을 나타내고, Ci total은 총 정전용량을 나타낸다. 또한, 종래 DDP 구조 패키지는 하나의 기판상에 각각 재배선을 갖는 두 개의 칩들이 탑재되는 구조를 가지므로 Cdie 및 Crdl의 Ci total은 개별 Ci의 두 배이고, Csub의 Ci total은 개별 Ci와 동일하다.
표 1로부터, 종래 DDP 구조 패키지의 총 정전용량(Ci)은 2.5㎊이며, 이 중 재배선에 의한 정전용량(Crdl)이 대략 32%를 차지하는 것을 알 수 있다. 그리고 이러한 DDP 구조 패키지로 도 1과 같은 DIMM을 구현할 경우에 예상되는 전체 정전용량(Ci)은 아래의 식 2와 같이 90㎊이 된다.
DIMM의 전체 정전용량(Ci) = 2.5㎊×36개 = 90㎊ ----- 식 2
반면, 실시 예에 따른 반도체 패키지의 정전용량(Ci)은 아래의 식 3으로 나타낼 수 있다.
정전용량(Ci) = [(Crdl) + (2*Cdie) + Csub] ----- 식 3
실시 예에 따른 반도체 패키지는 Crdl 성분이 종래 대비 50% 감소하기 때문에 총 정전용량(Ci)은 종래 2.5㎊에서 0.4㎊이 감소된 2.1㎊이 된다. 따라서, 실시 예에 따른 반도체 패키지를 적용하여 도 1과 같은 DIMM을 구현할 경우에 예상되는 메모리모듈의 전체 정전용량(Ci)은 아래의 식 4와 같이 75.6㎊이 된다.
DIMM의 전체 정전용량(Ci) = 2.1㎊×36개 = 75.6㎊ ----- 식 4
실시 예에 따른 반도체 패키지는 종래 DDP 구조 패키지와 비교해서 감소된 정전용량(Ci)를 가질 수 있다. 따라서, 실시 예의 반도체 패키지를 실장한 DIMM의 전체 정전용량(Ci) 역시 감소하게 된다.
도 5를 참조하면, 종래 DDP 구조 패키지와 실시 예에 따른 반도체 패키지에 대한 Cdie 성분을 제외한 총 정전용량(Ci) 시뮬레이션 결과, 전체적으로 정전용량(Ci)이 감소함을 볼 수 있다. 예를 들어, 실시 예에 따른 반도체 패키지는 종래 DDP 구조 패키지 대비 총 정전용량(Ci)이 45% 정도 감소함을 볼 수 있다.
도 6 및 도 7을 참조하면, 종래 DDP 구조 패키지와 실시 예에 따른 반도체 패키지로 DIMM을 구성하여 실장 평가를 진행한 결과, CMD Voltage margin[㎷] 및 Valid Window[㎷]가 증가됨을 볼 수 있다.
또한, 기판에서 신호의 지연시간은 아래의 식 5와 같이 간단히 나타낼 수 있으며, C가 작을수록 신호의 지연시간이 짧다.
T(Time delay) =
Figure 112016111648912-pat00001
----- 식 5
식 5에서, L은 인덕턴스(Inductance)를, C는 캐패시턴스를 나타낸다.
결론적으로, 본 발명은 패키지 구조 변경 및 칩 디자인 최적화를 통해 정전용량(Ci)을 종래 대비 현저하게 감소시킬 수 있다. 따라서, 실시 예에 따른 반도체 패키지로 DIMM과 같은 고용량의 메모리모듈을 구현하는 경우, 종래 DDP 구조 패키지로 구현한 메모리모듈 대비 전체 정전용량(Ci)의 감소를 통해 신호 지연시간을 줄일 수 있고, 그래서, 메모리모듈의 동작 속도를 향상시킬 수 있다.
도 8 및 도 9를 참조하면, 실시 예에 따른 반도체 패키지(300)는 기판(310), 제1반도체칩(320) 및 제2반도체칩(330)을 포함할 수 있다. 반도체 패키지(300)는 접착제(340), 본딩와이어들(350), 봉지부재(360) 및 외부접속전극들(370)을 더 포함할 수 있다.
기판(310)은 대체로 사각 플레이트 형상을 갖는 인쇄회로기판일 수 있다. 기판(310)은 그의 상면(310a)에 배열된 본드핑거들(312a) 및 그의 하면(310b)에 배열된 외부전극들(312b)을 포함할 수 있다. 본드핑거들(312a)은 제1반도체칩(320)의 양측 가장자리들 각각에 인접하여 배열될 수 있다. 기판(310)은 상면(310a) 및 하면(310b) 상에 각각 본드핑거들(312a) 및 외부전극들(312b)을 노출하도록 형성된 솔더레지스트들(314)을 포함할 수 있다.
제1반도체칩(320)은 대체로 사각 플레이트 형상을 갖는 메모리 칩일 수 있다. 제1반도체칩(320)은 제1활성면(320a) 및 제1활성면(320a)에 대향하는 제1후면(320b)을 가질 수 있다. 제1반도체칩(320)은 제1후면(320b)이 기판(310)의 상면(310a)과 마주하도록 기판(310)의 상면(310a) 상에 접착제(340)를 매개로 하여 배치될 수 있다. 제1반도체칩(320)은 제1활성면(320a) 중앙부에 2열로 배열된 제1본딩패드들(322a, 322b)을 포함할 수 있다. 제1반도체칩(320)은 제1활성면(320a) 상에 형성된 재배선들(324a, 324b)을 포함할 수 있다.
구체적으로, 이하에서는 설명의 편의상 일측이 도면들에서 좌측을 나타내고, 타측이 도면들에서 우측을 나타내는 것으로 하여 설명하도록 한다.
재배선들(324a, 324b)은 제1반도체칩(320)의 제1활성면(320a) 중앙부로부터 일측 가장자리로 연장하는 제1재배선들(324a) 및 타측 가장자리로 연장하는 제2재배선들(324b)을 포함할 수 있다. 제1재배선(324a)은 제1 와이어 본딩 패드(324a-1)와 제1 재배선 패드(324a-2) 및 일측 제1본딩패드(322a)를 경유하여 제1 와이어 본딩 패드(324a-1)와 제1 재배선 패드(324a-2)를 연결하는 제1연결라인(324a-3)을 포함할 수 있다. 제2재배선(324b)은 제2 와이어 본딩 패드(324b-1)와 제2 재배선 패드(324b-2) 및 제2 재배선 패드(324b-2)를 경유하여 제2 와이어 본딩 패드(324b-1)와 타측 제1본딩패드(322b)를 연결하는 제2연결라인(324b-3)을 포함할 수 있다. 제1 와이어 본딩 패드(324a-1)는 제1반도체칩(320)의 일측 가장자리에 배치될 수 있다. 제1 재배선 패드(324a-2)는 타측 제1본딩패드(322b)와 타측 가장자리 사이에서 타측 제1본딩패드(322b)에 인접하여 배치될 수 있다. 제2 와이어 본딩 패드(324b-1)는 제1반도체칩(320)의 타측 가장자리에 배치될 수 있다. 제2 재배선 패드(324b-2)는 타측 제1본딩패드(322b)와 제1 재배선 패드(324a-2) 사이에 배치될 수 있다.
실시 예에서, 일측 제1본딩패드(322a), 타측 제1본딩패드(322b), 제1 재배선 패드(324a-2) 및 제2 재배선 패드(324b-2)는 제1방향(X)에서 일렬로 정렬되어 배치될 수 있다. 이에 따라, 제1반도체칩(320) 상부에 제2반도체칩(330)을 적층 했을 때, 제1반도체칩(320)과 제2반도체칩(330)은 계단형 구조를 형성할 수 있다.
제1반도체칩(320)은 재배선 제1절연층(321) 및 재배선 제2절연층(326)을 포함할 수 있다. 재배선 제1절연층(321)은 제1활성면(320a) 상에 제1본딩패드들(322a, 322b)을 노출하도록 형성될 수 있다. 재배선 제2절연층(326)은 재배선 제1절연층(321) 상부에 재배선들(324a, 324b)을 덮도록 형성될 수 있다. 또한, 재배선 제2절연층(326)은 재배선들(324a, 324b)의 제1 및 제2 와이어 본딩 패드들(324a-1, 324b-1)과 제1 및 제2 재배선 패드들(324a-1, 324b-2)을 노출하도록 형성될 수 있다.
제2반도체칩(330)은 제1반도체칩(320)과 실질적으로 같은 크기를 갖고 칩 패드 배열도 동일한 메모리 칩일 수 있다. 제2반도체칩(330)은 제2활성면(330a) 및 제2활성면(330a)에 대향하는 제2후면(330b)을 가질 수 있다. 제2반도체칩(330)은 제2활성면(330a)에 배열된 제2본딩패드들(332a, 332b)을 포함할 수 있다. 제2본딩패드들(332a, 332b)은 제2반도체칩(330)의 제2활성면(330a) 중앙부에 제2방향(Y)을 따라 2열로 배열될 수 있다. 제2반도체칩(330)은 제2본딩패드들(332a, 332b) 상에 각각 형성된 범프들(334a, 334b)을 포함할 수 있다. 범프들(334a, 334b)은 구리 포스트 범프, 솔더 범프, 또는, 여러가지 금속층이 적층된 범프 중 어느 하나일 수 있다.
제2반도체칩(330)은 제2활성면(330a)이 제1반도체칩(320)의 제1활성면(320a)과 마주하도록 제1반도체칩(320)의 제1활성면(320a) 상부에 배치될 수 있다. 즉, 제2반도체칩(330)은 범프들(334a, 334b)을 매개로 하여 제1반도체칩(320)의 상부에 플립 칩 본딩될 수 있다. 제2반도체칩(330)은 제1반도체칩(320)과 완전히 중첩되지 않고 소정 거리만큼 오프셋 되게 배치될 수 있다. 즉, 제2반도체칩(330)은 제1반도체칩(320)의 상부에 계단 형태를 이루도록 배치될 수 있다. 범프들(334a, 334b)은 재배선 패드들(324a-2, 324b-2)과 각각 중첩되게 배치될 수 있다.
실시 예에서, 제2반도체칩(330)의 일측 제2본딩패드(332b)는 일측 범프(334b)를 통해 제1반도체칩(320)의 타측 제1본딩패드(322b)와 연결된 제2 재배선 패드(324b-2)와 전기적으로 연결된다. 그리고 제2반도체칩(330)의 타측 제2본딩패드(332a)는 타측 범프(334a)를 통해 제1반도체칩(320)의 일측 제1본딩패드(322a)와 연결된 제1 재배선 패드(324a-2)와 전기적으로 연결된다.
본딩와이어들(350)은 기판(310)의 본드핑거들(312a)과 제1반도체칩(320)의 와이어 본딩 패드들(324a-1, 324b-2)를 연결하도록 형성될 수 있다. 즉, 본딩와이어들(350)은 제1반도체칩(320)의 제1 와이어 본딩 패드(324a-1)와 이에 인접한 기판(310)의 일측 가장자리에 배열된 본드핑거(312a)를 연결할 수 있다. 본딩와이어들(350)은 제1반도체칩(320)의 제2 와이어 본딩 패드(324b-1)와 이에 인접한 기판(310)의 타측 가장자리에 배열된 본드핑거(312a)를 연결하도록 형성될 수 있다.
봉지부재(360)는 솔더레지스트(314)를 포함한 기판(310)의 상면(310a) 상에 오프셋 적층된 제1반도체칩(320)과 제2반도체칩(330) 및 본딩와이어들(350)을 덮도록 형성될 수 있다. 아울러, 봉지부재(360)는 제1반도체칩(320)과 제2반도체칩(330) 사이 공간을 충진하도록 형성될 수 있다. 봉지부재(360)는 에폭시 몰딩 컴파운드로 형성될 수 있다.
외부접속부재들(370)은 기판(310)의 하면(310b)에 배열된 외부전극들(312b) 상에 각각 형성될 수 있다. 외부접속부재들(370)은 솔더 볼을 포함할 수 있다. 이와 다르게, 외부접속부재들(370)은 도전 핀 또는 도전 페이스트 등을 포함할 수 있다.
도 10을 참조하면, 실시 예에 따른 반도체 패키지(1000)는 기판(610), 하부 적층 칩(700) 및 상부 적층 칩(800)을 포함할 수 있다. 또한, 반도체 패키지(1000)는 접착제들(910), 본딩와이어들(920), 봉지부재(930) 및 외부접속전극들(940)을 포함할 수 있다.
기판(610)은 인쇄회로기판일 수 있다. 기판(610)은 상면(610a)에 배열된 본드핑거들(612a)과 하면(610b)에 배열된 외부전극들(612b)을 포함할 수 있다. 본드핑거들(612a)은 하부 적층 칩(700)의 양측 가장자리들 각각에 인접하여 배열될 수 있다. 기판(610)은 상면(610a) 및 하면(610b) 상에 각각 본드핑거들(612a) 및 외부전극들(612b)을 노출하도록 형성된 솔더레지스트들(614)을 포함할 수 있다.
하부 적층 칩(700)은 상호 간에 오프셋 되게 적층된 제1반도체칩(720) 및 제2반도체칩(730)을 포함할 수 있다.
제1반도체칩(720)은 메모리 칩일 수 있다. 제1반도체칩(720)은 제1활성면(720a) 및 제1활성면(720a)에 대향하는 제1후면(720b)을 가질 수 있다. 제1반도체칩(720)은 제1후면(720b)이 기판(610)의 상면(310a)과 마주하도록 기판(610)의 상면(610a) 상에 접착제(910)를 매개로 하여 배치될 수 있다. 제1반도체칩(720)은 제1활성면(720a)의 중앙부에 서로 이격하여 배열된 제1본딩패드들(722a, 722b)을 포함할 수 있다. 제1반도체칩(720)은 제1활성면(720a) 상에 형성된 재배선들(724a, 724b)을 포함할 수 있다.
재배선들(724a, 724b)은 도 2에 도시된 실시 예의 그것들과 동일하게 제1반도체칩(720)의 제1활성면(720a) 중앙부로부터 일측 가장자리로 연장하는 제1재배선(724a) 및 타측 가장자리로 연장하는 제2재배선(724b)을 포함할 수 있다. 제1재배선(724a)은 제1 와이어 본딩 패드(724a-1)와 제1 재배선 패드(724a-2), 그리고 일측 제1본딩패드(722a)를 경유하여 제1 와이어 본딩 패드(724a-1)와 제1 재배선 패드(724a-2)를 연결하는 제1연결라인(724a-3)을 포함할 수 있다. 제2재배선(724b)은 제2 와이어 본딩 패드(724b-1)와 제2 재배선 패드(724b-2), 그리고, 타측 제1본딩패드(722b)를 경유하여 제2 와이어 본딩 패드(724b-)와 제2 재배선 패드(724b-2)를 연결하는 제2연결라인(724b-3)을 포함할 수 있다.
여기서, 제1 와이어 본딩 패드(724a-1)는 제1반도체칩(720)의 일측 가장자리에 배치될 수 있다. 제1 재배선 패드(724a-2)는 타측 제1본딩패드(722b)와 타측 가장자리 사이에서 타측 제1본딩패드(722b)에 인접하여 배치될 수 있다. 제2 와이어 본딩 패드(724b-1)는 제1반도체칩(720)의 타측 가장자리에 배치될 수 있다. 제2 재배선 패드(724b-2)는 일측 제1본딩패드(722a)와 타측 제1본딩패드(722b) 사이에 배치될 수 있다. 제1본딩패드들(722a, 722b)과 제1 재배선 패드(724a-2) 및 제2 재배선 패드(724b-2)는 도 3a와 같이 제1방향(X)에서 일렬로 정렬되어 배치될 수 있다.
제1반도체칩(720)은 재배선 제1절연층(721) 및 재배선 제2절연층(726)을 포함할 수 있다. 재배선 제1절연층(721)은 제1활성면(720a) 상에 제1본딩패드들(722a, 722b)를 노출하도록 형성될 수 있다. 재배선 제2절연층(726)은 재배선들(724a, 724b)을 덮도록 재배선 제1절연층(721) 상에 형성될 수 있다. 또한, 재배선 제2절연층(726)은 재배선들(724a, 724b)의 제1 및 제2 와이어 본딩 패드들(724a-1, 724b-1)과 제1 및 제2 재배선 패드들(724a-2, 724b-2)을 노출하도록 형성될 수 있다.
제2반도체칩(730)은 실질적으로 제1반도체칩(720)과 같은 크기를 갖고, 칩 패드 배열도 동일한 메모리 칩일 수 있다. 제2반도체칩(730)은 제2활성면(730a) 및 제2활성면(730a)에 대향하는 제2후면(730b)을 가질 수 있다. 제2반도체칩(730)은 제2활성면(730a)에 배열된 제2본딩패드들(732a, 732b)을 포함할 수 있다. 제2반도체칩(730)은 제2본딩패드들(732a, 732b) 상에 각각 형성된 범프들(734a, 734b)을 포함할 수 있다.
제2반도체칩(730)은 그의 제2활성면(730a)이 제1반도체칩(720)의 제1활성면(720a)과 마주하도록 제1반도체칩(720)의 제1활성면(720a) 상부에 배치될 수 있다. 즉, 제2반도체칩(730)은 범프들(734a, 734b)을 매개로 제1반도체칩(720)의 상부에 플립 칩 본딩될 수 있다. 범프들(734a, 734b)은 재배선 패드들(724a-2, 724b-2)과 각각 중첩되게 배치될 수 있다. 제2반도체칩(730)은 제1반도체칩(720)과 완전 중첩되지 않고 소정 거리 오프셋 되게 배치될 수 있다. 즉, 제2반도체칩(730)은 제1반도체칩(720)의 상부에 계단 형태를 이루도록 배치될 수 있다.
여기서, 제2반도체칩(730)과 제1반도체칩(720) 사이의 오프셋 거리는 일측 제1본딩패드들(722a)와 제2 재배선 패드(724b-2)의 피치와 동일할 수 있다. 일측 제1본딩패드(722a)와 제2 재배선 패드(724b-2)의 피치는 타측 제1본딩패드(722b)와 제1 재배선 패드(724a-2)의 피치와 동일하다. 즉, 제2반도체칩(730)은 제1반도체칩(720)의 상부에 일측 제1본딩패드(722a)와 제2 재배선 패드(724b-2)의 피치만큼 오프셋 하도록 배치될 수 있다.
실시 예에서, 제2반도체칩(730)의 일측 제2본딩패드(732b)는 일측 범프(736b)를 통해 제1반도체칩(720)의 타측 제1본딩패드(722b)와 연결된 제2 재배선 패드(724b-2)와 전기적으로 연결될 수 있다. 제2반도체칩(730)의 타측 제2본딩패드(732a)는 타측 범프(736a)를 통해 제1반도체칩(720)의 일측 제1본딩패드(722a)와 연결된 제1 재배선 패드(724a-2)와 전기적으로 연결될 수 있다.
상부 적층 칩(800)은 하부 적층 칩(700)과 동일하게 상호 간에 오프셋 적층된 제1반도체칩(720) 및 제2반도체칩(730)을 포함할 수 있다. 상부 적층 칩(800)에서의 제1반도체칩(720) 및 제2반도체칩(730)은 하부 적층 칩(700)의 그것들과 동일한 구성을 갖는다.
상부 적층 칩(800)은 접착제(910)를 매개로 하여 하부 적층 칩(700)의 제2반도체칩(730)의 제2후면(730b) 상부에 배치될 수 있다.
본딩와이어들(920)은 기판(610)의 본드핑거들(612a)과 이에 인접한 하부 적층 칩(700) 및 상부 적층 칩(800)에서의 제1반도체칩들(720)의 와이어 본딩 패드들(724a-1, 724b-1)을 전기적으로 연결하도록 형성될 수 있다.
봉지부재(930)는 솔더레지스트(614)를 포함한 기판(610)의 상면(610a) 상에 하부 적층 칩(700), 상부 적층 칩(800) 및 본딩와이어들(920)을 덮도록 형성될 수 있다. 아울러, 봉지부재(930)는 하부 적층 칩(700) 및 상부 적층 칩(800) 각각에서 제1반도체칩(720)과 제2반도체칩(730) 사이의 공간을 충진하도록 형성될 수 있다.
외부접속부재들(940)은 기판(610)의 하면(610b)에 배열된 외부전극들(612b) 상에 각각 형성될 수 있다. 외부접속부재들(940)은 솔더 볼을 포함할 수 있다. 이와 다르게, 외부접속부재들(940)은 도전 핀 또는 도전 페이스트 등을 포함할 수 있다.
전술한 다양한 실시 예들에 따른 반도체 패키지들은 다양한 종류의 전자 시스템 및 메모리 카드에 적용될 수 있다.
도 11을 참조하면, 전자 시스템(1100)은 전술한 다양한 실시 예들에 따른 반도체 패키지를 포함할 수 있다. 전자 시스템(1100)은 컨트롤러(1110), 입출력장치(1120) 및 메모리장치(1130)를 포함할 수 있다. 컨트롤러(1110), 입출력장치(1120) 및 메모리장치(1130)는 데이터들이 이동하는 통로를 제공하는 버스(1150)를 통하여 결합될 수 있다.
예를 들어, 컨트롤러(1110)는 적어도 하나의 마이크로프로세서, 디지털신호프로세서, 마이크로컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리소자들 중에서 적어도 어느 하나를 포함할 수 있다. 컨트롤러(1110) 및 메모리장치(1130)는 전술한 다양한 실시 예들에 따른 반도체 패키지를 포함할 수 있다. 입출력장치 (1120)는 키패드, 키보드 및 표시장치 등에서 선택된 어느 하나를 포함할 수 있다.
메모리장치(1130)는 데이터 및/또는 컨트롤러(1110)에 의해 실행되는 명령어 등을 저장할 수 있다. 메모리장치(730)는 디램과 같은 휘발성 메모리 소자 및/또는 플래시 메모리와 같은 비휘발성 메모리 소자를 포함할 수 있다. 예컨대, 모바일 기기나 데스크 톱 컴퓨터와 같은 정보 처리 시스템에 플래시 메모리가 장착될 수 있다. 이러한 플래시 메모리는 반도체 디스크 장치(SSD)로 구성될 수 있다. 이 경우 전자 시스템(700)은 대용량의 데이터를 플래시 메모리 시스템에 안정적으로 저장할 수 있다.
이와 같은 전자 시스템(1100)은 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하기 위한 인터페이스(1140)를 더 포함할 수 있다. 인터페이스(1140)는 유무선 형태일 수 있다. 예를 들어, 인터페이스(1140)는 안테나 또는 유무선 트랜시버 등을 포함할 수 있다.
도시하지 않았으나, 전자 시스템(1100)은 응용 칩셋 및 카메라 이미지 프로세서 등을 더 포함할 수 있다.
전자 시스템(1100)은 모바일 시스템, 개인용 컴퓨터, 산업용 컴퓨터 또는 다양한 기능을 수행하는 로직 시스템 등으로 구현될 수 있다. 예를 들어, 모바일 시스템은 개인 휴대용 정보 단말기(PDA; Personal Digital Assistant), 휴대용 컴퓨터, 웹 타블렛(web tablet), 모바일 폰(mobile phone), 스마트 폰(smart phone), 무선 폰(wireless phone), 랩탑(laptop) 컴퓨터, 메모리 카(memory card)드, 디지털 뮤직 시스템(digital music system) 및 정보 전송/수신 시스템 중 어느 하나일 수 있다.
전자 시스템(1100)이 무선 통신을 수행할 수 있는 장비인 경우에 전자 시스템(700)은 CDMA(Code Division Multiple Access), GSM(Global System for Mobile communication), NADC(North American Digital Cellular), E-TDMA(Enhanced-Time Division Multiple Access), WCDMA(Wideband Code Division Multiple Access), CDMA2000, LTE(Long Term Evolution), Wibro(Wireless Broadband Internet)과 같은 통신 시스템에서 사용될 수 있다.
도 12를 참조하면, 메모리 카드는 전술한 다양한 실시 예들에 따른 반도체 패키지를 포함할 수 있다. 예를 들어, 메모리 카드(1200)는 비휘발성 메모리 소자와 같은 메모리(1210) 및 메모리 컨트롤러(1220)를 포함할 수 있다. 메모리(1210) 및 메모리 컨트롤러(1220)는 데이터를 저장하거나 저장된 데이터를 판독할 수 있다. 메모리(1210)는 전술한 다양한 실시 예들에 따른 반도체 패키지가 적용된 비휘발성 메모리 소자들 중에서 적어도 어느 하나를 포함할 수 있다. 메모리 컨트롤러(1220)는 호스트(1230)의 판독/쓰기 요청에 응답하여 저장된 데이터를 독출하거나, 데이터를 저장하도록 메모리(1210)를 제어할 수 있다.
이상, 여기에서는 본 발명을 특정 실시 예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허 청구범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
210,310,610: 기판 220,320,720: 제1반도체칩
230,330,730: 제2반도체칩 240,340,910: 접착제
250,350,920: 본딩와이어 260,360,930: 봉지부재
270,370,940: 외부접속전극 700: 하부 적층 칩
800: 상부 적층 칩 200,300,1000: 반도체 패키지

Claims (17)

  1. 제1활성면 중앙부에 2열로 배열된 제1본딩패드들을 갖는 제1반도체칩;
    상기 제1반도체칩과 실질적으로 동일한 크기를 가지며, 제2활성면 중앙부에 2열로 배열된 제2본딩패드들을 갖는 제2반도체칩;
    상기 제1활성면에 형성되며, 상기 제1본딩패드들과 연결된 재배선 패드들 및 와이어 본딩 패드들을 갖는 재배선들; 및
    상기 제2반도체칩의 제2본딩패드들 상에 각각 형성된 범프들;
    을 포함하고,
    상기 제1본딩패드들과 상기 제2본딩패드들은 동일한 패드 배열 구조로 배치되며,
    상기 제1반도체칩과 상기 제2반도체칩은 상기 제1활성면과 상기 제2활성면이 서로 마주보도록 적층됨과 동시에 오프셋(offset)되게 배치되며,
    상기 범프들은 상기 재배선 패드들과 각각 중첩되게 배치되는 반도체 패키지.
  2. ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 재배선들은,
    상기 2열로 배열된 제1본딩패드들 중 일측 제1본딩패드와 연결되고 상기 제1반도체칩의 일측 가장자리로 연장하는 제1재배선; 및
    타측 제1본딩패드와 연결되면서 상기 제1반도체칩의 타측 가장자리로 연장하는 제2재배선;을 포함하고,
    상기 제2반도체칩의 상기 제2본딩패드들은 일측 제2본딩패드 및 타측 제2본딩패드를 포함하며,
    상기 범프들은 상기 일측 제2본딩패드 상에 형성된 일측 범프 및 상기 타측 제2본딩패드 상에 형성된 타측 범프를 포함하는 반도체 패키지.
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    제 2 항에 있어서,
    상기 제1재배선은,
    상기 일측 가장자리에 배치된 제1 와이어 본딩 패드;
    상기 타측 제1본딩패드와 상기 타측 가장자리 사이에서 상기 타측 제1본딩패드에 인접하여 배치된 제1 재배선 패드; 및
    상기 일측 제1본딩패드를 경유하여 상기 제1 와이어 본딩 패드와 상기 제1 재배선 패드를 연결하는 제1연결라인;을 포함하고,
    상기 제2재배선은,
    상기 타측 가장자리에 배치된 제2 와이어 본딩 패드;
    상기 일측 제1본딩패드와 상기 타측 제1본딩패드 사이에 배치된 제2 재배선 패드; 및
    상기 타측 제1본딩패드를 경유하여 상기 제2 와이어 본딩 패드와 상기 제2 재배선 패드를 연결하는 제2연결라인;을 포함하는 반도체 패키지.
  4. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈
    제 3 항에 있어서,
    상기 일측 및 타측 제1본딩패드와 상기 제1 및 제2 재배선 패드는 상기 제1반도체칩의 제1활성면에 일렬로 정렬되어 배치되는 반도체 패키지.
  5. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈
    제 3 항에 있어서,
    상기 일측 제1본딩패드와 상기 제2 재배선 패드의 피치는 상기 제1반도체칩과 제2반도체칩의 오프셋 거리와 동일한 반도체 패키지.
  6. ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈
    제 3 항에 있어서,
    상기 일측 제2본딩패드는 상기 일측 범프를 통해 상기 제2 재배선 패드와 전기적으로 연결되고,
    상기 타측 제2본딩패드는 상기 타측 범프를 통해 상기 제1 재배선 패드와 전기적으로 연결되는 반도체 패키지.
  7. ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈
    제 6 항에 있어서,
    상기 제1반도체칩의 상기 일측 제1본딩패드와 상기 제2반도체칩의 상기 타측 제2본딩패드는 상기 타측 제2본딩패드 상에 형성된 상기 타측 범프와 상기 타측 범프와 전기적으로 연결되면서 상기 일측 제1본딩패드와 연결된 제1 재배선 패드를 통해 상호 전기적으로 연결되고,
    상기 제1반도체칩의 상기 타측 제1본딩패드와 상기 제2반도체칩의 상기 일측 제2본딩패드는 상기 일측 제2본딩패드 상에 형성된 상기 일측 범프와 상기 일측 범프와 전기적으로 연결되면서 상기 타측 제1본딩패드와 연결된 제2 재배선 패드를 통해 상호 전기적으로 연결되는 반도체 패키지.
  8. ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈
    제 2 항에 있어서,
    상기 제1재배선은,
    상기 일측 가장자리에 배치된 제1 와이어 본딩 패드;
    상기 타측 제1본딩패드와 상기 타측 가장자리 사이에서 상기 타측 제1본딩패드에 인접하여 배치된 제1 재배선 패드; 및
    상기 일측 제1본딩패드를 경유하여 상기 제1 와이어 본딩 패드와 상기 제1 재배선 패드를 연결하는 제1연결라인;을 포함하고,
    상기 제2재배선은,
    상기 타측 가장자리에 배치된 제2 와이어 본딩 패드;
    상기 타측 제1본딩패드와 상기 제1 재배선 패드 사이에 배치된 제2 재배선 패드; 및
    상기 제2 재배선 패드를 경유하여 상기 제2 와이어 본딩 패드와 상기 타측 제1본딩패드를 연결하는 제2연결라인;을 포함하는 반도체 패키지.
  9. ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈
    제 8 항에 있어서,
    상기 일측 및 타측 제1본딩패드와 상기 제1 및 제2 재배선 패드는 일렬로 정렬되어 배치되는 반도체 패키지.
  10. ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈
    제 8 항에 있어서,
    상기 일측 제2본딩패드는 상기 일측 범프를 통해 상기 제1반도체칩의 제2 재배선 패드와 전기적으로 연결되고,
    상기 제2반도체칩의 상기 타측 제2본딩패드는 상기 타측 범프를 통해 상기 제1반도체칩의 상기 제1 재배선 패드와 전기적으로 연결되는 반도체 패키지.
  11. ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈
    제 10 항에 있어서,
    상기 제1반도체칩의 상기 일측 제1본딩패드와 상기 제2반도체칩의 상기 타측 제2본딩패드는 상기 타측 제2본딩패드 상에 형성된 상기 타측 범프와 상기 타측 범프와 전기적으로 연결되면서 상기 일측 제1본딩패드와 연결된 제1 재배선 패드를 통해 상호 전기적으로 연결되고,
    상기 제1반도체칩의 상기 타측 제1본딩패드와 상기 제2반도체칩의 상기 일측 제2본딩패드는 상기 일측 제2본딩패드 상에 형성된 상기 일측 범프와 상기 일측 범프와 전기적으로 연결되면서 상기 타측 제1본딩패드와 연결된 제2 재배선 패드를 통해 상호 전기적으로 연결되는 반도체 패키지.
  12. ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 제1반도체칩은, 상기 제1활성면 상에 상기 제1본딩패드들을 노출하도록 형성된 재배선 제1절연층과, 상기 재배선 제1절연층 상에 상기 재배선을 덮으면서 상기 재배선의 상기 와이어 본딩 패드들, 및 상기 재배선 패드들을 노출하도록 형성된 재배선 제2절연층을 더 포함하는 반도체 패키지.
  13. ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    본드핑거들이 배열된 상면 및 외부전극들이 배열된 하면을 가지며, 상기 상면이 상기 제1반도체칩의 상기 제1활성면과 대향하는 제1후면과 접하도록 배치된 기판; 및
    상기 본드핑거들과 상기 와이어 본딩 패드들을 연결하도록 형성된 본딩와이어들;
    을 더 포함하는 반도체 패키지.
  14. ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈
    제 13 항에 있어서,
    상기 본드핑거들은 상기 제1반도체칩의 양측 가장자리에 인접하는 상기 기판의 상면 부분들에 배열되고,
    상기 본딩와이어들은 상기 제1반도체칩의 양측 가장자리 모두에서 상기 본드핑거들과 상기 와이어 본딩 패드들을 연결하도록 형성되는 반도체 패키지.
  15. ◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈
    제 13 항에 있어서,
    상기 제1반도체칩의 상기 제1후면과 상기 기판의 상기 상면 사이에 개재된 접착제를 더 포함하는 반도체 패키지.
  16. ◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈
    제 13 항에 있어서,
    상기 제1 및 제2 반도체칩들과 상기 본딩와이어들을 덮도록 상기 기판의 상기 상면 상에 형성된 봉지부재; 및
    상기 외부전극들 상에 형성된 외부접속단자들;
    을 더 포함하는 반도체 패키지.
  17. ◈청구항 17은(는) 설정등록료 납부시 포기되었습니다.◈
    제 16 항에 있어서,
    상기 봉지부재는 상기 제1반도체칩과 제2반도체칩 사이 공간에 충진되는 반도체 패키지.
KR1020160152358A 2016-11-16 2016-11-16 재배선 구조를 갖는 적층형 반도체 패키지 KR102570325B1 (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1020160152358A KR102570325B1 (ko) 2016-11-16 2016-11-16 재배선 구조를 갖는 적층형 반도체 패키지
US15/443,509 US10115708B2 (en) 2016-11-16 2017-02-27 Semiconductor package having a redistribution line structure
CN201710218930.8A CN108074916B (zh) 2016-11-16 2017-04-05 具有重分布线结构的半导体封装件
TW106111551A TW201834188A (zh) 2016-11-16 2017-04-06 具有重新分配線結構的半導體封裝

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020160152358A KR102570325B1 (ko) 2016-11-16 2016-11-16 재배선 구조를 갖는 적층형 반도체 패키지

Publications (2)

Publication Number Publication Date
KR20180055047A KR20180055047A (ko) 2018-05-25
KR102570325B1 true KR102570325B1 (ko) 2023-08-25

Family

ID=62108071

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020160152358A KR102570325B1 (ko) 2016-11-16 2016-11-16 재배선 구조를 갖는 적층형 반도체 패키지

Country Status (4)

Country Link
US (1) US10115708B2 (ko)
KR (1) KR102570325B1 (ko)
CN (1) CN108074916B (ko)
TW (1) TW201834188A (ko)

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9842831B2 (en) 2015-05-14 2017-12-12 Mediatek Inc. Semiconductor package and fabrication method thereof
US10685943B2 (en) * 2015-05-14 2020-06-16 Mediatek Inc. Semiconductor chip package with resilient conductive paste post and fabrication method thereof
US10797025B2 (en) 2016-05-17 2020-10-06 Taiwan Semiconductor Manufacturing Company, Ltd. Advanced INFO POP and method of forming thereof
CN108962838B (zh) * 2017-05-22 2020-06-19 中芯国际集成电路制造(上海)有限公司 扇出结构和方法
US20190067034A1 (en) * 2017-08-24 2019-02-28 Micron Technology, Inc. Hybrid additive structure stackable memory die using wire bond
US10103038B1 (en) 2017-08-24 2018-10-16 Micron Technology, Inc. Thrumold post package with reverse build up hybrid additive structure
US20190067248A1 (en) 2017-08-24 2019-02-28 Micron Technology, Inc. Semiconductor device having laterally offset stacked semiconductor dies
US20200176418A1 (en) * 2018-12-04 2020-06-04 Nanya Technology Corporation Dual-die memory package
US10978426B2 (en) * 2018-12-31 2021-04-13 Micron Technology, Inc. Semiconductor packages with pass-through clock traces and associated systems and methods
US20200279830A1 (en) * 2019-02-28 2020-09-03 Mercury Systems, Inc. Interleaved multi-layer redistribution layer providing a fly-by topology with multiple width conductors
WO2021062742A1 (zh) * 2019-09-30 2021-04-08 华为技术有限公司 一种芯片堆叠封装及终端设备
KR20210099452A (ko) * 2020-02-04 2021-08-12 에스케이하이닉스 주식회사 반도체 패키지
US11222839B1 (en) * 2020-09-29 2022-01-11 Nanya Technology Corporation Semiconductor structure
US20220223560A1 (en) * 2021-01-14 2022-07-14 Changxin Memory Technologies, Inc. Chip structure, packaging structure and manufacturing method of chip structure

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100699807B1 (ko) * 2006-01-26 2007-03-28 삼성전자주식회사 적층 칩 및 그를 갖는 적층 칩 패키지
KR100800473B1 (ko) * 2006-06-30 2008-02-04 삼성전자주식회사 재배선 칩 패드를 갖는 적층 칩 및 이를 이용한 적층 칩패키지
JP5559452B2 (ja) * 2006-12-20 2014-07-23 富士通セミコンダクター株式会社 半導体装置及びその製造方法
KR20090084403A (ko) * 2008-02-01 2009-08-05 주식회사 하이닉스반도체 적층 반도체 패키지
KR102320046B1 (ko) * 2014-09-19 2021-11-01 삼성전자주식회사 캐스케이드 칩 스택을 갖는 반도체 패키지
KR102413441B1 (ko) * 2015-11-12 2022-06-28 삼성전자주식회사 반도체 패키지

Also Published As

Publication number Publication date
US20180138150A1 (en) 2018-05-17
TW201834188A (zh) 2018-09-16
US10115708B2 (en) 2018-10-30
CN108074916A (zh) 2018-05-25
KR20180055047A (ko) 2018-05-25
CN108074916B (zh) 2021-06-18

Similar Documents

Publication Publication Date Title
KR102570325B1 (ko) 재배선 구조를 갖는 적층형 반도체 패키지
US10460771B2 (en) Semiconductor chip module and semiconductor package including the same
US7683491B2 (en) Semiconductor device
US20120068306A1 (en) Semiconductor package including decoupling semiconductor capacitor
US9391048B2 (en) Semiconductor package
KR102110405B1 (ko) 반도체 패키지 및 그 제조방법
US10971479B2 (en) Semiconductor package including stacked semiconductor chips
KR102420148B1 (ko) 반도체 패키지
KR20170001238A (ko) 계단형 기판을 포함하는 반도체 패키지
KR102216195B1 (ko) 복수 개의 칩을 적층한 반도체 패키지
US9780071B2 (en) Stacked semiconductor package including reconfigurable package units
US20120038035A1 (en) Semiconductor package substrate and semiconductor package having the same
US11462511B2 (en) Semiconductor package including stacked semiconductor chips
US20210091040A1 (en) Semiconductor package including stacked semiconductor chips
US10971452B2 (en) Semiconductor package including electromagnetic interference shielding layer
KR20160095731A (ko) 패키지 온 패키지 타입 적층 패키지 및 그의 제조방법
KR102104060B1 (ko) Pop 구조의 반도체 패키지
US11270958B2 (en) Semiconductor package including capacitor
US11088117B2 (en) Semiconductor package including stacked semiconductor chips
KR20170082303A (ko) 반도체칩들이 수직으로 실장된 반도체 패키지
US11227858B2 (en) Semiconductor package including stacked semiconductor chips
KR102113335B1 (ko) 반도체 패키지용 기판 및 이를 이용한 반도체 패키지

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant