KR20170082303A - 반도체칩들이 수직으로 실장된 반도체 패키지 - Google Patents

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Abstract

본 발명은 반도체 패키지를 제공할 수 있다. 반도체 패키지는 일면에 배열된 복수의 제1 및 제2 본드핑거들을 갖는 기판을 포함할 수 있다. 반도체 패키지는 기판의 일면 상부에 수직으로 세워져 실장되며 각각 상기 기판의 일면과 마주하는 일 측면에 상기 제1 및 제2 본드핑거들에 대응하는 측면전극들이 형성된 복수의 반도체칩들을 포함할 수 있다. 반도체 패키지는 상기 기판의 제1 및 제2 본드핑거들 상에 형성되며 상기 기판의 제1 및 제2 본드핑거들과 상기 반도체칩들의 측면전극들을 전기적으로 연결하는 제1 및 제2 연결부재들을 포함할 수 있다.

Description

반도체칩들이 수직으로 실장된 반도체 패키지{Semicondcutor package on which semiconductor chips are mounted vertically}
본 발명은 반도체 패키지에 관한 것으로, 더욱 상세하게는, 반도체칩들이 수직으로 실장된 고용량의 반도체 패키지에 관한 것이다.
전자 제품이 더 작고 및 고기능화됨에 따라, 요구된 기능을 충족시키기 위하여 고용량을 갖는 반도체칩이 필요로 하게 되었고, 작은 크기의 전자 제품에 더 많은 수의 반도체칩들을 실장 할 필요가 있게 되었다.
그런데 고용량을 갖는 반도체칩을 제조하거나 한정된 공간 내에 더 많은 수의 반도체칩들을 실장하는 기술들은 한계에 부딪히게 되었기 때문에 최근의 기술 개발은 하나의 패키지에 더 많은 수의 반도체칩을 내장하는 방향으로 진행되고 있다.
이와 관련하여, 하나 이상의 반도체칩들을 내장하여 고용량 및 다기능을 가지면서 전체 크기를 증가시키지 않는 반도체 패키지들이 개발되고 있다.
본 발명의 실시 예는 동일 크기의 기판에 더 많은 수의 반도체칩을 실장하여 구현한 고용량의 반도체 패키지를 제공한다.
또한, 본 발명의 실시 예는 반도체칩들을 수직으로 적층하는 경우에서의 와이어 본딩 과정에서 유발되는 칩 크랙의 발생을 방지할 수 있는 반도체 패키지를 제공한다.
게다가, 본 발명의 실시 예는 전기적 연결 문제(electrical interconnection issue) 없이 기판상에 다수의 반도체칩들을 실장할 수 있는 반도체 패키지를 제공한다.
실시 예에서, 반도체 패키지는 일면에 배열된 복수의 제1 및 제2 본드핑거들을 갖는 기판을 포함할 수 있다. 반도체 패키지는 기판의 일면 상부에 수직으로 세워져 실장되며 각각 상기 기판의 일면과 마주하는 일 측면에 상기 제1 및 제2 본드핑거들에 대응하는 측면전극들이 형성된 복수의 반도체칩들을 포함할 수 있다. 반도체 패키지는 상기 기판의 제1 및 제2 본드핑거들 상에 형성되며 상기 기판의 제1 및 제2 본드핑거들과 상기 반도체칩들의 측면전극들을 전기적으로 연결하는 제1 및 제2 연결부재들을 포함할 수 있다.
실시 예에 따른 반도체 패키지가 적용된 전자 시스템은, 버스에 의해 결합된 컨트롤러, 인터페이스, 입출력장치 및 메모리장치를 포함하고, 상기 컨트롤러 및 메모리장치는, 일면에 배열된 복수의 제1 및 제2 본드핑거들을 갖는 기판; 상기 기판의 일면 상부에 수직으로 세워져 실장되며, 각각 상기 기판의 일면과 마주하는 일 측면에 상기 제1 및 제2 본드핑거들에 대응하는 측면전극들이 형성된 복수의 반도체칩들; 및 상기 기판의 제1 및 제2 본드핑거들 상에 형성되며, 상기 기판의 제1 및 제2 본드핑거들과 상기 반도체칩들의 측면전극들을 전기적으로 연결하는 제1 및 제2 연결부재들;을 포함하는 반도체 패키지를 포함할 수 있다.
실시 예에 따른 반도체 패키지를 포함하는 메모리 카드는, 반도체 패키지를 포함하는 메모리; 및 상기 메모리를 제어하는 메모리 컨트롤러;를 포함하고, 상기 반도체 패키지는, 일면에 배열된 복수의 제1 및 제2 본드핑거들을 갖는 기판; 상기 기판의 일면 상부에 수직으로 세워져 실장되며, 각각 상기 기판의 일면과 마주하는 일 측면에 상기 제1 및 제2 본드핑거들에 대응하는 측면전극들이 형성된 복수의 반도체칩들; 및 상기 기판의 제1 및 제2 본드핑거들 상에 형성되며, 상기 기판의 제1 및 제2 본드핑거들과 상기 반도체칩들의 측면전극들을 전기적으로 연결하는 제1 및 제2 연결부재들;을 포함할 수 있다.
본 발명에 따르면, 복수의 반도체칩들이 기판상에 수직으로 세워져 실장되기 때문에 반도체칩들을 수직으로 적층하는 과정에서의 문제인 크랙(crack) 발생이 방지될 수 있다.
본 발명에 따르면, 반도체칩들이 기판상에 수직으로 세워져 실장되기 때문에 반도체칩들을 수직으로 적층하는 종래 기술 대비 동일 크기의 기판상에 더 많은 수의 반도체칩들을 실장할 수 있으며, 그래서, 고용량의 반도체 패키지를 구현할 수 있다.
본 발명에 따르면, 반구 형상의 측면전극들과 반원 모양의 범프들을 상호 연결하기 때문에 반도체칩들과 기판 사이의 오정렬 불량 및 솔더 눌림에 의한 쇼트 불량 발생을 방지할 수 있으며, 그래서, 기판과 반도체칩들 사이에 안정적인 전기적 연결이 이루어지도록 할 수 있다.
본 발명에 따르면, 기판에서 공통신호가 인가되는 본드핑거들을 반원 바 형태의 범프로 상호 연결해줌으로써 전력손실(power loss) 없이 여러 개의 반도체칩들에 한 번에 공통신호를 인가할 수 있다.
본 발명에 따르면, 기판에서 개별 구동신호들이 인가되는 본드핑거들에 대해서는 반도체칩에 필요한 범프만을 선택적으로 본딩할 수 있도록 도트 형태로 개별 형성함으로써 반도체칩의 디자인 자유도를 높일 수 있다.
본 발명에 따르면, 기판과의 전기적 연결을 위한 반도체칩의 측면전극들을 스크라이브라인에 형성하므로 웨이퍼의 네트 다이(Net Die)를 증가시킬 수 있다.
본 발명에 따르면, 쏘잉을 통해 원형의 전극을 두 개의 반구형 측면전극들로 분리시키고, 여러 개의 반도체칩을 한 번의 리플로우를 통해 동시에 기판과의 전기적 연결이 이루어지도록 하기 때문에 패키지 제조 시간 및 비용을 절감할 수 있다.
도 1은 실시 예에 따른 반도체 패키지의 봉지부재를 제외한 사시도.
도 2는 실시 예에 따른 반도체 패키지의 정면도.
도 3은 실시 예에 따른 반도체 패키지의 측면도.
도 4는 실시 예에 따른 반도체 패키지에서의 측면 반원 전극들의 형성방법을 설명하기 위한 단면도.
도 5는 도 4에 대응하여 웨이퍼 쏘잉 공정 전후를 도시한 평면도.
도 6은 실시 예에 따른 반도체 패키지의 봉지부재를 제외한 측면도.
도 7은 다양한 실시 예들에 따른 반도체 패키지를 적용한 전자 시스템의 블록도.
도 8은 다양한 실시 예들에 따른 반도체 패키지를 포함하는 메모리 카드의 블록도.
이하, 첨부된 도면들을 참조하여 다양한 실시 예들을 상세하게 설명하도록 한다. 도면들에서 구성요소의 형상 등은 본 발명의 명확한 설명 및 강조를 위해 과장되어 표현될 수 있으며, 동일한 부재들은 동일한 도면부호로 나타낸다.
도 1 내지 도 3을 참조하면, 실시 예에 따른 반도체 패키지(100)는 기판(10), 연결부재들(22, 24) 및 반도체칩들(30)을 포함할 수 있다. 실시 예에 따른 반도체 패키지(100)는 봉지부재(40) 및 외부접속부재(50)를 더 포함할 수 있다.
상기 기판(10)은 인쇄회로기판일 수 있다. 기판(10)은 대체로 사각 플레이트 형상을 가질 수 있다. 기판(10)은 상면에 해당하는 일면(10a) 및 일면(10a)에 대향하고 하면에 해당하는 타면(10b)을 가질 수 있다. 기판(10)은 일면(10a)에 매트릭스 형태로 배열된 복수의 제1본드핑거들(12) 및 제2본드핑거들(14)을 포함할 수 있다. 기판(10)은 타면(10b)에 배열된 복수의 볼랜드들(16)을 포함할 수 있다.
실시 예에서, 제1본드핑거들(12)은 각 반도체칩들(30)에서의 칩 선택 신호를 포함하여 구동 신호들이 개별 인가되는 전극들이며, 제2본드핑거들(14)은 반도체칩들(30)에 공통 신호가 인가될 전극들일 수 있다. 도면들에서, 제1본드핑거들(12)은 좌측 두 열을 제외하고 나머지에 배열될 수 있으며, 제2본드핑거들(14)은 좌측 두 열에 배열될 수 있다.
반면, 실시 예에서는 제2본드핑거들(14)이 기판(10)의 좌측 두 열에 배열되는 것으로 도시하고 설명하였지만 그 배열 위치는 변경 가능하며, 제1본드핑거들(12)의 배열 위치 또한 제2본드핑거들(14)의 배열 위치에 맞추어 변경 가능하다.
도시되지 않았으나, 기판(10)은 내부에 형성된 비아배선들을 포함할 수 있다. 기판(10)의 일면(10a)에 배열된 복수의 제1 및 제2 본드핑거들(12, 14)과 기판(10)의 타면(10b)에 배열된 복수의 볼랜드들(16)은 비아배선들에 의해 상호 전기적으로 연결될 수 있다.
기판(10)은 그의 일면(10a) 및 타면(10b) 상에 각각 제1 및 제2 본드핑거들(12, 14)과 볼랜드들(16)을 노출하도록 형성된 솔더레지스트들(18)을 포함할 수 있다.
상기 연결부재들(22, 24)은 기판(10)과 반도체칩들(30)을 전기적으로 연결하기 위한 부재이며, 제1연결부재들(22) 및 제2연결부재들(24)을 포함할 수 있다.
제1연결부재들(22)은 기판(10)의 제1본드핑거들(12) 상에 각각 도트 형태로 형성될 수 있다. 제1연결부재들(22)은 단면상으로 반원 모양을 갖도록 형성될 수 있다. 제1연결부재들(22)은 리플로우에 의해 경화되는 솔더 범프를 포함할 수 있다.
제2연결부재들(24)은 기판(10)의 좌측 두 열에 배열된 제2본드핑거들(14)을 상호 연결하는 바(bar) 형태로 형성될 수 있다. 즉, 제2연결부재들(24)은 제2본드핑거들(14) 및 그들 사이의 일면 부분 상부에 바 형태로 형성될 수 있으며, 이에 따라, 각 제2연결부재들(24)은 기판(10)의 좌측 두 열에 배열된 제2본드핑거들(14)을 각각 전기적으로 연결시킬 수 있다. 바 형태의 제2연결부재들(24)은 단면상으로 반원 모양으로 형성될 수 있다. 제2연결부재들(24)은 리플로우에 의해 경화되는 구리 범프를 포함할 수 있다.
상기 반도체칩들(30)은 메모리칩일 수 있다. 반도체칩들(30)은 대체로 사각 플레이트 형상을 가질 수 있다. 반도체칩들(30)은 제1연결부재들(22) 및 제2연결부재들(24)을 매개로 하여 기판(10)의 일면(10a) 상에 수직으로 세워져 실장될 수 있다. 이를 위해, 반도체칩들(30)은 기판(10)의 일면(10a)과 마주하는 일 측면의 제1연결부재들(22) 및 제2연결부재들(24)에 대응하는 부분들 각각에 형성된 홈들을 포함할 수 있고, 또한, 각 홈들의 표면상에 각각 형성된 측면전극들(32)을 포함할 수 있다. 측면전극들(32)은 스크라이브라인에 의해 구획되는 복수의 반도체칩들(30)을 포함한 웨이퍼에서 스크라이브라인의 일부분들에 선택적으로 형성될 수 있다. 홈들은 반구 모양을 가질 수 있으며, 이러한 홈들의 표면 상에 형성된 측면전극들(32) 또한 반구(half circle) 모양을 가질 수 있다. 반구 모양의 측면전극들(32)은 리플로우에 의해 경화되는 솔더로 이루어질 수 있다. 솔더로 이루어진 반구 모양 측면전극들(22)은 다음과 같이 형성될 수 있다.
도 4 및 도 5를 참조하면, 공지의 반도체 제조 공정에 따라 복수의 반도체칩들(30)이 제조된 웨이퍼(200)가 마련된다. 실시 예에서, 웨이퍼(200)는 제1방향(X)으로 연장하는 두 개 라인의 반도체칩들(30)이 그 사이에 제1스크라이브라인(SL1)을 두고 서로 대칭되게 셀들이 형성되며, 그리고, 이렇게 서로 대칭되게 셀들이 형성된 두 개 라인의 반도체칩들(30)이 제1방향(X)과 수직하는 제2방향(Y)으로 제2스크라이브라인(SL2)을 사이에 두고 반복 배열된 구성을 가질 수 있다.
여기서, 후속에서 홈들(H)이 형성될 제1스크라이브라인(SL1)은 일반적인 웨이퍼에서의 스크라이브라인 대비 약간 큰 폭을 가질 수 있으며, 제2스크라이브라인(SL2)은 일반적인 웨이퍼에서의 스크라이브라인과 동일 폭을 갖거나, 또는, 웨이퍼에서의 네트 다이가 감소되지 않도록 제1스크라이브라인(SL1)의 증가된 폭만큼 약간 감소된 폭을 가질 수 있다. 제3스크라이브라인(SL3)은 일반적인 웨이퍼에서의 스크라이브라인 및 제2스크라이브라인(SL2)과 동일 폭을 가질 수 있다.
웨이퍼(200)의 상면으로부터 제1스크라이브라인(SL1)에 레이저 드릴링 공정을 통해 제1방향(X)을 따라 배열되게 소정 깊이로 복수의 홈들(H)이 형성된다. 홈들(H)은 평면상으로 원형 모양으로 형성될 수 있다. 이것은 쏘잉 공정을 통해 최종적으로 얻게 되는 반도체칩들(30)이 평면상으로 반구 모양의 측면전극들(32)을 갖도록 하기 위함이다. 홈(H)은 후속하는 웨이퍼 백그라인딩 공정에 의해 그 저면이 노출되도록 하는 깊이로 형성될 수 있다.
한편, 도시되지 않았으나, 각 홈(H)은 측면전극들(32)과 전기적으로 연결될 배선을 노출하도록 형성될 수 있다. 여기서, 배선은 반도체칩(30)에 형성되는 다층 금속배선 구조에서 설계 변경을 통해 반도체칩(30)의 측면으로 연장 배치되는 어느 한 층의 금속배선이거나, 또는, 패드 재배열을 통해 반도체칩(30)의 액티브면 상에 추가로 형성되는 재배선 중 어느 하나일 수 있다.
제1스크라이브라인(SL1)에 형성된 복수의 홈들(H)을 포함하여 웨이퍼(200) 상에 진공 장비를 이용한 스퍼터링 공정을 통해 씨드금속막(202)이 형성된다. 씨드금속막(202)은 구리막을 포함할 수 있다. 씨드금속막(202) 상에 전기도금 공정을 통해 솔더막(204)이 도금된다. 솔더막(204)은 홈(H)을 완전 매립하지 않는 범위의 균일한 두께로 형성될 수 있다.
씨드금속막(202) 및 솔더막(204)이 적층된 웨이퍼(200)에 대해 웨이퍼(200)의 상면이 노출되도록 전면 그라인딩 공정이 실시되고, 그 결과, 웨이퍼(200)의 상면에 적층된 씨드막(202) 부분 및 솔더막(204) 부분이 제거된다.
소망하는 두께의 웨이퍼(200)가 얻어지도록 웨이퍼(200)의 후면으로부터 백그라인딩이 실시되며, 그 결과, 웨이퍼(200)의 후면 일부 두께와 함께 홈(H)의 저면에 적층된 씨드막(202) 부분 및 솔더막(204) 부분이 제거된다.
백그라인딩이 실시된 웨이퍼에 대해 쏘잉 공정을 진행해서 실시 예에 따른 반도체 패키지(100)에 포함되는 개별 반도체칩들(30)로 분리시킨다. 실시 예에서, 쏘잉 공정은 스크라이브라인들(SL1, SL2, SL3)에 대해 진행하되 제2방향(Y)의 제3스크라이브라인(SL3) 및 제1방향(X)에서의 제2스크라이브라인(SL2)에 대해서는 일반적인 웨이퍼 쏘잉 공정과 동일하게 진행하고, 제1방향(X)에서의 제1스크라이브라인(SL1)에 대해서는 원형의 홈들(H)이 두 개의 반원형들이 되도록 진행한다. 이 결과, 쏘잉되어 얻어진 각 반도체칩들(30)은 일 측면에 반구 모양이면서 씨드막(202)을 포함한 솔더막(204)으로 이루어진 복수의 측면전극들(22)을 갖게 된다.
실시 예에서, 기판(10)과의 전기적 연결을 위한 반도체칩(30)의 측면전극들(32)이 제1스크라이브라인(SL1)에 형성되므로 웨이퍼의 네트 다이(Net Die)가 증가될 수 있다. 또한, 원형의 전극이 쏘잉되는 것에 의해 두 개의 반구형 측면전극들(32)로 분리되기 때문에 측면전극을 형성하기 위한 공정 시간 및 비용이 절감될 수 있다.
다시 도 1 내지 도 3을 참조하면, 반도체칩들(30)은 연결부재들(20)을 매개로 하여 기판(10)의 일면(10a) 상에 수직으로 세워져 실장될 수 있다. 이때, 반구 모양을 갖는 측면전극들(32)은 반원 모양을 갖는 연결부재들(22, 24)을 매개로 하여 제1 및 제2 본드핑거들(12, 14)과 전기적으로 연결될 수 있다.
실시 예에서, 반도체칩들(30)의 실장 시, 단면상으로 볼 때, 측면전극들(32)이 반구 모양을 갖고 제1 및 제2 연결부재들(22, 24)이 반원 모양을 갖는 것으로 인해 상호 간 오정렬이 방지될 수 있으며, 그리고, 솔더 눌림에 의해 이웃하는 측면전극들(32) 사이의 쇼트 불량이 방지될 수 있다.
또한, 반도체칩들(30)이 수직으로 세워져 기판(10)의 일면(10a) 상에 직접 실장되기 때문에 실시 예에 따른 반도체 패키지(100)는 기판(10)과 반도체칩들(30) 사이의 전기적 연결 문제없이 상호 간에 용이하고 신뢰성 있는 전기적 연결이 이루어질 수 있다.
게다가, 기판(10)의 일면(10a) 상에 여러 개의 반도체칩들(30)을 수직으로 세워 배치시킨 상태로 한 번의 리플로우 공정을 실시하여 동시에 기판(10)과 반도체칩들(30)간 전기적 연결이 이루어지도록 할 수 있기 때문에 실장 시간 및 비용이 절감될 수 있다.
부가해서, 기판(10)에서의 공통 신호가 인가되는 제2본드핑거들(14)이 바 형태의 제2연결부재(24)에 의해 상호 연결된 채로 반도체칩들(30)의 대응하는 측면전극들(32)과 전기적으로 연결되기 때문에 전력손실(power loss)이 최소화될 수 있다. 즉, 종래의 와이어 본딩을 이용한 칩 스택 패키지는 가느다란 와이어를 하부에서 상부 칩까지 층층이 연결한 구조를 가지므로, 모든 반도체칩들에 공통신호를 인가하기까지 전력손실이 크다. 반면, 본 발명에 따른 반도체 패키지는 제2본드핑거들(14)을 바 형태의 제2연결부재(24)로 상호 연결하여 전력 입력부(power input)를 하나로 만듦으로써 전력손실 없이 여러 개의 반도체칩에 공통신호를 한 번에 인가할 수 있으며, 이에 따라, 전력손실을 현저하게 줄일 수 있다.
아울러, 기판(10)에서 개별 구동신호들이 인가되는 본드핑거들은 반도체칩에 필요한 범프만을 선택적으로 본딩할 수 있도록 도트 형태로 개별 형성되므로 반도체칩의 디자인 자유도를 높일 수 있다. 즉, 일반적으로 칩 본딩 밸런스를 맞추기 위해 기판의 본드핑거들 모두에 범프가 형성된다. 이에 따라, 사용되지 않는 본드핑거들에 대응하는 반도체칩 부분들에 각각 본딩패드를 형성해야 한다. 반면, 본 발명은 사용하지 않는 본드핑거들에 칩 본딩 밸런스를 맞추기 위한 범프를 형성하지 않아도 되고, 또한, 낮은 수율 웨이퍼의 칩을 같이 적층할 경우에 필요 없는 본드핑거들에 범프를 형성하지 않아도 되며, 그리고, 이종의 칩들을 적층할 때 필요 없는 본드핑거들에 범프를 형성하지 않아도 되므로, 반도체칩에 불필요한 본딩패드들을 형성할 필요가 없으며, 그래서 반도체칩의 디자인 자유도를 높일 수 있다.
한편, 본 실시 예에서는 반도체칩들(30)이 기판(10)의 일면(10a) 상에 여섯 개가 수직으로 세워져 실장되는 것으로 도시되었으나, 반도체칩들(30)은 기판(10)의 설계 변경을 통해, 즉, 더 많은 수의 제1 및 제2 본드핑거들(12, 14)을 배열하는 것을 통해 그 이상의 수로도 실장될 수 있다.
상기 봉지부재(40)은 외부 영향으로부터 반도체칩들(30)을 보호하기 위한 부재이다. 봉지부재(40)는 기판(10)의 일면(10a) 상부에 반도체칩들(30)을 덮도록 형성될 수 있다. 봉지부재(40)는 에폭시 몰딩 컴파운드(Epoxy Molding Compound)를 포함할 수 있다.
상기 외부접속부재(50)는 실시 예에 따른 반도체 패키지(100)를 외부 회로에 실장하기 위한 수단일 수 있다. 외부접속부재(50)는 기판(10)의 타면(10b)에 배열된 볼랜드들(16) 상에 각각 형성될 수 있다. 외부접속부재(50)는 솔더 볼을 포함할 수 있다. 이와 다르게, 외부접속부재(50)는 도전 핀 또는 도전 페이스트 등을 포함할 수 있다.
도 6을 참조하면, 실시 예에 따른 반도체 패키지(100A)는 기판(10), 연결부재들, 반도체칩들(30) 및 외부접속부재(50)를 포함할 수 있다. 또한, 실시 예에 따른 반도체 패키지(100)는 봉지부재(도시안됨)을 더 포함할 수 있다.
상기 기판(10)은 사각 플레이트 형상을 가질 수 있다. 기판(10)은 서로 대향하는 일면(10a) 및 타면(10b)을 가질 수 있다. 기판(10)은 그의 일면(10a)에 형성되고 반도체칩들(30)의 일 측면들이 삽입될 복수의 그루브들(G)을 포함할 수 있다. 여기서, 그루브들(G)은 적어도 반도체칩(30)의 측면전극(32)이 삽입되도록 하는 깊이를 가질 수 있다.
기판(10)은 일면(10a)에 배열된 복수의 제1본드핑거들(12) 및 제2본드핑거들(도시안됨)을 포함할 수 있다. 제1본드핑거들(12) 및 제2본드핑거들은 기판(10)의 일면(10a)에 형성된 그루부들(G)의 저면에 배치될 수 있다. 실시 예에서, 제1본드핑거들(12)은 구동 신호들이 개별 인가되는 전극들이며, 제2본드핑거들은 공통 신호가 인가될 전극들일 수 있다. 기판(10)은 그의 타면(10b)에 배열된 복수의 볼랜드들(16)을 포함할 수 있다.
기판(10)은 내부에 형성된 비아배선들(도시안됨)을 포함할 수 있으며, 기판(10)의 일면(10a)에 배열된 제1본드핑거들(12) 및 제2본드핑거들과 기판(10)의 타면(10b)에 배열된 복수의 볼랜드들(16)은 비아배선들에 의해 상호 전기적으로 연결될 수 있다. 기판(10)은 그의 일면(10a) 및 타면(10b) 상에 각각 제1 및 제2 본드핑거들(12, 14)과 볼랜드들(16)을 노출하도록 형성된 솔더레지스트들(18)을 포함할 수 있다.
본 실시 예의 기판(10)은 이전 실시 예의 그것과 동일 두께를 가질 수 있으며, 이와 다르게 본 실시 예의 기판(10)은 그루브(G)의 깊이를 감안하여 이전 실시 예의 그것보다 두꺼운 두께를 가질 수 있다.
상기 연결부재들은 제1연결부재들(22) 및 제2연결부재들(도시안됨)을 포함할 수 있다.
제1연결부재들(22)은 기판(10)의 제1본드핑거들(12) 상에 각각 도트 형태로 형성될 수 있다. 제1연결부재들(22)은 단면상으로 반원 모양을 갖도록 형성될 수 있다. 제1연결부재들(22a)은 리플로우에 의해 경화되는 솔더 범프를 포함할 수 있다.
제2연결부재들은 제2본드핑거들을 연결하는 바(bar) 형태로 형성될 수 있다. 즉, 제2연결부재들은 그루브들(G)을 포함하여 제2본드핑거들(14) 및 기판(10)의 일면(10a) 상부에 바 형태로 형성될 수 있다. 제2연결부재들은 리플로우에 의해 경화되는 구리 범프를 포함할 수 있다.
상기 반도체칩들(30)은 메모리칩일 수 있다. 반도체칩들(30)은 대체로 사각 플레이트 형상을 가질 수 있다. 반도체칩들(30)은 제1연결부재들(22) 및 제2연결부재들을 매개로 하여 기판(10)의 일면(10a) 상에 수직으로 세워져 실장될 수 있다. 반도체칩들(30)은 기판(10)의 일면(10a)과 마주하는 일 측면에 배열된 복수의 측면전극들(32)을 포함할 수 있다. 자세하게 도시되지 않았으나, 측면전극들(32)은 이전 실시 예와 동일하게 반구 모양을 가질 수 있다. 반구 모양의 측면전극들(32)은 리플로우에 의해 경화되는 솔더로 이루어질 수 있다.
측면전극들(32)을 갖는 반도체칩들(30)은 상기 측면전극들(32)이 형성된 일 측면 부분들이 기판(10)의 일면(10a)에 형성된 그루브들(G) 내에 삽입되도록 수직으로 세워져 실장된다. 즉, 반도체칩들(30)은 그의 측면전극들(32)이 대응하는 제1연결부재들(22) 및 제2연결부재들과 접하도록 기판(10)의 그루브들(G)에 수직으로 세워져 배치되고, 그 다음, 리플로우를 통해 측면전극들(32)과 제1본드핑거들(12) 및 제2본드핑거들이 전기적 및 물리적으로 상호 연결되는 것에 의해 실장된다.
본 실시 예의 반도체 패키지(100A)는 반도체칩들(30)이 기판(10)의 그루브들(G) 내에 삽입 배치되기 때문에 반도체칩들(30) 사이의 쇼트 불량이 효과적으로 방지될 수 있다.
상기 외부접속(50)는 기판(10)의 타면(10b)에 배열된 볼랜드들(16) 상에 각각 형성될 수 있다. 외부접속부재(50)는 솔더 볼을 포함할 수 있다. 이와 다르게, 외부접속부재(50)는 도전 핀 또는 도전 페이스트 등을 포함할 수 있다.
상기 봉지부재는 기판(10)의 일면(10a) 상부에 반도체칩들(30)을 덮도록 형성될 수 있다. 봉지부재(40)는 에폭시 몰딩 컴파운드를 포함할 수 있다.
전술한 다양한 실시 예들에 따른 반도체 패키지들은 다양한 종류의 전자 시스템 및 메모리 카드에 적용될 수 있다.
도 7을 참조하면, 전자 시스템(700)은 전술한 다양한 실시 예들에 따른 반도체 패키지를 포함할 수 있다. 전자 시스템(700)은 컨트롤러(710), 입출력장치(720) 및 메모리장치(730)를 포함할 수 있다. 컨트롤러(710), 입출력장치(720) 및 메모리장치(730)는 데이터들이 이동하는 통로를 제공하는 버스(750)를 통하여 결합될 수 있다.
예를 들어, 컨트롤러(710)는 적어도 하나의 마이크로프로세서, 디지털신호프로세서, 마이크로컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리소자들 중에서 적어도 어느 하나를 포함할 수 있다. 컨트롤러(710) 및 메모리장치(730)는 다양한 실시 예들에 따른 반도체 패키지를 포함할 수 있다. 입출력장치(720)는 키패드, 키보드 및 표시 장치 등에서 선택된 적어도 하나를 포함할 수 있다.
메모리장치(730)는 데이터 및/또는 컨트롤러(710)에 의해 실행되는 명령어 등을 저장할 수 있다. 메모리장치(730)는 디램과 같은 휘발성 메모리 소자 및/또는 플래시 메모리와 같은 비휘발성 메모리 소자를 포함할 수 있다. 예컨대, 모바일 기기나 데스크 톱 컴퓨터와 같은 정보 처리 시스템에 플래시 메모리가 장착될 수 있다. 이러한 플래시 메모리는 반도체 디스크 장치(SSD)로 구성될 수 있다. 이 경우 전자 시스템(700)은 대용량의 데이터를 플래시 메모리 시스템에 안정적으로 저장할 수 있다.
이와 같은 전자 시스템(700)은 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하기 위한 인터페이스(740)를 더 포함할 수 있다. 인터페이스(740)는 유무선 형태일 수 있다. 예를 들어, 인터페이스(740)는 안테나 또는 유무선 트랜시버 등을 포함할 수 있다.
도시하지 않았으나, 전자 시스템(700)은 응용 칩셋 및 카메라 이미지 프로세서 등을 더 포함할 수 있다.
전자 시스템(700)은 모바일 시스템, 개인용 컴퓨터, 산업용 컴퓨터 또는 다양한 기능을 수행하는 로직 시스템 등으로 구현될 수 있다. 예를 들어, 모바일 시스템은 개인 휴대용 정보 단말기(PDA; Personal Digital Assistant), 휴대용 컴퓨터, 웹 타블렛(web tablet), 모바일 폰(mobile phone), 스마트 폰(smart phone), 무선 폰(wireless phone), 랩탑(laptop) 컴퓨터, 메모리 카(memory card)드, 디지털 뮤직 시스템(digital music system) 및 정보 전송/수신 시스템 중 어느 하나일 수 있다.
전자 시스템(700)이 무선 통신을 수행할 수 있는 장비인 경우에 전자 시스템(700)은 CDMA(Code Division Multiple Access), GSM(Global System for Mobile communication), NADC(North American Digital Cellular), E-TDMA(Enhanced-Time Division Multiple Access), WCDMA(Wideband Code Division Multiple Access), CDMA2000, LTE(Long Term Evolution), Wibro(Wireless Broadband Internet)과 같은 통신 시스템에서 사용될 수 있다.
도 8을 참조하면, 메모리 카드는 전술한 다양한 실시 예들에 따른 반도체 패키지를 포함할 수 있다. 예를 들어, 메모리 카드(800)는 비휘발성 메모리 소자와 같은 메모리(810) 및 메모리 컨트롤러(820)를 포함할 수 있다. 메모리(810) 및 메모리 컨트롤러(820)는 데이터를 저장하거나 저장된 데이터를 판독할 수 있다. 메모리(810)는 전술한 다양한 실시 예들에 따른 반도체 패키지가 적용된 비휘발성 메모리 소자들 중에서 적어도 어느 하나를 포함할 수 있다. 메모리 컨트롤러(820)는 호스트(830)의 판독/쓰기 요청에 응답하여 저장된 데이터를 독출하거나, 데이터를 저장하도록 메모리(810)를 제어할 수 있다.
이상, 여기에서는 본 발명을 특정 실시 예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허 청구범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
10: 기판 12: 제1본드핑거
14: 제2본드핑거 16: 볼랜드
18: 솔더레지스트 22: 제1연결부재
24: 제2연결부재 30: 반도체칩
32: 측면전극 40: 봉지부재
50: 외부접속부재 100,100A: 반도체 패키지
200: 웨이퍼 202: 씨드금속막
204: 솔더막

Claims (16)

  1. 일면에 배열된 복수의 제1 및 제2 본드핑거들을 갖는 기판;
    상기 기판의 일면 상부에 수직으로 세워져 실장되며, 각각 상기 기판의 일면과 마주하는 일 측면에 상기 제1 및 제2 본드핑거들에 대응하는 측면전극들이 형성된 복수의 반도체칩들; 및
    상기 기판의 제1 및 제2 본드핑거들 상에 형성되며, 상기 기판의 제1 및 제2 본드핑거들과 상기 반도체칩들의 측면전극들을 전기적으로 연결하는 제1 및 제2 연결부재들;
    을 포함하는 반도체 패키지.
  2. 제 1 항에 있어서,
    상기 기판은 상기 일면에 대향하는 타면에 배열된 복수의 볼랜드들을 포함하는 것을 특징으로 하는 반도체 패키지.
  3. 제 1 항에 있어서,
    상기 기판은 상기 반도체칩들의 일 측면 일부 두께가 삽입되도록 상기 일면에 형성된 그루브들을 포함하는 것을 특징으로 하는 반도체 패키지.
  4. 제 1 항에 있어서,
    상기 제1 및 제2 연결부재들이 형성되는 제1 및 제2 본드핑거들은 상기 기판의 일면에 매트릭스 형태로 배열된 것을 특징으로 하는 반도체 패키지.
  5. 제 4 항에 있어서,
    상기 제1연결부재들은 상기 제1본드핑거들 상에 각각 도트 형태(dot type)이고 단면상으로 반원 모양을 갖도록 형성되고,
    상기 제2연결부재들은 상기 제2본드핑거들 및 그들 사이의 일면 부분 상부에 상기 제2본드핑거들을 상호 연결하는 바 형태(bar type)이고 단면상으로 반원 모양을 갖도록 형성된 것을 특징으로 하는 반도체 패키지.
  6. 제 5 항에 있어서,
    상기 제1연결부재들은 구리 범프를 포함하는 것을 특징으로 하는 반도체 패키지.
  7. 제 5 항에 있어서,
    상기 제2연결부재들은 솔더 범프를 포함하는 것을 특징으로 하는 반도체 패키지.
  8. 제 1 항에 있어서,
    상기 반도체칩들은 메모리칩을 포함하는 것을 특징으로 하는 반도체 패키지.
  9. 제 1 항에 있어서,
    상기 반도체칩들의 측면전극들은 스크라이브라인에 의해 구획되는 복수의 반도체칩들을 포함한 웨이퍼에서 상기 스크라이브라인의 일 부분들에 형성된 것을 특징으로 하는 반도체 패키지.
  10. 제 1 항에 있어서,
    상기 반도체칩은 상기 일 측면에 표면상에 측면전극들이 형성되는 홈들을 갖는 것을 특징으로 하는 반도체 패키지.
  11. 제 10 항에 있어서,
    상기 표면상에 측면전극이 형성되는 홈들은 반구 모양을 갖는 것을 특징으로 하는 반도체 패키지.
  12. 제 11 항에 있어서,
    상기 측면전극들은 반구 모양을 갖는 것을 특징으로 하는 반도체 패키지.
  13. 제 1 항에 있어서,
    상기 측면전극들은 씨드금속막 및 솔더막의 적층막을 포함하는 것을 특징으로 하는 반도체 패키지.
  14. 제 1 항에 있어서,
    상기 기판의 일면 상에 복수의 반도체칩들을 덮도록 형성된 봉지부재를 더 포함하는 것을 특징으로 하는 반도체 패키지.
  15. 제 2 항에 있어서,
    상기 기판의 볼랜드들 상에 각각 형성된 외부접속부재를 더 포함하는 것을 특징으로 하는 반도체 패키지.
  16. 제 15 항에 있어서,
    상기 외부접속부재들은 솔더 볼을 포함하는 것을 특징으로 하는 반도체 패키지.
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