CN112397486B - 包括层叠的半导体芯片的半导体封装 - Google Patents

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Abstract

包括层叠的半导体芯片的半导体封装。一种半导体封装包括：基板；第一中介层，其设置在基板上方；第一芯片层叠物，其在第一中介层的一侧设置在基板上，其中，第一芯片层叠物包括以在第一方向上偏移的方式层叠的多个第一半导体芯片；第二芯片层叠物，其设置在第一芯片层叠物上，其中，第二芯片层叠物包括以在与第一方向相反的第二方向上偏移的方式层叠的多个第二半导体芯片；以及第三芯片层叠物，其在第一中介层的另一侧设置在基板上，其中，第三芯片层叠物包括以在第二方向上偏移的方式层叠的多个第三半导体芯片。

Description

包括层叠的半导体芯片的半导体封装
技术领域
本专利文献涉及半导体封装，更具体地，涉及一种包括层叠在基板上方的多个芯片的半导体封装。
背景技术
用于处理大量数据的电子装置正朝着较小体积演进。因此，越来越需要增加这些电子装置的集成度。
由于半导体集成技术的限制，仅通过单个半导体芯片很难满足所需性能目标。因此，通常制造具有多个嵌入式半导体芯片的半导体封装。
尽管半导体封装包括多个半导体芯片，但需要满足诸如操作的准确度和速度改进、尺寸最小化、工艺简化以及成本降低的各种要求。
发明内容
各种实施方式涉及一种以相对低的占地面积(footprint)具有高集成度的半导体封装。
在实施方式中，一种半导体封装可包括：基板；第一中介层，其设置在基板上方；第一芯片层叠物，其在第一中介层的一侧设置在基板上，其中，第一芯片层叠物包括以在第一方向上偏移的方式层叠的多个第一半导体芯片；第二芯片层叠物，其设置在第一芯片层叠物上，其中，第二芯片层叠物包括以在与第一方向相反的第二方向上偏移的方式层叠的多个第二半导体芯片；以及第三芯片层叠物，其在第一中介层的另一侧设置在基板上，其中，第三芯片层叠物包括以在第二方向上偏移的方式层叠的多个第三半导体芯片。第一中介层可由在第一方向上突出超过第一芯片层叠物的第二芯片层叠物的底表面接触。第三芯片层叠物的厚度可大于第一芯片层叠物的厚度和第二芯片层叠物的厚度之和。此外，第三芯片层叠物可在第一中介层的至少一部分上方延伸，以使得第一中介层的至少一部分位于第三芯片层叠物下方的空间中。
附图说明
图1是示出根据实施方式的半导体封装的横截面图。
图2A和图2B是更详细地示出图1的第一中介层150的示例的横截面图和平面图。
图3A、图3B和图3C是更详细地示出图1的第二中介层160的示例的图。
图4A、图4B和图4C是更详细地示出图1的第三中介层170的示例的图。
图5示出例示了采用包括根据实施方式的半导体封装的存储卡的电子系统的框图。
图6示出例示了包括根据实施方式的半导体封装的另一电子系统的框图。
具体实施方式
下面参照附图详细描述所公开的技术的各种示例和实现方式。
附图可能未必按比例，在一些情况下，附图中的至少一些结构的比例可能已被夸大，以便清楚地示出所描述的示例或实现方式的特定特征。在以多层结构呈现具有两个或更多个层的附图或描述中的特定示例时，如所示的这些层的相对定位关系或布置层的顺序反映了所描述或示出的示例的特定实现方式，不同的相对定位关系或布置层的顺序可能是可能的。另外，多层结构的所描述或示出的示例可能没有反映该特定多层结构中所存在的所有层(例如，两个所示层之间可存在一个或更多个附加层)。作为特定示例，当所描述或示出的多层结构中的第一层被称为在第二层“上”或“上方”或者基板“上”或“上方”时，第一层可直接形成在第二层或基板上，但也可表示第一层和第二层或基板之间可存在一个或更多个其它中间层的结构。
图1是示出根据实施方式的半导体封装50的横截面图。
参照图1，半导体封装50可包括基板100、设置在基板100上方的第一至第四芯片层叠物110、120、130和140以及第一至第三中介层150、160和170。
基板100可以是用于半导体封装50的板，例如印刷电路板(PCB)，其具有电路和/或布线结构以传送电信号。
基板100可具有第一表面以及可位于第一表面的相对侧的第二表面，包括在半导体封装50中的各种电子元件(例如，第一至第四芯片层叠物110、120、130和140和第一至第三中介层150、160和170)可设置在第一表面上，用于将半导体封装50连接到外部的端子可设置在第二表面上。第一表面可被称为顶表面，第二表面可被称为底表面。
基板100可包括第一基板焊盘102和第二基板焊盘104。第一基板焊盘102可设置在第一表面上以将电子元件电连接到基板100，第二基板焊盘102可设置在第二表面上以将外部连接端子180电连接到基板100。作为参考，基板焊盘可指示设置在基板100的顶表面和底表面上以便将基板100连接到其它组件的导电元件或端子。例如，第一基板焊盘102可以是用于引线接合的接合指状物，第二基板焊盘104可以是用于接合焊球的焊区(ball land)。第一基板焊盘102和第二基板焊盘104可以是基板100内的电路和/或布线结构的部分。第一基板焊盘102可包括用于分别与第一芯片层叠物110、第二芯片层叠物120、第三芯片层叠物130和第四芯片层叠物140连接的四个基板焊盘102-1至102-4。然而，第一基板焊盘102和第二基板焊盘104的数量和布置可按各种方式修改。
第一至第四芯片层叠物110、120、130和140可设置在基板100的第一表面上。
第一芯片层叠物110可包括以按阶梯形状偏移的方式层叠的多个第一半导体芯片110-1至110-8。在本实施方式中，描述了第一芯片层叠物110包括八个第一半导体芯片110-1至110-8。然而，包括在第一芯片层叠物110中的第一半导体芯片的数量可改变为各种值。为了描述方便，第一半导体芯片按距基板100的距离的升序由标号110-1至110-8依次表示。第一半导体芯片110-1至110-8中的任一个(例如，第一半导体芯片110-1)可在与基板100的第一表面平行的方向上相对于在层叠方向上相邻的另一半导体芯片(例如，第一半导体芯片110-2)偏移层叠。第一半导体芯片110-1至110-8的偏移方向以下称为第一偏移方向或第一方向。在本横截面图中，第一偏移方向可对应于右手方向。随着第一半导体芯片110-1至110-8偏移层叠，第一半导体芯片110-1至110-8的顶表面可部分地暴露，这些顶表面从第一半导体芯片110-1至110-8的位于第一偏移方向的相对侧的一侧表面(例如，左侧表面)延伸。
第一半导体芯片110-1至110-8可以是相同的芯片，因为第一半导体芯片110-1至110-8可具有相同的类型、厚度和平面尺寸，并且包括位于相同位置处的第一芯片焊盘112。此外，第一半导体芯片110-1至110-8可以是存储器芯片。例如，第一半导体芯片110-1至110-8中的每一个可以是诸如NAND闪存、相变随机存取存储器(PRAM)或磁阻RAM(MRAM)的非易失性存储器芯片或者诸如动态RAM(DRAM)或静态RAM(SRAM)的易失性存储器芯片。
第一半导体芯片110-1至110-8中的每一个可具有面向基板100的第一表面(例如，底表面)以及位于第一表面的相对侧的第二表面(例如，顶表面)。第一芯片焊盘112可设置在第一半导体芯片110-1至110-8的相应第二表面上。具体地，第一芯片焊盘112可分别设置在第一半导体芯片110-1至110-8的顶表面的随着第一半导体芯片110-1至110-8偏移层叠而暴露的部分中。图1是沿第一偏移方向以及作为第一偏移方向的相反方向的第二偏移方向(也称为第二方向)截取的横截面图，示出在第一半导体芯片110-1至110-8中的每一个中形成一个第一芯片焊盘112。然而，可在第一半导体芯片110-1至110-8中的每一个中形成在与基板100的第一表面平行的同时在基本上垂直于第一偏移方向和第二偏移方向的方向上布置的多个第一芯片焊盘112。
第一互连器115可形成在第一芯片层叠物110的一侧(例如，左侧)。第一互连器115可在将第一半导体芯片110-1至110-8彼此电连接的同时将第一芯片层叠物110电连接到基板100。在本实施方式中，第一互连器115可以是在将彼此相邻的第一芯片焊盘112连接的同时将第一半导体芯片110-1的第一芯片焊盘112连接到第一基板焊盘102-1的接合线。然而，本实施方式不限于此，可使用诸如引线、导电带、导电间隔物和通孔电极的各种类型的电互连器。
第一半导体芯片110-1至110-8可通过第一粘合层117附接到位于相应第一半导体芯片110-1至110-8正下方的基板100和第一半导体芯片110-1至110-7。第一粘合层117可形成在第一半导体芯片110-1至110-8中的每一个的底表面上，并且可完全或部分地覆盖底表面。第一粘合层117可包括诸如管芯附接膜(DAF)的绝缘粘合材料。第一粘合层117可将第一半导体芯片110-1至110-8彼此绝缘，或者将基板100与第一半导体芯片110-1绝缘。
第一芯片层叠物110的厚度(即，从基板100的顶表面到最上面的第一半导体芯片110-8的顶表面的距离)被称为第一厚度H1。
第二芯片层叠物120可设置在第一芯片层叠物110上。第二芯片层叠物120可包括以按阶梯形状偏移的方式层叠的多个第二半导体芯片120-1至120-8。在本实施方式中，描述了第二芯片层叠物120包括八个第二半导体芯片120-1至120-8。然而，包括在第二芯片层叠物120中的第二半导体芯片的数量可改变为各种值。为了描述方便，按距基板100的距离的升序由标号120-1至120-8依次表示第二半导体芯片。第二半导体芯片120-1至120-8可在第二偏移方向(例如，左手方向)上偏移层叠。随着第二半导体芯片120-1至120-8偏移层叠，第二半导体芯片120-1至120-8的顶表面可部分地暴露，这些顶表面从第二半导体芯片120-1至120-8的位于第二偏移方向的相对侧的另一侧表面(例如，右侧表面)延伸。
第二半导体芯片120-1至120-8可以是相同的芯片，因为第二半导体芯片120-1至120-8可具有相同的类型、厚度和平面尺寸，并且包括位于相同位置处的第二芯片焊盘122。此外，第二半导体芯片120-1至120-8可以是存储器芯片。此外，第二半导体芯片120-1至120-8可以是与第一半导体芯片110-1至110-8相同类型的芯片，并且具有与第一半导体芯片110-1至110-8相同的厚度和平面尺寸。
第二半导体芯片120-1至120-8中的每一个可具有面向基板100的第一表面(例如，底表面)以及位于第一表面的相对侧的第二表面(例如，顶表面)。第二芯片焊盘122可设置在第二半导体芯片120-1至120-8的相应第二表面上。第二芯片焊盘122可分别设置在第二半导体芯片120-1至120-8的顶表面的随着第二半导体芯片120-1至120-8偏移层叠而暴露的部分中。尽管图1中未示出，第二半导体芯片210-1至210-8中的每一个可包括多个第二芯片焊盘122，其布置在平行于基板100的第一表面并基本上垂直于第一偏移方向和第二偏移方向的第三方向上(参见图2B)。
第二互连器125可形成在第二芯片层叠物120的另一侧(例如，右侧)。第二互连器125可在将第二半导体芯片120-1至120-8彼此电连接的同时将第二芯片层叠物120电连接到第一中介层150。第二芯片层叠物120可通过第一中介层150电连接到基板100。下面参照图2A和图2B来描述第一中介层150。在本实施方式中，第二互连器125可以是在将彼此相邻的第二芯片焊盘122连接的同时将第二半导体芯片120-1的第二芯片焊盘122连接到第一中介层150的一部分(例如，下面要描述的通孔焊盘)的接合线。
第二半导体芯片120-1至120-8可通过第二粘合层127附接到位于相应第二半导体芯片120-1至120-8正下方的最上面的第一半导体芯片110-8和第一中介层150以及第二半导体芯片120-1至120-7。
第二芯片层叠物120的厚度(即，从第一芯片层叠物110的顶表面到最上面的第二半导体芯片120-8的顶表面的距离)被称为第二厚度H2。当第二半导体芯片120-1至120-8具有与第一半导体芯片110-1至110-8相同的厚度时，第一厚度H1和第二厚度H2可彼此基本上相等。然而，在另一实施方式中，第一厚度H1和第二厚度H2可彼此不同。
因此，第一芯片层叠物110和第二芯片层叠物120的层叠结构可设置在基板100的第一表面上，同时具有面向第一偏移方向的交错的箭头形状。
第三芯片层叠物130可位于第一芯片层叠物110和第二芯片层叠物120的层叠结构旁边，第一中介层150和第二中介层160插置在它们之间。例如，当第一芯片层叠物110和第二芯片层叠物120设置在第一中介层150和第二中介层160的左侧时，第三芯片层叠物130可设置在第一中介层150和第二中介层160的右侧。第三芯片层叠物130可包括以按阶梯形状偏移的方式层叠的多个第三半导体芯片130-1至130-8。在本实施方式中，描述了第三芯片层叠物13包括八个第三半导体芯片130-1至130-8。然而，包括在第三芯片层叠物130中的第三半导体芯片的数量可改变为各种值。为了描述方便，按距基板100的距离的升序由标号130-1至130-8依次表示第三半导体芯片。第三半导体芯片130-1至130-8可在第二偏移方向(例如，左手方向)上偏移层叠。随着第三半导体芯片130-1至130-8偏移层叠，第三半导体芯片130-1至130-8的顶表面可部分地暴露，这些顶表面从第三半导体芯片130-1至130-8的位于第二偏移方向的相对侧(例如，右侧表面)的另一侧表面延伸。
第三半导体芯片130-1至130-8可以是相同的芯片，因为第三半导体芯片130-1至130-8可具有相同的类型、厚度和平面尺寸，并且包括位于相同位置处的芯片焊盘132。此外，第三半导体芯片130-1至130-8可以是存储器芯片。此外，第三半导体芯片130-1至130-8可以是与第一半导体芯片110-1至110-8和/或第二半导体芯片120-1至120-8相同类型的芯片或不同类型的芯片，并具有与第一半导体芯片110-1至110-8和/或第二半导体芯片120-1至120-8相同的平面尺寸或不同的平面尺寸。然而，第三半导体芯片130-1至130-8中的每一个的厚度可大于第一半导体芯片110-1至110-8和第二半导体芯片120-1至120-8中的每一个的厚度。尽管第三半导体芯片130-1至130-8可以是与第一半导体芯片110-1至110-8和第二半导体芯片120-1至120-8相同类型的芯片，但背面研磨程度可比用于第一半导体芯片110-1至110-8和第二半导体芯片120-1至120-8的背面研磨工艺期间降低更多，使得第三半导体芯片130-1至130-8的厚度大于第一半导体芯片110-1至110-8和第二半导体芯片120-1至120-8的厚度。因此，当第三芯片层叠物130的厚度(即，从基板100的顶表面到最上面的第三半导体芯片130-8的顶表面的距离)被称为第三厚度H3时，第三厚度H3可大于第一厚度H1和第二厚度H2中的每一个。在本实施方式中，第三厚度H3可大于第一厚度H1与第二厚度H2之和。这是为了通过将第一中介层150和第二中介层160的部分和/或第一芯片层叠物110和第二芯片层叠物120的部分推入随着第三芯片层叠物130偏移层叠以具有第三厚度H3而在第三芯片层叠物130下方形成的空间中来减小封装的面积。
第三半导体芯片130-1至130-8中的每一个可具有面向基板100的第一表面(例如，底表面)以及位于第一表面的相对侧的第二表面(例如，顶表面)。第三芯片焊盘132可设置在第三半导体芯片130-1至130-8的相应第二表面上。第三芯片焊盘132可分别设置在第三半导体芯片130-1至130-8的顶表面的随着第三半导体芯片130-1至130-8偏移层叠而暴露的部分中。
第三互连器135可形成在第三芯片层叠物130的另一侧(例如，右侧)。第三互连器135可在将第三半导体芯片130-1至130-8彼此电连接的同时将第三芯片层叠物130电连接到基板100。在本实施方式中，第三互连器135可以是在将彼此相邻的第三芯片焊盘132连接的同时将第三半导体芯片130-1的第三芯片焊盘132连接到第一基板焊盘102-3的接合线。
第三半导体芯片130-1至130-8可通过第三粘合层137附接到位于相应第三半导体芯片130-1至130-8正下方的基板100和第三半导体芯片130-1至130-7。
第四芯片层叠物140可位于第三芯片层叠物130上方。第四芯片层叠物140可包括以按阶梯形状偏移的方式层叠的多个第四半导体芯片140-1至140-8。在本实施方式中，描述了第四芯片层叠物140包括八个第四半导体芯片140-1至140-8。然而，包括在第四芯片层叠物140中的第四半导体芯片的数量可改变为各种值。为了描述方便，按距基板100的距离的升序由标号140-1至140-8依次表示第四半导体芯片。第四半导体芯片140-1至140-8可在第一偏移方向(例如，右手方向)上偏移层叠。随着第四半导体芯片140-1至140-8偏移层叠，第四半导体芯片140-1至140-8的顶表面可部分地暴露，这些顶表面从第四半导体芯片140-1至140-8的位于第一偏移方向的相对侧的一侧表面(例如，左侧表面)延伸。
第四半导体芯片140-1至140-8可以是相同的芯片，因为第四半导体芯片140-1至140-8可具有相同的类型、厚度和平面尺寸，并且包括位于相同位置处的芯片焊盘142。此外，第四半导体芯片140-1至140-8可以是存储器芯片。此外，第四半导体芯片140-1至140-8可以是与第一半导体芯片110-1至110-8和/或第二半导体芯片120-1至120-8相同类型的芯片，并且具有与第一半导体芯片110-1至110-8和/或第二半导体芯片120-1至120-8相同的厚度和平面尺寸。在这种情况下，第四芯片层叠物140可具有与第一厚度H1和/或第二厚度H2基本上相同的厚度。
第四半导体芯片140-1至140-8中的每一个可具有面向基板100的第一表面(例如，底表面)以及位于第一表面的相对侧的第二表面(例如，顶表面)。第四芯片焊盘142可设置在第四半导体芯片140-1至140-8的相应第二表面上。第四芯片焊盘142可分别设置在第四半导体芯片140-1至140-8的顶表面的随着第四半导体芯片140-1至140-8偏移层叠而暴露的部分中。
第四互连器145可形成在第四芯片层叠物140的一侧(例如，左侧)。第四互连器145可在将第四半导体芯片140-1至140-8彼此电连接的同时将第四芯片层叠物140电连接到第三中介层170。第四芯片层叠物140可通过第三中介层170、第二中介层160和第一中介层150电连接到基板100。下面描述第三中介层170和第二中介层160。在本实施方式中，第四互连器145可以是在将彼此相邻的第四芯片焊盘142连接的同时将第四半导体芯片140-1的第四芯片焊盘142连接到第三中介层170的一部分(例如，下面要描述的通孔焊盘)的接合线。
第四半导体芯片140-1至140-8可通过第四粘合层147附接到位于相应第四半导体芯片140-1至140-8正下方的最上面的第三半导体芯片130-8和第三中介层170以及第四半导体芯片140-1至140-7。
因此，第三芯片层叠物130和第四芯片层叠物140的层叠结构可设置在基板100的第一表面上，同时具有面向第二偏移方向的交错的箭头形状。
第一中介层150可形成在基板100的第一表面上，并设置在第一芯片层叠物110和第三芯片层叠物130之间，即，第一芯片层叠物110的另一侧(例如，右侧)与第三芯片层叠物130的一侧(例如，左侧)之间。第一中介层150的厚度(即，从基板100的顶表面到第一中介层150的顶表面的距离)可基本上等于第一芯片层叠物110的第一厚度H1。
第一中介层150可与第一芯片层叠物110间隔开一定距离。此外，第一中介层150的一部分可与第二芯片层叠物120的从第一芯片层叠物110朝着另一侧(例如，右侧)部分地突出的底表面交叠。换言之，第一中介层150可被设置为与第二芯片层叠物120的未由第一芯片层叠物110直接支撑的突出部分交叠。因此，第一中介层150可用于与第一芯片层叠物110一起支撑第二芯片层叠物120。此外，第一中介层150可用于将第二芯片层叠物120电连接到基板100，并将设置在第一中介层150上的第二中介层160电连接到基板100。参照图2A和图2B更详细地描述此结构。
图2A和图2B是更详细地示出图1的第一中介层150的示例的横截面图和平面图。图2A示出沿着图2B的线X1-X1'截取的横截面，图2B示出第一中介层150的顶表面。为了描述方便，图2A和图2B示出第一中介层150以及连接到第一中介层150的组件的部分(例如，第二芯片层叠物120和第二中介层160的部分)。
参照图1、图2A和图2B，第一中介层150可包括第一主体部分151、153和155、穿过第一主体部分151、153和155形成的第一通孔结构152、154和156、以及形成在第一主体部分151、153和155下方以在第一通孔结构152、154和156与基板100之间提供连接的第一连接端子158。
第一主体部分151、153和155可整体具有矩形柱形状或其相似形状，并且包括第一主体151以及分别设置在第一主体151的底部和顶部的第一下介电层153和第一上介电层155。第一主体151可包括诸如硅的半导体材料。第一下介电层153和第一上介电层155中的每一个可包括诸如氧化硅、氮化硅或其组合的介电材料。
第一主体部分151、153和155可具有在第三方向上相对长的条形状。这是因为，如上所述，布置在第三方向上的第二芯片焊盘122设置在包括在第二芯片层叠物120中的第二半导体芯片120-1至120-8的相应顶表面上，并且连接到相应第二芯片焊盘122的第一通孔结构152、154和156在第三方向上布置在第一主体部分151、153和155内。第一主体部分151、153和155在第三方向上的长度可大于第二芯片层叠物120。这是为了提供设置用于支撑第二中介层160(下面描述)的虚设图案(参见图1的虚线和图3A的DP1所指示的部分)的空间。
第一通孔结构152、154和156可包括第一通孔152、第一下通孔焊盘154和第一上通孔焊盘156。第一通孔152可穿过第一主体151在与基板100的第一表面垂直的方向上延伸，并且第一下通孔焊盘154和第一上通孔焊盘156可分别形成在第一下介电层153和第一上介电层155中，并分别连接到第一通孔152的底部和顶部。第一下通孔焊盘154和第一上通孔焊盘156的平面面积可大于第一通孔152。第一通孔结构152、154和156可包括诸如金属、金属氮化物或其组合的导电材料。
第一通孔结构152、154和156可包括一侧第一通孔结构152A、154A和156A和另一侧第一通孔结构152B、154B和156B。一侧第一通孔结构152A、154A和156A可电连接到第二芯片层叠物120并在偏移方向上相对靠近第二芯片层叠物120设置，另一侧第一通孔结构152B、154B和156B可电连接到第二中介层160并在偏移方向上相对远离第二芯片层叠物120设置。如平面图中所示，一侧第一上通孔焊盘156A可在相对位于左侧的同时在第三方向上布置成一排，并且通过第二互连器125连接到第二半导体芯片120-1的对应第二芯片焊盘122，另一侧第一上通孔焊盘156B可在相对位于右侧的同时在第三方向上布置成一排，并且连接到下述第二中介层160的第二连接端子168。当一侧第一上通孔焊盘156A用于引线接合并且另一侧第一上通孔焊盘156B用于与第二中介层160的第二连接端子168接触时，一侧第一上通孔焊盘156A和另一侧第一上通孔焊盘156B可具有不同的形状和/或尺寸。然而，本实施方式不限于此，而是一侧第一上通孔焊盘156A和另一侧第一上通孔焊盘156B可具有相同的形状和/或尺寸。
当一侧第一上通孔焊盘156A提供用于引线接合并且另一侧第一上通孔焊盘156B提供用于与第二中介层160的第二连接端子168接触时，第二中介层160的另一侧下方的第二连接端子168支撑第二中介层160，但在第二中介层160的一侧下方存在无支撑部分。在这种情况下，第二中介层160可向一侧倾斜。为了防止该倾斜，在第二中介层160的一侧下方可存在用作支撑部分的虚设图案(参见图3A的DP1)。为了与虚设图案连接，可在一侧第一上通孔焊盘156A布置的线上的空白空间中进一步形成第一虚设焊盘157。如图2B所示，第一虚设焊盘157可形成在第二方向上的一侧第一上通孔焊盘156A之间的空间中，或者形成在由于第一中介层150在第三方向上的长度大于第二芯片层叠物120的长度而形成的附加空间中(即，第一中介层150在第三方向上的两端处)。第一虚设焊盘157可形成在第一上介电层155中，使得其顶表面暴露，类似于上通孔焊盘156。为了描述方便，图2B示出第一虚设焊盘157具有圆形形状。然而，本实施方式不限于此，但是第一虚设焊盘157的布置、数量、形状和尺寸可按各种方式修改。
一侧第一上通孔焊盘156A可通过对应一侧第一通孔152A和对应一侧第一下通孔焊盘154A连接到一侧第一连接端子158A，另一侧第一上通孔焊盘156B可通过对应另一侧第一通孔152B和对应另一侧第一下通孔焊盘154B连接到另一侧第一连接端子158B。由于一侧第一下通孔焊盘154A和另一侧第一下通孔焊盘154B提供用于与第一连接端子158连接，但一侧第一下通孔焊盘154A和另一侧第一下通孔焊盘154B可分别布置在与一侧第一上通孔焊盘156A和另一侧第一上通孔焊盘156B相同的位置处，并且分别具有与一侧第一上通孔焊盘156A和另一侧第一上通孔焊盘156B相同的形状和尺寸。然而，本实施方式不限于此，而是一侧第一下通孔焊盘154A和另一侧第一下通孔焊盘154B可具有不同的形状和/或尺寸。
一侧第一连接端子158A可连接到第一基板焊盘102-2，另一侧第一连接端子158B可连接到第一基板焊盘102-4。在本实施方式中，第一连接端子158可包括导电凸块。然而，本实施方式不限于此，而是包括各种导电材料的电连接器的各种形状可用作第一连接端子158。
因此，第二芯片层叠物120可通过第一中介层150(或者具体地，延伸穿过第二互连器125、一侧第一通孔结构152A、154A和156A和一侧第一连接端子158A的路径)电连接到基板100。
在本实施方式中，描述了具有所示形状的第一中介层150。然而，本实施方式不限于此。具有能够在第二芯片层叠物120与基板100之间提供电连接的各种形状和各种布线结构的基板、半导体芯片等可用作第一中介层150。
第二中介层160可设置在第二芯片层叠物120和第三芯片层叠物130之间，同时设置在第一中介层150上方。由于在第一中介层150和第二中介层160和/或第一芯片层叠物110和第二芯片层叠物120被推入具有第三厚度H3的第三芯片层叠物130下方的空间中的同时，连接到第四芯片层叠物140的第三中介层170在第二芯片层叠物120的顶表面上方延伸，所以难以将第三中介层170直接连接到第一中介层150。第二中介层160可用于补偿第一中介层150与第三中介层170之间的物理和电分离。换言之，在垂直方向上由第二中介层160支撑第一中介层150与第三中介层170之间的空间的同时，可在第一中介层150与第三中介层170之间提供电连接。第二中介层160的厚度(即，从第一中介层150的顶表面到第二中介层160的顶表面的距离)可等于或小于第二芯片层叠物120的第二厚度H2。第二中介层160参照图3A至图3C更详细地描述。
图3A至图3C是更详细地示出图1的第二中介层160的示例的图。图3A示出沿着图3B或图3C的线X2-X2'截取的横截面，图3B示出第二中介层160的顶表面，图3C示出除了第二连接端子168和第一虚设图案DP1之外的第二中介层160的底表面。为了描述方便，图3A示出第二中介层160以及连接到第二中介层160的组件的部分(例如，第一中介层150和第三中介层170的部分)。
参照图1、图3A、图3B和图3C，第二中介层160可包括第二主体部分161、163和165、穿过第二主体部分161、163和165形成的第二通孔结构162、164和166、形成在第二主体部分161、163和165下方以在第二通孔结构162、164和166与第一中介层150之间提供连接的第二连接端子168以及用于支撑第二中介层160的第一虚设图案DP1。
第二主体部分161、163和165可整体具有矩形柱形状或其相似形状，并且包括第二主体161以及设置在第二主体161的底部和顶部的第二下介电层163和第二上介电层165。当从顶部看时，第二主体部分161、163和165可具有与第一主体部分151、153和155相同或相似的形状，同时与第一主体部分151、153和155交叠。这是为了提供形成布置为与另一侧第一上通孔焊盘156B交叠的再分配焊盘169'以及布置为与第一虚设焊盘157交叠的第二虚设焊盘167的空间。下面描述再分配焊盘169'和第二虚设焊盘167。
第二通孔结构162、164和166可包括第二通孔162以及第二下通孔焊盘164和第二上通孔焊盘166。第二通孔162可穿过第二主体161在垂直方向上延伸，并且第二下通孔焊盘164和第二上通孔焊盘166可分别形成在第二下介电层163和第二上介电层165中，并且分别连接到第二通孔162的底部和顶部。
第二通孔结构162、164和166可设置在偏移方向上相对靠近第二芯片层叠物120的一侧(例如，左侧)。这是为了与设置在第二中介层160上方的第三中介层170的第三连接端子178连接。因此，如图3B所示，第二上通孔焊盘166可在相对位于左侧的同时在第三方向上布置成一排，并且连接到对应第三连接端子178。当从顶部看时，第二通孔162和第二下通孔焊盘164也可形成在与第二上通孔焊盘166对应的位置处。
第二通孔结构162、164和166需要连接到设置在第二中介层160下方的第一中介层150。然而，在第二通孔结构162、164和166设置在偏移方向上相对靠近第二芯片层叠物120的一侧(例如，左侧)的同时，第一中介层150的另一侧第一通孔结构152B、154B和156B设置在偏移方向上相对远离第二芯片层叠物120的一侧(例如，右侧)。因此，可能需要形成再分配导电层169和169'以用于连接第二通孔结构162、164和166和另一侧第一通孔结构152B、154B和156B。具体地，如图3A和图3C所示，再分配线169和再分配焊盘169'可形成在第二主体部分161、163和165的底表面上。再分配线169可在电连接到第二下通孔焊盘164的同时向右延伸，并且再分配焊盘169'可在构成再分配线169的端部的同时与另一侧第一上通孔焊盘156B交叠。一侧的第二下通孔焊盘164和另一侧的再分配焊盘169'可布置在第三方向上以彼此一一对应。除了通过围绕再分配导电层169和169'的再分配介电层DL1和DL2暴露的部分之外，可防止再分配导电层169和169'电连接到其它组件。具体地，覆盖第二主体部分161、163和165的底表面的第一再分配介电层DL1可具有开口以暴露第二下通孔焊盘164。再分配线169可填充第一再分配介电层DL1的开口以电连接到第二下通孔焊盘164，并且在第一再分配介电层DL1的底表面上延伸。再分配线169可按临界尺寸(CD)较小的线形状延伸，但具有CD较大的端部。第二再分配介电层DL2可具有开口以暴露再分配线169的端部，同时覆盖再分配线169和第一再分配介电层DL1。再分配线169的端部的通过形成在第二再分配介电层DL2中的开口暴露的部分可构成再分配焊盘169'。
第二连接端子168可以是导电凸块，其填充形成在第二再分配介电层DL2中的开口以连接到再分配焊盘169'，并且连接到第一中介层150的另一侧第一上通孔焊盘(图2A的156B)。
可在布置第二下通孔焊盘164的线上的空白空间中进一步形成第二虚设焊盘167。尽管未示出，第二虚设焊盘167可形成在第二下介电层163中。在这种情况下，再分配介电层DL1和DL2可具有附加开口以暴露第二虚设焊盘167。当从顶部看时，第二虚设焊盘167可形成在与上述第一虚设焊盘157交叠的位置处。
第一虚设图案DP1可防止第二主体部分161、163和165向一侧倾斜，同时其底表面和顶表面分别连接到第一虚设焊盘157和第二虚设焊盘167。换言之，由于第二主体部分的一侧由第一虚设图案DP1支撑，所以第二主体部分的底表面可维持与第一主体部分的顶表面平行。第一虚设图案DP1可以是导电凸块。在这种情况下，第一虚设图案DP1可通过与形成第二连接端子168的工艺相同的工艺来形成。然而，本实施方式不限于此，第一虚设图案DP1的材料和形状可按各种方式修改，只要第一虚设图案DP1可支撑第二主体部分161、163和165即可。
在本实施方式中，描述了具有所示形状的第二中介层160。然而，本实施方式不限于此。具有能够在第一中介层150和第三中介层170之间提供电连接的各种形状和各种布线结构的基板、半导体芯片等可用作第二中介层160。
第三中介层170可设置在第二中介层160上方，并且与第三芯片层叠物130间隔开一定距离。从第三芯片层叠物130向一侧(例如，左侧)部分地突出的第四芯片层叠物140的底表面可与第三中介层170的一部分交叠。第三中介层170可在第二芯片层叠物120的顶表面上方延伸。第三中介层170可被设置为与第四芯片层叠物140的突出部分的底表面接触，并且用于支撑第四芯片层叠物140。此外，第三中介层170可在第四芯片层叠物140和第二中介层160之间提供电连接。第三中介层170的厚度可基本上等于通过从第三厚度H3减去第一厚度H1和第二厚度H2之和而获得的值。参照图4A至图4C更详细地描述第三中介层170。
图4A至图4C是更详细地示出图1的第三中介层170的示例的图。图4A示出沿着图4B或图4C的线X3-X3'截取的横截面，图4B示出第三中介层170的顶表面，图4C示出除了第三连接端子178和第二虚设图案DP2之外的第三中介层170的底表面。为了描述方便，图4A示出第三中介层170以及连接到第三中介层170的组件的部分(例如，第二中介层160以及第二芯片层叠物120和第四芯片层叠物140的部分)。
参照图1、图4A、图4B和图4C，第三中介层170可包括第三主体部分171、173和175、穿过第三主体部分171、173和175形成的第三通孔结构172、174和176、形成在第三主体部分171、173和165下方以在第三通孔结构172、174和176与第二中介层160之间提供连接的第三连接端子178以及用于支撑第三中介层170的第二虚设图案DP2。
第三主体部分171、173和175可整体具有矩形柱形状或其相似形状，并且包括第三主体171以及设置在第三主体171的底部和顶部的第三下介电层173和第三上介电层175。第三主体部分171、173和175可具有平面形状，其另一侧部分与第四芯片层叠物140的突出部分和第二中介层160的第二通孔结构162、164和166交叠，一侧部分与最上面的第二半导体芯片120-8交叠。具体地，随着第三主体部分171、173和175与最上面的第二半导体芯片120-8之间的交叠面积增加，在第三主体部分171、173和175的顶表面上提供的空白空间可增加。因此，诸如非易失性存储控制器的各种半导体装置(未示出)可另外形成在第三主体部分171、173和175的顶表面上。
第三通孔结构172、174和176可包括第三通孔172以及第三下通孔焊盘174和第三上通孔焊盘176。第三通孔172可穿过第三主体171在垂直方向上延伸，并且第三下通孔焊盘174和第三上通孔焊盘176可分别形成在第三下介电层173和第三上介电层175中，并且分别连接到第三通孔172的底部和顶部。
第三通孔结构172、174和176可设置在偏移方向上相对靠近第四芯片层叠物140的一侧(例如，右侧)。因此，如图4C所示，第三上通孔焊盘176可在相对位于右侧的同时在第三方向上布置成一排，并且通过第四互连器145连接到对应第四芯片焊盘142。当从顶部看时，第三通孔172和第三下通孔焊盘174也可形成在与第三上通孔焊盘176对应的位置处。
第三通孔结构172、174和176需要连接到设置在第三中介层170下方的第二中介层160。然而，当第三通孔结构172、174和176与第二通孔结构162、164和166彼此未对准时，可能需要形成再分配导电层179和179'以用于连接通孔结构172、174和176和第二通孔结构162、164和166。具体地，如图4A和图4C所示，再分配导电层179和179'可包括形成在第三主体部分171、173和175的底表面上的再分配线179和再分配焊盘179'。再分配线179可在电连接到第三下通孔焊盘174的同时向右延伸，并且再分配焊盘179'可在构成再分配线179的端部的同时与第二上通孔焊盘166交叠。第三下通孔焊盘174和再分配焊盘179'可布置在第三方向上以彼此一一对应。除了通过围绕再分配导电层179和179'的再分配介电层DL3和DL4暴露的部分之外，可防止再分配导电层179和179'电连接到其它组件。
第三连接端子178可以是导电凸块，其填充形成在第二再分配介电层DL2中的开口以连接到再分配焊盘179'，并且连接到第二上通孔焊盘166。
可在与最上面的第二半导体芯片120-8交叠的区域中进一步形成第三虚设焊盘177。第三虚设焊盘177可形成在第三下介电层173中。在这种情况下，再分配介电层DL1和DL2可具有附加开口以暴露第三虚设焊盘177。第三虚设焊盘177可位于与最上面的第二半导体芯片120-8的交叠区域中，并且第三虚设焊盘177的数量、形状、尺寸和布置可按各种方式修改。
第二虚设图案DP2可防止第三主体部分171、173和175在与最上面的第二半导体芯片120-8交叠的区域中倾斜，同时其底表面和顶表面分别连接到最上面的第二半导体芯片120-8的顶表面和第三虚设焊盘177。第二虚设图案DP2可以是导电凸块。第二虚设图案DP2可具有比第三连接端子178小的尺寸和高度。然而，根据第二中介层160的厚度，第二虚设图案DP2和第三连接端子178的相对尺寸和高度可变化。第二虚设图案DP2可通过与第三连接端子178相同的工艺来形成。然而，本实施方式不限于此，而是第二虚设图案DP2的材料和形状可按各种方式修改，只要第二虚设图案DP2可支撑第三主体部分171、173和175即可。
在本实施方式中，描述了具有所示形状的第三中介层170。然而，本实施方式不限于此。具有能够在第四芯片层叠物140与第二中介层160之间提供电连接的各种形状和各种布线结构的基板、半导体芯片等可用作第三中介层170。
因此，第四芯片层叠物140可通过第一至第三中介层150、160和170电连接到基板100(或者具体地，第一基板焊盘102-3)。
返回参照图1，外部连接端子180可连接到设置在基板100的第二表面上的各个第二基板焊盘104。在本实施方式中，示出焊球作为外部连接端子180。然而，本实施方式不限于此，包括各种导电材料的各种类型的电连接器可用作外部连接端子180。根据本实施方式的封装可通过外部连接端子180连接到诸如模块基板的各种外部装置(未示出)。
上述半导体封装50可包括多个芯片层叠物，各个芯片层叠物具有多个半导体芯片，并且第一芯片层叠物110和第二芯片层叠物120的层叠结构以及第三芯片层叠物130和第四芯片层叠物140的层叠结构可具有面向相反方向的箭头形状，从而增加半导体封装50的集成度。
此外，随着第三芯片层叠物130的厚度增加至超过第一芯片层叠物110、第二芯片层叠物120和第四芯片层叠物140的厚度，第一中介层150和第二中介层160的部分和/或第一芯片层叠物110和第二芯片层叠物120的部分可被推入形成在第三芯片层叠物130下方的空间中，这使得可减小半导体封装50的面积。
此外，由于第三中介层170与第二芯片层叠物120之间的交叠面积被调节以确保第三中介层170上的空间，所以可形成具有与第一至第四芯片层叠物110、120、130和140中所包括的半导体芯片不同的功能的附加半导体芯片，从而获取多功能半导体封装。
根据本实施方式，半导体封装的集成度可增加，同时其面积减小。
图5示出例示了包括采用根据实施方式的半导体封装中的至少一个的存储卡7800的电子系统的框图。存储卡7800包括诸如非易失性存储器装置的存储器7810以及存储控制器7820。存储器7810和存储控制器7820可存储数据或读出所存储的数据。存储器7810和存储控制器7820中的至少一个可包括根据所描述的实施方式的半导体封装中的至少一个。
存储器7810可包括应用了本公开的实施方式的技术的非易失性存储器装置。存储控制器7820可控制存储器7810，使得响应于来自主机7830的读/写请求，读出所存储的数据或者存储数据。
图6示出例示了包括根据所描述的实施方式的半导体封装中的至少一个的电子系统8710的框图。电子系统8710可包括控制器8711、输入/输出装置8712和存储器8713。控制器8711、输入/输出装置8712和存储器8713可通过提供数据移动的路径的总线8715彼此联接。
在实施方式中，控制器8711可包括一个或更多个微处理器、数字信号处理器、微控制器和/或能够执行与这些组件相同的功能的逻辑器件。控制器8711或存储器8713可包括根据本公开的实施方式的半导体封装中的一个或更多个。输入/输出装置8712可包括选自键区、键盘、显示装置、触摸屏等中的至少一个。存储器8713是用于存储数据的装置。存储器8713可存储要由控制器8711执行的数据和/或命令等。
存储器8713可包括诸如DRAM的易失性存储器装置和/或诸如闪存的非易失性存储器装置。例如，闪存可被安装到诸如移动终端或台式计算机的信息处理系统。闪存可构成固态盘(SSD)。在这种情况下，电子系统8710可在闪存系统中稳定地存储大量数据。
电子系统8710还可包括被配置为向通信网络发送数据以及从通信网络接收数据的接口8714。接口8714可为有线或无线型。例如，接口8714可包括天线或者有线或无线收发器。
电子系统8710可被实现为移动系统、个人计算机、工业计算机或者执行各种功能的逻辑系统。例如，移动系统可以是个人数字助理(PDA)、便携式计算机、平板计算机、移动电话、智能电话、无线电话、膝上型计算机、存储卡、数字音乐系统和信息发送/接收系统中的任一个。
如果电子系统8710表示能够执行无线通信的设备，则电子系统8710可用在使用CDMA(码分多址)、GSM(全球移动通信系统)、NADC(北美数字蜂窝)、E-TDMA(增强时分多址)、WCDMA(宽带码分多址)、CDMA2000、LTE(长期演进)或Wibro(无线宽带互联网)的技术的通信系统中。
尽管出于例示性目的描述了各种实施方式，但对于本领域技术人员而言将显而易见的是，在不脱离以下权利要求的精神和范围的情况下，可进行各种改变和修改。
相关申请的交叉引用
本申请要求2019年8月12日提交的韩国专利申请No.10-2019-0098101的优先权，其整体通过引用并入本文。

Claims (18)

1.一种半导体封装，该半导体封装包括：
基板；
设置在所述基板上方的第一中介层；
在所述第一中介层的一侧设置在所述基板上的第一芯片层叠物，其中，该第一芯片层叠物包括以在第一方向上偏移的方式层叠的多个第一半导体芯片；
设置在所述第一芯片层叠物上的第二芯片层叠物，其中，该第二芯片层叠物包括以在与所述第一方向相反的第二方向上偏移的方式层叠的多个第二半导体芯片；以及
在所述第一中介层的另一侧设置在所述基板上的第三芯片层叠物，其中，该第三芯片层叠物包括以在所述第二方向上偏移的方式层叠的多个第三半导体芯片，
其中，所述第一中介层与在所述第一方向上突出超过所述第一芯片层叠物的所述第二芯片层叠物的底表面接触，
其中，所述第三芯片层叠物的厚度大于所述第一芯片层叠物的厚度和所述第二芯片层叠物的厚度之和，并且
其中，所述第三芯片层叠物在所述第一中介层的至少一部分上方延伸，以使得所述第一中介层的所述至少一部分位于所述第三芯片层叠物下方的空间中。
2.根据权利要求1所述的半导体封装，其中，所述第一中介层电连接在所述第二芯片层叠物与所述基板之间。
3.根据权利要求2所述的半导体封装，其中，所述第一芯片层叠物通过位于所述第一芯片层叠物的一侧的第一互连器电连接到所述基板，所述第一芯片层叠物的一侧与所述第一芯片层叠物的另一侧的相对侧对应，其中，所述第一芯片层叠物的另一侧更靠近所述第一中介层，并且
所述第三芯片层叠物通过位于所述第三芯片层叠物的另一侧的第三互连器电连接到所述基板，其中，所述第三芯片层叠物的另一侧与所述第三芯片层叠物的一侧相对，其中，所述第三芯片层叠物的一侧更靠近所述第一中介层。
4.根据权利要求1所述的半导体封装，其中，所述第一中介层具有与所述第一芯片层叠物相同的厚度。
5.根据权利要求1所述的半导体封装，该半导体封装还包括设置在所述第三芯片层叠物上的第四芯片层叠物，其中，该第四芯片层叠物包括以在所述第一方向上偏移的方式层叠的多个第四半导体芯片。
6.根据权利要求5所述的半导体封装，该半导体封装还包括：
第三中介层，该第三中介层与在所述第二方向上突出超过所述第三芯片层叠物的所述第四芯片层叠物的底表面接触；以及
第二中介层，该第二中介层设置在所述第三中介层与所述第一中介层之间。
7.根据权利要求6所述的半导体封装，其中，所述第三芯片层叠物的厚度等于所述第一中介层的厚度、第二中介层的厚度和第三中介层的厚度之和。
8.根据权利要求6所述的半导体封装，其中，
所述第一中介层电连接在所述第二芯片层叠物与所述基板之间，并且电连接在所述第二中介层与所述基板之间；
所述第二中介层电连接在所述第一中介层与所述第三中介层之间；并且
所述第四芯片层叠物通过所述第三中介层、所述第二中介层和所述第一中介层电连接到所述基板。
9.根据权利要求8所述的半导体封装，其中，所述第一中介层包括：
设置在相对靠近所述第二芯片层叠物的一侧的一侧第一通孔结构，其中，所述第二芯片层叠物和所述基板通过所述一侧第一通孔结构电连接；以及
设置在相对远离所述第二芯片层叠物的一侧的另一侧第一通孔结构，其中，所述第二中介层和所述基板通过所述另一侧第一通孔结构电连接，
其中，所述第二中介层包括：
电连接到所述另一侧第一通孔结构的第二连接端子；以及
形成在未形成所述一侧第一通孔结构的区域中的第一虚设图案。
10.根据权利要求9所述的半导体封装，其中，所述第一中介层和所述第二中介层在垂直于所述第一方向和所述第二方向的第三方向上的宽度大于所述第一芯片层叠物的宽度，使得所述第一中介层和所述第二中介层具有不与所述第一芯片层叠物交叠的端部，并且
所述第一虚设图案在所述端部处设置在所述第一中介层和所述第二中介层之间。
11.根据权利要求9所述的半导体封装，其中，所述第二中介层包括：
第二通孔结构；以及
第一再分配层，该第一再分配层被设置为将所述第二通孔结构电连接到所述另一侧第一通孔结构。
12.根据权利要求11所述的半导体封装，其中，所述第三中介层包括：
第三通孔结构；以及
第二再分配层，该第二再分配层被设置为将所述第三通孔结构电连接到所述第二通孔结构。
13.根据权利要求6所述的半导体封装，其中，所述第二中介层的厚度等于或小于通过从所述第一芯片层叠物的厚度和所述第二芯片层叠物的厚度之和减去所述第一芯片层叠物的厚度而获得的值。
14.根据权利要求6所述的半导体封装，其中，所述第三中介层在所述第二芯片层叠物的顶表面上方延伸。
15.根据权利要求14所述的半导体封装，其中，所述第三中介层包括被配置为在所述第二芯片层叠物的顶表面上支撑所述第三中介层的第二虚设图案。
16.根据权利要求6所述的半导体封装，其中，
所述第一中介层和所述第二中介层具有在所述第一方向和所述第二方向上彼此对准的侧壁；并且
所述第三中介层具有不与所述第一中介层和所述第二中介层的对准的侧壁对准的侧壁。
17.根据权利要求1所述的半导体封装，其中，
所述第一半导体芯片、所述第二半导体芯片和所述第三半导体芯片是相同类型的存储器芯片；
所述第一半导体芯片和所述第二半导体芯片具有相同的厚度；并且
所述第三半导体芯片的厚度大于所述第一半导体芯片的厚度和第二半导体芯片的厚度。
18.根据权利要求5所述的半导体封装，其中，
所述第一半导体芯片、所述第二半导体芯片、所述第三半导体芯片和所述第四半导体芯片是相同类型的存储器芯片；
所述第一半导体芯片、所述第二半导体芯片和所述第四半导体芯片具有相同的厚度；并且
所述第三半导体芯片的厚度大于所述第一半导体芯片的厚度、所述第二半导体芯片的厚度和所述第四半导体芯片的厚度。
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