KR102410023B1 - 서로 다른 방향으로 스택된 칩 스택들을 포함하는 반도체 패키지 - Google Patents

서로 다른 방향으로 스택된 칩 스택들을 포함하는 반도체 패키지 Download PDF

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Abstract

반도체 칩들이 오프셋 스택(offset stack)된 칩 스택들을 포함하는 반도체 패키지를 제시한다. 반도체 패키지는 패키지 기판 상에 제1반도체 칩들이 오프셋 스택된 제1칩 스택(chip stack), 제2반도체 칩들이 오프셋 스택된 제2칩 스택, 및 제1칩 스택 및 제2칩 스택이 동시에 지지하는 제3칩 스택을 포함한다.

Description

서로 다른 방향으로 스택된 칩 스택들을 포함하는 반도체 패키지{Semiconductor package including chip stacks stacked in different directions}
본 출원은 반도체 패키지 기술에 관한 것으로, 특히, 서로 다른 방향으로 스택된 칩 스택(chip stack)들을 포함하는 반도체 패키지에 관한 것이다.
다양한 전자 제품에서 고용량의 반도체 패키지가 요구되고 있다. 하나의 반도체 패키지에 보다 많은 수의 반도체 칩(chip)들을 내장하기 위한 다양한 형태의 패키지 구조가 제시되고 있다. 하나의 반도체 칩 상에 다른 반도체 칩을 스택(stack)시킨 스택 패키지 구조가 제시되고 있다. 반도체 패키지의 두께 및 크기와 같은 폼팩터(form factor)들은 제한되고 있다. 제한된 크기 및 두께의 반도체 패키지 내에 보다 많은 수의 반도체 칩들을 내장시키고자 하는 노력들이 시도되고 있다.
본 출원은 서로 다른 방향으로 오프셋 스택(offset stack)된 칩 스택들을 포함하는 반도체 패키지 구조를 제시하고자 한다.
본 출원의 일 관점은, 반도체 칩들이 오프셋 스택(offset stack)된 칩 스택들을 포함하는 반도체 패키지를 제시한다. 반도체 패키지는 제1반도체 칩들이 오프셋 스택된(offset stacked) 제1칩 스택(chip stack), 제2반도체 칩들이 오프셋 스택된 제2칩 스택, 및 상기 제1칩 스택 및 제2칩 스택이 동시에 지지하고, 제3반도체 칩들이 오프셋 스택된 제3칩 스택을 패키지 기판 상에 포함한다.
본 출원의 일 관점은, 본딩 핑거(bonding finger)들이 패키지 기판의 서로 반대되는 제1에지(edge) 및 제2에지, 및 상기 제1 및 제2에지를 이어주는 제3에지를 따라 배열된 반도체 패키지를 제시한다. 반도체 패키지는, 상기 패키지 기판 상에 제1반도체 칩들이 오프셋 스택된(offset stacked) 제1칩 스택(chip stack), 상기 패키지 기판 상에 제2반도체 칩들이 오프셋 스택된 제2칩 스택, 제3반도체 칩들이 오프셋 스택되고, 상기 제1칩 스택 및 제2칩 스택이 동시에 지지하는 제3칩 스택을 포함한다. 상기 제1, 제2 및 제3반도체 칩들에 커넥터들의 일단 단부들이 접속되고, 다른 단부들이 본딩 핑거(bonding finger)들에 접속된다.
본 출원의 실시예들에 따르면, 서로 다른 방향으로 오프셋 스택(offset stack)된 칩 스택들을 포함하는 반도체 패키지 구조를 제시할 수 있다. 반도체 칩들이 제1방향으로 오프셋 스택된 제1칩 스택과, 반대되는 제2방향으로 오프셋 스택된 제2칩 스택과, 이들과는 또 다른 제3방향으로 오프셋 스택된 제3칩 스택이, 하나의 반도체 패키지 내에 함께 구비될 수 있다. 제1칩 스택과 제2칩 스택이 제3칩 스택을 함께 지지하는 반도체 패키지 구조를 제시할 수 있다.
도 1은 일 예에 따른 반도체 패키지를 보여주는 평면도이다.
도 2는 도 1의 A-A' 절단선을 따르는 단면도이다.
도 3은 도 1의 B1-B1' 절단선을 따르는 단면도이다.
도 4는 도 1의 B2-B2' 절단선을 따르는 단면도이다.
도 5는 일 예에 따른 반도체 패키지를 보여주는 평면도이다.
도 6은 도 5의 C-C' 절단선을 따르는 단면도이다.
도 7은 도 5의 D-D' 절단선을 따르는 단면도이다.
본 출원의 예의 기재에서 사용하는 용어들은 제시된 실시예에서의 기능을 고려하여 선택된 용어들로서, 그 용어의 의미는 기술 분야에서의 사용자, 운용자의 의도 또는 관례 등에 따라 달라질 수 있다. 사용된 용어의 의미는 본 명세서에 구체적으로 정의된 경우 정의된 정의에 따르며, 구체적인 정의가 없는 경우 당업자들이 일반적으로 인식하는 의미로 해석될 수 있다. 본 출원의 예의 기재에서 "제1" 및 "제2", "상부(top)"및 "하부(bottom or lower)"와 같은 기재는 부재를 구분하기 위한 것이며, 부재 자체를 한정하거나 특정한 순서를 의미하는 것으로 사용된 것은 아니다.
반도체 패키지는 반도체 다이 또는 반도체 칩과 같은 전자 소자들을 포함할 수 있으며, 반도체 다이 또는 칩은 전자 회로가 집적된 반도체 기판이 다이(die) 또는 칩 형태로 절단 가공된 형태를 포함할 수 있다. 반도체 칩은 DRAM이나 SRAM, NAND FLASH, NOR FLASH, MRAM, ReRAM, FeRAM 또는 PcRAM과 같은 메모리(memory) 집적회로가 집적된 메모리 칩이나, 또는 반도체 기판에 논리 회로가 집적된 로직(logic) 다이나 에이직(ASIC) 칩을 의미할 수 있다. 반도체 패키지는 휴대 단말기와 같은 정보통신 기기나, 바이오(bio)나 헬스케어(health care) 관련 전자 기기들, 인간에 착용 가능한(wearable) 전자 기기들에 적용될 수 있다.
명세서 전문에 걸쳐 동일한 참조 부호는 동일한 구성 요소를 지칭할 수 있다. 동일한 참조 부호 또는 유사한 참조 부호들은 해당 도면에서 언급 또는 설명되지 않았더라도, 다른 도면을 참조하여 설명될 수 있다. 또한, 참조 부호가 표시되지 않았더라도, 다른 도면들을 참조하여 설명될 수 있다.
도 1은 일 예에 따른 반도체 패키지(100)의 개념적인 평면 구조를 보여주는 평면도이다. 도 2는 도 1의 A-A' 절단선을 따르는 단면 형상을 보여준다. 도 3은 도 1의 B1-B1' 절단선을 따르는 단면 형상을 보여준다. 도 4는 도 1의 B2-B2' 절단선을 따르는 단면 형상을 보여준다.
도 1 및 도 2를 함께 참조하면, 반도체 패키지(100)는 제1칩 스택(120)과 제2칩 스택(130) 및 제3칩 스택(140)이 배치된 구조를 포함한다. 제1칩 스택(120)과 제2칩 스택(130)은 패키지 기판(110)의 제1표면(111) 상에 배치된다. 제1칩 스택(120)과 제2칩 스택(130)은 평면 상에서 서로 이격되어 배치된다. 제1칩 스택(120)과 제2칩 스택(130)은 함께 제3칩 스택(140)을 지지한다. 제1칩 스택(120)과 제2칩 스택(130)이 두개의 다리 교각(pier) 형상으로 제3칩 스택(140)을 지지할 수 있다. 제3칩 스택(140)은 교량 상판(bridge deck) 형상으로 제1칩 스택(120)과 제2칩 스택(130)에 걸쳐질 수 있다.
제1칩 스택(120)은 반도체 제1칩(121)들이 패키지 기판(110) 상에 스택된 구조물일 수 있다. 제2칩 스택(130)은 반도체 제2칩(131)들이 패키지 기판(110) 상에 스택된 구조물일 수 있다. 제1칩 스택(120)과 제2칩 스택(130)은 서로 마주보도록 패키지 기판(100) 상에 배치될 수 있다. 제1칩 스택(120)과 제2칩 스택(130)은 패키지 기판(110) 상에 실질적으로 대칭적 구조(symmetric structure)를 이루도록 배치될 수 있다.
제1칩 스택(120)과 제2칩 스택(130)은 실질적으로 동일한 평면 상에서 수평 방향으로 상호 이격되어 배치되어, 제3칩 스택(140)을 동시에 지지할 수 있다. 이에 따라, 제3칩 스택(140) 아래의 제1칩 스택(120)과 제2칩 스택(130)이 마주보는 부분에 사이 공간(도 2의 I)이 확보될 수 있다. 제3칩 스택(140)은 패키지 기판(110)의 제1표면(111)으로부터 제1칩 스택(120)의 높이(H) 또는 제2칩 스택(130)의 높이(H)만큼 이격된다.
제1칩 스택(120)과 제2칩 스택(130)은 실질적으로 동일한 높이(H)를 가질 수 있다. 제1칩 스택(120)은 제2칩 스택(130)을 향하여 돌출된 형상을 가질 수 있다. 제1칩 스택(120)은 제2칩 스택(130)에 가장 가깝게 돌출된 제1모서리 부분(129)을 가질 수 있다. 제2칩 스택(130)은 제1칩 스택(120)을 향하여 돌출된 형상을 가질 수 있다. 제2칩 스택(130)은 제1칩 스택(120)에 가장 가깝게 돌출된 제2모서리 부분(139)을 가질 수 있다. 제1모서리 부분(129)과 제2모서리 부분(139)는 실질적으로 동일한 높이에 위치한다. 제1칩 스택(120)의 높이(H)는 패키지 기판(110)의 제1표면(111)으로부터 제1칩 스택(120)의 최상층에 위치하는 반도체 제1칩(121)의 상측 표면에 이르는 거리이다. 제1칩 스택(120)과 제2칩 스택(130)이 실질적으로 동일한 높이(H)를 가지므로, 제3칩 스택(140)은 제1칩 스택(120)과 제2칩 스택(130)에 의해 안정적으로 지지될 수 있다. 제1칩 스택(120)과 제2칩 스택(130)이 동일한 높이(H)를 가지므로, 제3칩 스택(140)은 실질적으로 수평을 유지할 수 있다. 이에 따라, 제3반도체 칩(141)들은 안정적으로 제1칩 스택(120)과 제2칩 스택(130)에 걸쳐지도록 상호 오프셋 스택될 수 있다.
제3칩 스택(140)은 제1칩 스택(120)과 제2칩 스택(130)에 걸쳐지므로, 제1칩 스택(120)과 제2칩 스택(130)을 함께 묶어 고정시키는 역할을 할 수 있다. 이에 따라, 제1칩 스택(120) 또는 제2칩 스택(130)이 붕괴되어 쓰러지거나 또는 중간이 휘는 등의 스택 불량이 유발되는 것을 제3칩 스택(140)이 막아줄 수 있다. 즉, 제3칩 스택(140)이 결속 부재의 역할을 할 수 있다. 이에 따라, 제1칩 스택(120) 또는 제2칩 스택(130)이 보다 많은 수의 제1반도체 칩(121)들 또는 제2반도체 칩(131)들로 형성되더라도, 안정적인 구조를 이룰 수 있다.
도 2 및 도 1을 함께 참조하면, 제1칩 스택(120)은 제1반도체 칩(121)들이 계단 형상을 이루며 스택된 구조일 수 있다. 제2칩 스택(130)은 제2반도체 칩(131)들이 계단 형상을 이루며 스택된 구조일 수 있다. 제1칩 스택(120)과 제2칩 스택(130)은 서로 대칭적인 구조를 이룰 수 있다.
예컨대 제1반도체 칩(121)들은 제1오프셋 방향(D1)으로 오프셋 스택될 수 있다. 상대적으로 위에 위치하는 어느 하나의 상측 제1반도체 칩(121U)은, 그 아래에 위치하는 다른 하측 제1반도체 칩(121B)에 대해서, 제1오프셋 방향(D1)을 따라 일정 간격 이동된 위치에 위치할 수 있다. 상측 제1반도체 칩(121B)은 하측 제1반도체 칩(121B)의 한쪽 제1에지 영역(edge region: 121E)을 노출하는 위치, 즉, 오프셋된 위치에 스택된다. 상대적으로 위에 위치하는 어느 하나의 상측의 제1반도체 칩(121U)는 아래에 위치하는 하측의 제1반도체 칩(121B)의 제1에지 영역(121E)을 노출한다. 이와 같이, 제1반도체 칩(121)들이 제1오프셋 방향(D1)을 따라 일정 간격만큼 순차적으로 이동되며 오프셋 스택된다. 그 결과, 제1칩 스택(120)이 형성될 수 있다.
제1칩 스택(120)은 제1오프셋 방향(D1)을 따라 제1올라가는 계단 형상 (first up-stair structure: 123)을 가질 수 있다. 제1올라가는 계단 형상(123)은 패키지 기판(110)의 제1표면(111)으로부터 제3칩 스택(140)을 향해 계단들이 연장되는 형상을 가질 수 있다. 제1올라가는 계단 형상(123)은 봉지층(encapsulant: 190)의 제1측면(192)에 마주보도록 형성될 수 있다. 제1올라가는 계단 형상(123)은 제1반도체 칩(121)들 각각의 제1에지 영역(121E)들이 순차적으로 노출되도록 허용할 수 있다. 이때, 제1반도체 칩(121)의 노출(reveal)되는 제1에지 영역(121E)은 패키지 기판(111)의 어느 한 모서리인 제1에지(113)에 제1반도체 칩(121)의 다른 영역들보다 상대적으로 더 근접하여 위치하는 영역이다. 제1올라가는 계단 형상(123)은 제1에지(113)에 대면하도록 형성된다.
제1칩 스택(120)은 제1올라가는 계단 형상(123)이 위치하는 측면에 반대되는 측면에 제1역전된 계단 형상(first reverse stair structure: 123R)을 가질 수 있다. 제1역전된 계단 형상(123R)은 제1올라가는 계단 형상(123)이 역전된 형상을 가진다.
제2반도체 칩(131)들은 제2오프셋 방향(D2)으로 오프셋 스택되어 제2칩 스택(130)을 이룬다. 제2오프셋 방향(D2)은 제1오프셋 방향(D1)과 정반대되는 방향이다. 제2반도체 칩(131)들이 제2오프셋 방향(D2)을 따라 순차적으로 일정 간격 이동된 위치에 각각 위치할 수 있다. 제2칩 스택(130)은 제2오프셋 방향(D2)을 따라 제2올라가는 계단 형상(133)을 가질 수 있다. 은 패키지 기판(110)의 제1표면(111)으로부터 제3칩 스택(140)을 향해 계단들이 연장되는 형상을 가질 수 있다. 제2올라가는 계단 형상(133)은 봉지층(190)의 제2측면(193)에 마주보도록 형성될 수 있다. 제2올라가는 계단 형상(133)은 제2반도체 칩(131)들 각각의 제2에지 영역(131E)들이 순차적으로 노출되도록 허용할 수 있다. 이때, 제2반도체 칩(131)의 노출되는 제2에지 영역(131E)은 패키지 기판(111)의 제1에지(113)에 반대되는 제2에지(114)에 제2반도체 칩(131)의 다른 영역들보다 상대적으로 더 근접하여 위치하는 영역이다.
제2칩 스택(130)은 제2올라가는 계단 형상(133)이 위치하는 측면에 반대되는 측면에 제2역전된 계단 형상(133R)을 가질 수 있다. 제2역전된 계단 형상(133R)은 제2올라가는 계단 형상(133)이 역전된 형상을 가진다. 제2역전된 계단 형상(133R)은 제1역전된 계단 형상(123R)과 마주보도록 배치된다. 이에 따라, 제2반도체 칩(131)의 스택된 위치가 높아질수록, 제1반도체 칩(121)과 제2반도체 칩(131) 사이의 거리는 더 가까워진다. 제3계단 형상(133)은 제2에지(114)에 대면하도록 형성된다.
제2칩 스택(130)과 제1칩 스택(120)이 마주보도록 배치되어 이러한 형상을 이루므로, 도 2에서 묘사된 것과 같이, 제2칩 스택(130)과 제1칩 스택(120)은 제3칩 스택(140)과 삼각형상을 이룰 수 있다. 따라서, 구조적 측면에서 제3칩 스택(140)은 안정적으로 제1 및 제2칩 스택(120, 130)에 의해 지지될 수 있다. 이러한 형상을 통해, 많은 수의 제3반도체 칩(141)들이 제1 및 제2칩 스택(120, 130)에 걸쳐 안정적으로 스택될 수 있다. 이에 따라, 제3반도체 칩(141)들이 스택된 수는, 도 2에 예시된 것과 같이, 제1반도체 칩(121)들이 스택된 수나 제2반도체 칩(131)들이 스택된 수 보다 클 수 있다. 예컨대, 제1반도체 칩(121)들은 제2반도체 칩(131)들이 스택된 수와 동일한 수로 스택될 수 있으며, 제3반도체 칩(141)은 제1반도체 칩(121)들이 스택된 수 보다 2배의 수로 스택될 수 있다.
도 3을 도 1과 함께 참조하면, 제3반도체 칩(141)들은 제3오프셋 방향(D3)으로 오프셋 스택될 수 있다. 제1, 제2 및 제3반도체 칩들(121, 131, 141)들은 서로 다른 오프셋 방향으로 오프셋 스택된다. 제3오프셋 방향(D3)은 평면 상에서 볼 때 제1 및 제2오프셋 방향들(D1, D2)에 대해서 일정한 각도를 가진 방향, 예컨대, 두 방향에 대해 90 도(°) 각도를 가진 방향일 수 있다. 예컨대, 제3오프셋 방향(D3)은 패키지 기판(110)의 제3에지(115)로부터 반대되는 제4에지(116)쪽으로 향하는 방향일 수 있다. 제3에지(115)는 패키지 기판(110)의 제1에지(113)와 제2에지(114)를 이어주는 어느 하나의 에지일 수 있다. 제1오프셋 방향(D1)은 제1에지(113)로부터 제2에지(114)쪽으로 향하는 방향이고, 제2오프셋 방향(D2)은 제2에지(114)로부터 제1에지(113)쪽으로 향하는 방향일 수 있다.
제3반도체 칩(141)들은 제3오프셋 방향(D3)을 따라 순차적으로 일정 간격 이동된 위치에 각각 위치할 수 있다. 제3칩 스택(140)은 제3오프셋 방향(D3)을 따라 제3올라가는 계단 형상(143)을 가질 수 있다. 제3올라가는 계단 형상(143)은 제1 및 제2칩 스택(120, 130)으로부터 봉지층(190)의 상측 표면(도 3의 195)쪽으로 계단들이 연장되는 형상을 가질 수 있다. 제3올라가는 계단 형상(143)은 봉지층(190)의 제3측면(194)를 바라보는 형상을 가질 수 있다. 봉지층(190)의 제3측면(194)은 제1측면(도 1의 192)과 제2측면(도 1의 193)을 이어주는 또 다른 측면이다.
제3올라가는 계단 형상(143)은 제3반도체 칩(141)들 각각의 제3에지 영역(141E)들이 순차적으로 노출되도록 허용할 수 있다. 이때, 제3반도체 칩(141)의 노출되는 제3에지 영역(141E)은 패키지 기판(111)의 제3에지(115)에 제3반도체 칩(141)의 다른 영역들보다 상대적으로 더 근접하여 위치하는 영역이다. 도 3에 묘사된 것과 같이, 제3칩 스택(140)은, 제3올라가는 계단 형상(143)이 위치하는 측면에 대해 반대되는 측면에 제3역전된 계단 형상(143R)을 가질 수 있다. 제3역전된 계단 형상(143R)은 제3올라가는 계단 형상(143)이 역전된 형상을 가진다.
도 4를 도 1 및 도 2와 함께 참조하면, 제3칩 스택(140)의 양측 하단 부분들은 제1 및 제2칩 스택(120, 130)으로 지지된다. 제1 및 제2칩 스택(120, 130) 사이의 사이 공간(I)을 봉지층(190)의 일부 부분(196)이 확장되어 채운다. 이와 같이, 제3칩 스택(140)은 봉지층(190)의 확장된 부분(196)의 두께만큼 패키지 기판(110)의 제1표면(111)으로부터 리프팅(lifting)된 위치에 위치한다. 봉지층(190)의 확장된 부분(196)은 제3칩 스택(140)의 하면을 지지한다. 이는 제1 및 제2칩 스택(120, 130)은 패키지 기판(110)의 제1표면(111)에 직접적으로 접촉하며 세워진 형상과 대비된다.
도 2를 다시 참조하면, 패키지 기판(110)은 연결 배선 구조체(interconnect structure)로 구성될 수 있다. 예컨대, 패키지 기판(110)은 인쇄회로기판(PCB: Printed Circuit Board)나 인터포저(interposer) 또는 플렉서블 인쇄회로기판(FPCB: Flexible Printed Circuit Board) 형태일 수 있다. 반도체 패키지(110)의 제2표면(112)에 외측 커넥터(outer connector: 180), 예컨대, 솔더 볼(solder ball)이나 범프(bump)가 접속될 수 있다. 외측 커넥터(180)는 패키지 기판(110)의 제1표면(111) 상에 배치된 칩 스택들(120, 130, 140) 또는 반도체 칩들(121, 131, 141)을 외부 기기와 전기적 및 신호적으로 연결한다.
반도체 패키지(100)는 봉지층(190)을 포함하여 구성된다. 봉지층(190)은 패키지 기판(110)의 제1표면(111)을 덮고, 칩 스택들(120, 130, 140)을 전체적으로 또는 부분적으로 덮는 형상으로 형성될 수 있다. 봉지층(190)은 몰딩(molding) 과정으로 형성될 수 있다. 봉지층(190)은 다양한 유전 물질 또는 절연 물질을 포함하여 형성될 수 있다. 예컨대, 봉지층(190)은 에폭시몰딩재(EMC: Epoxy Molding Compound)를 이용하는 몰딩 과정으로 형성될 수 있다.
칩 스택들(120, 130, 140)을 이루는 반도체 칩들(121, 131, 141)은 상호 간에 동일한 크기, 두께, 폭, 형상 및 기능을 가지는 반도체 칩들일 수 있다. 경우에 따라 제1, 제2 및 제3반도체 칩들(121, 131, 141)들은 서로 다른 크기, 두께, 폭, 형상 또는 기능을 가지는 반도체 칩들일 수 있다. 하나의 반도체 칩 스택(120, 130, 140) 내에서 서로 다른 반도체 칩(121, 131, 141)이 상호 스택될 수도 있다. 반도체 칩들(121, 131, 141)은 다양한 집적 회로를 가지는 칩일 수 있지만, 일 실시예에서, 메모리 셀(memory cell)들이 집적된 집적회로의 칩일 수 있다.
도 5는 다른 일 예에 따른 반도체 패키지(100S)의 개념적인 평면 구조를 보여주는 평면도이다. 도 6은 도 5의 C-C' 절단선을 따르는 단면 형상을 보여주고, 도 7은 도 5의 D-D' 절단선을 따르는 단면 형상을 보여준다. 도 5 내지 도 7에 묘사된 반도체 패키지(100S)는, 도 1 내지 도 3에 묘사된 반도체 패키지(100)에 내측 커넥터(inner connector: 150)들이 배치된 패키지 형상을 보여줄 수 있다. 도 5에서 도 1 내지 도 4에서와 동일한 도면 부호로 지칭된 부재는 실질적으로 동일한 부재를 의미할 수 있다.
도 5 내지 도 7을 참조하면, 반도체 패키지(100S)는 패키지 기판(110) 상에 제1 및 제2, 제3칩 스택들(120, 130, 140)을 배치하고, 이들을 덮는 봉지층(190)을 포함할 수 있다. 내측 커넥터(150)들이 제1 및 제2, 제3칩 스택들(120, 130, 140)에 속하는 반도체 칩들(121, 131, 141)을 패키지 기판(110)에 전기적으로 연결 접속시킬 수 있다. 내측 커넥터(170)들은 반도체 칩들(121, 131, 141)들에 일단 단부가 접속되고, 다른 단부들은 패키지 기판(110)의 본딩 핑거(bonding finger: 160)들에 접속된다. 내측 커넥터(170)들은 금속 와이어(metal wire) 형태의 본딩 와이어(bonding wire)로 구비될 수 있다.
패키지 기판(110)의 제1표면(111)에는 본딩 핑거(bonding finger: 160)들이 배치된다. 본딩 핑거(160)들은 패키지 기판(110)에 구비되어 있는 도전성의 인터커넥션 패턴(interconnection pattern: 도시되지 않음)에 연결되는 도전성 패턴이다. 인터커넥션 패턴은 패키지 기판(110)에 형성된 도전 패턴들일 수 있다. 인터커넥션 패턴에 의해서 본딩 핑거(160)는, 반대측의 패키지 기판 제2표면(도 2의 112)에 배치된 외측 커넥터(도 2의 180)에 전기적으로 접속될 수 있다.
본딩 핑거(160)들은 패키지 기판(110)의 에지들(113, 114, 115)에 가까히 배치된 본딩 핑거 영역(113E, 114E, 115E)에 형성될 수 있다. 제1본딩 핑거 영역(113E)은 패키지 기판(110)의 제1에지(113)에 인근하는 제1표면(111)의 일부 에지 영역이다. 제1본딩 핑거 영역(113E)은 패키지 기판(110)의 제1에지(113)와 제1칩 스택(120) 사이의 제1표면(111)의 일부 영역일 수 있다. 제2본딩 핑거 영역(114E)은 패키지 기판(110)의 제2에지(114)와 제2칩 스택(130) 사이의 제1표면(111)의 일부 영역일 수 있다. 제3본딩 핑거 영역(115E)은 패키지 기판(110)의 제3에지(115)와 제3칩 스택(140) 사이의 제1표면(111)의 일부 영역일 수 있다.
제1본딩 핑거 영역(113E)에 제1본딩 핑거(162)들이 배치될 수 있다. 제1본딩 핑거(162)들은 제1에지(113)를 따라 열을 지어 배열될 수 있다. 제1본딩 핑거(162)들은 각각이 제1본딩 패드(152)들에 대응되도록 배치될 수 있다. 제2본딩 핑거 영역(114E)에 제2본딩 핑거(163)들이 배치될 수 있다. 제2본딩 핑거(162)들은 제2에지(114)를 따라 열을 지어 배열될 수 있다. 제2본딩 핑거(163)들은 각각이 제2본딩 패드(153)들에 대응되도록 배치될 수 있다. 제3본딩 핑거 영역(115E)에 제3본딩 핑거(164)들이 배치될 수 있다. 제3본딩 핑거(164)들은 제3에지(115)를 따라 열을 지어 배열될 수 있다. 제3본딩 핑거(164)들은 각각이 제3본딩 패드(154)들에 대응되도록 배치될 수 있다. 제3에지(115)가 제1에지(113)와 제2에지(114)를 이어주고 있으므로, 이들 에지들(113, 114, 115)을 따라 배열된 제1, 제2 및 제3본딩 핑거들(162, 163, 164)은, 제1표면(111) 상에 알파벳 "U"자 형태 또는 말굽 형태로 배열된다.
반도체 칩(121, 131, 141)들에는 본딩 핑거(160)들에 대응되는 본딩 패드(bonding pad: 150)들이 배치된다. 제1본딩 패드(152)들은 제1칩 스택(120)에 스택된 제1반도체 칩(121)들의 제1에지 영역(121E)들에 배치된다. 제1반도체 칩(121)들은 오프셋 스택되므로, 제1본딩 패드(152)들과 제1에지 영역(121E)들은 다른 제1반도체 칩(121)에 가려져 차폐되지 않고 노출된다. 제1에지 영역(121E)들은 올라가는 제1계단 형상(123)에 위치하므로, 제1본딩 패드(152)들 또한 제1계단 형상(123)에 위치할 수 있다.
제1내측 커넥터(172)는 제1본딩 패드(152)들과 제1본딩 핑거(162)들을 이어 연결시킨다. 제1내측 커넥터(172)는 패키지 기판(110)의 제1에지(113)를 바라보며 연장되는 형상을 가질 수 있다. 제1내측 커넥터(172)는 제1계단 형상(123)을 올라가 제3칩 스택(140)을 향해 연장될 수 있다.
제2본딩 패드(153)들은 제2칩 스택(130)에 스택된 제2반도체 칩(131)들의 제2에지 영역(131E)들에 배치된다. 제2반도체 칩(131)들은 오프셋 스택되므로, 제2본딩 패드(153)들과 제2에지 영역(131E)들은 다른 제2반도체 칩(131)에 가려져 차폐되지 않고 노출된다. 제2내측 커넥터(173)는 제2본딩 패드(153)들과 제2본딩 핑거(163)들을 이어 연결시킨다. 제2내측 커넥터(173)는 패키지 기판(110)의 제2에지(114)를 바라보며 연장되는 형상을 가질 수 있다. 제2내측 커넥터(173)는 제2계단 형상(133)을 따라 올라가 제3칩 스택(140)을 향해 연장될 수 있다.
제3본딩 패드(154)들은 제3칩 스택(140)에 스택된 제3반도체 칩(141)들의 제3에지 영역(141E)들에 배치된다. 제3반도체 칩(141)들은 오프셋 스택되므로, 제3본딩 패드(154)들과 제3에지 영역(141E)들은 다른 제3반도체 칩(141)에 가려져 차폐되지 않고 노출된다. 제3내측 커넥터(174)는 제3본딩 패드(154)들과 제3본딩 핑거(164)들을 이어 연결시킨다. 제3내측 커넥터(174)는 패키지 기판(110)의 제3에지(115)를 바라보며 연장되는 형상을 가질 수 있다. 제3내측 커넥터(174)는 제3계단 형상(143)을 따라 올라가는 형상으로 연장될 수 있다.
도 5를 다시 참조하면, 제3칩 스택(140)들은 상대적으로 아래에 위치하는 제1서브 칩 스택(sub chip stack: 140B)와 상대적으로 상측에 위치하는 제2서브 칩 스택(140U)으로 이루어질 수 있다. 이에 따라, 제3본딩 패드(154)들 또한 제1서브 본딩 패드(154B)들과 제2서브 본딩 패드(154U)들로 구분할 수 있다. 제1서브 본딩 패드(154B)들은 제1서브 칩 스택(140B)에 속하고, 제2서브 본딩 패드(154U)들은 제2서브 칩 스택(140U)에 속한다. 제3본딩 핑거(164)들 또한 제1서브 본딩 핑거(164B)들과 제2서브 본딩 핑거(164U)들로 구분할 수 있다. 제3내측 커넥터(174)들 또한 제1서브 커넥터(174B)들과 제2서브 커넥터(174U)들로 구분할 수 있다.
제1서브 커넥터(174B)들은 제1서브 칩 스택(140B)에 속하는 제3반도체 칩(141)들만 묶어 연결 또는 접속시킨다. 즉, 제1서브 커넥터(174B)는 제1서브 칩 스택(140B)에 속하는 제3반도체 칩(141)들의 제1서브 본딩 패드(154B)들과 제1서브 본딩 핑거(164B)를 연결시킨다. 제2서브 커넥터(174U)들은 제2서브 칩 스택(140U)에 속하는 제3반도체 칩(141)들만 묶어 연결시킨다. 즉, 제2서브 커넥터(174U)는 제2서브 칩 스택(140U)에 속하는 제3반도체 칩(141)들의 제2서브 본딩 패드(154U)들과 제2서브 본딩 핑거(164U)를 연결시킨다.
제1서브 커넥터(174B)에 비해 제2서브 커넥터(174U)는 상대적으로 더 긴 길이를 가진다. 이에 따라, 제2서브 커넥터(174U)는 긴 길이 부분(174L)이 원하지 않게 휘어지는 현상, 또는 휘어져 쏠리는 현상이 유발될 수 있다. 제2서브 커넥터(174U)가 더 높은 위치에 위치하는 제2서브 칩 스택(140U)에 연결되기 위해서, 긴 길이 부분(174L)을 가지기 때문에 이러한 휘어지는 현상에 취약하다.
제2서브 커넥터(174U)의 긴 길이 부분(174L)이 휘어지더라도, 이웃하는 다른 제2서브 커넥터(174U)와 접촉하는 것을 억제하거나 막아주는 방법이 요구된다. 제1서브 커넥터(174B)와 제2서브 커넥터(174U)는 제3에지(115)를 따라 교번적으로 위치하도록 배치하여, 제2서브 커넥터(174U)와 이웃하는 다른 제2서브 커넥터(174U) 간의 이격 간격을 보다 더 멀리 떨어뜨린다. 제2서브 커넥터(174U)와 이웃하는 다른 제2서브 커넥터(174U) 간의 이격 간격이 더 커지므로, 제2서브 커넥터(174U)와 이웃하는 다른 제2서브 커넥터(174U)가 서로 접촉하거나 간섭되는 것을 억제할 수 있다.
제1서브 커넥터(174B)와 제2서브 커넥터(174U)가 교번적으로 위치하도록 배치되므로, 제1서브 본딩 핑거(164B)와 제2서브 본딩 핑거(164U) 또한 제3에지(115)를 따라 교번적으로 위치하도록 제3본딩 핑거 영역(115E) 내에 배치한다.
제3내측 커넥터(174)를 제1서브 커넥터(174B)와 제2서브 커넥터(174U)들로 구분하여 도입함으로써, 하나의 제1서브 커넥터(174B) 또는 하나의 제2서브 커넥터(174U)에 접속되는 제3반도체 칩(141)들의 수는, 하나의 제1내측 커넥터(172)에 접속된 제1반도체 칩(121)들의 수와 동일할 수 있다. 즉, 각각의 내측 커넥터(170)에 접속된 반도체 칩(121, 131, 141)들의 수를 동일하게 가져갈 수 있다. 이에 따라, 제1칩 스택(120)에 스택된 제1반도체 칩(121)들의 수와, 제2칩 스택(130)에 스택된 제2반도체 칩(131)들의 수와, 제1서브 칩 스택(140B)에 스택된 제3반도체 칩(141)들의 수와, 제2서브 칩 스택(140U)에 스택된 제3반도체 칩(141)들의 수를 동일하게 구현할 수 있다. 따라서, 제3칩 스택(140)에 스택된 제3반도체 칩(141)들의 수는 제1칩 스택(120)에 스택된 제1반도체 칩(121)들의 수보다 2배로 가져갈 수 있다. 결과적으로, 반도체 패키지(100S)에 내장되는 반도체 칩들(121, 131, 141)의 수를 보다 증가시킬 수 있다.
도 7과 함께 도 5를 다시 참조하면, 제3본딩 패드(154)들은 제1칩 스택(120)이나 제2칩 스택(130)과 중첩되는 위치에 배치될 수 있다. 이에 따라, 제3본딩 패드(154)들에 제3내측 커넥터(174)가 본딩(bonding)될 때, 하측에 위치하는 제1칩 스택(120)이나 제2칩 스택(130)이 제3본딩 패드(154)를 안정적으로 지지할 수 있다. 예컨대 와이어 본딩 과정으로 제3내측 커넥터(174)를 형성하는 과정을 고려할 수 있다. 금속 와이어가 제3본딩 패드(154)에 부착될 때, 일정한 압력 또는 충격이 제3본딩 패드(154)에 인가될 수 있다. 이때, 제3본딩 패드(154)의 하측에 위치하는 제1칩 스택(120) 또는 제2칩 스택(130)이 이러한 충격 또는 압력을 견뎌내는 지지력을 제공할 수 있다. 이에 따라, 제3본딩 패드(154)에 안정적으로 금속 와이어를 본딩하는 것이 가능하다.
상술한 반도체 패키지(100, 100S)는 보다 많은 수의 반도체 칩(121, 131, 141)들을 제한된 패키지 기판(110) 면적 내에 집적할 수 있다. 따라서, 반도체 패키지(100, 100S)는 고용량의 메모리 용량을 요구하는 제품, 예컨대, 솔리드 스테이트 드라이브(solid state drive)와 같은 제품에 유효하게 적용될 수 있다.
상술한 바와 같이 본 출원의 실시 형태들을 도면들을 예시하며 설명하지만, 이는 본 출원에서 제시하고자 하는 바를 설명하기 위한 것이며, 세밀하게 제시된 형상으로 본 출원에서 제시하고자 하는 바를 한정하고자 한 것은 아니다. 본 출원에서 제시한 기술적 사상이 반영되는 한 다양한 다른 변형예들이 가능할 것이다.
110: 패키지 기판,
120, 130, 140: 칩 스택,
150: 본딩 패드,
160: 본딩 핑거,
170: 커넥터.

Claims (31)

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  13. 패키지 기판 상에 제1반도체 칩들이 오프셋 스택된(offset stacked) 제1칩 스택(chip stack);
    상기 패키지 기판 상에 제2반도체 칩들이 오프셋 스택된 제2칩 스택;
    제3반도체 칩들이 오프셋 스택되고, 상기 제1칩 스택 및 제2칩 스택이 동시에 지지하는 제3칩 스택;
    상기 제1, 제2 및 제3반도체 칩들에 일단 단부들이 접속되는 커넥터 (connector)들; 및
    상기 커넥터들의 다른 단부들이 접속되는 본딩 핑거(bonding finger)들을 포함하고,
    상기 본딩 핑거들은
    상기 패키지 기판의 서로 반대되는 제1에지(edge) 및 제2에지, 및 상기 제1 및 제2에지를 이어주는 제3에지를 따라 배열되고,
    상기 본딩 핑거들은
    상기 패키지 기판의 상기 제1에지와 상기 제1칩 스택 사이의 영역에 배치된 제1본딩 핑거들;
    상기 패키지 기판의 상기 제2에지와 상기 제2칩 스택 사이의 영역에 배치된 제2본딩 핑거들; 및
    상기 패키지 기판의 상기 제3에지와 상기 제3칩 스택 사이의 영역에 배치된 제3본딩 핑거들을 포함하고,
    상기 제3본딩 핑거들은
    서로 교번적으로 배열된 제1서브 핑거(sub finger)들 및 제2서브 핑거들을 포함하고,
    상기 제3칩 스택은
    상대적으로 아래측에 위치하는 일부의 상기 제3반도체 칩들을 포함하는 제1서브 칩 스택; 및
    상대적으로 상측에 위치하는 다른 일부의 상기 제3반도체 칩들을 포함하는 제2서브 칩 스택을 포함하고,
    상기 커넥터들은
    상기 제1서브 핑거들과 상기 제1서브 칩 스택을 접속시키는 제1서브 커넥터들; 및
    상기 제2서브 핑거들과 상기 제2서브 칩 스택을 접속시키는 제2서브 커넥터들을 포함하는 반도체 패키지.
  14. 제13항에 있어서,
    상기 본딩 핑거들은
    상기 패키지 기판 상에 상기 제1 내지 제3에지들을 따라 말굽 형태를 이루며 배치된 반도체 패키지.
  15. 삭제
  16. 제13항에 있어서,
    상기 제1, 제2 및 제3반도체 칩들은 각각 제1, 제2 및 제3본딩 패드(bonding pad)들을 노출(reveal)하며 오프셋 스택된 반도체 패키지.
  17. 삭제
  18. 삭제
  19. 제13항에 있어서,
    상기 제2서브 커넥터는
    상기 제1서브 커넥터에 비해 긴 길이 부분을 가지는 와이어(wire)를 포함하는 반도체 패키지.
  20. 제13항에 있어서,
    상기 제2서브 커넥터와 상기 제1서브 커넥터는
    교번적으로 위치하도록 배치된 반도체 패키지.
  21. 제16항에 있어서,
    상기 제3본딩 패드들은
    상기 제1칩 스택 또는 상기 제2칩 스택에 중첩되는 위치에 배치된 반도체 패키지.
  22. 제13항에 있어서,
    상기 제1 및 제2반도체 칩들은
    동일한 수로 스택되고,
    상기 제3반도체 칩들은
    제1반도체 칩들 보다 2배의 수로 스택된 반도체 패키지.
  23. 제13항에 있어서,
    상기 제1, 제2 및 제3반도체 칩들은
    서로 다른 오프셋 방향으로 오프셋 스택된 반도체 패키지.
  24. 제13항에 있어서,
    상기 제1칩 스택은
    상기 제2칩 스택과 대칭적(symmetric)인 구조를 이루며 배치된 반도체 패키지.
  25. 제13항에 있어서,
    상기 제1칩 스택은
    상기 제1반도체 칩들의 오프셋 스택에 의해서 제1올라가는 계단 형상을 상기 패키지 기판의 제1에지(edge)에 대면하도록 가지고,
    상기 제2칩 스택은
    상기 제2반도체 칩들의 오프셋 스택에 의해서 제2올라가는 계단 형상을 상기 패키지 기판의 제1에지(edge)에 반대되는 제2에지에 대면하도록 가지는 반도체 패키지.
  26. 제25항에 있어서,
    상기 제3칩 스택은
    상기 제3반도체 칩들의 오프셋 스택에 의해서 제3올라가는 계단 형상을
    상기 패키지 기판의 상기 제3에지에 대면하도록 가지는 반도체 패키지.
  27. 제13항에 있어서,
    상기 제1반도체 칩들은
    제1오프셋 방향으로 오프셋 스택되고,
    상기 제2반도체 칩들은
    상기 제1오프셋 방향과 반대되는 제2오프셋 방향으로 오프셋 스택되고,
    상기 제3반도체 칩들은
    상기 패키지 기판 상에서 상기 제1 및 제2오프셋 방향들에 대해서 90 도(°) 각도를 가지는 방향으로 오프셋 스택된 반도체 패키지.
  28. 제13항에 있어서,
    상기 제1칩 스택은
    상기 제2칩 스택과 동일한 높이를 가지는 반도체 패키지.
  29. 제13항에 있어서,
    상기 제1칩 스택의
    상기 제2칩 스택에 가장 가깝게 돌출된 모서리 부분은
    상기 제2칩 스택의
    상기 제1칩 스택에 가장 가깝게 돌출된 모서리 부분과 동일한 높이에 위치하는 반도체 패키지.
  30. 제13항에 있어서,
    상기 제1반도체 칩은
    상기 제2 및 제3반도체 칩들과 동일한 기능을 가지는 반도체 패키지.
  31. 제13항에 있어서,
    상기 제1칩 스택 및 제2칩 스택, 상기 제3칩 스택을 덮는 봉지층을 더 포함하고,
    상기 봉지층은
    상기 제1칩 스택 및 제2칩 스택 사이 공간 부분으로 확장되어 상기 제3칩 스택의 하면을 지지하는 반도체 패키지.
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20210019226A (ko) * 2019-08-12 2021-02-22 에스케이하이닉스 주식회사 적층 반도체 칩을 포함하는 반도체 패키지
KR20210045876A (ko) * 2019-10-17 2021-04-27 에스케이하이닉스 주식회사 반도체 패키지
US11469216B2 (en) * 2020-03-27 2022-10-11 Nanya Technology Corporation Dual-die semiconductor package and manufacturing method thereof
JP2022135735A (ja) 2021-03-05 2022-09-15 キオクシア株式会社 半導体装置およびその製造方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20150200187A1 (en) * 2014-01-16 2015-07-16 Chul Park Semiconductor package including stepwise stacked chips
US20160099203A1 (en) * 2014-10-01 2016-04-07 SK Hynix Inc. Semiconductor stack packages

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI255492B (en) * 2005-05-25 2006-05-21 Siliconware Precision Industries Co Ltd Multi-chip stack structure
TWI357640B (en) * 2007-01-24 2012-02-01 Siliconware Precision Industries Co Ltd Multichip stacking structure and fabricating metho
US7906853B2 (en) * 2007-09-06 2011-03-15 Micron Technology, Inc. Package structure for multiple die stack
TWI354364B (en) * 2007-12-27 2011-12-11 Chipmos Technologies Inc Zigzag-stacked chip package structure with lead-fr
KR20100109243A (ko) * 2009-03-31 2010-10-08 삼성전자주식회사 반도체 패키지
KR101676620B1 (ko) * 2010-02-05 2016-11-16 에스케이하이닉스 주식회사 적층 반도체 패키지
KR20110138788A (ko) * 2010-06-22 2011-12-28 하나 마이크론(주) 적층형 반도체 패키지
US8415808B2 (en) 2010-07-28 2013-04-09 Sandisk Technologies Inc. Semiconductor device with die stack arrangement including staggered die and efficient wire bonding
KR101800440B1 (ko) * 2011-08-31 2017-11-23 삼성전자주식회사 다수의 반도체 칩들을 가진 반도체 패키지 및 그 형성 방법
KR20130042267A (ko) * 2011-10-18 2013-04-26 삼성전자주식회사 반도체 패키지 및 이를 제조하는 방법
KR101818507B1 (ko) * 2012-01-11 2018-01-15 삼성전자 주식회사 반도체 패키지
JP5802631B2 (ja) * 2012-09-06 2015-10-28 株式会社東芝 半導体装置
KR102190382B1 (ko) 2012-12-20 2020-12-11 삼성전자주식회사 반도체 패키지
KR20150039284A (ko) * 2013-10-02 2015-04-10 삼성전자주식회사 멀티-칩 패키지
KR102299673B1 (ko) * 2014-08-11 2021-09-10 삼성전자주식회사 반도체 패키지
KR102440182B1 (ko) * 2016-04-11 2022-09-06 에스케이하이닉스 주식회사 칩인에이블 패드를 선택할 수 있는 반도체 패키지

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20150200187A1 (en) * 2014-01-16 2015-07-16 Chul Park Semiconductor package including stepwise stacked chips
US20160099203A1 (en) * 2014-10-01 2016-04-07 SK Hynix Inc. Semiconductor stack packages

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