KR102167599B1 - 칩 스택 임베디드 패키지 - Google Patents

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Abstract

제1단의 캐비티(cavity)에 중첩되고 제1단의 캐비티 입구 측부에 제1계단부를 제공하는 제2단의 캐비티를 포함하는 다단 캐비티를 가지는 제1유전층과, 제1단의 캐비티 내에 안착된 제1단의 반도체 칩, 제1단의 반도체 칩 상에 일부가 겹쳐지고 다른 일부가 제1계단부 상에 겹쳐져 안착된 제2단의 반도체 칩, 및 제1단 및 제2단의 반도체 칩들을 덮게 다단 캐비티를 채우는 제2유전층을 포함하는 칩 스택 임베디드 패키지를 제시한다.

Description

칩 스택 임베디드 패키지{Chip stack embedded package}
본 출원은 패키지 기술에 관한 것으로서, 특히 얇은 두께를 가지며 다수의 반도체 칩들이 스택(stack)된 임베디드 패키지(embedded package)에 관한 것이다.
스마트 폰(smart phone)과 같은 모바일(mobile)용 전자 제품이 일반화되고 있어, 전자 제품의 경량 및 소형화가 매우 중요한 제품 요소로 인식되고 있다. 이에 딸, 전자 제품에 채용되는 반도체 소자의 패키지 또한 얇은 두께 및 작은 크기의 제품이 요구되고 있다.
반도체 패키지를 보다 얇은 두께를 가지도록 구현하기 위한 일예로 칩 임베디드 패키지가 시도되고 있다. 칩 임베디드 패키지는 유전층 내에 반도체 칩을 내장하여 패키지 두께를 줄이는 형태로 시도되고 있다. 임베디드 패키지는 기판 내에 수동 소자를 내장한 형태로 실용화되고 있지만, 반도체 칩과 같은 능동 소자를 내장하는 형태로 개발되고 있다.
전자 제품이 고용량의 메모리(memory) 저장 기능이나 고속 동작 처리 기능 또는 다양한 형태의 기능을 함께 처리하는 능력을 점차 요구하고 있어, 다수의 반도체 칩들 또는 집적회로 칩들을 하나의 단일 패키지에 집적하고자 하는 시도들이 많이 이루어지고 있다. 단일 임베디드 패키지 구조에 다수의 반도체 칩들을 내장할 때, 보다 많은 수의 칩들을 제한된 크기의 임베디드 기판 내에 함께 내장하고자 노력하고 있다.
본 출원이 해결하고자 하는 과제는, 얇은 두께를 가지며 다수의 반도체 칩들을 내장한 칩 스택 임베디드 패키지 구조를 제시하는 것이다.
본 출원의 일 관점은, 제1단의 캐비티(cavity)에 중첩되고 상기 제1단의 캐비티 입구 측부에 제1계단부를 제공하는 제2단의 캐비티를 포함하는 다단 캐비티를 가지는 제1유전층; 상기 제1단의 캐비티 내에 안착된 제1단의 반도체 칩; 상기 제1단의 반도체 칩 상에 일부가 겹쳐지고 다른 일부가 상기 제1계단부 상에 겹쳐져 안착된 제2단의 반도체 칩; 및 상기 제1단 및 제2단의 반도체 칩들을 덮게 상기 다단 캐비티를 채우는 제2유전층을 포함하는 칩 스택 임베디드 패키지를 제시한다.
본 출원의 다른 관점은, 제1단, 제2단 및 제3단의 캐비티(cavity)들이 중첩되어 측벽에 제1 및 제2계단부들을 제공하는 다단 캐비티를 가지는 제1유전층; 상기 제1단의 캐비티 내에 안착되고 표면에 제1접속부을 가지는 제1단의 반도체 칩; 상기 제1단의 반도체 칩 상에 일부가 겹쳐지고 다른 일부가 상기 제1계단부 상에 겹쳐져 안착되고 상기 제1접속부에 연결되는 어느 하나의 제1관통전극을 가지는 제2단의 반도체 칩; 상기 제2단의 반도체 칩 상에 일부가 겹쳐지고 다른 일부가 상기 제2계단부 상에 겹쳐져 안착되고 다른 하나의 상기 제1관통전극에 연결되는 어느 하나의 제2관통전극을 가지는 제3단의 반도체 칩; 및 상기 제1단, 제2단 및 제3단의 반도체 칩들을 덮게 상기 다단 캐비티를 채우는 제2유전층을 포함하는 칩 스택 임베디드 패키지를 제시한다.
본 발명의 다른 일 관점은, 측벽에 계단부 형상을 제공하며 제1단 및 제2단의 캐비티들을 포함하는 다단 캐비티를 가지는 제1유전층; 상기 제1단 및 제2단의 캐비티들 내에 각각 안착되는 제1단 및 제2단의 반도체 칩들; 및 상기 반도체 칩들을 덮도록 상기 다단 캐비티를 채우는 제2유전층을 포함하고, 어느 하나의 상기 제2단의 반도체 칩은 상기 제1단의 반도체 칩들 중 이웃하는 두 개에 걸쳐 양측 가장자리 부분들이 각각 겹쳐지도록 위치한 칩 스택 임베디드 패키지를 제시한다.
본 출원의 예에 따르면, 기판 내에 적어도 2단 이상으로 반도체 칩들이 적층된 구조로 내장되어, 얇은 두께를 가지며 다수의 반도체 칩들을 내장한 칩 스택 임베디드 패키지를 제시할 수 있다.
도 1은 일 예에 따른 칩 스택 임베디드(embedded) 패키지를 나타내 보인 단면도이다.
도 2는 일 예에 따른 다단 캐비티(cavity) 구조의 일례를 나타내 보인 단면도이다.
도 3은 일 예에 따른 반도체 칩들의 스택 구조의 일례를 나타내 보인 단면도이다.
도 4는 다른 일 예에 따른 칩 스택 임베디드(embedded) 패키지를 나타내 보인 단면도이다.
도 5는 다른 일 예에 따른 칩 스택 임베디드(embedded) 패키지를 나타내 보인 단면도이다.
도 6은 다른 일 예에 따른 다단 캐비티(cavity) 구조의 일례를 나타내 보인 단면도이다.
본 출원의 예의 기재에서 "제1" 및 "제2"와 같은 기재는 부재를 구분하기 위한 것이며, 부재 자체를 한정하거나 특정한 순서를 의미하는 것으로 사용된 것은 아니다. 또한, 어느 부재의 "상"에 위치하거나 "상부", "하부", "측면" 또는 "내부"에 위치한다는 기재는 상대적인 위치 관계를 의미하는 것이지 그 부재에 직접 접촉하거나 또는 사이 계면에 다른 부재가 더 도입되는 특정한 경우를 한정하는 것은 아니다. 또한, 어느 한 구성 요소가 다른 구성 요소에 "연결되어 있다"거나 "접속되어 있다"의 기재는, 다른 구성 요소에 전기적 또는 기계적으로 직접 연결되어 있거나 또는 접속되어 있을 수 있으며, 또는, 중간에 다른 별도의 구성 요소들이 개재되어 연결 관계 또는 접속 관계를 구성할 수도 있다. "직접적으로 연결"되거나 "직접적으로 접속"되는 경우는 중간에 다른 구성 요소들이 존재하지 않은 것으로 해석될 수 있다. 구성 요소들 간의 관계를 설명하는 다른 표현들에서도 마찬가지의 해석이 적용될 수 있다. 반도체 칩은 전자 회로가 집적된 반도체 기판이 칩(chip) 형태로 절단 가공된 형태를 의미할 수 있다. 반도체 기판 또는 반도체 칩은 DRAM이나 SRAM, FLASH, MRAM, ReRAM, FeRAM 또는 PcRAM과 같은 메모리(memory) 집적회로가 집적된 메모리 칩 또는 반도체 기판일 수 있다. 또는 콘트롤러(controller) 칩과 같은 논리 집적회로가 집적된 로직(logic) 칩이거나 또는 아날로그 회로를 집적한 아날로그 칩(analog chip)을 의미할 수 있다.
도 1 내지 도 3은 일 예에 따른 칩 스택 임베디드 패키지를 설명하기 위해서 제시한 도면들이다. 도 1을 참조하면, 임베디드 패키지(10)는 패키지 기판을 구성하는 제1유전층(100)에 다단 캐비티(cavity: 110)를 포함하고, 다단 캐비티(110)에 여러 층 또는 다단으로 안착된 반도체 칩들(210, 230, 250)의 스택 구조체, 및 다단 캐비티(110)를 채우는 제2유전층(310)을 포함할 수 있다. 제1유전층(100)은 실질적으로 패키지 기판의 바디(body)를 구성하는 층 또는 기판 형태로 도입될 수 있고, 제2유전층(310)은 다단 캐비티(110)를 채워 제1유전층(100) 내에 반도체 칩들(210, 230, 250)이 내장되도록 도입된다.
제1유전층(110)의 제1표면(101) 상에 패키지 기판의 배선 회로를 구성하는 제1회로 패턴부(430)들이 형성될 수 있고, 또한, 제1표면(101)에 대향되는 반대층의 제2표면(103) 상에 배선 회로를 구성하는 제2회로 패턴부(450)들이 형성될 수 있다. 제1 및 제2회로 패턴부들(430, 450)은 제1유전층(110) 및 제2유전층(310)에 의해 내장된 반도체 칩들(210, 230, 250)에 대한 전기적 및 신호적 연결을 위한 배선 회로로 도입될 수 있다.
제1유전층(110)의 제1표면(101) 상에 부착되거나 도포되어 형성될 수 있는 제3유전층(330)이 도입될 수 있다. 제3유전층(330)과 제1유전층(110)의 계면에 제1회로 패턴부(430)들이 접촉 패드(pad)나 배선 라인(line) 형상을 가지는 패턴들로 구비될 수 있다. 제1회로 패턴부(430)들은 제3유전층(330)의 대향되는 상면 및 하면 상에 위치하는 다층의 도전 패턴들을 포함할 수 있으며, 또한 이들 패턴들을 실질적으로 수직하게 연결하는 관통 비아(via)들을 포함하여 다층 배선 구조를 이룰 수 있다. 이러한 다층 배선 구조는 구리(Cu)와 같은 금속층을 포함하여 형성될 수 있으며, 재배선층(RDL: ReDistributed Layer) 형태로 도입될 수 있다. 제1회로 패턴부(430)들을 이루는 도전 패턴들은 제3유전층(330)의 표면들에 위치하거나 또는 제3유전층(330) 내부에 함침된 패턴들로 도입되어 다층 배선 구조를 구성할 수 있다.
제1유전층(110)의 제2표면(103) 상에 부착되거나 도포되어 형성될 수 있는 제4유전층(350)이 도입될 수 있다. 제4유전층(350)과 제1유전층(110)의 계면에 제2회로 패턴부(450)들이 접촉 패드(pad)나 배선 라인(line) 형상을 가지는 패턴들로 구비될 수 있다. 제2회로 패턴부(450)들은 제4유전층(330)의 대향되는 상면 및 하면 상에 위치하는 다층의 도전 패턴들을 포함할 수 있으며, 또한 이들 패턴들을 실질적으로 수직하게 연결하는 관통 비아들을 포함하여 또 다른 다층 배선 구조를 이룰 수 있다. 제2회로 패턴부(450)들을 이루는 도전 패턴들은 제4유전층(350)의 표면들에 위치하거나 또는 제4유전층(350) 내부에 함침된 패턴들로 도입되어 다층 배선 구조를 구성할 수 있다.
제3유전층(330) 상에 제1회로 패턴부(430)을 덮어 보호하는 제1보호층(370)이 솔더레지스트(solder resist)층을 포함하여 형성될 수 있다. 제1보호층(370)은 제1회로 패턴부(430)의 일부를 접촉부(431)로 노출하는 오프닝창(opening window; 371)을 가지도록 패터닝될 수 있다. 접촉부(431)는 외부 제품이나 모듈(module) 기판과 같은 다른 외부 부재와 전기적으로 연결하는 경로로 이용될 수 있으며, 접촉부(431)에는 솔더볼(solder ball: 도시되지 않음)과 같은 접촉 연결을 위한 연결부가 연결될 수 있다. 제4유전층(350) 상에 제2회로 패턴부(450)을 덮어 보호하는 제2보호층(390)이 또한 제1보호층(370)과 마찬가지로 함께 형성될 수 있다.
도 1을 도 2와 함께 다시 참조하면, 제1유전층(100)에 형성되는 다단 캐비티(110)는 제1유전층(100)의 제2표면(103)을 리세스(recess)한 오목한 홈 형상을 가지도록 형성될 수 있다. 다단 캐비티(110)는 제2표면(103)으로 일부 두께가 선택적으로 제거된 형상, 예컨대 바닥 부분(112)에 제1유전층(100) 부분이 잔존하도록 하프 에치(half etch)된 오목한 홈 형상을 가질 수 있다. 이때, 다단 캐비티(110)는 측벽에 계단부들(114, 116)을 순차적으로 제공하는 계단형 형상을 제공하도록 형성될 수 있다. 예컨대 제1단의 캐비티(111)에 측방향으로 더 확장된 제2단의 캐비티(113)가 중첩되어 다단 캐비티(110)를 이루거나, 또는 제2단의 캐비티(113)에 측방향으로 더 확장된 제3단의 캐비티(115)가 더 중첩되어 다단 캐비티(110)를 이룰 수 있다. 도시되지는 않았으나 더 많은 단수의 캐비티들이 더 도입될 수도 있다.
제2단의 캐비티(113)가 제1단의 캐비티(111)에 겹쳐지도록 도입되므로, 제1단의 캐비티(111)의 입구 측부에 제1계단부(114) 형상이 구비될 수 있다. 또한, 제3단의 캐비티(115)가 제2단의 캐비티(113)에 겹쳐지도록 도입되므로, 제2단의 캐비티(113)의 입구 측부에 제2계단부(116) 형상이 구비될 수 있다. 제1 및 제2계단부(114, 116)은 반도체 칩(도 1의 230, 250) 또는 칩의 일부를 지지되는 테라스(terrace) 부분으로 이용될 수 있다. 각 단의 캐비티들(111, 113, 115)는 그 내부에 한 층 또는 한 단의 반도체 칩들(도 1의 210, 230, 250)이 안착되는 깊이의 홈 형상을 가질 수 있다. 각 단의 캐비티들(111, 113, 115)에 각각 안착되는 반도체 칩들(도 1의 210, 230, 250)은 다층 또는 다단으로 스택된 형상으로 제1유전층(100) 내에 내장될 수 있다.
도 1과 함께 도 3을 참조하면, 다단 캐비티(110)의 제1단의 캐비티(111)에 제1단의 반도체 칩(210)이 안착될 수 있다. 제1단의 반도체 칩(210)은 제1단의 캐비티(111)의 바닥 부분(112)에 접착층(217)을 이용하여 부착될 수 있다. 접착층(217)은 에폭시 접착제(epoxy adhesive)를 이용하여 형성되거나 또는 WBL(Wafer Backside Lamination)과 같은 필름(film)층으로 부착될 수 있다. 제1단의 반도체 칩(210)은 접착층(217)을 개재한 열압착 과정 또는 압착 과정으로 제1단의 캐비티(111)의 바닥 부분(112)에 부착될 수 있으며, 하나 또는 2 개, 또는 그 이상의 제1단의 반도체 칩(210)들이 나란히 배치될 수 있다.
예컨대 다수의 낸드(NAND) 메모리 칩들의 동작을 제어하는 콘트롤러(controller)일 수 있는 로직 칩(logic chip)으로서의 제1단의 반도체 제1칩(211)이 실장되고, 옆에 나란히 아날로그 칩(analog chip)으로서의 제1단의 반도체 제2칩(213)이 실장될 수 있다. 제1단의 캐비티(111)는 2 개의 제1단의 반도체 제1칩(211) 및 제1단의 반도체 제2칩(213)이 나란히 안착되는 넓이를 가지도록 구비될 수 있다. 보다 많은 수의 제1단의 반도체 칩(210)들이 나란히 실장될 경우 제1단의 캐비티(111)는 실장될 반도체 칩(210)의 수만큼 더 넓은 크기를 가질 수 있다.
제2단의 캐비티(113)에 제2단의 반도체 칩(230)이 실장된다. 제2단의 반도체 칩(230)은 제1반도체 칩(210)에 일부가 겹쳐지도록 정렬되어 스택된다. 도 3에 제시된 바와 같이, 하나의 제2단의 반도체 제1칩(도 3의 231)은 제1단의 반도체 제1칩(211)의 제1가장자리 부분(212) 부분에 제2가장자리 부분(232)가 겹쳐지는 위치에 정렬되어 안착될 수 있다. 제2단의 반도체 제1칩(231)의 제2가장자리 부분(232)에 대향되는 다른 쪽의 제3가장자리 부분(234)은 제1계단부(114)에 겹쳐지게 위치할 수 있다. 이에 따라, 제2단의 반도체 제1칩(231)은 제1단의 반도체 제1칩(211)이 위치한 부분에서 비스듬히 이동된 위치에 정렬되어, 제1단의 반도체 제1칩(211)과는 비스듬히 겹쳐져 계단 형상을 이루도록 안착된다.
제2단의 반도체 제1칩(231)에 나란히 위치하는 제2단의 반도체 제2칩(233)은 양측 가장자리 부분(237, 238)은 제1단의 반도체 제2칩(213)과 제1단의 반도체 제1칩(211)과 같이 이웃하는 두 개의 제1단의 반도체 칩(210)들의 마주보는 두 제1가장자리 부분들(216, 218)에 각각 겹쳐지도록 위치할 수 있다. 제2단의 반도체 제2칩(233)의 제4가장자리 부분(237)은 제1단의 반도체 제1칩(211)의 제6가장자리 부분(216)에 겹쳐지고, 제2단의 반도체 제2칩(233)의 제5가장자리 부분(238)은 제1단의 반도체 제2칩(213)의 제7가장자리 부분(218)에 겹쳐지도록, 제2단의 반도체 제2칩(223)이 위치한다. 이와 같이, 각기 다른 단에 위치하는 반도체 칩들(210, 230)이 상호 간에 일부 가장자리 부분들만이 부분적으로 중첩되도록 위치할 수 있다.
도 1을 다시 참조하면, 제3단의 반도체 칩(250)들은 제3단의 캐비티(115) 내에 다수 개가 나란히 배치되도록 실장되며, 어느 하나의 제3단의 반도체 칩(250)은 제2단의 반도체 칩(230)들 중의 이웃하는 두 개에 걸쳐 양측의 가장자리 부분들이 각각 겹쳐지도록 위치할 수 있다. 또한, 제2계단부(116)에 인접하여 위치하는 하나의 제3단의 반도체 칩(250)은 하나의 가장자리 부분이 제2계단부(116)에 겹쳐지고 반대측의 다른 가장자리 부분은 제2단의 반도체 칩(230)의 가장자리 부분에 겹쳐지도록 위치할 수 있다.
도 1 및 도 3을 함께 참조하면, 다단 캐비티(110)은 계단형의 측벽을 제공하고, 각각의 계단부들(114, 116)에 반도체 칩(230, 250)의 가장자리 일부가 겹쳐지도록 반도체 칩들(230, 250)이 다단 캐비티(110) 내에 실장된다. 제1단의 반도체 칩(210)들 상에 제2단의 반도체 칩(230)들이 계단 형상을 이루도록 스택되고, 제3단의 반도체 칩(250)들 또한 제2단의 반도체 칩(230)들과 계단 형상을 이루도록 스택되어, 스택 단수가 올라갈 수 도록 더 많은 수의 반도체 칩들(230, 250)이 실장될 수 있어, 제한된 면적 또는 공간의 다단 캐비티(110) 내에 보다 많은 수의 반도체 칩(210, 230, 250)들을 스택하여 내장할 수 있다.
도 3을 다시 참조하면, 제1단의 반도체 칩(210)과 제2단의 반도체 칩(230)이 겹쳐진 부분에 이들을 전기적 또는 신호적으로 상호 연결하는 칩간 접속부(240)가 도입될 수 이다. 칩간 접속부(240)는 범프(bump) 체결 구조와 같은 전기적 연결 구조체를 포함하여 도입될 수 있다. 예컨대 제1단의 반도체 칩(210)이 표면에 연결 범프(215)들을 가지는 칩 형태로 도입된다. 연결 범프(215)가 다단 캐비티(110)의 입구를 향하도록 제1단의 반도체 칩(210)이 실장되고, 그 상에 제2단의 반도체 칩(230)의 제1관통 전극(235)이 연결 범프(315)와 정렬되도록 제2단의 반도체 칩(230)이 안착될 수 있다. 제1관통 전극(235)과 연결 범프(215)가 솔더와 같은 도전 접착층(도시되지 않음)을 개재하여 체결됨으로써, 제1단 및 제2단의 반도체 칩들(210, 230)이 상호 간에 전기적으로 연결될 수 있다. 이때, 제2단의 반도체 칩(230)은 제1관통 전극(235)이 아닌 다른 연결 범프(도시되지 않음)를 구비하는 칩 형태로 도입될 수도 있다. 제1관통 전극(235)은 제1단의 반도체 칩(230)을 실질적을 관통하여 전기적으로 연결시키는 전극 구조, 예컨대 TSV(Through Silicon Via) 형태를 가질 수 있다.
하나의 제1단의 반도체 칩(210)에 2개 또는 그 이상의 제2단의 반도체 칩(230)들이 엇갈려 접속되고 칩간 접속부(240)으로 상호 연결되므로, 나란히 이웃하는 제2단의 반도체 칩(230)들은 하나의 제1단의 반도체 칩(210)을 통해 상호 전기적으로 또는 신호적으로 연결될 수 있다. 또한, 제2단의 반도체 칩(230)에 2개 또는 그 이상의 제3단의 반도체 칩(250)이 엇갈려 접속되어 상호 연결되므로, 나란히 이웃하는 제3단의 반도체 칩(250)들은 하나의 제2단의 반도체 칩(230)을 경유하여 상호 전기적 또는 신호적으로 연결될 수 있다. 이때, 제3단의 반도체 칩(250)을 실질적으로 관통하는 제2관통 전극(255)은 제2단의 반도체 칩(230)의 제1관통 전극(235)과 체결되도록 제3단의 반도체 칩(250)이 실장된다. 제2관통 전극(255)과 제1관통 전극(235)간의 상호 체결에 의해서 칩간의 전기적 접속이 이루어진다.
도 1을 다시 참조하면, 제1유전층(100)의 제1표면(101) 상에 위치하는 제1회로 패턴부(430)들 중의 어느 하나에 반도체 칩들(230, 250)을 전기적으로 연결시키기 위해서, 제1유전층(100)을 실질적으로 관통하는 관통 연결 비아(via: 114, 116)들이 구비될 수 있다. 제1계단부(114)에 위치하는 제1연결 비아(151)는 제1계단부(114)에 위치하는 제2단의 반도체 칩(230)의 제1관통 전극(235)와 제1회로 패턴부(430)을 상호 연결시키도록 도입된다. 제2계단부(116)에 위치하는 제2연결 비아(153)는 제2계단부(116)에 위치하는 제3단의 반도체 칩(250)의 제2관통 전극(255)와 제1회로 패턴부(430)을 상호 연결시키도록 도입된다. 또한, 제1회로 패턴부(430)와 제2회로 패턴부(450)를 상호 연결시키도록 제3연결 비아(155)가 도입될 수 있다. 이러한 관통 연결 비아들(150)은 모두 제1유전층(100)을 관통하는 비아 형상을 가질 수 있다.
도 1을 다시 참조하면, 다단 캐비티(110) 내에 다단으로 실장된 반도체 칩들(210, 230, 250)을 덮어 보호하는 제2유전층(310)은 유전 물질을 도포하여 형성될 수 있으며, 제1유전층(100)의 제2표면(103)과 대등한 표면 높이를 가지도록 형성될 수 있다. 제2유전층(310)이 형성된 결과물에 제2회로 패턴부(450)가 형성되므로, 제2회로 패턴부(450)들 중 일부 패턴들은 제2유전층(310)의 표면에 직접적으로 접촉하는 형태로 위치할 수 있다. 또는 제2유전층(310) 상에 다른 층들(도시되지 않음)을 개재하며 제2회로 패턴부(450)가 위치할 수 있다. 제2회로 패턴부(450)와 내장된 반도체 칩들 중 어느 하나의 제3단의 반도체 칩(250)을 전기적으로 연결하기 위해서, 제2유전층(310)을 관통하여 제3단의 반도체 칩(250)의 제2관통 전극(255)에 전기적으로 연결되는 제4연결 비아(410)가 제2유전층(310)을 관통하는 도전 패턴으로 도입될 수 있다.
도 1을 다시 참조하면, 제1유전층(100) 및 제2유전층(310)을 포함하는 패키지 기판 몸체 내에 다수의 반도체 칩들(210, 230, 250)이 계단 형상을 이루며 다수의 단이 쌓인 적층 형태로 내장될 수 있다. 다수의 반도체 칩들(210, 230, 250)은 벽돌들이 역피라미드를 이루게 쌓인 형상으로 다수 단으로 스택될 수 있으며, 각 단의 반도체 칩들(210, 230, 250)의 최외측에 위치하는 반도체 칩(230, 250)의 가장자리 부분이 겹쳐져 지지되도록 계단부들(114, 116)이 제1유전층(110)에 형성될 수 있다. 다수의 반도체 칩들(210, 230, 250)이 스택된 형태로 내장된 칩 스택 임베디드 패키지(10)는 얇은 두께를 가질 수 있다. 아래 단과 윗 단에 위치하는 반도체 칩들(210, 230, 250)이 상호 간에 엇갈린 위치에 위치하므로, 패키지(10)는 휨에 대한 내구성 또는 저항성을 더 크게 가질 수 있다. 이에 따라, 얇은 두께에 의해 수반될 수 있는 말림 현상(warpage)에 대한 내성이 강한 패키지 구조를 구현할 수 있다.
도 4는 다른 일 예에 따른 칩 스택 임베디드(embedded) 패키지를 보여준다. 도 4를 참조하면, 칩 스택 임베디드 패키지(20)는 제1유전층(100)의 다단 캐비티(110)에 내장된 다단 반도체 칩들(210, 230, 250)의 스택 구조체와, 다단 캐비티(110)를 채우는 제2유전층(310)을 포함한다. 제1단의 반도체 칩(210)은 하나 또는 다수 개가 제1단의 캐비티(111)의 바닥 부분(112)에 실장되고, 제2단의 반도체 칩(230)은 하나 또는 다수 개가 제2단의 캐비티(113)에 실장되고, 제3단의 반도체 칩(250)은 하나 또는 다수 개가 제3단의 캐비티(115)에 실장된다. 제2단의 반도체 칩(230)들 중 하나의 가장자리 부분은 제1계단부(114)에 겹쳐져 지지되고, 제3단의 반도체 칩(250)중 하나의 가장자리 부분은 제2계단부(116)에 겹쳐져 지지된다.
제1유전층(100)의 제1표면(101) 상에는 제1회로 패턴부(430)들을 구비한 제3유전층(330)이 구비되고, 제3유전층(330) 상에는 제1회로 패턴부(430)의 일부를 접촉부(431)로 노출하는 오프닝창(371)을 가지는 제1보호층(370)이 구비된다. 제1유전층(100)의 제1표면(101)에 반대되는 제2표면(103) 상에는 제2회로 패턴부(450)들을 구비한 제4유전층(350)이 구비되고, 제4유전층(350) 상에는 제2보호층(390)이 구비된다. 제4유전층(350) 상에는 패키지(20)의 방열을 위한 방열층(500)이 방열 접착층(510)에 의해 부착될 수 있다. 방열층(500)은 박막의 금속층일 수 있으며 또는 다양한 형상의 방열 구조체일 수도 있다. 방열층(500)이 구비되어 패키지(20)는 전체적으로 강성이 보강될 수 있으며, 이에 따라 휨에 대한 저항성을 더 크게 가질 수 있다. 방열층(500) 대신에 제1유전층(100) 보다 더 강성을 가지는 딱딱한 부재층(rigid layer), 예컨대, 금속층을 강도 보강층으로 도입할 수 있다.
도 5 및 도 6은 다른 일 예에 따른 칩 스택 임베디드(embedded) 패키지를 보여준다. 도 5 및 도 6을 참조하면, 칩 스택 임베디드 패키지(30)는 제1유전층(2100)의 다단 캐비티(2110)에 내장된 다단 반도체 칩들(2210, 2230, 2250)의 스택 구조체와, 다단 캐비티(2110)를 채우는 제2유전층(2310)을 포함한다. 연결 범프(2215)를 표면에 구비한 제1단의 반도체 칩(2210)은 하나 또는 다수 개가 제1단의 캐비티(2111)에 실장되고, 제2단의 반도체 칩(2230)은 하나 또는 다수 개가 제2단의 캐비티(2113)에 실장되고, 제3단의 반도체 칩(2250)은 하나 또는 다수 개가 제3단의 캐비티(2115)에 실장된다. 제2단의 반도체 칩(2230)들 중 하나의 가장자리 부분은 제1계단부(2114)에 겹쳐져 지지되고, 제3단의 반도체 칩(2250)중 하나의 가장자리 부분은 제2계단부(2116)에 겹쳐져 지지된다. 다단 캐비티(2110)는, 도 6에 제시된 바와 같이, 제1유전층(2210)을 관통하는 형상을 가질 수 있다.
제1유전층(2100)의 제1표면(2101) 상에는 제1회로 패턴부(2430)들을 구비한 제3유전층(2330)이 구비되고, 제3유전층(2330) 상에는 제1회로 패턴부(2430)의 일부를 접촉부(2431)로 노출하는 오프닝창(2371)을 가지는 제1보호층(2370)이 구비된다. 제1유전층(2100)의 제1표면(2101)에 반대되는 제2표면(2103) 상에는 제2회로 패턴부(2450)들을 구비한 제4유전층(2350)이 구비되고, 제4유전층(2350) 상에는 제2보호층(2390)이 구비된다. 제1회로 패턴부(2430)와 제2단의 반도체 칩(2230)의 제1관통전극(2235)를 전기적으로 연결하는 제1연결 비아(2151)와, 제1회로 패턴부(2430)와 제3단의 반도체 칩(2250)의 제2관통전극(2255)를 전기적으로 연결하는 제2연결 비아(2153)와, 제1회로 패턴부(2430)와 제2회로 패턴부(2450)을 상호 연결하는 제3연결 비아(2155)를 포함하는 관통 연결 비아(2150)들이 제1유전층(2100)을 관통하는 패턴 형상을 가질 수 있다. 제2유전층(2310)을 관통하여 제3단의 반도체 칩(2250)의 제2관통전극(2255)을 제2회로 패턴부(2450)에 연결시키는 제4연결 비아(2410) 또한 구비될 수 있다.
상술한 바와 같이 본 출원의 실시 형태들을 도면들을 예시하며 설명하지만, 이는 본 출원에서 제시하고자 하는 바를 설명하기 위한 것이며, 세밀하게 제시된 형상으로 본 출원에서 제시하고자 하는 바를 한정하고자 한 것은 아니다. 본 출원에서 제시한 기술적 사상이 반영되는 한 다양한 다른 변형예들이 가능할 것이다.
100: 제1유전층, 110: 다단 캐비티,
114, 116: 계단부, 210, 230, 250: 반도체 칩.

Claims (33)

  1. 제1단의 캐비티(cavity)에 중첩되고 상기 제1단의 캐비티 입구 측부에 제1계단부를 제공하는 제2단의 캐비티를 포함하는 다단 캐비티를 가지는 제1유전층;
    상기 제1단의 캐비티 내에 안착된 제1단의 반도체 칩;
    상기 제1단의 반도체 칩 상에 일부가 겹쳐지고 다른 일부가 상기 제1계단부 상에 겹쳐져 안착된 제2단의 반도체 칩;
    상기 제1단 및 제2단의 반도체 칩들을 덮게 상기 다단 캐비티를 채우는 제2유전층;
    상기 제1유전층의 상호 대향되는 두 표면들 중 어느 하나의 표면 상에 위치하는 제1회로 패턴부들; 및
    상기 제1계단부에 위치하여 상기 제1회로 패턴부와 상기 제2단의 반도체 칩을 전기적으로 연결하는 제1연결 비아(via)를 포함하는 칩 스택 임베디드 패키지.
  2. ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 제1단의 반도체 칩은
    상기 제1단의 캐비티 내에 다수 개가 나란히 안착된 칩 스택 임베디드 패키지.
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    제2항에 있어서,
    상기 제2단의 반도체 칩은
    상기 제2단의 캐비티 내에 다수 개가 나란히 안착되고,
    상기 제2단의 반도체 칩들 중 어느 하나는
    상기 제1단의 반도체 칩들 중 이웃하는 두 개에 걸쳐 양측 가장자리 부분들이 각각 겹쳐지도록 위치한 칩 스택 임베디드 패키지.
  4. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈
    제3항에 있어서,
    상기 제2단의 반도체 칩과 상기 제1단의 반도체 칩이 겹쳐진 위치에
    상기 제2단의 반도체 칩과 상기 제1단의 반도체 칩을 전기적으로 연결하는 칩간 접속부가 위치하는 칩 스택 임베디드 패키지.
  5. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈
    제4항에 있어서,
    상기 칩간 접속부는
    연결 범프(bump)를 포함하는 칩 스택 임베디드 패키지.
  6. ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈
    제4항에 있어서,
    상기 칩간 접속부는
    상기 제2단의 반도체 칩을 관통하는 관통 전극을 포함하는 포함하는 칩 스택 임베디드 패키지.
  7. 삭제
  8. ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 제1회로 패턴부들이
    다층 배선 구조를 이루며 표면들 또는 내부에 배치된 제3유전층을 더 포함하는 칩 스택 임베디드 패키지.
  9. ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 제1회로 패턴부들이 위치하는 상기 표면에 대향되는 반대측 표면 상에 위치하는 제2회로 패턴부들; 및
    어느 하나의 상기 제2회로 패턴부와 어느 하나의 상기 제1회로 패턴부를 전기적으로 연결하도록 상기 제2유전층을 관통하는 제2연결 비아(via)를 더 포함하는 칩 스택 임베디드 패키지.
  10. ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈
    제9항에 있어서,
    상기 제2회로 패턴부들이
    다층 배선 구조를 이루며 표면들 또는 내부에 배치된 제4유전층을 더 포함하는 칩 스택 임베디드 패키지.
  11. ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈
    제9항에 있어서,
    상기 제2회로 패턴부들 중 어느 하나는
    상기 제2유전층 표면 상에 위치하는 칩 스택 임베디드 패키지.
  12. ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈
    제11항에 있어서,
    상기 제2유전층을 관통하여 상기 제2회로 패턴부와 상기 제2단의 반도체 칩을 전기적으로 연결하는 제3연결 비아를 더 포함하는 칩 스택 임베디드 패키지.
  13. ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 제1유전층 상에 부착된 방열층을 더 포함하는 칩 스택 임베디드 패키지.
  14. ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈
    제13항에 있어서,
    상기 방열층은
    금속 박막을 포함하는 칩 스택 임베디드 패키지.
  15. ◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 제1유전층은
    상기 제2단의 캐비티에 중첩되고 상기 제2단의 캐비티 입구 측부에 제2계단부를 제공하는 제3단의 캐비티를 더 포함하는 칩 스택 임베디드 패키지.
  16. ◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈
    제15항에 있어서,
    상기 제2단의 반도체 칩 상에 일부가 겹쳐지고 다른 일부가 상기 제2계단부 상에 겹쳐져 안착된 제3단의 반도체 칩을 더 포함하는 칩 스택 임베디드 패키지.
  17. ◈청구항 17은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 제1단의 캐비티의 바닥 부분과
    상기 제1단의 반도체 칩 사이 계면에 부착을 위해 도입된 접착층을 더 포함하는 칩 스택 임베디드 패키지.
  18. ◈청구항 18은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 다단 캐비티는
    상기 제1유전층을 관통하는 형상을 가지는 칩 스택 임베디드 패키지.
  19. ◈청구항 19은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 제1단의 반도체 칩은
    상기 제2단의 반도체 칩과 동일한 기능을 가지거나 동일한 형태를 가지거나,
    또는 상기 제2단의 반도체 칩과 다른 기능 또는 다른 형태를 가지는 칩 스택 임베디드 패키지.
  20. ◈청구항 20은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 제2단의 반도체 칩은
    메모리(memory) 칩을 포함하고
    상기 제1단의 반도체 칩은
    로직 칩(logic chip) 또는 아날로그 칩을 포함하는 칩 스택 임베디드 패키지.
  21. ◈청구항 21은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 제2단 또는 제1단의 반도체 칩은
    관통 전극을 가지는 칩이거나 범프가 표면에 형성된 칩인 칩 스택 임베디드 패키지.
  22. 제1단, 제2단 및 제3단의 캐비티(cavity)들이 중첩되어 측벽에 제1 및 제2계단부들을 제공하는 다단 캐비티를 가지는 제1유전층;
    상기 제1단의 캐비티 내에 안착되고 표면에 제1접속부을 가지는 제1단의 반도체 칩;
    상기 제1단의 반도체 칩 상에 일부가 겹쳐지고 다른 일부가 상기 제1계단부 상에 겹쳐져 안착되고 상기 제1접속부에 연결되는 어느 하나의 제1관통전극을 가지는 제2단의 반도체 칩;
    상기 제2단의 반도체 칩 상에 일부가 겹쳐지고 다른 일부가 상기 제2계단부 상에 겹쳐져 안착되고 다른 하나의 상기 제1관통전극에 연결되는 어느 하나의 제2관통전극을 가지는 제3단의 반도체 칩; 및
    상기 제1단, 제2단 및 제3단의 반도체 칩들을 덮게 상기 다단 캐비티를 채우는 제2유전층을 포함하고,
    상기 제1접속부는
    연결 범프(bump)를 포함하는 칩 스택 임베디드 패키지.
  23. ◈청구항 23은(는) 설정등록료 납부시 포기되었습니다.◈
    제22항에 있어서,
    상기 제2단의 반도체 칩은
    상기 제2단의 캐비티 내에 다수 개가 나란히 안착되고,
    상기 제3단의 반도체 칩은
    상기 제3단의 캐비티 내에 다수 개가 나란히 안착되고
    상기 제3단의 반도체 칩들 중 어느 하나는
    상기 제2단의 반도체 칩들 중 이웃하는 두 개에 걸쳐 양측 가장자리 부분들이 각각 겹쳐져 상기 제2관통전극들이 상기 제2관통전극들에 각각 체결되도록 위치한 칩 스택 임베디드 패키지.
  24. ◈청구항 24은(는) 설정등록료 납부시 포기되었습니다.◈
    제23항에 있어서,
    상기 제1단의 반도체 칩은
    다수 개가 나란히 상기 제1단의 캐비티 내에 안착되고,
    상기 제1단의 반도체 칩들 중 어느 하나는
    상기 제2단의 반도체 칩들 중 이웃하는 두 개의 상기 제2단의 반도체 칩들에 양측 가장자리 부분들이 각각 겹쳐지도록 위치한 칩 스택 임베디드 패키지.
  25. 삭제
  26. ◈청구항 26은(는) 설정등록료 납부시 포기되었습니다.◈
    제22항에 있어서,
    상기 제1유전층의 상호 대향되는 두 표면들 중 어느 하나의 표면 상에 위치하는 제1회로 패턴부들;
    상기 제1계단부에 위치하여 어느 하나의 상기 제1회로 패턴부와 상기 제2단의 반도체 칩의 어느 하나의 상기 제1관통전극을 전기적으로 연결하는 제1연결 비아(via); 및
    상기 제2계단부에 위치하여 어느 하나의 상기 제1회로 패턴부와 상기 제3단의 반도체 칩의 어느 하나의 상기 제2관통전극을 전기적으로 연결하는 제4연결 비아(via);를 더 포함하는 칩 스택 임베디드 패키지.
  27. ◈청구항 27은(는) 설정등록료 납부시 포기되었습니다.◈
    제26항에 있어서,
    상기 제1회로 패턴부들이
    다층 배선 구조를 이루며 표면들 또는 내부에 배치된 제3유전층을 더 포함하는 칩 스택 임베디드 패키지.
  28. ◈청구항 28은(는) 설정등록료 납부시 포기되었습니다.◈
    제26항에 있어서,
    상기 제1회로 패턴부들이 위치하는 상기 표면에 대향되는 반대측 표면 상에 위치하는 제2회로 패턴부들; 및
    어느 하나의 상기 제2회로 패턴부와 어느 하나의 상기 제1회로 패턴부를 전기적으로 연결하도록 상기 제2유전층을 관통하는 제2연결 비아(via)를 더 포함하는 칩 스택 임베디드 패키지.
  29. ◈청구항 29은(는) 설정등록료 납부시 포기되었습니다.◈
    제28항에 있어서,
    상기 제2회로 패턴부들이
    다층 배선 구조를 이루며 표면들 또는 내부에 배치된 제4유전층을 더 포함하는 칩 스택 임베디드 패키지.
  30. ◈청구항 30은(는) 설정등록료 납부시 포기되었습니다.◈
    제28항에 있어서,
    상기 제2회로 패턴부들 중 어느 하나는
    상기 제2유전층 표면 상에 위치하는 칩 스택 임베디드 패키지.
  31. ◈청구항 31은(는) 설정등록료 납부시 포기되었습니다.◈
    제30항에 있어서,
    상기 제2유전층을 관통하여 상기 제2회로 패턴부와 상기 제3단의 반도체 칩의 어느 하나의 제2관통전극을 전기적으로 연결하는 제3연결 비아를 더 포함하는 칩 스택 임베디드 패키지.
  32. ◈청구항 32은(는) 설정등록료 납부시 포기되었습니다.◈
    제22항에 있어서,
    상기 제1유전층 상에 부착된 방열층을 더 포함하는 칩 스택 임베디드 패키지.
  33. 측벽에 계단부 형상을 제공하며 제1단 및 제2단의 캐비티들을 포함하는 다단 캐비티를 가지는 제1유전층;
    상기 제1단 및 제2단의 캐비티들 내에 각각 안착되는 제1단 및 제2단의 반도체 칩들; 및
    상기 반도체 칩들을 덮도록 상기 다단 캐비티를 채우는 제2유전층을 포함하고,
    어느 하나의 상기 제2단의 반도체 칩은
    상기 제1단의 반도체 칩들 중 이웃하는 두 개에 걸쳐 양측 가장자리 부분들이 각각 겹쳐지도록 위치한 칩 스택 임베디드 패키지.
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