JP2018182213A - 半導体装置及び半導体装置の製造方法 - Google Patents
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Abstract
【解決手段】半導体装置は、第1半導体ダイ1と、第1半導体ダイ1上に接続された第2半導体ダイ2とを備えており、第1半導体ダイ1は、クロックツリー構造4の2段目構成からN段目構成(Nは3以上の整数)のバッファ4bを有しており、第2半導体ダイ2は、N段目構成のバッファ4bと電気的に接続されたロジック回路5を有している。
【選択図】図5
Description
(半導体装置の構成)
図1は、第1の実施形態による半導体装置の構成を示す概略断面図である。
この半導体装置は、ボトム(Bottom)ダイである第1半導体ダイ1と、第1半導体ダイ1上に積層されたトップ(Top)ダイである第2半導体ダイ2とを備え、第1半導体ダイ1と第2半導体ダイ2とがマイクロバンプ等のバンプ3により接続されている。第1半導体ダイ1と第2半導体ダイ2とは、フェース・トゥー・フェース(Face to Face)で接続されている。
本実施形態による半導体装置は、第1部分4A及び第2部分4Bを有するクロックツリー構造4と、フリップフロップ回路等のロジック回路5とを備えている。クロックツリー構造4のメイン構成である第1部分4Aが第1半導体ダイ1に、クロックツリー構造4の残余構成である第2部分4B及びロジック回路5が第2半導体ダイ2にそれぞれ配されている。ロジック回路5は、第2部分4Bと配線6により電気的に接続されている。クロックツリー構造4は、第1部分4Aと第2部分4Bとがバンプ3を介して電気的に接続されて構成される。
第1素子形成層12は、クロック回路の第1部分、電源配線、及び信号配線等を有している。第1素子形成層12の最下部には、電源配線と接続された接続パッド14が設けられている。
第2素子形成層17は、ロジック回路、クロック回路の第2部分、及び当該第2部分とロジック回路とを接続する配線等とを備えている。
クロックツリー構造4は、いわゆるHツリーの等長配線構造とされており、PLL(Phase Locked Loop)回路4aと、各段を構成するバッファ回路4b及びクロック配線4cとを有している。クロックツリー構造4において、1段目構成は、1つのバッファ回路4b及びクロック配線4cからなる。2段目構成は、1段目構成から例えば2つに枝分かれした2つのバッファ回路4b及びクロック配線4cからなる。3段目構成は、2段目構成の各バッファ回路4bからそれぞれ例えば2つに枝分かれした4つのバッファ回路4b及びクロック配線4cからなる。このようにして、最終段構成はその前段の構成の各バッファ回路4bからそれぞれ例えば2つに枝分かれした所定数のバッファ回路4b及びクロック配線4cからなる。図5の例では、2段目構成〜最終段構成に至るまでの任意の段をN段目構成(Nは3以上の整数)と呼ぶ。更に、最終段構成の各バッファ回路4bと接続されたバッファ回路4bと、ロジック回路5に接続されるまでのバッファ回路4b及びクロック配線4cにより終端構造が構成される。クロックツリー構造4は、PLL回路4aと、1段目構成〜最終段構成及び終端構造とを有して構成される。
本実施形態では、少なくとも2段目構成〜N段目構成(の全て)、図7の例ではPLL回路4a及び1段目構成〜最終段構成(の全て)がクロックツリー構造4の第1部分4Aであり、第1半導体ダイ1に配されている。終端構造がクロックツリー構造4の第2部分4Bであり、終端構造と接続されたロジック回路5と共に第2半導体ダイ2に配されている。
クロックツリー構造4は、H字型の分岐構造を有するいわゆるHツリーの等長配線構造とされており、PLL回路4aと、各段を構成するバッファ回路4b及びクロック配線4cと、メッシュ配線によりクロック信号を分配するクロックメッシュ6を有している。1段目構成は、1つのバッファ回路4b及びクロック配線4cからなる。2段目構成は、1段目構成から例えば2つに枝分かれした2つのバッファ回路4b及びクロック配線4cからなる。3段目構成は、2段目構成の各バッファ回路4bからそれぞれ例えば2つに枝分かれした4つのバッファ回路4b及びクロック配線4cからなる。このようにして、最終段構成はその前段の構成の各バッファ回路4bからそれぞれ例えば2つに枝分かれした所定数のバッファ回路4b及びクロック配線4cからなる。最終段構成の各バッファ回路4bと各クロックメッシュ6とがそれぞれ接続されている。図8の例では、2段目構成〜最終段構成及びクロックメッシュ6に至るまでの任意の段をN段目構成(Nは3以上の整数)と呼ぶ。更に、各クロックメッシュ6と接続されたバッファ回路4bと、ロジック回路5に接続されるまでのバッファ回路4b及びクロック配線4cにより終端構造が構成される。クロックツリー構造4は、PLL回路4aと、1段目構成〜最終段構成及びクロックメッシュ6と終端構造とを有して構成される。
本実施形態では、少なくとも2段目構成〜N段目構成(の全て)、図10の例ではPLL回路4a及び1段目構成〜最終段構成及びクロックメッシュ6(の全て)がクロックツリー構造4の第1部分4Aであり、第1半導体ダイ1に配されている。終端構造がクロックツリー構造4の第2部分4Bであり、終端構造と接続されたロジック回路5と共に第2半導体ダイ2に配されている。
クロックツリー構造としては、上記の各構成例の他、どのような構造でも採用することができる。
第1半導体ダイ1では、第1素子形成層12に、電源配線21、クロックツリー構造のうちの第1部分、及び信号配線24が設けられている。図11の例では、クロックツリー構造の第1部分をクロックマクロ22及びクロック配線23で代表して示している。電源配線21は、貫通電極15と接続されている。クロック配線23の一端は、クロックマクロ22に接続されている。
信号配線24,29間を接続するバンプ3aと、電源配線21,25を接続するバンプ3bとは、例えば図12のように、千鳥状に交互に配置される。
第1半導体ダイ1において、貫通電極15は、PLL回路31を除いて、VDD配線32、クロック配線33、アナログ電源(AVDD)配線34、及びGND配線35に接続されている。この場合、第2半導体ダイ2に不要であるAVDD配線34は、上部の電源配線(パワープレーン)には接続しない。
次に、本実施形態による積層半導体装置の製造方法について説明する。
図14は、第1の実施形態による積層半導体装置の製造方法1を工程順に示す概略断面図である。(b)は(a)の第1及び第2半導体ダイの断面の一部拡大図であり、(d)は(c)の第1及び第2半導体ダイの断面の一部拡大図である。
第1半導体ダイ1では、第1半導体基板11上に第1素子形成層12を形成し、第1半導体基板11の裏面に、第1半導体基板11を貫通して第1素子形成層12の接続パッドと接続される貫通電極15を形成する。第1半導体基板11の裏面において、各貫通電極15にC4バンプ等のバンプ13を接続する。
第1素子形成層12は、図14(b)に示すように、電源配線21、クロックツリー構造のうちの第1部分、及び信号配線24が形成される。図14(b)では、クロックツリー構造の第1部分をクロックマクロ22及びクロック配線23で代表して示している。電源配線21は、貫通電極15と接続される。
第2素子形成層17は、図14(b)に示すように、電源配線25、クロックツリー構造のうちの第2部分、信号配線29、及びクロック配線30が形成される。図14(b)では、クロックツリー構造の第2部分をフリップフロップ回路26、クロックマクロ27、クロック配線28、及びクロック配線30で代表して示している。
詳細には、第1半導体ダイ1の表面に、第2半導体ダイ2の表面を、マイクロバンプ等のバンプ3により接続する。このとき、図14(d)に示すように、電源配線21と電源配線25、信号配線24と信号配線29、クロックツリー構造の第1部分と第2部分(図14(d)の例では、クロック配線23とクロック配線28)が、それぞれバンプ3により接続される。ここで、クロックツリー構造の第1部分と第2部分とがバンプ3を介して電気的に接続され、第1半導体ダイ1及び第2半導体ダイ2に亘るクロックツリー構造が形成される。
詳細には、第1半導体ダイ1及び第2半導体ダイ2からなる半導体装置をパッケージ基板10上に配し、第1半導体ダイ1の裏面に設けられたC4バンプ等のバンプ13により接続する。
以上により、積層半導体装置が形成される。
図15は、第1の実施形態による積層半導体装置の製造方法2を工程順に示す概略断面図である。
先ず、図15(a)に示すように、第1半導体ダイ1をパッケージ基板10に接続する。
詳細には、第1半導体ダイ1をパッケージ基板10上に配し、第1半導体ダイ1の裏面に設けられたC4バンプ等のバンプ13により接続する。
詳細には、第1半導体ダイ1の表面に、第2半導体ダイ2の表面を、マイクロバンプ等のバンプ3により接続する。このとき、第1半導体ダイ1の第1素子形成層12に配されたクロックツリー構造の第1部分と、第2半導体ダイ2の第2素子形成層17に配されたクロックツリー構造の第2部分とがバンプ3を介して電気的に接続され、第1半導体ダイ1及び第2半導体ダイ2に亘るクロックツリー構造が構成される。
以上により、積層半導体装置が形成される。
本実施形態では、第1の実施形態による半導体装置のクロックツリー構造に、クロック信号の自己診断回路等が付加された構成を開示する。
第1の実施形態による半導体装置では、クロック配線が第1半導体ダイ1から第2半導体ダイ2へバンプ3を介して接続されるため、第1及び第2半導体ダイ1,2間を接続するバンプ3で接続不良が発生する可能性がある。この状況に対応すべく、クロック信号の冗長回路、自己診断回路、及びチェックイネーブル信号生成回路が配されている。
この冗長回路40は、第1半導体ダイ1と第2半導体ダイ2との間を接続している全てのクロック信号を冗長化させて2重にクロック信号(CLK1,CLK2)を伝搬させるものである。
冗長回路40は、バンプ3を挟んで第1半導体ダイ1に備えられる第1構成部41と、第2半導体ダイ2に備えられる第2構成部42とを有している。冗長回路40は、第1構成部41の後段に、クロックディレイの調整を行うタップコントローラ43を有している。第1構成部41は、CLK1,CLK2のバッファ回路44a,44bを有している。第2構成部42は、CLK1,CLK2のバッファ回路45a,45bと、CLK1と後述するCLK1の選択信号(CLK1_SEL)とが入力するAND回路46aと、CLK2とCLK2の後述する選択信号(CLK2_SEL)とが入力するAND回路46bとを有している。更に、AND回路46a,46bと接続されたOR回路46cが設けられており、クロック信号(CLK)が出力される。
この自己診断回路50は、第2半導体ダイ2に配されている。図17(a)に示すように、CLK1の入力側では、複数のフリップフロップ回路47a、AND回路48a、OR回路49a、及びフリップフロップ回路51aが設けられている。同様に、CLK2の入力側では、複数のフリップフロップ回路47b、AND回路48b、OR回路49b、及びフリップフロップ回路51bが設けられている。複数のフリップフロップ回路47a及びAND回路48aにより、パルスカウンタ(又は加算器)が構成される。複数のフリップフロップ回路47b及びAND回路48bにより、パルスカウンタ(又は加算器)が構成される。パルスカウンタ(又は加算器)で動作させ、ある一定域まで動作したならば、問題ないものと判断される。バンプ3で接続不良を起こしていたならば、パルスカウンタ(又は加算器)が動作しないため、判断が可能である。更に、フリップフロップ回路51a,51bからの出力がそれぞれ入力されるAND回路52a,52b,52c,52dが設けられている。AND回路52aからはCLK1,2共に正常である旨の信号(CLK_OK)が出力される。AND回路52bからはCLK1がエラーである旨の信号(CLK1_ERR)が出力される。AND回路52cからはCLK2がエラーである旨の信号(CLK2_ERR)が出力される。AND回路52dからはCLK1,2共にエラーである旨の信号(CLK_NG)が出力される。
このチェックイネーブル信号生成回路60は、図18(a)に示す前段部分61が第1半導体ダイ1に、図18(b)に示す後段部分62が第2半導体ダイ2にそれぞれ備えられる。
この診断フローでは、冗長回路40及び自己診断回路50を駆動させ、クロックツリー構造の第1半導体ダイ1から第2半導体ダイ2へのクロック信号の疎通確認が開始される(ステップS1)。
自己診断回路50において、CLK1及びCLK2の伝搬の有無が判定される(ステップS4)。CLK1及びCLK2の双方の伝搬が確認された場合には、CLK1が選択され(ステップS5)、CLK1_SELが出力される。CLK1及び CLK2の双方の伝搬が確認されたものではない場合には、先ずCLK1のみの伝搬の有無が判定される(ステップS6)。CLK1のみの伝搬が確認された場合には、CLK1が選択され(ステップS5)、CLK1_SELが出力される。CLK1の伝搬が確認されない場合には、CLK2のみの伝搬の有無が判定される(ステップS7)。CLK2のみの伝搬が確認された場合には、CLK2が選択され(ステップS8)、CLK2_SELが出力される。CLK2の伝搬も確認されない場合には、CLK1及びCLK2の双方の伝搬がないこととなるため、CLK_ALARMが出力される(ステップS9)。
更に、クロックツリー構造にクロック信号の自己診断回路等が付加されたことにより、クロック信号の信頼性及び歩留まりが向上する。
本実施形態では、第1(及び第2)の実施形態による半導体装置において、第1半導体ダイの電源配線を強化した構成を開示する。
比較例では、GND配線、VDD配線の電源配線パターン、及び信号の配線パターンは、第1半導体ダイにおいては、例えば2層からなるメインパワーメッシュ71、例えば各々4分割された2層からなるパワープレーン72、及びパッド73が順次積層されている。第2半導体ダイにおいては、パッド74、例えば各々4分割された2層からなるパワープレーン75、例えば2層からなるメインパワーメッシュ76が順次積層されている。第1及び第2半導体ダイの双方において、メインパワーメッシュより細くピッチの狭いストライプメッシュ構造とされたサブパワーメッシュが追加され、全体の電源配線構造が構築される。第2半導体ダイでは、比較例の電源配線パターンが配されることで、パワープレーン75の部位に一般的な配線を配することはできない。メインパワーメッシュ76の部位でも、一般的な配線を配することができる領域には限りがある。
本実施形態では、GND配線、VDD配線の電源配線パターン、及び信号の配線パターンは、第1半導体ダイにおいては、例えば4層からなるメインパワーメッシュ81、例えば各々4分割された4層からなるパワープレーン82、及びパッド83が順次積層されている。第2半導体ダイにおいては、パッド84及び例えば4層からなるメインパワーメッシュ85が順次積層されている。このように、第1半導体ダイに配するパワープレーンを比較例の例えば2倍とすることで、第2半導体ダイのパワープレーンをパワーメッシュに変更することができる。これにより、メインパワーメッシュ85の部位にも一般的な配線を通過させることができ、配線配置の自由度が向上する。ここで、パッド83,84を千鳥構造からストライプ構造に変更することにより、電源配線パターンのうちの第2半導体ダイの部分をより効率の良い構造とすることが可能である。
更に、電源配線パターンのうちの第1半導体ダイに配される電源配線部分を強化することにより、第2半導体ダイに配される電源配線部分が簡素化され、第2半導体ダイの配線混雑度がより緩和され、更なる高密度の3次元実装が可能となる。
本実施形態では、第1(〜第3)の実施形態による半導体装置に、RAMマクロが配された構成を開示する。
図22は、第4の実施形態による構成例1の半導体装置の第1半導体ダイの一部を示す概略平面図である。
構成例1では、半導体装置の第1半導体ダイ1における貫通電極15の電極領域11A間の領域に、キャッシュ部又はヒストリー用等のRAMマクロ91が配置される。RAMマクロ91は、マイクロバンプを介して第2半導体ダイに配されたロジック回路と電気的に接続される。この場合、RAMマクロ91とロジック回路との間における信号の入出力はマイクロバンプを介して行われるため、マイクロバンプのピッチを狭くすることで、ディレイ設計において有利となる。
図23は、第4の実施形態による構成例2の半導体装置の第1半導体ダイの一部を示す概略平面図である。
構成例2では、特に巨大なRAMマクロを考慮して、半導体装置の第1半導体ダイ1における貫通電極15の電極領域11A間の領域に、十字形状のRAMマクロ92が配置される。RAMマクロ92は、マイクロバンプを介して第2半導体ダイに配されたロジック回路と電気的に接続される。
図24は、第4の実施形態による構成例3の半導体装置の一部を示す概略平面図である。
構成例3では、RAMマクロを第1部分及び第2部分に分割し、第1部分を第1半導体ダイに、第2部分を第2半導体ダイにそれぞれ配する。具体的には、第1半導体ダイ1については、貫通電極15の電極領域11A間の領域に、RAMマクロ93の第1部分93aが配置される。第2半導体ダイ2については、RAMマクロ93の第2部分93bが配置される。この半導体装置では、図25に示すように、第1部分93aにはRAM間配線94aが、第2部分93bにはRAM間配線94bが接続され、RAM間配線94a,94bがマイクロバンプを介して電気的に接続され、RAMマクロ93が構成される。
更に、構成例1,2のようにRAMマクロを第1半導体ダイのみに配したり、構成例3のようにRAMマクロを第1半導体ダイ及び第2半導体ダイに分割配置することにより、第2半導体ダイの配線混雑度がより緩和される。そのため、第2半導体ダイに配するロジック回路を増加させたり、第2半導体ダイの実装面積を圧縮して第2半導体ダイを縮小することも可能となる。
本実施形態では、第1(〜第4)の実施形態による半導体装置において、第1半導体ダイに諸々の回路や配線構造が配された構成を開示する。
図26は、第5の実施形態による構成例1の半導体装置の概略を示す模式図である。
構成例1では、半導体装置の第1半導体ダイ1にDFT(Design For Testability)回路101が配置される。第1の実施形態で説明したように、第1半導体ダイには、半導体基板の全面に複数の貫通電極が配置される構成を採る。そのため、第1半導体ダイに通常のロジック回路を配することは困難であり、性能を悪化させる可能性がある。そこで構成例1では、ロジック回路との関連性の低いDFT回路101を第1半導体ダイ1に配する。DFT回路101には、ロジック回路のような高速な動作を必要としない回路構成が多数存在するため、ロジック回路が配された第2半導体ダイと異なる第1半導体ダイに実装することは比較的容易である。具体的には、図26のように、第1半導体ダイ1にはクロックツリー構造の第1部分4A及びDFT回路101が配され、第2半導体ダイ2にはクロックツリー構造の第2部分4B及びロジック回路5が配置される。
なお、第4の実施形態の各構成例において、RAMマクロに接続されるメモリBIST(Build In Self Test)等のDFT回路も第1半導体ダイに実装される。
図27は、第5の実施形態による構成例2の半導体装置の概略を示す模式図である。
構成例2では、半導体装置の第1半導体ダイ1にリセット信号回路等の非同期回路102が配置される。具体的には、図27のように、第1半導体ダイ1にはクロックツリー構造の第1部分4A及び非同期回路102が配され、第2半導体ダイ2にはクロックツリー構造の第2部分4B及びロジック回路5が配置される。
図28は、第5の実施形態による構成例3の半導体装置の概略を示す模式図である。
構成例3では、半導体装置の第1半導体ダイ1に長距離配線(及びそのリピーター)103が配置される。具体的には、図28のように、第1半導体ダイ1にはクロックツリー構造の第1部分4A及び長距離配線103が配され、第2半導体ダイ2にはクロックツリー構造の第2部分4B及びロジック回路(長距離配線のドライバ及びレシーバを含む)が配置される。
図29は、第5の実施形態による構成例4の半導体装置の概略を示す模式図である。
構成例4では、半導体装置の第1半導体ダイ1に、DFT回路101、非同期回路102、長距離配線103、及びRAM104(例えば、図22のRAMマクロ91等)が備えられる。具体的には、図29のように、第1半導体ダイ1にはクロックツリー構造の第1部分4Aと、DFT回路101、非同期回路102、長距離配線103、及びRAM104とが配置される。第2半導体ダイ2には、クロックツリー構造の第2部分4B及びロジック回路5が配置される。
更に、第1半導体ダイ1にDFT回路101、非同期回路102、長距離配線103、RAM104等を適宜配することにより、第2半導体ダイ2の配線混雑度が緩和され、より高密度の3次元実装を可能とする高性能の半導体装置が実現する。
前記半導体装置に含まれる論理回路に対してクロック信号を供給するバッファが複数段接続されたクロックツリーにおける2段目からN段目(Nは3以上の整数)のバッファを含む第1半導体と、
前記N段目のバッファと電気的に接続される論理回路を含む第2半導体と
を有する半導体装置。
前記半導体装置に含まれる論理回路に対してクロック信号を供給するバッファが複数段接続されたクロックツリーにおける2段目からN段目(Nは3以上の整数)のバッファを含む第1半導体を形成し、
前記N段目のバッファと電気的に接続される論理回路を含む第2半導体を、前記第1半導体の上に積層し、
前記N段目のバッファを前記論理回路に接続する半導体装置の製造方法。
2 第2半導体ダイ
3,13 バンプ
4 クロックツリー構造
4A 第1部分(クロックツリー構造)
4B 第2部分(クロックツリー構造)
4a,31 PLL回路
4b バッファ回路
4c,23,28,30,33 クロック配線
5 ロジック回路
6 クロックメッシュ
10 パッケージ基板
11 第1半導体基板
11A 電極領域
11a セル配置禁止領域
12 第1素子形成層
14 接続パッド
15 貫通電極
16 第2半導体基板
17 第2素子形成層
21,25 電源配線
22,27 クロックマクロ
24,29 信号配線
26 フリップフロップ回路
32 VDD配線
34 AVDD配線
35 GND配線
40 冗長回路
41 第1構成部
42 第2構成部
43 タップコントローラ
44a,44b,45a,45b,59a,59b,59c,63a,63b,63c バッファ回路
46a,46b,52a,52b,52c,52d,54a,54b,54c,56,64a,64b,64c AND回路
46c,49a,49,53,57,65 OR回路
47a,47b,51a,51b,55,58 フリップフロップ回路
50 自己診断回路
61 チェックイネーブル信号生成回路の前段部分
62 チェックイネーブル信号生成回路の後段部分
71,76,81,85 メインパワーメッシュ
72,75,82 パワープレーン
73,74,83,84 パッド
91,92,93 RAMマクロ
93a 第1部分(RAMマクロ)
93b 第2部分(RAMマクロ)
94a,94b RAM間配線
101 DFT回路
102 非同期回路
103 長距離配線
104 RAM
Claims (14)
- 半導体装置において、
前記半導体装置に含まれる論理回路に対してクロック信号を供給するバッファが複数段接続されたクロックツリーにおける2段目からN段目(Nは3以上の整数)のバッファを含む第1半導体と、
前記N段目のバッファと電気的に接続される論理回路を含む第2半導体と
を有する半導体装置。 - 前記第1半導体は、前記クロックツリーの1段目のバッファを有する請求項1に記載の半導体装置。
- 前記N段目のバッファは、前記論理回路に対してクロック信号を供給するクロックメッシュに接続される請求項1又は2に記載の半導体装置。
- 前記第1半導体は、前記第1半導体に含まれる半導体基板を貫通する貫通電極を含む請求項1〜3のいずれか1項に記載の半導体装置。
- 複数の前記貫通電極は、前記第1半導体の下面の全面に対して一様に配置される請求項4に記載の半導体装置。
- 前記第1半導体は、前記貫通電極と接続される電源配線を有する請求項4又は5に記載の半導体装置。
- 前記半導体装置は、クロック信号を診断する診断回路を有する請求項1〜6のいずれか1項に記載の半導体装置。
- 半導体装置の製造方法において、
前記半導体装置に含まれる論理回路に対してクロック信号を供給するバッファが複数段接続されたクロックツリーにおける2段目からN段目(Nは3以上の整数)のバッファを含む第1半導体を形成し、
前記N段目のバッファと電気的に接続される論理回路を含む第2半導体を、前記第1半導体の上に積層し、
前記N段目のバッファを前記論理回路に接続する半導体装置の製造方法。 - 前記第1半導体は、前記クロックツリーの1段目のバッファを有する請求項8に記載の半導体装置の製造方法。
- 前記N段目のバッファは、前記論理回路に対してクロック信号を供給するクロックメッシュに接続される請求項8又は9に記載の半導体装置の製造方法。
- 前記第1半導体は、前記第1半導体に含まれる半導体基板を貫通する貫通電極が形成される請求項8〜10のいずれか1項に記載の半導体装置の製造方法。
- 複数の前記貫通電極は、前記第1半導体の下面の全面に対して一様に配置される請求項11に記載の半導体装置の製造方法。
- 前記第1半導体は、前記貫通電極と接続される電源配線を有する請求項11又は12に記載の半導体装置の製造方法。
- 前記半導体装置は、クロック信号を診断する診断回路を有する請求項8〜13のいずれか1項に記載の半導体装置の製造方法。
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