JP7282329B2 - 半導体装置 - Google Patents

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Description

本発明は、半導体装置に関する。
近年、ＤＲＡＭチップを積層させ、バンド幅を拡大し、高速化を図るＨＢＭ（Ｈｉｇｈ Ｂａｎｄｗｉｄｔｈ Ｍｅｍｏｒｙ）が注目されている（特許文献１、２）。現在開発されている最先端のＨＢＭ２は、４チップを積層してなり、１０２４チャネル分の入出力Ｉ／Ｏを備えている。今後開発されるＨＢＭは、さらに高速化されるＣＰＵ／ＧＰＵのスピードに適応させるために、何らかの方法で、入出力Ｉ／Ｏ数を１桁、２桁と増加させ、より大規模な並列処理（Ｐａｒａｌｌｅｌｉｓｍ）を実現することが求められる。
特開２０１８－３２１４１号公報 特開２００６－２７７８７０号公報
入出力Ｉ／Ｏ数を１桁～２桁増加させた大規模な並列処理を実現するためには、ＴＳＶ（Ｔｈｒｏｕｇｈ Ｓｉｌｉｃｏｎ Ｖｉａ）のピッチ数を、現在の１００μｍピッチから数１０μｍピッチに、最終的には１０μｍピッチとなるように狭ピッチ化する必要がある。ところが、１０μｍピッチで多数のＴＳＶが林立すると、ＴＳＶ同士の容量結合にともなうノイズの影響によって、正確なＩ／Ｏデータの入出力が困難となる。この電気的な問題は、ＴＳＶが狭ピッチになるほど、より顕著になる。
本発明は上記事情に鑑みてなされたものであり、狭ピッチで形成された貫通電極（ＴＳＶ）同士の容量結合を抑えることが可能な、半導体装置を提供することを目的とする。
上記課題を解決するため、本発明は以下の手段を採用している。
（１）本発明の一態様に係る半導体装置は、積層された複数の半導体チップを、積層方向に貫通する複数の貫通電極を介して電気的に接続してなる半導体装置であって、前記半導体チップ同士がバンプを介さずに接合され、複数の前記貫通電極のそれぞれに接続された機能素子が、所定のタイミングでオンまたはオフの動作を行うように、複数の前記貫通電極のそれぞれに対し、信号の入出力動作を行う複数の入出力素子のいずれかが接続されており、隣接する二つの前記貫通電極のうち、片方が接続された前記入出力素子と、他の片方が接続された前記入出力素子とが、互いに異なるタイミングで前記信号の入出力動作を行うように構成されている。
（２）前記（１）に記載の半導体装置において、複数の前記入出力素子がクロック信号を発生させる外部電源に接続されており、隣接する二つの前記貫通電極のうち、片方が接続された前記入出力素子が、発生した前記クロック信号の立ち上がりのタイミングで入出力動作を行うように構成され、隣接する二つの前記貫通電極のうち、他の片方が接続された前記入出力素子が、発生した前記クロック信号の立ち下がりのタイミングで入出力動作を行うように構成されていてもよい。
（３）前記（１）に記載の半導体装置において、複数の前記入出力素子がクロック信号を発生させる外部電源に接続されており、隣接する二つの前記貫通電極のうち、片方が接続された前記入出力素子が、発生した前記クロック信号の奇数周期における立ち上がりまたは立ち下がりのタイミングで入出力動作を行うように構成され、隣接する二つの前記貫通電極のうち、他の片方が接続された前記入出力素子が、発生した前記クロック信号の偶数周期における立ち上がりまたは立下がりのタイミングで入出力動作を行うように構成されていてもよい。
（４）前記（１）に記載の半導体装置において、複数の前記入出力素子がクロック信号を発生させる外部電源に接続されており、一方向において隣接する前記貫通電極が接続されるそれぞれの入出力素子と、他方向において隣接する前記貫通電極が接続されるそれぞれの入出力素子とが、互いに異なるタイミングで前記信号の入出力動作を行うように構成されていてもよい。
（５）前記（４）に記載の半導体装置において、前記一方向において隣接する二つの前記貫通電極のうち、一方が接続された前記入出力素子が、発生した前記クロック信号の奇数周期における立ち上がりのタイミングで入出力動作を行うように構成され、前記一方向において隣接する二つの前記貫通電極のうち、他方が接続された前記入出力素子が、発生した前記クロック信号の奇数周期における立ち下がりのタイミングで入出力動作を行うように構成され、前記他方向において隣接する二つの前記貫通電極のうち、一方が接続された前記入出力素子が、発生した前記クロック信号の偶数周期における立ち上がりのタイミングで入出力動作を行うように構成され、前記他方向において隣接する二つの前記貫通電極のうち、他方が接続された前記入出力素子が、発生した前記クロック信号の偶数周期における立ち下がりのタイミングで入出力動作を行うように構成されていてもよい。
（６）前記（１）～（５）のいずれかに記載の半導体装置において、複数の前記貫通電極がチェッカーパターンを形成するように配置されていてもよい。
（７）前記（１）～（５）のいずれかに記載の半導体装置において、複数の前記貫通電極が千鳥格子パターンを形成するように配置されていてもよい。
（８）前記（１）～（５）のいずれかに記載の半導体装置において、複数の前記貫通電極がハニカムパターンを形成するように配置されていてもよい。
本発明の半導体装置では、複数の貫通電極を介して、異なる半導体チップ上の機能素子同士が接続されている。隣接する二つの貫通電極のうち、片方が接続される入出力素子と、他の片方が接続される入出力素子とが、互いに異なるタイミングで入出力を行うように構成されている。そのため、隣接する二つの貫通電極に対して同時に入出力信号が印加されることがない。つまり、片方が、Ｈ状態からＬ状態、またはＬ状態からＨ状態に変わるとき、他の片方はＨ状態またはＬ状態を維持することになる。したがって、複数の貫通電極が狭ピッチで形成されている場合において、いずれの貫通電極に印加された入出力信号も、他の入出力信号との容量結合にともなうノイズの影響を受けることがなく、機能素子のオンオフの動作を、安定した状態で行うことができる。
本発明の第一実施形態に係る半導体装置の斜視図である。 図１の半導体装置の平面図である。 第一実施形態におけるクロック信号と、入出力信号との関係について、一例を示す図である。 第一実施形態におけるクロック信号と、入出力信号との関係について、他の一例を示す図である。 本発明の第二実施形態に係る半導体装置の斜視図である。 第二実施形態におけるクロック信号と、入出力信号との関係について、一例を示す図である。
以下、本発明を適用した実施形態に係る半導体装置について、図面を用いて詳細に説明する。なお、以下の説明で用いる図面は、特徴をわかりやすくするために、便宜上特徴となる部分を拡大して示している場合があり、各構成要素の寸法比率などが実際と同じであるとは限らない。また、以下の説明において例示される材料、寸法等は一例であって、本発明はそれらに限定されるものではなく、その要旨を変更しない範囲で適宜変更して実施することが可能である。
＜第一実施形態＞
図１は、本発明の第一実施形態に係る半導体装置１００の構成を、模式的に示す斜視図である。半導体装置１００は、主に、ベース基板１０１と、ベース基板１０１上に積層された複数の半導体チップ１０２と、複数の半導体チップ１０２を積層方向Ｌに貫通し、一端がベース基板１０１に固定された貫通電極（ＴＳＶ）１０３と、で構成されている。複数の半導体チップ１０２は、貫通電極１０３を介して電気的に接続されている。
半導体チップ１０２は、主に、半導体材料、絶縁体材料等からなるチップ基板に、ＤＲＡＭ等の所定の機能素子を搭載してなる。半導体チップ１０２の積層数について限定されることはない。図１では、複数の半導体チップ１０２同士が、互いに離間した状態を示しているが、実際には、これらは直接または中間層（接着剤層等）を挟んで隙間なく密着しているものとする。
貫通電極１０３は、異なる半導体チップ１０２に搭載されている機能素子同士を、電気的に接続する柱状の構造体である。加工性、電気特性、コストの観点から、貫通電極１０３は、銅のみ、または銅を主成分として約８０％以上含む材料によって、構成されていることが好ましい。貫通電極１０３の他の材料としては、例えば、タングステン（Ｗ）等も挙げることができる。
複数の貫通電極１０３のそれぞれに接続された機能素子（不図示）が、所定のタイミングでオンまたはオフの動作を行うように、複数の貫通電極１０３のそれぞれに対し、信号の入出力動作を行う複数の入出力（Ｉ／Ｏ）素子（トランジスタ）１０４のいずれかが接続されている。図１では、入出力素子１０４が、最上層の半導体チップ１０２に搭載されている場合について例示しているが、他の半導体チップ１０２に搭載されていてもよい。
図２は、図１の半導体装置１００を、最上層の半導体チップ１０２側から見た平面図である。入出力素子１０４の数は、同時に発生させる入出力信号の種類に応じて増減させることができるが、ここでは、二種類の入出力信号を発生させることを想定し、二つの入出力素子１０４Ａ、１０４Ｂが配置されている場合について例示している。
複数の貫通電極１０３は、いずれも同じ材料からなり、同じ形状を有するものであり、所定の規則性、対称性を有するパターンを形成するように配置されている。ここでは、複数の貫通電極１０３が、チェッカーパターン（正方格子パターン）を形成するように、略直交するに二つの方向に沿って、等間隔で並んで配置されている場合について例示している。貫通電極１０３の配置パターンとしては、他にも、千鳥格子パターンを形成するように、約６０度で交わる二つの方向に沿って等間隔で並んで配置したもの、ハニカムパターンを形成するように、隙間なく並んだ正六角形の頂点の位置に配置したもの等が挙げられる。
近年のＣＰＵ／ＧＰＵの高速化に対応させる上で、並列で処理できる信号の数を増加させることが必要となる。そのため、信号の入出力を行う入出力素子１０４、および入出力素子１０４を接続する貫通電極１０３の数は多いほど好ましい。本実施形態では、半導体チップ１０２同士が、バンプ等の溶接部材を介さずに直接または、接着層を挟んで間接的に接合されている。これにより、隣接する貫通配線１０３同士の間のピッチをぎりぎりまで狭くすることができ、一つの半導体チップ１０２に設けられる貫通配線１０３の数を最大限に増加させることができる。
隣接する二つの貫通電極１０３のうち、片方の貫通電極１０３Ａが入出力素子１０４Ａに接続され、他の片方の貫通電極１０３Ｂが入出力素子１０４Ｂに接続されている。ここに示す配線の仕方は一例であって、これに限定されることはない。入出力素子１０４Ａと入出力素子１０４Ｂとは、互いに異なるタイミングで入出力（入出力信号のオンオフ）の動作を行うように構成されている。つまり、片方の入出力素子１０４Ａが、接続されている貫通電極１０３Ａに対して入出力信号を印加しているときに、他の片方の入出力素子１０４Ｂは、接続されている貫通電極１０３Ｂに対して入出力信号の印加を停止するように構成されている。反対に、片方の入出力素子１０４Ａが、接続されている貫通電極１０３Ａに対して入出力信号の印加を停止しているときに、他の片方の入出力素子１０４Ｂは、接続されている貫通電極１０３Ｂに対して入出力信号を印加するように構成されている。
このような構成により、いずれの貫通電極１０３に印加される入出力信号も、隣接する他の貫通電極１０３に印加される入出力信号と、容量結合してしまう問題を回避することができる。また、いずれの貫通電極１０３に印加される入出力信号も、この隣接する貫通電極１０３によってシールドされることにより、さらに離れた位置にある貫通電極１０３の入出力信号との容量結合を抑えることができる。したがって、本実施形態の貫通電極１０３では、容量結合に伴うノイズの発生を抑えることができ、これにより、機能素子のオンオフ動作を、ノイズの影響が抑えられた安定した状態で行うことができる。
入出力素子１０４は、チップ外部から入力する制御クロック信号ＣＬに接続されており、それぞれの入出力素子１０４Ａ、１０４Ｂによる入出力信号の切り替えは、この制御クロック信号ＣＬを与えることによって行うことができる。図３は、制御クロック信号ＣＬと、入出力素子１０４Ａ、１０４Ｂによる制御トリガー信号と、貫通電極１０３Ａ、１０３Ｂによる入出力信号と、の時間的な相関関係の一例を示す図である。制御クロック信号ＣＬによって発生するクロック信号の波形（上から一段目）、入出力素子１０４Ａ、１０４Ｂで発生する制御トリガー信号の波形（上から二段目、三段目）、貫通電極１０３Ａ、１０３Ｂで発生する入出力信号の波形（上から四段目、五段目）を、時間軸ｔを揃えて示している。
上から一段目と上から二段目の信号波形同士の相関関係から分かるように、隣接する二つの貫通電極１０３Ａ、１０３Ｂのうち、片方（貫通電極１０３Ａ）が接続された入出力素子１０４Ａは、クロック信号の立ち上がりのタイミングで、入出力動作を行うように構成されている。また、上から一段目と上から三段目の信号波形同士の相関関係から分かるように、隣接する二つの貫通電極１０３Ａ、１０３Ｂのうち、他の片方（貫通電極１０３Ｂ）が接続された入出力素子１０４Ｂは、クロック信号の立ち下がりのタイミングで、入出力動作を行うように構成されている。このような構成により、隣接する貫通電極１０３Ａ、１０３Ｂに対し、同時に制御トリガー信号が印加される状態が発生するのを防ぐことができる。
図４は、制御クロック信号ＣＬと、入出力素子１０４Ａ、１０４Ｂによる制御トリガー信号と、貫通電極１０３Ａ、１０３Ｂによる入出力信号と、の時間的な相関関係の他の一例を示す図である。上から一段目と上から二段目の信号波形同士の相関関係から分かるように、隣接する二つの貫通電極のうち、片方（貫通電極１０３Ａ）が接続された入出力素子１０４Ａが、クロック信号の奇数周期における（奇数回目の）立ち上がりのタイミングで、入出力動作を行うように構成されている。また、上から一段目と上から三段目の信号波形同士の相関関係から分かるように、隣接する二つの貫通電極のうち、他の片方（貫通電極１０３Ｂ）が接続された入出力素子１０４Ｂが、クロック信号の偶数周期における（偶数回目の）立ち上がりのタイミングで、入出力動作を行うように構成されている。
このような構成によっても、隣接する貫通電極１０３Ａ、１０３Ｂに対し、同時に入出力信号が印加される状態が発生するのを防ぐことができる。なお、入出力素子１０４Ａは、クロック信号の奇数周期において、立ち上がりではなく、立ち下がりのタイミングで入出力動作を行うように構成されていてもよい。また、入出力素子１０４Ｂは、クロック信号の偶数周期において、立ち上がりではなく、立ち下がりのタイミングで入出力動作を行うように構成されていてもよい。
二種類の入出力素子１０４Ａ、１０４Ｂを用い、貫通電極１０３Ａと貫通電極１０３Ｂとで入出力のタイミングをずらすことにより、同時に動作する貫通電極１０３の数が半分になる。しかしながら、配置される貫通電極１０３の合計本数が多くなるほど、この影響は小さくなり、１００本以上であれば、ほぼ無視できるものとなる。
一つの入出力素子１０４に接続される貫通電極１０３の数が多い場合、貫通電極１０３は広い領域にわたって配置されることになるため、入出力素子１０４から近い位置にある貫通電極１０３と、遠い位置にある貫通電極１０３とで、入出力素子１０４と接続するための配線の長さの違いが顕著になる。そこで、同じ種類の入出力素子１０４を複数配置し、同じタイミングで動作させる複数の貫通電極１０３を、それぞれの近い位置にある入出力素子に接続させてもよい。これにより、貫通電極１０３ごとの配線長さの違いの影響を低減させることができる。
以上のように、本実施形態に係る半導体装置１００では、複数の貫通電極１０３を介して、異なる半導体チップ１０２上の機能素子同士が接続されている。隣接する二つの貫通電極１０３のうち、片方が接続される入出力素子１０４Ａと、他の片方が接続される入出力素子１０４Ｂとが、互いに異なるタイミングで入出力を行うように構成されている。そのため、隣接する二つの貫通電極１０３に対して同時に入出力信号が印加されることがない。つまり、片方が、Ｈ状態からＬ状態、またはＬ状態からＨ状態に変わるとき、他の片方はＨ状態またはＬ状態を維持することになる。
したがって、複数の貫通電極１０３が狭ピッチで形成されている場合において、いずれの貫通電極１０３に印加された入出力信号も、隣接する他の貫通電極、あるいは、さらに遠くに配置された貫通電極に印加される入出力信号との容量結合を低く抑えることができる。これにより、機能素子のオンオフの動作を、容量結合にともなうノイズの影響を抑えた安定した状態で行うことができる。
＜第二実施形態＞
図５は、本発明の第二実施形態に係る半導体装置２００を、最上層の半導体チップ１０２側から見た平面図である。半導体装置２００は、四種類の入出力信号を発生させることを想定し、四つの入出力素子１０４Ａ、１０４Ｂ、１０４Ｃ、１０４Ｄを備えている。その他の構成については、第一実施形態の半導体装置１００の構成と同様であり、半導体装置１００と対応する箇所については、形状の違いによらず、同じ符号で示している。
複数の入出力素子１０３が、クロック信号を発生させる制御クロック信号ＣＬ（不図示）に接続されている。複数の貫通電極１０３は、いずれも同じ材料からなり、同じ形状を有するものであり、所定の規則性、対称性を有するパターンを形成するように配置されている。ここでも第一実施形態と同様に、複数の貫通電極１０３が、チェッカーパターンを形成するように配置されている場合について例示しているが、千鳥格子パターン、ハニカムパターン等の異なるパターンを形成するように配置されていてもよい。
第一実施形態と同様に、隣接する二つの貫通電極１０３のうち、片方が接続された入出力素子１０４と、他の片方が接続された入出力素子１０４とは、互いに異なるタイミングで入出力の動作を行うように構成されているが、第二実施形態は、次の点で第一実施形態と異なる。第二実施形態では、一方向において隣接する貫通電極１０３が接続されるそれぞれの入出力素子１０４と、他方向において隣接する貫通電極１０３が接続されるそれぞれの入出力素子１０４とが、互いに異なるタイミングで信号の入出力動作を行うように構成されている。つまり、第二実施形態では、一つの貫通電極に対し、互いに異なる方向に隣接している貫通電極同士が、互いに異なるタイミングで動作するように構成されている。
図５では、横方向（Ｄ１方向）において隣接する貫通電極１０３Ａ、１０３Ｂが、それぞれ入出力素子１０４Ａ、１０４Ｂに接続されている。また、縦方向（Ｄ２方向）において隣接する貫通電極１０３Ａ、１０３Ｃが、それぞれ入出力素子１０４Ａ、１０４Ｃに接続されている。また、右下がりの斜め方向（Ｄ３方向）において隣接する貫通電極１０３Ａ、１０３Ｄが、それぞれ入出力素子１０４Ａ、１０４Ｄに接続されている。そして、右上がりの斜め方向（Ｄ４方向）において貫通電極１０３Ｂ、１０３Ｃが、それぞれ入出力素子１０４Ｂ、１０４Ｃに接続されている。ここに示す配線の仕方は一例であって、これに限定されることはない。
四つの入出力素子１０４Ａ、１０４Ｂ、１０４Ｃ、１０４Ｄは、接続されている貫通電極に対して入出力（入出力信号のオンオフ）を行うタイミングが、互いに異なっている。したがって、例えば、貫通電極１０３Ａを基準として、Ｄ１方向において隣接する貫通電極１０３Ｂ、Ｄ２方向において隣接する貫通電極１０３Ｃ、Ｄ３方向において隣接する貫通電極１０３Ｄは、互いに異なるタイミングで動作することになる。貫通電極１０３Ｂ、１０３Ｃ、１０３Ｄを基準とした場合も同様である。
つまり、隣接する４つの貫通電極１０３Ａ、１０３Ｂ、１０３Ｃ、１０３Ｄのうち、一つの貫通電極に入出力信号が印加されているとき、他の３つの貫通電極に対しては入出力信号の印加が停止されるように構成されている。このような構成により、いずれの貫通電極１０３に印加される入出力信号も、隣接する他の貫通電極１０３に印加される入出力信号と、容量結合してしまう問題を回避することができる。また、いずれの貫通電極１０３に印加される入出力信号も、この隣接する貫通電極１０３によってシールドされることにより、さらに離れた位置にある貫通電極１０３の入出力信号との容量結合を抑えることができる。
第一実施形態の半導体装置１００は、Ｄ１方向、Ｄ２方向において隣接する貫通電極に印加される、入出力信号同士の容量結合のみを回避するように構成されている。第二実施形態では、これに加えて、さらにＤ３方向、Ｄ４方向において隣接する貫通電極に印加される、入出力信号同士の容量結合をも回避するように構成されている。これにより、第二実施形態では、ノイズの影響をより低く抑えることができ、機能素子のオンオフ動作を、より安定した状態で行うことができる。
図６は、制御クロック信号ＣＬと、入出力素子１０４Ａ、１０４Ｂ、１０４Ｃ、１０４Ｄによる制御トリガー信号と、貫通電極１０３Ａ、１０３Ｂ、１０３Ｃ、１０３Ｄによる入出力信号と、の時間的な相関関係の一例を示す図である。制御クロック信号ＣＬによって発生するクロック信号の波形（上から一段目）、入出力素子１０４Ａ、１０４Ｂ、１０４Ｃ、１０４Ｄで発生する制御トリガー信号の波形（上から二段目、三段目、四段目、五段目）、および貫通電極１０３Ａ、１０３Ｂ、１０３Ｃ、１０３Ｄで発生する入出力信号の波形（上から六段目、七段目、八段目、九段目）を、時間軸ｔを揃えて示している。
上から一段目と二段目の信号波形同士の相関関係から分かるように、貫通電極１０３Ａが接続された入出力素子１０４Ａは、クロック信号の奇数周期における（奇数回目の）立ち上がりのタイミングで、入出力動作を行うように構成されている。また、上から一段目と三段目の信号波形同士の相関関係から分かるように、貫通電極１０３Ｂが接続された入出力素子１０４Ｂは、クロック信号の奇数周期における立ち下がりのタイミングで、入出力動作を行うように構成されている。また、上から一段目と四段目の信号波形同士の相関関係から分かるように、貫通電極１０３Ｃが接続された入出力素子１０４Ｃは、クロック信号の偶数周期（偶数回目の）における立ち上がりのタイミングで、入出力動作を行うように構成されている。また、上から一段目と五段目の段の信号波形同士の相関関係から分かるように、貫通電極１０３Ｄが接続された入出力素子１０４Ｄは、クロック信号の偶数周期における立ち下がりのタイミングで、入出力動作を行うように構成されている。このような構成により、隣接する貫通電極１０３Ａ、１０３Ｂ、１０３Ｃ、１０３Ｄに対し、同時に入出力信号が印加される状態が発生するのを防ぐことができる。
以上のように、本実施形態に係る半導体装置２００では、斜め方向を含むいずれの方向においても、隣接する二つの貫通電極１０３が、互いに異なるタイミングで動作するように構成されている。そのため、いずれの方向においても、隣接する二つの貫通電極１０３に対して同時に入出力信号が印加されることがなく、片方がオン状態であるときに、他の片方はオフ状態とない。つまり、片方が、Ｈ状態からＬ状態、またはＬ状態からＨ状態に変わるとき、他の片方はＨ状態またはＬ状態を維持することになる。
したがって、複数の貫通電極１０３が狭ピッチで形成されている場合において、いずれの貫通電極１０３に印加された入出力信号も、方向によらず、隣接する他の貫通電極、あるいは、さらに遠くに配置された貫通電極に印加される入出力信号との容量結合を低く抑えることができる。これにより、機能素子のオンオフの動作を、容量結合にともなうノイズの影響を抑えた安定した状態で行うことができる。
１００、２００・・・半導体装置
１０１・・・ベース基板
１０２・・・半導体チップ
１０３、１０３Ａ、１０３Ｂ、１０３Ｃ、１０３Ｄ・・・貫通電極
１０４、１０４Ａ、１０４Ｂ、１０４Ｃ、１０４Ｄ・・・入出力素子
Ｄ１、Ｄ２、Ｄ３、Ｄ４・・・配置方向
Ｌ・・・積層方向

Claims (8)

  1. 積層された複数の半導体チップを、積層方向に貫通する複数の貫通電極を介して電気的に接続してなる半導体装置であって、
    前記半導体チップ同士がバンプを介さずに接合され、
    複数の前記貫通電極のそれぞれに接続された機能素子が、所定のタイミングでオンまたはオフの動作を行うように、複数の前記貫通電極のそれぞれに対し、信号の入出力動作を行う複数の入出力素子のいずれかが接続されており、
    隣接する二つの前記貫通電極のうち、片方が接続された前記入出力素子と、他の片方が接続された前記入出力素子とが、互いに異なるタイミングで前記信号の入出力動作を行うように構成され、
    前記片方が接続された前記入出力素子は、前記半導体チップの一端側に配置され、前記他の片方が接続された前記入出力素子は、前記半導体チップの他端側に配置されることを特徴とする半導体装置。
  2. 複数の前記入出力素子がクロック信号を発生させる外部電源に接続されており、
    隣接する二つの前記貫通電極のうち、片方が接続された前記入出力素子が、発生した前記クロック信号の立ち上がりのタイミングで入出力動作を行うように構成され、
    隣接する二つの前記貫通電極のうち、他の片方が接続された前記入出力素子が、発生した前記クロック信号の立ち下がりのタイミングで入出力動作を行うように構成されていることを特徴とする請求項１に記載の半導体装置。
  3. 複数の前記入出力素子がクロック信号を発生させる外部電源に接続されており、
    隣接する二つの前記貫通電極のうち、片方が接続された前記入出力素子が、発生した前記クロック信号の奇数周期における立ち上がりまたは立ち下がりのタイミングで入出力動作を行うように構成され、
    隣接する二つの前記貫通電極のうち、他の片方が接続された前記入出力素子が、発生した前記クロック信号の偶数周期における立ち上がりまたは立下がりのタイミングで入出力動作を行うように構成されていることを特徴とする請求項１に記載の半導体装置。
  4. 複数の前記入出力素子がクロック信号を発生させる外部電源に接続されており、
    一方向において隣接する前記貫通電極が接続されるそれぞれの入出力素子と、他方向において隣接する前記貫通電極が接続されるそれぞれの入出力素子とが、互いに異なるタイミングで前記信号の入出力動作を行うように構成されていることを特徴とする請求項１に記載の半導体装置。
  5. 前記一方向において隣接する二つの前記貫通電極のうち、一方が接続された前記入出力素子が、発生した前記クロック信号の奇数周期における立ち上がりのタイミングで入出力動作を行うように構成され、
    前記一方向において隣接する二つの前記貫通電極のうち、他方が接続された前記入出力素子が、発生した前記クロック信号の奇数周期における立ち下がりのタイミングで入出力動作を行うように構成され、
    前記他方向において隣接する二つの前記貫通電極のうち、一方が接続された前記入出力素子が、発生した前記クロック信号の偶数周期における立ち上がりのタイミングで入出力動作を行うように構成され、
    前記他方向において隣接する二つの前記貫通電極のうち、他方が接続された前記入出力素子が、発生した前記クロック信号の偶数周期における立ち下がりのタイミングで入出力動作を行うように構成されていることを特徴とする請求項４に記載の半導体装置。
  6. 複数の前記貫通電極がチェッカーパターンを形成するように配置されていることを特徴とする請求項１～５のいずれか一項に記載の半導体装置。
  7. 複数の前記貫通電極が千鳥格子パターンを形成するように配置されていることを特徴とする請求項１～５のいずれか一項に記載の半導体装置。
  8. 複数の前記貫通電極がハニカムパターンを形成するように配置されていることを特徴とする請求項１～５のいずれか一項に記載の半導体装置。
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