JP5471439B2 - 半導体チップ及び半導体装置 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 97
- 239000000758 substrate Substances 0.000 claims description 59
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 55
- 229910052710 silicon Inorganic materials 0.000 claims description 55
- 239000010703 silicon Substances 0.000 claims description 55
- 230000008878 coupling Effects 0.000 claims description 47
- 238000010168 coupling process Methods 0.000 claims description 47
- 238000005859 coupling reaction Methods 0.000 claims description 47
- 230000008054 signal transmission Effects 0.000 claims description 39
- 230000000149 penetrating effect Effects 0.000 claims description 15
- 230000005540 biological transmission Effects 0.000 description 133
- 239000010410 layer Substances 0.000 description 23
- 230000003071 parasitic effect Effects 0.000 description 18
- 238000010586 diagram Methods 0.000 description 14
- 238000004891 communication Methods 0.000 description 6
- 239000000872 buffer Substances 0.000 description 5
- 230000006870 function Effects 0.000 description 5
- 238000005070 sampling Methods 0.000 description 5
- 230000007704 transition Effects 0.000 description 5
- 230000002238 attenuated effect Effects 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- 230000000630 rising effect Effects 0.000 description 4
- 230000002457 bidirectional effect Effects 0.000 description 3
- 230000007257 malfunction Effects 0.000 description 3
- 230000015654 memory Effects 0.000 description 3
- 238000000034 method Methods 0.000 description 2
- 239000012790 adhesive layer Substances 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 230000035945 sensitivity Effects 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
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- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
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- H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
- H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
- H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
- H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
- H01L25/0657—Stacked arrangements of devices
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
- H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
- H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
- H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
- H01L2225/06503—Stacked arrangements of devices
- H01L2225/06513—Bump or bump-like direct electrical connections between devices, e.g. flip-chip connection, solder bumps
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
- H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
- H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
- H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
- H01L2225/06503—Stacked arrangements of devices
- H01L2225/06527—Special adaptation of electrical connections, e.g. rewiring, engineering changes, pressure contacts, layout
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
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Description
本発明は、チップ−チップ間、またはチップ−パッケージ間の信号伝送を行う半導体装置及びその半導体チップに関し、特に、複数のチップを層状（３次元状）に積み上げたときの、複数のチップ間における信号伝送を非接触で行う半導体装置及びその半導体チップに関する。
複数の半導体チップ間のデータ伝送の高速化や大容量化の要求と、半導体装置の実装面積の小型化の要求に応えるため、複数の半導体チップを積層した半導体装置が数多く実現されている。その中で、チップ上に形成された電極同士を互いに対向させて非接触で近接配置し、両電極間の容量性結合を利用して、チップ−チップ間の信号伝送を行う構成が知られている。この構成は、電極同士を接触させた場合に生じやすくなる接続不良が問題とならないため、特に、複数ＣＰＵ間、ＣＰＵ−メモリ間、複数メモリ間など、多数の電極を必要とする半導体チップ間の接続やそれらを積層した半導体装置において、実用化が期待されている。
図１は典型的な非接触信号伝送を行う半導体装置であって、チップＡとチップＢ上には、それぞれ電極Ａおよび電極Ｂがチップ回路面上に形成されており、両電極は向かい合った状態で近接配置されている。電極Ａをドライバ、電極Ｂをレシーバとしたとき、両電極間には静電容量が生じているため、両電極は容量性で結合するようになる。すなわち、このとき電極Ａから発生した電気力線が電極Ｂに到達し、両電極は電気的に結合（容量性結合）した状態となり、電極Ａから電極Ｂへの信号のやり取りが行われる。
しかしながら、この関連する技術では、向かい合ったチップ間の信号伝送、すなわち、１対１のチップ間伝送を行うことはできるが、３つ以上のチップ間における信号伝送を行うことはできない。図２に示すように、従来のチップ構成をただ単に３次元状に積み上げただけでは、最下層のチップＡから最上層のチップＣへ信号を伝送する場合、例えば、一般的に良く用いられる半導体基板（たとえば、シリコン基板など）で構成されたチップを想定した場合、中間層に位置するチップＢの基板が有する導電性（損失）の影響により、最下層から最上層へ伝わる電界が減衰し、チップＡ−チップＣ間における信号伝送を十分に行うことが困難であった。
そこで、特許文献１、２では、３つ以上のチップ間における信号伝送を可能とするため、シリコン基板に表裏を貫通させるための導電性領域を設け、さらに、（１）上側に積層されたウエハからの信号を受信する場合、（２）上側に積層されたウエハに信号を送信する場合、（３）下側に積層されたウエハからの信号を受信する場合、（４）下側に積層されたウエハに信号を送信する場合、に分け、信号伝送を行う積層電気回路が開示されている。
また、特許文献３では、３つ以上のチップ間ではなく、２つのチップ間であるが、その間に、上下に電極を設け、それを貫通する配線を形成した誘電体基板を挟み込んだ、３層のモジュラー電子システムが開示されている。
特開昭５６−００２６６２号公報
特開昭６２−０２０３６２号公報
特表平０９−５０４９０８号公報
特許文献１、２では、送/受信、上下からの信号の切り換えを行う回路について具体的な実施例が開示されていない。そのため、非接触方式を用いながら、チップ間のデータ伝送量の高速化や大容量化、半導体装置の実装小型化を実現する術がなかった。また、特許文献３のＦｉｇ.８に、誘電体基板内の配線を用いることでチップ間を１対多で接続する実施例が記載されているが、分岐先の回路が回路動作の負荷として働くため、動作速度が低下するという問題があった。
本発明の目的は、複数ＣＰＵ間、ＣＰＵ−メモリ間、複数メモリ間など、データ伝送の高速化や大容量化の要求と、実装面積の小型化の要求の特に強い半導体チップおよび半導体装置に対し、チップ間を非接触で３層以上に積み上げることにより、接続信頼性の高い半導体装置及びその半導体チップを提供することにある。
本発明の半導体チップは、
第１の信号伝送回路と第１の切替えスイッチが形成されたシリコン基板と、シリコン基板上に形成された配線層と、配線層上に形成された第１の容量性結合用上部電極とを有する半導体チップであって、シリコン基板を貫通する第１のビアホールを介してシリコン基板の裏面にも第１の容量性結合用下部電極が形成され、第１の容量性結合用上部電極は第１の信号伝送回路に直接接続され、第１の容量性結合用下部電極は第１のビアホールと第１の切替えスイッチとを介して第１の信号伝送回路に接続されている。
第１の信号伝送回路と第１の切替えスイッチが形成されたシリコン基板と、シリコン基板上に形成された配線層と、配線層上に形成された第１の容量性結合用上部電極とを有する半導体チップであって、シリコン基板を貫通する第１のビアホールを介してシリコン基板の裏面にも第１の容量性結合用下部電極が形成され、第１の容量性結合用上部電極は第１の信号伝送回路に直接接続され、第１の容量性結合用下部電極は第１のビアホールと第１の切替えスイッチとを介して第１の信号伝送回路に接続されている。
本発明の半導体装置は、
第１の信号伝送回路と第１の切替えスイッチが形成されたシリコン基板と、シリコン基上に形成された配線層と、配線層上に形成された第１の容量性結合用上部電極とを有する半導体チップを備えた半導体装置であって、シリコン基板を貫通する第１のビアホールを介してシリコン基板の裏面にも第１の容量性結合用下部電極が形成され、第１の容量性結合用上部電極は第１の信号伝送回路に直接接続され、第１の容量性結合用下部電極は第１のビアホールと第１の切替えスイッチとを介して第１の信号伝送回路に接続された半導体チップを備えている。
第１の信号伝送回路と第１の切替えスイッチが形成されたシリコン基板と、シリコン基上に形成された配線層と、配線層上に形成された第１の容量性結合用上部電極とを有する半導体チップを備えた半導体装置であって、シリコン基板を貫通する第１のビアホールを介してシリコン基板の裏面にも第１の容量性結合用下部電極が形成され、第１の容量性結合用上部電極は第１の信号伝送回路に直接接続され、第１の容量性結合用下部電極は第１のビアホールと第１の切替えスイッチとを介して第１の信号伝送回路に接続された半導体チップを備えている。
本発明により、３層以上の半導体チップから構成される半導体装置において、各半導体チップ間の信号の伝送が、それぞれ制御され、所定の半導体チップ間の所定の電極間の信号伝送が実現される。また、容量性結合により信号が伝送されるため、接触型の電極のように導電性を確実にする必要はなく、互いの半導体チップ間の位置の制御精度の許容度が
大きくなる。
大きくなる。
１ 半導体装置
２ａ、２ｂ、２ｃ 半導体チップ
３ａ、３ｂ、３ｃ シリコン基板
４ａ、４ｂ、４ｃ 配線層
５ａ、５ｂ 接着層
６ａ、６ｂ、６ｃ、６ｄ、６ｅ、６ｆ 送受信回路
７、７ａ、７ｂ、７ｃ、７ｄ、１１ａ、１１ｂ、１１ｃ、１１ｄ、１２ａ、１２ｂ、１２ｃ、１２ｄ、１２ｅ、１２ｆ、１２ｇ、１２ｈ、７Ａ、７Ｂ、７Ｃ、７Ｄ、７Ａ１、７Ｂ１、７Ｃ１、７Ａ２、７Ｂ２、７Ｃ２、１７Ａ、１７Ｂ、１７Ｃ スイッチ
８ａ、８ｂ、８ｃ、８ｄ、８ｅ、８ｆ、８ｇ、８ｈ 電極パッド
９、９ａ、９ｂ 貫通するビアホール
１０ 内部回路への端子
１０Ａ 接点
１３Ａ、１３Ｂ、１３Ｃ、１３Ｄ、１５Ａ１、１５Ｂ１、１５Ｃ１、１５Ａ２、１５Ｂ２、１５Ｃ２ アンプ
１４Ａ、１４Ｂ、１４Ｃ、１４Ｄ、１６Ａ１、１６Ｂ１、１６Ｃ１、１６Ａ２、１６Ｂ２、１６Ｃ２ スイッチ付きアンプ
１８ 送信バッファ
１９ 受信バッファ、サンプリングラッチ
２ａ、２ｂ、２ｃ 半導体チップ
３ａ、３ｂ、３ｃ シリコン基板
４ａ、４ｂ、４ｃ 配線層
５ａ、５ｂ 接着層
６ａ、６ｂ、６ｃ、６ｄ、６ｅ、６ｆ 送受信回路
７、７ａ、７ｂ、７ｃ、７ｄ、１１ａ、１１ｂ、１１ｃ、１１ｄ、１２ａ、１２ｂ、１２ｃ、１２ｄ、１２ｅ、１２ｆ、１２ｇ、１２ｈ、７Ａ、７Ｂ、７Ｃ、７Ｄ、７Ａ１、７Ｂ１、７Ｃ１、７Ａ２、７Ｂ２、７Ｃ２、１７Ａ、１７Ｂ、１７Ｃ スイッチ
８ａ、８ｂ、８ｃ、８ｄ、８ｅ、８ｆ、８ｇ、８ｈ 電極パッド
９、９ａ、９ｂ 貫通するビアホール
１０ 内部回路への端子
１０Ａ 接点
１３Ａ、１３Ｂ、１３Ｃ、１３Ｄ、１５Ａ１、１５Ｂ１、１５Ｃ１、１５Ａ２、１５Ｂ２、１５Ｃ２ アンプ
１４Ａ、１４Ｂ、１４Ｃ、１４Ｄ、１６Ａ１、１６Ｂ１、１６Ｃ１、１６Ａ２、１６Ｂ２、１６Ｃ２ スイッチ付きアンプ
１８ 送信バッファ
１９ 受信バッファ、サンプリングラッチ
本発明による半導体装置の実施の形態について、図面を参照して詳細に説明する。
図３は、３枚の半導体チップ２ａ、２ｂ、２ｃを積層した半導体装置１である。各半導体チップ表面には電極パッドが形成され、この電極パッド間をある距離、離した状態で対向させ、対向する電極パッド同士でチップ間の信号授受を行うものである。また、半導体チップ２ａ、２ｃでは回路が形成されている面に電極パッドが形成されているのに対し、半導体チップ２ｂでは、その裏面にも電極パッドが設けられている。この半導体チップ２ｂにより、３枚以上の半導体チップを重ねた場合でも半導体チップ間の信号授受ができるものである。
（本発明の第一の実施の形態）
図４は、図３における電極パッド部を拡大した図であり、第一の実施の形態の構成を示す。半導体チップ２ａ、２ｃは、シリコン基板３ａ、３ｃに少なくとも１つの送受信回路６ａ、６ｃが形成され、その上に形成されている配線層４ａ、４ｃ中、もしくはその上に、電極パッド８ａ、８ｄが形成されている。一方、半導体チップ２ｂは、シリコン基板３ｂに少なくとも１つの送受信回路６ｂに加えスイッチ７が形成されている。また、配線層４ｂ中、もしくはその上に電極パッド８ｂが形成され、シリコン基板３ｂを貫通するビアホール９を介してシリコン基板３ｂの裏面にも電極パッド８ｃが形成されている。
図４は、図３における電極パッド部を拡大した図であり、第一の実施の形態の構成を示す。半導体チップ２ａ、２ｃは、シリコン基板３ａ、３ｃに少なくとも１つの送受信回路６ａ、６ｃが形成され、その上に形成されている配線層４ａ、４ｃ中、もしくはその上に、電極パッド８ａ、８ｄが形成されている。一方、半導体チップ２ｂは、シリコン基板３ｂに少なくとも１つの送受信回路６ｂに加えスイッチ７が形成されている。また、配線層４ｂ中、もしくはその上に電極パッド８ｂが形成され、シリコン基板３ｂを貫通するビアホール９を介してシリコン基板３ｂの裏面にも電極パッド８ｃが形成されている。
半導体チップ２ｂでは、回路面にある電極パッド８ｂが送受信回路６ｂに直接接続されているのに対し、裏面にある電極パッド８ｃはビアホール９とスイッチ７を介して送受信回路に接続されている。
図５をもとにして本発明の動作を説明する。
図５は、先に示した半導体チップ２ｂの回路図である。信号が電極パッド８ｂから入力される場合には、スイッチ７を開放する。これによって電極パッド８ｂから来た信号は送受信回路６ｂに入力される。一方、送受信回路から電極パッド８ｃに信号が出力される場合には、スイッチ７を接続する。なお、送受信回路６ａ、６ｂ、６ｃは送受信回路として一体化してあるが、送信回路または受信回路と別々の回路とすることもできる。
同回路図からわかるように、電極パッド８ｃにはビアホール９がつながる。シリコン基板にビアホールを形成する場合、有機基板にビアホールを形成する場合と異なり、シリコンとビアホールの界面に薄い絶縁層を設けなければならない。そのため、ビアホールの寄生容量は数ｐＦにもなることがあり、その値は隣り合う半導体チップの電極パッド間容量に比べて無視できない。そのため、本発明では、電極パッド８ｂから入力される信号に対して、このビアホール９の寄生容量が見えないようにするため、スイッチ７を用意している。
一方、送受信回路６ｂから電極パッド８ｃに信号が出力される場合には、送受信回路６ｂからビアホール９、電極パッド８ｃに加え、電極パッド８ｂが見える。しかしながら、電極パッド８ｂの寄生容量はビアホール９に比べれば十分小さいため、無視できる。
スイッチ７を送受信回路６ｂと電極パッド８ｃの間だけでなく、電極パッド８ｂとの間にも入れることが考えられるが、本実施の形態では、低消費電力を実現するため、最も寄生容量が大きい、ビアホールにつながる部分にのみスイッチを設けた。
信号が電極パッド８ｃから入力される場合には、スイッチ７を接続する。これによって電極パッド８ｃから来た信号は送受信回路６ｂに入力される。一方、送受信回路から電極パッド８ｂに信号が出力される場合には、スイッチ７を開放する。
上述の半導体チップ２ａ、２ｂ、２ｃを図３のように積層した半導体装置１にすることができる。
（本発明の第二の実施の形態）
図６は、第二の実施の形態である。
図６は、第二の実施の形態である。
第一の実施の形態では、送受信回路６ｂとビアホール９の間にスイッチ７を設けたが、本実施の形態では、送受信回路６ｂと電極パッド８ｂの間にもスイッチ７ｂを設けた。なお、送受信回路６ｂとビアホール９の間のスイッチをスイッチ７ａとした。スイッチ７ａ、７ｂは共に送受信回路６ｂと同じシリコン基板上に形成した。それ以外は、先に示した第一の実施の形態と同じである。
図７を用いて動作を説明する。信号が電極パッド８ｂから入力される場合には、スイッチ７ｂが接続され、７ａが開放される。これによって、電極パッド８ｂからは寄生容量の大きなビアホール９が見えない。一方、送受信回路６ｂから電極パッド８ｃに信号が出力される場合には、スイッチ７ｂが開放され、スイッチ７ａが接続される。これによって、電極パッド８ｂの寄生容量は見えなくなる。
信号が電極パッド８ｃから入力される場合には、スイッチ７ａが接続され、７ｂが開放される。これによって、電極パッド８ｂの寄生容量は見えなくなる。一方、送受信回路６ｂから電極パッド８ｂに信号が出力される場合には、スイッチ７ａが開放され、スイッチ７ｂが接続される。これによって、電極パッド８ｂからは寄生容量の大きなビアホール９が見えない。
信号が電極パッド８ｃから入る場合、第一の実施の形態では、ビアホール９の寄生容量に加え、電極パッド８ｂの寄生容量も見えるため、特に、電極パッド８ｂの先に、チップが多段に接続される場合にはこの寄生容量が大きくなり、信号品質が低下する恐れがあった。しかし、本実施の形態では、スイッチ７ｂによって電極パッド８ｂの寄生容量を削除
することができるので、信号品質が向上する。
することができるので、信号品質が向上する。
上述の半導体チップ２ａ、２ｂ、２ｃを図３のように積層した半導体装置１にすることができる。
（本発明の第三の実施の形態）
図８は、第三の実施の形態である。
図８は、第三の実施の形態である。
第二の実施の形態では、送受信回路６ｂとビアホール９の間にスイッチ７ａを設け、送受信回路６ｂと電極パッド８ｂの間にもスイッチ７ｂを設けたが、本実施の形態では、上下の電極パッド８ｂと８ｃ間を直接開閉するスイッチ７ｃを設けた。スイッチ７ａ、７ｂ、７ｃは共に送受信回路６ｂと同じシリコン基板上に形成した。それ以外は、先に示した第二の実施の形態と同じである。
図９は、図８の回路図である。
電極パッド８ｂ−送受信回路６ｂ間や電極パッド８ｃ−送受信回路６ｂ間の信号授受は、第二の実施の形態と同じように動作する。電極パッド８ｂ−電極パッド８ｃ間で信号を直接伝送する場合は、スイッチ７ｃは接続され、スイッチ７ａ、７ｂは開放される。この場合、送受信回路６ｂは負荷として見えない。
第一／第二の実施の形態でも同じ信号伝送が可能であるが、その場合、送受信回路が負荷として見えるため、信号減衰がその分大きくなる。
本実施の形態では、特に、半導体チップ２ａから２ｃ、もしくは２ｃから２ａに、信号を直接伝送したい場合に、２つのスイッチ７ａ、７ｂを通過せず、1つのスイッチ７ｃだけを通過させることが可能となり、信号減衰が小さくなる。
上述の半導体チップ２ａ、２ｂ、２ｃを図３のように積層した半導体装置１にすることができる。
（本発明の第四の実施の形態）
図１０は、第四の実施の形態である。
図１０は、第四の実施の形態である。
半導体チップ２ａ、２ｃは、シリコン基板３ａ、３ｃに少なくとも１つの送受信回路６ａ、６ｃが形成され、その上に形成されている配線層４ａ、４ｃ中、もしくはその上に、電極パッド８ａ、８ｄが形成されている。一方、半導体チップ２ｂは、シリコン基板３ｂに少なくとも１つの送受信回路６ｂに加えスイッチ７ａ、７ｄが形成されている。また、配線層４ｂ中、もしくはその上に電極パッド８ｂが形成され、シリコン基板３ｂを貫通するビアホール９ａを介してシリコン基板３ｂの裏面にも電極パッド８ｃが形成され、また、シリコン基板３ｂを貫通するビアホール９ｂを介してシリコン基板３ｂの裏面にも電極パッド８ｅが形成されている。
半導体チップ２ｂでは、回路面にある電極パッド８ｂが送受信回路６ｂに直接接続されているのに対し、裏面にある電極パッド８ｃはビアホール９ａとスイッチ７ａを介して送受信回路６ｂに接続され、また、裏面にある電極パッド８ｅはビアホール９ｂとスイッチ７ｄを介して送受信回路６ｂに接続されている。
２つのスイッチ７ａ、７ｄは、送受信回路６ｂからビアホール９ａや９ｂの寄生容量が見えないように結線を切断する役割と、電極パッド８ｃもしくは８ｅを選択する役割の両方を担う。
また、図１１は、図１０の回路図である。
スイッチ７ａは接続され、スイッチ７ｄは開放される場合、電極パッド８ｂ−送受信回路６ｂ間や電極パッド８ｃ−送受信回路６ｂ間の信号授受は、第一の実施の形態と同じように動作する。
スイッチ７ａは開放され、スイッチ７ｄは接続される場合、電極パッド８ｂ−送受信回路６ｂ間や電極パッド８ｅ−送受信回路６ｂ間の信号授受は、第一の実施の形態と同じように動作する。
本実施の形態では、上部のチップと下部のチップが1対多接続することによってデータ処理速度が高められる。また、スイッチ７ａ、７ｄを設けることで、電極８ｃ、８ｅに対する負荷を分離することができるため、高い信号品質も維持できる。
上述の半導体チップ２ａ、２ｂ、２ｃを図３のように積層した半導体装置１にすることができる。上部のチップと下部のチップが1対多接続する半導体装置となり上述の効果が生じる。
（本発明の第五の実施の形態）
図１２は、第五の実施の形態である。
図１２は、第五の実施の形態である。
半導体チップ２ａ、２ｃは、シリコン基板３ａ、３ｃに少なくとも１つの送受信回路６ａ、６ｃが形成され、その上に形成されている配線層４ａ、４ｃ中、もしくはその上に、電極パッド８ａ、８ｄが形成されている。一方、半導体チップ２ｂは、シリコン基板３ｂに少なくとも１つの送受信回路６ｂに加えスイッチ１１ａ、１１ｄが形成されている。また、配線層４ｂ中、もしくはその上に電極パッド８ｂが形成され、シリコン基板３ｂを貫通するビアホール９ａを介してシリコン基板３ｂの裏面にも電極パッド８ｃが形成され、また、シリコン基板３ｂを貫通するビアホール９ｂを介してシリコン基板３ｂの裏面にも電極パッド８ｅが形成されている。
半導体チップ２ｂでは、回路面にある電極パッド８ｂが送受信回路６ｂに直接接続されているのに対し、裏面にある電極パッド８ｃはビアホール９ａとスイッチ１１ａを介して送受信回路６ｂに接続され、また、裏面にある電極パッド８ｅはビアホール９ｂとスイッチ１１ｄを介して送受信回路６ｂに接続されている。
２つのスイッチ１１ａ、１１ｄは、送受信回路６ｂからビアホール９ａや９ｂの寄生容量が見えないように結線を切断する役割と、電極パッド８ｃもしくは８ｅを選択する役割の両方を担う。
また、半導体チップ２ａ、２ｃは、シリコン基板３ａ、３ｃに少なくとも１つの送受信回路６ｅ、６ｆが形成され、その上に形成されている配線層４ａ、４ｃ中、もしくはその上に、電極パッド８ｆ、８ｈが形成されている。一方、半導体チップ２ｂは、シリコン基板３ｂに少なくとも１つの送受信回路６ｄに加えスイッチ１１ｂ、１１ｃが形成されている。また、配線層４ｂ中、もしくはその上に電極パッド８ｇが形成されている。
半導体チップ２ｂでは、回路面にある電極パッド８ｇが送受信回路６ｄに直接接続されているのに対し、裏面にある電極パッド８ｅはビアホール９ｂとスイッチ１１ｂを介して送受信回路６ｄに接続され、また、裏面にある電極パッド８ｃはビアホール９ａとスイッチ１１ｃを介して送受信回路６ｄに接続されている。
２つのスイッチ１１ｂ、１１ｃは、送受信回路６ｄからビアホール９ａや９ｂの寄生容量が見えないように結線を切断する役割と、電極パッド８ｃもしくは８ｅを選択する役割の両方を担う。
即ち、半導体チップ２ｂ上に２つの送受信回路６ｂ、６ｄと４つのスイッチ１１ａ、１１ｂ、１１ｃ、１１ｄを形成している。上下、左右の電極パッド８ｂ、８ｃ、８ｇ、８ｅを選定することができる。
また、図１３は、図１２の回路図である。
スイッチ１１ａは接続され、スイッチ１１ｄは開放される場合、電極パッド８ｂ−送受信回路６ｂ間や電極パッド８ｃ−送受信回路６ｂ間の信号授受は、第一の実施の形態と同じように動作する。
スイッチ１１ａは開放され、スイッチ１１ｄは接続される場合、電極パッド８ｂ−送受信回路６ｂ間や電極パッド８ｅ−送受信回路６ｂ間の信号授受は、第一の実施の形態と同じように動作する。
スイッチ１１ｂは接続され、スイッチ１１ｃは開放される場合、電極パッド８ｇ−送受信回路６ｄ間や電極パッド８ｅ−送受信回路６ｄ間の信号授受は、第一の実施の形態と同じように動作する。
スイッチ１１ｂは開放され、スイッチ１１ｃは接続される場合、電極パッド８ｇ−送受信回路６ｄ間や電極パッド８ｃ−送受信回路６ｄ間の信号授受は、第一の実施の形態と同じように動作する。
本実施の形態では、上部のチップと下部のチップが多対多接続することによって、第四の実施の形態よりも、さらにデータ処理速度が高められる。同時に、スイッチにより、複数電極に対する負荷を分離することができるため、高い信号品質も維持できる。
上述の半導体チップ２ａ、２ｂ、２ｃを図３のように積層した半導体装置１にすることができる。上部のチップと下部のチップが多対多接続する半導体装置となり上述の効果が生じる。
（本発明の第六の実施の形態）
図１４は、第六の実施の形態の回路図である。第三の実施の形態と第五の実施の形態を組み合わせたものである。
図１４は、第六の実施の形態の回路図である。第三の実施の形態と第五の実施の形態を組み合わせたものである。
送受信回路６ｂと電極パッド８ｂの間にスイッチ１２ｂを設け、送受信回路６ｂと電極パッド８ｇの間にスイッチ１２ｇを設けた。送受信回路６ｄと電極パッド８ｂの間にスイッチ１２ｈを設け、送受信回路６ｄと電極パッド８ｇの間にスイッチ１２ｄを設けた。
半導体チップ２ｂは、シリコン基板３ｂに少なくとも１つの送受信回路６ｂに加えスイッチ１２ａ、１２ｆが形成されている。また、配線層４ｂ中、もしくはその上に電極パッド８ｂが形成され、シリコン基板３ｂを貫通するビアホール９ａを介してシリコン基板３ｂの裏面にも電極パッド８ｃが形成され、また、シリコン基板３ｂを貫通するビアホール９ｂを介してシリコン基板３ｂの裏面にも電極パッド８ｅが形成されている。
電極パッド８ｃはビアホール９ａとスイッチ１２ａを介して送受信回路６ｂに接続され、また、電極パッド８ｅはビアホール９ｂとスイッチ１２ｆを介して送受信回路６ｂに接続されている。
２つのスイッチ１２ａ、１２ｆは、送受信回路６ｂからビアホール９ａや９ｂの寄生容量が見えないように結線を切断する役割と、電極パッド８ｃもしくは８ｅを選択する役割の両方を担う。
また、半導体チップ２ｂは、シリコン基板３ｂに少なくとも１つの送受信回路６ｄに加えスイッチ１２ｃ、１２ｅが形成されている。また、配線層４ｂ中、もしくはその上に電極パッド８ｇが形成されている。
電極パッド８ｅはビアホール９ｂとスイッチ１２ｃを介して送受信回路６ｄに接続され、また、電極パッド８ｃはビアホール９ａとスイッチ１２ｅを介して送受信回路６ｄに接続されている。
２つのスイッチ１２ｃ、１２ｅは、送受信回路６ｄからビアホール９ａや９ｂの寄生容量が見えないように結線を切断する役割と、電極パッド８ｃもしくは８ｅを選択する役割の両方を担う。
本実施の形態では、上下の電極パッド８ｂと８ｃ間を直接開閉するスイッチ１２ｈ、１２ｅを設け、上下の電極パッド８ｇと８ｅ間を直接開閉するスイッチ１２ｇ、１２ｆを設けた。
即ち、半導体チップ２ｂ上に２つの送受信回路６ｂ、６ｄと８つのスイッチ１２ａ、１２ｂ、１２ｃ、１２ｄ、１２ｅ、１２ｆ、１２ｇ、１２ｈをクロスバースイッチ構造に形成している。上下、左右の電極パッド８ｂ、８ｃ、８ｄ、８ｅを選定することができる。
スイッチ１２ａ、１２ｂ、１２ｅ、１２ｈは接続され、スイッチ１２ｃ、１２ｄ、１２ｆ、１２ｇは開放される場合、電極パッド８ｂ−送受信回路６ｂ間や電極パッド８ｃ−送受信回路６ｂ間の信号授受は、第三の実施の形態と同じように動作する。
スイッチ１２ａ、１２ｂ、１２ｅ、１２ｈは開放され、スイッチ１２ｃ、１２ｄ、１２ｆ、１２ｇは接続される場合、電極パッド８ｇ−送受信回路６ｄ間や電極パッド８ｅ−送受信回路６ｄ間の信号授受は、第三の実施の形態と同じように動作する。
スイッチ１２ａ、１２ｃ、１２ｅ、１２ｆは接続され、スイッチ１２ｂ、１２ｄ、１２ｇ、１２ｈは開放される場合、電極パッド８ｂ−送受信回路６ｂ間や電極パッド８ｃ−送受信回路６ｂ間や電極パッド８ｇ−送受信回路６ｄ間や電極パッド８ｅ−送受信回路６ｄ間の信号授受は、第五の実施の形態と同じように動作する。
本実施の形態では、上部のチップと下部のチップがクロスバースイッチで接続されることによって、第五の実施の形態よりも、さらにデータ処理速度が高められる。同時に、スイッチにより、複数電極に対する負荷を分離することができるため、高い信号品質も維持できる。
クロスバースイッチの構成により、必要な接点を選んで開閉できるため、チップ間のデータの衝突や混線などの問題が起こりにくく、伝送速度を上げやすい。特に、ＣＰＵ−ＣＰＵ間の接続では、複数のマイクロコントローラ部分を接続する際、効果を発揮する。
上述の半導体チップ２ａ、２ｂ、２ｃを図１のように積層した半導体装置１にすることができる。上部のチップと下部のチップがクロスバースイッチで接続する半導体装置となり上述の効果が生じる。
（本発明の第七の実施の形態）
複数のチップを積層し、チップ間でのデータ伝送を容量結合を介して送受信する場合、第一に送受信される信号が微分波形となること、第二に貫通ビアホールを信号が通過する際、貫通ビアホール部における寄生容量の影響を受け受信信号の強度が減衰すること、第三に第六の実施の形態などに示したようなスイッチ１２ａ−ｈを介するため、スイッチ１２ａ―ｈの抵抗により受信信号の強度が減衰するなどの課題がある。そこで、容量結合によるデータの送受信をアンプ素子を用いることで、これらの課題を解決する方法を図１５により説明する。図１５では、データ伝送の流れが上部電極から下部電極方向の片方向通信の場合を示している。
複数のチップを積層し、チップ間でのデータ伝送を容量結合を介して送受信する場合、第一に送受信される信号が微分波形となること、第二に貫通ビアホールを信号が通過する際、貫通ビアホール部における寄生容量の影響を受け受信信号の強度が減衰すること、第三に第六の実施の形態などに示したようなスイッチ１２ａ−ｈを介するため、スイッチ１２ａ―ｈの抵抗により受信信号の強度が減衰するなどの課題がある。そこで、容量結合によるデータの送受信をアンプ素子を用いることで、これらの課題を解決する方法を図１５により説明する。図１５では、データ伝送の流れが上部電極から下部電極方向の片方向通信の場合を示している。
まず、上部電極８ｂから送受信回路６ｂなどの回路への端子１０にデータを伝送する場合、スイッチ７Ａおよびスイッチ７ＢをＯＮにし、スイッチ７Ｃおよびスイッチ７ＤをＯＦＦとする。その結果上部電極８ｂから入力されたデータは、アンプ１３Ａにより受信、増幅され、スイッチ７Ａおよび接点１０Ａを介してアンプ１３Ｂにより受信、増幅され、スイッチ７Ｂを介して内部回路へ入力される。このとき、アンプ１３Ｃとアンプ１３Ｄも同様なデータを受信、増幅するが、スイッチ７Ｃおよびスイッチ７ＤがＯＦＦになっているために接点１０Ａでのアンプ１３Ａからのデータとアンプ１３Ｃからのデータの競合は起こらず、貫通するビアホール９を介した下部電極８ｃへのデータ伝送も行われない。その結果、誤動作を引き起こすことなく所望のデータ伝送が行われる。また、アンプを介することによって、容量結合やスイッチ７Ａの抵抗により減衰した信号を正確に受信することが可能となる。加えて、アンプがない場合には、受信信号の強度を受信回路の感度以上に保つために、送信電力を大きくする必要があったが、アンプを介することで送信電力を低減することも可能となる。
次に、内部回路からのデータを下部電極８ｃに伝える場合、スイッチ７Ｃおよびスイッチ７ＤをＯＮにし、スイッチ７Ａおよびスイッチ７ＢをＯＦＦとする。その結果、内部回路からのデータがアンプ１３Ｃにより受信、増幅され、スイッチ７Ｃおよび接点１０Ａを介してアンプ１３Ｄに送信され、アンプ１３Ｄにより受信、増幅され、スイッチ７Ｄおよび貫通するビアホール９を介して下部電極８ｃへ入力される。このとき、アンプ１３Ｂの接点１０Ａと接続されているため同様なデータを受信、増幅するが、スイッチ７ＢがＯＦＦになっているために内部回路への端子１０においてデータの競合は起こらず、誤動作を引き起こすことはない。加えて、上部電極８ｂに入力されるデータはアンプ１３Ａにて受信、増幅されるが、スイッチ７ＡがＯＦＦのため接点１０Ａにおいてデータの競合は起こらず、誤動作を引き起こすことはない。その結果、内部回路から下部電極８ｃに向けて所望のデータ伝送が行われる。また、信号はアンプ１３Ｄにより増幅されるため上部電極８ｂで受信した信号を増幅して下部電極８ｃに伝えることができる。よって、下チップに対して、容量結合により信号伝送を行っても十分に増強されて信号を伝送することができる。また、３枚以上のチップを積層した場合、アンプがない場合は送信振幅をチップ３枚以上が伝送可能となるように大きくする必要があったが、アンプを介した場合は、１枚１枚のチップ間の伝送ごとに信号を増幅するので、送信振幅は１枚分の振幅でよい。加えて、アンプがない場合は、設計時に予定していた積層チップ数しか積層できないのに対して、アンプを介した場合は、設計時に積層されるチップ数を考慮する必要がない。
上部電極からのデータを内部回路および下部電極８ｃの双方に伝送する場合は、スイッチ７Ａ、スイッチ７Ｂ、およびスイッチ７ＤをＯＮにし、スイッチ７ＣをＯＦＦとする。その結果、上部電極８ｂからのデータはアンプ１３Ａ、スイッチ７Ａ、アンプ１３Ｂ、スイッチ７Ｂを介して内部回路へ伝送されると同時に、アンプ１３Ａ、スイッチ７Ａ、アンプ１３Ｄ、スイッチ７Ｄを介して下部電極８ｃへも伝送される。このとき、アンプ１３Ｃも同様なデータを受信、増幅するもののスイッチ７ＣがＯＦＦのため、接点１０Ａでの上部電極からのデータと内部回路からのデータの競合は起こらず、正常に動作することができる。
データ伝送の流れが上部電極から下部電極方向の片方向通信であって、容量結合部分にスイッチ機能付きアンプを含む場合の動作を図１６により説明する。
図１５で説明した容量結合部にアンプ素子がある場合で、上部電極８ｂから下部電極８ｃへのデータ伝送の場合では、スイッチ機能付きアンプを用いることでも同様にデータ伝送を実現することができる。
例えば、上部電極８ｂから内部回路へデータを伝送する場合、図１５と同様に、スイッチ付きアンプ１４Ａおよびスイッチ付きアンプ１４ＢをＯＮとし、スイッチ付きアンプ１４Ｃおよびスイッチ付きアンプ１４ＤをＯＦＦとすることで、データの競合を回避しながら正常に動作させることができる。内部回路から下部電極８ｃへのデータ伝送や、上部電極８ｂから内部回路および下部電極８ｃ双方へのデータ伝送も、図１５と同様に、競合を回避しながら正常動作させることが可能である。
スイッチに直列にアンプを接続する、もしくはスイッチ付きアンプを用いることで、スイッチの抵抗による振幅低下を改善し、信号品質を高めることができる。
（本発明の第八の実施の形態）
データの流れが上部電極から下部電極、下部電極から上部電極への双方向の場合であって、容量結合部分にアンプ素子を含む場合の動作を図１７により説明する。
データの流れが上部電極から下部電極、下部電極から上部電極への双方向の場合であって、容量結合部分にアンプ素子を含む場合の動作を図１７により説明する。
上部電極８ｂから内部回路へデータを伝送する場合、スイッチ７Ａ１、スイッチ７Ｂ１をＯＮとし、スイッチ７Ａ２、スイッチ７Ｂ２、スイッチ７Ｃ１、スイッチ７Ｃ２をＯＦＦとする。その結果上部電極８ｂに入力されたデータはアンプ１５Ａ１で受信、増幅され、スイッチ７Ａ１を介してアンプ１５Ｂ１で受信、増幅され、スイッチ７Ｂ１を介して内部回路へ送信される。このとき、スイッチ７Ａ２、７Ｂ２、７Ｃ１、７Ｃ２がＯＦＦのため接点１０Ａでのデータ競合が起こらず、正常にデータを伝送することができる。一方、内部回路から上部電極８ｂへデータを伝送する場合は、スイッチ７Ｂ２、７Ａ２をＯＮ、スイッチ７Ａ１、７Ｂ１、７Ｃ１、７Ｃ２をＯＦＦとすることで、データ競合を起こさずにデータ伝送が可能となる。同様に、上部電極８ｂから下部電極８ｃ、逆に下部電極８ｃから上部電極８ｂへデータを送信する場合も、ＯＮ、ＯＦＦするスイッチを適切に選択することで、上部電極８ｂから下部電極８ｃにデータ伝送する場合と同様にデータ伝送が可能となる。また、上部電極８ｂから内部回路および下部電極８ｃへなどのように、一つの電極から２つの電極に向かってデータを同時に送信することもできる。
（本発明の第九の実施の形態）
図１８に示すように、第九の実施形態を示す。本実施形態では第八の実施の形態のアンプとスイッチ素子が分かれて配置されているのに代えてスイッチ付きアンプ素子を用いている。アンプとスイッチに分けていた機能をスイッチ付きのアンプ素子を用いている形態にしているため、動作は第八の実施形態と同様であるが、面積の低減や消費電力の低減といった効果がある。
図１８に示すように、第九の実施形態を示す。本実施形態では第八の実施の形態のアンプとスイッチ素子が分かれて配置されているのに代えてスイッチ付きアンプ素子を用いている。アンプとスイッチに分けていた機能をスイッチ付きのアンプ素子を用いている形態にしているため、動作は第八の実施形態と同様であるが、面積の低減や消費電力の低減といった効果がある。
（本発明の第一の実施の形態の送受信回路の例）
本発明の第一の実施の形態の送受信回路の例を、図１９の送受信回路図と図２０のタイミングチャートを用いて説明する。
本発明の第一の実施の形態の送受信回路の例を、図１９の送受信回路図と図２０のタイミングチャートを用いて説明する。
送信データはクロック信号の立ち上がりタイミングに同期して送信データを送信するノーリターントゥーゼロ（ＮＲＺ）信号であって、Ｄｉｎ端子より送信バッファ１８に入力される。貫通するビアホール９を介して下部電極８ｃに伝えられる信号は、送信ＣＬＫに応じてデータかデータの１／２の電圧かが決められる。すなわち、送信ＣＬＫがハイの期間は送信バッファ出力の送信データが下部電極８ｃに伝えられ、送信ＣＬＫがローの期間はデータの１／２の電圧レベルが下部電極８ｃに伝えられる。下部電極８ｃと容量結合を用いて結合されている上部電極８ｄには、容量結合のため、下部電極８ｃのデータの遷移情報だけが伝えられる。例えば、送信データが１の場合、送信ＣＬＫの立ち上がりタイミングに下部電極８ｃが１になり、その下部電極８ｃの１／２から１へのデータ遷移に応じて上部電極８ｄでは上向きのパルスが伝えられる。また、送信ＣＬＫの立下りタイミングで下部電極８ｃが１／２になり、その下部電極８ｃの１から１／２へのデータ遷移に応じて上部電極８ｄでは下向きのパルスが伝えられる。逆に送信データが０の場合、送信ＣＬＫの立ち上がりタイミングに下部電極８ｃが０となり、その下部電極８ｃの１／２から０へのデータ遷移に応じて上部電極８ｄでは下向きのパルスが伝えられる。また、送信ＣＬＫの立下りタイミングで下部電極８ｃが１／２になり、その下部電極８ｃの０から１／２へのデータ遷移に応じて上部電極８ｄでは上向きのパルスが伝えられる。このように、送信ＣＬＫの立ち上がりタイミングで送信データの１または０が上部電極８ｄでは上向きまたは下向きのパルスとなり、送信データが上部電極８ｄに伝えられる。
一方、上部電極８ｄを有する受信側回路では、受信ＣＬＫに応じてスイッチ１７Ｃが動作し、受信ＣＬＫがハイの時には上部電極８ｄのデータを受信バッファまたはサンプリングラッチによりデータが受信され、受信ＣＬＫがローの時には上部電極８ｄに１／２電圧が印加され上部電圧がリセットされる。
図２１に受信回路１９の例としてサンプリングラッチ型受信回路を示す。
容量結合電圧は端子ｉｎに印加され、端子ｉｎと差動対をなすもう片方の入力端子には１／２電圧が印加されている。本サンプリングラッチ回路の動作は、ＣＬＫ入力がローの場合、ｏｕｔとｏｕｔｂ配線や、ｉｎや１／２電圧入力端子に接続されているｎＭＯＳのドレイン端子の４配線部分の全てが電源電圧にプリチャージされている。この時、ＣＬＫ入力がハイに変わったときに、ｉｎ端子と１／２電圧端子に入力される電圧の差を感知し、その結果を差動出力ｏｕｔ、ｏｕｔｂとして出力する。
以上、実施形態を参照して本願発明を説明したが、本願発明は上記実施形態に限定されるものではない。本願発明の構成や詳細には、本願発明のスコープ内で当業者が理解し得る様々な変更をすることができる。
この出願は、２００７年３月９日に出願された日本出願特願２００７−０６０３５２を基礎とする優先権を主張し、その開示の全てをここに取り込む。
Claims (10)
- 第１の信号伝送回路と第１の切替えスイッチが形成されたシリコン基板と、該シリコン基板上に形成された配線層と、該配線層上に形成された第１の容量性結合用上部電極とを有する半導体チップであって、
前記シリコン基板を貫通する第１のビアホールを介して前記シリコン基板の裏面にも第１の容量性結合用下部電極が形成され、
前記第１の容量性結合用上部電極は前記第１の信号伝送回路に直接接続され、
前記第１の容量性結合用下部電極は前記第１のビアホールと前記第１の切替えスイッチとを介して前記第１の信号伝送回路に接続された半導体チップ。 - 前記シリコン基板に更に第４の切替えスイッチが形成され、
前記シリコン基板を貫通する第２のビアホールを介して前記シリコン基板の裏面にも第２の容量性結合用下部電極が形成され、
前記第２の容量性結合用下部電極は前記第２のビアホールと前記第４の切替えスイッチとを介して前記第１の信号伝送回路に接続された請求項１に記載の半導体チップ。 - 前記シリコン基板に更に第２の信号伝送回路と第５の切替えスイッチと第６の切替えスイッチとが形成され、
前記配線層に更に第２の容量性結合用上部電極が形成され、
前記第２の容量性結合用上部電極は前記第２の信号伝送回路に直接接続され、
前記第１の容量性結合用下部電極は前記第１のビアホールと前記第５の切替えスイッチとを介して前記第２の信号伝送回路に接続され、
前記第２の容量性結合用下部電極は前記第２のビアホールと前記第６の切替えスイッチとを介して前記第２の信号伝送回路に接続された請求項２に記載の半導体チップ。 - 前記切り換えスイッチに直列にアンプを接続した、請求項１から３のいずれか１つに記載の半導体チップ。
- 前記切り換えスイッチ及び前記アンプに代わり、スイッチ付きアンプを用いた、請求項４に記載の半導体チップ。
- 第１の信号伝送回路と第１の切替えスイッチが形成されたシリコン基板と、該シリコン基板上に形成された配線層と、該配線層上に形成された第１の容量性結合用上部電極とを有する半導体チップを備えた半導体装置であって、
前記シリコン基板を貫通する第１のビアホールを介して前記シリコン基板の裏面にも第１の容量性結合用下部電極が形成され、
前記第１の容量性結合用上部電極は前記第１の信号伝送回路に直接接続され、
前記第１の容量性結合用下部電極は前記第１のビアホールと前記第１の切替えスイッチとを介して前記第１の信号伝送回路に接続された半導体チップを備えた半導体装置。 - 前記シリコン基板に更に第４の切替えスイッチが形成され、
前記シリコン基板を貫通する第２のビアホールを介して前記シリコン基板の裏面にも第２の容量性結合用下部電極が形成され、
前記第２の容量性結合用下部電極は前記第２のビアホールと前記第４の切替えスイッチとを介して前記第１の信号伝送回路に接続された請求項６に記載の半導体装置。 - 前記シリコン基板に更に第２の信号伝送回路と第５の切替えスイッチと第６の切替えスイッチとが形成され、
前記配線層に更に第２の容量性結合用上部電極が形成され、
前記第２の容量性結合用上部電極は前記第２の信号伝送回路に直接接続され、
前記第１の容量性結合用下部電極は前記第１のビアホールと前記第５の切替えスイッチとを介して前記第２の信号伝送回路に接続され、
前記第２の容量性結合用下部電極は前記第２のビアホールと前記第６の切替えスイッチとを介して前記第２の信号伝送回路に接続された請求項７に記載の半導体装置。 - 前記切り換えスイッチに直列にアンプを接続した、請求項６から８のいずれか１つに記載の半導体装置。
- 前記切り換えスイッチ及び前記アンプに代わり、スイッチ付きアンプを用いたことを特徴とする、請求項９に記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2009503966A JP5471439B2 (ja) | 2007-03-09 | 2008-02-29 | 半導体チップ及び半導体装置 |
Applications Claiming Priority (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2007060352 | 2007-03-09 | ||
| JP2007060352 | 2007-03-09 | ||
| JP2009503966A JP5471439B2 (ja) | 2007-03-09 | 2008-02-29 | 半導体チップ及び半導体装置 |
| PCT/JP2008/053612 WO2008111409A1 (ja) | 2007-03-09 | 2008-02-29 | 半導体チップ及び半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPWO2008111409A1 JPWO2008111409A1 (ja) | 2010-06-24 |
| JP5471439B2 true JP5471439B2 (ja) | 2014-04-16 |
Family
ID=39759352
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2009503966A Active JP5471439B2 (ja) | 2007-03-09 | 2008-02-29 | 半導体チップ及び半導体装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US7990747B2 (ja) |
| JP (1) | JP5471439B2 (ja) |
| WO (1) | WO2008111409A1 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5280880B2 (ja) * | 2009-02-10 | 2013-09-04 | 株式会社日立製作所 | 半導体集積回路装置 |
| JP5641701B2 (ja) * | 2009-03-25 | 2014-12-17 | 株式会社東芝 | 三次元半導体集積回路 |
| WO2010119625A1 (ja) * | 2009-04-13 | 2010-10-21 | 日本電気株式会社 | 半導体装置及びそのテスト方法 |
| US10826536B1 (en) * | 2019-10-03 | 2020-11-03 | International Business Machines Corporation | Inter-chip data transmission system using single-ended transceivers |
| JP7282329B2 (ja) * | 2019-10-04 | 2023-05-29 | 本田技研工業株式会社 | 半導体装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6220362A (ja) * | 1985-07-19 | 1987-01-28 | Hitachi Ltd | 積層電気回路用信号伝送回路 |
| JP2006019328A (ja) * | 2004-06-30 | 2006-01-19 | Nec Corp | 積層型半導体装置 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS562662A (en) | 1979-06-22 | 1981-01-12 | Hitachi Ltd | Laminated electric circuit |
| JPS60246654A (ja) | 1984-05-22 | 1985-12-06 | Agency Of Ind Science & Technol | 三次元集積回路 |
| JPH05190770A (ja) * | 1992-01-09 | 1993-07-30 | Fujitsu Ltd | 半導体装置 |
| US6728113B1 (en) | 1993-06-24 | 2004-04-27 | Polychip, Inc. | Method and apparatus for non-conductively interconnecting integrated circuits |
| US5818112A (en) | 1994-11-15 | 1998-10-06 | Siemens Aktiengesellschaft | Arrangement for capacitive signal transmission between the chip layers of a vertically integrated circuit |
| TW419810B (en) | 1998-06-18 | 2001-01-21 | Hitachi Ltd | Semiconductor device |
| WO2007029384A1 (ja) * | 2005-09-06 | 2007-03-15 | Nec Corporation | 半導体装置 |
| US7473999B2 (en) * | 2005-09-23 | 2009-01-06 | Megica Corporation | Semiconductor chip and process for forming the same |
| JP5078338B2 (ja) * | 2006-12-12 | 2012-11-21 | ルネサスエレクトロニクス株式会社 | 半導体記憶装置 |
-
2008
- 2008-02-29 JP JP2009503966A patent/JP5471439B2/ja active Active
- 2008-02-29 US US12/529,443 patent/US7990747B2/en active Active
- 2008-02-29 WO PCT/JP2008/053612 patent/WO2008111409A1/ja active Application Filing
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6220362A (ja) * | 1985-07-19 | 1987-01-28 | Hitachi Ltd | 積層電気回路用信号伝送回路 |
| JP2006019328A (ja) * | 2004-06-30 | 2006-01-19 | Nec Corp | 積層型半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| US7990747B2 (en) | 2011-08-02 |
| JPWO2008111409A1 (ja) | 2010-06-24 |
| US20100097159A1 (en) | 2010-04-22 |
| WO2008111409A1 (ja) | 2008-09-18 |
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| R350 | Written notification of registration of transfer |
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| S131 | Request for trust registration of transfer of right |
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