WO2010119625A1 - 半導体装置及びそのテスト方法 - Google Patents

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帰山隼一
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Definitions

  • the present invention relates to a semiconductor device and a test method thereof, and more particularly to a semiconductor device having a transmission circuit and a reception circuit which are insulated from each other and communicate via an AC coupling element and a test method thereof.
  • the semiconductor chips When a signal is transmitted between a plurality of semiconductor chips having different power supply voltages, if the signal is directly transmitted by wiring, a difference may be caused in the DC voltage, resulting in damage to the semiconductor chip or a problem in signal transmission. Therefore, when signals are transmitted between a plurality of semiconductor chips having different power supply voltages, the semiconductor chips are connected by an insulating interface (for example, an AC coupling element), and only an AC signal is transmitted.
  • This AC coupling element includes a capacitor and a transformer.
  • the transformer is an AC coupling element in which the primary side coil and the secondary side coil are magnetically coupled.
  • the receiving-side semiconductor chip is adjusted regardless of the voltage amplitude of the transmission signal of the transmitting-side semiconductor chip by adjusting the winding ratio between the primary side coil and the secondary side coil of the transformer. It is possible to transmit a signal having an appropriate voltage amplitude. Therefore, it is not necessary to adjust the voltage amplitude of the transmission signal or the reception signal on the semiconductor chip by performing communication between the semiconductor chips operating with different power supply voltages using a transformer.
  • a transformer formed on a semiconductor chip is referred to as an on-chip transformer depending on the case.
  • Patent Documents 1 to 6 Examples of signal transmission technology using a transformer are disclosed in Patent Documents 1 to 6.
  • a transmission circuit and a reception circuit are formed on different semiconductor substrates.
  • the transmission circuit generates a transmission signal (for example, a pulse signal) obtained by modulating the transmission data with a carrier wave including a frequency component higher than the symbol rate or the Nyquist frequency of the transmission data.
  • the transmission circuit transmits the transmission signal to the reception circuit connected to the secondary coil of the transformer by driving the transformer with the transmission signal.
  • the receiving circuit demodulates the transmission signal and reproduces the transmission data.
  • FIG. 29 shows a block diagram of a semiconductor device using a transformer as an insulating interface.
  • a first semiconductor chip CHP1 and a second semiconductor chip CHP2 are mounted on a semiconductor package PKG.
  • the first semiconductor chip CHP1 and the second semiconductor chip CHP2 are provided separately from each other and connected by bonding wires W.
  • a transmission circuit Tx is formed in the first semiconductor chip CHP1, and a reception circuit Rx and a transformer CPL are formed in the second semiconductor chip CHP2. Then, the transmission circuit Tx of the first semiconductor chip CHP1 drives the transformer CPL via the bonding wire W, whereby communication between the first semiconductor chip CHP1 and the second semiconductor chip CHP2 is performed.
  • FIGS. 30 and 31 are block diagrams showing states of semiconductor chips when the semiconductor device shown in FIG. 29 is tested for each semiconductor chip.
  • test input data is given from the tester to the first semiconductor chip CHP1.
  • test output data is obtained from the pads P11 and P12 connected to the output terminal of the transmission circuit Tx.
  • the test output data is data modulated by the transmission circuit Tx with a carrier wave, and the pulse width of one pulse signal is smaller than the test input data.
  • FIG. 31 is a block diagram of the second semiconductor chip CHP2 before being mounted on the semiconductor package PKG.
  • test input data is given from the tester to the pads P21 and 22 connected to the transformer CPL using a probe needle. Then, the test input data is given to the receiving circuit Rx via the transformer CPL, and the test input data is demodulated by the receiving circuit Rx to obtain the test output data from the pad OUT.
  • the test can be performed on the semiconductor chip alone.
  • a test on a single semiconductor chip is generally performed in a state where a semiconductor chip is formed on a wafer (a state before dicing processing of a wafer). Therefore, in a semiconductor chip test, a semiconductor chip and a tester are connected using a probe needle.
  • This probe needle has a large parasitic capacitance component, parasitic inductance component, and contact resistance component with the pad of the semiconductor chip. Therefore, the frequency of the signal given to the semiconductor chip using the probe needle or the signal obtained from the semiconductor chip cannot be increased.
  • an object of the present invention is to perform a highly reliable test on a transmission circuit and a reception circuit that are formed on separated semiconductor chips and communicate via an AC coupling element.
  • One aspect of the semiconductor device includes a transmission circuit that generates a transmission signal obtained by modulating transmission data with a carrier wave including a frequency component higher than a symbol rate or a Nyquist frequency of the transmission data, and demodulates the transmission signal.
  • a test including a receiving circuit that reproduces the transmission data, an AC coupling element that transmits the transmission signal from the transmission circuit to the receiving circuit in an AC manner, and a matching circuit that artificially reproduces the transfer characteristics of the AC coupling element
  • the test path modulates test input data with the carrier wave to generate a test transmission signal, transmits the test transmission signal by the matching circuit, and transmits the test transmission signal. Demodulate the signal and output test output data.
  • Another aspect of the semiconductor device is a semiconductor device that includes a transmission circuit and communicates with a reception circuit formed on a semiconductor substrate that is electrically insulated via an AC coupling element.
  • a matching circuit for transmitting a test transmission signal obtained by modulating a test input data with a carrier wave including a frequency component higher than a symbol rate or a Nyquist frequency of the test input data based on a signal transmission characteristic of the AC coupling element, and the matching circuit
  • a test receiving circuit for demodulating the test transmission signal obtained via the test signal and reproducing the test output data.
  • Another aspect of the semiconductor device is a semiconductor device that includes a receiving circuit and communicates with a transmitting circuit formed on a semiconductor substrate that is electrically insulated via an AC coupling element.
  • a test transmission circuit that generates a test transmission signal modulated by a carrier wave including a frequency component higher than a symbol rate or a Nyquist frequency of the test input data, and the test transmission signal as a signal transmission characteristic of the AC coupling element And a matching circuit for transmitting to the receiving circuit.
  • Another aspect of the semiconductor device is a transmission formed on a first semiconductor substrate for generating a transmission signal obtained by modulating transmission data with a carrier wave including a frequency component higher than a symbol rate or Nyquist frequency of the transmission data.
  • a transmission circuit formed on a first semiconductor substrate, a reception circuit formed on a second semiconductor substrate, and the transmission circuit and the reception circuit are exchanged with each other.
  • a test method for a semiconductor device having an AC coupling element coupled to each other wherein the transmission circuit modulates test input data with a carrier wave including a frequency component higher than a symbol rate or a Nyquist frequency of the test input data.
  • a test transmission signal is generated, and the test transmission signal is transmitted by a matching circuit that transmits the test transmission signal based on the signal transmission characteristics of the AC coupling element, and the test transmission signal is demodulated to generate test output data.
  • the test input data and the test output data are compared to determine whether or not the transmitter circuit is faulty.
  • Another aspect of the method for testing a semiconductor device includes a transmitter circuit formed on a first semiconductor substrate, a receiver circuit formed on a second semiconductor substrate, the transmitter circuit, and the receiver circuit.
  • a test method for a semiconductor device having an AC coupling element coupled in an AC manner wherein test input data is modulated by a carrier wave including a frequency component higher than a symbol rate or Nyquist frequency of the test input data, and transmitted for testing Generating a signal, transmitting the test transmission signal by a matching circuit that transmits the test transmission signal based on a signal transmission characteristic of the AC coupling element, demodulating the test transmission signal in the receiving circuit, and outputting a test output Data is output, and the test input data is compared with the test output data to determine whether the receiving circuit is faulty.
  • the semiconductor device and the test method of the present invention it is possible to perform a highly reliable test on a transmission circuit and a reception circuit which are formed on separated semiconductor chips and communicate via an AC coupling element. Is possible.
  • FIG. 1 is a schematic diagram showing a state of a test of a semiconductor device according to a first embodiment.
  • FIG. 3 is a schematic diagram illustrating a state when the semiconductor device according to the first embodiment is mounted on a semiconductor package.
  • FIG. 3 is a schematic diagram illustrating a mounting state of the semiconductor device according to the first embodiment in a wafer state;
  • 1 is a schematic diagram showing a cross-sectional view of a semiconductor device according to a first embodiment in a wafer state;
  • 1 is a block diagram of a transmission circuit of a semiconductor device according to a first embodiment; 6 is a timing chart illustrating an operation of the transmission circuit illustrated in FIG. 5.
  • 1 is a block diagram of a receiving circuit of a semiconductor device according to a first embodiment;
  • FIG. 3 is a schematic diagram illustrating a state when the semiconductor device according to the first embodiment is mounted on a semiconductor package.
  • FIG. 3 is a schematic diagram illustrating a mounting state of the semiconductor device according to the first embodiment in
  • FIG. 6 is a schematic diagram illustrating a mounting state of a semiconductor device according to a second embodiment in a wafer state;
  • FIG. 6 is a schematic diagram illustrating a state when the semiconductor device according to the second embodiment is mounted on a semiconductor package. It is an equivalent circuit diagram including the parasitic element of a transformer. It is a graph which shows the transfer characteristic of a transformer.
  • FIG. 6 is a block diagram of a matching circuit of a semiconductor device according to a second embodiment. 14 is a timing chart illustrating an operation of the matching circuit illustrated in FIG. 13.
  • FIG. 6 is a circuit diagram of a switch element of a semiconductor device according to a second embodiment.
  • FIG. 7 is a circuit diagram showing another example of the switch element of the semiconductor device according to the second exemplary embodiment;
  • FIG. 6 is a block diagram of a first semiconductor chip according to a third embodiment.
  • FIG. 6 is a block diagram of a second semiconductor chip according to the third embodiment.
  • FIG. 6 is a schematic diagram illustrating a state when the semiconductor device according to the third embodiment is mounted on a semiconductor package.
  • FIG. 6 is a circuit diagram of a test receiving circuit of a semiconductor device according to a third embodiment; 20 is a graph showing input / output characteristics of the test receiver circuit shown in FIG. 19.
  • FIG. 6 is a circuit diagram of a test transmission circuit and a second matching circuit of a semiconductor device according to a third embodiment;
  • FIG. 22 is a timing chart illustrating an operation of the test transmission circuit illustrated in FIG. 21.
  • FIG. 10 is a circuit diagram showing another example of the test transmission circuit and the second matching circuit of the semiconductor device according to the third embodiment; 24 is a timing chart showing an operation of the test transmission circuit shown in FIG.
  • FIG. 6 is a block diagram of a first semiconductor chip according to a fourth embodiment.
  • FIG. 6 is a block diagram of a second semiconductor chip according to a fourth embodiment.
  • FIG. 26 is a schematic diagram illustrating a mounting state of the matching circuit of the first semiconductor chip illustrated in FIG. 25.
  • FIG. 27 is a schematic diagram illustrating a mounting state of the matching circuit of the second semiconductor chip illustrated in FIG. 26. It is the schematic which shows the state at the time of mounting to the semiconductor package of the conventional semiconductor device. It is a figure for demonstrating a subject, Comprising: It is a block diagram of the 1st conventional semiconductor chip. It is a figure for demonstrating a subject, Comprising: It is a block diagram of the 2nd conventional semiconductor chip.
  • Embodiment 1 Embodiments of the present invention will be described below with reference to the drawings.
  • a capacitor may be used as the AC coupling element in the present invention.
  • the first and second electrodes are formed using the first semiconductor chip or the wiring layer of the second semiconductor chip, and between the first electrode and the second electrode.
  • the insulating film formed in the step is used as a dielectric film.
  • FIG. 1 is a schematic diagram showing a state at the time of testing the semiconductor device according to the first embodiment.
  • two semiconductor chips constituting the semiconductor device according to the first embodiment are formed on one wafer.
  • the wafer is cut along the scribe region, the cut first and second semiconductor chips are mounted on the semiconductor package, and the first semiconductor chip and the second semiconductor chip are connected by the bonding wire W. It functions as one semiconductor device.
  • FIG. 1 shows only a part of the wafer including the first and second semiconductor chips to be tested.
  • the plurality of semiconductor chips formed on the wafer are not separated.
  • the circuit formed on the wafer is separated in the scribe area SCRB after the wafer level test is completed, and becomes an individual semiconductor chip.
  • test input data is input from the first semiconductor chip CHP1, and test output data is output from the second semiconductor chip CHP2. Therefore, in the example shown in FIG. 1, the probe is connected to the pad connected to the input terminal of the transmission circuit Tx of the first semiconductor chip CHP1 and the pad connected to the output terminal of the reception circuit Rx of the second semiconductor chip CHP2. Needle NDL is connected. That is, in the semiconductor device according to the first embodiment, two semiconductor chips, the first semiconductor chip CHP1 and the second semiconductor chip CHP2, are handled as one semiconductor chip (hereinafter referred to as a chip level test). )I do.
  • the semiconductor device includes a first semiconductor chip CHP1 and a second semiconductor chip CHP2.
  • the first semiconductor chip CHP1 includes a transmission circuit Tx, nodes ND1 to ND3, pads P11 and P12, and a test wiring TW.
  • the transmission circuit Tx is configured to transmit a transmission signal obtained by modulating transmission data input via the node ND1 in a normal operation state with a carrier wave (hereinafter simply referred to as a carrier wave) including a frequency component higher than a symbol rate or Nyquist frequency of the transmission data. Generate.
  • the transmission circuit Tx modulates test input data input via the node ND1 with a carrier wave in a wafer level test state (hereinafter simply referred to as a test state) to generate a test transmission signal.
  • the normal operation state is a state in which communication between the first semiconductor chip CHP1 and the second semiconductor chip CHP2 is performed via the transformer CPL.
  • the first semiconductor chip CHP1 and the second semiconductor chip CHP2 are cut in the scribe region SCRB and are insulated from each other.
  • the test state is a state in which the tester is connected to the pads provided on the first and second semiconductor chips via the probe needle NDL as shown in FIG.
  • the first semiconductor chip CHP1 and the second semiconductor chip CHP2 are in an uncut state.
  • the node ND1 is a wiring that connects the pad provided on the first semiconductor chip CHP1 and the input terminal of the transmission circuit Tx.
  • the transmission circuit Tx obtains an input signal from the outside via the node ND1.
  • the node ND1 indicates a path from the pad to the transmission circuit Tx, and other circuits may be provided.
  • the node ND2 is a wiring that connects the first output terminal of the transmission circuit Tx and a first pad (for example, the pad P11).
  • the node ND3 is a wiring that connects the second output terminal of the transmission circuit Tx and the first pad (for example, the pad P12).
  • the transmission circuit Tx drives the first coil L1 of the transformer CPL with two output terminals, two nodes are provided at the output terminal of the transmission circuit Tx. The number of nodes is set accordingly.
  • the pads P11 and P12 are connected by bonding wires W to second pads (for example, pads P21 and P22 connected to the primary coil L1 of the transformer CPL) formed on the second semiconductor chip CHP2 in the normal operation state.
  • the pads P11 and P12 are not connected to the pads P21 and P22 by the bonding wires W in the test state.
  • the test wiring TW is formed across the scribe region SCRB provided on the outer periphery of the semiconductor substrate, and the transmission circuit Tx formed in the first semiconductor chip CHP1 different from the second semiconductor chip CHP2 in which the transformer CPL is formed. And the transformer CPL.
  • a test wiring TW that connects the pad P11 and the pad P21 and a test wiring TW that connects the pad P12 and the pad P22 are formed.
  • the test wiring TW is electrically connected between the two pads in the test state and disconnected in the normal operation state.
  • the second semiconductor chip CHP2 includes a transformer CPL, a receiving circuit Rx, nodes ND4 and ND5, and pads P21 and P22.
  • the transformer CPL has a primary side coil L1 and a secondary side coil L2. Both ends of the primary coil L1 are connected to second pads (for example, pads P21 and P22).
  • the primary coil L1 is connected to the pads P11 and P12 of the first semiconductor chip CHP1 by the bonding wire W in the normal operation state.
  • the primary coil L1 is connected to the pads P11 and P12 of the first semiconductor chip CHP1 via the test wiring TW in the test state.
  • One end of the secondary coil L2 is connected to the ground wiring of the second semiconductor chip CHP2, and the other end is connected to the receiving circuit Rx via the node ND4.
  • the reception circuit Rx demodulates the transmission signal transmitted via the node ND4 and reproduces the transmission data input to the transmission circuit Tx. Then, the reception circuit Rx outputs the transmission data reproduced via the node ND5 to a pad provided on the second semiconductor chip. During the test, the probe needle NDL is in contact with the pad, and the transmission data is transmitted to the tester via the probe needle NDL.
  • the first semiconductor chip CHP1 and the second semiconductor chip CHP2 are connected to each other by a test wiring TW during a test. Therefore, even when test input data having a frequency (or pulse width) that can be output by the tester is input to the transmission circuit Tx of the first semiconductor chip CHP1, the transmission circuit Tx uses the test input data as an actual operation. A test transmission signal generated by modulation with the same carrier wave can be transmitted to the receiving circuit Rx. Further, the receiving circuit Rx demodulates the test transmission signal having the same frequency (or pulse width) as the actual operation to generate test output data.
  • test output data Since the test output data has substantially the same frequency (or pulse width) as the test input data output from the tester, it is possible to correctly determine whether the signal is good or bad by the tester. For this reason, in the semiconductor device according to the first embodiment, it is possible to verify the operation at the same operating frequency as the actual operation for the transmission circuit Tx and the reception circuit Rx even in the chip level test. Improvement of reliability can be realized.
  • the test for the fluctuation of the operating temperature can be performed. Performing the test for the operating temperature variation on the semiconductor device after packaging cannot be performed substantially because the temperature of the semiconductor chip mounted inside cannot be measured accurately.
  • the temperature of the semiconductor chip is set to the minimum temperature and the maximum temperature of the operation guarantee temperature, and the operation verification in that state is performed.
  • semiconductor devices mounted on automobiles and the like are required to be guaranteed to operate over a wide temperature range, it is important to perform a highly reliable test when such operating temperature fluctuates. .
  • FIG. 2 shows a schematic diagram of a state where the semiconductor device shown in FIG. 1 is mounted on the semiconductor package PKG.
  • the first semiconductor chip CHP1 and the second semiconductor chip CHP2 separated in the scribe region SCRB shown in FIG. 1 are mounted on one semiconductor package PKG. Is done.
  • the test wiring TW is cut off.
  • the pad P11 of the first semiconductor chip CHP1 is connected to the pad P21 of the second semiconductor chip CHP2 by the bonding wire W
  • the pad P12 of the first semiconductor chip CHP1 is connected to the second semiconductor chip CHP2 by the bonding wire W. Connected to pad P22.
  • the pad provided on the first semiconductor chip CHP1 and the frame of the semiconductor package PKG are connected by the bonding wire W.
  • the pad provided on the second semiconductor chip CHP2 and the frame of the semiconductor package PKG are connected by the bonding wire W.
  • the semiconductor device performs communication between the first semiconductor chip CHP1 and the second semiconductor chip CHP2 by the bonding wires W when mounted on the semiconductor package PKG.
  • the transmission signal output from the transmission circuit Tx of the first semiconductor chip CHP1 is transmitted to the transformer CPL via the bonding wire W, and the reception circuit Rx outputs transmission data based on the transmission signal transmitted from the transformer CPL. .
  • the test wiring TW in the chip level test corresponds to the bonding wire W mounted on the semiconductor package PKG. That is, it can be seen that the semiconductor device test method according to the first embodiment can improve the reliability of the semiconductor device because the same test as in the mounted state can be performed.
  • FIG. 3 is a conceptual diagram of a block diagram of the first semiconductor chip CHP1 and the second semiconductor chip CHP2 before the semiconductor chip is cut out from the wafer (the scribe region SCRB is not cut).
  • the semiconductor chip according to the first embodiment is formed adjacently on the wafer via the scribe area SCRB.
  • the test wiring TW1 is formed between the pad P11 of the first semiconductor chip CHP1 and the pad P21 of the second semiconductor chip CHP2.
  • the test wiring TW2 is formed between the pad P12 of the first semiconductor chip CHP1 and the pad P22 of the second semiconductor chip CHP2.
  • the pads P21 and P22 are pads formed at both ends of the primary side coil L1 of the transformer CPL.
  • a node ND4 is connected to one end of the secondary coil L2 of the transformer CPL, and the other end is connected to the ground wiring GND.
  • FIG. 4 is a cross-sectional view of the semiconductor device showing the relationship among the test wirings TW1 and TW2, the transformer CPL, the node ND4, and the ground wiring GND shown in FIG.
  • the first semiconductor chip CHP1 and the second semiconductor chip CHP2 each have six wiring layers M1 to M6.
  • the primary coil of the transformer CPL is formed in the sixth (uppermost) wiring layer.
  • the test wiring TW1 is formed in the sixth wiring layer M6, and the test wiring TW2 is formed in the fifth wiring layer M5.
  • the pads P11, P12, P21, and P22 are formed on the surface of the wiring formed in the sixth wiring layer M6.
  • the test wiring TW2 is connected to the wiring in which the pads P12 and P22 are formed through vias.
  • the secondary coil L2 of the transformer CPL is formed in the second wiring layer M2.
  • the wiring MW1 constituting the node ND4 connected to the secondary coil L2 is formed in the second layer wiring M2, and the ground wiring GND is formed in the first layer wiring M1.
  • the ground wiring GND is connected to the other end of the secondary coil L2 formed in the second-layer wiring M2 through a via.
  • the test wiring TW is formed in the same wiring layer as the coil when the pads at both ends can be connected without straddling the wiring forming the coil.
  • the test wiring TW is formed in a wiring layer different from that of the coil when the pads at both ends cannot be connected unless straddling the wiring forming the coil.
  • the test wiring TW is preferably formed in a wiring layer as far as possible from a wiring layer in which a coil to be paired with the coil to be connected is formed. This is because the withstand voltage between the wirings can be secured as the insulating layer formed between the wirings is thicker.
  • the transmission circuit Tx includes delay circuits 10 and 16, NAND circuits 11 and 17 with inverting inputs, inverter groups 12, 13, 15, and 18, an inverter 14, PMOS transistors P1 and P2, NMOS transistors N1, N2.
  • Delay circuits 10 and 16 delay and output a signal input via node ND1 for a preset period.
  • the NAND circuits 11 and 17 with an inverting input output an inverted logical product operation result of the inverted value of the value input to the inverting input terminal and the value input to the normal input terminal.
  • the inverter groups 12, 13, 15, and 18 are circuits in which inverter circuits composed of transistors having different transistor sizes (for example, gate widths) are connected in multiple stages. Inverter groups 12, 13, 15, and 18 shown in FIG. 5 are connected so that the transistor size becomes larger as the subsequent circuit. Thereby, it is possible to give a large driving capability to the inverter connected to the subsequent stage.
  • the inverter 14 outputs an inverted value of the input value.
  • the PMOS transistor P1 and the NMOS transistor N1 are connected in series between the power supply terminal and the ground terminal to constitute an inverter.
  • the inverter composed of the PMOS transistor P1 and the NMOS transistor N1 is a first output stage circuit of the transmission circuit Tx, and outputs a drive current to one terminal of the primary coil L1 via the node ND2.
  • the PMOS transistor P2 and the NMOS transistor N2 are connected in series between the power supply terminal and the ground terminal to constitute an inverter.
  • the inverter constituted by the PMOS transistor P2 and the NMOS transistor N2 is a second output stage circuit of the transmission circuit Tx, and outputs a drive current to the other terminal of the primary coil L1 via the node ND3.
  • An input signal inputted from the node ND1 is given to the gate (node NP1) of the PMOS transistor P1 through the inverter group 12.
  • the inverting input terminal is connected to the node ND1, and the normal input terminal is connected to the node ND1 through the delay circuit 10. That is, the NAND circuit 11 with inverting input outputs a pulse signal having a pulse width corresponding to the delay time set in the delay circuit 10 at the timing when the signal input via the node ND1 is switched from the high level to the low level.
  • the output signal of the NAND circuit 11 with an inverting input is input to the gate (node NN1) of the NMOS transistor N1 through the inverter group 13.
  • An input signal input from the node ND1 is applied to the gate (node NP2) of the PMOS transistor P2 via the inverter 14 and the inverter group 15.
  • the NAND circuit 17 with inverting input has a normal input terminal connected to the node ND1 and an inverting input terminal connected to the node ND1 through the delay circuit 16. That is, the NAND circuit 17 with inverting input outputs a pulse signal having a pulse width corresponding to the delay time set in the delay circuit 16 at the timing when the signal input via the node ND1 switches from the low level to the high level.
  • the output signal of the NAND circuit 17 with an inverting input is input to the gate (node NN2) of the NMOS transistor N2 via the inverter group 18.
  • the transmission circuit Tx has a positive current (current Ic flowing from the node ND2 toward the node ND3) or a negative current (from the node ND3 to the node ND2) according to the switching of the logic level of the input signal IN.
  • Current Ic flowing in the direction is output.
  • a pulse signal having a positive or negative amplitude is generated at one end (node ND4) of the secondary coil L2 in accordance with the direction of the current Ic.
  • the reception circuit Rx includes an electrostatic breakdown protection circuit 20, a bias circuit 21, an overvoltage protection circuit 22, an input buffer circuit 23, a hysteresis comparator 24, and an output buffer circuit 25.
  • the electrostatic breakdown protection circuit 20 includes diodes D1 to D6.
  • Diodes D1-D3 are connected in series between node ND4 and the power supply terminal.
  • the cathodes of the diodes D1 to D3 are connected to the power supply terminal.
  • Diodes D4 to D6 are connected in series between node ND4 and the ground terminal.
  • the anodes of the diodes D4 to D6 are connected to the ground terminal.
  • the electrostatic breakdown protection circuit 20 protects the receiving circuit Rx from electrostatic breakdown when an unnecessary pulse signal is generated in the secondary coil L2 due to external noise or the like.
  • the bias circuit 21 sets a bias voltage to be applied to the input terminal of the input buffer circuit 23.
  • the bias circuit 21 shown in FIG. 7 also functions as a filter circuit.
  • the bias circuit 21 includes a capacitor C1 and resistors R1 and R2. Capacitor C1 is inserted in series in the signal path of node ND4. The resistors R1 and R2 are connected in series between the power supply terminal and the ground terminal. A connection point where the resistors R1 and R2 are connected to each other is connected to a terminal on the input buffer side of the capacitor C1 inserted into the node ND4.
  • the bias circuit 21 sets a bias voltage according to the resistance ratio of the resistors R1 and R2, and sets a cutoff frequency of the filter circuit based on the capacitor C1 and the combined resistance of the resistors R1 and R2. Note that the filter circuit functions as a low-pass filter.
  • the overvoltage protection circuit 22 includes diodes D7 and D8.
  • the diode D7 has a cathode terminal connected to the power supply terminal and an anode terminal connected to the node ND4.
  • the diode D8 has a cathode terminal connected to the node ND4 and an anode terminal connected to the ground terminal.
  • the overvoltage protection circuit 22 is higher than a power supply voltage applied to the power supply terminal (more specifically, a voltage higher than a voltage obtained by adding the forward voltage of the diode to the power supply voltage) or a ground voltage applied to the ground terminal.
  • the diodes D7 and D8 prevent the voltage from further fluctuating.
  • the overvoltage protection circuit 22 prevents an excessive voltage from being applied to the input buffer circuit 23.
  • the input buffer circuit 23 includes a first differential amplifier 26 and a second differential amplifier 27.
  • a common voltage Vcm (for example, the same voltage as the bias voltage) is input to one input terminal, and a transmission signal is input to the other input terminal via the node ND4.
  • the first differential amplifier 26 amplifies the voltage difference between the common voltage Vcm and the transmission signal and outputs a differential signal.
  • the second differential amplifier 27 further amplifies the differential signal output from the first differential amplifier 27 and transmits it to the hysteresis comparator 24 connected to the subsequent stage.
  • the hysteresis comparator 24 inverts the output signal in accordance with the voltage level difference of the differential signal output from the second differential amplifier 27.
  • the output buffer circuit 25 outputs output data based on the voltage difference between the differential signals output from the hysteresis comparator 24.
  • the node ND5 is connected to the output terminal of the output buffer circuit 25.
  • the transmission circuit Tx, the transformer CPL, and the reception circuit Rx that are actually used can be tested even in the chip level test only by adding the test wiring TW.
  • FIG. 8 is a schematic diagram showing a mounting state of the semiconductor device according to the second embodiment in a wafer state.
  • the schematic diagram shown in FIG. 8 corresponds to the schematic diagram of the semiconductor device according to the first embodiment shown in FIG. That is, also in the semiconductor device according to the second embodiment, the chip level test is performed on the first semiconductor chip CHP1 and the second semiconductor chip CHP2 in the wafer state.
  • the components described are given the same reference numerals as those in the first embodiment, and the description thereof is omitted.
  • the semiconductor device according to the second embodiment includes a matching circuit 30 and a switch SW1.
  • the test wiring TW is not connected between the pads, but is provided as a wiring that connects the matching circuit 30 to the nodes ND2 and ND3.
  • the test wiring TW extends over the scribe region SCRB provided on the outer periphery of the semiconductor substrate (or formed between the first semiconductor chip CHP1 and the second semiconductor chip CHP2). It is formed.
  • the matching circuit 30 is provided in the second semiconductor chip CHP2.
  • the matching circuit 30 is a pseudo reproduction of the transfer characteristics of the transformer CPL. Although the circuit configuration of the matching circuit 30 will be described later, the circuit area of the matching circuit 30 is smaller than the circuit area of the transformer CPL.
  • the matching circuit 30 is connected to a node ND4 connected to the input terminal of the receiving circuit Rx via the switch SW1.
  • the switch SW1 is in a conducting state (on state) in the test state, and is in a non-conducting state (off state) in the normal operation state.
  • the switch SW1 is turned on or off by a mode signal MS input from the outside.
  • the semiconductor device has a test path including a matching circuit that simulates the transfer characteristics of the transformer CPL.
  • the semiconductor device modulates test input data with a carrier wave to generate a test transmission signal, transmits the test transmission signal by the matching circuit 30, and demodulates the transmitted test transmission signal. To output test output data.
  • the test transmission signal is generated by the transmission circuit Tx of the first semiconductor chip CHP1, and the demodulation process of the test transmission signal is performed by the reception circuit Rx of the second semiconductor chip CHP2.
  • the matching circuit 30 is a pseudo reproduction of the transfer characteristics of the transformer CPL, the test transfer signal received by the receiving circuit Rx via the matching circuit 30 is transmitted to the receiving circuit Rx via the transformer CPL. It is practically the same as the test transmission signal provided. Then, by comparing the test input data and the test output data, the semiconductor device according to the second embodiment can determine the failure of the circuit when the transmission circuit Tx and the reception circuit Rx perform operations based on the actual operating frequency. Is done. In the normal operation state, the test path is invalidated because the switch SW1 is turned off and the test wiring TW is disconnected.
  • the semiconductor device according to the second embodiment it is possible to operate the transmission circuit Tx and the reception circuit Rx based on the actual operating frequency in the chip level test. Therefore, also in the semiconductor device according to the second embodiment, as in the first embodiment, it is possible to obtain the effects of improving the reliability and productivity of the semiconductor device.
  • the test wiring TW passes through a region different from the region where the transformer CPL is formed.
  • the wiring layers in which the coils constituting the transformer CPL are formed for example, the sixth wiring layer M6 in which the primary coil L1 shown in FIG. 4 is formed and the second wiring layer M2 in which the secondary coil L2 is formed).
  • the thickness of the insulating layer of the primary side coil L1 and the secondary side coil L2 can be fully utilized.
  • the withstand voltage between the primary side coil L1 and the secondary side coil L2 is determined according to the thickness of the insulating layer between the wiring layers forming each coil. Therefore, by forming the test wiring TW in a region different from the region where the transformer CPL is formed, the semiconductor device according to the second embodiment has a higher dielectric strength of the transformer CPL than the semiconductor device according to the first embodiment. be able to.
  • the test transmission signal is not transmitted via the transformer CPL in the chip level test. Therefore, in the semiconductor device according to the second embodiment, the primary side coil L1 and the secondary side coil L2 constituting the transformer CPL are separately formed in the first semiconductor chip CHP1 and the second semiconductor chip CHP2. Also, a highly reliable chip level test can be performed. In addition, when the primary side coil L1 and the secondary side coil L2 are separately formed on the first semiconductor chip CHP1 and the second semiconductor chip CHP2, when the semiconductor chip is mounted on the semiconductor package PKG, The semiconductor chip CHP1 and the second semiconductor chip CHP2 are stacked so that the center of the primary coil L1 and the center of the secondary coil L2 are arranged on the same line.
  • FIG. 9 shows a schematic diagram of a state in which the semiconductor device according to the second embodiment is mounted on the semiconductor package PKG.
  • the first semiconductor chip CHP1 and the second semiconductor chip CHP2 are mounted on the semiconductor package PKG in a separated state.
  • the first semiconductor chip CHP1 and the second semiconductor chip CHP2 mounted on the semiconductor package PKG are connected by a bonding wire W.
  • the test wiring TW is cut when the first semiconductor chip CHP1 and the second semiconductor chip CHP2 are separated in the scribe region SCRB.
  • the second semiconductor chip CHP2 has a pad TP for inputting the mode signal MS.
  • the pad TP is supplied with a mode signal MS from the tester via the probe needle NDL during the test, and is not connected to the frame of the semiconductor package PKG after packaging.
  • the switch SW1 is turned off when the mode signal MS is not applied to the pad TP. Details of the switch SW1 will be described later.
  • FIG. 10 shows an equivalent circuit diagram including parasitic elements of the transformer CPL.
  • the transformer CPL has an inductance component L that functions as a primary coil L1 and a secondary coil L2 of the transformer CPL.
  • the transformer CPL is formed by wiring formed on the semiconductor substrate. Therefore, in addition to the inductance component L, the transformer CPL is accompanied by a wiring resistance R and a parasitic capacitance component C formed by the wiring and the insulating film.
  • a resistance loaded on the transformer CPL there is a connection line between the transformer CPL and the ground terminal and a peripheral circuit resistance Rperi caused by other circuits (for example, the transmission circuit Tx and the reception circuit Rx).
  • the transfer characteristic of the transformer CPL has a band-pass filter characteristic. Therefore, a graph of transfer characteristics of the transformer CPL is shown in FIG. As shown in FIG. 11, the transformer CPL exhibits an attenuation characteristic for a signal having a frequency fc or lower. In the frequency band equal to or lower than the frequency fc, the transfer characteristic of the transformer CPL is the transfer characteristic represented by the following equation (1).
  • Vout represents the amplitude of the signal output from the secondary coil L2
  • Vin represents the amplitude of the signal input to the primary coil L2
  • R represents the wiring resistance R shown in FIG.
  • L represents the inductance value of the inductance component shown in FIG. 10
  • j is an imaginary unit
  • ⁇ is the angular frequency of the alternating current.
  • the primary side coil L1 and the secondary side coil L2 of the transformer CPL have the same inductance value.
  • Vout (j ⁇ L / (R + j ⁇ L)) ⁇ Vin (1)
  • the transformer CPL as an AC coupling element, it is necessary to set the frequency determined by the frequency or pulse width of the transmission signal between the frequency fc and the frequency fh. For this reason, the test transmission signal transmitted through the matching circuit 30 has a frequency lower than the frequency fh and higher than the frequency fc. Therefore, it is only necessary that the transfer characteristic of the matching circuit 30 can reproduce at least the characteristic of the transfer characteristic shown in FIG. In other words, the matching circuit 30 only needs to reproduce the high-pass filter portion in a pseudo manner in the transfer characteristics of the transformer CPL.
  • FIG. 12 shows a circuit example of the matching circuit 30 according to the second embodiment.
  • the matching circuit 30 includes a filter unit 31, a differential amplifier 32, and a capacitor C4.
  • the filter unit 31 uses a high-pass filter in the present embodiment.
  • the filter unit 31 artificially reproduces the transfer characteristics of the high-pass filter region among the transfer characteristics of the transformer CPL.
  • the filter unit 31 includes resistors R3 and R4 and capacitors C2 and C3.
  • the resistors R3 and R4 are connected between the nodes ND2 and ND3.
  • Capacitor C2 is inserted in series in the path of node ND2, and capacitor C3 is inserted in series in the path of node ND3.
  • Capacitors C2 and C3 are arranged between a first connection point where resistor R3 is connected to nodes ND2 and ND3, and a second connection point where resistor R4 is connected to nodes ND2 and ND3.
  • the signal of the node ND2 that has passed through the filter unit 31 is input to the non-inverting input terminal of the differential amplifier 32, and the signal of the node ND3 that has passed through the filter unit 31 is input to the inverting input terminal.
  • the differential amplifier 32 outputs an output signal V1 according to the voltage difference between the two input signals. This output signal V1 is output to the node ND4 connected to the input terminal of the receiving circuit Rx via the capacitor C4.
  • FIG. 13 shows a timing chart showing the operation of the matching circuit 30 shown in FIG.
  • the signal input to the filter unit 31 via the node ND2 is V1A
  • the signal input to the non-inverting input terminal of the differential amplifier 32 via the filter unit 31 is V2A
  • the node ND3 is a signal input to the filter unit 31 via V 1
  • V 2 B is a signal input to the inverting input terminal of the differential amplifier 32 via the filter unit 31
  • V 1 is a signal output from the differential amplifier 32.
  • a pulse signal is input to the matching circuit 30 as the signal V1A or the signal V1B according to the input data to the transmission circuit Tx.
  • This pulse signal becomes signals V2A and V2B via the filter unit 31.
  • the differential amplifier 32 Based on the signals V2A and V2B, the differential amplifier 32 generates a signal V1 having a positive amplitude pulse corresponding to the pulse signal of the signal V2A and a negative amplitude pulse corresponding to the pulse signal of the signal V2B.
  • the signals V1A and V1B input to the matching circuit 30 are the same as those generated when the transmission circuit Tx drives the transformer CPL, and the signal V1 is connected to the secondary coil L2 of the transformer CPL. Is equivalent to the pulse signal generated at the node ND4.
  • FIG. 14 shows an example of the circuit of the switch SW1.
  • the switch SW1 includes a PMOS transistor P3, an NMOS transistor N3, an inverter 33, and a resistor R5.
  • the source and drain of the PMOS transistor P3 and NMOS transistor N3 are connected to the source and drain of the other transistor.
  • a signal is input from one of the source and the drain, and a signal is output from the other of the source and the drain.
  • the inverted value of the mode signal MS is input to the gate of the PMOS transistor P3 via the inverter 33, and the mode signal MS is input to the gate of the NMOS transistor N3.
  • the mode signal MS is input via the pad TP.
  • a resistor R5 is connected between the pad TP and the ground terminal.
  • the switch SW1 shown in FIG. 14 constitutes a transfer switch whose on / off state is controlled by the mode signal MS.
  • a mode signal MS is input to the transfer switch from the pad TP.
  • the logic level of the mode signal MS is fixed to a low level by the resistor R5. That is, the resistor R5 causes the mode signal MS to be at a low level during normal operation, and the transfer switch is fixed to the off state.
  • FIG. 15 shows another circuit example of the switch SW1.
  • the switch SW1 includes an NMOS transistor N4 and a resistor R6.
  • the NMOS transistor N4 receives a signal from one of the source and the drain and outputs a signal from the other.
  • the mode signal MS is input to the gate of the NMOS transistor N4.
  • the mode signal MS is input via the pad TP.
  • a resistor R6 is connected between the pad TP and the ground terminal.
  • the switch SW1 shown in FIG. 15 constitutes a transistor switch whose on / off state is controlled by the mode signal MS.
  • a mode signal MS is input to the transistor switch from the pad TP.
  • the logic level of the mode signal MS is fixed to a low level by the resistor R6. That is, the resistor R6 causes the mode signal MS to be low level during normal operation, and the transistor switch is fixed to the off state.
  • the matching circuit 30 can be realized by a very simple circuit.
  • the cutoff frequency of the high-pass filter characteristic of the transformer CPL is a relatively high frequency (for example, GHz band)
  • the capacitors C2 and C3 constituting the filter unit 31 of the matching circuit 30 have capacitance values necessary. Capacitors can be realized with a relatively small circuit area.
  • the matching circuit 30 reproduces only the high-pass filter characteristics of the transfer characteristics of the transformer CPL, so that the circuit configuration of the matching circuit 30 is further simplified. As shown in FIGS. 14 and 15, the switch SW1 can be realized with a small number of circuit elements.
  • the matching circuit 30 and the switch SW1 used in the semiconductor device according to the second embodiment do not significantly increase the circuit area of the first semiconductor chip CHP1 and the second semiconductor chip CHP2.
  • Embodiment 3 A semiconductor device according to the third embodiment will be described.
  • the components described in the first and second embodiments are denoted by the same reference numerals as those in the first and second embodiments, and the description thereof is omitted.
  • the chip level test was performed using the first semiconductor chip CHP1 and the second semiconductor chip CHP2 formed on the same wafer as one test target.
  • the chip level test is individually performed on the first semiconductor chip CHP1 and the second semiconductor chip CHP2 formed on different wafers. That is, in the semiconductor device according to the third embodiment, the first semiconductor chip CHP1 and the second semiconductor chip CHP2 are manufactured separately.
  • FIGS. 16 and 17 respectively show a schematic diagram of the first semiconductor chip CHP1 and a schematic diagram of the second semiconductor chip CHP2 constituting the semiconductor device according to the third embodiment.
  • FIG. 16 is a schematic diagram of the first semiconductor chip CHP1 on which the transmission circuit Tx is mounted.
  • the first semiconductor chip CHP1 includes a transmission circuit Tx, pads P11 and P12, and a first test circuit 40.
  • a first test path is configured by a path including at least the transmission circuit Tx and the first test circuit 40.
  • the transmission circuit Tx and the pads P11 and P12 are those described in the first and second embodiments.
  • the first test circuit 40 includes a node ND2 that connects the first output terminal of the transmission circuit Tx and the pad P11, and a node ND3 that connects the second output terminal of the transmission circuit Tx and the pad P12. Test output data is output based on the obtained test transmission signal.
  • the first test circuit 40 includes switches SW2 and SW3, a first matching circuit (for example, a matching circuit 41), and a test receiving circuit RxT.
  • the switches SW2 and SW3 are the switches SW1 shown in FIG.
  • the switches SW2 and SW3 are provided between the node ND2 and the matching circuit 41, and between the node ND3 and the matching circuit 41.
  • the switches SW2 and SW3 are turned on when the chip level test is performed, and are turned off in the normal operation state. That is, the first test circuit 40 is invalidated in the normal operation state.
  • the matching circuit 41 is the same circuit as the matching circuit 30 shown in FIG.
  • the test receiving circuit RxT demodulates the test transmission signal received via the matching circuit 41 to generate test output data, and outputs the test output data to the tester via the probe needle NDL. Although details of the test reception circuit RxT will be described later, the test reception circuit RxT has a smaller number of circuit elements (or scale) than the reception circuit Rx formed in the second semiconductor chip CHP2.
  • the second semiconductor chip CHP2 includes a transformer CPL, a receiving circuit Rx, pads P21 and P22, and a second test circuit 50.
  • a second test path is configured by a path including at least the second test circuit 50 and the reception circuit Rx.
  • the receiving circuit Rx and the pads P11 and P12 are those described in the first and second embodiments.
  • the second test circuit 50 outputs a test transmission signal to the node ND4 that connects the input terminal of the reception circuit Rx and one end of the secondary coil L2.
  • the second test circuit 50 includes a test transmission circuit TxT, a second matching circuit (for example, a matching circuit 51), and a switch SW4.
  • the switch SW4 is the switch SW1 shown in FIG.
  • the switch SW4 is provided between the node ND4 and the matching circuit 51.
  • the switch SW4 is turned on when a chip level test is performed, and is turned off in a normal operation state. That is, the second test circuit 50 is invalidated in the normal operation state.
  • the test transmission circuit TxT generates test transmission signals by modulating the test input data input from the tester via the probe needle NDL with the same carrier as the transmission circuit Tx. This test transmission signal is output to the matching circuit 51. Although details of the matching circuit 51 will be described later, the matching circuit 51 transmits a test transmission signal to the node ND4 based on a transmission characteristic that simulates the transmission characteristic of the transformer CPL. Note that the test transmission circuit TxT has a smaller number (or scale) of circuit elements than the transmission circuit Tx formed in the second semiconductor chip CHP2.
  • the semiconductor device has a test path that allows the first semiconductor chip CHP1 and the second semiconductor chip CHP2 to execute independent tests.
  • the transmission circuit Tx receives the test input data from the tester via the probe needle NDL.
  • the transmission circuit Tx transmits a test transmission signal based on the test input data.
  • This test transmission signal is input to the first test circuit 40.
  • the test transmission signal is given to the test reception circuit RxT via the matching circuit 41.
  • the test receiving circuit RxT demodulates the test transmission signal to generate test output data.
  • the test output data is input to the tester via the probe needle NDL.
  • the tester can determine whether the transmission circuit Tx is operating correctly by comparing the test input data with the test output data.
  • test input data is input from the tester to the second test circuit 50 via the probe needle NDL in the chip level test.
  • the test transmission circuit TxT generates a test transmission signal based on the test input data using the same carrier wave as the transmission circuit Tx.
  • the switch SW4 since the switch SW4 is in the ON state, the test transmission signal is given to the reception circuit Rx via the matching circuit 51 and the switch SW4.
  • the reception circuit Rx demodulates the received test transmission signal to generate test output data.
  • This test output data is input to the tester via the probe needle NDL.
  • the tester can determine whether the reception circuit Rx is operating correctly by comparing the test input data and the test output data.
  • the semiconductor device As described above, in the semiconductor device according to the third embodiment, individual chip level tests can be performed by the test paths provided in the first semiconductor chip CHP1 and the second semiconductor chip CHP2, respectively. In this chip level test, the transmission circuit Tx and the test transmission circuit TxT generate a test transmission signal using the same carrier wave as in actual operation. Therefore, also in the semiconductor device according to the third embodiment, a highly reliable semiconductor chip can be selected by a chip level test as in the semiconductor devices according to the first and second embodiments.
  • the first semiconductor chip CHP1 and the second semiconductor chip CHP2 can be manufactured separately, the first semiconductor chip CHP1 and the second semiconductor chip CHP2 are different semiconductors. It can be manufactured by a process. As a result, in the semiconductor device according to the third embodiment, the first semiconductor chip CHP1 and the second semiconductor chip CHP2 can be manufactured by a process suitable for each specification, and the chip size can be reduced and the reliability can be reduced. It is possible to ensure both.
  • the first semiconductor chip CHP1 and the second semiconductor chip CHP2 are individually manufactured, so that the outer shape of the semiconductor chip is the first semiconductor chip CHP1 and the second semiconductor chip. It can be set arbitrarily with CHP2. That is, in the semiconductor device according to the third embodiment, the design freedom of the first semiconductor chip CHP1 and the second semiconductor chip CHP2 can be improved as compared with the first and second embodiments.
  • the semiconductor device according to the third embodiment does not operate the transformer CPL during the chip level test, similarly to the semiconductor device according to the second embodiment. Therefore, also in the semiconductor device according to the third embodiment, the primary side coil L1 and the secondary side coil L2 are respectively formed in the first semiconductor chip CHP1 and the second semiconductor chip CHP2 as in the second embodiment. It can correspond to a semiconductor chip.
  • the first semiconductor chip CHP1 and the second semiconductor chip CHP2 can be independently tested, so that even after dicing, It is possible to perform a self test of the second semiconductor chip CHP2.
  • FIG. 18 shows a schematic diagram of a state in which the semiconductor device according to the third embodiment is mounted on the semiconductor package PKG.
  • the first semiconductor chip CHP1 and the second semiconductor chip CHP2 are mounted on the semiconductor package PKG in a separated state. Then, the first semiconductor chip CHP1 and the second semiconductor chip CHP2 mounted on the semiconductor package PKG are connected by a bonding wire W.
  • the pad TP1 to which the output terminal of the test receiving circuit RxT is connected when connected to the frame of the semiconductor package PKG when mounted on the semiconductor package PKG.
  • the pad TP2 to which the input terminal of the test transmission circuit TxT is connected is connected to the frame of the semiconductor package PKG when mounted on the semiconductor package PKG.
  • the switches SW2 and SW3 of the first test circuit 40 and the switch SW4 of the second test circuit 50 are turned off. That is, also in the semiconductor device according to the third embodiment, the first test circuit 40 and the second test circuit 50 are invalidated in the normal operation state.
  • FIG. 19 shows a circuit example of the test receiving circuit RxT.
  • the test receiving circuit RxT includes a hysteresis comparator and a differential amplifier.
  • the hysteresis comparator includes NMOS transistors N5 to N9, a current source Is, and load resistors RL1 and RL2.
  • the sources of the NMOS transistors N5 to N8 are commonly connected.
  • a current source Is is connected between the common connection point and the ground terminal.
  • a test transmission signal V2 output from the matching circuit 41 is applied to the gate of the NMOS transistor N5.
  • the gate of the NMOS transistor N6 is connected to the first output terminal VOUT of the hysteresis comparator.
  • the drains of the NMOS transistors N5 and N6 are connected in common, and a load resistor RL1 is connected between the common connection point and the power supply terminal. Note that the connection point between the drains of the NMOS transistors N5 and N6 and the load resistor RL1 serves as the second output terminal VOUTb of the hysteresis comparator.
  • the reference voltage Vref is applied to the gate of the NMOS transistor N7.
  • the gate of the NMOS transistor N8 is connected to the second output terminal VOUTb of the hysteresis comparator.
  • the drains of the NMOS transistors N7 and N8 are connected in common, and a load resistor RL2 is connected between the common connection point and the power supply terminal. Note that the connection point between the drains of the NMOS transistors N7 and N8 and the load resistor RL2 serves as the first output terminal VOUT of the hysteresis comparator.
  • the differential amplifier includes NMOS transistors N9 and N10 and PMOS transistors P4 and P5.
  • the NMOS transistor N9 has a source connected to the ground terminal, a gate connected to the first output terminal VOUT of the hysteresis comparator, and a drain connected to the drain of the PMOS transistor P4.
  • the NMOS transistor N10 has a source connected to the ground terminal, a gate connected to the second output terminal VOUTb of the hysteresis comparator, and a drain connected to the drain of the PMOS transistor P5.
  • a connection point between the drain of the NMOS transistor N10 and the drain of the PMOS transistor P5 serves as an output terminal of the test receiving circuit RxT.
  • the PMOS transistor P4 has a source connected to the power supply terminal and a gate connected to the drain.
  • the source of the PMOS transistor P5 is connected to the power supply terminal, and the gate is connected to the second output terminal VOUTb of the hysteresis comparator.
  • the test reception circuit RxT includes the hysteresis comparator 24 and the differential amplifier 25 of the reception circuit Rx described with reference to FIG. That is, the test receiving circuit RxT can be realized with a smaller number of circuit elements than the receiving circuit Rx. This is because the test receiving circuit RxT is used only for the chip level test and does not have to be as sophisticated as the receiving circuit Rx. Further, the test receiving circuit RxT is formed with a smaller number of circuit elements than the receiving circuit Rx, so that the possibility of failure can be reduced as compared with the receiving circuit Rx.
  • FIG. 20 a graph showing the input / output characteristics of the test receiving circuit RxT shown in FIG. 19 is shown in FIG.
  • the test receiving circuit RxT inverts the logic level of the test output data to be output based on the voltage difference between the input test transmission signal V2 and the reference voltage Vref.
  • the test receiving circuit RxT since the test receiving circuit RxT has a hysteresis characteristic, the logic level of the test output data is not inverted only by reversing the voltage difference between the test transmission signal V2 and the reference voltage Vref.
  • the logic level of the test output data is inverted.
  • test transmission circuit TxT and the matching circuit 51 will be described.
  • a circuit example of the test transmission circuit TxT and the matching circuit 51 is shown in FIG.
  • the test transmission circuit TxT includes delay circuits 52 and 54, an NAND circuit 53 with an inverting input, and an AND circuit 55 with an inverting input.
  • the matching circuit 51 includes capacitors C4 and C5 and resistors R7 and R8.
  • the delay circuit 52 delays and outputs the test input data TEST_IN input via the pad TP2.
  • the test input data TEST_IN is input to the inverting input terminal, and the output signal of the delay circuit 52 is input to the normal input terminal. Then, the NAND circuit 53 with inverting input outputs an inverted logical product operation result of the inverted value of the test input data TEST_IN and the value of the output signal of the delay circuit 52 to the node A.
  • the delay circuit 54 delays and outputs the test input data TEST_IN input via the pad TP2.
  • the test input data TEST_IN is input to the inverting input terminal, and the output signal of the delay circuit 54 is input to the normal input terminal. Then, the NAND circuit 53 with inverting input outputs a logical product operation result of the value of the test input data TEST_IN and the inverted value of the output signal of the delay circuit 54 to the node B.
  • Capacitor C4 has one terminal connected to the output terminal (node A) of NAND circuit 53 with an inverting input, and the other terminal connected to the output terminal of matching circuit 51.
  • Capacitor C5 has one terminal connected to the output terminal (node B) of NAND circuit 54 with inverting input, and the other terminal connected to the output terminal of matching circuit 51.
  • the resistors R7 and R8 are connected in series between the power supply terminal and the ground terminal. A connection point where the resistors R7 and R8 are connected to each other is an output terminal of the matching circuit 51.
  • the output terminal of the matching circuit 51 is connected to the node ND4 through the switch SW4.
  • FIG. 22 a timing chart showing operations of the test transmission circuit TxT and the matching circuit 51 shown in FIG. 21 is shown in FIG. 22, and operations of the test transmission circuit TxT and the matching circuit 51 will be described.
  • the NAND circuit 53 with an inverting input generates a pulse having a negative amplitude at the node A in accordance with the falling edge of the test input data TEST_IN.
  • the AND circuit 55 with an inverting input generates a pulse having a positive amplitude at the node B in accordance with the rising edge of the test input data TEST_IN.
  • the signals of the node A and the node B are combined at the connection point of the resistors R7 and R8 via the capacitors C4 and C5, and output to the node ND4 as the test transmission signal OUT.
  • the delay time set in the delay circuits 52 and 54 is set to the same delay time as the delay circuits 10 and 16 of the transmission circuit Tx shown in FIG. Modulate with the same carrier as the Tx carrier.
  • the matching circuit 51 constitutes a high-pass filter circuit, and the transfer characteristic of the high-pass filter circuit is determined according to the transfer characteristic of the transformer CPL.
  • FIG. 23 shows another circuit example of the test transmission circuit TxT and the matching circuit 51.
  • the test transmission circuit TxT shown in FIG. 23 includes an AND circuit 56 with an inverting input instead of the NAND circuit 53 with an inverting input of the test transmission circuit TxT shown in FIG.
  • a differential amplifier 57 is added to the test transmission circuit TxT shown in FIG.
  • a matching circuit 51 shown in FIG. 23 includes a capacitor C6 instead of the capacitors C4 and C5 of the matching circuit 51 shown in FIG.
  • the test input data TEST_IN is input to the inverting input terminal, and the output signal of the delay circuit 52 is input to the normal input terminal. Then, the NAND circuit 53 with inverting input outputs a logical product operation result of the inverted value of the test input data TEST_IN and the value of the output signal of the delay circuit 52 to the node A.
  • the output terminal (node A) of the AND circuit 56 with inverting input is connected to the inverting input terminal, and the output terminal (node B) of the AND circuit 55 with inverting input is connected to the non-inverting input terminal.
  • Capacitor C6 has one terminal connected to the output terminal of differential amplifier 57 and the other terminal connected to the output terminal of matching circuit 51.
  • the output terminal of the matching circuit 51 is connected to the node ND4 through the switch SW4.
  • FIG. 24 a timing chart showing the operation of the test transmission circuit TxT and the matching circuit 51 shown in FIG. 23 is shown in FIG. 24, and the operation of the test transmission circuit TxT and the matching circuit 51 will be described.
  • the AND circuit 56 with an inverting input generates a pulse having a positive amplitude at the node A in accordance with the falling edge of the test input data TEST_IN.
  • the AND circuit 55 with an inverting input generates a pulse having a positive amplitude at the node B in accordance with the rising edge of the test input data TEST_IN.
  • the differential amplifier 57 has a negative amplitude pulse in response to the pulse transmitted through the node A and a positive amplitude pulse in response to the pulse transmitted through the node B.
  • a transmission signal OUT is generated.
  • the test transmission signal OUT is output to the node ND4 through the capacitor C6.
  • the delay time set in the delay circuits 52 and 54 is set to the same delay time as the delay circuits 10 and 16 of the transmission circuit Tx shown in FIG. Modulate with the same carrier as the Tx carrier.
  • the matching circuit 51 constitutes a high-pass filter circuit, and the transfer characteristic of the high-pass filter circuit is determined according to the transfer characteristic of the transformer CPL.
  • the test transmission circuit TxT can be realized with a smaller number of circuit elements than the transmission circuit Tx described in FIG. This is because the test transmission circuit TxT is used only for the chip level test and does not have to be as sophisticated as the transmission circuit Tx. Further, the test transmission circuit TxT is formed with a smaller number of circuit elements than the transmission circuit Tx, so that the possibility of failure can be reduced as compared with the transmission circuit Tx.
  • the matching circuit 51 is composed only of elements that can be realized with a smaller circuit area than the transformer CPL. Therefore, even if the matching circuit 51 is added, the increase in the chip area of the second semiconductor chip CHP2 is almost negligible.
  • Embodiment 4 In the semiconductor device according to the fourth embodiment, the matching circuit of the semiconductor device according to the third embodiment is configured by a transformer.
  • FIG. 25 shows a schematic diagram of the first semiconductor chip CHP1 of the semiconductor device according to the fourth embodiment
  • FIG. 26 shows a schematic diagram of the second semiconductor chip CHP2 of the semiconductor device according to the fourth embodiment.
  • the components described in the first to third embodiments are denoted by the same reference numerals as those in the first to third embodiments, and the description thereof is omitted.
  • the first semiconductor chip CHP1 according to the fourth embodiment includes a first test circuit 60 corresponding to the first test circuit 40 according to the third embodiment.
  • the first test circuit 60 includes switches SW5 and SW6, a matching circuit 61, and a test reception circuit RxT.
  • the switches SW5 and SW6 are the switches described in FIG.
  • the switch SW5 switches the connection state between the node ND2 and the matching circuit 61.
  • the switch SW6 switches the connection state between the node ND3 and the matching circuit 61.
  • the matching circuit 61 has a transformer composed of a primary side coil DL1 and a secondary side coil DL2.
  • the primary coil DL1 has one terminal connected to the node ND2 via the switch SW5 and the other terminal connected to the node ND3 via the switch SW6. That is, the primary side coil DL1 is driven by the transmission circuit Tx in the same manner as the primary side coil L1 of the transformer CPL.
  • the secondary coil DL2 has one terminal connected to the input terminal of the test receiving circuit RxT and the other terminal connected to the ground terminal. That is, the secondary side coil DL2 outputs a pulse signal (test transmission signal) to the test receiving circuit RxT in accordance with the current change generated in the primary side coil DL1 similarly to the secondary side coil L2 of the transformer CPL.
  • the second semiconductor chip CHP2 includes a second test circuit 70 corresponding to the second test circuit 50 according to the third embodiment.
  • the second test circuit 70 includes switches SW7 and SW8, a matching circuit 71, and a test transmission circuit TxT.
  • the switches SW7 and SW8 are the switches described with reference to FIG.
  • the switch SW7 switches the connection state between the first output terminal of the test transmission circuit TxT and the matching circuit 71.
  • the switch SW8 switches the connection state between the second output terminal of the test transmission circuit TxT and the matching circuit 71.
  • the matching circuit 71 has a primary coil DL3.
  • the primary side coil DL3 and the secondary side coil L2 of the transformer CPL constitute a transformer.
  • the primary coil DL3 has one terminal connected to the first output terminal of the test transmission circuit TxT via the switch SW7, and the other terminal connected to the second output terminal of the test transmission circuit TxT via the switch SW8. Connected to. That is, the primary coil DL3 is driven by the test transmission circuit TxT in the same manner as the primary coil L1 of the transformer CPL. Then, the secondary coil L2 of the transformer CPL outputs a pulse signal (test transmission signal) to the receiving circuit Rx in accordance with the current change generated in the primary coil DL3.
  • FIG. 27 shows a schematic diagram showing a mounting state of the matching circuit 61 shown in FIG.
  • the switches SW5 and SW6 are not shown.
  • the primary coil DL1 and the secondary coil DL2 of the matching circuit 61 are formed so that the diameter of the coil is smaller than that of the coil constituting the transformer CPL used during normal operation.
  • FIG. 28 shows a schematic diagram showing a mounting state of the matching circuit 71 shown in FIG.
  • the switches SW7 and SW8 are not shown.
  • the primary side coil DL3 of the matching circuit 71 is formed inside the secondary side coil L2 of the transformer CPL. In this way, an increase in the circuit area can be avoided by forming the primary side coil DL3 of the matching circuit 71 in an empty area inside the transformer CPL.
  • a transformer is used as a matching circuit.
  • the characteristics of the matching circuit and the AC coupling element can be made closer to each other. That is, the semiconductor device according to the fourth embodiment can perform a chip level test with higher accuracy than the other embodiments.
  • a transmission circuit that is formed on a first semiconductor substrate and generates a transmission signal in which transmission data is modulated by a carrier wave including a frequency component higher than a symbol rate or Nyquist frequency of the transmission data;
  • a receiving circuit formed on a second semiconductor substrate for demodulating the transmission signal and reproducing the transmission data;
  • An AC coupling element formed on the first semiconductor substrate or the second semiconductor substrate and transmitting the transmission signal from the transmission circuit to the reception circuit in an AC manner; Connecting the transmitting circuit or the receiving circuit formed on a semiconductor substrate different from the semiconductor substrate on which the AC coupling element is formed and straddling a scribe region provided on the outer periphery of the semiconductor substrate, to the AC coupling element And a test wiring.
  • Appendix 2 The semiconductor device according to appendix 1, wherein the test wiring is disconnected in a normal operation state in which communication between the transmission circuit and the reception circuit is performed via the AC coupling element.
  • Appendix 3 The semiconductor device according to appendix 1 or 2, wherein the test wiring transmits a test transmission signal obtained by modulating the test input data with the carrier wave to the transmission circuit during the test.
  • test wiring is formed in a wiring layer of the first and second semiconductor substrates.
  • the first semiconductor substrate has a first pad connected to the AC coupling element in a normal operation state in which communication between the transmission circuit and the reception circuit is performed via the AC coupling element;
  • the second semiconductor substrate has a second pad connected to the AC coupling element in the normal operation state, 5.
  • Appendix 6 The semiconductor device according to any one of appendices 1 to 5, wherein the AC coupling element is a transformer having a primary side coil and a secondary side coil.
  • the AC coupling element is formed of a first electrode and a second electrode formed in a wiring layer of the semiconductor device, and an insulator formed between the first electrode and the second electrode. 6.

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Abstract

　従来の半導体装置では、チップレベルテストの精度を向上させることができなかった。本発明の半導体装置は、伝達データを伝達データのシンボルレート又はナイキスト周波数よりも高い周波数成分を含む搬送波で変調した伝達信号を生成する送信回路Ｔｘと、伝達信号を復調して伝達データを再生する受信回路Ｒｘと、伝達信号を交流的に送信回路Ｔｘから受信回路Ｒｘに伝達する交流結合素子ＣＰＬと、交流結合素子ＣＰＬの伝達特性を擬似的に再現した整合回路３０を含むテストパスと、を有し、テストパスは、テスト入力データを搬送波で変調してテスト用伝達信号を生成し、テスト用伝達信号を整合回路３０により伝達し、伝達されたテスト用伝達信号を復調してテスト出力データを出力する。

Description

半導体装置及びそのテスト方法
　本発明は半導体装置及びそのテスト方法に関し、特に互いに絶縁され、交流結合素子を介して通信を行う送信回路と受信回路とを有する半導体装置及びそのテスト方法に関する。
　電源電圧の異なる複数の半導体チップ間で信号を伝達する場合、配線により直接信号を伝達すると、直流電圧に差を生じ半導体チップの破損や信号伝達の不具合が生じることがある。そこで、電源電圧の異なる複数の半導体チップ間で信号を伝達する場合、半導体チップ間を絶縁インタフェース（例えば、交流結合素子）で接続し、交流信号のみを伝達することが行われる。この交流結合素子には、コンデンサやトランスフォーマがある。ここで、トランスフォーマは、一次側コイルと二次側コイルとが磁気的に結合される交流結合素子である。交流結合素子としてトランスフォーマを用いた場合、トランスフォーマの一次側コイルと二次側コイルとの巻線比を調節することで、送信側の半導体チップの送信信号の電圧振幅にかかわらず受信側の半導体チップに適切な電圧振幅の信号を伝達することができる。そのため、トランスを用いて異なる電源電圧で動作する半導体チップ間の通信を行うことで、送信信号又は受信信号の電圧振幅を半導体チップ上で調節する必要が無くなる。以下の説明では、半導体チップ上に形成されたトランスフォーマを場合に応じてオンチップトランスフォーマと称す。
　トランスフォーマを用いた信号伝達技術の例が特許文献１～６に開示されている。これら特許文献に示されるように、トランスフォーマを用いた半導体装置では、送信回路と受信回路とが異なる半導体基板に形成される。ここで、送信回路は、伝達データを前記伝達データのシンボルレート又はナイキスト周波数よりも高い周波数成分を含む搬送波で変調した伝達信号（例えば、パルス信号）を生成する。そして、送信回路は、トランスフォーマを伝達信号により駆動することで、トランスフォーマの二次側コイルに接続される受信回路に伝達信号を送信する。受信回路は、伝達信号を復調して伝達データを再生する。
　ここで、トランスフォーマを絶縁インタフェースとして用いた半導体装置のブロック図を図２９に示す。図２９に示すように、半導体装置は、半導体パッケージＰＫＧに第１の半導体チップＣＨＰ１と第２の半導体チップＣＨＰ２が搭載される。第１の半導体チップＣＨＰ１と第２の半導体チップＣＨＰ２とは、互いに分離して設けられボンディングワイヤＷにより接続される。第１の半導体チップＣＨＰ１には送信回路Ｔｘが形成され、第２の半導体チップＣＨＰ２には受信回路ＲｘとトランスフォーマＣＰＬが形成される。そして、第１の半導体チップＣＨＰ１の送信回路ＴｘがボンディングワイヤＷを介してトランスフォーマＣＰＬを駆動することで第１の半導体チップＣＨＰ１と第２の半導体チップＣＨＰ２との間の通信が行われる。
米国特許第６２６２６００号 米国特許第６８７３０６５号 米国特許第７０７５３２９号 米国特許第７３０２２４７号 米国特許第７１９３８３２号 米国特許公開公報２００６／０１０９０７２号
　しかしながら、特許文献１～６に記載の半導体装置では、半導体チップの状態で送信回路及び受信回路に対する信頼性の高いテストすることができない問題がある。この課題を説明するために、図２９に示した半導体装置を半導体チップ毎にテストする場合の半導体チップの状態を示すブロック図を図３０、３１に示す。
　図３０に示す図は、半導体パッケージＰＫＧに搭載される前の第１の半導体チップＣＨＰ１のブロック図である。この第１の半導体チップＣＨＰ１をテストする場合、テスタから第１の半導体チップＣＨＰ１にテスト入力データを与える。そして、送信回路Ｔｘの出力端子に接続されるパッドＰ１１及びＰ１２からテスト出力データを得る。このテスト出力データは、送信回路Ｔｘが搬送波で変調したものであり、１つのパルス信号のパルス幅がテスト入力データよりも小さい。
　また、図３１に示す図は、半導体パッケージＰＫＧに搭載される前の第２の半導体チップＣＨＰ２のブロック図である。この第２の半導体チップＣＨＰ１をテストする場合、プローブ針を用いてテスタからトランスフォーマＣＰＬに接続されるパッドＰ２１、２２にテスト入力データを与える。そして、テスト入力データをトランスフォーマＣＰＬを介して受信回路Ｒｘに与え、受信回路Ｒｘによりテスト入力データを復調してパッドＯＵＴからテスト出力データを得る。
　このように、半導体チップに対しても送信回路Ｔｘが変調して生成する伝達信号と同じ波形を有するテスト出力データ及びテスト入力データを扱うことができれば半導体チップ単体でのテストを行うことができる。しかし、半導体装置を製造する場合、半導体チップ単体でのテストは、ウェハに半導体チップが形成された状態（ウェハのダイシング処理前の状態）で行うことが一般的である。そこで、半導体のチップテストでは、半導体チップとテスタとをプローブ針を用いて接続する。このプローブ針は、寄生容量成分、寄生インダクタンス成分、半導体チップのパッドとの接触抵抗成分が大きい。そのため、プローブ針を用いて半導体チップに与える信号又は半導体チップから得る信号の周波数を高めることができない。つまり、従来の技術では、半導体チップのテストを行う場合、テスタにおいて信号を正しく受信するためには、送信回路Ｔｘが出力する信号の周波数を低く（又はパルス幅を大きく）する、また、受信回路Ｒｘに与える信号の周波数を低く（又はパルス幅を大きく）する必要があった。
　このように、従来のテストでは、プローブ針及びテスタで扱える信号の周波数（又はパルス幅）の制限から実際の動作に基づく半導体チップのテストを行うことが困難である問題があった。実際の周波数よりも低い周波数の信号のテストでは、高い周波数の信号を用いた場合に起こる不具合を見過ごすことがあり、半導体チップの信頼性を向上させることができない。
　このような課題に鑑み、本発明では、分離された半導体チップに形成され、交流結合素子を介して通信を行う送信回路と受信回路とに対して信頼性の高いテストを行うことを目的とする。
　本発明にかかる半導体装置の一態様は、伝達データを前記伝達データのシンボルレート又はナイキスト周波数よりも高い周波数成分を含む搬送波で変調した伝達信号を生成する送信回路と、前記伝達信号を復調して前記伝達データを再生する受信回路と、前記伝達信号を交流的に前記送信回路から前記受信回路に伝達する交流結合素子と、前記交流結合素子の伝達特性を擬似的に再現した整合回路を含むテストパスと、を有し、前記テストパスは、テスト入力データを前記搬送波で変調してテスト用伝達信号を生成し、前記テスト用伝達信号を前記整合回路により伝達し、伝達された前記テスト用伝達信号を復調してテスト出力データを出力する。
　本発明にかかる半導体装置の別の態様は、送信回路を備え、交流結合素子を介して電気的に絶縁された半導体基板に形成された受信回路と通信を行う半導体装置であって、前記送信回路がテスト入力データを前記テスト入力データのシンボルレート又はナイキスト周波数よりも高い周波数成分を含む搬送波で変調したテスト用伝達信号を前記交流結合素子の信号伝達特性に基づき伝達する整合回路と、前記整合回路を介して得られる前記テスト用伝達信号を復調してテスト出力データを再生するテスト用受信回路と、を有する。
　本発明にかかる半導体装置の別の態様は、受信回路を備え、交流結合素子を介して電気的に絶縁された半導体基板に形成された送信回路と通信を行う半導体装置であって、テスト入力データを前記テスト入力データのシンボルレート又はナイキスト周波数よりも高い周波数成分を含む搬送波で変調したテスト用伝達信号を生成するテスト用送信回路と、前記テスト用伝達信号を前記交流結合素子の信号伝達特性に基づき前記受信回路に伝達する整合回路と、を有する。
　本発明にかかる半導体装置の別の態様は、第１の半導体基板に形成され、伝達データを前記伝達データのシンボルレート又はナイキスト周波数よりも高い周波数成分を含む搬送波で変調した伝達信号を生成する送信回路と、第２の半導体基板に形成され、前記伝達信号を復調して前記伝達データを再生する受信回路と、前記第１の半導体基板又は前記第２の半導体基板に形成され、前記伝達信号を交流的に前記送信回路から前記受信回路に伝達する交流結合素子と、半導体基板の外周に設けられるスクライブ領域を跨いで形成され、前記交流結合素子が形成される半導体基板とは異なる半導体基板に形成される前記送信回路又は受信回路と、前記交流結合素子と、を接続するテスト配線と、を有する。
　本発明にかかる半導体装置のテスト方法の一態様は、第１の半導体基板に形成された送信回路と、第２の半導体基板に形成された受信回路と、前記送信回路と前記受信回路とを交流的に結合する交流結合素子と、を有する半導体装置のテスト方法であって、前記送信回路によりテスト入力データを前記テスト入力データのシンボルレート又はナイキスト周波数よりも高い周波数成分を含む搬送波で変調してテスト用伝達信号を生成し、前記交流結合素子の信号伝達特性に基づき前記テスト用伝達信号を伝達する整合回路によって前記テスト用伝達信号を伝達し、前記テスト用伝達信号を復調してテスト出力データを出力し、前記テスト入力データと前記テスト出力データとを比較して前記送信回路の故障判断を行う。
　本発明にかかる半導体装置のテスト方法の別の態様は、第１の半導体基板に形成された送信回路と、第２の半導体基板に形成された受信回路と、前記送信回路と前記受信回路とを交流的に結合する交流結合素子と、を有する半導体装置のテスト方法であって、テスト入力データを前記テスト入力データのシンボルレート又はナイキスト周波数よりも高い周波数成分を含む搬送波で変調してテスト用伝達信号を生成し、前記交流結合素子の信号伝達特性に基づき前記テスト用伝達信号を伝達する整合回路によって前記テスト用伝達信号を伝達し、前記テスト用伝達信号を前記受信回路において復調してテスト出力データを出力し、前記テスト入力データと前記テスト出力データとを比較して前記受信回路の故障判断を行う。
　本発明にかかる半導体装置及びそのテスト方法によれば、分離された半導体チップに形成され、交流結合素子を介して通信を行う送信回路と受信回路とに対して信頼性の高いテストを行うことが可能である。
実施の形態１にかかる半導体装置のテスト時の状態を示す概略図である。 実施の形態１にかかる半導体装置の半導体パッケージへの実装時の状態を示す概略図である。 実施の形態１にかかる半導体装置のウェハ状態における実装状態を示す概略図である。 実施の形態１にかかる半導体装置のウェハ状態における断面図を示す概略図である。 実施の形態１にかかる半導体装置の送信回路のブロック図である。 図５に示す送信回路の動作を示すタイミングチャートである。 実施の形態１にかかる半導体装置の受信回路のブロック図である。 実施の形態２にかかる半導体装置のウェハ状態における実装状態を示す概略図である。 実施の形態２にかかる半導体装置の半導体パッケージへの実装時の状態を示す概略図である。 トランスフォーマの寄生素子を含む等価回路図である。 トランスフォーマの伝達特性を示すグラフである。 実施の形態２にかかる半導体装置の整合回路のブロック図である。 図１３に示す整合回路の動作を示すタイミングチャートである。 実施の形態２にかかる半導体装置のスイッチ素子の回路図である。 実施の形態２にかかる半導体装置のスイッチ素子の別の例を示す回路図である。 実施の形態３にかかる第１の半導体チップのブロック図である。 実施の形態３にかかる第２の半導体チップのブロック図である。 実施の形態３にかかる半導体装置の半導体パッケージへの実装時の状態を示す概略図である。 実施の形態３にかかる半導体装置のテスト用受信回路の回路図である。 図１９に示すテスト用受信回路の入出力特性を示すグラフである。 実施の形態３にかかる半導体装置のテスト用送信回路及び第２の整合回路の回路図である。 図２１に示すテスト用送信回路の動作を示すタイミングチャートである。 実施の形態３にかかる半導体装置のテスト用送信回路及び第２の整合回路の別の例を示す回路図である。 図２３に示すテスト用送信回路の動作を示すタイミングチャートである。 実施の形態４にかかる第１の半導体チップのブロック図である。 実施の形態４にかかる第２の半導体チップのブロック図である。 図２５に示す第１の半導体チップの整合回路の実装状態を示す概略図である。 図２６に示す第２の半導体チップの整合回路の実装状態を示す概略図である。 従来の半導体装置の半導体パッケージへの実装時の状態を示す概略図である。 課題を説明するための図であって、従来の第１の半導体チップのブロック図である。 課題を説明するための図であって、従来の第２の半導体チップのブロック図である。
　実施の形態１
　以下、図面を参照して本発明の実施の形態について説明する。以下の説明では交流結合素子としてトランスフォーマを用いた例について説明するが、本発明は交流結合素子としてコンデンサを用いることもできる。交流結合素子としてコンデンサを用いた場合、第１、第２の電極を第１の半導体チップ又は第２の半導体チップの配線層を用いて形成し、第１の電極と第２の電極との間に形成される絶縁膜を誘電体膜として用いる。
　実施の形態１にかかる半導体装置のテスト時の状態を示す概略図を図１に示す。まず、実施の形態１にかかる半導体装置を構成する２つの半導体チップが１つのウェハ上に形成される。そして、ウェハをスクライブ領域に沿って切断し、切断後の第１、第２の半導体チップを半導体パッケージに搭載し、第１の半導体チップと第２の半導体チップとをボンディングワイヤＷにより接続することで１つの半導体装置として機能する。
　また、本実施の形態にかかる半導体装置は、スクライブ領域において切断される前にチップ単位のテストが実施される。図１では、テスト対象となる第１、第２の半導体チップを含むウェハの一部のみを示した。ウェハの状態では、ウェハ上に形成された複数の半導体チップは分離されていない。そして、ウェハ上に形成された回路は、ウェハレベルテストが完了した後にスクライブ領域ＳＣＲＢにおいて分離され、個別の半導体チップとなる。
　また、本実施の形態にかかる半導体装置では、第１の半導体チップＣＨＰ１からテスト入力データを入力し、第２の半導体チップＣＨＰ２からテスト出力データを出力する。そのため、図１に示す例では、第１の半導体チップＣＨＰ１の送信回路Ｔｘの入力端子に接続されるパッドと、第２の半導体チップＣＨＰ２の受信回路Ｒｘの出力端子に接続されるパッドとにプローブ針ＮＤＬが接続される。つまり、実施の形態１にかかる半導体装置では、第１の半導体チップＣＨＰ１と第２の半導体チップＣＨＰ２との２つの半導体チップを１つの半導体チップとして扱ってチップ状態のテスト（以下チップレベルテストと称す）を行う。
　図１に示すように、実施の形態１にかかる半導体装置は、第１の半導体チップＣＨＰ１及び第２の半導体チップＣＨＰ２を有する。第１の半導体チップＣＨＰ１は、送信回路Ｔｘ、ノードＮＤ１～ＮＤ３、パッドＰ１１、Ｐ１２、テスト配線ＴＷを有する。送信回路Ｔｘは、通常動作状態においてノードＮＤ１を介して入力される伝達データを伝達データのシンボルレート又はナイキスト周波数よりも高い周波数成分を含む搬送波（以下、単に搬送波と称す）で変調した伝達信号を生成する。また、送信回路Ｔｘは、ウェハレベルテスト状態（以下単にテスト状態と称す）においてノードＮＤ１を介して入力されるテスト入力データを搬送波で変調してテスト用伝達信号を生成する。
　なお、通常動作状態とは、第１の半導体チップＣＨＰ１と第２の半導体チップＣＨＰ２との通信がトランスフォーマＣＰＬを介して行われる状態である。通常動作状態では、第１の半導体チップＣＨＰ１と第２の半導体チップＣＨＰ２はスクライブ領域ＳＣＲＢにおいて切断され、互いに絶縁された状態となる。また、テスト状態とは、図１に示すように第１、第２の半導体チップに設けられたパッドにプローブ針ＮＤＬを介してテスタと接続される状態である。実施の形態１におけるテスト状態では、第１の半導体チップＣＨＰ１と第２の半導体チップＣＨＰ２とは、未切断の状態である。
　ノードＮＤ１は、第１の半導体チップＣＨＰ１に設けられたパッドと送信回路Ｔｘの入力端子とを接続する配線である。送信回路Ｔｘは、ノードＮＤ１を介して入力信号を外部から得る。このノードＮＤ１は、パッドから送信回路Ｔｘまでの経路を示すものであり、他の回路が設けられていても良い。ノードＮＤ２は、送信回路Ｔｘの第１の出力端子と第１のパッド（例えば、パッドＰ１１）とを接続する配線である。ノードＮＤ３は、送信回路Ｔｘの第２の出力端子と第１のパッド（例えば、パッドＰ１２）とを接続する配線である。本実施の形態では、送信回路Ｔｘが２つの出力端子によりトランスフォーマＣＰＬの第１のコイルＬ１を駆動するため、送信回路Ｔｘの出力端子に２つのノードを設けたが、送信回路Ｔｘの出力形態に応じてこのノードの数は設定される。
　パッドＰ１１、Ｐ１２は、通常動作状態において第２の半導体チップＣＨＰ２に形成された第２のパッド（例えば、トランスフォーマＣＰＬの一次側コイルＬ１と接続されるパッドＰ２１、Ｐ２２）とボンディングワイヤＷにより接続される。また、パッドＰ１１、Ｐ１２は、テスト状態においては、パッドＰ２１、Ｐ２２とボンディングワイヤＷによっては接続されない。
　テスト配線ＴＷは、半導体基板の外周に設けられるスクライブ領域ＳＣＲＢを跨いで形成され、トランスフォーマＣＰＬが形成される第２の半導体チップＣＨＰ２とは異なる第１の半導体チップＣＨＰ１に形成される送信回路Ｔｘと、トランスフォーマＣＰＬと、を接続する。図１に示す例では、パッドＰ１１とパッドＰ２１とを接続するテスト配線ＴＷと、パッドＰ１２とパッドＰ２２とを接続するテスト配線ＴＷとが形成される。このテスト配線ＴＷは、テスト状態において２つのパッド間を電気的に接続し、通常動作状態で切断された状態となる。
　第２の半導体チップＣＨＰ２は、トランスフォーマＣＰＬ、受信回路Ｒｘ、ノードＮＤ４、ＮＤ５、パッドＰ２１、Ｐ２２を有する。トランスフォーマＣＰＬは、一次側コイルＬ１及び二次側コイルＬ２を有する。一次側コイルＬ１の両端は第２のパッド（例えば、パッドＰ２１、Ｐ２２）に接続される。そして、一次側コイルＬ１は、通常動作状態においてボンディングワイヤＷによって第１の半導体チップＣＨＰ１のパッドＰ１１、Ｐ１２に接続される。また、一次側コイルＬ１は、テスト状態においてテスト配線ＴＷを介して第１の半導体チップＣＨＰ１のパッドＰ１１、Ｐ１２と接続される。二次側コイルＬ２の一端は、第２の半導体チップＣＨＰ２の接地配線に接続され、他端はノードＮＤ４を介して受信回路Ｒｘに接続される。
　受信回路Ｒｘは、ノードＮＤ４を介して伝達される伝達信号を復調して送信回路Ｔｘに入力された伝達データを再生する。そして、受信回路Ｒｘは、ノードＮＤ５を介して再生した伝達データを第２の半導体チップに設けられたパッドに出力する。テスト時にはパッドにプローブ針ＮＤＬが接触しており、プローブ針ＮＤＬを介して伝達データはテスタに送信される。
　図１に示すように、実施の形態１にかかる半導体装置は、第１の半導体チップＣＨＰ１と第２の半導体チップＣＨＰ２がテスト時にテスト配線ＴＷによって互いに接続される。そのため、第１の半導体チップＣＨＰ１の送信回路Ｔｘにテスタが出力可能な程度の周波数（又はパルス幅）のテスト入力データを入力した場合であっても、送信回路Ｔｘがテスト入力データを実動作と同じ搬送波で変調して生成するテスト伝達信号を受信回路Ｒｘに伝達することができる。また、受信回路Ｒｘでは、実動作と同じ周波数（又はパルス幅）のテスト伝達信号を復調してテスト出力データを生成する。このテスト出力データは、テスタが出力したテスト入力データと実質的に同じ周波数（又はパルス幅）を有しているため、テスタにより正しく信号の良否を判定することが可能である。このようなことから、実施の形態１にかかる半導体装置では、チップレベルテストにおいても送信回路Ｔｘ及び受信回路Ｒｘに対して実動作と同一の動作周波数による動作検証が可能になりチップレベルにおける半導体装置の信頼性の向上を実現することができる。
　また、チップレベルテストでは、電源電圧変動に対するテストに加えて、動作温度の変動に対するテストを実施することができる。動作温度変動に対するテストをパッケージング後の半導体装置に対して行うことは、内部に搭載される半導体チップの温度を正確に測定することができないため、実質的に行うことができない。動作温度変動に対するテストでは、例えば、半導体チップの温度を動作保証温度の最低温度と最高温度とに設定し、その状態での動作検証を行う。特に、自動車等に搭載される半導体装置は、広い温度範囲に対して動作が保証されることが要求されるため、このような動作温度に変動が生じた場合の高信頼なテストが重要になる。
　また、チップレベルテストにおいて、実際の動作と同程度の動作検証により不良チップを選別することで、半導体装置のパッケージングにおいて生じる生産性の低下を防止することができる。
　ここで、図１に示す半導体装置を半導体パッケージＰＫＧに搭載した状態の概略図を図２に示す。図２に示すように、実施の形態１にかかる半導体装置は、図１に示すスクライブ領域ＳＣＲＢにおいて分離された第１の半導体チップＣＨＰ１と第２の半導体チップＣＨＰ２とが１つの半導体パッケージＰＫＧに搭載される。また、半導体パッケージＰＫＧに搭載された状態では、テスト配線ＴＷが切断された状態となる。そして、第１の半導体チップＣＨＰ１のパッドＰ１１はボンディングワイヤＷにより第２の半導体チップＣＨＰ２のパッドＰ２１に接続され、第１の半導体チップＣＨＰ１のパッドＰ１２はボンディングワイヤＷにより第２の半導体チップＣＨＰ２のパッドＰ２２に接続される。また、第１の半導体チップＣＨＰ１の送信回路Ｔｘの入力端子に接続されるノードＮＤ１は、第１の半導体チップＣＨＰ１に設けられたパッドと半導体パッケージＰＫＧのフレームとがボンディングワイヤＷにより接続される。第２の半導体チップＣＨＰ２の受信回路Ｒｘの出力端子に接続されるノードＮＤ５は、第２の半導体チップＣＨＰ２に設けられたパッドと半導体パッケージＰＫＧのフレームとがボンディングワイヤＷにより接続される。
　つまり、実施の形態１にかかる半導体装置は、半導体パッケージＰＫＧに搭載された状態においては、ボンディングワイヤＷにより第１の半導体チップＣＨＰ１と第２の半導体チップＣＨＰ２との間の通信を行う。また、第１の半導体チップＣＨＰ１の送信回路Ｔｘが出力する伝達信号は、ボンディングワイヤＷを介してトランスフォーマＣＰＬに伝達され、受信回路ＲｘはトランスフォーマＣＰＬにより伝達された伝達信号に基づき伝達データを出力する。
　上記説明より、実施の形態１にかかる半導体装置のテスト方法では、チップレベルテストにおけるテスト配線ＴＷは、半導体パッケージＰＫＧに実装された状態のボンディングワイヤＷに相当するものであることがわかる。つまり、実施の形態１にかかる半導体装置のテスト方法では、実装状態と同じテストを行うことができることから半導体装置の信頼性の向上が実現できることがわかる。
　次いで、実施の形態１にかかる半導体装置を構成する各要素について詳細に説明する。まず、図３、４にテスト配線ＴＷの詳細を説明する図を示す。図３は、ウェハから半導体チップを切り出す前（スクライブ領域ＳＣＲＢが未切断の状態）の第１の半導体チップＣＨＰ１及び第２の半導体チップＣＨＰ２のブロック図の概念図である。
　図３に示すように、実施の形態１にかかる半導体チップは、ウェハ上においてスクライブ領域ＳＣＲＢを介して隣接して形成される。そして、テスト配線ＴＷ１は、第１の半導体チップＣＨＰ１のパッドＰ１１と第２の半導体チップＣＨＰ２のパッドＰ２１との間に形成される。また、テスト配線ＴＷ２は、第１の半導体チップＣＨＰ１のパッドＰ１２と第２の半導体チップＣＨＰ２のパッドＰ２２との間に形成される。なお、パッドＰ２１、Ｐ２２は、トランスフォーマＣＰＬの一次側コイルＬ１の両端に形成されるパッドである。トランスフォーマＣＰＬの二次側コイルＬ２の一端にはノードＮＤ４が接続され、他端は接地配線ＧＮＤに接続される。
　図４は、図３に示したテスト配線ＴＷ１、ＴＷ２、トランスフォーマＣＰＬ、ノードＮＤ４及び接地配線ＧＮＤの関係を示す半導体装置の断面図である。図４に示す例では、第１の半導体チップＣＨＰ１及び第２の半導体チップＣＨＰ２は、それぞれ６層の配線層Ｍ１～Ｍ６を有する。そして、トランスフォーマＣＰＬの一次側コイルは６層目（最上層）の配線層に形成される。また、テスト配線ＴＷ１は６層目の配線層Ｍ６に形成され、テスト配線ＴＷ２は５層目の配線層Ｍ５に形成される。パッドＰ１１、Ｐ１２、Ｐ２１、Ｐ２２は、６層目の配線層Ｍ６に形成される配線の表面に形成される。そして、テスト配線ＴＷ２は、パッドＰ１２、Ｐ２２が形成される配線とビアを介して接続される。
　また、トランスフォーマＣＰＬの二次側コイルＬ２は、２層目の配線層Ｍ２に形成される。二次側コイルＬ２に接続されるノードＮＤ４を構成する配線ＭＷ１は２層目配線Ｍ２に形成され、接地配線ＧＮＤは１層目配線Ｍ１に形成される。接地配線ＧＮＤはビアを介して２層目配線Ｍ２に形成される二次側コイルＬ２の他端に接続される。
　上記説明より、テスト配線ＴＷは、コイルを形成する配線を跨ぐことなく両端のパッドを接続できる場合には、コイルと同一の配線層に形成される。一方、テスト配線ＴＷは、コイルを形成する配線を跨がなければ両端のパッドを接続することができない場合には、コイルとは異なる配線層に形成される。このとき、テスト配線ＴＷは、接続対象のコイルと対になるコイルが形成される配線層とはできるだけ離れた配線層に形成することが好ましい。これは、配線と配線との間に形成される絶縁層が厚いほど配線間の絶縁耐圧を確保できるためである。
　続いて、第１の半導体チップＣＨＰ１の送信回路Ｔｘの回路について説明する。送信回路Ｔｘの回路例を図５に示す。図５に示すように、送信回路Ｔｘは、遅延回路１０、１６、反転入力付きＮＡＮＤ回路１１、１７、インバータ群１２、１３、１５、１８、インバータ１４、ＰＭＯＳトランジスタＰ１、Ｐ２、ＮＭＯＳトランジスタＮ１、Ｎ２を有する。
　遅延回路１０、１６は、ノードＮＤ１を介して入力される信号を予め設定された期間遅延させて出力する。反転入力付きＮＡＮＤ回路１１、１７は、反転入力端子に入力された値の反転値と通常入力端子に入力された値との反転論理積演算結果を出力する。インバータ群１２、１３、１５、１８は、トランジスタサイズ（例えばゲート幅）が異なるトランジスタで構成されたインバータ回路を多段接続した回路である。図５に示すインバータ群１２、１３、１５、１８は、後段回路ほどトランジスタサイズが大きくなるように接続される。これにより、後段に接続されるインバータにより大きな駆動能力を持たせることができる。インバータ１４は、入力された値の反転値を出力する。ＰＭＯＳトランジスタＰ１及びＮＭＯＳトランジスタＮ１は、電源端子と接地端子との間に直列に接続されインバータを構成する。ＰＭＯＳトランジスタＰ１及びＮＭＯＳトランジスタＮ１により構成されるインバータは、送信回路Ｔｘの第１の出力段回路であって、ノードＮＤ２を介して一次側コイルＬ１の一方の端子に駆動電流を出力する。ＰＭＯＳトランジスタＰ２及びＮＭＯＳトランジスタＮ２は、電源端子と接地端子との間に直列に接続されインバータを構成する。ＰＭＯＳトランジスタＰ２及びＮＭＯＳトランジスタＮ２により構成されるインバータは、送信回路Ｔｘの第２の出力段回路であって、ノードＮＤ３を介して一次側コイルＬ１の他方の端子に駆動電流を出力する。
　ＰＭＯＳトランジスタＰ１のゲート（ノードＮＰ１）にはインバータ群１２を介してノードＮＤ１から入力される入力信号が与えられる。反転入力付きＮＡＮＤ回路１１は、反転入力端子がノードＮＤ１に接続され、通常入力端子が遅延回路１０を介してノードＮＤ１に接続される。つまり、反転入力付きＮＡＮＤ回路１１は、ノードＮＤ１を介して入力される信号がハイレベルからロウレベルに切り替わるタイミングにおいて遅延回路１０に設定された遅延時間に相当するパルス幅を有するパルス信号を出力する。ＮＭＯＳトランジスタＮ１のゲート（ノードＮＮ１）にはインバータ群１３を介して反転入力付きＮＡＮＤ回路１１の出力信号が入力される。
　ＰＭＯＳトランジスタＰ２のゲート（ノードＮＰ２）にはインバータ１４及びインバータ群１５を介してノードＮＤ１から入力される入力信号が与えられる。反転入力付きＮＡＮＤ回路１７は、通常入力端子がノードＮＤ１に接続され、反転入力端子が遅延回路１６を介してノードＮＤ１に接続される。つまり、反転入力付きＮＡＮＤ回路１７は、ノードＮＤ１を介して入力される信号がロウレベルからハイレベルに切り替わるタイミングにおいて遅延回路１６に設定された遅延時間に相当するパルス幅を有するパルス信号を出力する。ＮＭＯＳトランジスタＮ２のゲート（ノードＮＮ２）にはインバータ群１８を介して反転入力付きＮＡＮＤ回路１７の出力信号が入力される。
　ここで、図５に示す送信回路Ｔｘの動作を示すタイミングチャートを図６に示し、図６を参照して送信回路Ｔｘの動作について説明する。図６に示すように、送信回路Ｔｘは、入力信号ＩＮの論理レベルの切り替わりに応じて正の電流（ノードＮＤ２からノードＮＤ３に向かって流れる電流Ｉｃ）又は負の電流（ノードＮＤ３からノードＮＤ２に向かって流れる電流Ｉｃ）を出力する。そして、この電流Ｉｃの向きに応じて二次側コイルＬ２の一端（ノードＮＤ４）には正又は負の振幅を有するパルス信号が生成される。
　続いて、第２の半導体チップＣＨＰ１の受信回路Ｒｘの回路について説明する。受信回路Ｒｘの回路例を図７に示す。図７に示すように、受信回路Ｒｘは、静電破壊保護回路２０、バイアス回路２１、過電圧保護回路２２、入力バッファ回路２３、ヒステリシスコンパレータ２４、出力バッファ回路２５を有する。
　静電破壊保護回路２０は、ダイオードＤ１～Ｄ６を有する。ダイオードＤ１～Ｄ３は、ノードＮＤ４と電源端子との間に直列に接続される。ダイオードＤ１～Ｄ３はカソード側が電源端子に接続される。また、ダイオードＤ４～Ｄ６は、ノードＮＤ４と接地端子との間に直列に接続される。ダイオードＤ４～Ｄ６はアノード側が接地端子に接続される。この静電破壊保護回路２０は、二次側コイルＬ２に外来ノイズ等により不要なパルス信号が発生した場合に受信回路Ｒｘを静電破壊から保護する。
　バイアス回路２１は、入力バッファ回路２３の入力端子に与えるバイアス電圧を設定する。また、図７に示すバイアス回路２１は、フィルタ回路としての機能も兼ねる。バイアス回路２１は、コンデンサＣ１、抵抗Ｒ１、Ｒ２を有する。コンデンサＣ１は、ノードＮＤ４の信号経路に直列に挿入される。抵抗Ｒ１、Ｒ２は、電源端子と接地端子との間に直列に接続される。また、抵抗Ｒ１、Ｒ２が互いに接続される接続点は、ノードＮＤ４に挿入されるコンデンサＣ１の入力バッファ側の端子に接続される。バイアス回路２１は、抵抗Ｒ１、Ｒ２の抵抗比によってバイアス電圧を設定し、コンデンサＣ１と抵抗Ｒ１、Ｒ２の合成抵抗とに基づきフィルタ回路のカットオフ周波数を設定する。なお、フィルタ回路は、ロウパスフィルタとして機能する。
　過電圧保護回路２２は、ダイオードＤ７、Ｄ８を有する。ダイオードＤ７は、電源端子にカソード端子が接続され、ノードＮＤ４にアノード端子が接続される。ダイオードＤ８は、カソード端子がノードＮＤ４に接続され、アノード端子が接地端子と接続される。過電圧保護回路２２は、電源端子に与えられる電源電圧よりも高い電圧（より具体的には、電源電圧にダイオードの順方向電圧を加えた電圧よりも高い電圧）又は接地端子に与えられる接地電圧よりも低い電圧（より具体的には、接地電圧からダイオードの順方向電圧を引いた電圧よりも低い電圧）が印加された場合に、ダイオードＤ７、Ｄ８によりそれ以上電圧が変動することを防止する。これにより、過電圧保護回路２２は入力バッファ回路２３に過剰な電圧が印加されることを防止する。
　入力バッファ回路２３は、第１の差動増幅器２６、第２の差動増幅器２７を有する。第１の差動増幅器２６は、一方の入力端子にコモン電圧Ｖｃｍ（例えば、バイアス電圧と同電圧）が入力され、他方の入力端子にノードＮＤ４を介して伝達信号が入力される。そして、第１の差動増幅器２６は、コモン電圧Ｖｃｍと伝達信号との電圧差を増幅して差動信号を出力する。第２の差動増幅器２７は、第１の差動増幅器２７が出力する差動信号をさらに増幅して後段に接続されるヒステリシスコンパレータ２４に伝達する。ヒステリシスコンパレータ２４は、第２の差動増幅器２７が出力した差動信号の電圧レベル差に応じて出力信号を反転させる。出力バッファ回路２５は、ヒステリシスコンパレータ２４が出力した差動信号の電圧差に基づき出力データを出力する。出力バッファ回路２５の出力端子にはノードＮＤ５が接続される。
　このように、実施の形態１に記載の半導体装置では、テスト配線ＴＷを加えるのみで、チップレベルテストにおいても、実際に用いられる送信回路Ｔｘ、トランスフォーマＣＰＬ、受信回路Ｒｘをテストすることができる。
　実施の形態２
　実施の形態２にかかる半導体装置のウェハ状態における実装状態を示す概略図を図８に示す。図８に示す概略図は、図３に示した実施の形態１にかかる半導体装置の概略図に対応するものである。つまり、実施の形態２にかかる半導体装置においてもチップレベルテストは、ウェハ状態の第１の半導体チップＣＨＰ１及び第２の半導体チップＣＨＰ２に対して行われる。なお、実施の形態２の説明において実施の形態１では、説明した構成要素については実施の形態１と同じ符号を付して説明を省略する。
　図８に示すように、実施の形態２にかかる半導体装置は、整合回路３０及びスイッチＳＷ１を有する。また、実施の形態２にかかる半導体装置では、テスト配線ＴＷは、パッド間を接続するものではなく、ノードＮＤ２及びノードＮＤ３と整合回路３０を接続する配線として設けられる。なお、実施の形態２においてもテスト配線ＴＷは、半導体基板の外周に設けられる（又は、第１の半導体チップＣＨＰ１と第２の半導体チップＣＨＰ２との間に形成される）スクライブ領域ＳＣＲＢを跨いで形成される。
　また、図８に示す例では、整合回路３０は、第２の半導体チップＣＨＰ２に設けられる。整合回路３０は、トランスフォーマＣＰＬの伝達特性を擬似的に再現したものである。整合回路３０の回路構成は後述するが、整合回路３０の回路面積はトランスフォーマＣＰＬの回路面積よりも小さい。整合回路３０は、スイッチＳＷ１を介して受信回路Ｒｘの入力端子に接続されるノードＮＤ４に接続される。スイッチＳＷ１はテスト状態において導通状態（オン状態）となり、通常動作状態において非導通状態（オフ状態）となる。スイッチＳＷ１は、外部から入力されるモード信号ＭＳによってオン状態又はオフ状態が切り替わる。
　上記説明より、実施の形態２にかかる半導体装置では、トランスフォーマＣＰＬの伝達特性を擬似的に再現した整合回路を含むテストパスを有する。そして、実施の形態２にかかる半導体装置は、テスト入力データを搬送波で変調してテスト用伝達信号を生成し、テスト用伝達信号を整合回路３０により伝達し、伝達されたテスト用伝達信号を復調してテスト出力データを出力する。このとき、実施の形態２では、テスト用伝達信号を第１の半導体チップＣＨＰ１の送信回路Ｔｘにより生成し、テスト用伝達信号の復調処理を第２の半導体チップＣＨＰ２の受信回路Ｒｘにより行う。また、整合回路３０は、トランスフォーマＣＰＬの伝達特性を擬似的に再現したものであるため、整合回路３０を介して受信回路Ｒｘが受信するテスト用伝達信号は、トランスフォーマＣＰＬを介して受信回路Ｒｘに与えられるテスト用伝達信号と実施的に同じものになる。そして、テスト入力データとテスト出力データとを比較することで、実施の形態２にかかる半導体装置は、送信回路Ｔｘ及び受信回路Ｒｘが実際の動作周波数に基づく動作を行った場合の回路の故障判断が行われる。なお、テストパスは、通常動作状態においては、スイッチＳＷ１がオフされ、かつ、テスト配線ＴＷが切断されるため無効化される。
　つまり、実施の形態２にかかる半導体装置においてもチップレベルテストにおいて送信回路Ｔｘと受信回路Ｒｘとを実際の動作周波数に基づき動作させることが可能である。従って、実施の形態２にかかる半導体装置においても、実施の形態１と同様に、半導体装置の信頼性の向上及び生産性の向上の効果を得ることができる。
　また、実施の形態２にかかる半導体装置では、テスト配線ＴＷが、トランスフォーマＣＰＬが形成される領域とは異なる領域を通過する。これにより、トランスフォーマＣＰＬを構成するコイルが形成される配線層間（例えば、図４に示す一次側コイルＬ１が形成される第６配線層Ｍ６と二次側コイルＬ２が形成される第２配線層Ｍ２）を通過することがないため、一次側コイルＬ１と二次側コイルＬ２との絶縁層の厚みを最大限活用することができる。一次側コイルＬ１と二次側コイルＬ２との間の絶縁耐圧は、各コイルを形成する配線層間の絶縁層の厚みに応じて決定される。そのため、テスト配線ＴＷをトランスフォーマＣＰＬが形成される領域とは異なる領域に形成することで、実施の形態２にかかる半導体装置は、実施の形態１にかかる半導体装置よりもトランスフォーマＣＰＬの絶縁耐圧を高めることができる。
　また、実施の形態２にかかる半導体装置では、チップレベルテストにおいてトランスフォーマＣＰＬを介したテスト用伝達信号の伝達を行わない。そのため、実施の形態２にかかる半導体装置では、トランスフォーマＣＰＬを構成する一次側コイルＬ１と二次側コイルＬ２とが第１の半導体チップＣＨＰ１と第２の半導体チップＣＨＰ２とに別々に形成される場合においても、信頼性の高いチップレベルテストを行うことができる。なお、一次側コイルＬ１と二次側コイルＬ２とが第１の半導体チップＣＨＰ１と第２の半導体チップＣＨＰ２とに別々に形成される場合、半導体パッケージＰＫＧに半導体チップを搭載する場合、第１の半導体チップＣＨＰ１と第２の半導体チップＣＨＰ２は、一次側コイルＬ１の中心と二次側コイルＬ２の中心が同一線上に配置されるように積層される。
　ここで、実施の形態２にかかる半導体装置を半導体パッケージＰＫＧに搭載した状態の概略図を図９に示す。図９に示すように、実施の形態２にかかる半導体装置においても、第１の半導体チップＣＨＰ１及び第２の半導体チップＣＨＰ２は分離された状態で半導体パッケージＰＫＧに搭載される。また、半導体パッケージＰＫＧに搭載された第１の半導体チップＣＨＰ１及び第２の半導体チップＣＨＰ２は、ボンディングワイヤＷにより接続される。一方、テスト配線ＴＷは、第１の半導体チップＣＨＰ１及び第２の半導体チップＣＨＰ２がスクライブ領域ＳＣＲＢにおいて分離された時点において切断される。
　また、図９に示すように、第２の半導体チップＣＨＰ２はモード信号ＭＳを入力するためのパッドＴＰを有する。このパッドＴＰには、テスト時にテスタからプローブ針ＮＤＬを介してモード信号ＭＳが与えられ、パッケージング後は半導体パッケージＰＫＧのフレームには接続されない。スイッチＳＷ１は、パッドＴＰにモード信号ＭＳが与えられない状態ではオフ状態となる。スイッチＳＷ１の詳細は後述する。
　続いて、トランスフォーマＣＰＬの伝達特性及び整合回路３０の伝達特性について説明する。まず、図１０にトランスフォーマＣＰＬの寄生素子を含む等価回路図を示す。図１０に示すように、トランスフォーマＣＰＬは、トランスフォーマＣＰＬの一次側コイルＬ１及び二次側コイルＬ２として機能するインダクタンス成分Ｌを有す。しかし、トランスフォーマＣＰＬは、半導体基板上に形成される配線により形成される。そのため、トランスフォーマＣＰＬは、このインダクタンス成分Ｌに加えて配線抵抗Ｒ及び配線と絶縁膜とにより形成される寄生容量成分Ｃが付随する。また、トランスフォーマＣＰＬに負荷される抵抗としてトランスフォーマＣＰＬと接地端子との接続配線及び接続される他の回路（例えば、送信回路Ｔｘ及び受信回路Ｒｘ）に起因する周辺回路の抵抗Ｒｐｅｒｉが存在する。
　このように、トランスフォーマＣＰＬには様々な寄生抵抗及び寄生容量が負荷されるため、トランスフォーマＣＰＬの伝達特性はバンドパスフィルタ特性を有する。そこで、トランスフォーマＣＰＬの伝達特性のグラフを図１１に示す。図１１に示すように、トランスフォーマＣＰＬは、周波数ｆｃ以下の信号に対しては、減衰特性を示す。周波数ｆｃ以下の周波数帯では、トランスフォーマＣＰＬの伝達特性は、以下の（１）式で示す伝達特性となる。なお、（１）式において、Ｖｏｕｔは二次側コイルＬ２から出力される信号の振幅を示し、Ｖｉｎは一次側コイルＬ２に入力される信号の振幅を示し、Ｒは図１０に示す配線抵抗Ｒの抵抗値を示し、Ｌは図１０に示すインダクタンス成分のインダクタンス値を示し、ｊを虚数単位、ωを交流の角振動数とする。また、（１）式では、トランスフォーマＣＰＬの一次側コイルＬ１と二次側コイルＬ２との同一のインダクタンス値を有しているものとする。
　Ｖｏｕｔ＝（ｊωＬ／（Ｒ＋ｊωＬ））×Ｖｉｎ　・・・　（１）
（１）式より、周波数ｆｃよりも低い周波数帯では、入力信号の周波数が小さいほど、抵抗Ｒの成分が大きく相互インダクタンスに電圧が生じないためトランスフォーマＣＰＬは結合素子として機能しないことがわかる。
　また、図１１に示す伝達特性のグラフでは、周波数ｆｈよりも高い周波数帯において出力信号の振幅の減衰が生じていることがわかる。これは、寄生容量Ｃの容量成分に起因して出力信号の振幅が減衰するために生じる現象である。
　つまり、トランスフォーマＣＰＬを交流結合素子として用いるためには伝達信号の周波数又はパルス幅により決定される周波数を周波数ｆｃから周波数ｆｈの間に設定する必要がある。このようなことから、整合回路３０を介して伝達されるテスト用伝達信号は、周波数ｆｈよりも低く、周波数ｆｃよりも高い周波数である。そのため、整合回路３０の伝達特性は、少なくとも図１１に示す伝達特性の周波数ｆｈ以下の特性を擬似的に再現できれば良い。言い換えれば、整合回路３０は、トランスフォーマＣＰＬの伝達特性のうちハイパスフィルタ部分のみを擬似的に再現できれば良い。
　そこで、実施の形態２にかかる整合回路３０の回路例を図１２に示す。図１２に示すように、整合回路３０は、フィルタ部３１、差動増幅器３２、コンデンサＣ４を有する。フィルタ部３１は、本実施の形態ではハイパスフィルタを用いる。フィルタ部３１は、トランスフォーマＣＰＬの伝達特性のうちハイパスフィルタ領域の伝達特性を擬似的に再現する。
　フィルタ部３１は、抵抗Ｒ３、Ｒ４、コンデンサＣ２、Ｃ３を有する。抵抗Ｒ３、Ｒ４は、ノードＮＤ２、ＮＤ３の間に接続される。コンデンサＣ２はノードＮＤ２の経路に直列に挿入され、コンデンサＣ３はノードＮＤ３の経路に直列に挿入される。また、コンデンサＣ２、Ｃ３は、抵抗Ｒ３がノードＮＤ２、ＮＤ３に接続される第１の接続点と、抵抗Ｒ４がノードＮＤ２、ＮＤ３に接続される第２の接続点との間に配置される。そして、差動増幅器３２の非反転入力端子にはフィルタ部３１を経由したノードＮＤ２の信号が入力され、反転入力端子にはフィルタ部３１を経由したノードＮＤ３の信号が入力される。差動増幅器３２は、入力された２つの信号の電圧差に応じて出力信号Ｖ１を出力する。この出力信号Ｖ１は、コンデンサＣ４を介して受信回路Ｒｘの入力端子に接続されるノードＮＤ４に出力される。
　図１２に示す整合回路３０の動作を示すタイミングチャートを図１３に示す。図１３に示すタイミングチャートでは、ノードＮＤ２を介してフィルタ部３１に入力される信号をＶ１Ａ、フィルタ部３１を経由して差動増幅器３２の非反転入力端子に入力される信号をＶ２Ａ、ノードＮＤ３を介してフィルタ部３１に入力される信号をＶ１Ｂ、フィルタ部３１を経由して差動増幅器３２の反転入力端子に入力される信号をＶ２Ｂ、差動増幅器３２が出力する信号をＶ１とした。
　図１３に示すように、整合回路３０には、送信回路Ｔｘへの入力データに応じて信号Ｖ１Ａ又は信号Ｖ１Ｂとしてパルス信号が入力される。このパルス信号は、フィルタ部３１を経由して信号Ｖ２Ａ、Ｖ２Ｂとなる。そして、信号Ｖ２Ａ、Ｖ２Ｂに基づき差動増幅器３２は、信号Ｖ２Ａのパルス信号に対応した正の振幅のパルスと、信号Ｖ２Ｂのパルス信号に対応した負の振幅のパルスとを有する信号Ｖ１を生成する。ここで、整合回路３０に入力される信号Ｖ１Ａ、Ｖ１Ｂは、送信回路ＴｘがトランスフォーマＣＰＬを駆動する場合に生成される信号と同じものであり、信号Ｖ１はトランスフォーマＣＰＬの二次側コイルＬ２に接続されるノードＮＤ４に生じるパルス信号と同等のものである。
　続いて、スイッチＳＷ１の詳細について説明する。図１４にスイッチＳＷ１の回路の一例を示す。図１４に示すように、スイッチＳＷ１は、ＰＭＯＳトランジスタＰ３、ＮＭＯＳトランジスタＮ３、インバータ３３、抵抗Ｒ５を有する。ＰＭＯＳトランジスタＰ３及びＮＭＯＳトランジスタＮ３は、ソース及びドレインが他方のトランジスタのソース及びドレインに接続される。そして、ソース及びドレインのいずれか一方から信号が入力され、ソース及びドレインの他方から信号を出力する。また、ＰＭＯＳトランジスタＰ３のゲートにはインバータ３３を介してモード信号ＭＳの反転値が入力され、ＮＭＯＳトランジスタＮ３のゲートにはモード信号ＭＳが入力される。モード信号ＭＳは、パッドＴＰを介して入力される。また、パッドＴＰと接地端子との間には抵抗Ｒ５が接続される。
　つまり、図１４に示すスイッチＳＷ１は、モード信号ＭＳによりオン／オフ状態が制御されるトランスファースイッチを構成する。このトランスファースイッチには、パッドＴＰからモード信号ＭＳが入力されるが、パッドＴＰに信号が入力されない場合、抵抗Ｒ５によりモード信号ＭＳの論理レベルはロウレベルに固定される。つまり、抵抗Ｒ５により通常動作時にはモード信号ＭＳはロウレベルとなりトランスファースイッチはオフ状態に固定される。
　また、図１５にスイッチＳＷ１の別の回路例を示す。図１５に示す例では、スイッチＳＷ１は、ＮＭＯＳトランジスタＮ４、抵抗Ｒ６を有する。ＮＭＯＳトランジスタＮ４には、ソース及びドレインのいずれか一方から信号が入力され、他方から信号を出力する。また、ＮＭＯＳトランジスタＮ４のゲートにはモード信号ＭＳが入力される。モード信号ＭＳは、パッドＴＰを介して入力される。また、パッドＴＰと接地端子との間には抵抗Ｒ６が接続される。
　つまり、図１５に示すスイッチＳＷ１は、モード信号ＭＳによりオン／オフ状態が制御されるトランジスタスイッチを構成する。このトランジスタスイッチには、パッドＴＰからモード信号ＭＳが入力されるが、パッドＴＰに信号が入力されない場合、抵抗Ｒ６によりモード信号ＭＳの論理レベルはロウレベルに固定される。つまり、抵抗Ｒ６により通常動作時にはモード信号ＭＳはロウレベルとなりトランジスタスイッチはオフ状態に固定される。
　図１２において説明したように、整合回路３０は、非常に簡易な回路で実現することができる。このとき、トランスフォーマＣＰＬのハイパスフィルタ特性のカットオフ周波数は、比較的高い周波数（例えば、ＧＨｚ帯）であるため、整合回路３０のフィルタ部３１を構成するコンデンサＣ２、Ｃ３に必要な容量値を有するコンデンサは比較的小規模な回路面積で実現することができる。また、整合回路３０がトランスフォーマＣＰＬの伝達特性のうちハイパスフィルタ特性のみを再現することで、整合回路３０の回路構成はさらに簡易なものになっている。また、図１４、図１５で示すようにスイッチＳＷ１は、少ない回路素子数で実現できる。
　つまり、実施の形態２にかかる半導体装置において用いられる整合回路３０及びスイッチＳＷ１は、第１の半導体チップＣＨＰ１及び第２の半導体チップＣＨＰ２の回路面積を大幅に増大させるものではない。
　実施の形態３
　実施の形態３にかかる半導体装置について説明する。なお、実施の形態３の説明では、実施の形態１、２において説明した構成要素については実施の形態１、２と同じ符号を付して説明を省略する。
　実施の形態１、２にかかる半導体装置では、同一ウェハ上に形成された第１の半導体チップＣＨＰ１及び第２の半導体チップＣＨＰ２を１つのテスト対象としてチップレベルテストを行った。これに対して、実施の形態３では、異なるウェハに形成された第１の半導体チップＣＨＰ１と第２の半導体チップＣＨＰ２とに対して個別にチップレベルテストを行う。つまり、実施の形態３にかかる半導体装置では、第１の半導体チップＣＨＰ１と第２の半導体チップＣＨＰ２は、別々に製造される。
　そこで、実施の形態３にかかる半導体装置を構成する第１の半導体チップＣＨＰ１の概略図と第２の半導体チップＣＨＰ２の概略図を図１６、１７にそれぞれ示す。図１６は、送信回路Ｔｘが搭載される第１の半導体チップＣＨＰ１の概略図である。
　図１６に示すように、実施の形態３にかかる第１の半導体チップＣＨＰ１は、送信回路Ｔｘ、パッドＰ１１、Ｐ１２、第１のテスト回路４０を有する。そして、第１の半導体チップでは、少なくとも送信回路Ｔｘ及び第１のテスト回路４０を含む経路により第１のテストパスを構成する。送信回路Ｔｘ及びパッドＰ１１、Ｐ１２は、実施の形態１、２において説明したものである。そして、第１のテスト回路４０は、送信回路Ｔｘの第１の出力端子とパッドＰ１１とを接続するノードＮＤ２、及び、送信回路Ｔｘの第２の出力端子とパッドＰ１２とを接続するノードＮＤ３から得られるテスト用伝達信号に基づきテスト出力データを出力する。
　ここで、第１のテスト回路４０はスイッチＳＷ２、ＳＷ３、第１の整合回路（例えば、整合回路４１）、テスト用受信回路ＲｘＴを有する。スイッチＳＷ２、ＳＷ３は、図１４又は図１５に示すスイッチＳＷ１である。スイッチＳＷ２、ＳＷ３は、ノードＮＤ２と整合回路４１との間、及び、ノードＮＤ３と整合回路４１との間に設けられる。そして、スイッチＳＷ２、ＳＷ３は、チップレベルテストを行う場合に導通し、通常動作状態において遮断状態となる。つまり、通常動作状態において第１のテスト回路４０は無効化される。
　また、整合回路４１は、図１２で示した整合回路３０と同じ回路である。テスト用受信回路ＲｘＴは、整合回路４１を介して受信したテスト用伝達信号を復調してテスト出力データを生成し、プローブ針ＮＤＬを介してテスト出力データをテスタに出力する。テスト用受信回路ＲｘＴの詳細については後述するが、テスト用受信回路ＲｘＴは、第２の半導体チップＣＨＰ２に形成される受信回路Ｒｘよりも回路素子数（又は規模）が小さい。
　続いて、図１７に示す第２の半導体チップＣＨＰ２を参照して実施の形態３にかかる第２の半導体チップＣＨＰ２について説明する。第２の半導体チップＣＨＰ２は、トランスフォーマＣＰＬ、受信回路Ｒｘ、パッドＰ２１、Ｐ２２、第２のテスト回路５０を有する。そして、第２の半導体チップでは、少なくとも第２のテスト回路５０及び受信回路Ｒｘを含む経路により第２のテストパスを構成する。受信回路Ｒｘ及びパッドＰ１１、Ｐ１２は、実施の形態１、２において説明したものである。そして、第２のテスト回路５０は、受信回路Ｒｘの入力端子と二次側コイルＬ２の一端とを接続するノードＮＤ４に対してテスト用伝達信号を出力する。
　ここで、第２のテスト回路５０は、テスト用送信回路ＴｘＴ、第２の整合回路（例えば、整合回路５１）、スイッチＳＷ４を有する。スイッチＳＷ４は、図１４又は図１５に示すスイッチＳＷ１である。スイッチＳＷ４は、ノードＮＤ４と整合回路５１との間に設けられる。そして、スイッチＳＷ４は、チップレベルテストを行う場合に導通し、通常動作状態において遮断状態となる。つまり、通常動作状態において第２のテスト回路５０は無効化される。
　また、テスト用送信回路ＴｘＴは、テスタからプローブ針ＮＤＬを介して入力されるテスト入力データを送信回路Ｔｘと同じ搬送波で変調してテスト用伝達信号を生成する。このテスト用伝達信号は、整合回路５１に出力される。整合回路５１の詳細については後述するが、整合回路５１は、トランスフォーマＣＰＬの伝達特性を擬似的に再現した伝達特性に基づきテスト用伝達信号をノードＮＤ４に伝達する。なお、テスト用送信回路ＴｘＴは、第２の半導体チップＣＨＰ２に形成される送信回路Ｔｘよりも回路素子数（又は規模）が小さい。
　上述のように、実施の形態３にかかる半導体装置は、第１の半導体チップＣＨＰ１と第２の半導体チップＣＨＰ２とが独立したテストを実行可能とするテストパスをそれぞれ有する。
　より具体的には、第１の半導体チップＣＨＰ１は、チップレベルテストにおいて、テスタからプローブ針ＮＤＬを介して送信回路Ｔｘがテスト入力データを受信する。そして、送信回路Ｔｘは、テスト入力データに基づきテスト用伝達信号を伝達する。このテスト伝達信号は、第１のテスト回路４０に入力される。第１のテスト回路４０では、チップレベルテストにおいてスイッチＳＷ２、ＳＷ３がオン状態であるため、テスト用伝達信号は、整合回路４１を介してテスト用受信回路ＲｘＴに与えられる。そして、テスト用受信回路ＲｘＴは、テスト用伝達信号を復調してテスト出力データを生成する。テスト出力データは、プローブ針ＮＤＬを介してテスタに入力される。ここで、テスタは、テスト入力データとテスト出力データとを比較することで送信回路Ｔｘが正しく動作しているかを判定することができる。
　また、第２の半導体チップＣＨＰ２は、チップレベルテストにおいて、テスタからプローブ針ＮＤＬを介して第２のテスト回路５０にテスト入力データが入力される。第２のテスト回路５０では、テスト用送信回路ＴｘＴが送信回路Ｔｘと同じ搬送波でテスト入力データに基づきテスト用伝達信号を生成する。このとき、第２のテスト回路５０では、スイッチＳＷ４がオン状態であるためテスト用伝達信号は整合回路５１及びスイッチＳＷ４を介して受信回路Ｒｘに与えられる。受信回路Ｒｘでは、受信したテスト用伝達信号を復調してテスト出力データを生成する。このテスト出力データは、プローブ針ＮＤＬを介してテスタに入力される。ここで、テスタは、テスト入力データとテスト出力データとを比較することで受信回路Ｒｘが正しく動作しているかを判定することができる。
　このように、実施の形態３にかかる半導体装置では、第１の半導体チップＣＨＰ１と第２の半導体チップＣＨＰ２とにそれぞれ設けられたテストパスによって、個別のチップレベルテストが可能になる。また、このチップレベルテストでは、送信回路Ｔｘ及びテスト用送信回路ＴｘＴが実動作時と同じ搬送波でテスト用伝達信号を生成する。そのため、実施の形態３にかかる半導体装置においても、実施の形態１、２にかかる半導体装置と同様にチップレベルテストによって信頼性の高い半導体チップの選別を行うことができる。
　また、実施の形態３にかかる半導体装置では、第１の半導体チップＣＨＰ１と第２の半導体チップＣＨＰ２とを個別に製造できることから、第１の半導体チップＣＨＰ１と第２の半導体チップＣＨＰ２とを異なる半導体プロセスにより製造することができる。これにより、実施の形態３にかかる半導体装置では、第１の半導体チップＣＨＰ１と第２の半導体チップＣＨＰ２をそれぞれの仕様に適したプロセスより製造することが可能になり、チップサイズの縮小及び信頼性の確保の両立が可能になる。
　また、実施の形態３にかかる半導体装置では、第１の半導体チップＣＨＰ１及び第２の半導体チップＣＨＰ２を個別に製造することで、半導体チップの外形を第１の半導体チップＣＨＰ１と第２の半導体チップＣＨＰ２とで任意に設定できる。つまり、実施の形態３にかかる半導体装置では、第１の半導体チップＣＨＰ１及び第２の半導体チップＣＨＰ２の設計の自由度を実施の形態１、２よりも向上させることができる。
　また、実施の形態３にかかる半導体装置は、実施の形態２にかかる半導体装置と同様にチップレベルテスト時にトランスフォーマＣＰＬを動作させない。そのため、実施の形態３にかかる半導体装置においても実施の形態２と同様に一次側コイルＬ１と二次側コイルＬ２とが第１の半導体チップＣＨＰ１と第２の半導体チップＣＨＰ２とにそれぞれ形成された半導体チップに対応することができる。
　また、実施の形態３にかかる半導体装置では、第１の半導体チップＣＨＰ１及び第２の半導体チップＣＨＰ２がそれぞれ独立してテスト可能であるため、ダイシング後であっても、第１の半導体チップＣＨＰ１と第２の半導体チップＣＨＰ２の自己テストを行うことが可能である。
　ここで、実施の形態３にかかる半導体装置を半導体パッケージＰＫＧに搭載した状態の概略図を図１８に示す。図１８に示すように、実施の形態３にかかる半導体装置においても、第１の半導体チップＣＨＰ１及び第２の半導体チップＣＨＰ２は分離された状態で半導体パッケージＰＫＧに搭載される。そして、半導体パッケージＰＫＧに搭載された第１の半導体チップＣＨＰ１及び第２の半導体チップＣＨＰ２は、ボンディングワイヤＷにより接続される。
　また、実施の形態３にかかる半導体装置の第１の半導体チップＣＨＰ１は、半導体パッケージＰＫＧに搭載された状態においてテスト用受信回路ＲｘＴの出力端子が接続されるパッドＴＰ１が半導体パッケージＰＫＧのフレームと接続されない。さらに、実施の形態３にかかる半導体装置の第２の半導体チップＣＨＰ２は、半導体パッケージＰＫＧに搭載された状態においてテスト用送信回路ＴｘＴの入力端子が接続されるパッドＴＰ２が半導体パッケージＰＫＧのフレームと接続されない。半導体パッケージＰＫＧに搭載された状態では、第１のテスト回路４０のスイッチＳＷ２、ＳＷ３及び第２のテスト回路５０のスイッチＳＷ４はオフ状態となる。つまり、実施の形態３にかかる半導体装置においても通常動作状態では第１のテスト回路４０及び第２のテスト回路５０は無効化される。
　続いて、テスト用受信回路ＲｘＴの詳細について説明する。図１９にテスト用受信回路ＲｘＴの回路例を示す。図１９に示すように、テスト用受信回路ＲｘＴは、ヒステリシスコンパレータと差動増幅器を有する。ヒステリシスコンパレータは、ＮＭＯＳトランジスタＮ５～Ｎ９、電流源Ｉｓ、負荷抵抗ＲＬ１、ＲＬ２を有する。
　ＮＭＯＳトランジスタＮ５～Ｎ８は、ソースが共通接続される。そして、この共通接続点と接地端子との間に電流源Ｉｓが接続される。ＮＭＯＳトランジスタＮ５のゲートには、整合回路４１が出力するテスト用伝達信号Ｖ２が与えられる。ＮＭＯＳトランジスタＮ６のゲートは、ヒステリシスコンパレータの第１の出力端子ＶＯＵＴに接続される。ＮＭＯＳトランジスタＮ５、Ｎ６のドレインは、共通に接続され、この共通接続点と電源端子との間に負荷抵抗ＲＬ１が接続される。なお、ＮＭＯＳトランジスタＮ５、Ｎ６のドレインと負荷抵抗ＲＬ１の接続点はヒステリシスコンパレータの第２の出力端子ＶＯＵＴｂとなる。
　ＮＭＯＳトランジスタＮ７のゲートには、基準電圧Ｖｒｅｆが与えられる。ＮＭＯＳトランジスタＮ８のゲートは、ヒステリシスコンパレータの第２の出力端子ＶＯＵＴｂに接続される。ＮＭＯＳトランジスタＮ７、Ｎ８のドレインは、共通に接続され、この共通接続点と電源端子との間に負荷抵抗ＲＬ２が接続される。なお、ＮＭＯＳトランジスタＮ７、Ｎ８のドレインと負荷抵抗ＲＬ２の接続点はヒステリシスコンパレータの第１の出力端子ＶＯＵＴとなる。
　差動増幅器は、ＮＭＯＳトランジスタＮ９、Ｎ１０、ＰＭＯＳトランジスタＰ４、Ｐ５を有する。ＮＭＯＳトランジスタＮ９は、ソースが接地端子に接続され、ゲートがヒステリシスコンパレータの第１の出力端子ＶＯＵＴに接続され、ドレインがＰＭＯＳトランジスタＰ４のドレインに接続される。ＮＭＯＳトランジスタＮ１０は、ソースが接地端子に接続され、ゲートがヒステリシスコンパレータの第２の出力端子ＶＯＵＴｂに接続され、ドレインがＰＭＯＳトランジスタＰ５のドレインに接続される。ＮＭＯＳトランジスタＮ１０のドレインとＰＭＯＳトランジスタＰ５のドレインの接続点は、テスト用受信回路ＲｘＴの出力端子となる。ＰＭＯＳトランジスタＰ４は、ソースが電源端子に接続され、ゲートがドレインに接続される。ＰＭＯＳトランジスタＰ５は、ソースが電源端子に接続され、ゲートがヒステリシスコンパレータの第２の出力端子ＶＯＵＴｂに接続される。
　図１９において説明したように、テスト用受信回路ＲｘＴは、図７において説明した受信回路Ｒｘのヒステリシスコンパレータ２４と差動増幅器２５により構成される。つまり、テスト用受信回路ＲｘＴは、受信回路Ｒｘよりも少ない回路素子数により実現できる。これは、テスト用受信回路ＲｘＴがチップレベルテストにのみ用いられるもので受信回路Ｒｘほど高機能でなくても良いためである。また、テスト用受信回路ＲｘＴは、受信回路Ｒｘよりも少ない回路素子数により形成されることで故障の可能性を受信回路Ｒｘよりも低減することができる。
　ここで、図１９に示すテスト用受信回路ＲｘＴの入出力特性を示すグラフを図２０に示す。図２０に示すように、テスト用受信回路ＲｘＴは、入力されるテスト用伝達信号Ｖ２と基準電圧Ｖｒｅｆとの電圧差に基づき出力するテスト出力データの論理レベルを反転させる。このとき、テスト用受信回路ＲｘＴは、ヒステリシス特性を有しているため、テスト用伝達信号Ｖ２と基準電圧Ｖｒｅｆとの電圧差が単に逆転したのみではテスト出力データの論理レベルは反転せず、テスト用伝達信号Ｖ２と基準電圧Ｖｒｅｆとの電圧差が反転し、かつ、その電圧差が所定の電圧差以上になった場合にテスト出力データの論理レベルが反転する。
　続いて、テスト用送信回路ＴｘＴ及び整合回路５１について説明する。テスト用送信回路ＴｘＴ及び整合回路５１の回路例を図２１に示す。図２１に示すように、テスト用送信回路ＴｘＴは、遅延回路５２、５４、反転入力付きＮＡＮＤ回路５３、反転入力付きＡＮＤ回路５５を有する。また、整合回路５１はコンデンサＣ４、Ｃ５、抵抗Ｒ７、Ｒ８を有する。
　遅延回路５２は、パッドＴＰ２を介して入力されるテスト入力データＴＥＳＴ＿ＩＮを遅延させて出力する。反転入力付きＮＡＮＤ回路５３は、反転入力端子にテスト入力データＴＥＳＴ＿ＩＮが入力され、通常入力端子に遅延回路５２の出力信号が入力される。そして、反転入力付きＮＡＮＤ回路５３は、テスト入力データＴＥＳＴ＿ＩＮの反転値と遅延回路５２の出力信号の値との反転論理積演算結果をノードＡに出力する。
　遅延回路５４は、パッドＴＰ２を介して入力されるテスト入力データＴＥＳＴ＿ＩＮを遅延させて出力する。反転入力付きＮＡＮＤ回路５３は、反転入力端子にテスト入力データＴＥＳＴ＿ＩＮが入力され、通常入力端子に遅延回路５４の出力信号が入力される。そして、反転入力付きＮＡＮＤ回路５３は、テスト入力データＴＥＳＴ＿ＩＮの値と遅延回路５４の出力信号の反転値との論理積演算結果をノードＢに出力する。
　コンデンサＣ４は、反転入力付きＮＡＮＤ回路５３の出力端子（ノードＡ）に一方の端子が接続され、他方の端子が整合回路５１の出力端子に接続される。コンデンサＣ５は、反転入力付きＮＡＮＤ回路５４の出力端子（ノードＢ）に一方の端子が接続され、他方の端子が整合回路５１の出力端子に接続される。抵抗Ｒ７、Ｒ８は、電源端子と接地端子との間に直列に接続される。そして、抵抗Ｒ７、Ｒ８が互いに接続される接続点は、整合回路５１の出力端子となる。整合回路５１の出力端子は、スイッチＳＷ４を介してノードＮＤ４に接続される。
　ここで、図２１に示したテスト用送信回路ＴｘＴ及び整合回路５１の動作を示すタイミングチャートを図２２に示し、テスト用送信回路ＴｘＴ及び整合回路５１の動作を説明する。図２２に示すように、反転入力付きＮＡＮＤ回路５３は、テスト入力データＴＥＳＴ＿ＩＮの立ち下がりエッジに応じてノードＡに負の振幅を有するパルスを生成する。また、反転入力付きＡＮＤ回路５５は、テスト入力データＴＥＳＴ＿ＩＮの立ち上がりエッジに応じてノードＢに正の振幅を有するパルスを生成する。このノードＡとノードＢの信号をコンデンサＣ４、Ｃ５を介して抵抗Ｒ７、Ｒ８の接続点で合成され、テスト用伝達信号ＯＵＴとしてノードＮＤ４に出力される。
　このとき、テスト用送信回路ＴｘＴでは、遅延回路５２、５４に設定される遅延時間を図４に示す送信回路Ｔｘの遅延回路１０、１６と同じ遅延時間とすることで、テスト入力データを送信回路Ｔｘの搬送波と同じ搬送波で変調する。また、整合回路５１は、ハイパスフィルタ回路を構成するが、ハイパスフィルタ回路の伝達特性はトランスフォーマＣＰＬの伝達特性に応じて決定されるものである。
　また、テスト用送信回路ＴｘＴ及び整合回路５１の別の回路例を図２３に示す。図２３に示すテスト用送信回路ＴｘＴは、図２１に示したテスト用送信回路ＴｘＴの反転入力付きＮＡＮＤ回路５３に代えて反転入力付きＡＮＤ回路５６を有する。図２３に示すテスト用送信回路ＴｘＴは、図２１に示したテスト用送信回路ＴｘＴに差動増幅器５７が追加される。また、図２３に示す整合回路５１は、図２１に示した整合回路５１のコンデンサＣ４、Ｃ５に代えてコンデンサＣ６を有する。
　反転入力付きＡＮＤ回路５６は、反転入力端子にテスト入力データＴＥＳＴ＿ＩＮが入力され、通常入力端子に遅延回路５２の出力信号が入力される。そして、反転入力付きＮＡＮＤ回路５３は、テスト入力データＴＥＳＴ＿ＩＮの反転値と遅延回路５２の出力信号の値との論理積演算結果をノードＡに出力する。差動増幅器５７は、反転入力端子に反転入力付きＡＮＤ回路５６の出力端子（ノードＡ）が接続され、非反転入力端子に反転入力付きＡＮＤ回路５５の出力端子（ノードＢ）が接続される。
　コンデンサＣ６は、差動増幅器５７の出力端子に一方の端子が接続され、他方の端子が整合回路５１の出力端子に接続される。整合回路５１の出力端子は、スイッチＳＷ４を介してノードＮＤ４に接続される。
　ここで、図２３に示したテスト用送信回路ＴｘＴ及び整合回路５１の動作を示すタイミングチャートを図２４に示し、テスト用送信回路ＴｘＴ及び整合回路５１の動作を説明する。図２４に示すように、反転入力付きＡＮＤ回路５６は、テスト入力データＴＥＳＴ＿ＩＮの立ち下がりエッジに応じてノードＡに正の振幅を有するパルスを生成する。また、反転入力付きＡＮＤ回路５５は、テスト入力データＴＥＳＴ＿ＩＮの立ち上がりエッジに応じてノードＢに正の振幅を有するパルスを生成する。そして、差動増幅器５７は、このノードＡを介して伝達されるパルスに応じて負の振幅のパルスを有し、ノードＢを介して伝達されるパルスに応じて正の振幅のパルスを有するテスト用伝達信号ＯＵＴを生成する。このテスト伝達用信号ＯＵＴは、コンデンサＣ６を介してノードＮＤ４に出力される。
　このとき、テスト用送信回路ＴｘＴでは、遅延回路５２、５４に設定される遅延時間を図４に示す送信回路Ｔｘの遅延回路１０、１６と同じ遅延時間とすることで、テスト入力データを送信回路Ｔｘの搬送波と同じ搬送波で変調する。また、整合回路５１は、ハイパスフィルタ回路を構成するが、ハイパスフィルタ回路の伝達特性はトランスフォーマＣＰＬの伝達特性に応じて決定されるものである。
　図２１～図２４において説明したように、テスト用送信回路ＴｘＴは、図５において説明した送信回路Ｔｘよりも少ない回路素子数により実現できる。これは、テスト用送信回路ＴｘＴがチップレベルテストにのみ用いられるもので送信回路Ｔｘほど高機能でなくても良いためである。また、テスト用送信回路ＴｘＴは、送信回路Ｔｘよりも少ない回路素子数により形成されることで故障の可能性を送信回路Ｔｘよりも低減することができる。また、整合回路５１も、トランスフォーマＣＰＬよりも小さな回路面積で実現できる素子のみで構成される。そのため、整合回路５１を追加しても第２の半導体チップＣＨＰ２のチップ面積の増加はほとんど無視できる程度である。
　実施の形態４
　実施の形態４にかかる半導体装置は、実施の形態３にかかる半導体装置の整合回路をトランスフォーマにより構成するものである。そこで、図２５に実施の形態４にかかる半導体装置の第１の半導体チップＣＨＰ１の概略図を示し、図２６に実施の形態４にかかる半導体装置の第２の半導体チップＣＨＰ２の概略図を示す。なお、実施の形態４の説明では、実施の形態１～３において説明した構成要素については実施の形態１～３と同じ符号を付して説明を省略する。
　図２５に示すように、実施の形態４にかかる第１の半導体チップＣＨＰ１は、実施の形態３にかかる第１のテスト回路４０に相当する第１のテスト回路６０を有する。第１のテスト回路６０は、スイッチＳＷ５、ＳＷ６、整合回路６１、テスト用受信回路ＲｘＴを有する。スイッチＳＷ５、ＳＷ６は、図１４又は図１５で説明したスイッチである。スイッチＳＷ５は、ノードＮＤ２と整合回路６１との接続状態を切り替える。スイッチＳＷ６は、ノードＮＤ３と整合回路６１との接続状態を切り替える。
　整合回路６１は、一次側コイルＤＬ１と二次側コイルＤＬ２とにより構成されるトランスフォーマを有する。一次側コイルＤＬ１は、一方の端子がスイッチＳＷ５を介してノードＮＤ２に接続され、他方の端子がスイッチＳＷ６を介してノードＮＤ３に接続される。つまり、一次側コイルＤＬ１は、トランスフォーマＣＰＬの一次側コイルＬ１と同様に送信回路Ｔｘにより駆動される。二次側コイルＤＬ２は、一方の端子がテスト用受信回路ＲｘＴの入力端子に接続され、他方の端子が接地端子と接続される。つまり、二次側コイルＤＬ２は、トランスフォーマＣＰＬの二次側コイルＬ２と同様に一次側コイルＤＬ１に生じた電流変化に応じてテスト用受信回路ＲｘＴにパルス信号（テスト用伝達信号）を出力する。
　また、図２６に示すように、実施の形態４にかかる第２の半導体チップＣＨＰ２は、実施の形態３にかかる第２のテスト回路５０に相当する第２のテスト回路７０を有する。第２のテスト回路７０は、スイッチＳＷ７、ＳＷ８、整合回路７１、テスト用送信回路ＴｘＴを有する。スイッチＳＷ７、ＳＷ８は、図１４又は図１５で説明したスイッチである。スイッチＳＷ７は、テスト用送信回路ＴｘＴの第１の出力端子と整合回路７１との接続状態を切り替える。スイッチＳＷ８は、テスト用送信回路ＴｘＴの第２の出力端子と整合回路７１との接続状態を切り替える。
　整合回路７１は、一次側コイルＤＬ３を有する。整合回路７１では、一次側コイルＤＬ３とトランスフォーマＣＰＬの二次側コイルＬ２とによりトランスフォーマを構成する。一次側コイルＤＬ３は、一方の端子がスイッチＳＷ７を介してテスト用送信回路ＴｘＴの第１の出力端子に接続され、他方の端子がスイッチＳＷ８を介してテスト用送信回路ＴｘＴの第２の出力端子に接続される。つまり、一次側コイルＤＬ３は、トランスフォーマＣＰＬの一次側コイルＬ１と同様にテスト用送信回路ＴｘＴにより駆動される。そして、トランスフォーマＣＰＬの二次側コイルＬ２は、一次側コイルＤＬ３に生じた電流変化に応じて受信回路Ｒｘにパルス信号（テスト用伝達信号）を出力する。
　続いて、整合回路６１の実装方法について説明する。まず、図２５に示す整合回路６１の実装状態を示す概略図を図２７に示す。なお、図２７では、スイッチＳＷ５、ＳＷ６の図示は省略した。図２７に示すように、整合回路６１の一次側コイルＤＬ１と二次側コイルＤＬ２は、通常動作時に用いられるトランスフォーマＣＰＬを構成するコイルよりもコイルの直径が小さくなるように形成される。
　次いで、整合回路７１の実装方法について説明する。まず、図２６に示す整合回路７１の実装状態を示す概略図を図２８に示す。なお、図２８では、スイッチＳＷ７、ＳＷ８の図示は省略した。図２８に示すように、整合回路７１の一次側コイルＤＬ３は、トランスフォーマＣＰＬの二次側コイルＬ２の内側に形成される。このように、整合回路７１の一次側コイルＤＬ３をトランスフォーマＣＰＬの内側の空き領域に形成することで回路面積の増加を回避することができる。
　上記説明より、実施の形態４にかかる半導体装置では、整合回路としてトランスフォーマを用いた。これは、実施の形態３にかかる半導体装置の整合回路の別の例を示すものである。ここで、整合回路として実際に用いられる交流結合素子と同じ回路素子を用いることで、整合回路と交流結合素子との特性を近づけることができる。つまり、実施の形態４にかかる半導体装置では、他の実施の形態よりも高い精度でチップレベルテストを行うことが可能である。
　なお、以上、実施の形態を参照して本願発明を説明したが、本願発明は上記によって限定されるものではない。本願発明の構成や詳細には、発明のスコープ内で当業者が理解し得る様々な変更をすることができる。例えば、整合回路及び交流結合素子として、コンデンサを用いても良い。また、本発明は、以下の形態を含む。
（付記１）
　第１の半導体基板に形成され、伝達データを前記伝達データのシンボルレート又はナイキスト周波数よりも高い周波数成分を含む搬送波で変調した伝達信号を生成する送信回路と、
　第２の半導体基板に形成され、前記伝達信号を復調して前記伝達データを再生する受信回路と、
　前記第１の半導体基板又は前記第２の半導体基板に形成され、前記伝達信号を交流的に前記送信回路から前記受信回路に伝達する交流結合素子と、
　半導体基板の外周に設けられるスクライブ領域を跨いで形成され、前記交流結合素子が形成される半導体基板とは異なる半導体基板に形成される前記送信回路又は受信回路と、前記交流結合素子と、を接続するテスト配線と、を有する半導体装置。
（付記２）
　前記テスト配線は、前記交流結合素子を介して前記送信回路と前記受信回路との通信が行われる通常動作状態において切断される付記１に記載の半導体装置。
（付記３）
　前記テスト配線は、テスト時において前記送信回路がテスト入力データを前記搬送波で変調したテスト伝達信号を前記送信回路に伝達する付記１又は２に記載の半導体装置。
（付記４）
　前記テスト配線は、前記第１、第２の半導体基板の配線層に形成される付記１乃至３のいずれか１項に記載の半導体装置。
（付記５）
　前記第１の半導体基板は、前記交流結合素子を介して前記送信回路と前記受信回路との通信が行われる通常動作状態において前記交流結合素子に接続される第１のパッドを有し、
　前記第２の半導体基板は、前記通常動作状態において前記交流結合素子に接続される第２のパッドを有し、
　前記テスト配線は、前記スクライブ領域が未切断の状態において前記第１のパッドと前記第２のパッドとを接続する付記１乃至４のいずれか１項に記載の半導体装置。
（付記６）
　前記交流結合素子は、一次側コイルと二次側コイルとを有するトランスフォーマである付記１乃至５のいずれか１項に記載の半導体装置。
（付記７）
　前記交流結合素子は、前記半導体装置の配線層に形成される第１の電極及び第２の電極と、前記第１の電極と前記第２の電極との間に形成される絶縁体により形成される誘電体膜とを有するコンデンサである付記１乃至５のいずれか１項に記載の半導体装置。
　この出願は、２００９年４月１３日に出願された日本出願特願２００９－０９７２３１を基礎とする優先権を主張し、その開示の全てをここに取り込む。
１０、１６、５２、５４　　遅延回路
１１、１７、５３　　反転入力付きＮＡＮＤ回路
１２、１３、１５、１８　　インバータ群
１４、３３　　インバータ
２０　　静電破壊保護回路
２１　　バイアス回路
２２　　過電圧保護回路
２３　　入力バッファ回路
２４　　ヒステリシスコンパレータ
２５　　出力バッファ回路
２５～２７、３２、５７　　差動増幅器
３０、４１、５１、６１、７１　　整合回路
３１　　フィルタ部
４０、５０、６０、７０　　テスト回路
５４　　反転入力付きＡＮＤ回路
Ｃ１～Ｃ６　　コンデンサ
ＣＨＰ１、ＣＨＰ２　　半導体チップ
ＣＰＬ　　トランスフォーマ
Ｄ１～Ｄ８　　ダイオード
Ｌ１、Ｌ２、ＤＬ１～ＤＬ３コイル
Ｎ１～Ｎ１０　　ＮＭＯＳトランジスタ
Ｐ１～Ｐ５　　ＰＭＯＳトランジスタ
ＮＤＬ　　プローブ針
Ｐ１１、Ｐ１２、Ｐ２１、Ｐ２２、ＴＰ、ＰＴ１、ＰＴ２　　パッド
ＰＫＧ　　半導体パッケージ
Ｒ１～Ｒ７　　抵抗
ＲＬ１、ＲＬ２　　負荷抵抗
Ｒｘ　　受信回路
ＲｘＴ　　テスト用受信回路
Ｔｘ　　送信回路
ＴｘＴ　　テスト用送信回路
ＳＷ１～ＳＷ８　　スイッチ
ＳＣＲＢ　　スクライブ領域
ＴＷ、ＴＷ１、ＴＷ２　　テスト配線
Ｗ　　ボンディングワイヤ

Claims (39)

  1. 　伝達データを前記伝達データのシンボルレート又はナイキスト周波数よりも高い周波数成分を含む搬送波で変調した伝達信号を生成する送信回路と、
    　前記伝達信号を復調して前記伝達データを再生する受信回路と、
    　前記伝達信号を交流的に前記送信回路から前記受信回路に伝達する交流結合素子と、
    　前記交流結合素子の伝達特性を擬似的に再現した整合回路を含むテストパスと、を有し、
    　前記テストパスは、テスト入力データを前記搬送波で変調してテスト用伝達信号を生成し、前記テスト用伝達信号を前記整合回路により伝達し、伝達された前記テスト用伝達信号を復調してテスト出力データを出力する半導体装置。
  2. 　前記テストパスは、前記送信回路により前記テスト用伝達信号を生成し、前記整合回路を介して伝達された前記テスト用伝達信号を前記受信回路により復調して前記テスト出力データを出力する請求項１に記載の半導体装置。
  3. 　前記送信回路は、第１の半導体基板に形成され、
    　前記受信回路は、第２の半導体基板に形成され、
    　前記交流結合素子は、前記第１の半導体基板と前記第２の半導体基板の少なくとも一方の半導体基板に形成され、
    　前記テストパスは、さらに半導体基板の外周に設けられるスクライブ領域を跨いで形成されるテスト用配線を有し、
    　前記テスト用配線は、前記交流結合素子を介した前記伝達信号の伝達が行われる通常動作状態において切断される請求項２に記載の半導体装置。
  4. 　前記整合回路は、前記一方の半導体基板上に形成された前記送信回路又は受信回路とスイッチ素子を介して接続され、前記スイッチ素子は、前記交流結合素子を介した前記伝達信号の伝達が行われる通常動作状態においてオフ状態とされる請求項２又は３に記載の半導体装置。
  5. 　前記第１、第２の半導体基板は、同一のプロセスにより製造される請求項２乃至４のいずれか１項に記載の半導体装置。
  6. 　前記第１、第２の半導体基板は、前記第１、第２の半導体基板が未切断かつ前記テスト用配線が電気的に接続された状態においてテストが実行される請求項２乃至５のいずれか１項に記載の半導体装置。
  7. 　前記第１の半導体基板及び第２の半導体基板のうち一方の半導体基板は、前記交流結合素子と接続される第１のパッドを有し、他方の半導体基板は前記他方の半導体基板に形成される回路と接続される第２のパッドを有し、前記第１のパッドはテスト時にプローブ針を介して前記テスト入力データが入力され、第２のパッドはテスト時に前記テスト出力データをプローブ針に対して出力する請求項２乃至６のいずれか１項に記載の半導体装置。
  8. 　前記第１、第２のパッドは、前記第１、第２の半導体基板を形成する製造工程とは別の工程で形成される配線により互いに接続される請求項７に記載の半導体装置。
  9. 　前記テストパスは、第１のテストパスと、第２のテストパスと、を含み、
    　前記第１のテストパスは、
    　前記送信回路が出力した前記テスト用伝達信号を前記交流結合素子の信号伝達特性に基づき伝達する第１の整合回路と、
    　前記第１の整合回路を介して受信した前記テスト用伝達信号を復調して前記テスト出力データを出力するテスト用受信回路と、を有し、
    　前記第２のテストパスは、
    　前記テスト入力データを前記搬送波で変調して前記テスト用伝達信号を生成するテスト用送信回路と、
    　前記テスト用送信回路が出力した前記テスト用伝達信号を前記交流結合素子の信号伝達特性に基づき伝達する第２の整合回路と、を有する請求項１に記載の半導体装置。
  10. 　前記テスト用受信回路は、前記受信回路よりも回路素子数が少なく、前記テスト用送信回路は、前記送信回路よりも回路素子数が少ない請求項９に記載の半導体装置。
  11. 　前記第１、第２のテストパスは、前記交流結合素子を介した前記伝達信号の伝達が行われる通常動作状態において無効化される請求項９又は１０に記載の半導体装置。
  12. 　前記第１、第２の半導体基板は、異なるプロセスにより製造される請求項９乃至１１のいずれか１項に記載の半導体装置。
  13. 　前記送信回路は、前記第１のテストパスが出力した前記テスト出力データを、前記送信回路に入力される前記テスト入力データと比較することでテストされる請求項９乃至１２のいずれか１項に記載の半導体装置。
  14. 　前記受信回路は、前記受信回路が出力した前記テスト出力データを、前記第２のテストパスに入力された前記テスト入力データと比較することでテストされる請求項９乃至１２のいずれか１項に記載の半導体装置。
  15. 　前記整合回路は、ハイパスフィルタ特性又はバンドパスフィルタ特性を有する請求項１乃至１３のいずれか１項に記載の半導体装置。
  16. 　前記交流結合素子は、一次側コイルと二次側コイルとを有するトランスフォーマである請求項１乃至１４のいずれか１項に記載の半導体装置。
  17. 　前記交流結合素子は、前記半導体装置の配線層に形成される第１の電極及び第２の電極と、前記第１の電極と前記第２の電極との間に形成される絶縁体により形成される誘電体膜とを有するコンデンサである請求項１乃至１４のいずれか１項に記載の半導体装置。
  18. 　この半導体装置は、送信回路を備え、交流結合素子を介して電気的に絶縁された半導体基板に形成された受信回路と通信を行う、
    　この半導体装置は、
    　前記送信回路がテスト入力データを前記テスト入力データのシンボルレート又はナイキスト周波数よりも高い周波数成分を含む搬送波で変調したテスト用伝達信号を前記交流結合素子の信号伝達特性に基づき伝達する整合回路と、
    　前記整合回路を介して得られる前記テスト用伝達信号を復調してテスト出力データを再生するテスト用受信回路と、
    　を有する半導体装置。
  19. 　前記テスト用受信回路は、前記受信回路よりも回路素子数が少ない請求項１８に記載の半導体装置。
  20. 　前記テスト用受信回路及び前記整合回路は、前記交流結合素子を介して前記受信回路と通信が行われる通常動作状態において無効化される請求項１８又は１９に記載の半導体装置。
  21. 　前記送信回路は、前記テスト出力データを、前記テスト入力データと比較することでテストされる請求項１８乃至２０のいずれか１項に記載の半導体装置。
  22. 　前記整合回路は、ハイパスフィルタ特性又はバンドパスフィルタ特性を有する請求項１８乃至２１のいずれか１項に記載の半導体装置。
  23. 　この半導体装置は、受信回路を備え、交流結合素子を介して電気的に絶縁された半導体基板に形成された送信回路と通信を行う、
    　この半導体装置は、
    　テスト入力データを前記テスト入力データのシンボルレート又はナイキスト周波数よりも高い周波数成分を含む搬送波で変調したテスト用伝達信号を生成するテスト用送信回路と、
    　前記テスト用伝達信号を前記交流結合素子の信号伝達特性に基づき前記受信回路に伝達する整合回路と、
    　を有する半導体装置。
  24. 　前記テスト用送信回路は、前記送信回路よりも回路素子数が少ない請求項２３に記載の半導体装置。
  25. 　前記テスト用送信回路及び前記整合回路は、前記交流結合素子を介して前記送信回路との通信が行われる通常動作状態において無効化される請求項２３又は２４に記載の半導体装置。
  26. 　前記受信回路は、前記テスト用伝達信号を復号してテスト出力データを生成し、前記テスト出力データと前記テスト入力データとを比較することでテストされる請求項２３乃至２５のいずれか１項に記載の半導体装置。
  27. 　前記整合回路は、ハイパスフィルタ特性又はバンドパスフィルタ特性を有する請求項２３乃至２６のいずれか１項に記載の半導体装置。
  28. 　この半導体装置は、第１の半導体基板に形成された送信回路と、第２の半導体基板に形成された受信回路と、前記送信回路と前記受信回路とを交流的に結合する交流結合素子と、を有する、
    　この半導体装置のテスト方法は、
    　前記送信回路によりテスト入力データを前記テスト入力データのシンボルレート又はナイキスト周波数よりも高い周波数成分を含む搬送波で変調してテスト用伝達信号を生成し、
    　前記交流結合素子の信号伝達特性に基づき前記テスト用伝達信号を伝達する整合回路によって前記テスト用伝達信号を伝達し、
    　前記テスト用伝達信号を復調してテスト出力データを出力し、
    　前記テスト入力データと前記テスト出力データとを比較して前記送信回路の故障判断を行う半導体装置のテスト方法。
  29. 　前記半導体装置のテストは、前記第１の半導体基板単体で実行される請求項２８に記載の半導体装置のテスト方法。
  30. 　前記半導体装置のテストは、前記第１の半導体基板に形成されたパッドに対してプローブ針を接触させた状態で行われる請求項２８又は２９に記載の半導体装置のテスト方法。
  31. 　前記受信回路を介して前記テスト出力データを出力し、前記送信回路及び前記受信回路の故障判断を行う請求項２８に記載の半導体装置のテスト方法。
  32. 　前記半導体装置のテストは、前記第１の半導体基板と第２の半導体基板とが未切断状態において行われる請求項３１に記載の半導体装置のテスト方法。
  33. 　前記半導体装置のテストは、前記第１の半導体基板に形成されたパッド及び前記第２の半導体基板に形成されたパッドに対してプローブ針を接触させた状態で行われる請求項３１又は３２に記載の半導体装置のテスト方法。
  34. 　この半導体装置は、第１の半導体基板に形成された送信回路と、第２の半導体基板に形成された受信回路と、前記送信回路と前記受信回路とを交流的に結合する交流結合素子と、を有する、
    　この半導体装置のテスト方法は、
    　テスト入力データを前記テスト入力データのシンボルレート又はナイキスト周波数よりも高い周波数成分を含む搬送波で変調してテスト用伝達信号を生成し、
    　前記交流結合素子の信号伝達特性に基づき前記テスト用伝達信号を伝達する整合回路によって前記テスト用伝達信号を伝達し、
    　前記テスト用伝達信号を前記受信回路において復調してテスト出力データを出力し、
    　前記テスト入力データと前記テスト出力データとを比較して前記受信回路の故障判断を行う半導体装置のテスト方法。
  35. 　前記半導体装置のテストは、前記第２の半導体基板単体で実行される請求項３４に記載の半導体装置のテスト方法。
  36. 　前記半導体装置のテストは、前記第２の半導体基板に形成されたパッドに対してプローブ針を接触させた状態で行われる請求項３４又は３５に記載の半導体装置のテスト方法。
  37. 　前記送信回路により前記テスト用伝達信号を生成し、前記送信回路及び前記受信回路の故障判断を行う請求項３４に記載の半導体装置のテスト方法。
  38. 　前記半導体装置のテストは、前記第１の半導体基板と第２の半導体基板とが未切断状態において行われる請求項３７に記載の半導体装置のテスト方法。
  39. 　前記半導体装置のテストは、前記第１の半導体基板に形成されたパッド及び前記第２の半導体基板に形成されたパッドに対してプローブ針を接触させた状態で行われる請求項３７又は３８に記載の半導体装置のテスト方法。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2013102971A1 (ja) * 2012-01-05 2013-07-11 パナソニック株式会社 保護回路
JP2019191036A (ja) * 2018-04-26 2019-10-31 株式会社デンソー 半導体装置

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001135687A (ja) * 1999-11-08 2001-05-18 Nec Corp 半導体集積回路装置およびその試験方法
US20050057277A1 (en) * 2003-04-30 2005-03-17 Analog Devices, Inc. Signal isolators using micro-transformer
JP2005159702A (ja) * 2003-11-26 2005-06-16 Renesas Technology Corp 半導体装置
WO2007029435A1 (ja) * 2005-09-02 2007-03-15 Nec Corporation 伝送方法、インターフェース回路、半導体装置、半導体パッケージ、半導体モジュールおよびメモリモジュール
WO2008111409A1 (ja) * 2007-03-09 2008-09-18 Nec Corporation 半導体チップ及び半導体装置

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001135687A (ja) * 1999-11-08 2001-05-18 Nec Corp 半導体集積回路装置およびその試験方法
US20050057277A1 (en) * 2003-04-30 2005-03-17 Analog Devices, Inc. Signal isolators using micro-transformer
JP2005159702A (ja) * 2003-11-26 2005-06-16 Renesas Technology Corp 半導体装置
WO2007029435A1 (ja) * 2005-09-02 2007-03-15 Nec Corporation 伝送方法、インターフェース回路、半導体装置、半導体パッケージ、半導体モジュールおよびメモリモジュール
WO2008111409A1 (ja) * 2007-03-09 2008-09-18 Nec Corporation 半導体チップ及び半導体装置

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2013102971A1 (ja) * 2012-01-05 2013-07-11 パナソニック株式会社 保護回路
CN103635995A (zh) * 2012-01-05 2014-03-12 松下电器产业株式会社 保护电路
US9276400B2 (en) 2012-01-05 2016-03-01 Panasonic Corporation Protection circuit
JP2019191036A (ja) * 2018-04-26 2019-10-31 株式会社デンソー 半導体装置
WO2019207939A1 (ja) * 2018-04-26 2019-10-31 株式会社デンソー 半導体装置
US11181589B2 (en) 2018-04-26 2021-11-23 Denso Corporation Semiconductor device

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