JP7278016B2 - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP7278016B2
JP7278016B2 JP2022519874A JP2022519874A JP7278016B2 JP 7278016 B2 JP7278016 B2 JP 7278016B2 JP 2022519874 A JP2022519874 A JP 2022519874A JP 2022519874 A JP2022519874 A JP 2022519874A JP 7278016 B2 JP7278016 B2 JP 7278016B2
Authority
JP
Japan
Prior art keywords
substrate
coil
receiving
transmission
transmitting
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2022519874A
Other languages
English (en)
Other versions
JPWO2021224982A1 (ja
Inventor
雅俊 長谷川
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Ultramemory Inc
Original Assignee
Ultramemory Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Ultramemory Inc filed Critical Ultramemory Inc
Publication of JPWO2021224982A1 publication Critical patent/JPWO2021224982A1/ja
Application granted granted Critical
Publication of JP7278016B2 publication Critical patent/JP7278016B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/07Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/10Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/10Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers
    • H01L25/11Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers the devices being of a type provided for in group H01L29/00
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/18Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Near-Field Transmission Systems (AREA)

Description

本発明は、半導体装置に関する。
従来より、記憶装置としてDRAM(Dynamic Random Access Memory)等の揮発性メモリ(RAM)が知られている。DRAMには、演算装置(以下、論理チップという)の高性能化やデータ量の増大に耐えうる大容量化が求められている。そこで、メモリ(メモリセルアレイ、メモリチップ)の微細化及びセルの平面的な増設による大容量化が図られてきた。一方で、微細化によるノイズへの惰弱性や、面積の増加等により、この種の大容量化は限界に達してきている。
そこで、昨今では、平面的なメモリを複数積層して3次元化(3D化)して大容量化を実現する技術が開発されている。また、通信又は給電にコイルを用いる技術が提案されている(例えば、特許文献1及び2参照)。
特開2015-162948号公報 特開2005-348264号公報
ところで、通信にコイルを用いる場合、信号強度が強い方が好ましい。特許文献1では、一次コイルから二次コイルに給電する際に、中継コイルを配置することで給電ロスの低下を図っている。しかしながら、特許文献1の中継コイルには、共振により電力を供給するために共振周波数を調整するための機構が採用されている。そのため、特許文献1に記載の技術は、種々の周波数の信号を伝送する非接触通信には適さない。
また、特許文献2には、同心円上に配置される送信コイル及び受信コイルの対について、同軸上に、順に3対配置した電子回路が開示されている。そして、特許文献2では、1つの送信コイルから他の2つの受信コイルに信号を送信する際に、他の2つの送信コイルの一端を解放することで、他の2つの送信コイルが通信に干渉することを抑制している。しかしながら、特許文献2では、受信信号の強度を増加させることまではできない。
本発明は、受信信号の強度を増加させることが可能な半導体装置を提供することを目的とする。
本発明は、積層される複数の半導体基板を備える半導体装置であって、一の前記半導体基板である送信側基板に配置される送信用コイルと、前記送信側基板とは別の前記半導体基板である受信側基板に配置され、前記送信用コイルと積層方向で重なる位置に配置される受信用コイルと、前記送信側基板と前記受信側基板との間の少なくとも1つの前記半導体基板である中間基板において、前記送信用コイル及び前記受信用コイルに、積層方向で重なる位置に配置される中間コイルであって、両端が電気的に解放されている中間コイルと、を備える半導体装置に関する。
また、前記中間コイルは、前記受信側基板及び前記送信側基板の間の前記半導体基板のうち、前記受信側基板と前記送信側基板との中間点よりも前記受信側基板に近い前記半導体基板のいずれかに配置されるのが好ましい。
また、前記中間コイルは、1つの前記中間基板に複数配置されるのが好ましい。
本発明によれば、受信信号の強度を増加させることが可能な半導体装置を提供することができる。
本発明の一実施形態に係る半導体装置に積層される半導体基板の平面図である。 一実施形態の半導体装置の断面図を示す。 一実施形態の半導体装置の第1実施例を示す。 一実施形態の半導体装置の第2実施例を示す。
以下、本発明の一実施形態に係る半導体装置1について、図1から図4を参照して説明する。
半導体装置1は、例えば、積層される複数の半導体基板10を備える部材である。半導体装置1は、例えば、メモリチップ(DRAMチップ)を有するメモリ部材である。半導体装置1は、積層される半導体基板10の間で非接触な通信を実現する。半導体装置1は、例えば、磁界を用いて通信を実施することで、製造の容易性及び集積度の向上等を図ることができる。以下の実施形態に係る半導体装置1は、非接触通信における通信強度の向上を図るものである。半導体装置1は、図1及び図2に示すように、複数の半導体基板10と、送信回路20と、送信用コイル30と、受信回路40と、受信用コイル50と、中間コイル60と、を備える。
半導体基板10は、例えば、シリコン基板である。半導体基板10は、一方の面に配置される配線層を備える。本実施形態において、半導体基板10は、図2に示すように、第1基板11、第2基板12、第3基板13、第4基板14、及び第5基板15の5枚設けられる。ここで、第2基板12及び第3基板13は、配線層112,113を互いに対向させて接着される。また、第4基板14及び第5基板15は、配線層114,115を互いに対向させて接着される。そして、第3基板13及び第4基板14が配線層113,114とは逆の面を対向させて接着される。そして、第1基板11及び第2基板12が配線層111,112とは逆の面を対向させて接着される。
送信用コイル30は、半導体基板10に配置される信号送信用のコイルである。送信用コイル30は、一の半導体基板10である送信側基板に配置される。本実施形態において、送信用コイル30は、第1基板11及び第5基板15の配線層111,115に配置される。すなわち、第1基板11の送信用コイル30a,30c,30eは、送信側基板となる第1基板11の配線層111に配置される。また、第5基板15の送信用コイル30b,30d,30fは、送信側基板となる第5基板15の配線層115に配置される。なお、第1基板11の送信用コイル30a,30c,30eと、第5基板15の送信用コイル30b,30d,30fとは、積層方向Dで重ならない位置に配置される。
送信回路20は、例えば、電子回路である。送信回路20は、送信用の信号を電気信号として送信コイルに印可する。これにより、送信回路20は、送信用コイル30に、送信用の信号に対応する磁束を発生させる。
受信用コイル50は、半導体基板10に配置される信号受信用のコイルである。受信用コイル50は、送信側基板とは別の半導体基板10である受信側基板に配置される。また、受信用コイル50は、送信用コイル30と積層方向Dで重なる位置に配置される。本実施形態において、受信用コイル50は、第1基板11及び第5基板15の配線層111,115に配置される。すなわち、第1基板11の受信用コイル50b,50d,50fは、受信側基板となる第1基板11の配線層111に配置される。また、第5基板15の受信用コイル50a,50c,50eは、受信側基板となる第5基板15の配線層115に配置される。また、本実施形態において、第5基板15の受信用コイル50a,50c,50eは、第1基板11の送信用コイル30a,30c,30eと積層方向Dで重なる位置に配置される。そして、第1基板11の受信用コイル50b,50d,50fは、第5基板15の送信用コイル30b,30d,30fと積層方向Dで重なる位置に配置される。
受信回路40は、例えば、電子回路である。受信回路40は、受信用コイル50で受信した送信用の信号を受信信号として取得する。
中間コイル60は、図1に示すように、両端が電気的に解放されているコイルである。中間コイル60は、送信側基板と受信側基板との間の少なくとも1つの半導体基板10である中間基板に配置される。中間コイル60は、中間基板の配線層に配置される。本実施形態において、中間コイル60は、少なくとも第2基板12の配線層112に配置される。中間コイル60は、例えば、第2基板12及び第3基板13の配線層112,113に配置される。中間コイル60は、送信用コイル30及び受信用コイル50に、積層方向Dで重なる位置に配置される。具体的には、中間コイル60cは、第1基板11の送信用コイル30cと、第5基板15の受信用コイル50cと積層方向Dで重なる位置に配置される。中間コイル60dは、第5基板15の送信用コイル30dと、第1基板11の受信用コイル50dと積層方向Dで重なる位置に配置される。また、中間コイル60eは、第1基板11の送信用コイル30eと、第5基板15の受信用コイル50eと積層方向Dで重なる位置に配置される。また、中間コイル60fは、第5基板15の送信用コイル30fと、第1基板11の受信用コイル50fと積層方向Dで重なる位置に配置される。本実施形態において、中間コイル60は、1つの中間基板に複数配置される。4つの中間コイル60c,60d,60e,60fは、例えば、第2基板12に配置される。
次に、半導体装置1の動作について説明する。
送信回路20は、図1及び図2に示すように、送信用の電気信号を第5基板15の送信用コイル30に印可する。送信用コイル30は、電気信号を磁界に変換する。
第1基板11の受信用コイル50は、第5基板15の送信用コイル30によって変換された磁界に基づいて電気信号を生成する。受信回路40は、第1基板11の受信用コイル50によって生成される電気信号を取得することで、信号を受信する。これにより、1つの通信チャネルが形成される。
ここで、第2基板12(及び第3基板13)に配置されている中間コイル60には、送信信号の送信開始に伴って、自己の寄生容量を充電するだけの過渡的な微小電流が流れる。これにより、中間コイル60の両端には、送信用コイル30との距離に応じた受信電圧が発生する。続いて、発生した受信電圧により流れる電流は、閉ループ(両端が解放されていないコイル)の場合と反対方向に変化する。したがって、中間コイル60は、送信用コイル30の磁界変化を強める方向の磁界を発生する。その結果、受信用コイル50の位置における磁界変化は、中間コイル60がない場合に比べてより大きくなる。すなわち、中間コイル60がない場合に比べ、受信用コイル50によって受信される受信信号の電圧値をより大きくすることができる。
(実施例1)
次に、本実施形態における半導体装置1の実施例1について、図2及び図3を参照して説明する。第5基板に配置される送信用コイル30から送信される信号について、第1基板に配置される受信用コイル50で受信した。このとき、送信用コイル30及び受信用コイル50を以下のように設定した。
送信用コイル30:巻き数15回、直径70μm、線幅1.4μm、線間0.3μm
受信用コイル50:巻き数30回、直径70μm、線幅0.3μm、線間0.3μm
そして、送信用コイル30及び受信用コイル50の間の距離を40μmとした。上記条件において、中間コイル60無し、第2基板12に中間コイル60を配置(1つ)、第2基板12及び第3基板13に中間コイル60を配置(2つ)の3つの態様で受信信号を取得した。中間コイル60を以下のように設定した。
中間コイル60c,60d(第2基板のみ):巻き数25回、直径70μm、線幅1.0μm、線間0.3μm
中間コイル60e,60f(第2基板及び第3基板):巻き数20回、直径56μm、線幅1.0μm、線間0.3μm
その結果、図3に示すように、送信用コイル30の電流が360μA、500μA、640μA、730μAのいずれにおいても、中間コイル60を配置した方が受信用コイル50の電圧振幅を大きくすることがわかった。また、中間コイル60を複数配置する方が、より受信用コイル50の電圧振幅を大きくできることがわかった。なお、図3において受信用コイル50の電圧波形と共に示される数値はハイ側の振幅/ロー側の振幅で単位はmVである。
(実施例2)
次に、本実施形態における半導体装置1の実施例2について、図2及び図4を参照して説明する。第1基板に配置される送信用コイル30から送信される信号について、第5基板15に配置される受信用コイル50で受信した。このとき、送信用コイル30及び受信用コイル50を実施例1と同様に設定した。また、送信用コイル30及び受信用コイル50の間の距離についても、実施例1と同様に設定した。そして、中間コイル60についても実施例1と同様に設定した。
その結果、図4に示すように、送信用コイル30の電流が360μA、500μA、640μA、730μAのいずれにおいても、中間コイル60を配置した方が受信用コイル50の電圧振幅を大きくすることがわかった。また、中間コイル60を複数配置する方が、より受信用コイル50の電圧振幅を大きくできることがわかった。すなわち、実施例2においても実施例1と同様に、受信用コイル50の電圧振幅を大きくできることがわかった。なお、図4において受信用コイル50の電圧波形と共に示される数値はハイ側の振幅/ロー側の振幅で単位はmVである。
以上のような一実施形態に係る半導体装置1によれば、以下の効果を奏する。
(1)積層される複数の半導体基板10を備える半導体装置1であって、一の半導体基板10である送信側基板に配置される送信用コイル30と、送信側基板とは別の半導体基板10である受信側基板に配置され、送信用コイル30と積層方向Dで重なる位置に配置される受信用コイル50と、送信側基板と受信側基板との間の少なくとも1つの半導体基板10である中間基板において、送信用コイル30及び受信用コイル50に、積層方向Dで重なる位置に配置される中間コイル60であって、両端が電気的に解放されている中間コイル60と、を備える。これにより、送信用コイル30によって発生される磁界は、中間コイル60によって信号を強める方向に磁界を発生させる。したがって、受信用コイルは、中間コイル60がない場合に比べ、中間コイル60によって強められた磁界を受信することができ、受信信号の強度を大きくすることができる。
(2)中間コイル60は、1つの中間基板に複数配置される。これにより、1つの中間基板において、1つの送信用コイル30及び1つの受信用コイル50で形成される1つの通信チャネルごとに、中間コイル60を配置することができる。したがって、設計の幅を広げることができ、半導体基板10のバリエーションを広げることができる。
以上、本発明の半導体装置の好ましい各実施形態につき説明したが、本発明は、上述の実施形態に制限されるものではなく、適宜変更が可能である。
例えば、上記実施形態において、中間コイル60は、受信側基板及び送信側基板の間の半導体基板10のうち、受信側基板と送信側基板との中間点よりも受信側基板に近い半導体基板10のいずれかに配置されてもよい。これにより、中間コイル60の寄生容量を充電する過渡的な電流の値が、中間コイル60を送信側基板に近い半導体基板10に配置するより少なくなるため、この電流の変化によって発生するリンギングノイズを比較的抑制することができる。したがって、通信品質の向上を期待することができる。
また、上記実施形態において、積層方向Dにおける中間基板の数は、3枚に限定されない。送信用コイル30及び受信用コイル50の間で通信が可能であれば、中間基板の枚数は制限されない。
また、上記実施形態において、積層方向Dにおける中間コイル60の数を1又は2つとしたが、これに制限されない。中間コイル60は、3つ以上配置されてもよい。また、同じ中間基板内において、積層方向Dで重なる位置に複数の中間コイル60を配置してもよい。
また、上記実施形態において、図2に示すように、中間コイル60を設けない通信チャネル、1つ設ける通信チャネル、及び複数設ける通信チャネルが混在するように配置されてもよい。これにより、送信用コイル30及び受信用コイル50の通信距離、コスト、送信用コイル30及び受信用コイル50の配置可能な径又は巻き数に応じて、半導体装置1を柔軟に構成することができる。
1 半導体装置
10 半導体基板
20 送信回路
30 送信用コイル
40 受信回路
50 受信用コイル
60 中間コイル
D 積層方向

Claims (3)

  1. 積層される複数の半導体基板を備える半導体装置であって、
    一の前記半導体基板である送信側基板に配置される送信用コイルと、
    前記送信側基板とは別の前記半導体基板である受信側基板に配置され、前記送信用コイルと積層方向で重なる位置に配置される受信用コイルと、
    前記送信側基板と前記受信側基板との間の少なくとも1つの前記半導体基板である中間基板において、前記送信用コイル及び前記受信用コイルに、積層方向で重なる位置に配置される中間コイルであって、両端が電気的に解放されている中間コイルと、
    を備える半導体装置。
  2. 前記中間コイルは、前記受信側基板及び前記送信側基板の間の前記半導体基板のうち、前記受信側基板と前記送信側基板との中間点よりも前記受信側基板に近い前記半導体基板のいずれかに配置される請求項1に記載の半導体装置。
  3. 前記中間コイルは、1つの前記中間基板に複数配置される請求項1に記載の半導体装置。
JP2022519874A 2020-05-08 2020-05-08 半導体装置 Active JP7278016B2 (ja)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/JP2020/018638 WO2021224982A1 (ja) 2020-05-08 2020-05-08 半導体装置

Publications (2)

Publication Number Publication Date
JPWO2021224982A1 JPWO2021224982A1 (ja) 2021-11-11
JP7278016B2 true JP7278016B2 (ja) 2023-05-19

Family

ID=78467968

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2022519874A Active JP7278016B2 (ja) 2020-05-08 2020-05-08 半導体装置

Country Status (2)

Country Link
JP (1) JP7278016B2 (ja)
WO (1) WO2021224982A1 (ja)

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010109112A (ja) 2008-10-30 2010-05-13 Hitachi Ltd 半導体集積回路
JP2012169513A (ja) 2011-02-16 2012-09-06 Keio Gijuku 電子回路
WO2017010012A1 (ja) 2015-07-16 2017-01-19 株式会社PEZY Computing 半導体装置
WO2017126018A1 (ja) 2016-01-18 2017-07-27 ウルトラメモリ株式会社 半導体装置
WO2017138106A1 (ja) 2016-02-10 2017-08-17 ウルトラメモリ株式会社 半導体装置

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010109112A (ja) 2008-10-30 2010-05-13 Hitachi Ltd 半導体集積回路
JP2012169513A (ja) 2011-02-16 2012-09-06 Keio Gijuku 電子回路
WO2017010012A1 (ja) 2015-07-16 2017-01-19 株式会社PEZY Computing 半導体装置
WO2017126018A1 (ja) 2016-01-18 2017-07-27 ウルトラメモリ株式会社 半導体装置
WO2017138106A1 (ja) 2016-02-10 2017-08-17 ウルトラメモリ株式会社 半導体装置

Also Published As

Publication number Publication date
WO2021224982A1 (ja) 2021-11-11
JPWO2021224982A1 (ja) 2021-11-11

Similar Documents

Publication Publication Date Title
US10366969B2 (en) Integrated electronic device with transceiving antenna and magnetic interconnection
US20120319912A1 (en) Communication device and semiconductor chip
US8174860B2 (en) Semiconductor memory device having improved voltage transmission path and driving method thereof
KR102317164B1 (ko) 집적 회로 및 이를 구비한 적층 회로
CN101499472B (zh) 半导体器件、其制造方法、使用该半导体器件的信号传送/接收方法以及测试器装置
CN101452932A (zh) 半导体装置、其制造方法以及使用该半导体装置的信号发送/接收方法
JPWO2009069532A1 (ja) 電子回路
JP2007073812A (ja) 半導体装置
KR101656719B1 (ko) 인덕터 소자 및 집적 회로 장치
US11437350B2 (en) Semiconductor device
CN103247591A (zh) 半导体器件和包括半导体器件的通信系统
Han Wireless Interconnect using Inductive Coupling in 3D-ICs.
JP7278016B2 (ja) 半導体装置
KR20110074622A (ko) 전자 회로와 통신 기능 검사 방법
JP5536656B2 (ja) 半導体装置
US20090322383A1 (en) Semiconductor device, signal transmitter, and signal transmission method
JP4765034B2 (ja) 受信器及び半導体装置
JP2014038880A (ja) 積層集積回路
Miura et al. Inductive coupled communications
US20230387595A1 (en) Communication device
KR20110072278A (ko) 유도결합 통신수단을 구비한 전자소자

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20220817

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20230404

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20230427

R150 Certificate of patent or registration of utility model

Ref document number: 7278016

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150