JP3774468B2 - 半導体装置 - Google Patents

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Description

本発明は、半導体装置に関し、特に、高密度にチップを実装する半導体装置に関する。
従来、半導体装置は、ムーアの法則に従い、高集積化による低コスト化・高速化・低消費電力化・高信頼性化の恩恵を享受してきた。しかし設計ルールが、１８０ナノメーターよりさらに微細になってくると、ＳＯＣ（システム・オン・チップ）と呼ばれるように、チップに集積可能なシステムの規模が非常に大きくなる。
そして、更なる高集積化のためには、ＤＲＡＭやフラッシュ等の大規模メモリー回路や、ＲＦ等の高速アナログ回路を同時に集積する必要がでてきた。
しかしながら、これらを１チップ化するためにはウェハー製造プロセスが非常に複雑になり、搭載されるロジック・メモリー・アナログ等の各機能に対して製造プロセスの最適化が困難になる。リークの増加・基盤ノイズ等の問題が発生する。
また、メモリーセル・ロジックセル等は微細化に対し恩恵を得るが、インターフェス回路・アナログ回路・高耐圧回路等は微細化する事が難しいため、チップ内に占有面積の不均衡が生ずる。さらに、マスク代を含めた開発費用ならびに開発期間が著しく増大する。これは最終製品の市場における製品寿命の短命化から考えても致命的である。
このように考えていくと、特に、設計ルールが、９０ナノメーター以降のウェハー製造プロセスで、ＳＯＣ化をするシステムは、非常に高い性能を追求するとともに、大量生産が可能であるシステムに限られていく。このような問題を回避するために、複数の複数の半導体集積回路チップ又は異種のチップを１つのパッケージに収納することで、上記の問題を回避したＳＩＰ（システム・イン・パッケージ）という手法が広まりつつある。この手法により、他社チップとの混載や、光・機械等の異種チップとの混載等の多機能化を進める事も可能となる。
このような従来のＳＩＰの技術が、例えば、特許文献１又は特許文献２に開示されている。この従来のＳＩＰは、例えば、２つの異なる半導体集積回路チップを重ねてリードフレーム上にスタック配置している。すなわち、ＳＩＰは、半導体チップがリードフレームにマウントされ、半導体チップがチップにマウントされる。そして、このＳＩＰは、チップのボンディング・パッドから、リードフレームへワイヤーでボンディングされている。また、ＳＩＰは、チップのボンディング・パッドから、リードフレームへワイヤーでボンディングされている。これにより高密度な半導体集積回路チップの実装を可能としている。
さらに、別の従来技術の例として、ＣＳＰ（チップ・サイズ・パッケージ）やフリップ・チップの様に、半導体集積回路チップ上に、追加配線を施した後に、はんだ、金又は銅のバンプを生成して基板と圧着して、高密度な半導体集積回路チップの実装を可能とする手法がある。
特開２００４−１３４７１５号公報 特開２００３−００７９６０号公報
しかしながら、従来技術は、ワイヤー・ボンディングのみを使用した場合、外部に接続されない内部バスにも、ワイヤーが使用される。この結果、内部バスには、大きい寄生インダクタンス及び容量が付加し、高速用途への適用が非常に難しい。また、ＣＳＰやフリップ・チップの様に、半導体集積回路チップ上に、追加配線を施した後にバンプを形成する場合、それぞれのチップに対し追加工程が発生するためコストが上昇する。
従って、本発明は、上記従来の問題点を解決するためになされたもので、ＳＩＰの様々な従来手法より、記憶装置チップと理論回路チップとの実装を高速・高密度且つ低いコストで実現した半導体装置を提供することを目的とする。
上記目的を達成するために、本発明の半導体装置は、並列に配列した複数の配線と前記配線の一端側及び他端側に各々接続され、千鳥状に配列された複数のパッドからなる一対の第１の接続パッド群とを有する配線チップと、
一辺に沿って千鳥状に配列された複数のパッドからなる第２の接続パッド群を有する第１の半導体チップと、
一辺に沿って千鳥状に配列された複数のパッドからなる第３の接続パッド群を有する第２の半導体チップと、
を備え、
前記第１の半導体チップの前記第２の接続パッドが設けられた一辺と前記第２の半導体チップの前記第３の接続パッドが設けられた一辺とが対向し、一方の前記第１の接続パッド群と前記第２の接続パッド群とが接続し、他方の前記第１の接続パッド群と前記第３の接続パッド群とが接続し、且つ前記第１の半導体チップと前記第２の半導体チップとがそれぞれの当該チップに備えられたバスドライバ及びバスディテクタを介してバス・ライン接続するように、前記第１の半導体チップと前記第２の半導体チップとをバンプを介して前記配線チップ上にフィリップチップ実装し、
前記配線チップ、前記第１の半導体チップ、及び前記第２の半導体チップが構成される半導体基板を、シリコン基板とし、
前記第１の半導体チップは所定ビットずつパラレルに信号を入出力する記憶手段を有する記憶装置チップであり、前記第２の半導体チップは前記記憶装置チップと所定ビットずつパラレルに信号を入出力する理論回路チップであり、
且つ前記配線チップに配列した前記複数の配線の配線長さが全て同じになるように、第前記１の半導体チップと第２の半導体チップとの対向辺に対して一番近いところに位置する前記第１の半導体チップの第２の接続パッド群のパッドと当該対向辺に対して一番遠いところに位置する前記第２の半導体チップの第３の接続パッド群のパッドとを接続させ、且つ当該対向辺に一番遠いところに位置する前記第１の半導体チップの第２の接続パッド群のパッドと当該対向辺に対して一番近いところに位置する前記第２の半導体チップの第３の接続パッド群のパッドとを接続させるようにして、前記第１の半導体チップの第２の接続パッド群の各パッドと前記第２の半導体チップの第３の接続パッド群の各パッドとを、前記配線を介して接続した、
ことを特徴としている。
本発明の半導体装置では、第１及び第２の半導体チップを配線チップ上に実装したとき、互いの接続パッド群の配置位置が最短距離になる。これに応じて、配線チップに設ける配線も短くてすむ。このため、第１及び第２の半導体チップを配線チップ上に高密度実装することができると共に、その配線距離も短くなるため高速化も実現される。
そして、配線チップは、実装する半導体チップに比較して、非常に安定した製造プロセスを使用することができる。また、配線チップには半導体チップを実装するための接続パッドと配線層を設けるのみで構成できるので、高い歩留まりを実現できる。その結果、配線チップのコストの増加を抑えることができる。
また、配線チップのコストが下がるのであれば、配線チップ上に抵抗・容量・インダクタ等の受動素子を生成することも可能となる。
また、バンプを介して各接続バンプを接合（接続）して、各半導体チップを配線チップ上にフィリップチップ実装することで、ボンディングワイヤーで接続する場合に比べ、例えば、インダクタンスが１０分の１程度になり内部の信号どうしでの高速なインターフェスが可能になる。
また、各チップを構成する基板を同一材料、特にシリコン基板とすることで、熱や伸び縮み等に対する物理的な強度も高く、高信頼性を確保できる。
加えて、各接続パッドを千鳥状に配列しても、前記配線チップに配列した前記複数の配線の配線長さが全て同じになるように、前記第１の半導体チップの第２の接続パッド群の各パッドと前記第２の半導体チップの第３の接続パッド群の各パッドとを、上記のように前記配線を介して接続している。これにより、千鳥状に配列された、全ての第１の半導体チップの接続パッドと第２の半導体チップの接続パッドとを接続する配線抵抗が同じになる。
このため、第１の半導体チップとしての記憶装置チップと第２の半導体チップとしての理論回路チップとの高密度実装を図りつつ、信号の入出力の高速化が実現される。
バンプは、いずれか又は両方の接続パッド群のパッドの各々に予め形成させるが、特に、配線チップの第１の接続パッド群のパッドの各々に予め形成しておくことがよい。これにより、バンプを一括に多チップ分を形成できるので、バンプ形成のコストが下げられるし、実装する半導体チップに追加配線やバンプの形成をすることなく既存の半導体チップをそのまま使用できる。
バンプは、Ａｕを含む金属で構成することがよい。これにより、各接続パッドの良好な接続が図れる。
本発明では、第１の接続パッド群は、２０００個〜５０００個の接続パッドで構成することができる。また、本発明では、第１〜３の接続パッド群の配列ピッチを、２０μ〜６０μｍとすることができる。これら、パッド数及び配列ピッチは、実装する半導体チップの種類に応じて適宜設定される。
本発明では、配線チップは前記第１の半導体チップ及び第２の半導体チップに所定の電源電圧を供給する電源線を複数有することがよい。これにより、電位降下を防止し電源強化が図れる。
本発明では、配線チップの配線間に、クロストークを防止する導電線を有することがよい。これにより、配線を密に設けても、クロストークを防止しつつ、半導体チップ間で良好な信号の入出力が図れる。
本発明では、テスト用のパッドをさらに有することができる。これにより、第１〜３の接続パッドを高密度に配列しても、各チップの検査を行うことができる。また、テスト用のパッドを前記記憶装置チップに有すると、このテスト用のパッドを記憶装置チップのウエハーテスト時に用いて、ウエハーテストの際、テスト用のパッドにテスト信号を入出力して記憶装置チップを測定することができる。
本発明では、前記第１の半導体チップの前記第２の接続パッド群が設けられていない領域に複数のパッドからなる第１の電源用パッド群を設け、前記第２の接続パッド群及び前記第１の電源用パッド群の前記第１の半導体チップの最外周に対して最も近くに位置するパッド全を電気的に前記第１の接続パッド群と非接続となるダミーパッドとし、前記第２の半導体チップの前記第３の接続パッド群が設けられていない領域に複数のパッドからなる第２の電源用パッド群を設け、前記第３の接続パッド群及び前記第２の電源用パッド群の前記第２の半導体チップの最外周に対し最も近くに位置するパッド全てを電気的に前記第１の接続パッド群と非接続となるダミーパッドとすることができる。隣合うパッド（或いはバンプ）間がショートし易い、半導体チップの最外周に一番近くに位置するパッドの全てをダミーパッドとすることで、チップ間の接続不良を確実に防止することができる。
本発明の半導体装置によれば、記憶装置チップと理論回路チップとの実装を高速・高密度且つ低いコストで実現した半導体装置を提供することができる。
次に、本発明の適用可能な実施形態を説明する。以下の説明は、本発明の実施形態を説明するものであり、本発明が以下の実施形態に限定されるものではない。説明の明確化のため、以下の記載及び図面は、適宜、省略及び簡略化がなされている。また、当業者であれば、以下の実施形態の各要素を、本発明の範囲において容易に変更、追加、変換することが可能である。なお、各図において同一の符号を付されたものは同一の構成要素を示しており、適宜、説明を省略する。
（第１の実施形態）
本実施形態に係る半導体装置１００は、図１（ａ）及び図１（ｂ）に示すように、配線チップ１０２の同一主表面上に、記憶装置チップ１０３と、アプリケ−ション・スペシフィック・チップ（Ａｐｐｌｉｃａｔｉｏｎ Ｓｐｅｃｉｆｉｃ Ｃｈｉｐ：特定用途用理論回路チップ、以下、ＡＳＩＣと称する）１０４とがフィリップチップ実装されている。なお、以下、記憶装置チップ１０３とＡＳＩＣ１０４との対向する一辺に沿った方向をＹ方向、このＹ方向に対する直交方向をＸ方向として説明する。
配線チップ１０２は、シリコン基板の一主表面上に複数の金属配線（例えばアルミ線や銅線など）が並列に配されて形成されている（図２参照）。そして、各々の金属配線の一端側及び他端側に、記憶装置チップ１０３実装用の接続パッド１０６と、ＡＳＩＣ１０４実装用の接続パッド１０８と、が各々接続され群を成している。これら接続パッド１０６、１０８は、記憶装置チップ１０３の実装領域とＡＳＩＣ１０４の実装領域との対向する一辺に沿って配置されている。
配線チップ１０２の接続パッド１０６、１０８は、図２に示すように、各々Ｙ方向に等間隔で配され、これがＸ方向に複数列（例えば４列）有するように群をなしており、その隣合う列同士のパッドがＹ方向に１／２ピッチずれて千鳥状に配列している。なお、パッドのＹ方向の一列に注目すると、接続パッド１０６、１０８の一つが、正三角形の頂点に配列されている。そして、その正三角形の残りの２つの頂点が、Ｙ方向の注目している一列の隣の列に並ぶパッドで構成されている。したがって、配線チップ１０２のＹ方向の配列ピッチは、正三角形の垂線の長さに相当する。
具体的には、例えば、配線チップ１０２の接続パッド１０６、１０８は、図２に示すように、それぞれ配線チップ１０２のＸ方向に、ほぼａμｍの配列ピッチで複数列（本実施形態では例えば４列）で配列されている。本実施形態では、この配列ピッチを例えば２０μｍとしている。
一方、配線チップ１０２のＸ方向の配列ピッチをａμｍとすると、配線チップ１０２のＹ方向の配列ピッチｂ１は、ｂ１＝（（ａ＊√３）／２）μｍとなる。従って、例えばａ＝２０μｍとすると、配線チップ１０２のＹ方向の配列ピッチｂ１は、ｂ１＝（（２０＊√３）／２）＝１７．３μｍである。
これら配線チップ１０２の接続パッド１０６、１０８の配線ピッチは、実装するチップに応じて、適宜設定される。例えば、本実施形態では、記憶装置チップ１０３として２５６Ｍビットのマルチ・メディア・メモリ（２個）とＡＳＩＣ１０４のバンド幅が最低２５６ビット×２＝５１２ビット必要とし、これを実装するためには接続パッド１０６、１０８のＸ方向の配列ピッチは２０μｍ必要となる。これに限られず、例えば、２０μｍ〜６０μｍの範囲で適宜設定することができる。
また、配線チップ１０２の接続パッド１０６、１０８の数も、実装するチップに応じて、適宜設定される。例えば、本実施形態では、記憶装置チップ１０３として２５６Ｍビットのマルチ・メディア・メモリを２個とＡＳＩＣ１０４とを搭載するため、約２０００個設ける。これに限られず、実装する半導体チップに応じて例えば２０００個〜５０００個の範囲で適宜設定することができる。
記憶装置チップ１０３は、シリコン基板上に半導体プロセスにより形成されたものであり、本実施形態では、図３に示すように、例えばその記憶容量が２５６Ｍビットのマルチ・メディア・メモリ１０３−１、１０３−２を２つ搭載している。なお、記憶装置チップ１０３としての記憶容量は、これに限られず、２５６Ｍビット（２個で５１２Ｍビット）以上であってもよい。
また、記憶装置チップとしては、これに限られず、汎用のダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）を使うこともできる。同様に、記憶装置チップ１０３としては、汎用のスタテック・ランダム・アクセス・メモリ（ＳＲＡＭ）、不揮発性記憶装置等も使うこともできる。
記憶装置チップ１０３は、図２に示すように、その接続パッド１１０が配線チップ１０２のパッド開口部（接続パッド１０６）と向き合うように配置されている。すなわち、接続パッド１１０は、記憶装置チップ１０３を配線チップ１０２上に実装したときＡＳＩＣ１０４との対向するチップの一辺に沿って配置されている（図３参照）。
記憶装置チップ１０３の接続パッド１１０は、配線チップ１０２の接続パッド１０６、１０８と同様に千鳥配列されて群を成している。
記憶装置チップ１０３には、テスト用パッド１１２が接続パッド１１０とは別に設けられており（図３参照）、接続パッド１１０を密に配置していても、記憶装置チップ１０３の検査が実施できるように構成している。特に、記録装置チップ１０３を製造するとき、テスト用のパッド１１２からテスト信号を入出力して記憶装置チップ１０３を測定する。しかし、この記憶装置チップ１０３のウエハー検査をするとき、接続パッド１１０の寸法（配列ピッチ）が例えば２０μｍと小さいと、接続パッド１１０にはチェック用プローブ探針を接触させ難い。そこで、記憶装置チップ１０３のウエハー検査をするときにチェック用プローブ探針を接触させることができるよう、記録装置チップ１０３にはテスト用パッド１１１２を設けている。なお、テスト用パッド１１２は、記憶装置チップ１０３以外にも、配線チップ１０２やＡＳＩＣ１０４に設けられていてもよい。
記憶装置チップ１０３は、配線チップ１０２とそのパッド開口部どうしが向き合うように配置され、接続パッド同士がバンプ１１４で物理的に接続され、かつ、電気的に接続されて、配線チップ１０２上にフィリップチップ実装されている。
ＡＳＩＣ１０４は、シリコン基板上に半導体プロセスにより形成されたものであり、例えば、汎用のＣＰＵを含む論理回路が採用されている。本実施形態では、記憶装置チップ１０３として、その記憶容量が２５６Ｍビットのマルチ・メディア・メモリ１０３−１、１０３−２を２つ搭載しているため、ＡＳＩＣ１０４のバンド幅が５１２ビットである。無論、記憶装置チップ１０３の記憶容量に応じてそれ以上であってもよい。
また、ＡＳＩＣ１０４としては、これに限られず、例えば、アナログ信号をディジタル信号に変換するＡ／Ｄ変換器を含むような汎用のアナログ回路を使うこともできる。同様に、ＡＳＩＣ１０４としては、たとえば、ＡＳＩＣ１０４の入出信号を駆動する入出回路、又は、半導体装置１００の入出信号を駆動する入出回路を含む入出力回路を使うこともできる。
ＡＳＩＣ１０４は、その接続パッド１１６が配線チップ１０２のパッド開口部（接続パッド１０８）と向き合うように配置されている。すなわち、図２に示すように、接続パッド１１６は、ＡＳＩＣ１０４を配線チップ１０２上に実装したとき記憶装置チップ１０３との対向するチップの一辺に沿って配置されている。
ＡＳＩＣ１０４の接続パッド１１６は、配線チップ１０２の接続パッド１０８と同様に千鳥配列されて群を成している。
ＡＳＩＣ１０４は、配線チップ１０２とそのパッド開口部どうしが向き合うように配置され、接続パッド同士がバンプ１１４で物理的に接続され、かつ、電気的に接続されて、配線チップ１０２上にフィリップチップ実装されている。
即ち、本実施形態に係る半導体装置１００は、記憶装置チップ１０３の接続パッド１１０が設けられた一辺と、ＡＳＩＣ１０４の接続パッド１１６が設けられた一辺とが対向するように、記憶装置チップ１０３とＡＳＩＣ１０４とが配線チップ１０２上に実装している。そして、記憶装置チップ１０３とＡＳＩＣ１０４とは、各接続パッド及び配線チップ１０２の金属配線を介して電気的且つ物理的に接続されている。なお、ＡＳＩＣ１０４は、記憶装置チップ１０３として、２個の２５６Ｍビットのマルチ・メディア・メモリ１０３−１、１０３−２と電気的に接続されるので、５１２ビットずつパラレルで信号の入出力が行われる。
ここで、記憶装置チップ１０３とＡＳＩＣ１０４とは、例えば、図４に示すように、それぞれ、バスドライバ１３２及びバスディテクタ１３４を介してバス・ライン接続され、パラレルに信号のやり取りが行われる。記録装置チップ１０３及びＡＳＩＣ１０４には、各接続パッド１１０及び各接続パッド１１６に対応したバスドライバ１３２及びバスディテクタ１３４がそれぞれ設けられており、記録装置チップ１０３には接続パッド１１０とＡＳＩＣ１０４の接続パッド１１６とを接続することで、上記バス・ライン接続が図られる。
また、各接続パッドを物理的、且つ電気的に接続するバンプ１１４は、マイクロバンプが採用され、例えば、金バンプ、半田バンプなどで構成することができる。Ａｕを含んで構成される金バンプを適用すると、良好な接合が図れる。
バンプ１１４は、半導体チップの接続パッド、配線チップの接続パッドのいずれか或いは両方に予め形成しておくが、配線チップの接続パッドに予め形成しておくと一括して実装する半導体チップ分を形成できる点で低コスト化が図れると共に、半導体チップとして追加配線やバンプを形成することなく既存のものが適用できる。各チップはバンプ１１４を介して接続しているため、ボンディングワイヤーによる接続に比べ、例えば、インダクタンスが１０分の１程度になり内部の信号どうしでの高速なインターフェスが可能になる。
本実施形態に係る半導体装置１００は、配線チップ１０２上に各半導体チップが電気的に接続されて実装されているが、具体的には、図２に示すように、ＡＳＩＣ１０４に配置された金属配線１１８が接続パッド１１６に接続されている。接続パッド１１６は、配線チップ１０２に設けられた接続パッド１０８とバンプ１１４を介して電気的且つ物理的に接合されている。
さらに、接続パッド１０８には、配線チップ１０２に形成された金属配線１２０が接続されている。さらに、金属配線１２０は配線チップ１０２上を延在し、接続パッド１０６に接続される。さらに、接続パッド１０６は、記憶装置チップ１０３の接続パッド１１０とバンプ１１４を介して電気的且つ物理的に接合されている。そして、接続パッド１１０は記憶装置チップ１０３に形成された金属配線１２２に接続される。この金属配線１２２は、記憶装置チップ１０３の５１２ビット幅でやり取りする信号を伝播するのに使用される。
ここで、本実施形態では、配線チップ１０２上に延在する複数の金属配線１２０の配線長さが全て同じになるように、記録装置チップ１０３の接続パッド１１０とＡＳＩＣ１０４の接続パッド１１６とを、金属配線１０２（配線チップ１０２の接続パッド１０６及び接続パッド１０８）を介して接続させている。具体的には、例えば、記録装置チップ１０３とＡＳＩＣ１０４との対向辺に対して一番近いところに位置する記録装置チップ１０３の接続パッド１１０と当該対向辺に対して一番遠いところに位置するＡＳＩＣ１０４の接続パッド１１６とそれぞれ接続させ、順に、当該２番目に近いところに位置する記録装置チップ１０３の接続パッド１１０と当該対向辺に対して二番目に遠いところに位置するＡＳＩＣ１０４の接続パッド１１６とを接続させるといった具合にする。当然、当該対向辺に一番遠いところに位置する記録装置チップ１０３の接続パッド１１０と当該対向辺に対して一番近いところに位置するＡＳＩＣ１０４の接続パッド１１６とを接続させる。なお、互いの接続パッドを接続するのは、同じＸ軸線（記録装置チップ１０３とＡＳＩＣ１０４との対向辺と直交方向）に重なるもの同士である。これにより、金属配線１２０の配線長さが全て同じになり、全ての記録装置チップ１０３の接続パッド１１０とＡＳＩＣ１０４の接続パッド１１６とを接続する配線抵抗が同じになる。
そして、配線チップ１０２には、記憶装置チップ１０３及びＡＳＩＣ１０４への電源供給のため、電源供給配線１２４を有している。外部からの電源供給は配線チップ１０２に設けられた外部端子１３０（図３参照）を介して行われる。そして、電源供給配線１２４のうちＶＤＤ電源線１２６とＧＮＤ電源線１２８から、各電源用パッド１２６−１、１２８−１を介して記憶装置チップ１０３及びＡＳＩＣ１０４への電源供給がなされる。
なお、図示しないが、各チップは接続パッド以外を保護するパッシベ−ション膜、チップ上に形成された絶縁皮膜などを備えている。
以上説明した本実施形態では、記憶装置チップ１０３及びＡＳＩＣ１０４が配線チップ１０２上にフィリップチップ実装したとき、記憶装置チップ１０３及びＡＳＩＣ１０４が配線チップ１０２の互いに対向する一辺に沿って接続パッド１１０、１１６がそれぞれ設けられている。このため、互いの接続パッド１１０、１１６の配置位置が最短距離になると共に、配線チップ１０２に設ける金属配線も短くなる。これにより、記憶装置チップ１０３及びＡＳＩＣ１０４が配線チップ１０２を配線チップ１０２上に高密度実装することができると共に、その配線距離も短くなるため高速化も実現される。
また、配線チップ１０２は、実装する記憶装置チップ１０３及びＡＳＩＣ１０４と比較して、非常に安定した製造プロセスを使用することができる。また、配線チップ１０２には記憶装置チップ１０３及びＡＳＩＣ１０４を実装するための接続パッド１０６、１０８と金属配線を設けるのみで構成できるので、高い歩留まりを実現できる。その結果、配線チップのコストの増加を抑えることができる。
また、配線チップ１０２は、実装する記憶装置チップ１０３及びＡＳＩＣ１０４と同じシリコン基板を使用するので、熱や伸び縮み等に対する物理的な強度も高く、高信頼性を確保できる。
（第２の実施形態）
本実施形態では、図５に示すように、配線チップ１０２に、接続パッド１０６と接続パッド１０８との間を接続する金属配線１２０間にＧＮＤ線１３６を設けてある。金属配線１２０及びＧＮＤ線１３６は、図６に示すように、シリコン基板１３８上に設けられた絶縁膜１４０上に交互に設けられ、さらに保護膜１４２で覆われている。これ以外は、第１の実施形態と同様であるので、説明を省略する。
通常、配線間隔が密になると、配線から生じる電界の影響によりクロストークが発生する場合がある。
そこで、本実施形態では、ＧＮＤ線１３６を金属配線１２０間に設けることで、当該金属配線１２０間に生じるクロストークを防止することができる。
また、本実施形態では、図７（ａ）及び図７（ｂ）に示すように、配線チップ１０２が記憶装置チップ１０３に安定して電源を供給するよう、配線チップ１０２は強化用電源線１４４及び強化用ＧＮＤ線１４６を有している。なお、同図では強化用電源線１４４及び強化用ＧＮＤ線１４６のみを示し、それ以外は省略する。
これらの強化用電源線１４４及び強化用ＧＮＤ線１４６は、絶縁膜１４５を介して積層されている。また、強化用電源線１４４及び強化用ＧＮＤ線１４６は、配線チップ１０２のＸ方向、Ｙ方向にそれぞれ直交するように格子状（マトリックス状）に配置される。具体的には、例えば、強化用電源線１４４及び強化用ＧＮＤ線１４６を、同じ本数（例えば７本）且つ等間隔で配線チップ１０２のＸ方向、Ｙ方向にそれぞれ直交するように格子状（マトリックス状）に配置している。また、強化用電源線１４４の配線ピッチ（ｄ１）及び強化用ＧＮＤ線１４６の配線ピッチ（ｄ２）は、例えば、ｄ１＝ｄ２＝５０μｍと適宜設定できる。
そして、配線チップ１０２の外部接続用のパッド１４８はボンディングワイヤー１５０を介して、外部リード（図示せず）に接続される。
また、配線チップ１０２は、図示しないが、外部リードと同じ材料からなるリードに固定され、バンプからパッドを介して接続された外部信号は半導体集積回路チップ上に存在する静電保護回路を介して配線チップ１０２の内部信号として内部に伝播する。
なお、強化用電源線１４４及び強化用ＧＮＤ線１４６は、上記に限られず、例えば、図８（ａ）及び図８（ｂ）に示すように、強化用電源線１４４を７本、強化用ＧＮＤ線１４６を２本、等間隔で配線チップ１０２のＸ方向、Ｙ方向にそれぞれ直交するように配置してもよい。
この強化用電源線１４４を配線チップ１０２上に複数設けることで、電位降下が生じ難くなり電源強化を図れる。
また、図９（ａ）及び図９（ｂ）に示すように、配線チップ１０２の上にオンチップ容量１５２を設けていてもよい。このオンチップ容量１５２は、パッドの存在する面を下に、フェース・ダウンでバンプ（図示せず）を介して電気的かつ物理的に接合される。設ける受動素子は、これに限られず、例えば、抵抗やインダクタなどの受動素子でもよい。
（第３実施形態）
本実施形態では、図１０に示すように、記憶装置チップ１０３には、接続パッド１１０をＡＳＩＣ１０４と対向する一辺に沿って領域１０３Ａに配列すると共に、それ以外のチップ全面の領域１０３Ｂに電源用パッド１１０−２（第１の電源用パッド群のパッド）を配列している。これら接続パッド１１０及び電源用パッド１１０−２は、所定のピッチ及び大きさで格子状に配列している。そして、接続パッド１１０及び電源用パッド１１０−２のうち、記憶装置チップ１０３の最外周（縁部）に対し最も近くに位置するパッドの全てを、配線チップ１０２のパッドと電気的に非接続なダミーパッド１１０−１としている。なお、図示しないが、記憶装置チップ１０３の各パッドと接続するバンプのうち、ダミーパッドと接続されるものはダミーバンプとなる。
また、同様に、ＡＳＩＣ１０４には、接続パッド１１６を記憶装置チップ１０３と対向する一辺に沿って領域１０４Ａに配列すると共に、それ以外のチップ全面の領域１０４Ｂに電源用パッド１１６−２（第２の電源用パッド群のパッド）を配列している。これら接続パッド１１６及び電源用パッド１１６−２は、所定のピッチ及び大きさで格子状に配列している。そして、接続パッド１１６及び電源用パッド１１６−２のうち、ＡＳＩＣ１０４の最外周（縁部）に対し最も近くに位置するパッドの全てを、配線チップ１０２のパッドと電気的に非接続なダミーパッド１１０−１としている。なお、図示しないが、ＡＳＩＣ１０４の各パッドと接続するバンプのうち、ダミーパッドと接続されるものはダミーバンプとなる。
このように、本実施形態では、ダミーバンプで囲まれた領域にパッド（接続パッド及び電源用パッド）を形成している。また、図示しないが、配線チップ１０２には、記憶装置チップ１０３及びＡＳＩＣ１０４の接続パッド、電源用パッド及びダミーパッドに対応したパッドが設けられており、バンプを介して接続している。そして、ダミーパッドは予めチップ内部で電気的接続を図らずに作製することで、配線チップ１０２のパッドと電気的に非接続な状態としている。
また、上記構成のように、予めチップ内部で電気的接続を図らずにバッドを作製することでダミーパッドとしているが、パッドを外部と物理的接続をしないで電気的に非接続状態にして、ダミーパッドとすることもできる。
これ以外は、第１実施形態と同様であるので説明を省略する。なお、図１０では、記憶装置チップ及びＡＳＩＣのパッド以外の構成は省略している。
ここで、半導体チップ（半導体集積回路チップ）と基板（配線チップ）とをバンプを介して接続するフィリップチップ実装の場合には、接続後の熱変形や衝撃によりバンプに応力がかかることがよく知られている。このため、このバンプにおける応力集中を緩和させることと、半導体チップと基板との密着性を向上させるために、半導体チップと基板との間に例えばエポキシ系のアンダーフィル樹脂（図示せず）を充填させる方法が一般的である。
このため、通常、記憶装置チップ１０３及びＡＳＩＣ１０４などの半導体チップのパッド形成面には、図示しないが、アンダーフィル樹脂が充填されている。このアンダーフィル樹脂を充填する際、半導体チップの形状、配置位置関係に依っては半導体チップの最外集に対して最も近くに位置するパッド間（バンプを形成した場合バンプ間）にはアンダーフィル樹脂が流れ込み難く、アンダーフィル樹脂が充填されない空隙（ボイド）が形成されることがある。このようなアンダーフィル樹脂の空隙がある場合、実装時のリフロー等の熱処理で隣合うパッド（或いはバンプ）間がショートしてしまうということがある。
加えて、半導体チップの最外周のバンプは、ウエハから個片へのダイシング工程やマウント工程で機械的な衝撃の影響を受けやすいため、一部バンプが欠けるなどバンプ形成の歩留りが低く、ＳＩＰチップ全体としての歩留りに影響が大きいという問題もある。
そこで、本実施形態では、記憶装置チップ１０３及びＡＳＩＣ１０４の最外周（縁部）に対し最も近くに位置するパッドを全て、配線チップ１０２のパッドと電気的に非接続なダミーパッド１１０−１、１１６−１（或いはダミーバンプ）とすることで、当該パッド間にアンダーフィル樹脂が充填されなくとも、チップ間の接続不良を確実に防止することができる。また、バンプ形成歩留りも下がらず、ＳＩＰチップ全体として高い歩留りも実現できる。
なお、上記各実施形態で説明した本発明の半導体装置は、２つの応用例が考えられる。１つ目は、携帯機器の様に、小容積化する必要があり、低コストで開発期間が短く、現状で存在するチップと一緒に、１つのパッケージに集積したい場合である。この場合なるだけ、配線チップの配線層は１層とし、コストを優先して実装すべきである。２つ目は、メモリーチップとロジックチップの組合せのように、内部バスの転送が高速に行われるチップの組合せの場合である。この場合、バス幅も大きくなり、１層のみでの配線では困難であるが、バンプでの接合なので、１チップと同等のパフォーマンスが期待され、且つ各チップが最適なプロセスで製造可能なため、高速動作ならびにリークの減少が可能である。
また、本発明の半導体装置は、単なる実装面の縮小を目的としたＳＰＩの改良のみならず、本実施形態の半導体チップのような、マイクロバンプを搭載した多ビットのＩ／Ｏアレイ（例えば、２５６−４０９６ビットのビット幅のバンプ群）を有する半導体装置）のバス間の転送ＲＡＴＥを飛躍的に改善することもできる。
さらに、上記多ビットのＩ／Ｏアレイをダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）側と特定用途用集積回路チップ（ＡＳＩＣ）側に付設し、各々の多ビットのＩ／Ｏアレイを対向させることで、シリコンインターポーザ（配線チップ）上の配線を最短にし、バス間の転送ＲＡＴＥを飛躍的に改善することができる。また、半導体装置の周波数を、例えば、同一性能のＤＤＲ（Ｄｏｕｂｌｅ Ｄａｔａ Ｒａｔｅ）シンクロナス・ダイナミック・ランダム・メモリ（ＤＤＲ−ＳＤＲＲＡＭ）の周波数の１／１０程度に削減し、且つマイクロバンプ及びシリコンインターポーザを使用することでＩ／Ｏアレイ端子に付随する負荷を軽減しているため、消費電力が大幅に削減できる。
このように、本発明により、複数の半導体集積回路チップを効率的に集積することが可能になるため、携帯電話・ＰＤＡ・スチールカメラ・ディジタルビデオカメラ・腕時計型携帯機器等、小容積化並びに少消費電力を志向するシステムの実装に有効である。さらに、高速な内部バスを構成できる事よりグラフィックチップ関連、パーソナルコンピュータ等のシステムの小型化・高性能化に有効である。
本発明の第１実施形態に係る半導体装置の構成の例を示した図であり、（ａ）は平面図で、（ｂ）はＡ−Ａ線における断面図の一部である。 本発明に係る第１の実施形態の半導体装置における配線構造を示す平面図である。 本発明に係る第１の実施形態の半導体装置における記憶装置チップの構成を示す平面図である。 本発明に係る第１の実施形態の半導体装置における記憶装置チップとＡＳＣとのバス・ライン接続例を示す図である。 本発明に係る第２の実施形態の半導体装置における配線構造を示す平面図である。 図５のＢ−Ｂ線における断面図である。 本発明の第２の実施形態の半導体装置における配線チップの構成を示した図であり、（ａ）は平面図で、（ｂ）はＣ−Ｃ線における断面図である。 本発明の第２の実施形態の半導体装置における配線チップの他の構成を示した図であり、（ａ）は平面図で、（ｂ）はＤ−Ｄ線における断面図である。 本発明の第２の実施形態の半導体装置における配線チップの他の構成を示した図であり、（ａ）は平面図で、（ｂ）はＥ−Ｅ線における断面図である。 本発明の第３の実施形態の半導体装置における記憶装置チップ及びＡＳＩＣの構成を示す平面図である。
符号の説明
１００ 半導体装置
１０２ 配線チップ
１０３ 記憶装置チップ
１０４ ＡＳＩＣ（特定用途用理論回路チップ）
１０６、１０８、１１０、１１６ 接続パッド
１１２ テスト用パッド
１１４ バンプ
１１８、１２０、１２２ 金属配線
１２４ 電源供給配線
１４４ 強化用電源線
１４６ 強化用ＧＮＤ線

Claims (10)

  1. 並列に配列した複数の配線と前記配線の一端側及び他端側に各々接続され、千鳥状に配列された複数のパッドからなる一対の第１の接続パッド群とを有する配線チップと、
    一辺に沿って千鳥状に配列された複数のパッドからなる第２の接続パッド群を有する第１の半導体チップと、
    一辺に沿って千鳥状に配列された複数のパッドからなる第３の接続パッド群を有する第２の半導体チップと、
    を備え、
    前記第１の半導体チップの前記第２の接続パッドが設けられた一辺と前記第２の半導体チップの前記第３の接続パッドが設けられた一辺とが対向し、一方の前記第１の接続パッド群と前記第２の接続パッド群とが接続し、他方の前記第１の接続パッド群と前記第３の接続パッド群とが接続し、且つ前記第１の半導体チップと前記第２の半導体チップとがそれぞれの当該チップに備えられたバスドライバ及びバスディテクタを介してバス・ライン接続するように、前記第１の半導体チップと前記第２の半導体チップとをバンプを介して前記配線チップ上にフィリップチップ実装し、
    前記配線チップ、前記第１の半導体チップ、及び前記第２の半導体チップが構成される半導体基板を、シリコン基板とし、
    前記第１の半導体チップは所定ビットずつパラレルに信号を入出力する記憶手段を有する記憶装置チップであり、前記第２の半導体チップは前記記憶装置チップと所定ビットずつパラレルに信号を入出力する理論回路チップであり、
    且つ前記配線チップに配列した前記複数の配線の配線長さが全て同じになるように、第前記１の半導体チップと第２の半導体チップとの対向辺に対して一番近いところに位置する前記第１の半導体チップの第２の接続パッド群のパッドと当該対向辺に対して一番遠いところに位置する前記第２の半導体チップの第３の接続パッド群のパッドとを接続させ、且つ当該対向辺に一番遠いところに位置する前記第１の半導体チップの第２の接続パッド群のパッドと当該対向辺に対して一番近いところに位置する前記第２の半導体チップの第３の接続パッド群のパッドとを接続させるようにして、前記第１の半導体チップの第２の接続パッド群の各パッドと前記第２の半導体チップの第３の接続パッド群の各パッドとを、前記配線を介して接続した、
    ことを特徴とする半導体装置。
  2. 前記バンプを、前記第１の接続パッド群を構成するパッドの各々に予め形成した請求項１に記載の半導体装置。
  3. 前記バンプを、Ａｕを含む金属で構成した請求項１〜２のいずれか１項に記載の半導体装置。
  4. 前記第１の接続パッド群を、２０００個〜５０００個のパッドで構成した請求項１〜３のいずれか１項に記載の半導体装置。
  5. 前記第１の接続パッド、前記第２の接続パッド、及び第３の接続パッド群を構成するパッドの配列ピッチを、２０μ〜６０μｍとした請求項１〜４のいずれか１項に記載の半導体装置。
  6. 前記配線チップは、前記第１の半導体チップ及び第２の半導体チップに所定の電源電圧を供給する電源線を複数有する請求項１〜５のいずれか１項に記載の半導体装置。
  7. 前記配線チップの前記配線間に、クロストークを防止する導電線を有する請求項１〜６のいずれか１項に記載の半導体装置。
  8. テスト用のパッドをさらに有する請求項１〜７のいずれか１項に記載の半導体装置。
  9. 前記テスト用のパッドを前記記憶装置チップに有し、
    前記テスト用のパッドを前記記憶装置チップのウエハーテスト時に用いて、前記ウエハーテストの際、前記テスト用のパッドにテスト信号を入出力して前記記憶装置チップを測定する請求項８に記載の半導体装置。
  10. 前記第１の半導体チップの前記第２の接続パッド群が設けられていない領域に複数のパッドからなる第１の電源用パッド群を設け、前記第２の接続パッド群及び前記第１の電源用パッド群の前記第１の半導体チップの最外周に対して最も近くに位置するパッド全を電気的に前記第１の接続パッド群と非接続となるダミーパッドとし、
    前記第２の半導体チップの前記第３の接続パッド群が設けられていない領域に複数のパッドからなる第２の電源用パッド群を設け、前記第３の接続パッド群及び前記第２の電源用パッド群の前記第２の半導体チップの最外周に対し最も近くに位置するパッド全てを電気的に前記第１の接続パッド群と非接続となるダミーパッドとした請求項１〜９のいずれか１項に半導体装置。
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Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009527121A (ja) * 2006-02-15 2009-07-23 エヌエックスピー ビー ヴィ 半導体パッケージの製造方法、パッケージ基板、および集積回路（ｉｃ）デバイス
JP4774071B2 (ja) * 2007-04-05 2011-09-14 ルネサスエレクトロニクス株式会社 プローブ抵抗値測定方法、プローブ抵抗値測定用パッドを有する半導体装置
JP2009123763A (ja) * 2007-11-12 2009-06-04 Denso Corp 半導体装置及びその製造方法
JP5157427B2 (ja) * 2007-12-27 2013-03-06 株式会社ニコン 積層型半導体装置、半導体基板及び積層型半導体装置の製造方法。
EP2414801B1 (en) * 2009-03-30 2021-05-26 QUALCOMM Incorporated Chip package with stacked processor and memory chips
US8227904B2 (en) 2009-06-24 2012-07-24 Intel Corporation Multi-chip package and method of providing die-to-die interconnects in same
KR101927924B1 (ko) * 2011-10-28 2018-12-12 삼성전자주식회사 반도체 소자 및 그 반도체 소자의 패턴 형성방법
JP6118652B2 (ja) * 2013-02-22 2017-04-19 ルネサスエレクトロニクス株式会社 半導体チップ及び半導体装置
KR102070862B1 (ko) * 2013-08-30 2020-01-29 주식회사 실리콘웍스 평판 디스플레이 장치 및 소스 드라이버 집적회로
JP2015050314A (ja) * 2013-08-31 2015-03-16 イビデン株式会社 結合型プリント配線板及びその製造方法
US9691686B2 (en) 2014-05-28 2017-06-27 Taiwan Semiconductor Manufacturing Company, Ltd. Contact pad for semiconductor device

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6175161B1 (en) * 1998-05-22 2001-01-16 Alpine Microsystems, Inc. System and method for packaging integrated circuits
JPH10335574A (ja) * 1997-05-30 1998-12-18 Nippon Telegr & Teleph Corp <Ntt> 電子回路装置
JP2000315776A (ja) * 1999-05-06 2000-11-14 Hitachi Ltd 半導体装置
JP2001094032A (ja) * 1999-09-21 2001-04-06 Matsushita Electronics Industry Corp 半導体装置
US20020041009A1 (en) * 2000-07-05 2002-04-11 Matsushita Electric Industrial Co., Ltd Transmission line assembly chip and a manufacturing method thereof in a multi-chip module
JP2002084108A (ja) * 2000-07-05 2002-03-22 Matsushita Electric Ind Co Ltd 伝送線路チップとその製造方法及びマルチチップモジュール
JP3558595B2 (ja) * 2000-12-22 2004-08-25 松下電器産業株式会社 半導体チップ，半導体チップ群及びマルチチップモジュール
JP4105409B2 (ja) 2001-06-22 2008-06-25 株式会社ルネサステクノロジ マルチチップモジュールの製造方法
JP3794942B2 (ja) * 2001-07-09 2006-07-12 松下電器産業株式会社 マルチチップモジュール及びその接続テスト方法
JP4677152B2 (ja) * 2001-09-26 2011-04-27 エルピーダメモリ株式会社 半導体装置
JP2003158238A (ja) * 2001-11-20 2003-05-30 Hitachi Ltd 半導体集積回路装置
JP2003163239A (ja) * 2001-11-27 2003-06-06 Mitsubishi Electric Corp 半導体装置、半導体チップの支持部材及び電気接続用部材
JP2003243538A (ja) * 2002-02-12 2003-08-29 Hitachi Ltd 半導体集積回路装置
JP3948393B2 (ja) 2002-03-13 2007-07-25 ソニー株式会社 半導体装置及びその製造方法
JP3761479B2 (ja) * 2002-03-22 2006-03-29 新光電気工業株式会社 半導体装置およびその製造方法
JP2003282789A (ja) * 2002-03-26 2003-10-03 Umc Japan 半導体装置と半導体装置特性測定用治具及びそれを備えた半導体装置特性測定装置
JP3657246B2 (ja) * 2002-07-29 2005-06-08 Ｎｅｃエレクトロニクス株式会社 半導体装置
US8237289B2 (en) * 2007-01-30 2012-08-07 Kabushiki Kaisha Toshiba System in package device

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