JP3794942B2 - マルチチップモジュール及びその接続テスト方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、複数のチップ同士を貼り合わせたチップオンチップ型のマルチチップモジュール及びその接続テスト方法に関する。
【０００２】
【従来の技術】
近年、複数の機能を１つのチップ内に組み込んでなる１チップシステムＬＳＩという概念が提起されており、１チップシステムＬＳＩの設計手法としても各種の提案がなされている。特に、１チップシステムＬＳＩの利点は、ＤＲＡＭ，ＳＲＡＭなどのメモリや、ロジック，アナログ回路等の多種多様な機能を１つの半導体チップ内に集積することにより、高性能かつ多機能なデバイスが実現できることである。しかし、製造プロセスなどが相異なる複数のデバイスを１つの基板上に設けることには、コスト的，製造技術的に課題も多い。
【０００３】
斯かる不具合を是正するものとして、特開昭５８−９２２３０号公報に開示されているように、複数チップのモジュール化による，チップオンチップ型のシステムＬＳＩが提案されている。チップオンチップ型のマルチチップモジュール化技術とは、基板となるチップ（親チップ）の上面に設けられたパッド電極と、搭載されるチップ（子チップ）の上面に設けられたパッド電極とをバンプにより接続し、両チップを貼り合わせることにより、チップ間の電気的接続を行い、複数のチップをモジュール化する技術である。チップオンチップ型のマルチチップモジュール化技術は、１チップシステムＬＳＩと比較して、複数の機能が複数のチップに分散して組み込まれるため、各チップの小規模化が可能となり、各チップの歩留まり向上が可能となる。さらに、プロセス世代の異なる異種デバイス同士でも簡単にモジュール化できるため、多機能化も容易となる。また、チップオンチップ型のマルチチップモジュール化技術を利用したシステムＬＳＩは、他のマルチチップモジュール化技術と比較し、親子チップ間のインターフェースに要する配線長が極めて短いため、高速なインターフェースが可能であり、従来の１チップシステムＬＳＩにおけるブロック間インターフェースと同等の性能を実現することが可能である。
【０００４】
【発明が解決しようとする課題】
上述のように、チップオンチップ型のマルチチップモジュール化技術は、従来の１チップシステムＬＳＩにとってかわる重要な技術であるが、各チップ同士を貼り合わせたときのパッド同士の接続状態をテストするための適切な手段が未だ確立していないという不具合がある。
【０００５】
すなわち、各チップには多数の信号用パッドがあり、各チップのパッド同士を接合することになるが、その際、極めて多数のパッド間接続部の接続状態を簡素な構成で迅速に検査するための手段が要請されている。
【０００６】
本発明の目的は、インピーダンス体を並列に接続した構造におけるインピーダンス値の測定感度が極めて高い点に着目し、多数のパッド間接続部の接続状態を簡易迅速にテストしうる構成を備えたチップオンチップ型のマルチチップモジュール及びその接続テスト方法を提供することにある。
【０００７】
【課題を解決するための手段】
本発明のマルチチップモジュールは、実使用に用いられる複数の接続用パッドを有するチップを複数個備え、各チップの接続用パッドを互いに電気的に接続して構成されたマルチチップモジュールであって、複数の共通配線と、上記複数の共通配線の間にそれぞれ並列に配置された各々複数の分岐配線と、上記各分岐配線に介設された接続制御素子とを備え、上記各接続用パッドは、上記複数の分岐配線のいずれか１つの分岐配線を通って上記複数の共通配線の１つに接続されている。
【０００８】
これにより、複数の共通配線間に互いに並列に配置されている接続用パッド同士の接続部において、いずれか１つの箇所で電気的接続状態が不良の場合には、不良がない場合よりも、共通配線間に流れる電流値が小さくなる。したがって、複数のチップの貼り合わせにおける接続用パッド同士の接続状態の合否を簡易迅速に判定することが可能なマルチチップモジュールが得られる。
【０００９】
上記複数のチップは、複数の第１接続用パッドを有する第１チップと、複数の第２接続用パッドとを有する第２チップとを含み、上記各第１及び第２接続用パッドが互いに電気的に接続されており、上記複数の共通配線は、第１共通配線と第２共通配線とを含み、上記各々複数の分岐配線は、上記第１共通配線から分岐する複数の第１分岐配線と、上記第２共通配線から分岐する複数の第２分岐配線とを含み、上記複数の第１接続用パッドは上記複数の第１分岐配線にそれぞれ接続され、上記複数の第２接続用パッドは上記複数の第２分岐配線にそれぞれ接続されていることにより、各々内部回路を有する２つのチップ同士の接合状態を容易に判定しうるマルチチップモジュールの構造が得られる。
【００１０】
上記第１及び第２分岐配線のうちいずれか１つの分岐配線が、上記第１及び第２チップに亘って設けられていてもよい。
【００１１】
上記複数の第１接続用パッドにそれぞれ接続される複数の第３接続用パッドと、上記複数の第２接続用パッドにそれぞれ接続される複数の第４接続用パッドと、上記第３及び第４接続用パッドを互いに接続する配線とを有する第３のチップをさらに備えることにより、第３のチップを配線専用のチップとして用いるのに適したマルチチップモジュールが得られる。
【００１２】
上記複数のチップは、複数の第１接続用パッドを有する第１チップと、複数の第２接続用パッドとを有する第２チップとを含み、上記各第１及び第２接続用パッドが互いに電気的に接続されており、上記複数の共通配線は、第１共通配線と、第２共通配線と、上記第１及び第２の共通配線に接続される中間共通配線とを含み、上記各々複数の分岐配線は、上記第１共通配線と上記中間共通配線との間で互いに並列に配置された複数の第１分岐配線と、上記第２共通配線と中間共通配線との間で互いに並列に配置された複数の第２分岐配線と、上記第１共通配線と上記中間共通配線との間で互いに並列に、かつ上記複数の第１分岐配線にそれぞれ直列に配置された複数の第１中間分岐配線と、上記第２共通配線と上記中間共通配線との間で互いに並列に、かつ上記複数の第２分岐配線にそれぞれ直列に配置された複数の第２中間分岐配線とを含み、上記複数の第１接続用パッドは、上記複数の第１分岐配線又は第２分岐配線にそれぞれ接続され、上記複数の第２接続用パッドは、上記複数の第１中間分岐配線又は第２中間分岐配線にそれぞれ接続されていることにより、実使用に用いられる接続用パッドだけで接続テストを行なうことが可能な構成が得られる。
【００１３】
上記複数のチップは、実使用に用いられる複数の第１接続用パッドを有する第１チップと、実使用に用いられる複数の第２接続用パッドとを有する第２チップと、実使用に用いられる複数の第３接続用パッドを有する第３チップとを含み、上記各第１及び第２接続用パッドとの間、及び上記第１及び第３チップとの間がそれぞれ互いに電気的に接続されており、上記複数の共通配線は、第１共通配線と、第２共通配線と、上記第１及び第２の共通配線に接続され、上記第２及び第３のチップの間に亘って設けられた中間共通配線とを含み、上記各々複数の分岐配線は、上記第１共通配線と上記中間共通配線との間で互いに並列に配置された複数の第１分岐配線と、上記第２共通配線と中間共通配線との間で互いに並列に配置された複数の第２分岐配線と、上記第１共通配線と上記中間共通配線との間で互いに並列に、かつ上記複数の第１分岐配線にそれぞれ直列に配置された複数の第１中間分岐配線と、上記第２共通配線と上記中間共通配線との間で互いに並列に、かつ上記複数の第２分岐配線にそれぞれ直列に配置された複数の第２中間分岐配線とを含み、上記複数の第１接続用パッドは、上記複数の第１分岐配線又は第２分岐配線にそれぞれ接続され、上記複数の第２接続用パッドは、上記複数の第１中間分岐配線にそれぞれ接続され、上記複数の第３接続用パッドは、上記複数の第２中間分岐配線にそれぞれ接続されていることにより、３つのチップ同士の接合状態を簡易迅速にテストしうる構造が得られる。
【００１４】
上記複数の分岐配線のうち，互いに接続される１対の接続用パッドの少なくとも一方に接続される分岐配線には、抵抗素子が介設されていることにより、抵抗素子の抵抗値を適宜調整すれば、接続用パッド同士の接続状態をより高い感度で測定することができる。
【００１５】
上記各接続制御素子は、スイッチング素子でもよいし、接続テスト時に上記各分岐配線に印加される電圧に対して順方向となる極性を有する整流素子であってもよい。
【００１６】
本発明のマルチチップモジュールの接続テスト方法は、実使用に用いられる複数の接続用パッドを有するチップを複数個備え、各チップの接続用パッドを互いに電気的に接続して構成されたマルチチップモジュールの接続テスト方法であって、上記複数の共通配線の間にそれぞれ並列に配置された各々複数の分岐配線と、上記各分岐配線に介設された接続制御素子とを備え、上記各接続用パッドが、上記複数の分岐配線のいずれかに接続されているテスト回路を形成し、実動作時には、１つの共通配線に接続される上記複数の接続用パッド同士が電気的に非導通状態となり、接続テスト時には、上記接続制御素子を通って上記共通配線同士が電気的に導通状態になるように構成しておいて、上記複数の共通配線同士の間のインピーダンスを測定することにより、上記複数のチップ間の上記各接続用パッドの接続状態の良否を判定する方法である。
【００１７】
この方法により、簡易かつ迅速にマルチチップモジュールの接続状態の良否を判定することができる。
【００１８】
上記接続制御用素子をスイッチング素子とすれば、実動作時には、上記スイッチング素子を開くことにより、上記１つの共通配線に接続される上記複数の接続用パッド同士が電気的に非導通状態となり、接続テスト時には、上記スイッチング素子を閉じることにより上記共通配線同士を導通状態になるように制御することで、簡易かつ迅速にマルチチップモジュールの接続状態の良否を判定することができる。
【００１９】
１つの共通配線に接続される上記複数の分岐配線中の上記接続制御用素子を、上記共通配線に対する極性が各々同じである整流素子であるとすれば、実動作時には、上記１つの共通配線に接続される上記複数の接続用パッド同士の間の経路に介在する上記整流素子の極性が互いに逆であることで、上記複数の接続パッド同士が電気的に非導通状態となり、接続テスト時には、上記各分岐配線中の整流素子に順方向の電圧を印加することにより上記共通配線同士を導通状態にすることで、簡易かつ迅速にマルチチップモジュールの接続状態の良否を判定することができる。
【００２０】
【発明の実施の形態】
（第１の実施形態）
図１は、本発明の第１の実施形態におけるマルチチップモジュールの接続構成を回路構成と共に示す断面図である。本実施形態においては、大チップ１００及び小チップ２００の双方に内部回路が存在している場合を例に採っている。
【００２１】
図１に示すように、大チップ１００には多数の接続用パッド１０２が設けられ、小チップ２００には多数の接続用パッド２０２が設けられている。大チップ１００の接続用パッド１０２は、実使用配線１０５により大チップ１００内の内部回路１０１に接続されており、小チップ２００の接続用パッド２０２は、実使用配線２０５により小チップ２００内の内部回路２０１に接続されている。そして、大チップ１００の接続用パッド１０２と、小チップ２００の接続用パッド２０２とが、バンプＢＰによって互いに接合されている。
【００２２】
さらに、大チップ１００の接続テスト用回路においては、第１テスト電圧を印加するための第１テスト用パッド１１７と、第２テスト電圧を印加するための第２テスト用パッド１１８とが設けられている。第１，第２テスト電圧は、いずれか一方が高電位側電圧で他方が低電位側電圧である。そして、第１テスト用パッド１１７から延びる第１共通配線と、第１共通配線１１５から分岐して延びて各実使用配線１０５に接続される第１分岐配線１１５ｘとが設けられている。つまり、各第１分岐配線１１５ｘは、実使用配線１０５を経て接続用パッド１０２に接続されている。各第１分岐配線１１５ｘには、接続制御素子１１２が配置されている。さらに、第２テスト用パッド１１８からテスト配線内パッド１１６まで延びて、小チップ２００に亘る第２共通配線２１５とが設けられている。
【００２３】
小チップ２００の接続テスト用回路においては、大チップ１００のテスト配線内パッド１１６にバンプＢＰを挟んで接続されるテスト配線内パッド２１６と、テスト配線内パッド２１６から延びる第２共通配線２１５と、第２共通配線２１５から分岐してそれぞれ実使用配線２０５まで延びる第２分岐配線２１５ｘとが設けられている。つまり、各第２分岐配線２１５ｘは、実使用配線２０５を経て接続用パッド２０２に接続されている。各第２分岐配線２１５ｘには、接続制御素子２１２が配置されている。また、大チップ１００のテスト配線内パッド１１６にバンプＢＰを挟んで接続されるテスト配線内パッド２１６が設けられている。
【００２４】
そして、小チップ２００を大チップ１００に搭載し、大チップ１００の接続用パッド１０２と小チップ２００の接続用パッド２０２との間、及び大チップ１００のテスト配線内パッド１１６と小チップ２００のテスト配線内パッド２１６との間にバンプＢＰを介在させて、バンプＢＰにより両者を電気的に接続した状態で、両チップ１００，２００を貼り合わせる。
【００２５】
すなわち、大チップ１００の第１テスト用パッド１１７から第１共通配線１１５，各第１分岐配線１１５ｘ及び接続用パッド１０２を順次経て、小チップ２００の接続用パッド２０２，各第２分岐配線２１５ｘ，第２共通配線２１５，テスト配線内パッド２１６を順次通過した後、大チップ１００のテスト配線内パッド１１６から第２テスト用パッド１１８に至る接続テスト用回路が構成されている。つまり、第２共通配線２１５の途中に２つのテスト配線内パッド２１６，１１６が介在している。
【００２６】
以上のように、接続用パッド同士はバンプを介した接合により電気的に接続され、接続用パッドと配線層とはプラグにより電気的に接続されて、大チップ１００上の配線層（又は大チップの内部回路）が小チップ２００の内部回路に接続されている。
【００２７】
本実施形態のマルチチップモジュールにおいて、小チップ２００を大チップ１００に貼り合わせたときに、各接続用パッド同士が正常に接続されているか否かを判断するための接続テストを、以下の手順により行なうことができる。
【００２８】
まず、第１テスト用パッド１１７及び第２テスト用パッド１１８にテスターのテストピンをそれぞれ立てて、各テストピンから、第１テスト用パッド１１７に第１電圧（例えば２Ｖ程度）を印加し、第２テスト用パッド１１８に第２電圧（例えば０Ｖ）を印加する。そして、第１，第２テスト用パッド１１７，１１８間に流れる電流値を測定して、測定された電流値が、すべての接続パッド同士の接続部が正常に接続されているときに流れる電流値よりも所定値以上小さいときには、接続用パッド同士の各接続部のうち一部が正常に接続されていないと判定する。これにより、複数のチップを貼り合わせて構成されるマルチチップモジュールの接続状態を簡易かつ迅速にテストすることができる。
【００２９】
本実施形態における接続制御素子としては、テスト時に分岐配線に電流が流れる一方、実使用時には各分岐配線に電流が流れないように制御する機能を有し、かつ、電流に対するインピーダンス成分を有するものであればよい。例えば、ＭＩＳトランジスタなどである。
【００３０】
（第２の実施形態）
図２は、本発明の第２の実施形態におけるマルチチップモジュールの接続構成を回路構成と共に示す断面図である。本実施形態においては、大チップ１００及び小チップ２００の双方に内部回路が存在している場合を例に採っている。
【００３１】
図２に示すように、大チップ１００には多数の接続用パッド１０２が設けられ、小チップ２００には多数の接続用パッド２０２が設けられている。大チップ１００の接続用パッド１０２は、実使用配線１０５により大チップ１００内の内部回路１０１に接続されており、小チップ２００の接続用パッド２０２は、実使用配線２０５により小チップ２００内の内部回路２０１に接続されている。そして、大チップ１００の接続用パッド１０２と、小チップ２００の接続用パッド２０２とが、バンプＢＰによって互いに接合されている。
【００３２】
さらに、大チップ１００の接続テスト用回路においては、第１テスト電圧を印加するための第１テスト用パッド１１７と、第２テスト電圧を印加するための第２テスト用パッド１１８とが設けられている。第１，第２テスト電圧は、いずれか一方が高電位側電圧で他方が低電位側電圧である。そして、第１テスト用パッド１１７から延びる第１共通配線と、各実使用配線１０５から分岐して延びて第１共通配線１１５に接続される第１分岐配線１１５ｘとが設けられている。つまり、各第１分岐配線１１５ｘは、実使用配線１０５を経て接続用パッド１０２に接続されている。各第１分岐配線１１５ｘには、接続制御素子１１２と抵抗体１１３とが直列に配置されている。さらに、第２テスト用パッド１１８からテスト配線内パッド１１６まで延びる第２共通配線２１５とが設けられている。
【００３３】
小チップ２００の接続テスト用回路においては、大チップ１００のテスト配線内パッド１１６にバンプＢＰを挟んで接続されるテスト配線内パッド２１６と、テスト配線内パッド２１６から延びる第２共通配線２１５と、第２共通配線２１５から分岐してそれぞれ実使用配線２０５まで延びる第２分岐配線２１５ｘとが設けられている。つまり、各第２分岐配線２１５ｘは、実使用配線２０５を経て接続用パッド２０２に接続されている。各第２分岐配線２１５ｘには、接続制御素子２１２と抵抗体２１３とが直列に配置されている。また、大チップ１００のテスト配線内パッド１１６にバンプＢＰを挟んで接続されるテスト配線内パッド２１６が設けられている。
【００３４】
そして、小チップ２００を大チップ１００に搭載し、大チップ１００の接続用パッド１０２と小チップ２００の接続用パッド２０２との間、及び大チップ１００のテスト配線内パッド１１６と小チップ２００のテスト配線内パッド２１６との間にバンプＢＰを介在させて、バンプＢＰにより両者を電気的に接続した状態で、両チップ１００，２００を貼り合わせる。
【００３５】
本実施形態においても、大チップ１００の第１テスト用パッド１１７から第１共通配線１１５，各第１分岐配線１１５ｘ及び接続用パッド１０２を順次経て、小チップ２００の接続用パッド２０２，各第２分岐配線２１５ｘ，第２共通配線２１５，テスト配線内パッド２１６を順次通過した後、大チップ１００のテスト配線内パッド１１６から第２テスト用パッド１１８に至る接続テスト用回路が構成されている。つまり、第２共通配線２１５の途中に２つのテスト配線内パッド２１６，１１６が介在している。
【００３６】
以上のように、接続用パッド同士はバンプを介した接合により電気的に接続され、接続用パッドと配線層とはプラグにより電気的に接続されて、大チップ１００上の配線層（又は大チップの内部回路）が小チップ２００の内部回路に接続されている。
【００３７】
本実施形態における接続制御素子としては、テスト時に分岐配線に電流が流れる一方、実使用時には各分岐配線に電流が流れないように制御する機能を有するものであればよい。以下、接続制御素子の構造の具体例について説明する。
【００３８】
−第２の実施形態の第１の具体例−
図３は、本発明の第２の実施形態の第１の具体例におけるマルチチップモジュールの接続構成を回路構成と共に示す断面図である。
【００３９】
この具体例は、図２に示す構成とほとんど共通の構成を有しているが、接続制御素子として、スイッチングトランジスタ１１２Ａ，２１２Ａを備えている。各スイッチングトランジスタ１１２Ａ，２１２Ａは、制御回路（図示せず）により、接続テスト時にはオンとなって電流を流す一方、実使用時にはオフとなって電流を遮断するように構成されている。
【００４０】
−第２の実施形態の第２の具体例−
図４は、本発明の第２の実施形態の第２の具体例におけるマルチチップモジュールの接続構成を回路構成と共に示す断面図である。
【００４１】
この具体例は、図２に示す構成とほとんど共通の構成を有しているが、接続制御素子として、接続テスト時に印加されるテスト電圧に対して順バイアスとなる極性を有するダイオード１１２Ｂ，２１２Ｂを備えている。
【００４２】
この構成により、接続制御素子の動作を制御することなく、接続テスト時には電流を通過させる一方、実使用時には、各実使用配線（接続用パッド）同士の間の経路で、極性（ＰＮ方向）が互いに逆向きである１対のダイオードが必ず存在する構造となることで、各実使用配線同士（接続用パッド同士）の間の電流を遮断するように構成されている。ただし、接続テスト時には、第１テスト用パッド１１７に高電位側電圧を第２テスト用パッド１１８に低電位側電圧を印加する必要がある。
【００４３】
そして、マルチチップモジュールの接続テストが終了してマルチチップモジュールを製品化する際には、第１テスト用パッド１１７は接地配線に、第２テスト用パッド１１８はＩ／Ｏの電源電圧供給配線に接続して、接続テスト用回路に電流が流れないようにしておく。
【００４４】
（第３の実施形態）
図５は、本発明の第３の実施形態におけるマルチチップモジュールの接続構成を回路構成と共に示す断面図である。本実施形態においては、大チップ１００及び小チップ２００の双方に内部回路が存在している場合を例に採っている。
【００４５】
図５に示すように、大チップ１００には多数の接続用パッド１０２が設けられ、小チップ２００には多数の接続用パッド２０２が設けられている。大チップ１００の接続用パッド１０２は、実使用配線１０５により大チップ１００内の内部回路１０１に接続されており、小チップ２００の接続用パッド２０２は、実使用配線２０５により小チップ２００内の内部回路２０１に接続されている。そして、大チップ１００の接続用パッド１０２と、小チップ２００の接続用パッド２０２とが、バンプＢＰによって互いに接合されている。
【００４６】
さらに、大チップ１００の接続テスト用回路においては、第１テスト電圧を印加するための第１テスト用パッド１１７と、第２テスト電圧を印加するための第２テスト用パッド１１８とが設けられている。第１，第２テスト電圧は、いずれか一方が高電位側電圧で他方が低電位側電圧である。そして、第１テスト用パッド１１７から延びる第１共通配線１１５と、第１共通配線１１５から分岐して延びて各実使用配線１０５に接続される第１分岐配線１１５ｘと、第２テスト用パッド１１８から延びる第２共通配線２１５と、第２共通配線２１５から分岐して延びて各テスト配線内パッド１１６に接続される第２分岐配線２１５ｘとが設けられている。つまり、各第１分岐配線１１５ｘは、実使用配線１０５を経て接続用パッド１０２に接続されている。各第１分岐配線１１５ｘには、接続制御素子１１２と抵抗体１１３とが互いに直列に配置されている。各第２分岐配線２１５ｘには、接続制御素子２１２と抵抗体２１３とが直列に配置されている。
【００４７】
小チップ２００の接続テスト用回路においては、大チップ１００のテスト配線内パッド１１６にバンプＢＰを挟んで接続されるテスト配線内パッド２１６と、テスト配線内パッド２１６から延びる第２共通配線２１５と、第２共通配線２１５から分岐して延びて実使用配線２０５に接続される第２分岐配線２１５ｘとが設けられている。つまり、各第２分岐配線２１５ｘは、実使用配線２０５を経て接続用パッド２０２に接続されている。そして、小チップ２００の各第２分岐配線２１５ｘには、接続制御素子や抵抗体は配置されていない。また、大チップ１００のテスト配線内パッド１１６にバンプＢＰを挟んで接続されるテスト配線内パッド２１６が設けられている。
【００４８】
そして、小チップ２００を大チップ１００に搭載し、大チップ１００の接続用パッド１０２と小チップ２００の接続用パッド２０２との間、及び大チップ１００のテスト配線内パッド１１６と小チップ２００のテスト配線内パッド２１６との間にバンプＢＰを介在させて、バンプＢＰにより両者を電気的に接続した状態で、両チップ１００，２００を貼り合わせる。
【００４９】
本実施形態においても、大チップ１００の第１テスト用パッド１１７から第１共通配線１１５，各第１分岐配線１１５ｘ及び接続用パッド１０２を順次経て、小チップ２００の接続用パッド２０２，各第２分岐配線２１５ｘ，テスト配線内パッド２１６を順次通過した後、大チップ１００のテスト配線内パッド１１６から第２共通配線２１５を経て第２テスト用パッド１１８に至る接続テスト用回路が構成されている。つまり、第２共通配線２１５の途中に２つのテスト配線内パッド２１６，１１６が介在している。
【００５０】
このように、複数のチップを貼り合わせて構成されるマルチチップモジュールにおいて、一方のチップのみに接続テスト用回路を構成する要素を配置して、他方のチップには接続テスト用回路の分岐配線のみを設けることも可能である。
【００５１】
（第４の実施形態）
図６は、本発明の第４の実施形態におけるマルチチップモジュールの接続構成を回路構成と共に示す断面図である。本実施形態においては、大チップ１００及び小チップ２００の双方に内部回路が存在している場合を例に採っている。
【００５２】
図６に示すように、大チップ１００には多数の接続用パッド１０２が設けられ、小チップ２００には多数の接続用パッド２０２が設けられている。大チップ１００の接続用パッド１０２は、実使用配線１０５により大チップ１００内の内部回路１０１に接続されており、小チップ２００の接続用パッド２０２は、実使用配線２０５により小チップ２００内の内部回路２０１に接続されている。そして、大チップ１００の接続用パッド１０２と、小チップ２００の接続用パッド２０２とが、バンプＢＰによって互いに接合されている。
【００５３】
さらに、大チップ１００の接続テスト用回路においては、第１テスト電圧を印加するための第１テスト用パッド１１７と、第２テスト電圧を印加するための第２テスト用パッド１１８とが設けられ、大チップ１００の接続テスト用回路は、第１テスト用パッド１１７に接続される並列回路Ａと、第２テスト用パッド１１８に接続される並列回路Ｂとに分かれている。第１，第２テスト電圧は、いずれか一方が高電位側電圧で他方が低電位側電圧である。
【００５４】
並列回路Ａには、第１テスト用パッド１１７から延びる第１共通配線１１５ａと、第１共通配線１１５ａから分岐して延びて各実使用配線１０５に接続される第１分岐配線１１５ａｘとが設けられている。つまり、各第１分岐配線１１５ａｘは、実使用配線１０５を経て接続用パッド１０２に接続されている。各第１分岐配線１１５ａｘには、接続制御素子１１２ａと抵抗体１１３ａとが互いに直列に配置されている。
【００５５】
並列回路Ｂには、第２テスト用パッド１１８から延びる第２共通配線１１５ｂと、第２共通配線１１５ｂから分岐して延びて各実使用配線１０５に接続される第２分岐配線１１５ｂｘとが設けられている。各第２分岐配線１１５ｂｘは、実使用配線１０５を経て接続用パッド１０２に接続されている。各第２分岐配線１１５ｂｘには、接続制御素子１１２ｂと抵抗体１１３ｂとが直列に配置されている。
【００５６】
一方、小チップ２００の接続テスト用回路においては、中間共通配線２６５が設けられており、中間共通配線２６５は、第１テスト用パッド１１７に接続される並列回路Ａと、第２テスト用パッド１１８に接続される並列回路Ｂとに亘っている。
【００５７】
そして、小チップ２００中の並列回路Ａに属する部分には、中間共通配線２６５から分岐してそれぞれ実使用配線２０５まで延びる第１中間分岐配線２６５ａと、各第１中間分岐配線２６５ａに直列に介設された接続制御素子２６２ａ及び抵抗体２６３ａとが設けられている。つまり、各第１中間分岐配線２６５ａは、実使用配線２０５を経て接続用パッド２０２に接続されている。
【００５８】
また、小チップ２００中の並列回路Ｂに属する部分には、中間共通配線２６５から分岐してそれぞれ実使用配線２０５まで延びる第２中間分岐配線２６５ｂと、各第２中間分岐配線２６５ｂに直列に介設された接続制御素子２６２ｂ及び抵抗体２６３ｂとが設けられている。つまり、各第２中間分岐配線２６５ｂは、実使用配線２０５を経て接続用パッド２０２に接続されている。
【００５９】
そして、小チップ２００を大チップ１００に搭載し、大チップ１００の接続用パッド１０２と小チップ２００の接続用パッド２０２との間にバンプＢＰを介在させて、バンプＢＰにより両者を電気的に接続した状態で、両チップ１００，２００を貼り合わせる。
【００６０】
この実施形態では、第１テスト用パッド１１７と第２テスト用パッド１１８との間に並列回路Ａと並列回路Ｂとが直列に配置された構造となっている。そして、本実施形態では第１〜第３の実施形態において必要であったテスト配線内パッドは必要でない。つまり、第１，第２テスト用パッド１１７，１１８を除くと、すべて実使用に用いられる接続用パッド１０２，２０２だけで配線接続テストが可能になる。
【００６１】
本実施形態における接続制御素子としては、テスト時に分岐配線に電流が流れる一方、実使用時には各分岐配線に電流が流れないように制御する機能を有するものであればよい。
【００６２】
−第４の実施形態の変形例−
図７は、本発明の第４の実施形態の変形例におけるマルチチップモジュールの接続構成を回路構成と共に示す断面図である。本実施形態においては、大チップ１００及び２つの小チップ２００ａ，２００ｂのいずれにも内部回路が存在している場合を例に採っている。
【００６３】
図７に示すように、大チップ１００には多数の接続用パッド１０２が設けられ、２つの小チップ２００ａ，２００ｂにはそれぞれ多数の接続用パッド２０２ａ，２０２ｂが設けられている。大チップ１００の接続用パッド１０２は、実使用配線１０５により大チップ１００内の内部回路１０１に接続されており、小チップ２００ａ，２００ｂの接続用パッド２０２ａ，２０２ｂは、実使用配線２０５により小チップ２００ａ，２００ｂ内の内部回路２０１ａ，２０１ｂに接続されている。そして、大チップ１００の接続用パッド１０２と、小チップ２００ａ，２００ｂの接続用パッド２０２ａ，２０２ｂとが、バンプＢＰによって互いに接合されている。
【００６４】
さらに、大チップ１００の接続テスト用回路においては、第１テスト電圧を印加するための第１テスト用パッド１１７と、第２テスト電圧を印加するための第２テスト用パッド１１８とが設けられ、大チップ１００の接続テスト用回路は、第１テスト用パッド１１７に接続される並列回路Ａと、第２テスト用パッド１１８に接続される並列回路Ｂとに分かれている。第１，第２テスト電圧は、いずれか一方が高電位側電圧で他方が低電位側電圧である。
【００６５】
並列回路Ａには、第１テスト用パッド１１７から延びる第１共通配線１１５ａと、第１共通配線１１５ａから分岐して延びて各実使用配線１０５に接続される第１分岐配線１１５ａｘとが設けられている。つまり、各第１分岐配線１１５ａｘは、実使用配線１０５を経て接続用パッド１０２に接続されている。各第１分岐配線１１５ａｘには、接続制御素子１１２ａと抵抗体１１３ａとが互いに直列に配置されている。
【００６６】
並列回路Ｂには、第２テスト用パッド１１８から延びる第２共通配線１１５ｂと、第２共通配線１１５ｂから分岐して延びて各実使用配線１０５に接続される第２分岐配線１１５ｂｘとが設けられている。各第２分岐配線１１５ｂｘは、実使用配線１０５を経て接続用パッド１０２に接続されている。各第２分岐配線１１５ｂｘには、接続制御素子１１２ｂと抵抗体１１３ｂとが直列に配置されている。
【００６７】
また、大チップ１００には、並列回路Ａと並列回路Ｂとの接続部に相当する中間共通配線２６５が設けられており、中間共通配線２６５の両端には、並列回路Ａに接続されるテスト配線内パッド１１６ａと、並列回路Ｂに接続されるテスト配線内パッド１１６ｂとが設けられている。
【００６８】
一方、小チップ２００ａの接続テスト用回路（並列回路Ａの一部）においては、テスト配線内パッド２１６ａから延びる第１中間共通配線２６５ａと、第１中間共通配線２６５ａから分岐してそれぞれ実使用配線２０５まで延びる第１中間分岐配線２６５ａｘと、各第１中間分岐配線２６５ａｘに直列に介設された接続制御素子２６２ａ及び抵抗体２６３ａとが設けられている。つまり、各第１中間分岐配線２６５ａｘは、実使用配線２０５を経て接続用パッド２０２ａに接続されている。
【００６９】
また、小チップ２００ｂの接続テスト用回路（並列回路Ｂの一部）においては、テスト配線内パッド２１６ｂから延びる第２中間共通配線２６５ｂと、第２中間共通配線２６５ｂから分岐してそれぞれ実使用配線２０５まで延びる第２中間分岐配線２６５ｂｘと、各第２中間分岐配線２６５ｂｘに直列に介設された接続制御素子２６２ｂ及び抵抗体２６３ｂとが設けられている。つまり、各第２中間分岐配線２６５ｂｘは、実使用配線２０５を経て接続用パッド２０２ｂに接続されている。
【００７０】
そして、小チップ２００ａ，２００ｂを大チップ１００に搭載し、大チップ１００の接続用パッド１０２と小チップ２００ａ，２００ｂの接続用パッド２０２ａ，２０２ｂとの間にバンプＢＰを介在させて、バンプＢＰにより両者を電気的に接続した状態で、大チップ１００に、各小チップチップ１００ａ，１００ｂを貼り合わせる。
【００７１】
このように、並列回路Ａ，Ｂが２つの小チップ２００ａ，２００ｂに亘っている場合にも、第４の実施形態と同様に、並列回路Ａ，Ｂを用いて接続テストを行なうことができる。なお、小チップ２００ａ，２００ｂの各テスト配線内パッド２１６ａ，２１６ｂ同士をワイヤなどで接続してもよく、その場合には、大チップ１００のテスト配線内パッド１１６ａ，１１６ｂは不要となる。また、図７の破線に示すように、各小チップ２００ａ，２００ｂのテスト配線内パッド２１６ａ，２１６ｂを各小チップ２００ａ，２００ｂの側面（又は上面）に設け、各テスト配線内パッド同士をワイヤ，バンプなどで接続してもよい。
【００７２】
また、小チップ２００の数が３つ以上であっても、小チップ２００の数だけ接続テスト用回路内に組み込まれる並列回路の数を設ければよいことになる。
【００７３】
上記各実施形態のマルチチップモジュールにおいて、小チップ２００を大チップ１００に貼り合わせたときに、各接続用パッド同士の接続部が正常に接続されているか否かを判断するための接続テストを、以下のように行なうことができる。
【００７４】
（第５の実施形態）
図８は、本発明の第５の実施形態における接続テストを行なう方法を説明するための図である。ここでは、第２の実施形態の接続テスト用回路（図２の説明参照）用いる場合を例にとっている。
【００７５】
まず、第１テスト用パッド１１７及び第２テスト用パッド１１８にテスターのテストピンＴＰ１，ＴＰ２をそれぞれ立てて、第１テストピンＴＰ１から、第１テスト用パッド１１７に第１電圧（例えば２Ｖ程度）を印加し、第２テストピンＴＰ２から第２テスト用パッド１１８に第２電圧（例えば０Ｖ）を印加する。そして、第１，第２テスト用パッド１１７，１１８間に流れる電流値を測定して、測定された電流値が、すべての接続用パッド同士が正常に接続されているときに流れる電流値よりも所定値以上小さいときには、接続用パッド同士の各接続部の一部が正常に接続されていないと判定する。これにより、複数のチップを貼り合わせて構成されるマルチチップモジュールの接続状態を簡易かつ迅速にテストすることができる。
【００７６】
例えば、各チップ１００，２００の接続テスト用回路におけるパッド数が１００個ずつあり、各抵抗体３の抵抗値が１ｋΩのとき、すべての接続用パッド同士が正常に接続されている場合には、並列に配置された抵抗体３全体の抵抗値は１０Ωになる。したがって、配線の抵抗値を無視すると、テスト電圧が２Ｖのときには、テストピンＴＰ１，ＴＰ２間に２００ｍＡの電流が流れるはずである。ところが、１００個ある接続用パッド同士の各接続部のうち１箇所だけが非接続状態であるとすると、並列に配置された抵抗体３全体の抵抗値は約１０．１Ωになり、テストピンＴＰ１，ＴＰ２間に流れる電流は１９８ｍＡとなる。この電流値の相違を検出することは、検出感度や検出精度の点からみても容易である。例えば、１９９ｍＡをしきい値として、電流値が１９９ｍＡ以上か、１９９ｍＡよりも小さいかによって接続用パッド同士の各接続部の接続状態の良否を判定することができる。
【００７７】
本実施形態によると、チップオンチップ型（いわゆるＣＯＣ型）のマルチチップモジュールにおいて、小チップと大チップとに互いに接続される多数の信号用パッドが設けられている場合、各パッドごとに接続テストを行なうのではなく、多数のパッドに抵抗体を付加して並列に接続された抵抗体の抵抗値の変化を利用して、接続状態の正常，非正常を判定するようにしているので、簡素な構成でありながら、多くのパッドの接続状態を一括して測定することができ、接続用テストを迅速に行なうことができる。
【００７８】
（第６の実施形態）
図９は、本発明の第６の実施形態における接続テストを行なう方法を説明するための図である。ここでは、第２の実施形態の第１の具体例の接続テスト用回路（図３の説明参照）用いる場合を例にとっている。
【００７９】
まず、第１テスト用パッド１１７及び第２テスト用パッド１１８にテスターのテストピンＴＰ１，ＴＰ２をそれぞれ立てて、第１テストピンＴＰ１から、第１テスト用パッド１１７に第１電圧（例えば２Ｖ程度）を印加し、第２テストピンＴＰ２から第２テスト用パッド１１８に第２電圧（例えば０Ｖ）を印加する。このとき、制御回路（図示せず）によって各スイッチングトランジスタ１１２Ａ，２１２Ａを閉じる（オンにする）ように制御する。そして、第１，第２テスト用パッド１１７，１１８間に流れる電流値を測定して、測定された電流値が、すべての接続用パッド同士が正常に接続されているときに流れる電流値よりも所定値以上小さいときには、接続用パッド同士の各接続部の一部が正常に接続されていないと判定する。具体的には、第５の実施形態において説明したとおりである。
【００８０】
これにより、複数のチップを貼り合わせて構成されるマルチチップモジュールの接続状態を簡易かつ迅速にテストすることができる。
【００８１】
そして、本実施形態においては、接続テストが終了した後は、各スイッチングトランジスタ１１２Ａ，２１２Ａを開く（オフにする）ように制御する。これにより、実使用時には各分岐配線１１５ｘ，２１５ｘに信号が流れることがないので、接続テスト用回路とは切り離して各内部回路１０１，２０１を動作させることができる。
【００８２】
（第７の実施形態）
図１０は、本発明の第７の実施形態における接続テストを行なう方法を説明するための図である。ここでは、第２の実施形態の第２の具体例の接続テスト用回路（図４の説明参照）用いる場合を例にとっている。
【００８３】
まず、第１テスト用パッド１１７及び第２テスト用パッド１１８にテスターのテストピンＴＰ１，ＴＰ２をそれぞれ立てて、第１テストピンＴＰ１から、第１テスト用パッド１１７に第１電圧（例えば２Ｖ程度）を印加し、第２テストピンＴＰ２から第２テスト用パッド１１８に第２電圧（例えば０Ｖ）を印加する。このとき、本実施形態においては、ダイオード１１２Ｂ，２１２Ｂ（接続制御素子）は、その極性が第１電圧，第２電圧に対して順方向になる向きに設置されている。したがって、第６の実施形態に比べて、接続制御素子の導通・非導通を制御する必要はない。そして、第１，第２テスト用パッド１１７，１１８間に流れる電流値を測定して、測定された電流値が、すべての接続用パッド同士の接続部が正常に接続されているときに流れる電流値よりも所定値以上小さいときには、接続用パッド同士の各接続部の一部が正常に接続されていないと判定する。具体的には、第５の実施形態において説明したとおりである。
【００８４】
これにより、複数のチップを貼り合わせて構成されるマルチチップモジュールの接続状態を簡易かつ迅速にテストすることができる。
【００８５】
そして、本実施形態においては、接続テストが終了した後は、接続テスト用回路はそのままの状態で、各内部回路１０１，２０１を接続テスト用回路とは切り離して実使用に供することができる。大チップ１００の実使用配線１０５同士、又は小チップ２００の実使用配線２０５同士は２つの分岐配線によって接続されているが、２つの分岐配線に介設されたダイオードが互いに逆向きの極性になるように配置されているので、大チップ１００の実使用配線１０５同士、又は小チップ２００の実使用配線２０５同士の間に接続テスト用回路を通じて信号が流れることはないからである。
【００８６】
すなわち、本実施形態では、接続制御素子用の制御回路を設けることなく接続テストと実使用との切り換えを行なうことができる利点がある。
【００８７】
そして、マルチチップモジュールの接続テストが終了してマルチチップモジュールを製品化する際には、第１テスト用パッド１１７は接地配線に、第２テスト用パッド１１８はＩ／Ｏの電源電圧供給配線に接続して、接続テスト用回路に電流が流れないようにしておく。
【００８８】
（第８の実施形態）
図１１は、本発明の第８の実施形態における接続テストを行なう方法を説明するための図であって、図１１には、マルチチップモジュールの接続構成及び回路構成も共に示されている。本実施形態においては、大チップ１００及び小チップ２００の双方に内部回路が存在している場合を例に採っている。
【００８９】
図１１に示すように、本実施形態の接続テスト用回路の構造は、第３の実施形態において説明した図４に示す構造の変形例ということができる。
【００９０】
大チップ１００には多数の接続用パッド１０２が設けられ、小チップ２００には多数の接続用パッド２０２が設けられている。大チップ１００の接続用パッド１０２は、実使用配線１０５により大チップ１００内の内部回路１０１に接続されており、小チップ２００の接続用パッド２０２は、実使用配線２０５により小チップ２００内の内部回路２０１に接続されている。そして、大チップ１００の接続用パッド１０２と、小チップ２００の接続用パッド２０２とが、バンプＢＰによって互いに接合されている。
【００９１】
さらに、大チップ１００の接続テスト用回路においては、第１テスト電圧を印加するための第１テスト用パッド１１７と、第２テスト電圧を印加するための第２テスト用パッド１１８とが設けられている。そして、第１テスト用パッド１１７に高電圧を印加し、第２テスト用パッド１１８に低電圧を印加して接続テストを行なう。
【００９２】
また、大チップ１００には、第１テスト用パッド１１７から延びる第１共通配線１１５と、第１共通配線１１５中に設けられたテスト配線内パッド１１６Ａと、第２テスト用パッド１１８から延びる第２共通配線２１５と、第２共通配線２１５中に設けられたテスト配線内パッド１１６Ｂと、小チップ２００において第１共通配線２１５から分岐して延びて実使用配線１０５に接続される第２分岐配線２１５ｘの一部と、第２分岐配線２１５ｘ中に設けられたテスト配線内パッド１１６とが設けられている。
【００９３】
一方、小チップ２００には、大チップ１００のテスト配線内パッド１１６ＡにバンプＢＰを介して接続されるテスト配線内パッド２１６Ａと、テスト配線内パッド２１６Ａから延びる第１共通配線１１５と、第１共通配線１１５から分岐して延びて各実使用配線１０５に接続される第１分岐配線１１５ｘと、大チップ１００のテスト配線内パッド１１６ＢにバンプＢＰを介して接続されるテスト配線内パッド２１６Ｂと、テスト配線内パッド２１６Ｂから延びる第２共通配線２１５と、第２共通配線２１５から分岐して延びる第２分岐配線２１５ｘとが設けられている。各第１分岐配線１１５ｘには、ダイオード１１２Ｂと抵抗体１１３とが互いに直列に配置されている。各第２分岐配線２１５ｘには、ダイオード２１２Ｂと抵抗体２１３とが直列に配置されている。そして、各第１分岐配線１１５ｘは、実使用配線２０５を経て接続用パッド２０２に接続されている。また、第２分岐配線２１５ｘは、実使用配線１０５を経て接続用パッド１０２に接続されている。
【００９４】
つまり、第１共通配線１１５は、２つのテスト配線内パッド１１６Ａ，２１６Ａ及びバンプＢＰを挟んで、大チップ１００及び小チップ２００に亘って形成されている。第２共通配線２１５は、２つのテスト配線内パッド１１６Ｂ，２１６Ｂ及びバンプＢＰを挟んで、大チップ１００及び小チップ２００に亘って形成されている。第２分岐配線２１５ｘは、多数のテスト配線内パッド１１６，２１６及びバンプＢＰを挟んで、大チップ１００及び小チップ２００に亘って形成されている。そして、第１分岐配線１１５ｘは小チップ２００内に形成されている。したがって、接続テスト用回路内の要素はすべて小チップ２００内に収納されていて、大チップ１００内には、接続テスト用回路内の要素は設けられておらず接続テスト回路用の配線のみが設けられている。
【００９５】
本実施形態においても、接続テスト時には、第１テスト用パッド１１７及び第２テスト用パッド１１８にテスターのテストピンＴＰ１，ＴＰ２をそれぞれ立てて、第１テストピンＴＰ１から、第１テスト用パッド１１７に第１電圧（例えば２Ｖ程度）を印加し、第２テストピンＴＰ２から第２テスト用パッド１１８に第２電圧（例えば０Ｖ）を印加する。このとき、ダイオード１１２Ｂ，２１２Ｂ（接続制御素子）は、その極性が第１電圧，第２電圧に対して順方向になる向きに設置されている。したがって、第６の実施形態に比べて、接続制御素子の導通・非導通を制御する必要はない。そして、第１，第２テスト用パッド１１７，１１８間に流れる電流値を測定して、測定された電流値が、すべての接続用パッド同士が正常に接続されているときに流れる電流値よりも所定値以上小さいときには、接続用パッド同士の各接続部の一部が正常に接続されていないと判定する。具体的には、第５の実施形態において説明したとおりである。
【００９６】
これにより、複数のチップを貼り合わせて構成されるマルチチップモジュールの接続状態を簡易かつ迅速にテストすることができる。
【００９７】
そして、本実施形態においては、接続テストが終了した後は、接続テスト用回路はそのままの状態で、各内部回路１０１，２０１を接続テスト用回路とは切り離して実使用に供することができる。大チップ１００の実使用配線１０５同士、又は小チップ２００の実使用配線２０５同士は２つの分岐配線によって接続されているが、２つの分岐配線に介設されたダイオードが互いに逆向きの極性になるように配置されているので、大チップ１００の実使用配線１０５同士、又は小チップ２００の実使用配線２０５同士の間に接続テスト用回路を通じて信号が流れることはないからである。
【００９８】
すなわち、本実施形態においても、第７の実施形態と同様に、接続制御素子用の制御回路を設けることなく接続テストと実使用との切り換えを行なうことができる利点がある。
【００９９】
そして、マルチチップモジュールの接続テストが終了してマルチチップモジュールを製品化する際には、第１テスト用パッド１１７は接地配線に、第２テスト用パッド１１８はＩ／Ｏの電源電圧供給配線に接続して、接続テスト用回路に電流が流れないようにしておく。
【０１００】
（第９の実施形態）
図１２は、本発明の第９の実施形態における接続テストを行なう方法を説明するための図であって、図１２には、マルチチップモジュールの接続構成及び回路構成も共に示されている。本実施形態においては、２つの小チップ２００ａ，２００ｂの双方に内部回路が存在しているが、大チップ１００には内部回路が存在しない場合を例に採っている。
【０１０１】
大チップ１００には多数の接続用パッド１０２が設けられ、小チップ２００ａ，２００ｂには多数の接続用パッド２０２ａ，２０２ｂが設けられている。大チップ１００の接続用パッド１０２は、実使用配線１０５により互いに接続されており、小チップ２００ａ，２００ｂの接続用パッド２０２ａ，２０２ｂは、それぞれ実使用配線２０５ａ，２０５ｂにより小チップ２００ａ，２００ｂ内の内部回路２０１ａ，２０１ｂに接続されている。そして、大チップ１００の接続用パッド１０２と、小チップ２００ａ，２００ｂの接続用パッド２０２ａ，２０２ｂとが、バンプＢＰによって互いに接合されている。すなわち、小チップ２００ａの内部回路２０１ａと、小チップ２００ｂの内部回路２０１ｂとは、大チップ１００の実使用配線１０５を通って互いに電気的に接続されている。
【０１０２】
さらに、大チップ１００の接続テスト用回路においては、第１テスト電圧を印加するための第１テスト用パッド１１７と、第２テスト電圧を印加するための第２テスト用パッド１１８とが設けられている。第１，第２テスト電圧は、いずれか一方が高電位側電圧で他方が低電位側電圧である。
【０１０３】
また、大チップ１００には、第１テスト用パッド１１７から延びる第１共通配線１１５と、第１共通配線１１５中に設けられたテスト配線内パッド１１６Ａと、第２テスト用パッド１１８から延びる第２共通配線２１５と、第２共通配線２１５中に設けられたテスト配線内パッド１１６Ｂとが設けられている。
【０１０４】
一方、小チップ２００ａには、大チップ１００のテスト配線内パッド１１６ＡにバンプＢＰを介して接続されるテスト配線内パッド２１６Ａと、テスト配線内パッド２１６Ａから延びる第１共通配線１１５と、第１共通配線１１５から分岐して延びて各実使用配線２０５ａに接続される第１分岐配線１１５ｘとが設けられている。各第１分岐配線１１５ｘには、ダイオード１１２Ｂと抵抗体１１３とが互いに直列に配置されている。そして、各第１分岐配線１１５ｘは、実使用配線２０５ａを経て接続用パッド２０２ａに接続されている。
【０１０５】
また、小チップ２００ｂには、大チップ１００のテスト配線内パッド１１６ＢにバンプＢＰを介して接続されるテスト配線内パッド２１６Ｂと、テスト配線内パッド２１６Ｂから延びる第２共通配線２１５と、第２共通配線２１５から分岐して延びて実使用配線２０５ｂに接続される第２分岐配線２１５ｘとが設けられている。各第２分岐配線２１５ｘには、ダイオード２１２Ｂと抵抗体２１３とが直列に配置されている。そして、第２分岐配線２１５ｘは、実使用配線２０５ｂを経て接続用パッド１０２に接続されている。
【０１０６】
つまり、第１共通配線１１５は、２つのテスト配線内パッド１１６Ａ，２１６Ａ及びバンプＢＰを挟んで、大チップ１００及び小チップ２００ａに亘って形成されている。第２共通配線２１５は、２つのテスト配線内パッド１１６Ｂ，２１６Ｂ及びバンプＢＰを挟んで、大チップ１００及び小チップ２００ｂに亘って形成されている。第１分岐配線１１５ｘは、小チップ２００ａ内に形成されており、第２分岐配線２１５ｘは小チップ２００ｂ内に形成されている。したがって、接続テスト用回路内の要素はすべて小チップ２００ａ，２００ｂ内に収納されていて、大チップ１００内には、接続テスト用回路内の要素は設けられておらず接続テスト回路用の配線のみが設けられている。
【０１０７】
本実施形態においても、接続テスト時には、第１テスト用パッド１１７及び第２テスト用パッド１１８にテスターのテストピンＴＰ１，ＴＰ２をそれぞれ立てて、第１テストピンＴＰ１から、第１テスト用パッド１１７に第１電圧（例えば２Ｖ程度）を印加し、第２テストピンＴＰ２から第２テスト用パッド１１８に第２電圧（例えば０Ｖ）を印加する。このとき、ダイオード１１２Ｂ，２１２Ｂ（接続制御素子）は、その極性が第１電圧，第２電圧に対して順方向になる向きに設置されている。したがって、第６の実施形態に比べて、接続制御素子の導通・非導通を制御する必要はない。そして、第１，第２テスト用パッド１１７，１１８間に流れる電流値を測定して、測定された電流値が、すべての接続用パッド同士が正常に接続されているときに流れる電流値よりも所定値以上小さいときには、接続用パッド同士の各接続部の一部が正常に接続されていないと判定する。具体的には、第５の実施形態において説明したとおりである。
【０１０８】
これにより、複数のチップを貼り合わせて構成されるマルチチップモジュールの接続状態を簡易かつ迅速にテストすることができる。
【０１０９】
そして、本実施形態においては、接続テストが終了した後は、接続テスト用回路はそのままの状態で、各内部回路１０１ａ，１０１ｂを接続テスト用回路とは切り離して実使用に供することができる。小チップ２００ａの実使用配線２０５ａ同士，又は小チップ２００ｂの実使用配線２０５ｂ同士は２つの分岐配線によって接続されているが、２つの分岐配線に介設されたダイオードが互いに逆向きの極性になるように配置されているので、小チップ２００ａの実使用配線２０５ａ同士，又は小チップ２００ｂの実使用配線２０５ｂ同士の間に接続テスト用回路を通じて信号が流れることはないからである。
【０１１０】
すなわち、本実施形態においても、第７の実施形態と同様に、接続制御素子用の制御回路を設けることなく接続テストと実使用との切り換えを行なうことができる利点がある。
【０１１１】
また、本実施形態においては、大チップ１００のテスト用回路に素子を形成する必要がないので、本実施形態は、大チップ１００を配線線用のチップとして用いる場合に特に適した構造である。
【０１１２】
（その他の実施形態）
上記各実施形態において、各ダイオードの順方向の向きは、テスト電圧に対して順方向であればよいので、第１テスト用パッド１１７に低電位側電圧を印加し、第２テスト用パッド１１８に高電位側電圧を印加する場合には、上記各実施形態と逆方向を順方向とするダイオードを配置すればよい。
【０１１３】
本発明の接続制御素子として、上記各実施形態のダイオードに代えて、ＮＭＩＳＦＥＴのドレインと基板領域とを短絡させたもの（ドレインからソースに向かう方向が順方向）や、ＰＭＩＳＦＥＴのソースと基板領域と短絡させたもの（ソースからドレインに向かう方向が順方向）を用いることもできる。
【０１１４】
そして、マルチチップモジュールの接続テストが終了してマルチチップモジュールを製品化する際には、第１テスト用パッド１１７は接地配線に、第２テスト用パッド１１８はＩ／Ｏの電源電圧供給配線に接続して、接続テスト用回路に電流が流れないようにしておく。
【０１１５】
なお、上記各実施形態においては、分岐配線における接続制御素子−分岐部間に抵抗体を配置したが、抵抗体を配置する部位は上記各実施形態に示す位置に限られるものではない。すなわち、抵抗体は分岐配線中のいずれかの部位に配置されていればよい。また、上記第２〜第８の実施形態においては、互いに接続される１対の接続用パッドにつながる２つの分岐配線にそれぞれ抵抗体を設けたが、互いに接続される１対の接続用パッドにつながる２つの分岐配線のうちいずれか一方に抵抗体が設けられていれば、接続用パッド同士の接続状態の良否を判定することができる。
【０１１６】
上記各実施形態においては、第１，第２テスト用パッド１１７，１１８を設けたが、テスト用パッドは必ずしもなくてもよい。共通配線が広いときには直接共通配線にテストピンをあてて電圧を印加することも可能だからである。
【０１１７】
また、上記各実施形態において、図示されているチップ以外のチップをマルチチップモジュールが含んでいてもよいので、その場合には、テスト用パッドは必ずしも接続テストを行なう対象となっている２つのチップ又は３つのチップのいずれかに配置されていなくてもよい。接続テストを行なう対象以外のチップにテスト用パッドが設けられていても、テスト用パッドが配線を介して共通配線に接続されていれば、テスト電圧の印加に支障を来すことはないからである。
【０１１８】
また、上記各実施形態では、分岐配線が実使用配線に接続され、実使用配線を通って接続用パッドに接続される構成を採ったが、分岐配線が実使用配線に直接接続されることなく接続用パッドに直接接続されていてもよい。
【０１１９】
【発明の効果】
本発明のマルチチップモジュール及びその接続テスト方法によれば、接続用パッド同士を接続して構成されるマルチチップモジュールにおいて、複数の共通配線の間に、接続用パッドに接続される分岐配線を設けたので、共通配線同士の間のインピーダンスの測定を通じて接続用パッド同士の電気的接続状態の良否を簡易迅速に判定することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態におけるマルチチップモジュールの接続構成を回路構成と共に示す断面図である。
【図２】本発明の第２の実施形態におけるマルチチップモジュールの接続構成を回路構成と共に示す断面図である。
【図３】本発明の第２の実施形態の第１の具体例におけるマルチチップモジュールの接続構成を回路構成と共に示す断面図である。
【図４】本発明の第２の実施形態の第２の具体例におけるマルチチップモジュールの接続構成を回路構成と共に示す断面図である。
【図５】本発明の第３の実施形態におけるマルチチップモジュールの接続構成を回路構成と共に示す断面図である。
【図６】本発明の第４の実施形態におけるマルチチップモジュールの接続構成を回路構成と共に示す断面図である。
【図７】本発明の第４の実施形態の変形例におけるマルチチップモジュールの接続構成を回路構成と共に示す断面図である。
【図８】本発明の第５の実施形態における接続テストを行なう方法を説明するための図である。
【図９】本発明の第６の実施形態における接続テストを行なう方法を説明するための図である。
【図１０】本発明の第７の実施形態における接続テストを行なう方法を説明するための図である。
【図１１】本発明の第８の実施形態における接続テストを行なう方法を説明するための図である。
【図１２】本発明の第９の実施形態における接続テストを行なう方法を説明するための図である。
【符号の説明】
１００ 大チップ
１０１ 内部回路
１０２ 接続用パッド
１０５ 実使用配線
１１２ 接続制御素子
１１２Ａ スイッチングトランジスタ
１１２Ｂ ダイオード
１１３ 抵抗体
１１５ 第１共通配線
１１５ｘ 第１分岐配線
１１６ テスト配線内パッド
１１７ 第１テスト用パッド
１１８ 第２テスト用パッド
２００ 大チップ
２０１ 内部回路
２０２ 接続用パッド
２０５ 実使用配線
２１２ 接続制御素子
２１２Ａ スイッチングトランジスタ
２１２Ｂ ダイオード
２１３ 抵抗体
２１５ 第２共通配線
２１５ｘ 第２分岐配線
２１６ テスト配線内パッド
ＢＰ バンプ
【発明の属する技術分野】
本発明は、複数のチップ同士を貼り合わせたチップオンチップ型のマルチチップモジュール及びその接続テスト方法に関する。
【０００２】
【従来の技術】
近年、複数の機能を１つのチップ内に組み込んでなる１チップシステムＬＳＩという概念が提起されており、１チップシステムＬＳＩの設計手法としても各種の提案がなされている。特に、１チップシステムＬＳＩの利点は、ＤＲＡＭ，ＳＲＡＭなどのメモリや、ロジック，アナログ回路等の多種多様な機能を１つの半導体チップ内に集積することにより、高性能かつ多機能なデバイスが実現できることである。しかし、製造プロセスなどが相異なる複数のデバイスを１つの基板上に設けることには、コスト的，製造技術的に課題も多い。
【０００３】
斯かる不具合を是正するものとして、特開昭５８−９２２３０号公報に開示されているように、複数チップのモジュール化による，チップオンチップ型のシステムＬＳＩが提案されている。チップオンチップ型のマルチチップモジュール化技術とは、基板となるチップ（親チップ）の上面に設けられたパッド電極と、搭載されるチップ（子チップ）の上面に設けられたパッド電極とをバンプにより接続し、両チップを貼り合わせることにより、チップ間の電気的接続を行い、複数のチップをモジュール化する技術である。チップオンチップ型のマルチチップモジュール化技術は、１チップシステムＬＳＩと比較して、複数の機能が複数のチップに分散して組み込まれるため、各チップの小規模化が可能となり、各チップの歩留まり向上が可能となる。さらに、プロセス世代の異なる異種デバイス同士でも簡単にモジュール化できるため、多機能化も容易となる。また、チップオンチップ型のマルチチップモジュール化技術を利用したシステムＬＳＩは、他のマルチチップモジュール化技術と比較し、親子チップ間のインターフェースに要する配線長が極めて短いため、高速なインターフェースが可能であり、従来の１チップシステムＬＳＩにおけるブロック間インターフェースと同等の性能を実現することが可能である。
【０００４】
【発明が解決しようとする課題】
上述のように、チップオンチップ型のマルチチップモジュール化技術は、従来の１チップシステムＬＳＩにとってかわる重要な技術であるが、各チップ同士を貼り合わせたときのパッド同士の接続状態をテストするための適切な手段が未だ確立していないという不具合がある。
【０００５】
すなわち、各チップには多数の信号用パッドがあり、各チップのパッド同士を接合することになるが、その際、極めて多数のパッド間接続部の接続状態を簡素な構成で迅速に検査するための手段が要請されている。
【０００６】
本発明の目的は、インピーダンス体を並列に接続した構造におけるインピーダンス値の測定感度が極めて高い点に着目し、多数のパッド間接続部の接続状態を簡易迅速にテストしうる構成を備えたチップオンチップ型のマルチチップモジュール及びその接続テスト方法を提供することにある。
【０００７】
【課題を解決するための手段】
本発明のマルチチップモジュールは、実使用に用いられる複数の接続用パッドを有するチップを複数個備え、各チップの接続用パッドを互いに電気的に接続して構成されたマルチチップモジュールであって、複数の共通配線と、上記複数の共通配線の間にそれぞれ並列に配置された各々複数の分岐配線と、上記各分岐配線に介設された接続制御素子とを備え、上記各接続用パッドは、上記複数の分岐配線のいずれか１つの分岐配線を通って上記複数の共通配線の１つに接続されている。
【０００８】
これにより、複数の共通配線間に互いに並列に配置されている接続用パッド同士の接続部において、いずれか１つの箇所で電気的接続状態が不良の場合には、不良がない場合よりも、共通配線間に流れる電流値が小さくなる。したがって、複数のチップの貼り合わせにおける接続用パッド同士の接続状態の合否を簡易迅速に判定することが可能なマルチチップモジュールが得られる。
【０００９】
上記複数のチップは、複数の第１接続用パッドを有する第１チップと、複数の第２接続用パッドとを有する第２チップとを含み、上記各第１及び第２接続用パッドが互いに電気的に接続されており、上記複数の共通配線は、第１共通配線と第２共通配線とを含み、上記各々複数の分岐配線は、上記第１共通配線から分岐する複数の第１分岐配線と、上記第２共通配線から分岐する複数の第２分岐配線とを含み、上記複数の第１接続用パッドは上記複数の第１分岐配線にそれぞれ接続され、上記複数の第２接続用パッドは上記複数の第２分岐配線にそれぞれ接続されていることにより、各々内部回路を有する２つのチップ同士の接合状態を容易に判定しうるマルチチップモジュールの構造が得られる。
【００１０】
上記第１及び第２分岐配線のうちいずれか１つの分岐配線が、上記第１及び第２チップに亘って設けられていてもよい。
【００１１】
上記複数の第１接続用パッドにそれぞれ接続される複数の第３接続用パッドと、上記複数の第２接続用パッドにそれぞれ接続される複数の第４接続用パッドと、上記第３及び第４接続用パッドを互いに接続する配線とを有する第３のチップをさらに備えることにより、第３のチップを配線専用のチップとして用いるのに適したマルチチップモジュールが得られる。
【００１２】
上記複数のチップは、複数の第１接続用パッドを有する第１チップと、複数の第２接続用パッドとを有する第２チップとを含み、上記各第１及び第２接続用パッドが互いに電気的に接続されており、上記複数の共通配線は、第１共通配線と、第２共通配線と、上記第１及び第２の共通配線に接続される中間共通配線とを含み、上記各々複数の分岐配線は、上記第１共通配線と上記中間共通配線との間で互いに並列に配置された複数の第１分岐配線と、上記第２共通配線と中間共通配線との間で互いに並列に配置された複数の第２分岐配線と、上記第１共通配線と上記中間共通配線との間で互いに並列に、かつ上記複数の第１分岐配線にそれぞれ直列に配置された複数の第１中間分岐配線と、上記第２共通配線と上記中間共通配線との間で互いに並列に、かつ上記複数の第２分岐配線にそれぞれ直列に配置された複数の第２中間分岐配線とを含み、上記複数の第１接続用パッドは、上記複数の第１分岐配線又は第２分岐配線にそれぞれ接続され、上記複数の第２接続用パッドは、上記複数の第１中間分岐配線又は第２中間分岐配線にそれぞれ接続されていることにより、実使用に用いられる接続用パッドだけで接続テストを行なうことが可能な構成が得られる。
【００１３】
上記複数のチップは、実使用に用いられる複数の第１接続用パッドを有する第１チップと、実使用に用いられる複数の第２接続用パッドとを有する第２チップと、実使用に用いられる複数の第３接続用パッドを有する第３チップとを含み、上記各第１及び第２接続用パッドとの間、及び上記第１及び第３チップとの間がそれぞれ互いに電気的に接続されており、上記複数の共通配線は、第１共通配線と、第２共通配線と、上記第１及び第２の共通配線に接続され、上記第２及び第３のチップの間に亘って設けられた中間共通配線とを含み、上記各々複数の分岐配線は、上記第１共通配線と上記中間共通配線との間で互いに並列に配置された複数の第１分岐配線と、上記第２共通配線と中間共通配線との間で互いに並列に配置された複数の第２分岐配線と、上記第１共通配線と上記中間共通配線との間で互いに並列に、かつ上記複数の第１分岐配線にそれぞれ直列に配置された複数の第１中間分岐配線と、上記第２共通配線と上記中間共通配線との間で互いに並列に、かつ上記複数の第２分岐配線にそれぞれ直列に配置された複数の第２中間分岐配線とを含み、上記複数の第１接続用パッドは、上記複数の第１分岐配線又は第２分岐配線にそれぞれ接続され、上記複数の第２接続用パッドは、上記複数の第１中間分岐配線にそれぞれ接続され、上記複数の第３接続用パッドは、上記複数の第２中間分岐配線にそれぞれ接続されていることにより、３つのチップ同士の接合状態を簡易迅速にテストしうる構造が得られる。
【００１４】
上記複数の分岐配線のうち，互いに接続される１対の接続用パッドの少なくとも一方に接続される分岐配線には、抵抗素子が介設されていることにより、抵抗素子の抵抗値を適宜調整すれば、接続用パッド同士の接続状態をより高い感度で測定することができる。
【００１５】
上記各接続制御素子は、スイッチング素子でもよいし、接続テスト時に上記各分岐配線に印加される電圧に対して順方向となる極性を有する整流素子であってもよい。
【００１６】
本発明のマルチチップモジュールの接続テスト方法は、実使用に用いられる複数の接続用パッドを有するチップを複数個備え、各チップの接続用パッドを互いに電気的に接続して構成されたマルチチップモジュールの接続テスト方法であって、上記複数の共通配線の間にそれぞれ並列に配置された各々複数の分岐配線と、上記各分岐配線に介設された接続制御素子とを備え、上記各接続用パッドが、上記複数の分岐配線のいずれかに接続されているテスト回路を形成し、実動作時には、１つの共通配線に接続される上記複数の接続用パッド同士が電気的に非導通状態となり、接続テスト時には、上記接続制御素子を通って上記共通配線同士が電気的に導通状態になるように構成しておいて、上記複数の共通配線同士の間のインピーダンスを測定することにより、上記複数のチップ間の上記各接続用パッドの接続状態の良否を判定する方法である。
【００１７】
この方法により、簡易かつ迅速にマルチチップモジュールの接続状態の良否を判定することができる。
【００１８】
上記接続制御用素子をスイッチング素子とすれば、実動作時には、上記スイッチング素子を開くことにより、上記１つの共通配線に接続される上記複数の接続用パッド同士が電気的に非導通状態となり、接続テスト時には、上記スイッチング素子を閉じることにより上記共通配線同士を導通状態になるように制御することで、簡易かつ迅速にマルチチップモジュールの接続状態の良否を判定することができる。
【００１９】
１つの共通配線に接続される上記複数の分岐配線中の上記接続制御用素子を、上記共通配線に対する極性が各々同じである整流素子であるとすれば、実動作時には、上記１つの共通配線に接続される上記複数の接続用パッド同士の間の経路に介在する上記整流素子の極性が互いに逆であることで、上記複数の接続パッド同士が電気的に非導通状態となり、接続テスト時には、上記各分岐配線中の整流素子に順方向の電圧を印加することにより上記共通配線同士を導通状態にすることで、簡易かつ迅速にマルチチップモジュールの接続状態の良否を判定することができる。
【００２０】
【発明の実施の形態】
（第１の実施形態）
図１は、本発明の第１の実施形態におけるマルチチップモジュールの接続構成を回路構成と共に示す断面図である。本実施形態においては、大チップ１００及び小チップ２００の双方に内部回路が存在している場合を例に採っている。
【００２１】
図１に示すように、大チップ１００には多数の接続用パッド１０２が設けられ、小チップ２００には多数の接続用パッド２０２が設けられている。大チップ１００の接続用パッド１０２は、実使用配線１０５により大チップ１００内の内部回路１０１に接続されており、小チップ２００の接続用パッド２０２は、実使用配線２０５により小チップ２００内の内部回路２０１に接続されている。そして、大チップ１００の接続用パッド１０２と、小チップ２００の接続用パッド２０２とが、バンプＢＰによって互いに接合されている。
【００２２】
さらに、大チップ１００の接続テスト用回路においては、第１テスト電圧を印加するための第１テスト用パッド１１７と、第２テスト電圧を印加するための第２テスト用パッド１１８とが設けられている。第１，第２テスト電圧は、いずれか一方が高電位側電圧で他方が低電位側電圧である。そして、第１テスト用パッド１１７から延びる第１共通配線と、第１共通配線１１５から分岐して延びて各実使用配線１０５に接続される第１分岐配線１１５ｘとが設けられている。つまり、各第１分岐配線１１５ｘは、実使用配線１０５を経て接続用パッド１０２に接続されている。各第１分岐配線１１５ｘには、接続制御素子１１２が配置されている。さらに、第２テスト用パッド１１８からテスト配線内パッド１１６まで延びて、小チップ２００に亘る第２共通配線２１５とが設けられている。
【００２３】
小チップ２００の接続テスト用回路においては、大チップ１００のテスト配線内パッド１１６にバンプＢＰを挟んで接続されるテスト配線内パッド２１６と、テスト配線内パッド２１６から延びる第２共通配線２１５と、第２共通配線２１５から分岐してそれぞれ実使用配線２０５まで延びる第２分岐配線２１５ｘとが設けられている。つまり、各第２分岐配線２１５ｘは、実使用配線２０５を経て接続用パッド２０２に接続されている。各第２分岐配線２１５ｘには、接続制御素子２１２が配置されている。また、大チップ１００のテスト配線内パッド１１６にバンプＢＰを挟んで接続されるテスト配線内パッド２１６が設けられている。
【００２４】
そして、小チップ２００を大チップ１００に搭載し、大チップ１００の接続用パッド１０２と小チップ２００の接続用パッド２０２との間、及び大チップ１００のテスト配線内パッド１１６と小チップ２００のテスト配線内パッド２１６との間にバンプＢＰを介在させて、バンプＢＰにより両者を電気的に接続した状態で、両チップ１００，２００を貼り合わせる。
【００２５】
すなわち、大チップ１００の第１テスト用パッド１１７から第１共通配線１１５，各第１分岐配線１１５ｘ及び接続用パッド１０２を順次経て、小チップ２００の接続用パッド２０２，各第２分岐配線２１５ｘ，第２共通配線２１５，テスト配線内パッド２１６を順次通過した後、大チップ１００のテスト配線内パッド１１６から第２テスト用パッド１１８に至る接続テスト用回路が構成されている。つまり、第２共通配線２１５の途中に２つのテスト配線内パッド２１６，１１６が介在している。
【００２６】
以上のように、接続用パッド同士はバンプを介した接合により電気的に接続され、接続用パッドと配線層とはプラグにより電気的に接続されて、大チップ１００上の配線層（又は大チップの内部回路）が小チップ２００の内部回路に接続されている。
【００２７】
本実施形態のマルチチップモジュールにおいて、小チップ２００を大チップ１００に貼り合わせたときに、各接続用パッド同士が正常に接続されているか否かを判断するための接続テストを、以下の手順により行なうことができる。
【００２８】
まず、第１テスト用パッド１１７及び第２テスト用パッド１１８にテスターのテストピンをそれぞれ立てて、各テストピンから、第１テスト用パッド１１７に第１電圧（例えば２Ｖ程度）を印加し、第２テスト用パッド１１８に第２電圧（例えば０Ｖ）を印加する。そして、第１，第２テスト用パッド１１７，１１８間に流れる電流値を測定して、測定された電流値が、すべての接続パッド同士の接続部が正常に接続されているときに流れる電流値よりも所定値以上小さいときには、接続用パッド同士の各接続部のうち一部が正常に接続されていないと判定する。これにより、複数のチップを貼り合わせて構成されるマルチチップモジュールの接続状態を簡易かつ迅速にテストすることができる。
【００２９】
本実施形態における接続制御素子としては、テスト時に分岐配線に電流が流れる一方、実使用時には各分岐配線に電流が流れないように制御する機能を有し、かつ、電流に対するインピーダンス成分を有するものであればよい。例えば、ＭＩＳトランジスタなどである。
【００３０】
（第２の実施形態）
図２は、本発明の第２の実施形態におけるマルチチップモジュールの接続構成を回路構成と共に示す断面図である。本実施形態においては、大チップ１００及び小チップ２００の双方に内部回路が存在している場合を例に採っている。
【００３１】
図２に示すように、大チップ１００には多数の接続用パッド１０２が設けられ、小チップ２００には多数の接続用パッド２０２が設けられている。大チップ１００の接続用パッド１０２は、実使用配線１０５により大チップ１００内の内部回路１０１に接続されており、小チップ２００の接続用パッド２０２は、実使用配線２０５により小チップ２００内の内部回路２０１に接続されている。そして、大チップ１００の接続用パッド１０２と、小チップ２００の接続用パッド２０２とが、バンプＢＰによって互いに接合されている。
【００３２】
さらに、大チップ１００の接続テスト用回路においては、第１テスト電圧を印加するための第１テスト用パッド１１７と、第２テスト電圧を印加するための第２テスト用パッド１１８とが設けられている。第１，第２テスト電圧は、いずれか一方が高電位側電圧で他方が低電位側電圧である。そして、第１テスト用パッド１１７から延びる第１共通配線と、各実使用配線１０５から分岐して延びて第１共通配線１１５に接続される第１分岐配線１１５ｘとが設けられている。つまり、各第１分岐配線１１５ｘは、実使用配線１０５を経て接続用パッド１０２に接続されている。各第１分岐配線１１５ｘには、接続制御素子１１２と抵抗体１１３とが直列に配置されている。さらに、第２テスト用パッド１１８からテスト配線内パッド１１６まで延びる第２共通配線２１５とが設けられている。
【００３３】
小チップ２００の接続テスト用回路においては、大チップ１００のテスト配線内パッド１１６にバンプＢＰを挟んで接続されるテスト配線内パッド２１６と、テスト配線内パッド２１６から延びる第２共通配線２１５と、第２共通配線２１５から分岐してそれぞれ実使用配線２０５まで延びる第２分岐配線２１５ｘとが設けられている。つまり、各第２分岐配線２１５ｘは、実使用配線２０５を経て接続用パッド２０２に接続されている。各第２分岐配線２１５ｘには、接続制御素子２１２と抵抗体２１３とが直列に配置されている。また、大チップ１００のテスト配線内パッド１１６にバンプＢＰを挟んで接続されるテスト配線内パッド２１６が設けられている。
【００３４】
そして、小チップ２００を大チップ１００に搭載し、大チップ１００の接続用パッド１０２と小チップ２００の接続用パッド２０２との間、及び大チップ１００のテスト配線内パッド１１６と小チップ２００のテスト配線内パッド２１６との間にバンプＢＰを介在させて、バンプＢＰにより両者を電気的に接続した状態で、両チップ１００，２００を貼り合わせる。
【００３５】
本実施形態においても、大チップ１００の第１テスト用パッド１１７から第１共通配線１１５，各第１分岐配線１１５ｘ及び接続用パッド１０２を順次経て、小チップ２００の接続用パッド２０２，各第２分岐配線２１５ｘ，第２共通配線２１５，テスト配線内パッド２１６を順次通過した後、大チップ１００のテスト配線内パッド１１６から第２テスト用パッド１１８に至る接続テスト用回路が構成されている。つまり、第２共通配線２１５の途中に２つのテスト配線内パッド２１６，１１６が介在している。
【００３６】
以上のように、接続用パッド同士はバンプを介した接合により電気的に接続され、接続用パッドと配線層とはプラグにより電気的に接続されて、大チップ１００上の配線層（又は大チップの内部回路）が小チップ２００の内部回路に接続されている。
【００３７】
本実施形態における接続制御素子としては、テスト時に分岐配線に電流が流れる一方、実使用時には各分岐配線に電流が流れないように制御する機能を有するものであればよい。以下、接続制御素子の構造の具体例について説明する。
【００３８】
−第２の実施形態の第１の具体例−
図３は、本発明の第２の実施形態の第１の具体例におけるマルチチップモジュールの接続構成を回路構成と共に示す断面図である。
【００３９】
この具体例は、図２に示す構成とほとんど共通の構成を有しているが、接続制御素子として、スイッチングトランジスタ１１２Ａ，２１２Ａを備えている。各スイッチングトランジスタ１１２Ａ，２１２Ａは、制御回路（図示せず）により、接続テスト時にはオンとなって電流を流す一方、実使用時にはオフとなって電流を遮断するように構成されている。
【００４０】
−第２の実施形態の第２の具体例−
図４は、本発明の第２の実施形態の第２の具体例におけるマルチチップモジュールの接続構成を回路構成と共に示す断面図である。
【００４１】
この具体例は、図２に示す構成とほとんど共通の構成を有しているが、接続制御素子として、接続テスト時に印加されるテスト電圧に対して順バイアスとなる極性を有するダイオード１１２Ｂ，２１２Ｂを備えている。
【００４２】
この構成により、接続制御素子の動作を制御することなく、接続テスト時には電流を通過させる一方、実使用時には、各実使用配線（接続用パッド）同士の間の経路で、極性（ＰＮ方向）が互いに逆向きである１対のダイオードが必ず存在する構造となることで、各実使用配線同士（接続用パッド同士）の間の電流を遮断するように構成されている。ただし、接続テスト時には、第１テスト用パッド１１７に高電位側電圧を第２テスト用パッド１１８に低電位側電圧を印加する必要がある。
【００４３】
そして、マルチチップモジュールの接続テストが終了してマルチチップモジュールを製品化する際には、第１テスト用パッド１１７は接地配線に、第２テスト用パッド１１８はＩ／Ｏの電源電圧供給配線に接続して、接続テスト用回路に電流が流れないようにしておく。
【００４４】
（第３の実施形態）
図５は、本発明の第３の実施形態におけるマルチチップモジュールの接続構成を回路構成と共に示す断面図である。本実施形態においては、大チップ１００及び小チップ２００の双方に内部回路が存在している場合を例に採っている。
【００４５】
図５に示すように、大チップ１００には多数の接続用パッド１０２が設けられ、小チップ２００には多数の接続用パッド２０２が設けられている。大チップ１００の接続用パッド１０２は、実使用配線１０５により大チップ１００内の内部回路１０１に接続されており、小チップ２００の接続用パッド２０２は、実使用配線２０５により小チップ２００内の内部回路２０１に接続されている。そして、大チップ１００の接続用パッド１０２と、小チップ２００の接続用パッド２０２とが、バンプＢＰによって互いに接合されている。
【００４６】
さらに、大チップ１００の接続テスト用回路においては、第１テスト電圧を印加するための第１テスト用パッド１１７と、第２テスト電圧を印加するための第２テスト用パッド１１８とが設けられている。第１，第２テスト電圧は、いずれか一方が高電位側電圧で他方が低電位側電圧である。そして、第１テスト用パッド１１７から延びる第１共通配線１１５と、第１共通配線１１５から分岐して延びて各実使用配線１０５に接続される第１分岐配線１１５ｘと、第２テスト用パッド１１８から延びる第２共通配線２１５と、第２共通配線２１５から分岐して延びて各テスト配線内パッド１１６に接続される第２分岐配線２１５ｘとが設けられている。つまり、各第１分岐配線１１５ｘは、実使用配線１０５を経て接続用パッド１０２に接続されている。各第１分岐配線１１５ｘには、接続制御素子１１２と抵抗体１１３とが互いに直列に配置されている。各第２分岐配線２１５ｘには、接続制御素子２１２と抵抗体２１３とが直列に配置されている。
【００４７】
小チップ２００の接続テスト用回路においては、大チップ１００のテスト配線内パッド１１６にバンプＢＰを挟んで接続されるテスト配線内パッド２１６と、テスト配線内パッド２１６から延びる第２共通配線２１５と、第２共通配線２１５から分岐して延びて実使用配線２０５に接続される第２分岐配線２１５ｘとが設けられている。つまり、各第２分岐配線２１５ｘは、実使用配線２０５を経て接続用パッド２０２に接続されている。そして、小チップ２００の各第２分岐配線２１５ｘには、接続制御素子や抵抗体は配置されていない。また、大チップ１００のテスト配線内パッド１１６にバンプＢＰを挟んで接続されるテスト配線内パッド２１６が設けられている。
【００４８】
そして、小チップ２００を大チップ１００に搭載し、大チップ１００の接続用パッド１０２と小チップ２００の接続用パッド２０２との間、及び大チップ１００のテスト配線内パッド１１６と小チップ２００のテスト配線内パッド２１６との間にバンプＢＰを介在させて、バンプＢＰにより両者を電気的に接続した状態で、両チップ１００，２００を貼り合わせる。
【００４９】
本実施形態においても、大チップ１００の第１テスト用パッド１１７から第１共通配線１１５，各第１分岐配線１１５ｘ及び接続用パッド１０２を順次経て、小チップ２００の接続用パッド２０２，各第２分岐配線２１５ｘ，テスト配線内パッド２１６を順次通過した後、大チップ１００のテスト配線内パッド１１６から第２共通配線２１５を経て第２テスト用パッド１１８に至る接続テスト用回路が構成されている。つまり、第２共通配線２１５の途中に２つのテスト配線内パッド２１６，１１６が介在している。
【００５０】
このように、複数のチップを貼り合わせて構成されるマルチチップモジュールにおいて、一方のチップのみに接続テスト用回路を構成する要素を配置して、他方のチップには接続テスト用回路の分岐配線のみを設けることも可能である。
【００５１】
（第４の実施形態）
図６は、本発明の第４の実施形態におけるマルチチップモジュールの接続構成を回路構成と共に示す断面図である。本実施形態においては、大チップ１００及び小チップ２００の双方に内部回路が存在している場合を例に採っている。
【００５２】
図６に示すように、大チップ１００には多数の接続用パッド１０２が設けられ、小チップ２００には多数の接続用パッド２０２が設けられている。大チップ１００の接続用パッド１０２は、実使用配線１０５により大チップ１００内の内部回路１０１に接続されており、小チップ２００の接続用パッド２０２は、実使用配線２０５により小チップ２００内の内部回路２０１に接続されている。そして、大チップ１００の接続用パッド１０２と、小チップ２００の接続用パッド２０２とが、バンプＢＰによって互いに接合されている。
【００５３】
さらに、大チップ１００の接続テスト用回路においては、第１テスト電圧を印加するための第１テスト用パッド１１７と、第２テスト電圧を印加するための第２テスト用パッド１１８とが設けられ、大チップ１００の接続テスト用回路は、第１テスト用パッド１１７に接続される並列回路Ａと、第２テスト用パッド１１８に接続される並列回路Ｂとに分かれている。第１，第２テスト電圧は、いずれか一方が高電位側電圧で他方が低電位側電圧である。
【００５４】
並列回路Ａには、第１テスト用パッド１１７から延びる第１共通配線１１５ａと、第１共通配線１１５ａから分岐して延びて各実使用配線１０５に接続される第１分岐配線１１５ａｘとが設けられている。つまり、各第１分岐配線１１５ａｘは、実使用配線１０５を経て接続用パッド１０２に接続されている。各第１分岐配線１１５ａｘには、接続制御素子１１２ａと抵抗体１１３ａとが互いに直列に配置されている。
【００５５】
並列回路Ｂには、第２テスト用パッド１１８から延びる第２共通配線１１５ｂと、第２共通配線１１５ｂから分岐して延びて各実使用配線１０５に接続される第２分岐配線１１５ｂｘとが設けられている。各第２分岐配線１１５ｂｘは、実使用配線１０５を経て接続用パッド１０２に接続されている。各第２分岐配線１１５ｂｘには、接続制御素子１１２ｂと抵抗体１１３ｂとが直列に配置されている。
【００５６】
一方、小チップ２００の接続テスト用回路においては、中間共通配線２６５が設けられており、中間共通配線２６５は、第１テスト用パッド１１７に接続される並列回路Ａと、第２テスト用パッド１１８に接続される並列回路Ｂとに亘っている。
【００５７】
そして、小チップ２００中の並列回路Ａに属する部分には、中間共通配線２６５から分岐してそれぞれ実使用配線２０５まで延びる第１中間分岐配線２６５ａと、各第１中間分岐配線２６５ａに直列に介設された接続制御素子２６２ａ及び抵抗体２６３ａとが設けられている。つまり、各第１中間分岐配線２６５ａは、実使用配線２０５を経て接続用パッド２０２に接続されている。
【００５８】
また、小チップ２００中の並列回路Ｂに属する部分には、中間共通配線２６５から分岐してそれぞれ実使用配線２０５まで延びる第２中間分岐配線２６５ｂと、各第２中間分岐配線２６５ｂに直列に介設された接続制御素子２６２ｂ及び抵抗体２６３ｂとが設けられている。つまり、各第２中間分岐配線２６５ｂは、実使用配線２０５を経て接続用パッド２０２に接続されている。
【００５９】
そして、小チップ２００を大チップ１００に搭載し、大チップ１００の接続用パッド１０２と小チップ２００の接続用パッド２０２との間にバンプＢＰを介在させて、バンプＢＰにより両者を電気的に接続した状態で、両チップ１００，２００を貼り合わせる。
【００６０】
この実施形態では、第１テスト用パッド１１７と第２テスト用パッド１１８との間に並列回路Ａと並列回路Ｂとが直列に配置された構造となっている。そして、本実施形態では第１〜第３の実施形態において必要であったテスト配線内パッドは必要でない。つまり、第１，第２テスト用パッド１１７，１１８を除くと、すべて実使用に用いられる接続用パッド１０２，２０２だけで配線接続テストが可能になる。
【００６１】
本実施形態における接続制御素子としては、テスト時に分岐配線に電流が流れる一方、実使用時には各分岐配線に電流が流れないように制御する機能を有するものであればよい。
【００６２】
−第４の実施形態の変形例−
図７は、本発明の第４の実施形態の変形例におけるマルチチップモジュールの接続構成を回路構成と共に示す断面図である。本実施形態においては、大チップ１００及び２つの小チップ２００ａ，２００ｂのいずれにも内部回路が存在している場合を例に採っている。
【００６３】
図７に示すように、大チップ１００には多数の接続用パッド１０２が設けられ、２つの小チップ２００ａ，２００ｂにはそれぞれ多数の接続用パッド２０２ａ，２０２ｂが設けられている。大チップ１００の接続用パッド１０２は、実使用配線１０５により大チップ１００内の内部回路１０１に接続されており、小チップ２００ａ，２００ｂの接続用パッド２０２ａ，２０２ｂは、実使用配線２０５により小チップ２００ａ，２００ｂ内の内部回路２０１ａ，２０１ｂに接続されている。そして、大チップ１００の接続用パッド１０２と、小チップ２００ａ，２００ｂの接続用パッド２０２ａ，２０２ｂとが、バンプＢＰによって互いに接合されている。
【００６４】
さらに、大チップ１００の接続テスト用回路においては、第１テスト電圧を印加するための第１テスト用パッド１１７と、第２テスト電圧を印加するための第２テスト用パッド１１８とが設けられ、大チップ１００の接続テスト用回路は、第１テスト用パッド１１７に接続される並列回路Ａと、第２テスト用パッド１１８に接続される並列回路Ｂとに分かれている。第１，第２テスト電圧は、いずれか一方が高電位側電圧で他方が低電位側電圧である。
【００６５】
並列回路Ａには、第１テスト用パッド１１７から延びる第１共通配線１１５ａと、第１共通配線１１５ａから分岐して延びて各実使用配線１０５に接続される第１分岐配線１１５ａｘとが設けられている。つまり、各第１分岐配線１１５ａｘは、実使用配線１０５を経て接続用パッド１０２に接続されている。各第１分岐配線１１５ａｘには、接続制御素子１１２ａと抵抗体１１３ａとが互いに直列に配置されている。
【００６６】
並列回路Ｂには、第２テスト用パッド１１８から延びる第２共通配線１１５ｂと、第２共通配線１１５ｂから分岐して延びて各実使用配線１０５に接続される第２分岐配線１１５ｂｘとが設けられている。各第２分岐配線１１５ｂｘは、実使用配線１０５を経て接続用パッド１０２に接続されている。各第２分岐配線１１５ｂｘには、接続制御素子１１２ｂと抵抗体１１３ｂとが直列に配置されている。
【００６７】
また、大チップ１００には、並列回路Ａと並列回路Ｂとの接続部に相当する中間共通配線２６５が設けられており、中間共通配線２６５の両端には、並列回路Ａに接続されるテスト配線内パッド１１６ａと、並列回路Ｂに接続されるテスト配線内パッド１１６ｂとが設けられている。
【００６８】
一方、小チップ２００ａの接続テスト用回路（並列回路Ａの一部）においては、テスト配線内パッド２１６ａから延びる第１中間共通配線２６５ａと、第１中間共通配線２６５ａから分岐してそれぞれ実使用配線２０５まで延びる第１中間分岐配線２６５ａｘと、各第１中間分岐配線２６５ａｘに直列に介設された接続制御素子２６２ａ及び抵抗体２６３ａとが設けられている。つまり、各第１中間分岐配線２６５ａｘは、実使用配線２０５を経て接続用パッド２０２ａに接続されている。
【００６９】
また、小チップ２００ｂの接続テスト用回路（並列回路Ｂの一部）においては、テスト配線内パッド２１６ｂから延びる第２中間共通配線２６５ｂと、第２中間共通配線２６５ｂから分岐してそれぞれ実使用配線２０５まで延びる第２中間分岐配線２６５ｂｘと、各第２中間分岐配線２６５ｂｘに直列に介設された接続制御素子２６２ｂ及び抵抗体２６３ｂとが設けられている。つまり、各第２中間分岐配線２６５ｂｘは、実使用配線２０５を経て接続用パッド２０２ｂに接続されている。
【００７０】
そして、小チップ２００ａ，２００ｂを大チップ１００に搭載し、大チップ１００の接続用パッド１０２と小チップ２００ａ，２００ｂの接続用パッド２０２ａ，２０２ｂとの間にバンプＢＰを介在させて、バンプＢＰにより両者を電気的に接続した状態で、大チップ１００に、各小チップチップ１００ａ，１００ｂを貼り合わせる。
【００７１】
このように、並列回路Ａ，Ｂが２つの小チップ２００ａ，２００ｂに亘っている場合にも、第４の実施形態と同様に、並列回路Ａ，Ｂを用いて接続テストを行なうことができる。なお、小チップ２００ａ，２００ｂの各テスト配線内パッド２１６ａ，２１６ｂ同士をワイヤなどで接続してもよく、その場合には、大チップ１００のテスト配線内パッド１１６ａ，１１６ｂは不要となる。また、図７の破線に示すように、各小チップ２００ａ，２００ｂのテスト配線内パッド２１６ａ，２１６ｂを各小チップ２００ａ，２００ｂの側面（又は上面）に設け、各テスト配線内パッド同士をワイヤ，バンプなどで接続してもよい。
【００７２】
また、小チップ２００の数が３つ以上であっても、小チップ２００の数だけ接続テスト用回路内に組み込まれる並列回路の数を設ければよいことになる。
【００７３】
上記各実施形態のマルチチップモジュールにおいて、小チップ２００を大チップ１００に貼り合わせたときに、各接続用パッド同士の接続部が正常に接続されているか否かを判断するための接続テストを、以下のように行なうことができる。
【００７４】
（第５の実施形態）
図８は、本発明の第５の実施形態における接続テストを行なう方法を説明するための図である。ここでは、第２の実施形態の接続テスト用回路（図２の説明参照）用いる場合を例にとっている。
【００７５】
まず、第１テスト用パッド１１７及び第２テスト用パッド１１８にテスターのテストピンＴＰ１，ＴＰ２をそれぞれ立てて、第１テストピンＴＰ１から、第１テスト用パッド１１７に第１電圧（例えば２Ｖ程度）を印加し、第２テストピンＴＰ２から第２テスト用パッド１１８に第２電圧（例えば０Ｖ）を印加する。そして、第１，第２テスト用パッド１１７，１１８間に流れる電流値を測定して、測定された電流値が、すべての接続用パッド同士が正常に接続されているときに流れる電流値よりも所定値以上小さいときには、接続用パッド同士の各接続部の一部が正常に接続されていないと判定する。これにより、複数のチップを貼り合わせて構成されるマルチチップモジュールの接続状態を簡易かつ迅速にテストすることができる。
【００７６】
例えば、各チップ１００，２００の接続テスト用回路におけるパッド数が１００個ずつあり、各抵抗体３の抵抗値が１ｋΩのとき、すべての接続用パッド同士が正常に接続されている場合には、並列に配置された抵抗体３全体の抵抗値は１０Ωになる。したがって、配線の抵抗値を無視すると、テスト電圧が２Ｖのときには、テストピンＴＰ１，ＴＰ２間に２００ｍＡの電流が流れるはずである。ところが、１００個ある接続用パッド同士の各接続部のうち１箇所だけが非接続状態であるとすると、並列に配置された抵抗体３全体の抵抗値は約１０．１Ωになり、テストピンＴＰ１，ＴＰ２間に流れる電流は１９８ｍＡとなる。この電流値の相違を検出することは、検出感度や検出精度の点からみても容易である。例えば、１９９ｍＡをしきい値として、電流値が１９９ｍＡ以上か、１９９ｍＡよりも小さいかによって接続用パッド同士の各接続部の接続状態の良否を判定することができる。
【００７７】
本実施形態によると、チップオンチップ型（いわゆるＣＯＣ型）のマルチチップモジュールにおいて、小チップと大チップとに互いに接続される多数の信号用パッドが設けられている場合、各パッドごとに接続テストを行なうのではなく、多数のパッドに抵抗体を付加して並列に接続された抵抗体の抵抗値の変化を利用して、接続状態の正常，非正常を判定するようにしているので、簡素な構成でありながら、多くのパッドの接続状態を一括して測定することができ、接続用テストを迅速に行なうことができる。
【００７８】
（第６の実施形態）
図９は、本発明の第６の実施形態における接続テストを行なう方法を説明するための図である。ここでは、第２の実施形態の第１の具体例の接続テスト用回路（図３の説明参照）用いる場合を例にとっている。
【００７９】
まず、第１テスト用パッド１１７及び第２テスト用パッド１１８にテスターのテストピンＴＰ１，ＴＰ２をそれぞれ立てて、第１テストピンＴＰ１から、第１テスト用パッド１１７に第１電圧（例えば２Ｖ程度）を印加し、第２テストピンＴＰ２から第２テスト用パッド１１８に第２電圧（例えば０Ｖ）を印加する。このとき、制御回路（図示せず）によって各スイッチングトランジスタ１１２Ａ，２１２Ａを閉じる（オンにする）ように制御する。そして、第１，第２テスト用パッド１１７，１１８間に流れる電流値を測定して、測定された電流値が、すべての接続用パッド同士が正常に接続されているときに流れる電流値よりも所定値以上小さいときには、接続用パッド同士の各接続部の一部が正常に接続されていないと判定する。具体的には、第５の実施形態において説明したとおりである。
【００８０】
これにより、複数のチップを貼り合わせて構成されるマルチチップモジュールの接続状態を簡易かつ迅速にテストすることができる。
【００８１】
そして、本実施形態においては、接続テストが終了した後は、各スイッチングトランジスタ１１２Ａ，２１２Ａを開く（オフにする）ように制御する。これにより、実使用時には各分岐配線１１５ｘ，２１５ｘに信号が流れることがないので、接続テスト用回路とは切り離して各内部回路１０１，２０１を動作させることができる。
【００８２】
（第７の実施形態）
図１０は、本発明の第７の実施形態における接続テストを行なう方法を説明するための図である。ここでは、第２の実施形態の第２の具体例の接続テスト用回路（図４の説明参照）用いる場合を例にとっている。
【００８３】
まず、第１テスト用パッド１１７及び第２テスト用パッド１１８にテスターのテストピンＴＰ１，ＴＰ２をそれぞれ立てて、第１テストピンＴＰ１から、第１テスト用パッド１１７に第１電圧（例えば２Ｖ程度）を印加し、第２テストピンＴＰ２から第２テスト用パッド１１８に第２電圧（例えば０Ｖ）を印加する。このとき、本実施形態においては、ダイオード１１２Ｂ，２１２Ｂ（接続制御素子）は、その極性が第１電圧，第２電圧に対して順方向になる向きに設置されている。したがって、第６の実施形態に比べて、接続制御素子の導通・非導通を制御する必要はない。そして、第１，第２テスト用パッド１１７，１１８間に流れる電流値を測定して、測定された電流値が、すべての接続用パッド同士の接続部が正常に接続されているときに流れる電流値よりも所定値以上小さいときには、接続用パッド同士の各接続部の一部が正常に接続されていないと判定する。具体的には、第５の実施形態において説明したとおりである。
【００８４】
これにより、複数のチップを貼り合わせて構成されるマルチチップモジュールの接続状態を簡易かつ迅速にテストすることができる。
【００８５】
そして、本実施形態においては、接続テストが終了した後は、接続テスト用回路はそのままの状態で、各内部回路１０１，２０１を接続テスト用回路とは切り離して実使用に供することができる。大チップ１００の実使用配線１０５同士、又は小チップ２００の実使用配線２０５同士は２つの分岐配線によって接続されているが、２つの分岐配線に介設されたダイオードが互いに逆向きの極性になるように配置されているので、大チップ１００の実使用配線１０５同士、又は小チップ２００の実使用配線２０５同士の間に接続テスト用回路を通じて信号が流れることはないからである。
【００８６】
すなわち、本実施形態では、接続制御素子用の制御回路を設けることなく接続テストと実使用との切り換えを行なうことができる利点がある。
【００８７】
そして、マルチチップモジュールの接続テストが終了してマルチチップモジュールを製品化する際には、第１テスト用パッド１１７は接地配線に、第２テスト用パッド１１８はＩ／Ｏの電源電圧供給配線に接続して、接続テスト用回路に電流が流れないようにしておく。
【００８８】
（第８の実施形態）
図１１は、本発明の第８の実施形態における接続テストを行なう方法を説明するための図であって、図１１には、マルチチップモジュールの接続構成及び回路構成も共に示されている。本実施形態においては、大チップ１００及び小チップ２００の双方に内部回路が存在している場合を例に採っている。
【００８９】
図１１に示すように、本実施形態の接続テスト用回路の構造は、第３の実施形態において説明した図４に示す構造の変形例ということができる。
【００９０】
大チップ１００には多数の接続用パッド１０２が設けられ、小チップ２００には多数の接続用パッド２０２が設けられている。大チップ１００の接続用パッド１０２は、実使用配線１０５により大チップ１００内の内部回路１０１に接続されており、小チップ２００の接続用パッド２０２は、実使用配線２０５により小チップ２００内の内部回路２０１に接続されている。そして、大チップ１００の接続用パッド１０２と、小チップ２００の接続用パッド２０２とが、バンプＢＰによって互いに接合されている。
【００９１】
さらに、大チップ１００の接続テスト用回路においては、第１テスト電圧を印加するための第１テスト用パッド１１７と、第２テスト電圧を印加するための第２テスト用パッド１１８とが設けられている。そして、第１テスト用パッド１１７に高電圧を印加し、第２テスト用パッド１１８に低電圧を印加して接続テストを行なう。
【００９２】
また、大チップ１００には、第１テスト用パッド１１７から延びる第１共通配線１１５と、第１共通配線１１５中に設けられたテスト配線内パッド１１６Ａと、第２テスト用パッド１１８から延びる第２共通配線２１５と、第２共通配線２１５中に設けられたテスト配線内パッド１１６Ｂと、小チップ２００において第１共通配線２１５から分岐して延びて実使用配線１０５に接続される第２分岐配線２１５ｘの一部と、第２分岐配線２１５ｘ中に設けられたテスト配線内パッド１１６とが設けられている。
【００９３】
一方、小チップ２００には、大チップ１００のテスト配線内パッド１１６ＡにバンプＢＰを介して接続されるテスト配線内パッド２１６Ａと、テスト配線内パッド２１６Ａから延びる第１共通配線１１５と、第１共通配線１１５から分岐して延びて各実使用配線１０５に接続される第１分岐配線１１５ｘと、大チップ１００のテスト配線内パッド１１６ＢにバンプＢＰを介して接続されるテスト配線内パッド２１６Ｂと、テスト配線内パッド２１６Ｂから延びる第２共通配線２１５と、第２共通配線２１５から分岐して延びる第２分岐配線２１５ｘとが設けられている。各第１分岐配線１１５ｘには、ダイオード１１２Ｂと抵抗体１１３とが互いに直列に配置されている。各第２分岐配線２１５ｘには、ダイオード２１２Ｂと抵抗体２１３とが直列に配置されている。そして、各第１分岐配線１１５ｘは、実使用配線２０５を経て接続用パッド２０２に接続されている。また、第２分岐配線２１５ｘは、実使用配線１０５を経て接続用パッド１０２に接続されている。
【００９４】
つまり、第１共通配線１１５は、２つのテスト配線内パッド１１６Ａ，２１６Ａ及びバンプＢＰを挟んで、大チップ１００及び小チップ２００に亘って形成されている。第２共通配線２１５は、２つのテスト配線内パッド１１６Ｂ，２１６Ｂ及びバンプＢＰを挟んで、大チップ１００及び小チップ２００に亘って形成されている。第２分岐配線２１５ｘは、多数のテスト配線内パッド１１６，２１６及びバンプＢＰを挟んで、大チップ１００及び小チップ２００に亘って形成されている。そして、第１分岐配線１１５ｘは小チップ２００内に形成されている。したがって、接続テスト用回路内の要素はすべて小チップ２００内に収納されていて、大チップ１００内には、接続テスト用回路内の要素は設けられておらず接続テスト回路用の配線のみが設けられている。
【００９５】
本実施形態においても、接続テスト時には、第１テスト用パッド１１７及び第２テスト用パッド１１８にテスターのテストピンＴＰ１，ＴＰ２をそれぞれ立てて、第１テストピンＴＰ１から、第１テスト用パッド１１７に第１電圧（例えば２Ｖ程度）を印加し、第２テストピンＴＰ２から第２テスト用パッド１１８に第２電圧（例えば０Ｖ）を印加する。このとき、ダイオード１１２Ｂ，２１２Ｂ（接続制御素子）は、その極性が第１電圧，第２電圧に対して順方向になる向きに設置されている。したがって、第６の実施形態に比べて、接続制御素子の導通・非導通を制御する必要はない。そして、第１，第２テスト用パッド１１７，１１８間に流れる電流値を測定して、測定された電流値が、すべての接続用パッド同士が正常に接続されているときに流れる電流値よりも所定値以上小さいときには、接続用パッド同士の各接続部の一部が正常に接続されていないと判定する。具体的には、第５の実施形態において説明したとおりである。
【００９６】
これにより、複数のチップを貼り合わせて構成されるマルチチップモジュールの接続状態を簡易かつ迅速にテストすることができる。
【００９７】
そして、本実施形態においては、接続テストが終了した後は、接続テスト用回路はそのままの状態で、各内部回路１０１，２０１を接続テスト用回路とは切り離して実使用に供することができる。大チップ１００の実使用配線１０５同士、又は小チップ２００の実使用配線２０５同士は２つの分岐配線によって接続されているが、２つの分岐配線に介設されたダイオードが互いに逆向きの極性になるように配置されているので、大チップ１００の実使用配線１０５同士、又は小チップ２００の実使用配線２０５同士の間に接続テスト用回路を通じて信号が流れることはないからである。
【００９８】
すなわち、本実施形態においても、第７の実施形態と同様に、接続制御素子用の制御回路を設けることなく接続テストと実使用との切り換えを行なうことができる利点がある。
【００９９】
そして、マルチチップモジュールの接続テストが終了してマルチチップモジュールを製品化する際には、第１テスト用パッド１１７は接地配線に、第２テスト用パッド１１８はＩ／Ｏの電源電圧供給配線に接続して、接続テスト用回路に電流が流れないようにしておく。
【０１００】
（第９の実施形態）
図１２は、本発明の第９の実施形態における接続テストを行なう方法を説明するための図であって、図１２には、マルチチップモジュールの接続構成及び回路構成も共に示されている。本実施形態においては、２つの小チップ２００ａ，２００ｂの双方に内部回路が存在しているが、大チップ１００には内部回路が存在しない場合を例に採っている。
【０１０１】
大チップ１００には多数の接続用パッド１０２が設けられ、小チップ２００ａ，２００ｂには多数の接続用パッド２０２ａ，２０２ｂが設けられている。大チップ１００の接続用パッド１０２は、実使用配線１０５により互いに接続されており、小チップ２００ａ，２００ｂの接続用パッド２０２ａ，２０２ｂは、それぞれ実使用配線２０５ａ，２０５ｂにより小チップ２００ａ，２００ｂ内の内部回路２０１ａ，２０１ｂに接続されている。そして、大チップ１００の接続用パッド１０２と、小チップ２００ａ，２００ｂの接続用パッド２０２ａ，２０２ｂとが、バンプＢＰによって互いに接合されている。すなわち、小チップ２００ａの内部回路２０１ａと、小チップ２００ｂの内部回路２０１ｂとは、大チップ１００の実使用配線１０５を通って互いに電気的に接続されている。
【０１０２】
さらに、大チップ１００の接続テスト用回路においては、第１テスト電圧を印加するための第１テスト用パッド１１７と、第２テスト電圧を印加するための第２テスト用パッド１１８とが設けられている。第１，第２テスト電圧は、いずれか一方が高電位側電圧で他方が低電位側電圧である。
【０１０３】
また、大チップ１００には、第１テスト用パッド１１７から延びる第１共通配線１１５と、第１共通配線１１５中に設けられたテスト配線内パッド１１６Ａと、第２テスト用パッド１１８から延びる第２共通配線２１５と、第２共通配線２１５中に設けられたテスト配線内パッド１１６Ｂとが設けられている。
【０１０４】
一方、小チップ２００ａには、大チップ１００のテスト配線内パッド１１６ＡにバンプＢＰを介して接続されるテスト配線内パッド２１６Ａと、テスト配線内パッド２１６Ａから延びる第１共通配線１１５と、第１共通配線１１５から分岐して延びて各実使用配線２０５ａに接続される第１分岐配線１１５ｘとが設けられている。各第１分岐配線１１５ｘには、ダイオード１１２Ｂと抵抗体１１３とが互いに直列に配置されている。そして、各第１分岐配線１１５ｘは、実使用配線２０５ａを経て接続用パッド２０２ａに接続されている。
【０１０５】
また、小チップ２００ｂには、大チップ１００のテスト配線内パッド１１６ＢにバンプＢＰを介して接続されるテスト配線内パッド２１６Ｂと、テスト配線内パッド２１６Ｂから延びる第２共通配線２１５と、第２共通配線２１５から分岐して延びて実使用配線２０５ｂに接続される第２分岐配線２１５ｘとが設けられている。各第２分岐配線２１５ｘには、ダイオード２１２Ｂと抵抗体２１３とが直列に配置されている。そして、第２分岐配線２１５ｘは、実使用配線２０５ｂを経て接続用パッド１０２に接続されている。
【０１０６】
つまり、第１共通配線１１５は、２つのテスト配線内パッド１１６Ａ，２１６Ａ及びバンプＢＰを挟んで、大チップ１００及び小チップ２００ａに亘って形成されている。第２共通配線２１５は、２つのテスト配線内パッド１１６Ｂ，２１６Ｂ及びバンプＢＰを挟んで、大チップ１００及び小チップ２００ｂに亘って形成されている。第１分岐配線１１５ｘは、小チップ２００ａ内に形成されており、第２分岐配線２１５ｘは小チップ２００ｂ内に形成されている。したがって、接続テスト用回路内の要素はすべて小チップ２００ａ，２００ｂ内に収納されていて、大チップ１００内には、接続テスト用回路内の要素は設けられておらず接続テスト回路用の配線のみが設けられている。
【０１０７】
本実施形態においても、接続テスト時には、第１テスト用パッド１１７及び第２テスト用パッド１１８にテスターのテストピンＴＰ１，ＴＰ２をそれぞれ立てて、第１テストピンＴＰ１から、第１テスト用パッド１１７に第１電圧（例えば２Ｖ程度）を印加し、第２テストピンＴＰ２から第２テスト用パッド１１８に第２電圧（例えば０Ｖ）を印加する。このとき、ダイオード１１２Ｂ，２１２Ｂ（接続制御素子）は、その極性が第１電圧，第２電圧に対して順方向になる向きに設置されている。したがって、第６の実施形態に比べて、接続制御素子の導通・非導通を制御する必要はない。そして、第１，第２テスト用パッド１１７，１１８間に流れる電流値を測定して、測定された電流値が、すべての接続用パッド同士が正常に接続されているときに流れる電流値よりも所定値以上小さいときには、接続用パッド同士の各接続部の一部が正常に接続されていないと判定する。具体的には、第５の実施形態において説明したとおりである。
【０１０８】
これにより、複数のチップを貼り合わせて構成されるマルチチップモジュールの接続状態を簡易かつ迅速にテストすることができる。
【０１０９】
そして、本実施形態においては、接続テストが終了した後は、接続テスト用回路はそのままの状態で、各内部回路１０１ａ，１０１ｂを接続テスト用回路とは切り離して実使用に供することができる。小チップ２００ａの実使用配線２０５ａ同士，又は小チップ２００ｂの実使用配線２０５ｂ同士は２つの分岐配線によって接続されているが、２つの分岐配線に介設されたダイオードが互いに逆向きの極性になるように配置されているので、小チップ２００ａの実使用配線２０５ａ同士，又は小チップ２００ｂの実使用配線２０５ｂ同士の間に接続テスト用回路を通じて信号が流れることはないからである。
【０１１０】
すなわち、本実施形態においても、第７の実施形態と同様に、接続制御素子用の制御回路を設けることなく接続テストと実使用との切り換えを行なうことができる利点がある。
【０１１１】
また、本実施形態においては、大チップ１００のテスト用回路に素子を形成する必要がないので、本実施形態は、大チップ１００を配線線用のチップとして用いる場合に特に適した構造である。
【０１１２】
（その他の実施形態）
上記各実施形態において、各ダイオードの順方向の向きは、テスト電圧に対して順方向であればよいので、第１テスト用パッド１１７に低電位側電圧を印加し、第２テスト用パッド１１８に高電位側電圧を印加する場合には、上記各実施形態と逆方向を順方向とするダイオードを配置すればよい。
【０１１３】
本発明の接続制御素子として、上記各実施形態のダイオードに代えて、ＮＭＩＳＦＥＴのドレインと基板領域とを短絡させたもの（ドレインからソースに向かう方向が順方向）や、ＰＭＩＳＦＥＴのソースと基板領域と短絡させたもの（ソースからドレインに向かう方向が順方向）を用いることもできる。
【０１１４】
そして、マルチチップモジュールの接続テストが終了してマルチチップモジュールを製品化する際には、第１テスト用パッド１１７は接地配線に、第２テスト用パッド１１８はＩ／Ｏの電源電圧供給配線に接続して、接続テスト用回路に電流が流れないようにしておく。
【０１１５】
なお、上記各実施形態においては、分岐配線における接続制御素子−分岐部間に抵抗体を配置したが、抵抗体を配置する部位は上記各実施形態に示す位置に限られるものではない。すなわち、抵抗体は分岐配線中のいずれかの部位に配置されていればよい。また、上記第２〜第８の実施形態においては、互いに接続される１対の接続用パッドにつながる２つの分岐配線にそれぞれ抵抗体を設けたが、互いに接続される１対の接続用パッドにつながる２つの分岐配線のうちいずれか一方に抵抗体が設けられていれば、接続用パッド同士の接続状態の良否を判定することができる。
【０１１６】
上記各実施形態においては、第１，第２テスト用パッド１１７，１１８を設けたが、テスト用パッドは必ずしもなくてもよい。共通配線が広いときには直接共通配線にテストピンをあてて電圧を印加することも可能だからである。
【０１１７】
また、上記各実施形態において、図示されているチップ以外のチップをマルチチップモジュールが含んでいてもよいので、その場合には、テスト用パッドは必ずしも接続テストを行なう対象となっている２つのチップ又は３つのチップのいずれかに配置されていなくてもよい。接続テストを行なう対象以外のチップにテスト用パッドが設けられていても、テスト用パッドが配線を介して共通配線に接続されていれば、テスト電圧の印加に支障を来すことはないからである。
【０１１８】
また、上記各実施形態では、分岐配線が実使用配線に接続され、実使用配線を通って接続用パッドに接続される構成を採ったが、分岐配線が実使用配線に直接接続されることなく接続用パッドに直接接続されていてもよい。
【０１１９】
【発明の効果】
本発明のマルチチップモジュール及びその接続テスト方法によれば、接続用パッド同士を接続して構成されるマルチチップモジュールにおいて、複数の共通配線の間に、接続用パッドに接続される分岐配線を設けたので、共通配線同士の間のインピーダンスの測定を通じて接続用パッド同士の電気的接続状態の良否を簡易迅速に判定することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態におけるマルチチップモジュールの接続構成を回路構成と共に示す断面図である。
【図２】本発明の第２の実施形態におけるマルチチップモジュールの接続構成を回路構成と共に示す断面図である。
【図３】本発明の第２の実施形態の第１の具体例におけるマルチチップモジュールの接続構成を回路構成と共に示す断面図である。
【図４】本発明の第２の実施形態の第２の具体例におけるマルチチップモジュールの接続構成を回路構成と共に示す断面図である。
【図５】本発明の第３の実施形態におけるマルチチップモジュールの接続構成を回路構成と共に示す断面図である。
【図６】本発明の第４の実施形態におけるマルチチップモジュールの接続構成を回路構成と共に示す断面図である。
【図７】本発明の第４の実施形態の変形例におけるマルチチップモジュールの接続構成を回路構成と共に示す断面図である。
【図８】本発明の第５の実施形態における接続テストを行なう方法を説明するための図である。
【図９】本発明の第６の実施形態における接続テストを行なう方法を説明するための図である。
【図１０】本発明の第７の実施形態における接続テストを行なう方法を説明するための図である。
【図１１】本発明の第８の実施形態における接続テストを行なう方法を説明するための図である。
【図１２】本発明の第９の実施形態における接続テストを行なう方法を説明するための図である。
【符号の説明】
１００ 大チップ
１０１ 内部回路
１０２ 接続用パッド
１０５ 実使用配線
１１２ 接続制御素子
１１２Ａ スイッチングトランジスタ
１１２Ｂ ダイオード
１１３ 抵抗体
１１５ 第１共通配線
１１５ｘ 第１分岐配線
１１６ テスト配線内パッド
１１７ 第１テスト用パッド
１１８ 第２テスト用パッド
２００ 大チップ
２０１ 内部回路
２０２ 接続用パッド
２０５ 実使用配線
２１２ 接続制御素子
２１２Ａ スイッチングトランジスタ
２１２Ｂ ダイオード
２１３ 抵抗体
２１５ 第２共通配線
２１５ｘ 第２分岐配線
２１６ テスト配線内パッド
ＢＰ バンプ
Claims (11)
- 複数の接続用パッドを有するチップを複数個備え、前記複数の接続用パッドの各々は対向する接続用パッドと１対の接続用パッドとして互いに電気的に接続されるマルチチップモジュールであって、
前記複数の接続用パッドとは異なる、第１テスト用パッド及び第２テスト用パッドと、
前記第１テスト用パッドと第２テスト用パッドの間に設けられた複数の共通配線と、
前記複数の接続用パッドを前記複数の共通配線あるいは他の接続用パッドに接続するための複数の分岐配線と、
上記各分岐配線に介設された接続制御素子とを備え、
前記複数の共通配線の各々は、並列に配置された複数の経路を介して他の共通配線と接続されており、
前記複数の経路の各々は、前記分岐配線のいずれかと１対の接続用パッドとを含むことを特徴とするマルチチップモジュール。 - 請求項１記載のマルチチップモジュールにおいて、
上記複数のチップは、複数の第１接続用パッドを有する第１チップと、複数の第２接続用パッドとを有する第２チップとを含み、
上記第１及び第２接続用パッドの各々が互いに電気的に接続されており、
上記複数の共通配線は、第１共通配線と第２共通配線とを含み、
上記複数の分岐配線は、上記第１共通配線から分岐する複数の第１分岐配線と、上記第２共通配線から分岐する複数の第２分岐配線とを含み、
上記複数の第１接続用パッドは上記複数の第１分岐配線にそれぞれ接続され、
上記複数の第２接続用パッドは上記複数の第２分岐配線にそれぞれ接続されていることを特徴とするマルチチップモジュール。 - 請求項２記載のマルチチップモジュールにおいて、
上記第１及び第２分岐配線のうちいずれか１つの分岐配線は、上記第１及び第２チップに亘って設けられていることを特徴とするマルチチップモジュール。 - 請求項１記載のマルチチップモジュールにおいて、
上記複数のチップは、複数の第１接続用パッドを有する第１チップと、複数の第２接続用パッドとを有する第２チップとを含み、
上記第１及び第２接続用パッドの各々が互いに電気的に接続されており、
上記複数の共通配線は、第１共通配線と、第２共通配線と、上記第１及び第２の共通配線に接続される中間共通配線とを含み、
上記複数の分岐配線は、上記第１共通配線と上記中間共通配線との間で互いに並列に配置された複数の第１分岐配線と、上記第２共通配線と中間共通配線との間で互いに並列に配置された複数の第２分岐配線と、上記第１共通配線と上記中間共通配線との間で互いに並列に、かつ上記複数の第１分岐配線にそれぞれ直列に配置された複数の第１中間分岐配線と、上記第２共通配線と上記中間共通配線との間で互いに並列に、かつ上記複数の第２分岐配線にそれぞれ直列に配置された複数の第２中間分岐配線とを含み、
上記複数の第１接続用パッドは、上記複数の第１分岐配線又は第２分岐配線にそれぞれ接続され、
上記複数の第２接続用パッドは、上記複数の第１中間分岐配線又は第２中間分岐配線にそれぞれ接続されていることを特徴とするマルチチップモジュール。 - 請求項１記載のマルチチップモジュールにおいて、
上記複数のチップは、複数の第１接続用パッドを有する第１チップと、複数の第２接続用パッドとを有する第２チップと、複数の第３接続用パッドを有する第３チップとを含み、
上記各第１及び第２接続用パッドとの間、及び上記第１及び第３チップとの間がそれぞれ互いに電気的に接続されており、
上記複数の共通配線は、第１共通配線と、第２共通配線と、上記第１及び第２の共通配線に接続され、上記第２及び第３のチップの間に亘って設けられた中間共通配線とを含み、
上記各々複数の分岐配線は、上記第１共通配線と上記中間共通配線との間で互いに並列に配置された複数の第１分岐配線と、上記第２共通配線と中間共通配線との間で互いに並列に配置された複数の第２分岐配線と、上記第１共通配線と上記中間共通配線との間で互いに並列に、かつ上記複数の第１分岐配線にそれぞれ直列に配置された複数の第１中間分岐配線と、上記第２共通配線と上記中間共通配線との間で互いに並列に、かつ上記複数の第２分岐配線にそれぞれ直列に配置された複数の第２中間分岐配線とを含み、
上記複数の第１接続用パッドは、上記複数の第１分岐配線又は第２分岐配線にそれぞれ接続され、
上記複数の第２接続用パッドは、上記複数の第１中間分岐配線にそれぞれ接続され、
上記複数の第３接続用パッドは、上記複数の第２中間分岐配線にそれぞれ接続されていることを特徴とするマルチチップモジュール。 - 請求項１〜５のうちいずれか１つに記載のマルチチップモジュールにおいて、
上記複数の分岐配線のうち，互いに接続される１対の接続用パッドの少なくとも一方に接続される分岐配線には、抵抗素子が介設されていることを特徴とするマルチチップモジュール。 - 請求項１〜５のうちいずれか１つに記載のマルチチップモジュールにおいて、
上記各接続制御素子は、スイッチング素子であることを特徴とするマルチチップモジュール。 - 請求項１〜５のうちいずれか１つに記載のマルチチップモジュールにおいて、
上記各接続制御素子は、接続テスト時に上記分岐配線の各々に印加される電圧に対して順方向となる極性を有する整流素子であることを特徴とするマルチチップモジュール。 - 実使用に用いられる複数の接続用パッドを有するチップを複数個備え、前記複数の接続用パッドの各々は対向する接続用パッドと 1 対の接続用パッドとして互いに電気的に接続されるマルチチップモジュールの接続テスト方法であって、
前記複数の接続用パッドとは異なる、第１テスト用パッド及び第２テスト用パッドと、
前記第１テスト用パッドと第２テスト用パッドの間に設けられた複数の共通配線と、前記複数の接続用パッドを前記複数の共通配線あるいは他の接続用パッドに接続するための複数の分岐配線と、上記各分岐配線に介設された接続制御素子とを備え、
前記複数の共通配線の各々は、並列に配置された複数の経路を介して他の共通配線と接続されており、
前記複数の経路の各々は、前記分岐配線のいずれかと１対の接続用パッドとを含み、
前記第１テスト用パッドと第２テスト用パッドの間に、前記複数の共通配線と分岐配線、接続制御素子を含むテスト回路を形成し、
実動作時には、前記複数の接続用パッドと前記複数の共通配線の間が電気的に非導通状態となり、
接続テスト時には、上記接続制御素子を通って上記複数の共通配線間が電気的に導通状態になるように構成しておいて、
上記第１テスト用パッドと第２テスト用パッドの間のインピーダンスを測定することにより、上記複数のチップ間の上記各接続用パッドの接続状態の良否を判定することを特徴とするマルチチップモジュールの接続テスト方法。 - 請求項９記載のマルチチップモジュールの接続テスト方法において、
上記接続制御用素子は、スイッチング素子であり、
実動作時には、上記スイッチング素子を開くことにより、上記１つの共通配線に接続される上記複数の接続用パッド同士が電気的に非導通状態となり、
接続テスト時には、上記スイッチング素子を閉じることにより上記共通配線同士を導通状態になるように制御することを特徴とするマルチチップモジュールの接続テスト方法。 - 請求項９記載のマルチチップモジュールの接続テスト方法において、
１つの共通配線に接続される上記複数の分岐配線中の上記接続制御用素子は、上記共通配線に対する極性が各々同じである整流素子であり、
実動作時には、上記１つの共通配線に接続される上記複数の接続用パッド同士の間の経路に介在する上記整流素子の極性が互いに逆であることで、上記複数の接続パッド同士が電気的に非導通状態となり、
接続テスト時には、上記各分岐配線中の整流素子に順方向の電圧を印加することにより上記共通配線同士を導通状態にすることを特徴とするマルチチップモジュールの接続テスト方法。
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| KR20130010822A (ko) * | 2010-05-19 | 2013-01-29 | 파나소닉 주식회사 | Ｉｃ 전류 측정용 장치 및 ｉｃ 전류 측정용 어댑터 |
| JP5399982B2 (ja) * | 2010-06-17 | 2014-01-29 | 浜松ホトニクス株式会社 | 半導体集積回路装置の検査方法及び半導体集積回路装置 |
| JP5349410B2 (ja) * | 2010-06-17 | 2013-11-20 | 浜松ホトニクス株式会社 | 半導体集積回路装置の検査方法及び半導体集積回路装置 |
| US8648615B2 (en) * | 2010-06-28 | 2014-02-11 | Xilinx, Inc. | Testing die-to-die bonding and rework |
| JP2012026845A (ja) * | 2010-07-22 | 2012-02-09 | Sony Corp | 半導体装置、および、積層半導体装置 |
| JP2013083619A (ja) * | 2011-09-27 | 2013-05-09 | Elpida Memory Inc | 半導体チップ、半導体装置、及びその測定方法 |
| JP5963421B2 (ja) * | 2011-11-17 | 2016-08-03 | オリンパス株式会社 | 固体撮像装置および撮像装置 |
| KR101891163B1 (ko) * | 2012-04-04 | 2018-08-24 | 에스케이하이닉스 주식회사 | 테스트 회로 및 이를 포함하는 반도체 장치 |
| US9153616B2 (en) * | 2012-12-26 | 2015-10-06 | Olympus Corporation | Solid-state imaging device and imaging device with circuit elements distributed on multiple substrates, method of controlling solid-state imaging device, and imaging device with circuit elements distributed on multiple substrates |
| CN104465420B (zh) * | 2013-09-18 | 2017-06-16 | 中芯国际集成电路制造(上海)有限公司 | 用于获取晶圆级键合结构电阻的方法及其半导体结构 |
| JP7118785B2 (ja) * | 2018-07-12 | 2022-08-16 | キオクシア株式会社 | 半導体装置 |
| EP3712630B1 (en) * | 2019-03-20 | 2021-04-28 | LEM International SA | Magnetic field sensor |
| US11226369B2 (en) * | 2019-09-26 | 2022-01-18 | International Business Machines Corporation | Ball grid array current meter with a current sense loop |
| US11519957B2 (en) | 2019-09-26 | 2022-12-06 | International Business Machines Corporation | Ball grid array current meter with a current sense wire |
| US11054442B2 (en) * | 2019-09-26 | 2021-07-06 | International Business Machines Corporation | Ball grid array current meter with a current sense mesh |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5892230A (ja) | 1981-11-27 | 1983-06-01 | Mitsubishi Electric Corp | 半導体装置 |
| DE69133311T2 (de) * | 1990-10-15 | 2004-06-24 | Aptix Corp., San Jose | Verbindungssubstrat mit integrierter Schaltung zur programmierbaren Verbindung und Probenuntersuchung |
| US5149662A (en) * | 1991-03-27 | 1992-09-22 | Integrated System Assemblies Corporation | Methods for testing and burn-in of integrated circuit chips |
| US5198963A (en) * | 1991-11-21 | 1993-03-30 | Motorola, Inc. | Multiple integrated circuit module which simplifies handling and testing |
| US5703747A (en) * | 1995-02-22 | 1997-12-30 | Voldman; Steven Howard | Multichip semiconductor structures with interchip electrostatic discharge protection, and fabrication methods therefore |
| US5808877A (en) * | 1996-09-19 | 1998-09-15 | Samsung Electronics Co., Ltd. | Multichip package having exposed common pads |
| US5918107A (en) * | 1998-04-13 | 1999-06-29 | Micron Technology, Inc. | Method and system for fabricating and testing assemblies containing wire bonded semiconductor dice |
| JP4246835B2 (ja) | 1999-03-09 | 2009-04-02 | ローム株式会社 | 半導体集積装置 |
-
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