KR900000175B1 - 칩온칩(chip on chip)형 반도체 집적회로 - Google Patents

Abstract

내용 없음.

Description

칩온칩 (chip on chip)형 반도체 집적회로

제1도는 체킹회로와 입, 출력패드가 칩상에 놓여진 것을 나타내며, 본 발명을 이용한 칩의 도식적인 평면도.

제2도는 칩이 패키지 내에 서로 배선되고 접합된 방법을 나타내며, 칩온칩(chip on chip)형 IC패키지의 단면도.

제3도는 칩을 이룬 빔리이드(beam lead)의 도시적인 평면도.

제4도는 패키지 내에 빔리이드형 칩의 본딩(bonding)과 배선을 나타내며, 칩온칩형 IC패키지의 단면도.

제5도는 하부 칩에서 상부 칩으로 신호를 전송하는 본딩을 체크하기 위한 본 발명에 의한 체킹회로의 실시예에 대한 회로도.

제6도는 상부 칩에서 하부 칩으로 신호를 전송하는 본딩을 체크하기 위한 본 발명에 의한 체킹회로의 블록선도.

제7도는 단지 한 종류의 체킹회로를 사용하는 본딩을 체크할 수 있는 제5도의 수정된 회로의 블록선도이며, 같거나 유사한 참조숫자는 도면을 통하여 같거나 상응하는 부분을 표시한다. 밑줄친 참조숫자는 도면에서 다수의 같은 소자중 하나를 나타낸다.

본 발명은 하나의 IC패키지 내에 한 칩상에 설치된 다수의 다른 칩을 포함하는 칩온칩(chip on chip)형 집적회로(IC)에 관한 것이다. 특히, 칩 사이에 배선의 완전성을 체크하는 기능을 갖는 회로를 제공하는 IC에 관한 것이다.

집적도가 높아지고, 그 기능이 IC내에서 더 복잡해지지만, 최근 대규모 집적회로(LSI)가 하나의 패키지 내에 다양한 종류의 회로를 포함하도록 요구한다. 예를 들면, 하나의 LSI회로 내에, CMOS(상보형 MOS)회로와 TTL(트랜지스터-트랜지스터 로직)회로, 또는 CMOS 디지털회로와 아날로그회로를 포함하는 것이 요구된다. 또한 때때로 인터페이스(inter phase)회로를 갖는 ECL(에미터 커플드로직)회로 내에 CMOS회로를 포함하도록 요구한다. 하나의 칩내에 그러한 회로를 실현하는 것이 매우 어려우며, 비록 제작이 가능하다 하더라도, 하나의 칩내에 FET회로와 바이폴라회로 둘 다를 포함하는 회로를 제공하는 것이 요구하기 때문에 현재의 스테이트 오브 디아트(state-of-the-art) 기술에 의한 높은 생산성을 기대할 수 없다.

상기 난제를 극복하기 위하여, 최근에 칩온칩형 구조가 적용되었다. 그것은 하나의 패키지의 다른 처리 결과로 제작된 칩에 하나의 처리 결과로 제작된 칩을 접합하는 요구를 적용하려고 한다. 그러한 경우에, 비록 각 칩이 서로 쌓아올리기 전에 선택되거나 검사되기는 하나, 결합된 칩의 신뢰성이 항상 보장되지 않는다. 이는 가끔 칩사이의 배선에 문제가 발생되기 때문이다. 인식 검사는 칩사이의 배선과 본딩의 완전성을 체크하기 위한 그러한 경우에 강력한 도구이다. 그러나 그것은 칩의 주위 부분으로만 한정된다.

예를 들면 메모리 온 로직(memory on logic) 또는 로직 온 로직(logic on logic)과 같은 칩온칩형 IC의 경우에 있어서, 그들이 서로 접합되기전에 각각의 로직회로 또는 메모리회로를 체크하는 것이 쉽다. 그러나 보통 상부칩이 서로 대면하고 있는 하부칩 위쪽에 접합되기 때문에, 그들을 접합시킨 후 체크하는 것은 어렵다. 따라서 상부칩은 전기적으로 억세스되는 패드를 갖지 않으므로, 상부와 하부칩 사이의 배선을 전기적으로 체크하는 것이 어렵다.

그러한 문제는 집적도가 그렇게 크지 않은 한은 중요한 것이 아니지만, 그것은 IC의 집적도가 증가되고, 칩 사이에 연결하는 많은 접합이 증가될 때 중요하게 되는 것이다. 그러므로 본 발명의 일반적인 목적은 칩사이에 배선의 신뢰도를 증가시킴으로써 칩옵칩형 IC의 신뢰도를 증가시키는 것이다.

본 발명의 다른 목적은 칩사이에 배선의 완전성을 체크하기 위한 수단을 제공하는 것이다.

본 발명의 앞으로의 목적은 칩사이에 본딩(bonding)의 완전성을 전기적으로 체크할 수 있고, 칩상에 제작된 회로를 제공하는 것이다. 전기 목적을 위하여, 본 발명은 칩의 주변 부분상에 체킹회로를 제공한다. 체킹회로는 칩의 엣지에 위치한 콘트롤단자에 인가된 콘트롤신호에 의하여 동작모드 또는 체킹모드로 변한다.

체킹회로는 두 가지 형태로 구성된다. 첫 번째는 하부 칩으로부터 상부 칩으로 신호를 전송하는 본딩을 체크하고, 두 번째는 상부 칩으로부터 하부 칩으로 신호를 전송하는 본딩을 체크하는 것이다. 이 두 가지 형태에서 체킹회로가 동작모드로 변할 때, 체킹회로는 IC의 주 로직회로인 내부 로직회로로부터 분리되고, 칩은 본래의 IC로서 동작한다.

하부 칩으로부터 상부 칩으로의 신호로(路)를 체크하는 첫 번째 회로에서, 체킹회로가 체킹모드로 변할 때, 체킹회로는 그 입력패드로부터 내부 입력회로를 분리하고, 체킹회로는 각각의 칩의 입력패트와 출력패드 사이에 바이패스 회로로서 동작한다. 하부 칩의 출력패드는 칩온칩형 IC로서 동작하기 위하여 상부 칩의 입력 패드에 각각 연결된다. 상부칩상에 하부 칩의 특정 출력패드에 배선된 상부 칩의 특정 출력패드에 체킹신호를 돌려보내는 회로가 제공된다. 그러므로, 칩상의 특정 출력패트상에 나타나는 출력신호를 체크함으로써 배선의 완전성을 체크하는 것이 가능하다.

하나의 본딩의 체킹이 끝날 때, 다음 본딩은 잇달아 본딩패드를 이동시킴으로써 체크된다. 그러한 체킹은 프로우빙(probing) 테스터와 같은 일반적인 칩 체킹 장치에 의하여 행하여지고, 그것은 어떤 특별히 지정된 도구가 필요한 것은 아니다. 상부 칩으로부터 하부 칩으로 신호로를 체크하는 두 번째 회로에서 동작은 본딩패드의 배열과 회로의 약간의 수정을 제외하고 첫 번째 회로와 유사하다.

상시 설명은 본 발명의 원리이지만, 다양한 수정이 실제 IC를 실현하기 위하여 그것을 적용하는 것이 가능하다. 종래 기술에 대하여 본 발명의 이 수정과 장점의 상세한 설명은 첨부된 도면을 참고하여 실시예의 상세한 설명으로 명확하게 될 것이다.

제1도는 본 발명을 이용한 칩의 도식적인 평면도이며, 체킹 회로와 입력 및 출력패드가 칩상에 놓여진 것을 나타낸다. 도면은 IC 패키지상에 설치된 하부칩을 나타낸다. 도면에서 1은 주변이 다수의 본딩패드 2를 제공하는 칩이다. 그들은 내부회로 3(간단히 하기 위하여 연결은 도시하지 않음)에 연결되고, 칩의 입, 출력단자로서 제공된다. 보통 본딩패드는 칩 1의 상부와 하부측상에 놓여지지만, 그들은 간단히 하기 위하여 생략하였다. 밑줄친 참조숫자는 도면에서 다수의 같은 소자들중 하나를 나타낸다. 제1도에서 볼 수 있는 바와 같이, 2가지의 본딩패드가 있다. 하나는 패키지의 출력핀에 연결되어질 본래의 것인 작은 것이고, 다른 것은 그 위에 범프(bump) 4와 함께 제공된 더 긴 것이다. 범프는 상부와 하부칩을 연결하기 위하여 사용되고, 동시에 그들이 상부와 하부칩 사이에 배선으로서 사용된다. 그들은 상부와 하부칩의 회로설계에 의한 본래의 본딩패드 2에 연결되거나 내부회로 3에 연결된다.

IC의 주 회로인 내부회로 3과 본딩패드 2 사이에 IO(입출력) 영역 5가 놓여지며, 여기에 다양한 IO회로가 놓여진다. 보통 IO회로는 큰 트랜지스터를 포함한다. 따라서 그들은 내부회로와의 상호작용을 피하기 위하여 회로의 주변 부분에 놓여진다. 이 IO영역 5내에 본 발명에 의한 체킹회로가 제작된다. 상부 칩은 제1도와 같은 형태를 갖는다. 그러나 그것은 상부 칩이 하부칩상에 설치될 때 주변에 하부 칩의 본딩패드 영역을 노출시키므로, 하부 칩보다 더 작아지도록 설계된다. 상부 칩의 범프는 그들이 서로 연결될 때, 하부칩이 각 범프에 대변하도록 놓여진다.

제2도는 범프가 연결된 방법을 나타내는 칩온칩형 IC의 단면도이다. 도면에서, 하부칩(이후 칩 A라 한다) 이 패키지 6상에 설치되고, 상부칩(이후 칩 B라 한다)이 서로 상응범프와 대면하여 연결된다. 도면에서, 본딩패드 2와, 범프 4의 크기는 본딩패드와 구조를 명확히 하기 위하여 다른 부분과 비교하여 확대하여 나타내었다. 그러한 본딩 예를 들어 더어멀-캠프레션(thermal-compression) 본딩에 의하여 행하여진다. 본딩패드 2는 패키지 6상에 상응패드에 선 7에 의하여 연결되고, 각핀 8에 전기적으로 연결된 선이다. 패키지는 리드(lid) 9에 의하여 덮여지고 차폐된다.

제3도와 제4도는 빔 리이드(beam lead)구조를 갖는 칩온칩형(IC)의 다른 실시예를 나타낸다. 같은 참조 숫자 제1도와 제2도의 것에 상응하는 같은 부분을 구별한다. 이 경우에 칩 A와 칩 B사이의 연결은 빔 리이드 10에 의하여 이루어지고, 더어멀 컴프레이션 본딩에 의하여 칩 A상에 본딩패드로 연결된다. 제3도는 빔리이드 구조의 칩 B(상부칩)의 평면도를 도식적으로 나타내고 있다. 도면에 나타난 바와 같이, 제1도에서 본딩패드 2또는 범프 4 혹은 4'가 빔 리이드 10으로 대치된다. 본 발명에 의한 체킹회로가 제작된 IO영역 5는 칩 1의 주변부분에 놓여진다. 제4도는 빔 리이드 구조를 갖는 칩온칩형 IC의 단면도를 나타낸다. 제1도에서 범프 4 또는 4와 제3도에서 보여준 빔 리이드 10은 전기적 플레이팅(plating)과 포트리토그래픽(photolithographic) 마스킹에 의하여 제작된다. 그러한 구조는 그 분야에 잘 알려져 있으므로 설명은 생략한다.

하부칩에 상부칩을 본딩하기 위한 많은 다른 종류의 본딩 방법이 있지만 상기 언급 된 바와 같이, 본 발명의 목적이 칩사이에 배선과 본딩의 완전성을 체킹하기 위한 수단으로 고려되었고, 본딩 방법으로 고려된 것이 아니므로 이후 칩의 구조와 본딩에 관한 설명은 생략한다. 각각의 칩은 그들이 패키지상에 설치되기 전에 테스트 장치로 본딩패드와 접촉이 전기적으로 검사되지만 패키징이 완성된 IC로서 끝난 후 그들이 검사될지라도, 칩사이의 배선을 체크할 방법이 없다. 그러나 본딩의 체크는 본딩 공정을 포함한 생산 공정을 개선하는 방법을 제공하고, 불량에 대한 이유를 분석하는 데이터를 제공하기 때문에, IC의 신뢰도와 생산성을 증가시키기 위하여 중요하다.

제5도와 제6도는 칩 사이의 배선의 완전성을 체크하기 위한 본 발명의 실시예에 대한 회로도를 나타낸다. 이 회로는 칩의 IO회로와 함께 칩의 주변영역에 놓여진다. 체킹회로는 정상적인 동작모드에서 본딩패트 2와 내부회로 3사이의 연결회로로서 동작한다. 그러나 테스트모드에서, 그것은 본딩패드로부터 내부회로 3을 분리하고, 체킹회로는 내부회로 3의 바이패스회로로서 동작하며, 그것은 그들의 연결을 체크할 범프 4 또는 4'와 입력 본딩패드 2사이에 상호 연결된다.

상기 언급한 바와 같이, 본 발명에 의한 체킹회로는 두 가지 형태의 회로로 구성된다. 첫 번째 형태는 하부칩(칩 A)로부터 상부칩(칩 B)으로 신호를 전송하는 본딩을 체크하기 위하여 사용되다. 연결될 두 칩상에 서로 대면하는 범프쌍은 첫 번째 그룹의 본딩쌍이라 한다. 두 번째 형태는 칩 B로부터 칩 A로 신호를 전송하는 본딩을 체크하기 위하여 사용되고, 두 번째 그룹의 본딩쌍으로 언급한다. 두 그룹에 포함된 본딩쌍의 수는 항상 서로 같지 않다.

제5도에 나타난 회로의 첫 번째 형태를 먼저 설명한다. 회로는 도면에서 쇄선에 의하여 분리된 두부분으로 나누어진다. 쇄선의 좌반부상에 나타난 회로는 하부칩(칩 A)상에 제작된다. 쇄선의 우반부상에 나타난 회로는 상부칩(칩 B)상에 제작된다. 그들은 칩상에 동시에 다른 회로를 제작하는 종래 공정으로 제작된다.

제5도에서, 쇄선의 양측상의 사각형은 제1-4도에 나타난 바와 같이 칩 A와 칩 B를 연결하는 범프 4, 4' 또는 빔 리이드 10을 나타낸다. 본 발명은 쇄선을 지나는 본딩의 완전성을 전기적으로 체크(특히 그것은 첫 번째 그룹의 본딩쌍을 체크한다)하는 경향이 있다. 도면에서, 두 번째 그룹의 본딩쌍은 간단히 하기 위하여 도시하지 않았다. 제5도에서, 도면에 나타난 바와 같이 본딩쌍의 수를 n으로 하자. 칩 A상의 각 본딩쌍에 파선으로 싸여진 선택회로 11을 제공하고, 그들은 출력 버퍼회로 A(그들은 제5도에서 A₁-A_n으로 타나내었다.)를 통하여 각 본딩쌍에 연결된다. 칩 B상에, 각각의 본딩쌍은 각 입력 버퍼회로 B(B₁-B_n)으로 표시)를 통하여 n입력 AND 게이트 12의 입력단자에 연결된다. 입력 버퍼회로 B_s의 출력단자도 칩의 내부 로직회로(도시되지 않음)의 각 회로점에 연결되며, 그 본딩쌍이 연결될 것이다. 마찬가지로 칩상의 선택회로 11은 칩 A(도시되지 않음)의 내부 로직회로상의 각 회로 점에 연결된 입력선 13과 함께 제공된다.

각각의 선택회로 11은 2개 AND 게이트 14, 15와 OR 게이트 16을 포함한다. 첫 번째 AND 회로 14의 두 입력단자는 각각 테스트단자 17과 콘트롤단자 18에 연결된다. 이 단자는 각각 제1도에서 본딩패드 2중 하나이다. 콘트롤단자 18은 칩 A에 제작된 본래의 본딩패드로부터 독립적으로 제공할 필요가 있다. 그러나 테스트단자 17은 본래의 IC회로에 대하여 제작된 본래의 본딩패드와 테스트단자에 대하여 둘다 사용될 수 있다. 그러므로 테스트단자 17은 배선 25에 의하여 내부회로 3(도시되지 않음)에 연결된다. 콘트롤단자 18도 인버터 19에 연결되고, 출력은 인버터 19를 통하여 각각의 두 번째 AND 게이트 15의 한 입력단자에 공급된다.

두 번째 AND 게이트 15의 다른 입력단자는 배선 13을 통하여 칩 A의 내부회로의 각 회로 점에 연결된다. AND 게이트 14와 15의 출력은 OR 게이트 16의 입력단자와 공급된다. 그리고 각 OR 게이트 16의 출력단자는 각각의 버퍼 증폭기 A₁-A_n를 통하여 각 본딩쌍에 연결된다. 그러므로 테스트단자 17과 배선 13은 각각의 본딩쌍으로 각각의 선택회로 11에 대하여 제공된다. 그러나 콘트롤단자 18과 인버터 게이트 19는 모든 본딩쌍과 모든 선택회로 11에 대하여 공통으로 사용된다.

칩 B상에, n-입력 AND 게이트 12의 출력이 출력 버퍼회로 20을 통하여 출력 본딩패드 21에 공급된다. 출력 본딩패드 21은 칩 A상에 본딩패드 또는 범프 22에 연결된다. 그들은 서로 연결되고, 동시에 다른 범프 또는 빔 리이드를 연결하는 본딩쌍을 형성한다. 본딩패드 또는 범프 22는 입력 버퍼회로 23을 통하여 검출단자 24에 연결된다.

체킹회로의 동작은 다음과 같다. 동작모드에서, 콘트롤단자 18이 신호 "0"으로 공급되고, 따라서 첫 번째 AND 게이트의 출력은 단자 17의 "0" 또는 "1" 신호에 관계없이 "0"이 된다. 그러므로 테스트회로는 실제로 내부회로 3으로부터 분리되고, 단자 17은 배선 25에 의하여 내부회로 3에 연결된다. 선 13상에 나타난 내부회로 3으로부터 출력신호는 두 번째 AND 게이트 15의 한 입력단자에 공급되고, 다른 입력단자는 인버터 19로부터 신호 "1"로 공급된다. 그러므로 신호 "0"또는 "1"은 각각의 선 13상의 "0"또는 "1"신호에 따라 두 번째 AND 게이트 15의 출력으로 나타난다. 첫 번째 AND 게이트 14의 출력신호는 "0"이고, 따라서 OR 게이트 16으로부터 출력신호는 내부회로 3의 출력신호에 따르므로 게이트 15의 출력신호의 "0" 또는 "1"에 따라 "0" 또는 "1"이 된다. 이는 내부회로 3이 선택회로 11과 출력 버퍼회로 A를 통하여 그 각각의 출력단자(그것은 본딩쌍의 범프이다.)에 실제로 연결된다는 의미이다. 본딩쌍에서 신호는 칩 B의 내부회로에 전송된다. 칩 B에서 칩 A로부터 전송된 신호는 입력 버퍼 B와 선 26을 통하여 내부회로(도시되지 않음)의 각 회로점에 보내진다. 그러므로 IC는 그 정상동작을 시행한다.

체킹모드에서, 제5도의 칩 A상에 콘트롤단자 18은 신호"21"로 공급된다. 따라서 연결선 13을 통하여 내부회로3(도시되지 않음)으로부터 나오는 신호는 AND 게이트 15의 다른 입력단자가 인버터 19로부터 "0"신호를 공급받으므로 두번째 AND 게이트 15를 통과할 수 없다. 두번째 AND 게이트 15의 출력은 내부회로 3으로부터 출력신호의 "0" 또는 "1"에 관계없이 항상 "0"이다. 반대로, 첫 번째 AND 게이트 14의 출력은 AND 게이트 14의 다른 입력단자가 콘트롤단자 18로부터 신호 "1"을 공급받으므로, 테스트단자 17에 인가된 "0" 또는 "1"신호에 의하여 "0" 또는 "1"로 변한다. 그러므로, OR 게이트 15의 출력신호 OR 게이트 16의 다른 단자가 두 번째 AND 게이트 15로부터 "0"신호로 공급되므로, 테스트단자 17에 인가된 입력신호에 따라 "0"또는 "1"로 변한다. 이 신호들은 출력 버퍼회로 A와 본딩쌍을 통하여 칩 B에 보내진다.

칩 B에서, 본딩쌍으로부터 나오는 신호는 각 입력 버퍼회로 B를 통하여 n입력 OR 게이트 12의 각 입력단자에 보내진다.

각각의 본딩쌍상에서 잇달아 체크가 시행된다. 즉 테스트단자 17중 하나가 선택되고, 신호 "0"과 "1"로 공급되며, 남은 테스트단자는 신호 "0"으로 공급된다. 그러면 n입력 OR 게이트 12의 출력신호는 게이트 12의 다른 모든 입력단자에 신호"0"이 공급되므로, 테스트단자에 인가된 신호에 따라 "0" 또는 "1"로 변한다. 이 신호는 출력 버퍼회로 20과 본딩쌍 21, 22를 통하여 칩 A에 돌려 보내진다. 칩 A에 돌려 보내진다. 칩 A에서 본딩쌍 22로 나오는 신호가 입력 버퍼회로 23을 통하여 검출단자 24로 나타난다.

그러므로 만약 검출단자 24로부터 출력신호가 테스트단자 17에 인가된 신호와 비교한다면, 입력단자에 상응하는 본딩의 완전성을 체크하는 것이 가능하다. 하나의 본딩쌍을 위한 것인 하나의 단자에 대한 체크가 끝났을 때, 다음 단자의 체크가 상기 언급된 바와 같이 같은 방법으로 시작한다. 그것은 예를 들면 그러한 테스트가 웨이퍼 플로우빙 테스터(wafer probing tester)를 사용하므로 쉽게 시행될 수 있다는 것을 그 분야에 속한 자는 명확히 알 수 있다.

상기 설명에서 제5도의 이 체킹회로에 대하여 요구된 추가 본딩패드가 단지 2개라는 것을 그 분야에서 숙련된 사람은 이해할 것이며, 그것은 콘트롤단자 18에 대한 것과 검출단자 24에 대한 또다른 것이다. 이 단자는 이후 첫 번째 검출단자라 하겠다. 예를 들면, 다른 단자에 대한 본딩패드와 테스트단자 17에 대한 것이 칩의 IO단자와 공통으로 사용될 수 있고, 그것은 제1도의 본딩패드 2이다.

상기 언급된 바와 같이, 제5도의 체킹회로는 첫 번째 그룹의 본딩쌍에 대하여 이용할 수 있다. 선택회로 11이 단지 좌에서 우로 신호를 전송하는 것이 제5도의 회로를 검사하므로 명확하게 될 것이다. 그러므로 그것은 두 번째 그룹의 본딩쌍에 이용할 수 없다. 두 번째 그룹의 본딩쌍을 체크하는 회로를 제공할 필요가 있으며, 두 번째 그룹은 상부 칩으로부터 하부 칩으로 신호를 전송하는 그룹이다. 더욱이 제5도에서, 두 번째 그룹의 본딩쌍은 간단히 하기 위하여 명백히 나타내지 않았다. 그러므로 실제 칩에 도면에서 나타난 것보다 더 많은 본딩쌍이 있다는 것을 명심하여야 할 것이다.

지금 본 발명에 의한 체킹회로의 두 번째 형태인 두 번째 본딩쌍 그룹을 체크할 수 있는 회로를 제6도를 참조하여 설명한다. 도면에서 쇄선의 좌반부의 회로는 하부칩(칩 A)상에 제작된 회로를 나타내며, 우반부의 것은 상부칩(칩 B)상에 제작된 회로를 나타낸다. 상기 언급된 바와 같이, 칩 B가 칩 A상에 대면하여 연결되므로, 외부 테스트 장치에 의하여 엑세스될 본딩패드가 없다. 그러므로 어떤 장치가 칩 A로부터 본딩쌍을 체크할 필요가 있다.

제6도에서 보는 바와 같이, 두 번째 테스트단자 28과 두 번째 콘트롤단자 29가 제공된다. 두 번째 콘트롤단자 29는 제5도의 콘트롤단자 18과 공통으로 사용될 수 있다. 이 외부단자 28과 29는 각각 본딩쌍 32과 33과 배선 30, 31을 통하여 칩 B에 연결된다. 그러한 방법처럼 칩 B는 외부 테스트 장치에 의하여 접촉되어질 칩 A상에 외부 패드와 함께 제공된다.

만약 체크되어질 두 번째 그룹 본딩쌍의 수가 m이라면, 칩상에 수의 선택회로 11이 제공된다. 이 선택회로는 제5도의 것과 같은 것이다. 제6도에서 볼 수 있는 바와 같이, 그들은 제5도와 똑같은 방법으로 본딩쌍 32와 33을 통하여 테스트단자 28과 콘트롤단자 29에 병렬로 연결된다. 선택회로 11의 출력단자는 본딩쌍 1∼m에 각각 연결된다.

칩 A상에 도면에서 파선으로 싸여진 같은 수(m)의 비교회로 34가 제공된다. 각각의 비교회로 34는 세 번째 AND 게이트 35, 네 번째 AND 게이트 36과 EXCLUSIVE OR 게이트 37을 포함한다. 각 세 번째 AND 게이트 35의 한 입력단자는 두 번째 테스트단자 28에 연결된다. 세 번째 AND 게이트 35의 다른 입력단자와 네 번째 AND 게이트 36의 한 입력단자가 두 번째 콘트롤단자 29에 공통으로 연결된다. 네번째 AND 게이트 36의 다른 입력단자는 두번째 그룹의 본딩쌍 1∼m에 각각 연결된다. 세번째, 네번째 AND 게이트 35와 36의 출력단자는 제6도에서 보여준 바와 같이 EXCLUSIVE OR 게이트 37의 각 입력단자에 연결된다. EXCLUSIVE OR 게이트 37의 출력인 이 비교회로의 출력은 스위치 어레이 38에 공급되는, 쉬프트레지스터(S/R) 또는 디코더 39에 의하여 제어된다.

제6도의 체킹회로의 동작은 다음과 같다. 동작모드에서 콘트롤 신호 "0"은 콘트롤단자 29에 인가된다. 그런데 제3도에 대하여 설명된 것처럼 같은 방법과 같이 테스트단자 28은 칩 B의 내부회로(도시되지 않음)로부터 선택회로 11에 의하여 분리된다. 칩 B는 첫 번째 그룹의 본딩쌍(도시되지 않음)으로부터 오는 신호에 의하여 동작하며, 내부회로의 출력은 선 42상에 나타난다. 이 신호는 상기 언급된 바와 같이 같은 방법으로 선택회로 11에 의하여 각 본딩쌍 1∼m에 보내진다. 칩 A상에, 비교회로 34는 그들의 네 번째 AND 게이트 36의 한 입력단자가 콘트롤단자 29로부터 신호 "0"으로 공급되므로 본딩쌍 1∼m으로부터 분리된다. 따라서 칩 B로부터 온 신호는 버퍼회로 C(C1-Cm으로 표시)를 통하여 칩 A의 내부회로에 보내진다. 그러므로 칩 A와 칩 B는 연결된 IC로서 동작한다. 칩 A와 B칩의 내부회로는 이후 각각 내부회로 A, 내부회로 B라하겠다.

체킹모드에서, 콘트롤단자 29는 신호 1로 인가되고, 테스트단자 28은 "1" 또는 "0"으로 변하는 테스트신호를 인가된다. 그러므로 실제로 선택회로 11은 내부회로 B(선 42)를 분리시키고, 본딩쌍 1∼m에 테스트신호를 보낸다.

칩 A상에, 칩 B로부터 되돌아온 신호는 네 번째 AND 게이트 36의 한 입력단자에 각각 인가되고, 테스트 단자 28로부터 직접오는 테스트신호와 비교된다. 로직비교는 다음과 같다. 단자 28에 인가된 테스트신호는 "1"에서 "0"(1 0)으로 변하고, 다른 단자가 (1 1)신호로 공급되므로 세 번째 AND 게이트 35의 출력은 (1 0)으로 변한다. 만약 본딩쌍 1∼m의 본딩이 완전하고, (1 0)으로 변하는 같은 신호는 본딩쌍 1∼m상에 나타난다면, 네 번째 AND 게이트 36의 출력도(1 0)으로 변할 것이며, 따라서 EXCLUSIVE OR 게이트 37의 출력은 (0 0)이다. 그러나 만약 본딩쌍중 어느 하나가 불완전하고, 귀환신호가 다른 방법, 즉(0 0), (1 1) 또는 (0 1)로 변한다면, 상은 게이트 36의 출력은 (0 0), (1 1) 또는 (0 1)처럼 변할 것이다. 그러므로, 상응 EXCLUSIVE OR 게이트 37은 (1 0), (0 1) 또는 (1 1)로 변할 것이다. 따라서, 만약 본딩이 완전하다면 출력신호가 모두 "0"이 될 것이고, 반대로 불완전하다면 출력시는 "1"신호를 포함할 것이다.

이 출력신호는 스위치 어레이 38의 스위치 SW에 각각 나타난다. 스위치 SW는 그 어떤 종류가 될 수 있고, 도면에서 그것은 p-체널, n-채널 FET의 쌍으로 나타내었다. 스위치는 잇달아 스위치 SW를 선택하고, 선 40을 통하여 검출전 41에 신호를 통과시키며, 쉬프트 레지스터(S/R) 또한 디코더 39에 의하여 제어된다. 이 메카니즘은 종래의 것이므로 상세한 설명은 생략한다. 따라서, 그것이 신호 "1"을 포함하는지 아닌지를 검출단자 41에서 신호를 체크함으로써 본딩쌍의 완전성을 체크하는 것이 가능하다.

상기 설명에서, 제6도의 회로에 대하여 본래의 IC회로에 요구된 추가 본딩패드 또는 범프가 본딩쌍 32, 33, 출력단자 41, 테스트단자 28이라는 것을 이해할 것이다. 단자 41은 이후 두 번째 검출단자라 하겠다. 콘트롤단자 29는 제5도에서 18의 것과 공통으로 사용될 것이다. 그리고 회로의 체크는 일반적인 플로우브 체커(probe checker)에 의하여 시행될 수 있다는 것이 그 분야에 있는지에 대하여 명확하게 될 것이다.

상기 설명에서 칩 A와 칩 B의 범프 1∼n은 입력 또는 출력신호에 대하여 모두 배타적으로 사용된다고 가정하였다. 따라서 제5도와 제6도의 회로 두 개 모두를 제공할 필요가 있었다. 그러나, 만약 범프가 입력과 출력신호에 대하여 공통으로 사용되고, 칩 A와 칩 B가 트라이-스테이트(tri-state) 버퍼회로로 제공된다면, 5의 회로에 의하여만 테스트를 시행하는 것이 가능하다. 그러한 변경이 제7도에 나타나 있다.

제5도와 제7도의 회로의 차이는 다음과 같다. 칩 A는 입력 버퍼회로 A₁'-A_n'로 제공되며, 칩 B는 출력 버퍼회로 B₁'-B_n'로 제공되고, 그 버퍼회로A₁-A_n, A₁'-A_n', B₁-B_n, B₁'-B_n',가 모두 트라이-스테이트 버퍼회로에 의하여 구성된다. 도면에서, TC는 트라이-스테이트 콘트롤신호를 나타낸다. TC신호가 "1"일 때, 버퍼회로 A₁-A_n과 B₁-B_n은 인에이블(enable) 상태이고, 버퍼회로 A₁'-A_n'와 B₁'-B_n'은 디스에이블 상태가 된다. 반대로 TC신호가 ''0''이 되면 버퍼회로 A₁'-A_n'와 B₁'-B_n'은 디스에이블 상태가 되고, 버퍼회로 A₁'-A_n'와 B₁'-B_n'은 인에이블 상태가 된다. 두 경우에, 디스에이블 상태회로의 출력 임피이던스는 높아진다. 버퍼회로 A₁'-A_n'의 출력은 내부로직회의 A에 인가되고, 버퍼회로 B₁'-B_n'는 내부 로직회로 B의 출력신호로 공급된다.

제7도에서, 체킹이 시행될 때, 트라이-스테이트신호 TC가 "1" 상태로 유지된다는 것을 그 분야에 속하는 자는 명확히 알 것이다. 그래서, 버퍼회로 A₁'-A_n'와 B₁'-B_n'는 실제로 범프로부터 분리된다. 따라서 제5도에 관하여 설명된 바와 같은 방법으로 본딩을 체크하는 것이 가능하다.

상기 언급된 것처럼 본 발명에 의한 체킹회로는 칩온칩형 IC의 본딩쌍의 완전성을 체크하는 것이 가능하며, IC의 신뢰도가 증가한다. 그러한 체킹회로는 IC의 어떤 형태로든지 이용할 수 있다는 것이 명확하여질 것이다.

그 분야에 숙련된자는 본 발명의 다양한 수정을 가할 수 있다. 예를 들면 콘트롤신호가 회로의 적은 변경으로 반절될 수 있다. 상기 모두는 본 발명의 범위와 특징이다.

Claims (12)

1. 하부칩, 상기 하부칩상에 쌓여진 상부칩, 하부와 상부칩 사이에 본딩(bonding)의 완전성을 전기적으로 체크하는 체킹회로를 가진 칩온칩(chip on chip)형 IC에 있어서, 동작모드 또는 체킹모드로 상기 체킹회로를 스위치시키는 동작모드신호 또는 체밍모드신호를 포함하는 콘트롤신호를 수신하기 위하여 상기 하부칩상에 제공된 콘트롤단자, 테스트신호를 수신하기 위하여 하부칩상 제공된 테스트단자, 하부칩으로부터 상부칩에 신호를 전송하는 첫 번째 그룹의 본딩쌍을 체크하는 첫 번째 형태의 체킹회로, 상부칩으로부터 하부칩에 신호를 전송하는 첫번째 그룹의 본딩쌍을 체크하는 두번째 형태의 체킹회로, 본딩쌍의 완전성을 표시하는 신호가 나타나는 첫 번째 두 번째 검출단자를 가지는 것을 특징으로 하는 칩온칩형 IC(직접회로)장치.
2. 청구범위 제1항에 있어서, 첫 번째 형태의 체킹회로가, 동작모드신호를 수신할 때, 실제로 하부칩의 첫 번째 내부회로로부터 체킹회로를 분리시키고, 하부칩의 각각의 내부회로점에 각각의 본딩패드를 연결하며, 체킹모드신호를 수신할 때, 실제로 본딩패드로부터 첫 번째 내부회로를 분리시키고, 각각의 첫 번째 그룹의 본딩쌍을 통하여 상부칩으로 본딩패드에 인가된 테스트신호를 전송하는 하부칩상에 제공된 다수의 선택회로, 입력단자가 개별적으로 각각 첫 번째 그룹의 본딩쌍에 언제나 조작할 수 있게 연결되는 칩 B상에 제공된 다 입력 AND 게이트 상기 다 입력 AND 게이트의 출력이 상기 첫 번째 검출단자에 전송되고 하부칩에 돌려 보내지도록 구성되고, 두 번째 형태의 체킹회로가, 테스트단자에 인가된 테스트신호를 상부칩에 전송하기 위한 첫 번째 본딩쌍, 콘트롤단자에 인가된 콘트롤신호를 상부칩에 전송하기 위한 두 번재 본딩쌍, 두번째 본딩쌍으로부터 동작모드신호를 수신할때, 실제로 상부칩의 두 번째 내부회로로부터 체킹회로를 분리시키고, 각각의 두 번째 그룹의 본딩쌍에 두 번째 내부회로와 출력선을 연결하며, 체크신호를 수신할 때, 실제로 상기 출력선으로부터 두번째 내부회로를 분리시키고, 두번째 본딩쌍으로부터 각각의 두번째 그룹의 본딩쌍에 테스트신호를 전송하는 상부칩상에 제공된 다수의 선택회로, 동작신호를 수신할때, 실제로 첫 번째 내부회로로부터 비교회로를 분리시키고, 체크모드신호를 수신할 때, 실제로 테스트단자로부터 직접오는 테스트신호로 각각의 두 번째 본딩쌍에 나타나는 신호를 비교하는 하부칩상에 제공된 다수의 비교회로를 가지는 칩온칩형 IC.
3. 청구범위 제2항에 있어서, 상기 선택회로는 하나의 입력단자에 테스트신호를 수신하고, 다른 입력단자가 콘트롤신호를 수신하는 첫 번째 AND 게이트, 하나의 입력단자가 내부회로로부터 출력신호를 수신하고, 다른 입력단자가 콘트롤신호의 반전신호를 수신하는 두 번째 AND 게이트, 두 입력단자가 각각 첫 번째와 두 번째 AND 게이트의 출력단자와 연결되고, 출력단자는 체크될 각각의 본딩쌍에 언제나 조작할 수 있게 연결된 OR 게이트를 가지는 칩온칩형 IC.
4. 청구범위 제2항에 있어서, 상기 비교회로는 입력단자가 각각 테스트신호와 콘트롤신호를 수신하는 세 번째 AND 게이트, 하나의 입력단자가 콘트롤신호를 수신하고, 다른 입력단자가 각각의 두 번째 그룹 본딩쌍으로부터 나오는 신호를 수신하는 네 번째 AND 게이트, 입력단자가 각각 세 번째와 네 번째 AND 게이트의 출력단자에 연결되고, 출력단자가 두 번째 검출단자에 언제나 조작할 수 있게 연결된 EXCLUSIVE OR 게이트를 가지는 칩온칩형 IC.
5. 청구범위 제2항에 있어서, 잇달아 상기 두 번째 검출단자에 상기 비교회로의 출력을 스위치 시키는 스위칭수단을 가지는 칩온칩형 IC.
6. 청구범위 제5항에 있어서, 상기 스위칭수단이 병렬로 연결된 p형과 n형 FET를 가진 스위칭 게이트의 어레이를 가지는 칩온칩형 IC.
7. 청구범위 제2항에 있어서, 첫 번째 형태와 두 번째 형태의 체킹회로의 상기 선택회로의 수가 각각 첫 번째 그룹과 두 번째 그룹의 본딩쌍의 수와 같고, 다 입력 AND 게이트의 입력단자의 수는 첫 번째 그룹의 본딩쌍의 수와 같은 칩온칩형 IC.
8. 청구범위 제2항에 있어서, 첫 번째 형태의 체킹회로의 테스트단자에 사용된 본딩패드는 본래의 IC의 본딩패드와 공통으로 사용되는 칩온칩형 IC.
9. 첫 번째 내부회로와 다수의 첫 번째 전극을 갖는 하부칩, 두 번째 내부회로와 다수의 두 번째 전극을 갖는 상부칩, 상기 두 번째 전극과 상기 첫 번째 전극의 일부의 연결에 의하여 상기 하부칩에 연결되는 상기 상부칩, 전기적으로 상기 연결의 완전성을 체크하기 위한 첫 번째 체킹회로, 상기 체킹회로가, 테스트신호를 수신하기 위하여 하부칩상에 제공된 테스트단자, 정상 동작모드를 표시하는 첫 번째 콘트롤신호와 체킹모드를 표시하는 두 번째 콘트롤신호를 수신하기 위하여 하부층상에 제공된 콘트롤단자, 하부칩상에 제공되고, 첫 번째 내부회로, 테스트단자, 콘트롤단자, 첫 번째 전극 부분에 연결된 선택기, 첫 번째 콘트롤신호에 응하여 상기 연결을 통하여 두 번째 내부회로에 첫 번째 내부회로의 동작신호와 상기 두 번째 콘트롤신호에 응하여 상기 연결을 통하여 상부칩에 테스트신호를 전송하는 상기 선택기, 상부칩상에 제공되고, 하부칩으로부터 테스트신호를 수신하고, 적어도 하나의 상기 연결을 통하여 하부칩에 출력신호로서 수신된 테스트신호에 응하는 신호 또는 수신된 테스트신호를 출력하기 위하여 두 번째 전극에 연결된 수단, 하부칩상에 제공되고, 상기 수단의 상기 출력신호를 검출하기 위하여 적어도 하나의 상기 첫 번째 전극에 연결된 첫 번째 검출단자를 가지는 칩온칩형 IC.
10. 청구범위 제9항에 있어서, 상기 장치가 더욱이 두 번째 체킹회로를 포함하고, 여기서 상기 상부칩이 각각 첫 번째 전극의 카운터파트(counterpart)에 연결된 다수의 세 번째 전극을 포함하며, 상기 두 번째 체킹회로가, 하부칩으로부터 상부칩에 상기 첫 번째와 두 번째 콘트롤신호를 전송하기 위한 수단, 상부칩상에 제공되고, 상기 두 번째 콘트롤신호에 응하는 하부칩에 테스트신호, 상기 첫 번째 콘트롤신호에 응하는 하부칩에 두 번째 내부회로의 동작신호를 전송하기 위한 상기 두 번째 내부회로와 상기 세 번째 전극에 연결된 두 번째 선택기, 세 번째 전극과 첫 번째 전극의 다른 부분을 통하여 전송된 테스트신호를 검출하기 위하여 하부칩상에 제공된 두 번째 검출단자를 가지는 칩온칩형 IC.
11. 청구범위 제10항에 있어서, 상기 두 번째 체킹회로가 테스트단자에 연결된 비교기, 첫 번째 전극의 카운터파트, 두 번째 검출단자에 비교의 결과를 출력하고, 첫 번째 전극의 카운터파트에 수신된 테스트신호와 테스트단자에 인가된 테스트신호를 비교하기 위한 두 번째 검출단자를 가지는 칩온칩형 IC.
12. 제9항에 있어서, 상기 수단이 각각 상기 두 번째 전극에 연결된 입력단자와 상기 적어도 하나의 연결에 연결된 출력단자를 가진 다 입력 논리 게이트를 가지는 칩온칩형 IC.

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