WO2007141931A1 - 複数チップ構成半導体装置、及び半導体検査方法 - Google Patents

複数チップ構成半導体装置、及び半導体検査方法 Download PDF

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WO2007141931A1
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digital
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Toshihiro Fukui
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Panasonic Corporation
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    • G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
    • G01R31/318505—Test of Modular systems, e.g. Wafers, MCM's
    • G01R31/318513—Test of Multi-Chip-Moduls
    • G—PHYSICS
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    • G01R31/31713—Input or output interfaces for test, e.g. test pins, buffers
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    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
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    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/48137—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate

Definitions

  • the present invention relates to a semiconductor device composed of a plurality of chips and a semiconductor inspection method.
  • FIG. 10 shows another example of a conventional multi-chip semiconductor device.
  • 900 is a multi-chip semiconductor device
  • 101a is an external terminal
  • 102 is a first chip
  • 104a, 104c, 105b, 105d to 105fi, 106a to 106d are first chips. 1st to 4th wires.
  • the first chip 102 has a plurality of digital dedicated cells 200, digital Z analog shared cells 300, and analog cells 400, respectively.
  • FIG. ⁇ Only the fourth digital cell 200a ⁇ 200d is shown!
  • FIG. 2 is a diagram showing a configuration of the digital dedicated cell 200.
  • the digital dedicated cell 200 has a digital input control terminal 201, a digital input terminal 202, a digital output terminal 203, and a digital output control terminal 204.
  • control is performed so that the digital signal is not input from the digital input terminal 202 by the control signal of the digital input control terminal 201, and the digital signal is output from the digital output terminal 203 by the control signal of the digital output control terminal 204. Control to prevent output.
  • the first external terminal 101a, the pad 104a connected to the first digital dedicated cell 200a is connected by the first wire 106a, and the node 105b connected to the second digital dedicated cell 200b; It is connected to the pad 105e of the second chip 103 not connected to the external terminal by the force second wire 106b.
  • the pad 104c of the third digital dedicated cell 200c is connected to the second external terminal 101b by the third wire 106c, and the pad 105d of the fourth digital dedicated cell 200d and the second chip 103 are connected.
  • the pad 105f is connected by the fourth wire 106d.
  • the test input signal from the first external terminal 1 Ola is connected to the node of the first chip 102 via the first wire 106a.
  • the signal is input to the first digital dedicated cell 200a through 104a.
  • the input signal is controlled by an internal control circuit (not shown) of the first chip 102, and the pad 105b connected to the second chip 103 from the pad 105b connected to the second digital dedicated cell 200b. Is input to the second chip 103 and the second chip 103 is inspected.
  • An output signal as a test result of the second chip 103 passes from the pad 105e of the second chip 103 to the pad 105b of the first chip 102, and uses the internal circuit of the first chip 102. Then, the signal is output to the first external terminal 101a through the pad 104a connected to the first digital dedicated cell 200a.
  • the second chip can be inspected using the test input signal from the second external terminal 101b.
  • Patent Document 1 Japanese Patent Laid-Open No. 2005-77339
  • Patent Document 1 it is necessary to provide a switch directly between the nodes of each chip of the semiconductor device.
  • the present invention has the following configuration.
  • a multichip semiconductor device comprising: a first chip including a cell connected to an external terminal through a node; a cell not connected to an external terminal; and a non-external terminal. And a second chip including only connected cells (hereinafter referred to as external terminal non-connected cells), and the first chip is a first semiconductor chip having a digital Z analog shared cell.
  • Analog input / output terminals of the digital Z analog shared cell connected to the external terminal of the chip (hereinafter referred to as external terminal connected shared cell) and digital z analog shared cell not connected to the external terminal (hereinafter external terminal non-connected)
  • a connection line for connecting the analog input / output terminals of the connection shared cell a pad of the first chip connected to the external terminal non-connection shared cell, and a second chip of the connection circuit.
  • the digital Z analog shared cell of the first chip based on the signal of its digital input / output control terminal in the test mode.
  • the input / output of the analog input / output terminal is controlled by a conduction control circuit in the digital z analog shared cell.
  • a semiconductor inspection method is the method for inspecting a multi-chip semiconductor device according to claim 1, wherein the external terminal connection shared cell of the first chip and the An external terminal non-connection shared cell is connected, the external terminal non-connection shared cell of the first chip is connected to the external chip non-connection cell of the second chip, and the first chip Chip force A test signal is input to the second chip, and the result is output from the first chip, whereby the second chip that is not connected to the external terminal is inspected.
  • a semiconductor device having a plurality of chips according to claim 3 of the present invention includes an external terminal via a pad.
  • a first chip including a cell connected to the child, a cell not connected to the external terminal, and a second chip including only a cell not connected to the external terminal hereinafter referred to as an external terminal non-connected cell.
  • the first chip is a multi-chip semiconductor device having one set of digital Z analog shared cells between one set of digital dedicated cells and another set of digital dedicated cells.
  • Analog input / output terminals of digital Z analog shared cells connected to external terminals hereinafter referred to as external terminal connected shared cells
  • digital Z analog shared cells not connected to external terminals hereinafter external terminal non-connected shared cells
  • Connect the pad connected to the The digital / analog shared cell of the first chip receives and outputs the signal of the digital input / output terminal based on the signal of the digital input / output control terminal in the test mode. And the input / output of the signal of the analog input / output terminal is controlled by the conduction control circuit in the digital Z analog shared cell.
  • a semiconductor inspection method is the method for inspecting a semiconductor device having a plurality of chips according to claim 3, wherein the external terminal connection shared cell of the first chip includes: Connecting the external terminal non-connected shared cell, connecting the external terminal non-connected shared cell of the first chip and the external terminal non-connected cell of the second chip, and Chip force of the second chip is characterized by inputting a test signal to the second chip and outputting the result from the first chip to inspect the second chip that is not connected to the external terminal. .
  • a semiconductor device having a plurality of chips according to claim 5 of the present invention includes a cell connected to an external terminal through a pad, a first chip including a cell not connected to the external terminal, and an external terminal.
  • a second chip including only unconnected cells hereinafter referred to as external terminal non-connected cells
  • the first chip is a digital connected to an external terminal, which is arranged side by side as a set.
  • Multi-chip semiconductor with Z analog shared cell hereinafter referred to as external terminal connection shared cell
  • digital Z analog shared cell hereinafter referred to as external terminal non-connected shared cell
  • the analog input / output terminal of the cell connected to the external terminal of the first chip and the analog input / output terminal of the shared cell not connected to the external terminal A connection line for connecting a child, a pad connected to the external terminal non-connection shared cell of the first chip, and a pad connected to the external terminal non-connection cell of the second chip.
  • the external terminal connection shared cell of the first chip is connected to the input / output signal of the digital input / output terminal based on the signal of the digital input / output control terminal in the test mode.
  • the external chip non-connected shared cell of the first chip controls the input / output of the signal of the digital input / output terminal based on the signal of the digital input / output control terminal in the test mode,
  • the analog input / output terminal signal input / output is controlled by a conduction control circuit in the external terminal non-connected shared cell.
  • a semiconductor inspection method is the method for inspecting a multi-chip semiconductor device according to claim 5, wherein the external terminal connection shared cell of the first chip and the An external terminal non-connection shared cell is connected, the external terminal non-connection shared cell of the first chip is connected to the external chip non-connection cell of the second chip, and the first chip Chip force A test signal is input to the second chip, and the result is output from the first chip, whereby the second chip that is not connected to an external terminal is inspected.
  • a multi-chip semiconductor device includes a cell connected to an external terminal through a pad, a first chip including a cell not connected to the external terminal, and an external terminal.
  • a digital dedicated cell having a second chip including only non-connected cells hereinafter referred to as external terminal non-connected cells
  • the first chip arranged side by side as a set and a digital Z
  • an input terminal of a digital dedicated cell hereinafter referred to as an external terminal connection dedicated cell
  • connection line that connects the analog I / O terminal of the connected digital Z analog shared cell (hereinafter referred to as the external terminal non-connected shared cell) and the output terminal of the other dedicated external terminal connection cell of the first chip , Other external terminals not connected Connected to the analog input / output terminal of the cell for use, a pad connected to the external terminal non-connected shared cell of the first chip, and a connection to the external terminal non-connected cell of the second chip.
  • a connection wire for connecting to the connected pad, the digital Z of the first chip In the test mode, the analog shared cell controls the input / output of the signal of the digital input / output terminal based on the signal of the digital input / output control terminal, and the analog shared cell by the conduction control circuit in the digital z analog shared cell. Controls input / output of signals at input / output terminals.
  • a semiconductor inspection method is the method for inspecting a multi-chip semiconductor device according to claim 7, wherein the external chip connection dedicated cell of the first chip and the An external terminal non-connection shared cell is connected, the external terminal non-connection shared cell of the first chip is connected to the external chip non-connection cell of the second chip, and the first chip Chip force A test signal is input to the second chip, and the result is output to the first chip, whereby the second chip that is not connected to an external terminal is inspected.
  • a semiconductor device having a plurality of chips according to claim 9 of the present invention includes a cell connected to an external terminal via a pad, a first chip including a cell not connected to an external terminal, and an external terminal.
  • An analog cell having a second chip including only non-connected cells hereinafter referred to as external terminal non-connected cells
  • the first chip arranged side by side as a set, and digital Z analog sharing
  • a multi-chip semiconductor device having a cell an analog input / output terminal of an analog cell connected to an external terminal (hereinafter referred to as an external terminal connection analog cell) of the first chip and a non-external terminal Connected to the analog input / output terminal of the connected digital Z analog shared cell (hereinafter referred to as external terminal non-connected shared cell), and connected to the external chip non-connected shared cell of the first chip
  • an external terminal connection analog cell an analog input / output terminal of an analog cell connected to an external terminal
  • a non-external terminal Connected to the analog input / output terminal of
  • the input / output of the signal of the digital input / output terminal is controlled.
  • the conduction control circuit in the digital Z analog shared cell controls the input / output of the signal of the analog input / output terminal.
  • the analog cell of the first chip controls the input / output of the signal of the digital input / output terminal based on the signal of the digital input / output control terminal, and the other analog input / output terminal.
  • the input / output of analog I / O terminal signals is controlled by turning on / off the switch It is characterized by.
  • a semiconductor inspection method is the method for inspecting a multi-chip semiconductor device according to claim 9, wherein the external terminal connection analog cell and the external terminal of the first chip are provided. Connecting the non-connected shared cell, connecting the external terminal non-connected shared cell of the first chip and the external terminal non-connected cell of the second chip, and connecting the first chip force A test signal is input to the second chip, and the result is output from the first chip, whereby the second chip that is not connected to the external terminal is inspected.
  • an effect of easily inspecting a chip not connected to an external terminal can be obtained by using a semiconductor device composed of a plurality of chips and a semiconductor inspection method.
  • the multi-chip semiconductor device and the semiconductor inspection method include a cell connected to an external terminal via a pad and a cell not connected to the external terminal.
  • 1 chip and a second chip including only cells not connected to external terminals hereinafter referred to as external terminal non-connected cells
  • the first chip has a digital Z analog shared cell.
  • the analog input / output terminal of the digital z analog shared cell hereinafter referred to as external terminal connection shared cell
  • external terminal connection shared cell the analog input / output terminal of the digital z analog shared cell connected to the external terminal of the first chip is not connected to the external terminal.
  • connection line for connecting an analog input / output terminal of a digital Z analog shared cell (hereinafter referred to as an external terminal non-connected shared cell), and a pad connected to the external terminal non-connected shared cell of the first chip.
  • second chip The front and a connecting wire that connects the connected pads Kigaibu terminal unconnected cells, the first
  • the digital Z analog shared cell of 1 chip controls the input / output of the signal of the digital input / output terminal based on the signal of the digital input / output control terminal.
  • the continuity control circuit controls the input / output of the signal of the analog input / output terminal, and connects the external terminal connected shared cell and the external terminal non-connected shared cell of the first chip, Connecting the external terminal non-connected shared cell of the first chip and the external terminal non-connected cell of the second chip, and inputting a test signal to the first chip force the second chip And the result is Since the second chip that is not connected to the external terminal is inspected by outputting from the chip 1, the test signal is generated by the internal circuit of the chip connected to the external terminal as in the past. By simply connecting the terminals in the input / output cell, there is no need to control the device.
  • the multi-chip semiconductor device and the semiconductor inspection method include a cell connected to an external terminal via a pad and a cell not connected to the external terminal.
  • 1 chip and a second chip including only cells not connected to external terminals hereinafter referred to as external terminal non-connected cells
  • the first chip includes a set of digital dedicated cells and another
  • a digital Z analog shared cell hereinafter referred to as an external terminal
  • connection line that connects the analog I / O terminal of the connection shared cell
  • the analog I / O terminal of the digital Z analog shared cell that is not connected to the external terminal
  • the external terminal non-connection shared cell Before the first chip A pad connected to the external terminal non-connected shared cell and a connection wire connecting the pad connected to the external terminal non-connected cell of the second chip, and the digital z of the first chip
  • the analog shared cell controls the input / output of the signal of the digital input / output terminal based on the signal of the digital input / output control terminal in the test mode.
  • the analog input / output terminal signal input / output is controlled by the conduction control circuit in the analog shared cell, and the external terminal connected shared cell and the external terminal non-connected shared cell of the first chip are connected. Connect the external chip non-connection shared cell of the first chip and the external chip non-connection cell of the second chip, and connect the first chip force to the second chip. Since the test signal is input and the result is output from the first chip, the second chip that is not connected to the external terminal is inspected. In addition, the area damage can be reduced by changing the necessary input / output cells.
  • the semiconductor device includes a cell connected to the external terminal via the pad and a cell not connected to the external terminal.
  • 1 chip and cell not connected to external terminal hereinafter referred to as external terminal non-connected cell
  • a digital Z analog shared cell connected to an external terminal hereinafter referred to as an external terminal connection shared cell, which is arranged side by side as a set.
  • a multi-chip semiconductor device having a digital Z analog shared cell not connected to an external terminal (hereinafter referred to as an external terminal non-connected shared cell), the analog input / output terminal of the external terminal connected shared cell of the first chip A connection line connecting the analog input / output terminal of the external terminal non-shared cell, a pad connected to the external terminal non-shared cell, and a second chip of the first chip, A connection wire for connecting to a pad connected to the external terminal non-connected cell, and the external terminal connection shared cell of the first chip has its digital input / output control in a test mode.
  • the digital input / output terminal signal input / output is controlled based on the terminal signal, and the external chip non-connected shared cell of the first chip is set to the digital input / output control terminal signal in the test mode.
  • the external terminal connection shared cell and the external terminal non-connection shared cell are connected, and the external chip non-connection common cell of the first chip and the external chip non-connection of the second chip are connected.
  • a connection cell is connected, the first chip force is input to the second chip, and a test signal is input to the second chip, and the result is output from the first chip.
  • the first chip including a cell connected to the external terminal through the pad and a cell not connected to the external terminal And a second chip that includes only cells that are not connected to external terminals (hereinafter referred to as external terminal non-connected cells), and the first chips are arranged side by side as a set.
  • an input terminal of a digital dedicated cell (hereinafter referred to as an external terminal connection dedicated cell) connected to an external terminal of the first chip; Digital Z analog not connected to external terminal
  • a connection line for connecting an analog input / output terminal of a log shared cell (hereinafter referred to as an external terminal non-connected shared cell), an output terminal of another dedicated external terminal connection cell of the first chip, and another The connection line connecting the analog input / output terminals of the external terminal non-connected shared cell, the pad connected to the external terminal non-connected shared cell of the first chip, and the external chip non-connected of the second chip.
  • a connection wire for connecting to a pad connected to a connection cell, and the digital Z analog shared cell of the first chip is connected to the digital input / output based on a signal of its digital input / output control terminal in a test mode.
  • the signal input / output of the terminal is controlled, the signal input / output of the analog input / output terminal is controlled by the conduction control circuit in the digital Z analog shared cell, and the external chip connection of the first chip is controlled.
  • a dedicated cell is connected to the external terminal non-connection shared cell, and the external chip non-connection shared cell of the first chip and the external terminal non-connection cell of the second chip are connected.
  • the first chip force is inputted to the second chip, and the result is outputted to the first chip, so that the second chip which is not connected to the external terminal is inspected. Therefore, in addition to the effects of claims 5 and 6, the use of digital dedicated cells with a smaller area than the digital Z analog shared cells as input / output cells connected to external terminals further reduces area damage. An effect that can be removed is obtained.
  • the first device includes a cell connected to the external terminal through the pad and a cell not connected to the external terminal.
  • a second chip including only a chip and a cell not connected to an external terminal hereinafter referred to as an external terminal non-connected cell
  • the first chip is arranged side by side as a set
  • analog input / output of an analog cell connected to an external terminal hereinafter referred to as an external terminal connection analog cell
  • connection line connecting a terminal and an analog input / output terminal of a digital z analog shared cell not connected to an external terminal (hereinafter referred to as an external terminal non-shared cell), and the external connection of the first chip.
  • Connection sharing A connection wire for connecting a pad connected to the first chip and a pad connected to the external terminal unconnected cell of the second chip, and the digital Z analog shared cell of the first chip. Is based on the signal from its digital I / O control terminal during the test mode. The input / output of the signal of the digital input / output terminal is controlled, the input / output of the signal of the analog input / output terminal is controlled by the conduction control circuit in the digital Z analog shared cell, and the analog input / output of the first chip is controlled.
  • the cell controls the input / output of the signal of the digital input / output terminal based on the signal from the digital input / output control terminal, and by turning on / off the switch of the other analog input / output terminal. Controls the input / output of the signal of the analog input / output terminal, and connects the external terminal-connected analog cell and the external terminal non-connected shared cell of the first chip, The external terminal non-connected shared cell and the external chip non-connected cell of the second chip are connected, the first chip force, a test signal is input to the second chip, and the result is Since the second chip that is not connected to the external terminal is inspected by outputting from the first chip, in addition to the effects of claims 7 and 8, the input / output cell connected to the external terminal As described above, by using an analog cell having a smaller area than that of the digital dedicated cell, an effect of further reducing the area damage can be obtained.
  • FIG. 1 is a diagram of a two-chip semiconductor device.
  • FIG. 2 is a diagram of a digital dedicated cell.
  • FIG. 3 is a diagram of a digital Z analog shared cell.
  • FIG. 4 is a diagram of an analog senor.
  • FIG. 5 is a diagram of a digital Z analog shared cell with a conduction control circuit.
  • FIG. 6 is a diagram showing a configuration of a multiple-chip semiconductor device according to the first embodiment of the present invention.
  • FIG. 7 is a diagram showing a configuration of a multi-chip semiconductor device according to a second embodiment of the present invention.
  • FIG. 8 is a diagram showing a configuration of a multiple-chip semiconductor device according to a third embodiment of the present invention.
  • FIG. 9 is a diagram showing a configuration of a multiple-chip semiconductor device according to Embodiment 4 of the present invention.
  • FIG. 10 is a diagram showing a configuration of a conventional multi-chip semiconductor device. Explanation of symbols
  • the multi-chip semiconductor device of the present invention and its inspection method will be described with reference to the drawings. For simplicity of explanation, only a semiconductor device having a multi-chip module structure composed of two chips and an input 1 terminal, a Z output, and a 1 terminal are shown, and details are omitted.
  • FIG. 1 is a schematic plan view of a conventional semiconductor device 100 having a multi-chip module (MCM) structure in which a first chip 102 and a second chip 103 are arranged in a plane and connected by a wire 106. It is.
  • MCM multi-chip module
  • 100 is a multi-chip semiconductor device
  • 101 is an external terminal
  • 102 is a first chip
  • 103 is a second chip
  • 104 is a pad connected to the external terminal
  • 105a and 105b are external parts.
  • the pads 106a and 106b that are not connected to the terminals are the first and second wires.
  • the pad 105a of the first chip 102 and the pad 105b of the second chip 103 are connected by the second wire 106b
  • the external terminal 101 and the pad 104 of the first chip 102 are connected to the first wire.
  • FIG. 6 is a plan view showing the configuration of the multiple-chip configuration semiconductor device 1000 according to the first embodiment of the present invention.
  • reference numeral 1000 denotes a multi-chip semiconductor device
  • 101a and 101b denote first and second external terminals
  • the first chip up to 102 the second chip up to 103, 104a, 104c, 105b, and 105d.
  • ⁇ l 05f is a pad
  • 106a to 106d are first to fourth wires
  • 500a to 500d are first to fourth digital Z analog shared cells with conduction control circuits.
  • the multi-chip semiconductor device 1000 is a digital-only device included in the first chip 102 connected to the external terminal of the conventional multi-chip semiconductor device 900 shown in FIG. Cell 200, digital Z analog shared cell 300, analog cell 400, all digital dedicated cell 200 is connected to digital Z analog shared cell with conduction control circuit Replaced with 500.
  • FIG. 5 is a diagram showing a configuration of a digital Z analog shared cell 500 with a conduction control circuit.
  • the digital Z analog shared cell 500 with a conduction control circuit includes a digital input control terminal 501 and a digital input terminal. 502, a digital output terminal 503, a digital output control terminal 504, an analog input / output terminal 505, and a conduction control circuit 506.
  • the continuity control circuit 506 controls the test input signal to be output from the analog input / output terminal 505 in the test mode. Also, in the test mode, control is performed so that the digital signal is not input from the digital input terminal 502 by the control signal of the digital input control terminal 501 and the digital signal is output from the digital output terminal 503 by the control signal of the digital output control terminal 504. Control!
  • the digital input terminal 502a and the digital output terminal 503a digital are controlled by the control signal of the digital input control terminal 501a and digital output control terminal 50 4a of the first digital Z analog shared cell 500a with conduction control circuit.
  • the second wire 106b connects the pad 105e of the second chip 103 not connected to the external terminal and the pad 105b of the second digital Z analog shared cell 500b with a conduction control circuit not connected to the external terminal with the second wire 106b. Connecting.
  • the analog input / output terminal 505c of the third digital Z analog shared cell 500c with the third conduction control circuit connected to the second external terminal 101b by the third wire 106c is connected to the second external terminal 101b.
  • the digital input terminal 502c and digital output terminal 503c are controlled by the control signal of the analog input control terminal 501c and analog output control terminal 500c of the third digital Z analog shared cell 500c with continuity control circuit.
  • the test input signal from the first external terminal 1 Ola is connected to the node of the first chip 102 via the first wire 106a.
  • the signal passes through 104a and is input to the first digital Z analog shared cell 500a with a conduction control circuit.
  • the input signal is controlled by a conduction control circuit 506a (not shown) of the first digital Z analog shared cell with a conduction control circuit 500a (not shown) and connected to the first external terminal 101a.
  • the input signal is transmitted from the pad 105b of the first chip 102 to the second wire 106b under the control of the conduction control circuit 506b (not shown) of the second digital Z analog shared cell 500b with conduction circuit. Via the pad 105e of the second chip 103 and input to the second chip 103.
  • the output signal as the test result of the second chip 103 passes from the pad 105a of the second chip 103 to the pad 105b of the first chip 102 via the second wire 106b. At this time, the output signal is supplied with the second conduction control circuit that is not connected to the external terminal under the control of the conduction control circuit 506b (not shown) of the second digital Z analog shared cell 500b with conduction control circuit. From the analog input / output terminal 505b of the digital Z analog shared cell 500b, Is output to the analog input / output terminal 505a of the first digital Z analog shared cell 500a with a conduction control circuit connected to the terminal 101a.
  • the output signal passes through the first wire 106a through the pad 104a of the first chip 102 under the control of the conduction control circuit 506a (not shown) of the first digital Z analog shared cell with a conduction control circuit 500a. Output to the first external terminal 101a.
  • the second chip 103 that is not connected to the external terminal is inspected using the above input / output method.
  • the power described in the example of replacing cell 200 with digital Z analog shared cell 500 with conduction control circuit This is to replace only a part of multiple digital dedicated cells 200 with digital Z analog shared cell 500 with conduction control circuit. It may be. For example, when inspecting the second chip 103 that is not connected to the external terminal, it is arranged on the side facing the second chip 103 in the digital dedicated cell 200 of the first chip 102.
  • the digital dedicated cell 200 may be replaced with the digital Z analog shared cell 500 with continuity control circuit, and the area damage can be reduced by changing the minimum input / output cells. .
  • the first chip 102 connected to the external terminal is shared with the digital Z analog with the first conduction control circuit connected to the first external terminal 101a.
  • the signals of the digital input terminal 502 and the digital output terminal 503 are determined based on the signals of the digital input control terminal 501 and the digital output control terminal 504 of the digital Z analog shared cell. Since the input / output is controlled and the signal of analog input / output terminal 505 is controlled to be input / output by the conduction control circuit 506, the digital Z analog shared cell 500 with the conduction control circuit is provided.
  • a single chip in a multi-chip semiconductor device can be easily configured by simply changing the input / output cells and connecting the terminals in the input / output cells without having to control the input signal by the internal control circuit of the chip connected to the external terminals. It has the effect of being able to inspect. In addition, there is an effect that the circuit scale of the entire semiconductor device that does not require a direct switch between the nodes can be reduced.
  • FIG. 7 is a plan view showing a configuration of a multichip semiconductor device 2000 according to the second embodiment of the present invention.
  • 2000 is a multi-chip semiconductor device
  • 101a and 101b are first and second external terminals, 102 and first chips, 103 and second chips, 104a, 104c, 105b, 105d-l 05fi MANOD, 106a to 106di 1st to 4th wire, 300a, 300d 1st, 3rd digital Z analog shared cell, 500b, 500d are 2nd, 4th digital Z with conduction control circuit Analog shared cell.
  • the multi-chip semiconductor device 2000 has a first continuity connected to the first external terminal 101a in the multi-chip semiconductor device 1000 of the first embodiment shown in FIG.
  • Third digital Z analog shared cell 300c [Replace this!
  • FIG. 3 is a diagram showing a configuration of the digital Z analog shared cell 300.
  • the digital Z analog shared cell 300 has a digital input control terminal 301, a digital input terminal 302, a digital output terminal 303, a digital output control terminal 304, and an analog input / output terminal 305.
  • control is performed so that the digital signal is not input from the digital input terminal 302 by the control signal of the digital input control terminal 301, and the digital signal is output from the digital output terminal 303 by the control signal of the digital output control terminal 304.
  • the configuration of the multi-chip semiconductor device 2000 according to the second embodiment of the present invention will be described in more detail.
  • the digital signals of the digital input terminal 302a and the digital output terminal 303a are input by the control signals of the digital input control terminal 301a and the digital output control terminal 304a of the first digital Z analog shared cell 300a.
  • Propagation is controlled so that it is not output, and the digital input control terminal 501b and digital output control terminal 504b control signals of the second digital Z analog shared cell 500b with conduction control circuit are used to control the digital input terminal 502b and digital output terminal 503b. Controls the propagation of digital signals so that they are not input or output.
  • the second wire 106b connects the pad 105e of the second chip 103 not connected to the external terminal and the pad 105b of the second digital / analog shared cell 500b with a conduction control circuit not connected to the external terminal with the second wire 106b. Connecting.
  • the fourth input / output terminal 305c of the third digital Z analog shared cell 300c connected to the second external terminal 101b by the third wire 106c and the fourth conduction control circuit not connected to the external terminal Connect the analog input / output terminal 505d of the digital Z analog shared cell 500d.
  • the digital signal of the digital input terminal 302c and the digital output terminal 303c is input by the control signal of the digital input control terminal 301c and the digital output control terminal 304c of the third digital / analog shared cell 300c.
  • Propagation is controlled so that it is not output
  • digital input control terminal 501d, digital output control terminal 504d, digital input control terminal 504d, digital output terminal 502d, digital output terminal Propagation is controlled so that the 503d digital signal is not input or output.
  • the pad 105 ⁇ of the second chip 103 that is not connected to the external terminal, and the node 105d of the digital Z analog shared cell 50 Od with the fourth conduction control circuit that is not connected to the external terminal 101b are connected to the fourth chip 103d. Connect with wire 106d.
  • the test input signal from the first external terminal 1 Ola is connected to the node of the first chip 102 via the first wire 106a.
  • 104a is input to the first digital Z analog shared cell 300a and connected to the first external terminal 101a, and from the analog input / output terminal 305a of the first digital / analog shared cell 300a, the external terminal is not connected to the external terminal 101a.
  • the input signal is transmitted from the pad 105b of the first chip 102 through the second wire 106b under the control of the conduction control circuit 506b (not shown) of the second digital Z analog shared cell 500b with conduction circuit. Then, the data is input to the second chip 103 through the pad 105e of the second chip 103.
  • the output signal as the test result of the second chip 103 passes from the pad 105a of the second chip 103 to the pad 105b of the first chip 102 through the second wire 106b.
  • the output signal is supplied with the second conduction control circuit that is not connected to the external terminal under the control of the conduction control circuit 506b (not shown) of the second digital Z analog shared cell 500b with conduction control circuit.
  • the first chip 102 is output from the analog input / output terminal 505b of the digital Z analog shared cell 500b to the analog input / output terminal 305a of the first digital Z analog shared cell 300a connected to the first external terminal 101a. Through the first pad 104a and output to the first external terminal 101a through the first wire 106a.
  • the second chip 103 that is not connected to the external terminal is inspected using the above input / output method.
  • first chip 102 includes digital Z analog shared cell 300 as a cell connected to an external terminal, and digital Z with a conduction control circuit as a cell not connected to the external terminal.
  • the case where the analog shared cell 500 is provided has been described, but the digital Z analog shared cell 500 with a conduction control circuit is provided as a cell connected to the external terminal, and the digital Z analog shared cell 300 is provided as a cell not connected to the external terminal. You may do it.
  • the conduction control circuit is provided.
  • the path 506 can control the input / output of the external terminal force signal and the second chip test result signal.
  • Is connected to the analog input / output terminal 505b of the second digital Z analog shared cell 500b with continuity control circuit, which is not connected to the external terminal, and the pad connected to the second digital Z analog shared cell 500b with continuity control circuit 105b and the pad 105e of the second chip 103 not connected to the external terminal are connected, and the digital Z analog shared cell 300 (300a, 300c) in the first chip 102 is connected to each digital Based on the signals of the input control terminal 301 and digital output control terminal 304, it controls the input and output of the signals of the digital input terminal 302 and digital output terminal 303, and the digital Z analog common sensor with continuity control circuit 500 (500b, 50 0d)
  • the control circuit 506 since the input / output of the signal at the analog input / output terminal 505 is controlled by the control circuit 506, the same as in Embodiment 1 above.
  • a digital Z with a conduction control circuit is smaller in area than a digital Z analog shared cell 500.
  • the analog shared cell 300 it is possible to further reduce the area damage compared to replacing all the digital dedicated cell 200 with the digital Z analog shared cell 500 with conduction control circuit.
  • FIG. 8 is a plan view showing a configuration of a multichip semiconductor device 3000 according to the third embodiment of the present invention.
  • 3000 is a multi-chip semiconductor device
  • 101a and 101b are the first and second external terminals
  • the first chip up to 102 the second chip up to 103, 104a, 104c, 105b, 105d-l 05fi No.
  • 106a to 106di 1st to 4th wire
  • 500b, 500d are both digital Z analog with 2nd, 4th conduction control circuit Senor for.
  • the multi-chip semiconductor device 3000 of the third embodiment is the same as that of the second embodiment shown in FIG.
  • the first digital Z analog shared cell 300a connected to the first external terminal 101a is replaced with the first digital dedicated cell 200a and connected to the second external terminal 101b.
  • the third digital Z analog shared cell 300c is replaced with a third digital dedicated cell 200c.
  • the digital signals of the digital input terminal 202a and the digital output terminal 203a are not input / output by the control signals of the digital input control terminal 201a and the digital output control terminal 204a of the first digital dedicated cell 200a.
  • the digital input terminal 502b and the digital output terminal 5 03b are controlled by the control signals of the digital input control terminal 501b and digital output control terminal 504b of the second digital Z analog shared cell 500b with conduction control circuit.
  • the propagation is controlled so that no digital signal is input or output.
  • the second wire 106b connects the pad 105e of the second chip 103 that is not connected to the external terminal and the pad 105b of the second digital / analog shared cell 500b with a conduction control circuit that is not connected to the external terminal with the second wire 106b. Connecting.
  • the digital output terminal 203c of the third digital dedicated cell 200c connected to the second external terminal 101b by the third wire 106c, and the digital with the fourth conduction control circuit not connected to the external terminal Connect analog input / output terminal 505d of Z analog shared cell 500d.
  • the digital signals at the digital input terminal 202c and the digital output terminal 203c are input / output according to the control signals of the digital input control terminal 20lc and the digital output control terminal 204c of the third digital dedicated cell 200c.
  • the digital input terminal 502d and the digital output terminal 503d are controlled by the control signal of the digital input control terminal 50 ld and the digital output control terminal 504d of the fourth digital Z analog shared cell 500d with continuity control circuit.
  • the test input signal from the first external terminal 1 Ola is applied to the pad 104a of the first chip 102 via the first wire 106a.
  • the second conduction control circuit that is input to the first digital dedicated cell 200a and connected to the first external terminal 101a is connected to the external terminal from the digital input terminal 202a of the first digital dedicated cell 200a.
  • the input signal is controlled from the pad 105b of the first chip 102 to the second wire 106b by the control of the conduction control circuit 506b (not shown) of the second digital Z analog shared cell 500b with the conduction control circuit.
  • the conduction control circuit 506b not shown
  • an output signal that is a test result of the second chip 103 passes from the pad 105f of the second chip 103 to the pad 105d of the first chip 102 through the fourth wire 106d.
  • the output signal is supplied with a fourth conduction control circuit that is not connected to an external terminal under the control of the conduction control circuit 506d (not shown) of the fourth digital Z analog shared cell with a conduction control circuit 500d.
  • the second chip 103 that is not connected to the external terminal is inspected using the above input / output method.
  • first chip 102 includes digital dedicated cell 200 as a cell connected to an external terminal, and digital Z analog with a conduction control circuit as a cell not connected to the external terminal.
  • the digital Z analog shared cell 500 with a conduction control circuit is provided as a cell connected to the external terminal
  • the digital dedicated cell 200 is provided as a cell not connected to the external terminal. Oh ,. Connection with external terminals
  • the conduction control circuit 506 allows the signal from the external terminal and the second It is possible to control the input and output of the chip test result signal.
  • the first chip 102 connected to the external terminal, the input terminal 202a of the first digital dedicated cell 200a connected to the first external terminal, and The second digital dedicated cell 200c connected to the second external terminal 101b is connected to the analog input / output terminal 505b of the second digital Z analog shared cell 500b with a conduction control circuit that is not connected to the external terminal.
  • Output terminal 203c is connected to the analog input / output terminal 505d of the 4th digital / analog shared cell 500d with continuity control circuit that is not connected to the external terminal, and the digital Z analog with the 2nd and 4th continuity control circuit
  • the pads of the shared cells 500b and 500d are connected to the pads 105e and 105f of the second chip 103 that are not connected to the external terminals, respectively, and the digital Z analog shared cell 500 (500b with conduction control circuit) in the first chip 102 is connected.
  • 500 d is the digital
  • the input / output of the digital input terminal 502 and the digital output terminal 503 is controlled based on the signal of the digital input control terminal 501 and the digital output control terminal 504, and the signal input / output at the analog input / output terminal is controlled by the conduction control circuit 506 Therefore, as in the first embodiment, it is possible to easily perform a single inspection in a semiconductor device having a plurality of chips, and further, a digital Z as an input / output cell connected to an external terminal is obtained.
  • the digital dedicated cell 200 which has a smaller area than the analog shared cell 300, it is possible to further reduce the area damage compared to using the digital Z analog shared cell 300. .
  • FIG. 9 is a diagram showing a configuration of a multichip semiconductor device 4000 according to the fourth embodiment of the present invention.
  • 4000 is a multi-chip semiconductor device
  • 101a and 101b are first and second external terminals
  • 102 and first chips 103 and second chips
  • 104a, 104c, 105b, 105d-l 05f 106a to 106d are the first to fourth wires
  • 400a and 400c are the first and third analog cells
  • 500b and 500d are the second and fourth digital Z analog shared cells with conduction control circuit It is le.
  • a multi-chip semiconductor device 4000 according to the fourth embodiment of the present invention is connected to the first external terminal 101a in the multi-chip semiconductor device 3000 according to the third embodiment shown in FIG.
  • the first digital dedicated cell 200a is replaced with the first analog cell 400a
  • the third digital dedicated cell 200c connected to the second external terminal 101b is replaced with the third analog cell 400c.
  • FIG. 4 is a diagram showing a configuration of the analog cell 400.
  • this analog cell 400 has a digital input control terminal 401, a digital input terminal 402, an analog input / output terminal 403 with a first switch, an analog input / output terminal 404 with a second switch, and an analog input / output terminal 405. is doing.
  • control is performed so that the digital signal is not input from the digital input terminal 402 by the control signal of the digital input control terminal 401.
  • the test mode by turning off the first and second analog input / output terminals with switches 403 and 404, the test input signal is not input to the internal circuit of the first chip 102. To do.
  • the analog input / output terminal 405a of the first analog cell 400a connected to the first external terminal 101a by the first wire 106a, and the second digital Z analog shared cell 500b not connected to the external terminal. Connect the analog input / output terminal 505b.
  • the digital input terminal 402a is controlled by the control signal of the digital input control terminal 401a so that no digital signal is input, and the first and second analog input / output terminals with switches 403a and 404a are switched. By turning off, control is performed so that the test input signal is not input to the internal circuit of the first chip 102.
  • the digital input control terminal 501b and digital output control terminal 504b control signal of the second digital Z analog shared cell 500b with continuity control circuit does not input / output digital signals from the digital input terminal 502b and digital output terminal 503b.
  • the second wire 103b is connected to the pad 105e of the second chip 103 that is not connected to the external terminal and the pad 105b of the second digital Z analog shared cell 500b that is not connected to the external terminal. Connect with To do.
  • analog input / output terminal 405c of the third analog cell 400c connected to the second external terminal 101b by the third wire 106c, and the digital Z with the fourth conduction control circuit not connected to the external terminal Connect analog input / output terminal 505d of analog shared cell 500d.
  • control is performed so that the digital signal is not input from the digital input terminal 402c by the control signal of the digital input control terminal 401c, and the first and second analog input / output terminals with switches 403c, 404c are controlled.
  • the test input signal is controlled not to be input to the internal circuit of the first chip 102 by turning off this switch.
  • the digital signals of the digital input terminal 502d and digital output terminal 503d are not input / output by the control signals of the digital input control terminal 501d and digital output control terminal 504d of the fourth digital Z analog shared cell 500d with conduction control circuit. To control its propagation.
  • the pad 105f of the second chip 103 that is not connected to the external terminal and the pad 105d of the fourth digital / analog shared cell with a conduction control circuit 500d that is not connected to the external terminal 101b are connected to the fourth chip 103d. Connect with wire 106d.
  • the test input signal from the first external terminal 1 Ola is connected to the node of the first chip 102 via the first wire 106a.
  • 104a is input to the first analog cell 400a and connected to the first external terminal 101a! From the analog input / output terminal 405a of the first analog cell 400a to the second terminal not connected to the external terminal.
  • the input signal is transmitted from the pad 105b of the first chip 102 to the second wire 106b under the control of the conduction control circuit 506b (not shown) of the digital / analog shared cell 500b with the second conduction control circuit. Through the pad 105e of the second chip 103 and input to the second chip 103.
  • the output signal as the test result of the second chip 103 passes from the pad 105a of the second chip 103 to the pad 105b of the first chip 102 via the second wire 106b.
  • the output signal is transmitted to the second digital Z analog shared cell 500b with a conduction control circuit.
  • the control circuit 506b (not shown), connected to the first external terminal 101b from the analog input / output terminal 505b of the second digital Z analog shared cell 500b with a conduction control circuit that is not connected to the external terminal.
  • the signal is output to the analog input / output terminal 405a of the first digital dedicated cell 200a, passed through the pad 104a of the first chip 102, and output to the first external terminal 101a via the first wire 106a.
  • the second chip 103 that is not connected to the external terminal is inspected using the above input / output method.
  • first chip 102 includes analog cell 400 as a cell connected to an external terminal, and a digital Z analog shared cell with a conduction control circuit as a cell not connected to the external terminal.
  • analog cell 400 as a cell connected to an external terminal
  • digital Z analog shared cell 500 with a conduction control circuit as a cell connected to an external terminal
  • analog cell 400 as a cell not connected to the external terminal.
  • a cell connected to the external terminal or a cell not connected to the external terminal is equipped with the digital Z analog shared cell 500 with a continuity control circuit, so that the continuity control circuit 506 And the input / output of the test result signal of the second chip can be controlled.
  • the first chip 102 has the force described in the case where the first cell 102 includes the analog cell 400 as a cell connected to the external terminal.
  • the analog cell is connected to the external terminal.
  • the input / output of the signal 503 is controlled, and the input / output of the signal at the analog input / output terminal 505 is controlled by the conduction control circuit 506, and the analog cell 400 (400a, 400c) in the first chip is tested.
  • the present invention is useful as a semiconductor device having a plurality of chips.

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Abstract

　複数チップ構成半導体装置の各チップの単体検査を実施する際、簡易的に検査できる複数チップ構成半導体装置、及び半導体検査方法を提供する。 　外部端子と接続される第１のチップ（１０２）のデジタル専用セル（２００）を導通制御回路付デジタル／アナログ共用入出力セル（５００）に置き換え、外部端子（１０１）と接続されている導通制御回路付デジタル／アナログ共用セル（５００ａ）のアナログ入出力端子（５０５ａ）と、チップ間の接続用に使用されている導通制御回路付デジタル／アナログ共用セル（５００ｂ）のアナログ入出力端子（５０５ｂ）を接続することで、各チップの単体状態の検査を容易に実現する。

Description

明 細 書
複数チップ構成半導体装置、及び半導体検査方法
技術分野
[0001] 本発明は複数チップで構成される半導体装置、及び半導体検査方法に関する。
背景技術
[0002] 従来の複数チップで構成される半導体装置の各チップ単体の機能検査を可能に する複合半導体装置および半導体検査方法として、チップ上の外部端子に接続され る入出力パッドと外部端子に接続されないチップ間接続の入出力パッドとの間をスィ ツチを介在させて接続し、テストチップセレクト信号により、テスト対象外のチップ側の ノ ッドをハイインピーダンス状態にし、かつ前記スィッチをオンさせ、単体の機能検査 を可能にすると!/ヽぅ技術が報告されて!ヽる (特許文献 1参照)。
[0003] また、従来の複数チップ構成半導体装置の他の例を図 10に示す。
図 10において、 900は複数チップ構成半導体装置、 101aは外部端子、 102は第 1のチップ、 103ίま第 2のチップ、 104a, 104c, 105b, 105d〜105fiまノ ッド、 106a 〜106dは第 1〜第 4のワイヤーである。なお、第 1のチップ 102は、デジタル専用セ ル 200、デジタル Zアナログ共用セル 300、アナログセル 400をそれぞれ複数有して いる力 図 10では、第 1のチップ 102が有するセルのうち、第 1〜第 4のデジタル専用 セル 200a〜200dのみ図示して!/、る。
[0004] 図 2は、デジタル専用セル 200の構成を示す図である。
図 2において、本デジタル専用セル 200は、デジタル入力制御端子 201、デジタル 入力端子 202、デジタル出力端子 203、デジタル出力制御端子 204を有する。ここ で、テストモード時にデジタル入力制御端子 201の制御信号によりデジタル入力端 子 202からデジタル信号が入力されな 、ように制御し、デジタル出力制御端子 204 の制御信号によりデジタル出力端子 203からデジタル信号が出力されないように制 御する。
[0005] 以下、図 10に示した従来の複数チップ構成半導体装置 900の構成についてさらに 詳細に説明する。 第 1の外部端子 101 a〖こ、第 1のデジタル専用セル 200aに接続されたパッド 104a が第 1のワイヤー 106aにより接続され、第 2のデジタル専用セル 200bに接続された ノ ッド 105bと、外部端子に非接続の第 2のチップ 103のパッド 105eと力 第 2のワイ ヤー 106bにより接続されている。
[0006] また、第 2の外部端子 101bに、第 3のデジタル専用セル 200cのパッド 104cが第 3 のワイヤー 106cにより接続され、第 4のデジタル専用セル 200dのパッド 105dと第 2 のチップ 103のパッド 105fは第 4のワイヤー 106dにより接続されている。
[0007] 次に、本従来の複数チップ構成半導体装置 900の動作について説明する。
外部端子と接続されていない第 2のチップ 103を検査する場合、第 1の外部端子 1 Olaからのテスト用の入力信号は、第 1のワイヤー 106aを介して第 1のチップ 102の ノ ッド 104aを通り第 1のデジタル専用セル 200aに入力される。前記入力信号は、第 1のチップ 102の内部制御回路（図示せず）により制御されて、第 2のデジタル専用セ ル 200bに接続されたパッド 105bから第 2のチップ 103に接続されたパッド 105eを通 り第 2のチップ 103に入力され、第 2のチップ 103の検査が行われる。
[0008] そして、第 2のチップ 103のテスト結果である出力信号は、第 2のチップ 103のパッド 105eから第 1のチップ 102のパッド 105bを通り、第 1のチップ 102の内部回路を用 いて、第 1のデジタル専用セル 200aに接続されたパッド 104aを通って第 1の外部端 子 101aへ出力する。
[0009] また同様にして、第 2の外部端子 101bからのテスト用の入力信号を用いて、第 2の チップの検査を行うことができる。
特許文献 1：特開 2005 - 77339号公報
発明の開示
発明が解決しょうとする課題
[0010] しかしながら、特許文献 1に示したような従来の複合半導体装置では、半導体装置 の各チップのノッド間に直接スィッチを設ける必要があった。
[0011] また、図 10のような従来の複数チップ構成半導体装置では、テスト用の入力信号に 対し、外部端子と接続されているチップの内部回路の制御が必要であり、従来の複 数チップ構成半導体装置の各チップの単体検査を実施する際、外部端子と接続され て 、な 、チップを簡易的に検査できる方法が要望されて 、る。
[0012] 本発明では、複数チップで構成される半導体装置の各チップの単体検査を、容易 に、かつ面積増加を少なく実現することのできる複数チップ構成半導体装置、及び 半導体検査方法を得ることを目的とする。
課題を解決するための手段
[0013] 上記課題を解決するため、本発明は以下の構成を有する。
本発明の請求項 1にかかる複数チップ構成半導体装置は、ノ^ドを介して外部端 子に接続されるセルと、外部端子に非接続のセルを含む第 1のチップと、外部端子に 非接続のセル (以下、外部端子非接続セルと称す)のみを含む第 2のチップとを有し 、前記第 1のチップは、デジタル Zアナログ共用セルを有する複数チップ構成半導体 装置において、第 1のチップの、外部端子に接続されるデジタル Zアナログ共用セル (以下、外部端子接続共用セルと称す)のアナログ入出力端子と、外部端子に非接 続のデジタル zアナログ共用セル (以下、外部端子非接続共用セルと称す)のアナ口 グ入出力端子とを接続する接続線と、前記第 1のチップの、前記外部端子非接続共 用セルに接続されたパッドと、第 2のチップの、前記外部端子非接続セルに接続され たパッドとを接続する接続ワイヤとを備え、前記第 1のチップの、前記デジタル Zアナ ログ共用セルは、テストモード時に、そのデジタル入出力制御端子の信号に基づい てそのデジタル入出力端子の信号の入出力を制御し、前記デジタル zアナログ共用 セル内の導通制御回路によりそのアナログ入出力端子の信号の入出力を制御するこ とを特徴とする。
[0014] 本発明の請求項 2にかかる半導体検査方法は、請求項 1記載の複数チップ構成半 導体装置を検査する方法において、前記第 1のチップの、前記外部端子接続共用セ ルと、前記外部端子非接続共用セルとを接続し、前記第 1のチップの、前記外部端 子非接続共用セルと、前記第 2のチップの、前記外部端子非接続セルとを接続し、 前記第 1のチップ力 前記第 2のチップにテスト信号を入力し、その結果を前記第 1 のチップより出力することにより、前記外部端子に非接続である第 2のチップの検査を 行うことを特徴とする。
[0015] 本発明の請求項 3にかかる複数チップ構成半導体装置は、パッドを介して外部端 子に接続されるセルと、外部端子に非接続のセルを含む第 1のチップと、外部端子に 非接続のセル (以下、外部端子非接続セルと称す)のみを含む第 2のチップを有し、 前記第 1のチップは、 1組のデジタル専用セルと他の組のデジタル専用セルの間に、 1組のデジタル Zアナログ共用セルを有する複数チップ構成半導体装置において、 第 1のチップの、外部端子に接続されるデジタル Zアナログ共用セル (以下、外部端 子接続共用セルと称す)のアナログ入出力端子と、外部端子に非接続のデジタル Z アナログ共用セル (以下、外部端子非接続共用セルと称す)のアナログ入出力端子と を接続する接続線と、第 1のチップの、前記外部端子非接続共用セルに接続された ノ ッドと、第 2のチップの、前記外部端子非接続セルに接続されたパッドとを接続する 接続ワイヤとを備え、前記第 1のチップの、前記デジタル/アナログ共用セルは、テス トモード時に、そのデジタル入出力制御端子の信号に基づ 、てそのデジタル入出力 端子の信号の入出力を制御し、前記デジタル Zアナログ共用セル内の導通制御回 路によりそのアナログ入出力端子の信号の入出力を制御することを特徴とする。
[0016] 本発明の請求項 4に力かる半導体検査方法は、請求項 3記載の複数チップ構成半 導体装置を検査する方法において、前記第 1のチップの、前記外部端子接続共用セ ルと、前記外部端子非接続共用セルとを接続し、前記第 1のチップの、前記外部端 子非接続共用セルと、前記第 2のチップの、前記外部端子非接続セルとを接続し、 前記第 1のチップ力 前記第 2のチップにテスト信号を入力し、その結果を前記第 1 のチップより出力することにより、前記外部端子に非接続である第 2のチップの検査を 行うことを特徴とする。
[0017] 本発明の請求項 5にかかる複数チップ構成半導体装置は、パッドを介して外部端 子に接続されるセルと、外部端子に非接続のセルを含む第 1のチップと、外部端子に 非接続のセル (以下、外部端子非接続セルと称す)のみを含む第 2のチップを有し、 前記第 1のチップは、互いを 1組として並べて配置した、外部端子に接続されるデジ タル Zアナログ共用セル (以下、外部端子接続共用セルと称す)と、外部端子に接続 されな!/、デジタル Zアナログ共用セル (以下、外部端子非接続共用セルと称す)を有 する複数チップ構成半導体装置において、第 1のチップの、前記外部端子接続共用 セルのアナログ入出力端子と、前記外部端子非接続共用セルのアナログ入出力端 子とを接続する接続線と、前記第 1のチップの、前記外部端子非接続共用セルに接 続されたパッドと、第 2のチップの、前記外部端子非接続セルに接続されたパッドとを 接続する接続ワイヤとを備え、前記第 1のチップの、前記外部端子接続共用セルは、 テストモード時に、そのデジタル入出力制御端子の信号に基づ 、てそのデジタル入 出力端子の信号の入出力を制御し、前記第 1のチップの、前記外部端子非接続共 用セルは、テストモード時に、そのデジタル入出力制御端子の信号に基づいてその デジタル入出力端子の信号の入出力を制御し、前記外部端子非接続共用セル内の 導通制御回路によりそのアナログ入出力端子の信号の入出力を制御することを特徴 とする。
[0018] 本発明の請求項 6にかかる半導体検査方法は、請求項 5記載の複数チップ構成半 導体装置を検査する方法において、前記第 1のチップの、前記外部端子接続共用セ ルと、前記外部端子非接続共用セルとを接続し、前記第 1のチップの、前記外部端 子非接続共用セルと、前記第 2のチップの、前記外部端子非接続セルとを接続し、 前記第 1のチップ力 前記第 2のチップにテスト信号を入力し、その結果を前記第 1 のチップから出力することにより、外部端子に非接続である第 2のチップの検査を行う ことを特徴とする。
[0019] 本発明の請求項 7にかかる複数チップ構成半導体装置は、パッドを介して外部端 子に接続されるセルと、外部端子に非接続のセルを含む第 1のチップと、外部端子に 非接続のセル (以下、外部端子非接続セルと称す)のみを含む第 2のチップを有し、 前記第 1のチップは、互いを 1組として並べて配置した、デジタル専用セルと、デジタ ル Zアナログ共用セルを有する複数チップ構成半導体装置にぉ 、て、第 1のチップ の、外部端子に接続されるデジタル専用セル (以下、外部端子接続専用セルと称す) の入力端子と、外部端子に非接続のデジタル Zアナログ共用セル (以下、外部端子 非接続共用セルと称す)のアナログ入出力端子とを接続する接続線と、第 1のチップ の、他の前記外部端子接続専用セルの出力端子と、他の外部端子非接続共用セル のアナログ入出力端子とを接続する接続線と、第 1のチップの、前記外部端子非接 続共用セルに接続されたパッドと、第 2のチップの、前記外部端子非接続セルに接 続されたパッドとを接続する接続ワイヤを備え、前記第 1のチップの、前記デジタル Z アナログ共用セルは、テストモード時に、そのデジタル入出力制御端子の信号に基 づ 、てそのデジタル入出力端子の信号の入出力を制御し、前記デジタル zアナログ 共用セル内の導通制御回路によりそのアナログ入出力端子の信号の入出力を制御 することを特徴とする。
[0020] 本発明の請求項 8にかかる半導体検査方法は、請求項 7記載の複数チップ構成半 導体装置を検査する方法において、前記第 1のチップの、前記外部端子接続専用セ ルと、前記外部端子非接続共用セルとを接続し、前記第 1のチップの、前記外部端 子非接続共用セルと、前記第 2のチップの、前記外部端子非接続セルとを接続し、 前記第 1のチップ力 前記第 2のチップにテスト信号を入力し、その結果を前記第 1 のチップに出力することにより、外部端子に非接続である第 2のチップの検査を行うこ とを特徴とする。
[0021] 本発明の請求項 9にかかる複数チップ構成半導体装置は、パッドを介して外部端 子に接続されるセルと、外部端子に非接続のセルを含む第 1のチップと、外部端子に 非接続のセル (以下、外部端子非接続セルと称す)のみを含む第 2のチップを有し、 前記第 1のチップは、互いを 1組として並べて配置した、アナログセルと、デジタル Z アナログ共用セルを有する複数チップ構成半導体装置にぉ 、て、前記第 1のチップ の、外部端子に接続されるアナログセル (以下、外部端子接続アナログセルと称す） のアナログ入出力端子と、外部端子に非接続のデジタル Zアナログ共用セル (以下 、外部端子非接続共用セルと称す)のアナログ入出力端子とを接続する接続線と、 前記第 1のチップの、前記外部端子非接続共用セルに接続されたパッドと、第 2のチ ップの、前記外部端子非接続セルに接続されたパッドとを接続する接続ワイヤを備え 、前記第 1のチップの、前記デジタル Zアナログ共用セルは、テストモード時に、その デジタル入出力制御端子力 の信号に基づいてそのデジタル入出力端子の信号の 入出力を制御し、前記デジタル Zアナログ共用セル内の導通制御回路によりそのァ ナログ入出力端子の信号の入出力を制御し、前記第 1のチップの、前記アナログセ ルは、テストモード時に、そのデジタル入出力制御端子力もの信号に基づいてその デジタル入出力端子の信号の入出力を制御し、その、他のアナログ入出力端子の有 するスィッチのオン Zオフによりアナログ入出力端子の信号の入出力を制御すること を特徴とする。
[0022] 本発明の請求項 10にかかる半導体検査方法は、請求項 9記載の複数チップ構成 半導体装置を検査する方法において、前記第 1のチップの、前記外部端子接続アナ ログセルと、前記外部端子非接続共用セルとを接続し、前記第 1のチップの、前記外 部端子非接続共用セルと、前記第 2のチップの、前記外部端子非接続セルとを接続 し、前記第 1のチップ力 前記第 2のチップにテスト信号を入力し、その結果を前記第 1のチップから出力することにより、外部端子に非接続である第 2のチップの検査を行 うことを特徴とする。
発明の効果
[0023] 本発明では、複数チップで構成された半導体装置、及び半導体検査方法にぉ 、て 、外部端子に非接続のチップの検査を容易に行うことができる効果が得られる。
[0024] 本発明の請求項 1、 2にかかる複数チップ構成半導体装置、及び半導体検査方法 によれば、パッドを介して外部端子に接続されるセルと、外部端子に非接続のセルを 含む第 1のチップと、外部端子に非接続のセル (以下、外部端子非接続セルと称す） のみを含む第 2のチップとを有し、前記第 1のチップは、デジタル Zアナログ共用セ ルを有する複数チップ構成半導体装置において、第 1のチップの、外部端子に接続 されるデジタル zアナログ共用セル (以下、外部端子接続共用セルと称す)のアナ口 グ入出力端子と、外部端子に非接続のデジタル Zアナログ共用セル (以下、外部端 子非接続共用セルと称す)のアナログ入出力端子とを接続する接続線と、前記第 1の チップの、前記外部端子非接続共用セルに接続されたパッドと、第 2のチップの、前 記外部端子非接続セルに接続されたパッドとを接続する接続ワイヤとを備え、前記第
1のチップの、前記デジタル Zアナログ共用セルは、テストモード時に、そのデジタル 入出力制御端子の信号に基づいてそのデジタル入出力端子の信号の入出力を制 御し、前記デジタル Zアナログ共用セル内の導通制御回路によりそのアナログ入出 力端子の信号の入出力を制御し、また、前記第 1のチップの、前記外部端子接続共 用セルと、前記外部端子非接続共用セルとを接続し、前記第 1のチップの、前記外 部端子非接続共用セルと、前記第 2のチップの、前記外部端子非接続セルとを接続 し、前記第 1のチップ力 前記第 2のチップにテスト信号を入力し、その結果を前記第 1のチップより出力することにより、前記外部端子に非接続である第 2のチップの検査 を行うようにしたので、従来のように、外部端子と接続されているチップの内部回路に よりテスト信号を制御する必要がなぐ入出力セル内の端子を接続するだけで容易に 単体検査ができる効果が得られる。
[0025] 本発明の請求項 3、 4にかかる複数チップ構成半導体装置、及び半導体検査方法 によれば、パッドを介して外部端子に接続されるセルと、外部端子に非接続のセルを 含む第 1のチップと、外部端子に非接続のセル (以下、外部端子非接続セルと称す） のみを含む第 2のチップを有し、前記第 1のチップは、 1組のデジタル専用セルと他の 組のデジタル専用セルの間に、 1組のデジタル Zアナログ共用セルを有する複数チ ップ構成半導体装置において、第 1のチップの、外部端子に接続されるデジタル Z アナログ共用セル (以下、外部端子接続共用セルと称す)のアナログ入出力端子と、 外部端子に非接続のデジタル Zアナログ共用セル (以下、外部端子非接続共用セ ルと称す)のアナログ入出力端子とを接続する接続線と、第 1のチップの、前記外部 端子非接続共用セルに接続されたパッドと、第 2のチップの、前記外部端子非接続 セルに接続されたパッドとを接続する接続ワイヤとを備え、前記第 1のチップの、前記 デジタル zアナログ共用セルは、テストモード時に、そのデジタル入出力制御端子の 信号に基づ 、てそのデジタル入出力端子の信号の入出力を制御し、前記デジタル
Zアナログ共用セル内の導通制御回路によりそのアナログ入出力端子の信号の入 出力を制御し、また、前記第 1のチップの、前記外部端子接続共用セルと、前記外部 端子非接続共用セルとを接続し、前記第 1のチップの、前記外部端子非接続共用セ ルと、前記第 2のチップの、前記外部端子非接続セルとを接続し、前記第 1のチップ 力 前記第 2のチップにテスト信号を入力し、その結果を前記第 1のチップより出力す ることにより、前記外部端子に非接続である第 2のチップの検査を行うようにしたので 、請求項 1、 2の効果に加え、必要最低限の入出力セルの変更をすることにより、面 積ダメージの削減ができる効果が得られる。
[0026] 本発明の請求項 5、 6にかかる複数チップ構成半導体装置、及び半導体検査方法 によれば、パッドを介して外部端子に接続されるセルと、外部端子に非接続のセルを 含む第 1のチップと、外部端子に非接続のセル (以下、外部端子非接続セルと称す） のみを含む第 2のチップを有し、前記第 1のチップは、互いを 1組として並べて配置し た、外部端子に接続されるデジタル Zアナログ共用セル (以下、外部端子接続共用 セルと称す)と、外部端子に接続されないデジタル Zアナログ共用セル (以下、外部 端子非接続共用セルと称す)を有する複数チップ構成半導体装置において、第 1の チップの、前記外部端子接続共用セルのアナログ入出力端子と、前記外部端子非 接続共用セルのアナログ入出力端子とを接続する接続線と、前記第 1のチップの、前 記外部端子非接続共用セルに接続されたパッドと、第 2のチップの、前記外部端子 非接続セルに接続されたパッドとを接続する接続ワイヤとを備え、前記第 1のチップ の、前記外部端子接続共用セルは、テストモード時に、そのデジタル入出力制御端 子の信号に基づいてそのデジタル入出力端子の信号の入出力を制御し、前記第 1 のチップの、前記外部端子非接続共用セルは、テストモード時に、そのデジタル入出 力制御端子の信号に基づいてそのデジタル入出力端子の信号の入出力を制御し、 前記外部端子非接続共用セル内の導通制御回路によりそのアナログ入出力端子の 信号の入出力を制御し、また、前記第 1のチップの、前記外部端子接続共用セルと、 前記外部端子非接続共用セルとを接続し、前記第 1のチップの、前記外部端子非接 続共用セルと、前記第 2のチップの、前記外部端子非接続セルとを接続し、前記第 1 のチップ力 前記第 2のチップにテスト信号を入力し、その結果を前記第 1のチップか ら出力することにより、外部端子に非接続である第 2のチップの検査を行うようにした ので、請求項 3、 4の効果に加え、外部端子と接続される入出力セルとして導通制御 回路付デジタル Zアナログ共用セルより面積の小さなデジタル Zアナログ共用セル を使用することにより、更なる面積ダメージの削減ができる効果が得られる。
本発明の請求項 7、 8にかかる複数チップ構成半導体装置、及び半導体検査方法 によれば、パッドを介して外部端子に接続されるセルと、外部端子に非接続のセルを 含む第 1のチップと、外部端子に非接続のセル (以下、外部端子非接続セルと称す） のみを含む第 2のチップを有し、前記第 1のチップは、互いを 1組として並べて配置し た、デジタル専用セルと、デジタル Zアナログ共用セルを有する複数チップ構成半導 体装置において、第 1のチップの、外部端子に接続されるデジタル専用セル (以下、 外部端子接続専用セルと称す)の入力端子と、外部端子に非接続のデジタル Zアナ ログ共用セル (以下、外部端子非接続共用セルと称す)のアナログ入出力端子とを接 続する接続線と、第 1のチップの、他の前記外部端子接続専用セルの出力端子と、 他の外部端子非接続共用セルのアナログ入出力端子とを接続する接続線と、第 1の チップの、前記外部端子非接続共用セルに接続されたパッドと、第 2のチップの、前 記外部端子非接続セルに接続されたパッドとを接続する接続ワイヤを備え、前記第 1 のチップの、前記デジタル Zアナログ共用セルは、テストモード時に、そのデジタル 入出力制御端子の信号に基づいてそのデジタル入出力端子の信号の入出力を制 御し、前記デジタル Zアナログ共用セル内の導通制御回路によりそのアナログ入出 力端子の信号の入出力を制御し、また、前記第 1のチップの、前記外部端子接続専 用セルと、前記外部端子非接続共用セルとを接続し、前記第 1のチップの、前記外 部端子非接続共用セルと、前記第 2のチップの、前記外部端子非接続セルとを接続 し、前記第 1のチップ力 前記第 2のチップにテスト信号を入力し、その結果を前記第 1のチップに出力することにより、外部端子に非接続である第 2のチップの検査を行う ようにしたので、請求項 5、 6の効果に加え、外部端子と接続される入出力セルとして デジタル Zアナログ共用セルより面積の小さなデジタル専用セルを使用することによ り、更なる面積ダメージの削減がきる効果が得られる。
本発明の請求項 9、 10にかかる複数チップ構成半導体装置、及び半導体検査方 法によれば、パッドを介して外部端子に接続されるセルと、外部端子に非接続のセル を含む第 1のチップと、外部端子に非接続のセル (以下、外部端子非接続セルと称 す)のみを含む第 2のチップを有し、前記第 1のチップは、互いを 1組として並べて配 置した、アナログセルと、デジタル Zアナログ共用セルを有する複数チップ構成半導 体装置において、前記第 1のチップの、外部端子に接続されるアナログセル (以下、 外部端子接続アナログセルと称す)のアナログ入出力端子と、外部端子に非接続の デジタル zアナログ共用セル (以下、外部端子非接続共用セルと称す)のアナログ入 出力端子とを接続する接続線と、前記第 1のチップの、前記外部端子非接続共用セ ルに接続されたパッドと、第 2のチップの、前記外部端子非接続セルに接続されたパ ッドとを接続する接続ワイヤを備え、前記第 1のチップの、前記デジタル Zアナログ共 用セルは、テストモード時に、そのデジタル入出力制御端子からの信号に基づいて そのデジタル入出力端子の信号の入出力を制御し、前記デジタル Zアナログ共用セ ル内の導通制御回路によりそのアナログ入出力端子の信号の入出力を制御し、前記 第 1のチップの、前記アナログセルは、テストモード時に、そのデジタル入出力制御 端子からの信号に基づいてそのデジタル入出力端子の信号の入出力を制御し、そ の、他のアナログ入出力端子の有するスィッチのオン Zオフによりアナログ入出力端 子の信号の入出力を制御し、また、前記第 1のチップの、前記外部端子接続アナログ セルと、前記外部端子非接続共用セルとを接続し、前記第 1のチップの、前記外部 端子非接続共用セルと、前記第 2のチップの、前記外部端子非接続セルとを接続し 、前記第 1のチップ力 前記第 2のチップにテスト信号を入力し、その結果を前記第 1 のチップから出力することにより、外部端子に非接続である第 2のチップの検査を行う ようにしたので、請求項 7、 8の効果に加え、外部端子と接続される入出力セルとして 、デジタル専用セルより面積の小さなアナログセルを使用することにより、更なる面積 ダメージの削減ができる効果が得られる。
図面の簡単な説明
[図 1]図 1は、 2チップ構成の半導体装置の図である。
[図 2]図 2は、デジタル専用セルの図である。
[図 3]図 3は、デジタル Zアナログ共用セルの図である。
[図 4]図 4は、アナログセノレの図である。
[図 5]図 5は、導通制御回路付デジタル Zアナログ共用セルの図である。
[図 6]図 6は、本発明の実施の形態 1にかかる複数チップ構成半導体装置の構成を 示す図である。
[図 7]図 7は、本発明の実施の形態 2にかかる複数チップ構成半導体装置の構成を 示す図である。
[図 8]図 8は、本発明の実施の形態 3にかかる複数チップ構成半導体装置の構成を 示す図である。
[図 9]図 9は、本発明の実施の形態 4にかかる複数チップ構成半導体装置の構成を 示す図である。
[図 10]図 10は、従来の複数チップ構成半導体装置の構成を示す図である。 符号の説明
100, 900, 1000, 2000, 3000, 4000 複数チップ構成半導体装置
101 外部端子
102 第 1のチップ：外部端子と接続
103 第 2のチップ：外部端子と非接続
104 外部端子と接続されるパッド
105 外部端子と接続されな ヽパッド
106 ワイヤー
200 デジタノレ専用セノレ
201 デジタル入力制御端子
202 デジタル入力端子
203 デジタル出力端子
204 デジタル出力制御端子
300 デジタル zアナログ共用セル
301 デジタル入力制御端子
302 デジタル入力端子
303 デジタル出力端子
304 デジタル出力制御端子
305 アナログ入出力端子
400 アナログセノレ
401 デジタル入力制御端子
402 デジタル入力端子
403 第 1のスィッチ付アナログ入出力端子
404 第 2のスィッチ付アナログ入出力端子
405 アナログ入出力端子
500 導通制御回路付デジタル Zアナログ共用セル
501 デジタル入力制御端子
502 デジタル入力端子 503 デジタル出力端子
504 デジタル出力制御端子
505 アナログ入出力端子
506 導通制御回路
発明を実施するための最良の形態
[0031] 本発明の複数チップ構成半導体装置、及びその検査方法について図面を用いて 説明する。なお、説明簡単ィ匕のため、 2チップで構成されたマルチチップモジュール 構造の半導体装置かつ入力 1端子 Z出力 1端子のみ図示し詳細は省略している。
[0032] (実施の形態 1)
図 1は、第 1のチップ 102と第 2のチップ 103を平面状に並べワイヤー 106で接続し たマルチチップモジュール（MCM ; Multi Chip Module)構造の、従来構成の半 導体装置 100の概略平面図である。
[0033] 図 1において、 100は複数チップ構成半導体装置、 101は外部端子、 102は第 1の チップ、 103は第 2のチップ、 104は外部端子と接続されるパッド、 105a, 105bは外 部端子に接続されないパッド、 106a, 106bは第 1、第 2のワイヤーである。ここで、第 1のチップ 102のパッド 105aと、第 2のチップ 103のパッド 105bが第 2のワイヤー 10 6bで接続され、外部端子 101と、第 1のチップ 102のパッド 104が第 1のワイヤー 106 aで接続されている。
[0034] 図 6は、本発明の実施の形態 1にかかる複数チップ構成半導体装置 1000の構成 を示す平面図である。
[0035] 図 6において、 1000は複数チップ構成半導体装置、 101a, 101bは第 1、第 2の外 咅端子、 102ίま第 1のチップ、 103ίま第 2のチップ、 104a, 104c, 105b, 105d〜l 05fはパッド、 106a〜106dは第 1〜第 4のワイヤー、 500a〜500dは第 1〜第 4の導 通制御回路付デジタル Zアナログ共用セルである。
[0036] 本発明の実施の形態 1の複数チップ構成半導体装置 1000は、図 10に示した従来 の複数チップ構成半導体装置 900の、外部端子と接続される第 1のチップ 102が有 するデジタル専用セル 200、デジタル Zアナログ共用セル 300、アナログセル 400の うち、全てのデジタル専用セル 200を導通制御回路付デジタル Zアナログ共用セル 500に置き換えたものである。
[0037] 図 5は、導通制御回路付デジタル Zアナログ共用セル 500の構成を示す図である 図 5において、本導通制御回路付デジタル Zアナログ共用セル 500は、デジタル 入力制御端子 501、デジタル入力端子 502、デジタル出力端子 503、デジタル出力 制御端子 504、アナログ入出力端子 505、及び導通制御回路 506を有している。
[0038] 導通制御回路 506はテストモード時に、テスト用の入力信号がアナログ入出力端子 505から出力されるよう制御する。また、テストモード時にデジタル入力制御端子 501 の制御信号によりデジタル入力端子 502からデジタル信号が入力されないように制 御し、デジタル出力制御端子 504の制御信号によりデジタル出力端子 503からデジ タル信号が出力されな!ヽように制御する。
[0039] 以下、本発明の実施の形態 1にかかる複数チップ構成半導体装置 1000の構成に ついて、より詳細に説明する。
第 1の外部端子 101aに第 1のワイヤー 106aで接続される第 1の導通制御回路付 デジタル Zアナログ共用セル 500aのアナログ入出力端子 505aと、外部端子と非接 続の第 2の導通制御回路付デジタル Zアナログ共用セル 500bのアナログ入出力端 子 505bとを接続する。ここで、テストモード時は、第 1の導通制御回路付デジタル Z アナログ共用セル 500aのデジタル入力制御端子 501a、デジタル出力制御端子 50 4aの制御信号により、デジタル入力端子 502a、デジタル出力端子 503aのデジタル 信号が入出力しないようにその伝搬を制御し、第 2の導通制御回路付デジタル Zァ ナログ共用セル 500bのデジタル入力制御端子 501b、デジタル出力制御端子 504b の制御信号により、デジタル入力端子 502b、デジタル出力端子 503bのデジタル信 号が入出力しないようにその伝搬を制御する。また、外部端子と非接続された第 2の チップ 103のパッド 105eと、外部端子と非接続の第 2の導通制御回路付デジタル Z アナログ共用セル 500bのパッド 105bとを、第 2のワイヤー 106bで接続する。
[0040] また、第 2の外部端子 101bに第 3のワイヤー 106cで接続される第 3の導通制御回 路付デジタル Zアナログ共用セル 500cのアナログ入出力端子 505cと、外部端子と 非接続の第 4の導通制御回路付デジタル Zアナログ共用セル 500dのアナログ入出 力端子 505dを接続する。ここで、テストモード時は、第 3の導通制御回路付デジタル Zアナログ共用セル 500cのアナログ入力制御端子 501c、アナログ出力制御端子 5 04cの制御信号により、デジタル入力端子 502c、デジタル出力端子 503cのデジタ ル信号が入出力されな 、ようにその伝搬を制御し、第 4の導通制御回路付デジタル Zアナログ共用セル 500dのデジタル入力制御端子 501d、デジタル出力制御端子 5 04dの制御信号により、デジタル入力端子 502d、デジタル出力端子 503dのデジタ ル信号が入出力しないようにその伝搬を制御する。また、外部端子と非接続された第 2のチップ 103のノ ッド 105fと、外部端子 101bと非接続の第 4の導通制御回路付デ ジタル Zアナログ共用セル 500dのパッド 105dとを、第 4のワイヤー 106dで接続する
[0041] 次に、本実施の形態 1の複数チップ構成半導体装置 1000の動作について説明す る。
外部端子に接続されていない第 2のチップ 103を検査する場合、第 1の外部端子 1 Olaからのテスト用の入力信号は、第 1のワイヤー 106aを介して第 1のチップ 102の ノ ッド 104aを通り第 1の導通制御回路付デジタル Zアナログ共用セル 500aに入力 される。このとき、前記入力信号は、第 1の導通制御回路付デジタル Zアナログ共用 セル 500aの導通制御回路 506a (図示せず)の制御により、第 1の外部端子 101aに 接続されている第 1の導通制御回路付デジタル Zアナログ共用セル 500aのアナログ 入出力端子 505aから、外部端子と非接続の第 2の導通制御回路付デジタル Zアナ ログ共用セル 500bのアナログ入出力端子 505bに入力する。そして、前記入力信号 は、第 2の導通制御回路付デジタル Zアナログ共用セル 500bの導通制御回路 506 b (図示せず）の制御により、第 1のチップ 102のパッド 105bから第 2のワイヤー 106b を介して第 2のチップ 103のパッド 105eを通り第 2のチップ 103に入力する。
[0042] また、第 2のチップ 103のテスト結果である出力信号は、第 2のチップ 103のパッド 1 05eから第 2のワイヤー 106bを介して第 1のチップ 102のパッド 105bを通る。このとき 、前記出力信号は、第 2の導通制御回路付デジタル Zアナログ共用セル 500bの導 通制御回路 506b (図示せず)の制御により、外部端子と非接続の第 2の導通制御回 路付デジタル Zアナログ共用セル 500bのアナログ入出力端子 505bから、第 1の外 部端子 101aと接続されている第 1の導通制御回路付デジタル Zアナログ共用セル 5 00aのアナログ入出力端子 505aに出力される。そして、前記出力信号は第 1の導通 制御回路付デジタル Zアナログ共用セル 500aの導通制御回路 506a (図示せず）の 制御により、第 1のチップ 102のパッド 104aを通り第 1のワイヤー 106aを介して第 1の 外部端子 101aに出力される。
[0043] なお、第 2の外部端子 101bからの信号の入出力は上記と同様であり、その説明を 省略する。
[0044] このように、本発明の実施の形態 1では、上記の入出力方法を用いて外部端子と非 接続である第 2のチップ 103の検査を行う。
[0045] なお、本実施の形態 1では、図 10で示した従来の複数チップ構成半導体装置 900 の、外部端子 101と接続される第 1のチップ 102の有するセルのうち、全てのデジタ ル専用セル 200を導通制御回路付デジタル Zアナログ共用セル 500に置き換える 例について説明した力 これは、複数のデジタル専用セル 200のうち一部のみを、導 通制御回路付デジタル Zアナログ共用セル 500へ置き換えるようにしてもよい。例え ば、外部端子と非接続の第 2のチップ 103を検査する場合、第 1のチップ 102の有す るデジタル専用セル 200のうち、第 2のチップ 103と面している辺に配置されているデ ジタル専用セル 200を導通制御回路付デジタル Zアナログ共用セル 500に置き換え るようにしてもよく、必要最低限の入出力セルの変更をすることにより、面積ダメージ の削減ができるという効果がある。
[0046] このように、本実施の形態 1によれば、外部端子に接続される第 1のチップ 102の、 第 1の外部端子 101aに接続される第 1の導通制御回路付デジタル Zアナログ共用 セル 500aのアナログ入出力端子 505aと、外部端子に非接続の第 2の導通制御回 路付デジタル Zアナログ共用セル 500bのアナログ入出力端子 505bとを接続し、第 2の導通制御回路付デジタル Zアナログ共用セル 500bに接続されたパッド 105bと、 外部端子に非接続の第 2のチップ 103に接続されたパッド 105eとを接続し、導通制 御回路付デジタル Zアナログ共用セル 500 (500a〜500d)は、テストモード時に、 該デジタル Zアナログ共用セルのデジタル入力制御端子 501、デジタル出力制御端 子 504の信号に基づいて、デジタル入力端子 502、デジタル出力端子 503の信号の 入出力を制御し、また、導通制御回路 506によりアナログ入出力端子 505の信号が 入出力するよう制御するので、導通制御回路付デジタル Zアナログ共用セル 500を 有するようにしたことにより、従来のように、外部端子と接続されているチップの内部 制御回路により入力信号を制御する必要がなぐ入出力セルの変更と入出力セル内 の端子の接続をするだけで容易に複数チップ構成半導体装置における単体検査が できるという効果がある。また、ノ^ド間に直接スィッチを備える必要がなぐ半導体装 置全体の回路規模を小さくすることができるという効果がある。
[0047] (実施の形態 2)
図 7は、本発明の実施の形態 2にかかる複数チップ構成半導体装置 2000の構成 を示す平面図である。
図 7において、 2000は複数チップ構成半導体装置、 101a, 101bは第 1、第 2の外 咅端子、 102ίま第 1のチップ、 103ίま第 2のチップ、 104a, 104c, 105b, 105d〜l 05fiまノ ッド、 106a〜106diま第 1〜第 4のワイヤー、 300a, 300dま第 1、第 3のデ ジタル Zアナログ共用セル、 500b, 500dは第 2、第 4の導通制御回路付デジタル Z アナログ共用セルである。
[0048] 本実施の形態 2による複数チップ構成半導体装置 2000は、図 6に示した実施の形 態 1の複数チップ構成半導体装置 1000における、第 1の外部端子 101aと接続され る第 1の導通制御回路付デジタル Zアナログ共用セル 500aを、第 1のデジタル Zァ ナログ共用セル 300aに置き換え、第 2の外部端子 101bと接続される第 3の導通制 御回路付デジタル Zアナログ共用セル 500cを、第 3のデジタル Zアナログ共用セル 300c【こ置さ換免て!ヽる。
[0049] 図 3は、デジタル Zアナログ共用セル 300の構成を示す図である。
図 3において、本デジタル Zアナログ共用セル 300は、デジタル入力制御端子 301 、デジタル入力端子 302、デジタル出力端子 303、デジタル出力制御端子 304、ァ ナログ入出力端子 305を有している。ここで、テストモード時にデジタル入力制御端 子 301の制御信号によりデジタル入力端子 302からデジタル信号が入力されないよ うに制御し、デジタル出力制御端子 304の制御信号によりデジタル出力端子 303か らデジタル信号が出力されな!ヽように制御する。 [0050] 以下、本発明の実施の形態 2にかかる複数チップ構成半導体装置 2000の構成に ついて、より詳細に説明する。
第 1の外部端子 101 aに第 1のワイヤー 106aで接続される第 1のデジタル Zアナ口 グ共用セル 300aのアナログ入出力端子 305aと、外部端子と非接続の第 2の導通制 御回路付デジタル Zアナログ共用セル 500bのアナログ入出力端子 505bを接続す る。ここで、テストモード時は、第 1のデジタル Zアナログ共用セル 300aのデジタル入 力制御端子 301a、デジタル出力制御端子 304aの制御信号により、デジタル入力端 子 302a、デジタル出力端子 303aのデジタル信号が入出力しないようにその伝搬を 制御し、第 2の導通制御回路付デジタル Zアナログ共用セル 500bのデジタル入力 制御端子 501b、デジタル出力制御端子 504bの制御信号により、デジタル入力端子 502b,デジタル出力端子 503bのデジタル信号が入出力しな 、ようにその伝搬を制 御する。また、外部端子と非接続された第 2のチップ 103のパッド 105eと、外部端子 と非接続の第 2の導通制御回路付デジタル/アナログ共用セル 500bのパッド 105b とを、第 2のワイヤー 106bで接続する。
[0051] また、第 2の外部端子 101bに第 3のワイヤー 106cで接続される第 3のデジタル Z アナログ共用セル 300cのアナログ入出力端子 305cと、外部端子と非接続の第 4の 導通制御回路付デジタル Zアナログ共用セル 500dのアナログ入出力端子 505dを 接続する。ここで、テストモード時は、第 3のデジタル/アナログ共用セル 300cのデ ジタル入力制御端子 301c、デジタル出力制御端子 304cの制御信号により、デジタ ル入力端子 302c、デジタル出力端子 303cのデジタル信号が入出力されないように その伝搬を制御し、第 4の導通制御回路付デジタル Zアナログ共用セル 500dのデ ジタル入力制御端子 501d、デジタル出力制御端子 504dの制御信号により、デジタ ル入力端子 502d、デジタル出力端子 503dのデジタル信号が入出力しないようにそ の伝搬を制御する。また、外部端子と非接続された第 2のチップ 103のパッド 105^ 、外部端子 101bと非接続の第 4の導通制御回路付デジタル Zアナログ共用セル 50 Odのノ ッド 105dとを、第 4のワイヤー 106dで接続する。
[0052] 次に、本実施の形態 2の複数チップ構成半導体装置 2000の動作について説明す る。 外部端子に接続されていない第 2のチップ 103を検査する場合、第 1の外部端子 1 Olaからのテスト用の入力信号は、第 1のワイヤー 106aを介して第 1のチップ 102の ノ ッド 104aを通り第 1のデジタル Zアナログ共用セル 300aに入力され、第 1の外部 端子 101 aに接続されて 、る第 1のデジタル/アナログ共用セル 300aのアナログ入 出力端子 305aから、外部端子と非接続の第 2の導通制御回路付デジタル Zアナ口 グ共用セル 500bのアナログ入出力端子 505bに入力する。そして、前記入力信号は 、第 2の導通制御回路付デジタル Zアナログ共用セル 500bの導通制御回路 506b ( 図示せず）の制御により、第 1のチップ 102のパッド 105bから第 2のワイヤー 106bを 介して第 2のチップ 103のパッド 105eを通り第 2のチップ 103に入力する。
[0053] また、第 2のチップ 103のテスト結果である出力信号は、第 2のチップ 103のパッド 1 05eから第 2のワイヤー 106bを介して第 1のチップ 102のパッド 105bを通る。このとき 、前記出力信号は、第 2の導通制御回路付デジタル Zアナログ共用セル 500bの導 通制御回路 506b (図示せず)の制御により、外部端子と非接続の第 2の導通制御回 路付デジタル Zアナログ共用セル 500bのアナログ入出力端子 505bから、第 1の外 部端子 101aと接続されている第 1のデジタル Zアナログ共用セル 300aのアナログ 入出力端子 305aに出力され、第 1のチップ 102のパッド 104aを通り第 1のワイヤー 1 06aを介して第 1の外部端子 101aに出力される。
[0054] なお、第 2の外部端子 101bからの信号の入出力は上記と同様であり、その説明を 省略する。
[0055] このように、本発明の実施の形態 2では、上記の入出力方法を用いて外部端子と非 接続である第 2のチップ 103の検査を行う。
[0056] なお、本実施の形態 2では、第 1のチップ 102は、外部端子と接続されるセルとして デジタル Zアナログ共用セル 300を備え、外部端子と非接続のセルとして導通制御 回路付デジタル Zアナログ共用セル 500を備える場合について説明したが、外部端 子と接続されるセルとして導通制御回路付デジタル Zアナログ共用セル 500を備え、 外部端子と非接続のセルとしてデジタル Zアナログ共用セル 300を備えるようにして もよい。外部端子と接続されたセル、または外部端子と非接続のセルのいずれかとし て、導通制御回路付デジタル Zアナログ共用セル 500を備えることで、導通制御回 路 506により、外部端子力 の信号、及び第 2のチップのテスト結果の信号の入出力 を制御することができる。
[0057] このように、本実施の形態 2によれば、外部端子に接続される第 1のチップ 102の、 外部端子に接続される第 1のデジタル Zアナログ共用セル 300aのアナログ入出力 端子 305aと、外部端子に非接続の第 2の導通制御回路付デジタル Zアナログ共用 セル 500bのアナログ入出力端子 505bとを接続し、第 2の導通制御回路付デジタル Zアナログ共用セル 500bに接続されたパッド 105bと、外部端子に非接続の第 2の チップ 103のパッド 105eを接続し、前記第 1のチップ 102におけるデジタル Zアナ口 グ共用セル 300 (300a, 300c)は、テストモード時に、それぞれのデジタル入力制御 端子 301、デジタル出力制御端子 304の信号に基づいて、デジタル入力端子 302、 デジタル出力端子 303の信号の入出力を制御し、導通制御回路付デジタル Zアナ ログ共用セノレ 500 (500b, 500d) iま、さら【こ、テス卜モード、時 ίこ、導通 ff¾御回路 506 により、アナログ入出力端子 505での信号の入出力を制御するので、前記実施の形 態 1におけると同様に、容易に複数チップ構成半導体装置における単体検査ができ るという効果が得られるとともに、さらに、外部端子と接続される入出力セルとして導 通制御回路付デジタル Zアナログ共用セル 500より面積の小さなデジタル Zアナ口 グ共用セル 300を使用すること〖こより、デジタル専用セル 200を全て導通制御回路 付デジタル Zアナログ共用セル 500に置き換えた場合と比べて、更なる面積ダメー ジの削減をできると 、う効果がある。
[0058] (実施の形態 3)
図 8は、本発明の実施の形態 3にかかる複数チップ構成半導体装置 3000の構成 を示す平面図である。
図 8において、 3000は複数チップ構成半導体装置、 101a, 101bは第 1、第 2の外 咅端子、 102ίま第 1のチップ、 103ίま第 2のチップ、 104a, 104c, 105b, 105d〜l 05fiまノ ッド、 106a〜106diま第 1〜第 4のワイヤー、 200a, 200dま第 1、第 3のデ ジタル専用セル、 500b, 500dは第 2、第 4の導通制御回路付デジタル Zアナログ共 用セノレである。
[0059] 本実施の形態 3の複数チップ構成半導体装置 3000は、図 7に示した実施の形態 2 の複数チップ構成半導体装置 2000における、第 1の外部端子 101aと接続される第 1のデジタル Zアナログ共用セル 300aを、第 1のデジタル専用セル 200aに置き換え 、第 2の外部端子 101bと接続される第 3のデジタル Zアナログ共用セル 300cを、第 3のデジタル専用セル 200cに置き換えたものである。
[0060] 以下、本発明の実施の形態 3にかかる複数チップ構成半導体装置 3000の構成に ついて、より詳細に説明する。
第 1の外部端子 101 aに第 1のワイヤー 106aで接続される第 1のデジタル専用セル 200aのデジタル入力端子 202aと、外部端子と非接続の第 2の導通制御回路付デジ タル Zアナログ共用セル 500bのアナログ入出力端子 505bを接続する。ここで、テス トモード時は、第 1のデジタル専用セル 200aのデジタル入力制御端子 201a、デジタ ル出力制御端子 204aの制御信号により、デジタル入力端子 202a、デジタル出力端 子 203aのデジタル信号が入出力しないようにその伝搬を制御し、第 2の導通制御回 路付デジタル Zアナログ共用セル 500bのデジタル入力制御端子 501b、デジタル出 力制御端子 504bの制御信号により、デジタル入力端子 502b、デジタル出力端子 5 03bのデジタル信号が入出力しないようにその伝搬を制御する。また、外部端子と非 接続された第 2のチップ 103のパッド 105eと、外部端子と非接続の第 2の導通制御 回路付デジタル/アナログ共用セル 500bのパッド 105bとを、第 2のワイヤー 106b で接続する。
[0061] また、第 2の外部端子 101bに第 3のワイヤー 106cで接続される第 3のデジタル専 用セル 200cのデジタル出力端子 203cと、外部端子と非接続の第 4の導通制御回路 付デジタル Zアナログ共用セル 500dのアナログ入出力端子 505dとを接続する。こ こで、テストモード時は、第 3のデジタル専用セル 200cのデジタル入力制御端子 20 lc、デジタル出力制御端子 204cの制御信号により、デジタル入力端子 202c、デジ タル出力端子 203cのデジタル信号が入出力されないようにその伝搬を制御し、第 4 の導通制御回路付デジタル Zアナログ共用セル 500dのデジタル入力制御端子 50 ld、デジタル出力制御端子 504dの制御信号により、デジタル入力端子 502d、デジ タル出力端子 503dのデジタル信号が入出力しな 、ようにその伝搬を制御する。また 、外部端子と非接続された第 2のチップ 103のパッド 105fと、外部端子 101bと非接 続の第 4の導通制御回路付デジタル Zアナログ共用セル 500dのパッド 105dとを、 第 4のワイヤー 106dで接続する。
[0062] 次に、本実施の形態 3の複数チップ構成半導体装置 3000の動作について説明す る。
外部端子に接続されていない第 2のチップ 103を検査する場合、第 1の外部端子 1 Olaからのテスト用の入力信号は、第 1のワイヤー 106aを介して第 1のチップ 102の パッド 104aを通り第 1のデジタル専用セル 200aに入力され、第 1の外部端子 101a に接続されている第 1のデジタル専用セル 200aのデジタル入力端子 202aから、外 部端子と非接続の第 2の導通制御回路付デジタル Zアナログ共用セル 500bのアナ ログ入出力端子 505bに入力する。そして、前記入力信号は、第 2の導通制御回路 付デジタル Zアナログ共用セル 500bの導通制御回路 506b (図示せず）の制御によ り、第 1のチップ 102のパッド 105bから第 2のワイヤー 106bを介して第 2のチップ 10 3のパッド 105eを通り第 2のチップ 103に入力する。
[0063] また、第 2のチップ 103のテスト結果である出力信号は、第 2のチップ 103のパッド 1 05fから第 4のワイヤー 106dを介して第 1のチップ 102のパッド 105dを通る。このとき 、前記出力信号は、第 4の導通制御回路付デジタル Zアナログ共用セル 500dの導 通制御回路 506d (図示せず)の制御により、外部端子と非接続の第 4の導通制御回 路付デジタル Zアナログ共用セル 500dのアナログ入出力端子 505dから、第 2の外 部端子 101bと接続されている第 3のデジタル専用セル 200cのデジタル出力端子 20 3cに出力され、第 1のチップ 102のパッド 104cを通り第 3のワイヤー 106cを介して第 2の外部端子 101bに出力される。
[0064] このように、本発明の実施の形態 3では、上記の入出力方法を用いて外部端子と非 接続である第 2のチップ 103の検査を行う。
[0065] なお、本実施の形態 3では、第 1のチップ 102は、外部端子と接続されるセルとして デジタル専用セル 200を備え、外部端子と非接続のセルとして導通制御回路付デジ タル Zアナログ共用セル 500を備える場合について説明したが、外部端子と接続さ れるセルとして導通制御回路付デジタル Zアナログ共用セル 500を備え、外部端子 と非接続のセルとしてデジタル専用セル 200を備えるようにしてもょ 、。外部端子と接 続されたセル、または外部端子と非接続のセルのいずれかとして、導通制御回路付 デジタル Zアナログ共用セル 500を備えることで、導通制御回路 506により、外部端 子からの信号、及び第 2のチップのテスト結果の信号の入出力を制御することができ る。
[0066] このように、本実施の形態 3によれば、外部端子に接続される第 1のチップ 102の、 第 1の外部端子に接続される第 1のデジタル専用セル 200aの入力端子 202aと、外 部端子に非接続の第 2の導通制御回路付デジタル Zアナログ共用セル 500bのアナ ログ入出力端子 505bとを接続し、第 2の外部端子 101bに接続される第 2のデジタル 専用セル 200cの出力端子 203cと、外部端子に非接続の第 4の導通制御回路付デ ジタル/アナログ共用セル 500dのアナログ入出力端子 505dとを接続し、第 2、第 4 の導通制御回路付デジタル Zアナログ共用セル 500b、 500dのパッドと、外部端子 に非接続の第 2のチップ 103のパッド 105e, 105fとをそれぞれ接続し、前記第 1の チップ 102における導通制御回路付デジタル Zアナログ共用セル 500 (500b, 500 d)は、テストモード時に、デジタル入力制御端子 501、デジタル出力制御端子 504の 信号に基づいて、デジタル入力端子 502、デジタル出力端子 503の信号の入出力を 制御し、導通制御回路 506によりアナログ入出力端子での信号の入出力を制御する ので、前記実施の形態 1におけると同様に、容易に複数チップ構成半導体装置にお ける単体検査ができるという効果が得られるとともに、さらに、外部端子と接続される 入出力セルとしてデジタル Zアナログ共用セル 300より面積の小さなデジタル専用セ ル 200を使用することにより、デジタル Zアナログ共用セルを 300を用 、る場合と比 ベて、更なる面積ダメージの削減ができると 、う効果がある。
[0067] (実施の形態 4)
図 9は、本発明の実施の形態 4にかかる複数チップ構成半導体装置 4000の構成 を示す図である。
図 9において、 4000は複数チップ構成半導体装置、 101a, 101bは第 1、第 2の外 咅端子、 102ίま第 1のチップ、 103ίま第 2のチップ、 104a, 104c, 105b, 105d〜l 05fはノ ッド、 106a〜106dは第 1〜第 4のワイヤー、 400a, 400cは第 1、第 3のァ ナログセル、 500b, 500dは第 2、第 4の導通制御回路付デジタル Zアナログ共用セ ルである。
[0068] 本発明の実施の形態 4による複数チップ構成半導体装置 4000は、図 8に示した実 施の形態 3の複数チップ構成半導体装置 3000における、第 1の外部端子 101aと接 続される第 1のデジタル専用セル 200aを、第 1のアナログセル 400aに置き換え、第 2 の外部端子 101bと接続される第 3のデジタル専用セル 200cを、第 3のアナログセル 400cに置き換えたものである。
[0069] 図 4は、アナログセル 400の構成を示す図である。
図 4において、本アナログセル 400は、デジタル入力制御端子 401、デジタル入力 端子 402、第 1のスィッチ付アナログ入出力端子 403、第 2のスィッチ付アナログ入出 力端子 404、アナログ入出力端子 405を有している。ここで、テストモード時にデジタ ル入力制御端子 401の制御信号によりデジタル入力端子 402からデジタル信号が 入力されないように制御する。また、テストモード時に、第 1、第 2のスィッチ付アナ口 グ入出力端子 403、 404のスィッチをオフすることにより、テスト用の入力信号が第 1 のチップ 102の内部回路に入力しないようにする。
[0070] 以下、本発明の実施の形態 4にかかる複数チップ構成半導体装置 4000の構成に ついて、より詳細に説明する。
第 1の外部端子 101aに第 1のワイヤー 106aで接続される第 1のアナログセル 400a のアナログ入出力端子 405aと、外部端子と非接続の第 2の導通制御回路付デジタ ル Zアナログ共用セル 500bのアナログ入出力端子 505bを接続する。ここで、テスト モード時は、デジタル入力制御端子 401aの制御信号によりデジタル入力端子 402a 力 デジタル信号が入力されないように制御し、第 1、第 2のスィッチ付アナログ入出 力端子 403a, 404aのスィッチをオフすることにより、テスト用の入力信号が第 1のチ ップ 102の内部回路に入力しないように制御する。また、第 2の導通制御回路付デジ タル Zアナログ共用セル 500bのデジタル入力制御端子 501b、デジタル出力制御 端子 504bの制御信号により、デジタル入力端子 502b、デジタル出力端子 503bの デジタル信号が入出力しないようにその伝搬を制御する。また、外部端子と非接続さ れた第 2のチップ 103のパッド 105eと、外部端子と非接続の第 2の導通制御回路付 デジタル Zアナログ共用セル 500bのパッド 105bとを、第 2のワイヤー 106bで接続 する。
[0071] また、第 2の外部端子 101bに第 3のワイヤー 106cで接続される第 3のアナログセ ル 400cのアナログ入出力端子 405cと、外部端子と非接続の第 4の導通制御回路付 デジタル Zアナログ共用セル 500dのアナログ入出力端子 505dとを接続する。ここで 、テストモード時は、デジタル入力制御端子 401cの制御信号によりデジタル入力端 子 402cからデジタル信号が入力されないように制御し、第 1、第 2のスィッチ付アナ口 グ入出力端子 403c, 404cのスィッチをオフすることにより、テスト用の入力信号が第 1のチップ 102の内部回路に入力しないように制御する。また、第 4の導通制御回路 付デジタル Zアナログ共用セル 500dのデジタル入力制御端子 501d、デジタル出力 制御端子 504dの制御信号により、デジタル入力端子 502d、デジタル出力端子 503 dのデジタル信号が入出力しないようにその伝搬を制御する。また、外部端子と非接 続された第 2のチップ 103のパッド 105fと、外部端子 101bと非接続の第 4の導通制 御回路付デジタル/アナログ共用セル 500dのパッド 105dとを、第 4のワイヤー 106 dで接続する。
[0072] 次に、本実施の形態 4の複数チップ構成半導体装置 4000の動作について説明す る。
外部端子に接続されていない第 2のチップ 103を検査する場合、第 1の外部端子 1 Olaからのテスト用の入力信号は、第 1のワイヤー 106aを介して第 1のチップ 102の ノ ッド 104aを通り第 1のアナログセル 400aに入力され、第 1の外部端子 101aに接 続されて!、る第 1のアナログセル 400aのアナログ入出力端子 405aから、外部端子と 非接続の第 2の導通制御回路付デジタル Zアナログ共用セル 500bのアナログ入出 力端子 505bに入力する。そして、前記入力信号は、第 2の導通制御回路付デジタ ル/アナログ共用セル 500bの導通制御回路 506b (図示せず）の制御により、第 1の チップ 102のパッド 105bから第 2のワイヤー 106bを介して第 2のチップ 103のパッド 105eを通り、第 2のチップ 103に入力する。
[0073] また、第 2のチップ 103のテスト結果である出力信号は、第 2のチップ 103のパッド 1 05eから第 2のワイヤー 106bを介して第 1のチップ 102のパッド 105bを通る。このとき 、前記出力信号は、第 2の導通制御回路付デジタル Zアナログ共用セル 500bの導 通制御回路 506b (図示せず)の制御により、外部端子と非接続の第 2の導通制御回 路付デジタル Zアナログ共用セル 500bのアナログ入出力端子 505bから、第 1の外 部端子 101bと接続されている第 1のデジタル専用セル 200aのアナログ入出力端子 405aに出力され、第 1のチップ 102のパッド 104aを通り、第 1のワイヤー 106aを介し て第 1の外部端子 101aに出力される。
[0074] なお、第 2の外部端子 101bからの信号の入出力は上記と同様であり、その説明を 省略する。
[0075] このように、本発明の実施の形態 4では、上記の入出力方法を用いて外部端子と非 接続である第 2のチップ 103の検査を行う。
[0076] なお、本実施の形態 4では、第 1のチップ 102は、外部端子と接続されるセルとして アナログセル 400を備え、外部端子と非接続のセルとして導通制御回路付デジタル Zアナログ共用セル 500を備える場合について説明したが、外部端子と接続される セルとして導通制御回路付デジタル Zアナログ共用セル 500を備え、外部端子と非 接続のセルをアナログセル 400を備えるようにしてもょ ヽ。外部端子と接続されたセ ル、または外部端子と非接続のセルのいずれかに、導通制御回路付デジタル Zアナ ログ共用セル 500を備えることで、導通制御回路 506により、外部端子からの信号、 及び第 2のチップのテスト結果の信号の入出力を制御することができる。
[0077] また、本実施の形態 4では、第 1のチップ 102は、外部端子と接続されるセルとして 、アナログセル 400を備える場合について説明した力 外部端子と接続されるセルと してアナログセル 400とデジタルセル 200の両方を備えるようにしてもよ!、。例えば、 第 1のチップ 102の内部回路として、アナログ信号用の回路が多い場合はアナログセ ル 400を多く備え、デジタル信号用の回路が多!、場合はデジタルセル 200を多く備 えるようにすることができる。
[0078] このように、本実施の形態 4によれば、外部端子に接続される第 1のチップ 102の、 第 1の外部端子 101aに接続される第 1のアナログセル 400aのアナログ入出力端子 4 05aと、外部端子に非接続の第 2の導通制御回路付デジタル Zアナログ共用セル 50 Obのアナログ入出力端子 505bとを接続し、第 2の導通制御回路付デジタル/アナ ログ共用セル 500bに接続されたパッド 105bと、外部端子に非接続の第 2のチップ 1 03のパッド 105eとを接続し、導通制御回路付デジタル Zアナログ共用セル 500は、 テストモード時に、デジタル入力制御端子 501、デジタル出力制御端子 504の信号 に基づいて、デジタル入力端子 502、デジタル出力端子 503の信号の入出力を制御 し、また、導通制御回路 506によりアナログ入出力端子 505での信号の入出力を制 御し、前記第 1のチップにおけるアナログセル 400 (400a, 400c)は、テストモード時 に、デジタル入力制御端子 401の信号に基づいて、デジタル入力端子 402の信号 の入出力を制御し、また、テストモード時に、第 1、第 2のスィッチ付アナログ入出力端 子 403、 404のスィッチのオン Zオフによりアナログ入出力端子 405の信号の入出力 を制御するので、前記実施の形態 1におけると同様に、容易に複数チップ構成半導 体装置における単体検査ができるという効果が得られるとともに、さらに、外部端子と 接続される入出力セルとしてデジタル専用セル 200より面積の小さなアナログセル 4 00を使用することにより、デジタル専用セル 200を用 、る場合と比べて更なる面積ダ メージの削減ができると!、う効果がある。
産業上の利用可能性
本発明は、複数チップ構成の半導体装置として有用である。

Claims

請求の範囲
[1] ノッドを介して外部端子に接続されるセルと、外部端子に非接続のセルを含む第 1 のチップと、外部端子に非接続のセル (以下、外部端子非接続セルと称す)のみを含 む第 2のチップとを有し、前記第 1のチップは、デジタル Zアナログ共用セルを有する 複数チップ構成半導体装置において、
第 1のチップの、外部端子に接続されるデジタル Zアナログ共用セル (以下、外部 端子接続共用セルと称す)のアナログ入出力端子と、外部端子に非接続のデジタル
Zアナログ共用セル (以下、外部端子非接続共用セルと称す)のアナログ入出力端 子とを接続する接続線と、
前記第 1のチップの、前記外部端子非接続共用セルに接続されたパッドと、第 2の チップの、前記外部端子非接続セルに接続されたパッドとを接続する接続ワイヤとを 備え、
前記第 1のチップの、前記デジタル Zアナログ共用セルは、
テストモード時に、そのデジタル入出力制御端子の信号に基づ 、てそのデジタル 入出力端子の信号の入出力を制御し、前記デジタル zアナログ共用セル内の導通 制御回路によりそのアナログ入出力端子の信号の入出力を制御する、
ことを特徴とする複数チップ構成半導体装置。
[2] 請求項 1記載の複数チップ構成半導体装置を検査する方法にお!、て、
前記第 1のチップの、前記外部端子接続共用セルと、前記外部端子非接続共用セ ルとを接続し、
前記第 1のチップの、前記外部端子非接続共用セルと、前記第 2のチップの、前記 外部端子非接続セルとを接続し、
前記第 1のチップから前記第 2のチップにテスト信号を入力し、その結果を前記第 1 のチップより出力することにより、前記外部端子に非接続である第 2のチップの検査を 行う、
ことを特徴とする半導体検査方法。
[3] ノッドを介して外部端子に接続されるセルと、外部端子に非接続のセルを含む第 1 のチップと、外部端子に非接続のセル (以下、外部端子非接続セルと称す)のみを含 む第 2のチップを有し、前記第 1のチップは、 1組のデジタル専用セルと他の組のデ ジタル専用セルの間に、 1組のデジタル Zアナログ共用セルを有する複数チップ構 成半導体装置において、
第 1のチップの、外部端子に接続されるデジタル Zアナログ共用セル (以下、外部 端子接続共用セルと称す)のアナログ入出力端子と、外部端子に非接続のデジタル
Zアナログ共用セル (以下、外部端子非接続共用セルと称す)のアナログ入出力端 子とを接続する接続線と、
第 1のチップの、前記外部端子非接続共用セルに接続されたパッドと、第 2のチッ プの、前記外部端子非接続セルに接続されたパッドとを接続する接続ワイヤとを備え 前記第 1のチップの、前記デジタル Zアナログ共用セルは、
テストモード時に、そのデジタル入出力制御端子の信号に基づ 、てそのデジタル 入出力端子の信号の入出力を制御し、前記デジタル zアナログ共用セル内の導通 制御回路によりそのアナログ入出力端子の信号の入出力を制御する、
ことを特徴とする複数チップ構成半導体装置。
[4] 請求項 3記載の複数チップ構成半導体装置を検査する方法にお ヽて、
前記第 1のチップの、前記外部端子接続共用セルと、前記外部端子非接続共用セ ルとを接続し、
前記第 1のチップの、前記外部端子非接続共用セルと、前記第 2のチップの、前記 外部端子非接続セルとを接続し、
前記第 1のチップから前記第 2のチップにテスト信号を入力し、その結果を前記第 1 のチップより出力することにより、前記外部端子に非接続である第 2のチップの検査を 行う、
ことを特徴とする半導体検査方法。
[5] ノッドを介して外部端子に接続されるセルと、外部端子に非接続のセルを含む第 1 のチップと、外部端子に非接続のセル (以下、外部端子非接続セルと称す)のみを含 む第 2のチップを有し、前記第 1のチップは、互いを 1組として並べて配置した、外部 端子に接続されるデジタル Zアナログ共用セル (以下、外部端子接続共用セルと称 す)と、外部端子に接続されないデジタル Zアナログ共用セル (以下、外部端子非接 続共用セルと称す)を有する複数チップ構成半導体装置にぉ 、て、
第 1のチップの、前記外部端子接続共用セルのアナログ入出力端子と、前記外部 端子非接続共用セルのアナログ入出力端子とを接続する接続線と、
前記第 1のチップの、前記外部端子非接続共用セルに接続されたパッドと、第 2の チップの、前記外部端子非接続セルに接続されたパッドとを接続する接続ワイヤとを 備え、
前記第 1のチップの、前記外部端子接続共用セルは、
テストモード時に、そのデジタル入出力制御端子の信号に基づ 、てそのデジタル 入出力端子の信号の入出力を制御し、
前記第 1のチップの、前記外部端子非接続共用セルは、
テストモード時に、そのデジタル入出力制御端子の信号に基づ 、てそのデジタル 入出力端子の信号の入出力を制御し、前記外部端子非接続共用セル内の導通制 御回路によりそのアナログ入出力端子の信号の入出力を制御する、
ことを特徴とする複数チップ構成半導体装置。
[6] 請求項 5記載の複数チップ構成半導体装置を検査する方法にお 、て、
前記第 1のチップの、前記外部端子接続共用セルと、前記外部端子非接続共用セ ルとを接続し、
前記第 1のチップの、前記外部端子非接続共用セルと、前記第 2のチップの、前記 外部端子非接続セルとを接続し、
前記第 1のチップから前記第 2のチップにテスト信号を入力し、その結果を前記第 1 のチップから出力することにより、外部端子に非接続である第 2のチップの検査を行う ことを特徴とする半導体検査方法。
[7] ノッドを介して外部端子に接続されるセルと、外部端子に非接続のセルを含む第 1 のチップと、外部端子に非接続のセル (以下、外部端子非接続セルと称す)のみを含 む第 2のチップを有し、前記第 1のチップは、互いを 1組として並べて配置した、デジ タル専用セルと、デジタル Zアナログ共用セルを有する複数チップ構成半導体装置 において、
第 1のチップの、外部端子に接続されるデジタル専用セル (以下、外部端子接続専 用セルと称す)の入力端子と、外部端子に非接続のデジタル Zアナログ共用セル (以 下、外部端子非接続共用セルと称す)のアナログ入出力端子とを接続する接続線と、 第 1のチップの、他の前記外部端子接続専用セルの出力端子と、他の外部端子非 接続共用セルのアナログ入出力端子とを接続する接続線と、
第 1のチップの、前記外部端子非接続共用セルに接続されたパッドと、第 2のチッ プの、前記外部端子非接続セルに接続されたパッドとを接続する接続ワイヤを備え、 前記第 1のチップの、前記デジタル Zアナログ共用セルは、
テストモード時に、そのデジタル入出力制御端子の信号に基づ 、てそのデジタル 入出力端子の信号の入出力を制御し、前記デジタル zアナログ共用セル内の導通 制御回路によりそのアナログ入出力端子の信号の入出力を制御する、
ことを特徴とする複数チップ構成半導体装置。
[8] 請求項 7記載の複数チップ構成半導体装置を検査する方法にお 、て、
前記第 1のチップの、前記外部端子接続専用セルと、前記外部端子非接続共用セ ルとを接続し、
前記第 1のチップの、前記外部端子非接続共用セルと、前記第 2のチップの、前記 外部端子非接続セルとを接続し、
前記第 1のチップから前記第 2のチップにテスト信号を入力し、その結果を前記第 1 のチップに出力することにより、外部端子に非接続である第 2のチップの検査を行う、 ことを特徴とする半導体検査方法。
[9] ノッドを介して外部端子に接続されるセルと、外部端子に非接続のセルを含む第 1 のチップと、外部端子に非接続のセル (以下、外部端子非接続セルと称す)のみを含 む第 2のチップを有し、前記第 1のチップは、互いを 1組として並べて配置した、アナ ログセルと、デジタル Zアナログ共用セルを有する複数チップ構成半導体装置にお いて、
前記第 1のチップの、外部端子に接続されるアナログセル (以下、外部端子接続ァ ナログセルと称す)のアナログ入出力端子と、外部端子に非接続のデジタル Zアナ口 グ共用セル (以下、外部端子非接続共用セルと称す)のアナログ入出力端子とを接 続する接続線と、
前記第 1のチップの、前記外部端子非接続共用セルに接続されたパッドと、前記第 2のチップの、前記外部端子非接続セルに接続されたパッドとを接続する接続ワイヤ を備え、
前記第 1のチップの、前記デジタル Zアナログ共用セルは、
テストモード時に、そのデジタル入出力制御端子からの信号に基づ 、てそのデジタ ル入出力端子の信号の入出力を制御し、前記デジタル zアナログ共用セル内の導 通制御回路によりそのアナログ入出力端子の信号の入出力を制御し、
前記第 1のチップの、前記アナログセルは、
テストモード時に、そのデジタル入出力制御端子からの信号に基づ 、てそのデジタ ル入出力端子の信号の入出力を制御し、他のアナログ入出力端子の有するスィッチ のオン Zオフによりアナログ入出力端子の信号の入出力を制御する、
ことを特徴とする複数チップ構成半導体装置。
請求項 9記載の複数チップ構成半導体装置を検査する方法において、
前記第 1のチップの、前記外部端子接続アナログセルと、前記外部端子非接続共 用セルとを接続し、
前記第 1のチップの、前記外部端子非接続共用セルと、前記第 2のチップの、前記 外部端子非接続セルとを接続し、
前記第 1のチップから前記第 2のチップにテスト信号を入力し、その結果を前記第 1 のチップから出力することにより、外部端子に非接続である第 2のチップの検査を行う ことを特徴とする半導体検査方法,
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