KR900005148B1 - 칩온칩(chip-on-chip)반도체 장치 - Google Patents

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후지쓰 가부시끼가이샤
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Abstract

내용 없음.

Description

칩온칩(chip-on-chip)반도체 장치
제1도는 칩온칩 반도체 장치의 개념적인 구조를 나타내는 사시도.
제2도는 본 발명의 제1 실시예에 의한 칩온칩형 반도체 장치의 회로의 요부를 나타내는 회로개통도.
제3도는 본 발명의 제2 실시예에 의한 칩온칩형 반도체 장치의 회로의 요부를 나타내는 회로개통도.
제4도는 본 발명의 제3 실시예에 의한 칩온칩형 반도체 장치의 회로의 요부를 나타내는 회로개통도.
제5도는 제4도내의 선택회로의 자연적인 스위칭의 다른 응용을 설명하기 위한 부분회로도.
제6도는 본 발명의 실시예들내에서 선택회로로서 사용될 수 있는 이송게이트의 회로도.
제7도는 본 발명에 의해 제조된 칩들을 내장하는 칩온칩형 반도체장치의 횡단면도.
본 발명은 소위 칩온칩 기술을 기초로한 반도체장치에 관한 것으로 특히, 칩상에 칩을 탑재한 회로형태에 관한 것이다.
대규모집적(LSI)반도체장치들에서 융통성과 패킹밀도를 증가시키려는 현추세에서 하나의 LSI 패케이지내에 기능들이 다른 각종회로들을 상호 부합시키려는 요구가 증가하고 있다. 그러나, 오늘날 공통반도체 기판상에 상이한 기술들에 의해 통상 제조되는 회로들을 통합하기는 어렵다. 그러한 어려움은 MOS(금속 산화물반도체) 또는 CMOS(콤프리멘타리 MOS)형 회로와 바이폴라형 회로들의 조합들과, CMOS 회로와 TTL(트랜지스터-트랜지스터 로직)회로를 포함하는 조합들과, A/D(아나로그 디지털)또는 D/A(디지탈-아나로그)변환기와 같은 CMOS디지탈회로 및 아나로그 집적회로와, 그리고 CMOS회로 및 ECL(에미터 결합로직)회로에서 일반적으로 발생한다.
원리적으로, 그러한 조합은 1반도체 칩내에서는 가능할 수도 있겠으나 조합에 의해 제공되는 이점은 제조방법이 복잡해지는 것을 보상하지 못할 뿐만 아니라 조합에 의해 제공되는 제품들의 수율이 극히 저하된다.
칩온칩 기술은 기존 MOS와 바이폴라 기술자체가 가지고 있는 장점들을 보유하면서 그러한 조합들을 실현시킬 수 있는 수단으로서 제안되었다. 즉, 상술한 바와같이 제각기 상이한 기술에 의해 제조된 회로들을 갖는 개별반도체칩들은 쌓아올리는 구조로 조합하여 그위에 형성된 각각의 대응하는 단자들을 통하여 배선으로 상호연결한다. 일반적으로, 상부칩은 하부칩보다 작다. 칩온칩 구조가 도입됨으로서 각 칩은 종래의 MOS, CMOS 또는 바이폴라 반도체 장치들에 사용되는 바와같은 적합한 방법들로 각각 제조될 수 있다.
제1도는 칩온칩 반도체장치의 개념적 구조를 나타내는 사시도이다.
제1도를 참조하면, 내부회로(제2내부회로:도시안됨)를 갖는 작은 반도체칩 200(제2칩)은 다른 내부회로(제1내부회로:도시안됨)를 갖는 큰 반도체칩 100(제1칩)상에 장치되어 있다. 제1칩 100의 주변 영역에는 다수의 단자들 101이 형성되어 있다.
예를 들어 100미크론의 비교적 큰 칫수를 각각 갖는 이 단자들 101은 외부회로 또는 전원 연결용으로 상요된다.
제1칩 100의 내부 영역에는 예를 들어 10평방 미크론의 칫수를 각각 갖는 다수의 작은 단자들 102가 형성되어 있다. 단자들 102는 칩들 100과 200간의 연결을 위해 사용된다. 예를들어, 칩 100에서 칩 200으로 출력되는 또는 칩 200에서 칩 100으로 입력되는 데이터 신호는 단자들 102를 통해 이송된다.
또한 제어신호들이나 전원전압들은 단자들 102를 통해 제2내부회로에 공급된다.
그러므로, 각 단자들 102는 배선들 202중 대응하는 것을 통하여 제2칩상의 대응단자 201에 배선된다.
각 배선 202는 종래의 박막기술이나 사진 석판술을 사용하여 형성되는 예를 들어 알미늄 박막배선일 수 있다.
칩들 100과 200은 그들을 칩온칩 구조로 쌓아올리기 전에 분리된 상태로 각각 기능시험을 받는다. 그러므로 각 칩들 100과 200은 개별시험을 할 수 있는 회로형태를 구비할 필요가 있다.
이렇게 하기 위해 두가지 조건이 필요하다. 첫째로 제1 및 제2내부회로들 각각의 출력이 개별시험중 회로가 개방되기 때문에 내부회로로부터 출력신호들을 취할 수 있는 어떤 수단이 외부시험 회로에 의해 검사받을 각 칩들 100과 200에 대해 제공되어야만 하며, 둘째로, MOS 기술을 기초로하여 칩상에 형성된 내부회로에서는 MOS트랜지스터들 또는 CMOS 인버어터들이 일반적으로 입력수단으로서 사용되야 한다. MOS트랜지스터들이나 CMOS인버어터들의 게이트들은 개별 시험중 부유상태에 있지 않도록 각각 적당한 전위에 임시로 클램프시켜야 한다.
이는 MOS트랜지스터들이나 CMOS인버어터들의 부유 게이트가 논리적 부정 상태에 있음으로 해서 내부회로의 동작을 방해하여 시험을 무효로 만들수도 있기 때문이다.
더욱이 내부회로의 입력수단으로서 사용되는 부유게이트 CMOS인버어터의 수가 많아지면 전원 또는 관련 전원공급선이 부유게이트 CMOS인버어터들을 통하여 흐르는 예기치 않은 과잉 전류들에 의해 손상될 수도 있다.
왜냐하면 전원 또는 전원공급선이 정상동작상태에서 CMOS인버어터들의 과도중 흐르는 최대전류에 부응하도록 설계되었기 때문이다.
상술한 조건들은 또한 만일 제2칩상의 회로가 CMOS기술로 제조될 경우 제2내부회로에도 잘 적용된다.
검사받을 관련내부회로와 외부시험회로 또는 전원간의 연결을 위해 임시로 사용되는 프로우브를 접촉시킬 수 있는 충분한 면적을 갖는 단자들 101과 102를 각각 제공해야한다는 것을 생각하기는 쉽다.
그러나 그러한 단자면적은 상술한 바와같이 100평방 미크론으로 불가피하게 커지므로 장치 영역들을 구성할 칩면적을 감소시킨다.
그러므로, 칩면적 이용면에서 칩상에 다수의 그러한 큰단자들을 형성하는 것은 바람직하지 못하며, 특히 칩 100의 내부영역에는 가능한한 트랜지스터와 같은 기능소자들이 많이 형성될 수 있도록 사용되어야 한다.
따라서, 칩온칩 구조로 칩들을 쌓기전에 개별시험을 하기 위해 필요한 조건과 칩면적이용효율의 감소간의 상충되는 문제점을 해결하는 것이 바람직하다.
본 발명의 목적은 장치를 구성하는 각 칩들이 칩면적 이용효율을 감소시킴이 없이 각각 분리된 상태로 별도로 검사받을 수 있는 칩온칩 기술을 기초로하여 반도체 장치를 제공하는데 있다.
본 발명의 다른 목적은 장치를 구성하는 칩들의 칩면적 이용효율이 증가될 수 있는 한편 각 칩들이 각각 분리된 상태에서 개별적으로 검사받을 수 있는 칩온칩 기술을 기초로하여 반도체장치를 제공하는데 있다.
상술한 목적들은 제1칩과 제1칩상에 장치되는 제2칩을 사용하여 반도체장치를 구성하되, 두 칩 모두 각각 내부회로를 갖고있고, 제1칩은 선택회로와 그 선택회로에 대한 제어신호들을 수신하기 위한 제어신호 입력단자를 포함하는 반도체 장치를 구성하여 달성될 수 있다. 선택회로는 제어신호 입력단자에 공급되는 제어신호에 따라 제1칩의 내부회로의 입력을 제1칩의 내부회로의 출력에 또는 제2칩의 내부회로의 출력에 연결하도록 스위치한다.
상술한 목적들은 또한 제1칩과 상기 제1칩상에 장치되는 제2칩을 사용하여 반도체 장치를 구성하되, 두 칩들이 각각 내부회로들을 갖고 있으며, 여기서 제1칩은 선택회로, 상기 선택회로에 대한 제어신호들을 수신하기 위한 제어신호 입력단자와, 그리고 제어신호 입력단자와 전원간에 연결되는 임피던스 수단을 포함하며, 제2칩은 제1 및 제2칩들간의 상호결선들이 완성될 대 예정된 전압에 제어신호 입력단자를 클램프시키도록 제1칩의 제어신호 입력단자에 연결되는 바이어싱 수단을 포함하는 반도체 장치에 의해 달성될 수도 있다.
본 발명의 상술한 목적 및 특징들을 명백히 이해할 수 있도록 첨부된 도면들을 참조하여 양호한 실시예를 상세히 설명하면 다음과 같다.
제2도는 본 발명의 제1 실시예에 의한 칩온칩형 반도체 장치의 회로요부를 나타내는 회로 개통도이다. 제2도에서, 제1도와 동일한 부분은 동일번호를 사용한다.
반도체장치는 제1칩 100과 제2칩 200을 포함한다.
제1칩은 입력노드 104 및 출력버퍼 106에 연결되는 출력노드 105를 갖는 제1내부회로 103과, 출력단자 01, 입력단자I1와, 두 개의 입력노드들 107과 108 및 출력노드 109를 갖는 선택회로 S1과, 그리고 선택회로 S1에 대한 외부제어신호들을 수신하기 위한 제어신호 입력단자 C1으로 구성된다.
제2칩 200은 입력노드 204와 출력구동기 206에 연결되는 출력노드 205를 갖는 제2내부회로 203과, 입력단자I2 그리고 출력단자 02로 구성된다.
출력노드를 105 및 205는 각 출력단자들 01과 02에 연결되며, 입력노드 204는 입력단자I2에 연결된다. 출력단자 01과 입력단자I2는 제각기 제1칩 100상의 내부영역과 제2칩의 주변영역에 형성되어 상호 연결된다. 마찬가지로 입력단자I1과 출력단자 02는 제각기 제1칩 100의 내부영역과 제2칩 200의 주변영역에 형성되어 상호 연결된다.
선택회로 S1의 입력노드들 107과 108은 출력단자 01과 입력단자I1에 제각기 연결되며, 선택회로 S1의 출력노드 109는 제1내부회로 103의 입력 104에 연결된다.
선택회로 S1은 제2도에 보인 바와같이 제어신호 입력선들 111중 하나에 연결되는 인버어터 110을 갖고 있는 공지된 AND-OR-인버어터 게이트로 구성될 수 있다.
제어신호 입력단자 C1은 제1도에 보인 바와같이 제1칩 100의 주변영역에서 단자들 101중 하나로서 형성된다.
제2도에 보인 바와같은 회로형태에서, 고레벨신호가 제어신호 입력단자 C1에 공급될 때 선택회로 S1은 입력노드 104를 출력노드 105에 연결시키도록 스위치되며, 페루우프는 내부회로 103의 입력노드 104와 출력노드 105사이에 설정된다.
만일 입력노드 104로 입력되는 신호에 상관하는 신호가 제1입력회로 103으로부터 제1칩 100의 주변영역에 형성된 단자 101로 출력된 경우(제1도 참조), 검사모드시 입력회로 103의 동작은 단자 101에 연결된 외부 검사회로(도시안됨)에 의해 확인될 수 있다. 따라서, 칩 100은 분리상태로 또는 심지어 완성된 칩온칩 구조로 전술한 개별시험을 받을 수 있다.
다른한편 저레벨신호가 제어신호 입력단자 C1에 공급될 때 선택회로 S1은 입력노드 104를 입력단자I1에 연결시키도록 스위치한다. 이러한 경우에 제2내부회로 203으로부터의 출력신호들은 제1내부회로 103의 입력노드 104로 이송되며, 칩들 100과 200은 완성된 칩온칩 구조에서 검사될 수 있다.
제1내부회로 103과 제2내부회로 203은 각각 동일한 복수개의 출력노드들 105 및 205와 입력노드들 104와 204를 갖고 있다. 그러므로 제1칩 100과 제2칩 200은 각각 대응하는 수의 동일 출력단자 01 및 02와 입력단자I1 및 I2를 갖고 있다.
각 내부회로의 이러한 출력노드들과 입력노드들은 항상 그 수가 동일하지는 않다.
그러므로 칩들 100과 200각각의 출력 및 입력단자들은 항상 1대 1로 대응하여 형성되지는 않는다. 그리고 모든 출력 또는 입력 노드들은 개별검사를 항상 담당하지도 않는다.
MOS 트랜지스터들이나 CMOS인버어터들이 입력수단을 구성하기 위해 사용될 때 상술한 담당하지 않는 입력노드들에 연결되는 그들의 게이트들은 전술한 이유 때문에 개별검사하는 동안 부유상태에 있지 않도록 제각기 적당한 전위레벨들에 클램프되어야만 한다.
제2도의 회로 구성에서는 만일 입력노드 104가 MOS트랜지스터나 CMOS인버어터로부터 형성되는 그러한 무담당 입력일 경우조차 MOS 트랜지스터나 CMOS인버어터의 게이트는 개별검사하는 동안 선택회로 S1의 출력 109의 레벨 즉, 출력노드 105상의 출력신호들에 의해 결정되는 레벨에 클램프된다.
따라서, 부유게이트 MOS트랜지스터나 CMOS인버어터에 관련된 전술한 문제점들이 제거될 수 있다.
제1 실시예에 관한 상술한 설명으로부터 명백히 이해될 수 있는 바와같이, 전술한 부유 게이트 MOS 트랜지스터들이나 CMOS인버어터들에 연결되는 출력단자 01과 입력단자I1 및 기타 입력단자들과 같은 단자들 각각은 외부 프로우브를 접촉시킬 필요가 없으므로 제1칩 100의 내부영역에서 예를 들어 10평방미크론정도로 작게 형성될 수 있다.
제2칩 200에 관한한 외부검사회로에 연결용으로 사용되는 입력단자I2와 출력단자 02는 외부 프로우브를 접촉시키도록 예를들어 100평방 미크론정도로 크게 형성한다.
그러나 전술한 부유게이트 MOS트랜지스터들이나 CMOS인버어터들을 연결하는 기타 입력단자들은 제1칩 100 내에서와 같이 선택회로를 부합시킴으로써 각각 적당한 전위레벨들에서 클램프될 수 있으므로 예를들어 10평방미크론 정도로 작게 형성될 수 있다. 따라서, 칩면적 이용효율은 01과 I1과 같은 출력 및 입력단자들 각각의 외부프로우브를 접촉할 수 있을 정도로 크게 형성되는 칩 형태에 비해 향상될 수 있다.
칩 면적내에 그러한 선택회로를 형성하는데 필요한 칩 면적은 예를 들어 100평방 미크론의 큰 단자에 의해 소비되는 것에 비해 훨씬 작음을 통상의 지식을 가진자는 명백히 알 수 있다.
제3도는 본 발명의 제2 실시예에 의한 칩온칩형 반도체 장치의 회로의 요부를 나타내는 회로개통도로서 여기서 제2칩 200은 바로위에서 설명된 바와같은 입력 MOS 트랜지스터나 CMOS인버어터의 부유 게이트를 클램핑시키는데 필요한 제2선택회로 S2를 포함하고 있다. 제3도에서 전술한 도면에서와 동일한 부분들에 대해서는 동일번호를 부여한다.
제3도를 제2도와 비교하면 이 제2 실시예에서 제2칩 200은 출력단자 02와 입력단자 I2에 각각 연결되는 두 입력노드들 207과 208을 갖는 제2선택회로 S2와 제2내부회로 203의 입력노드 204에 연결되는 출력노드 209를 더 포함한다.
선택회로 S2는 또한 제3도에 보인 바와같이 제어신호 입력선들 211중 하나에 연결되는 인버어터 210을 갖추고 있는 공지된 AND-OR-인버어터 게이트를 포함할 수도 있다.
제2칩 200은 외부제어신호들을 선택회로 S2에 공급하기 위한 제어신호 입력단자 C2를 갖추고 있다.
제2선택회로 S2의 동작은 제1실시예에서 제2도를 참조하여 동작을 설명한 제1칩 100의 선택회로 S1와 완전 동일하다.
설명을 간단히 하기위해 선택회로 S2는 제2내부회로 203의 입력노드 204를 출력노드 205에 또는 제어신호 입력단자 C2에 공급되는 제어신호들의 레벨 변동에 의해 입력단자 I2에 연결시키도록 스위치시킨다.
따라서, 개별 검사를 담당하고 있지 않은 입력노드들에 연결되는 제2내부회로 203의 MOS 트랜지스터나 CMOS인버어터의 부유 게이트들은 각각 적당한 전위레벨들에 클램프될 수 있으며 또한 부유게이트 MOS 트랜지스터나 CMOS인버어터에 관련되는 전술한 문제점들이 제거될 수 있다.
제2칩 200에서, 입력 및 출력단자 I2 및 02가 제어신호 입력단자 C2와 함께 칩 200의 주변영역에서 형성되기 때문에 각각의 단자들은 개별검사를 위해 외부 프로우브를 접촉시킬 수 있을 정도로 충분히 클 수 있다. 그러므로 선택회로 S2의 설비는 제2 실시예에서 부유게이트 MOS 트랜지스터들이나 CMOS인버어터들에 관련되는 문제점들을 해결하기 위해서만 유효한 것이지만 칩 면적 이용효율은 더 향상될 수 있다.
제4도는 본 발명의 제3 실시예에 의한 칩온칩형 반도체 장치의 회로 요부를 나타내는 회로개통도이다.
제4도에서 전술한 도면에서와 같은 부분은 동일번호를 사용한다.
본 실시예에서 제1칩 100과 제2칩 200을 포함하는 칩온칩형 반도체장치는 임피던스 수단 R1과 바이어싱 수단 213을 갖고 있다. 예를들어 수메가옴의 임피던스를 갖는 임피던스 수단 R1은 제1칩 100의 내부영역에 형성되는 제어신호 입력단자 C11과, 예를들어 전원 VDD 즉, 양전압 공급라인간에 연결된다.
바이어싱 수단 212는 임피던스 수단 212보다 더 낮은 임피던스 출력을 가지며 또한 제어신호 출력단자 C22에 연결되어 있다.
제어신호 출력단자 C22는 제2칩 200의 주변영역에 형성되어 제어신호 입력단자 C11에 음전압을 공급하도록 제어신호 입력단자 C11과 상호 연결되어 있다.
바이어싱 수단 212는 음전압 공급라인 또는 접지라인일 수도 있다.
제4도의 회로구성에서, 제어신호 입력단자 C11은 칩들 100과 200을 서로 연결하기전에 전압원 VDD에 의해 고레벨에 클램프한다. 반대로 제어신호 입력단자들 C11과 제어신호 출력단자 C22가 완성된 칩온칩 구조로 서로 연결되면 제어신호 입력단자 C11은 바이어싱 수단 212에 의해 저레벨로 풀다운(pull down)된다. 따라서, 선택회로 S1은 개별검사 하는 중에서 출력 105에, 또한 완성된 칩온칩구성을 검사 하는중에는 제1칩 100의 입력단자 I1에 제1내부회로 103의 입력노드 104를 연결시키도록 스위치한다.
따라서, 선택회로 S1의 스위칭은 단자들 C11과 C22가 상호 연결되는지 여부에 따라 자연적으로 수행되므로 선행실시예들에서와 같이 칩 100의 주변영역에 형성되는 큰단자 101을 통하여 선택회로 S1에 외부제어 신호들을 공급할 필요가 없다.
결과적으로, 단자들 C11과 C22는 예를들어 10평방 미크론정도로 작을 수 있다.
이는 칩영역 이용효율이 선행실시예들에 비해 제4도의 실시예에서도 향상될 수 있음을 뜻한다.
제5도는 제4도는 선택회로의 자연적인 스위칭의 다른 응용을 설명하기 위한 부분회로도이다.
제5도에서, 동일 번호는 선행도면들의 동일부분을 나타낸다.
제5도에서 제1칩 100과 제2칩 200은 다른 제어신호 입력단자 C21과 전원 VDD사이에 제각기 연결되는 다른 제어신호 출력단자 C12에 연결되는 바이어싱 수단과 임피던스 수단 R2를 더 포함한다.
제어신호 출력단자 C12는 완성된 칩온칩 구조에서 제어신호 입력단자 C21에 연결된다. 전원 VDD는 예를 들어 양전압 공급라인일 수도 있다. 따라서, 제어신호 입력단자 C21은 칩들 100과 200이 상호 연결되기전에는 전압원 VDD에 의해 고레벨에 클램프되고, 칩들 100과 200이 완성된 칩온칩 구조로 상호 연결되었을 때에는 바이어싱 수단 112에 의해 저레벨로 풀다운 된다.
그러므로 만일 제5도의 회로가 제3도에 보인 바와같이 칩온칩 반도체장치로 구성될 경우 선택회로들 S1과 S2의 각 동작은 제4도의 실시예를 참조하여 설명된 바와같이 임시로 수행될 수 있으며, 제3도내의 큰 제어신호 입력단자 C2는 작은단자 C21과 C22로 대치될 수 있으므로 칩면적 이용효율이 전술한 실시예들에 비해 더 향상될 수 있다.
임피던스 수단 R1은 확산층 또는 다실리콘층으로부터 형성될 수 있으나 그들은 FET들(전계효과 트랜지스터들)로 구성될 수도 있다. 제5도는 바이어싱 수단 112와 212 각각에 대한 구동회로의 사용 일예를 보이고 있다. 만일 바이어싱 수단 112와 212가 FET들 뿐만 아니라 임피던스 수단 R1과 R2로부터 형성될 경우 임피던스 수단과 바이어싱 수단을 위한 각 FET의 게이트폭(W) 대 게이트기장(L) 비(W/L)는 다음과 같이 추산될 수 있다.
만일 임피던스 수단 R1과 R2를 위한 FET들 각각을 5/50의 W/L비를 갖도록 설계할 경우 바이어싱 수단 112와 212를 위한 각 FET들에 대해 50/5보다 더 큰 W/L비를 갖도록 고려하는 것이 좋다.
따라서 바이어싱 수단들 112와 212용 FET 들은 임피던스 FET들보다 100배 더 큰 β값(상호 콘덕턴스 gm과 W/L비에 관계하는 전압 임피던스 인수)과 풀다운 동작에 대해 충분한 구동능력을 갖추고 있다.
제6도는 본 발명의 모든 실시예들에 응용될 수 있는 선택회로의 다른 형태를 나타내는 회로도이다.
제6도에서, 전술한 실시예들과 동일한 번호는 동일부분을 나타낸다.
제6도의 선택회로는 이송게이트와 인버어터 50을 형성하도록 서로 병렬로 연결되는 두쌍의 p-채널 트랜지스터 30과 n-채널 트랜지스터 40을 포함한다.
p- 및 n-채널 트랜지스터쌍들은 입력노드들 107(또는 207)과 108(또는 208)에 연결되는 공통 소오들이나 드레인들을 각각 갖고 있으며 또한 출력노드 109(또는 209)를 연결하는 출력를 갖는 인버어터 50의 입력에 공통 연결되는 각각의 공통 드레인들이나 소오스들을 갖고 있다.
제6도의 선택회로는 입수되는 고레벨 제어신호 C와 저레벨 제어신호
Figure kpo00001
간의 변동에 의해 입력 107(207) 또는 108(208)상에서 입력신호들을 선택하도록 스위치한다.
따라서, 선택된 입력노드 107(207) 또는 108(208)상의 신호들은 출력노드 109(또는 209)에 전송된다.
고 및 저레벨 제어신호(C,
Figure kpo00002
)들은 제2도 또는 제3도내의 제어 신호 입력단자 C1 또는 C2를 통하여 외부로 공급되거나 또는 제4 또는 제5도에서 전압원 VDD와 바이어싱 수단 112 또는 212에 의해 각각 공급된다.
상술한 실시예들에서 선택회로, 임피던스 수단, 그리고 바이어싱 수단은 관련 칩상에 형성된 회로에 사용된 것과 동일 기술로서 제조될 수 있음이 기술상 숙련된 자에게 명백하다.
제7도는 본 발명에 의해 제조된 제1 및 제2칩들을 갖는 칩온칩 반도체 장치 패케이지의 횡단면도이다.
제7도를 참조하면, 제1칩 1은 기판 8상에 배치되며 제2칩 4는 정면을 위로한 상태로 그위에 장치된다.
제1 및 제2칩들은 칩들 1과 4상에 형성되는 각 단자들 3과 5를 통하여 배선들 6에 의해 서로 결선된다.
제1칩 1의 주변영역에 형성된 각 단자 2는 대응배선 7로서 패케이지내에 형성되는 금속화된 층의 내부리이드선 9에 연결된다.
각 내부 리이드들 9는 패케이지의 외측에 형성된 외부 리이드 10들중 대응하는 것에 연결된다.
참조번호 11은 패케이지의 뚜껑을 나타낸다. 칩들 1과 4간의 배선들 6각각은 도체나 빔리드(beam reed)로 대치될 수 있다.
여기서 기술한 본 발명의 실시예들은 본 발명의 양호한 실시예들로서 그외에 수정 변경 가능함을 숙련자들은 알 수 있다.
따라서, 본 발명의 정신과 범위내에서 수정 변경할 수 있도록 특허청구 범위를 한정한다.

Claims (15)

  1. 제1칩(100)과 상기 제1칩상에 장치되는 제2칩(200)을 포함하되, 상기 제1 및 제2칩(100,200)은 제각기 그위에 형성된 제1 및 제2내부회로(103,203)를 가지며, 상기 제1칩(100)은: 상기 제1내부 회로 (103)를 위해 구비되는 입력 및 출력노드(104,105)와, 상기 제1칩(100)의 내부 영역에 형성되는 입력 및 출력단자(I1,01)과, 상기 입력단자(I1)은 상기 제2내부회로(203)로부터 입력신호를 수신하기 위한 것이며, 상기 출력단자(01)는 상기 제1내부회로(103)의 상기 출력노드(105)에 연결되며, 제1 및 제2입력노드(107,108)와 출력 노드(109)를 갖는 선택회로(S1)와, 상기 선택회로(S1)의 상기 제1 및 제2 입력노드(107,108)는 상기 출력단자와 상기 입력단자에 제각기 연결되며, 상기 선택회로(S1)의 상기 출력노드(109)는 상기 제1내부회로(103)의 상기 입력노드(104)에 연결되며, 그리고 상기 선택회로(S1)를 제어하기 위한 제어신호들을 수신하기 위해, 상기 제1칩의 주변영역에 형성되어 상기 선택회로(S1)에 연결되는 제어신호 입력단자(C1)를 포함하며, 상기 선택회로(S1)는 상기 제어신호에 의해 상기 입력단자(I1) 또는 상기 출력단자(01)에 연결하도록 상기 제1내부회로(103)의 상기 입력노드(104)를 스위칭하는 것이 특징인 칩온칩 반도체 장치.
  2. 제1항에서, 상기 선택회로(S1)는 두 개의 입력(111)을 갖는 게이트 회로와 인버어터를 포함하되 상기 인버어터(110)와 상기 게이트회로의 상기 입력들(111)중 하나가 서로 연결되어 상기 제어신호를 수신하고, 또한 상기 게이트회로의 상기 입력들(111)중 다른 하나가 상기 인버어터(110)의 출력에 연결되는 것이 특징인 칩온칩 반도체 장치.
  3. 제1항에서, 상기 선택회로(S1)는 상기 선택회로의 상기 입력노드들(107,108) 각각에 연결되는 입력들을 갖는 두 이송 게이트들과 제1 및 제2인버어터들(50,110)을 포함하되, 상기 이송게이트들은 상기 제1인버어터(50)의 입력으로서 연결되는 공통출력을 가지며, 상기 제어신호는 상기 제2인버어터(110)의 입력으로서 제공되며 또한 상기 제어신호의 적어도 하나의 신호와 상기 제2인버어터(110)로부터 출력되는 그의 반전출력은 전송게이트(30,40)들 각각에 제공되는 것이 특징인 칩온칩 반도체 장치.
  4. 제1칩(100)과 상기 제1칩상에 장치되는 제2칩(200)을 포함하되, 상기 제1 및 제2칩(100,200)들은 제각기 그위에 형성된 제1 및 제2내부회로(103,203)들을 가지며, 상기 제1칩(100)은: 상기 제1내부회로(103)를 위해 구비되는 입력 및 출력노드(104,105)들과, 상기 제1칩의 내부영역에 형성되는 입력 및 출력단자(I1,01)들과, 상기 입력단자(I1)는 상기 제2내부회로(203)로부터 입력신호를 수신하기 위한 것이며, 상기 출력단자(01)는 상기 제1내부회로(103)의 상기 출력노드(105)에 연결되며, 제1 및 제2입력노드(107,108)들과 출력노드(109)를 갖는 선택회로(S1)로서, 상기 선택회로의 상기 제1 및 제2입력노드(107,108)들은 상기 출력단자(01)와 상기 입력단자(I1)에 제각기 연결되며, 상기 선택회로(S1)의 상기 출력노드(109)는 상기 제1내부회로(103)의 상기 입력노드(104)에 연결되며, 상기 선택회로(S1)을 제어하기 위해 제어 신호들을 수신하기 위한 제어신호 입력단자(C1)와, 상기 제어신호 입력단자는 상기 제1칩(100)의 상기 내부영역에 형성되어 상기 선택회로(S1)에 연결되며, 그리고 상기 제어신호 입력단자(C11)와 전원전압(VDD)간에 연결되며, 또한 한정된 임피던스를 갖는 임피던스 수단(R1)을 포함하며, 그리고 상기 제2칩은: 상기 제1칩(100)의 상기 제어신호 입력단자(C11)에 연결을 위한 제어신호 출력단자(C22)와, 그리고 상기 제2칩(200)상에 형성되는 바이어싱수단(212)으로서, 상기 제2칩(200)의 상기 제어신호 출력단자(C22)와 상기 제1칩(100)의 상기 제어신호 입력단자(C11)간의 배선완료후 예정된 전압에 상기 제1침의 상기 제어신호 입력단자(C11)를 클램핑시키기 위해 상기 제2칩(200)의 상기 제어신호 출력단자에 연결되는 바이어싱수단(212)을 포함하며, 상기 선택회로(S1)는 상기 제1침(100)의 상기 제어신호 입력단자(C11)와 상기 제2칩(200)의 상기 제어신호 출력단자(C22)간의 배선완료전에 상기 임피던스 수단(R1)을 통하여 상기 전압원(VDD)로부터 공급되는 전압에 의해 상기 제1칩의 상기 입력과 출력단자(01,I1) 사이에서 상기 제1내부회로(103)의 상기 입력노드(104)를 스위칭시키며, 상기 선택회로(S1)는 상기 제1칩(100)의 상기 제어신호 입력단자(C11)와 상기 제2칩(200)의 상기 제어신호 출력단자(C22)간의 배선환료후 상기 바이어싱수단(212)으로부터 공급되는 상기 예정전압에 의해 상기 제1칩(100)의 상기 입력과 출력단자(01,I1)사이에서 상기 제1내부회로(103)의 상기 입력노드(104)를 스위칭시키는 것이 특징인 칩온칩 반도체 장치.
  5. 제4항에서, 상기 제어신호 출력단자(C22)는 상기 제2칩(200)의 주변영역에 형성되는 것이 특징인 칩온칩 반도체 장치.
  6. 제4항에서, 상기 바이어싱 수단(212)은 상기 제2칩(200)의 상기 제어신호 출력단자(C22)에 연결되는 출력과 전원공급라인(VDD)에 연결되는 입력을 갖는 구동회로이며, 상기 구동회로는 상기 제1칩(100)의 상기 임피던스 수단(R1)의 임피던스보다 더 작은 출력 임피던스를 갖는 것이 특징인 칩온칩 반도체 장치.
  7. 제4항에서, 상기 선택회로(S1)는 인버어터(110)와 두 입력들을 갖는 게이트 회로를 포함하되, 상기 제어신호는 상기 게이트회로의 제1입력으로서 그리고 상기 인버어터(110)의 입력으로서 제공되며, 상기 게이트회로는 상기 인버어터(110)의 출력인 제2입력을 갖는 것이 특징인 칩온칩 반도체 장치.
  8. 제4항에서, 상기 선택회로(S1)는 제1 및 제2인버어터들과 두 이송게이트들을 포함하되, 상기 이송게이트들은 상기 제1인버어터의 입력으로서 연결되는 공통 출력을 가지며, 상기 제어 신호는 상기 이송게이트들중 하나의 입력으로서 제공되며 상기 이송게이트중 다른 하나는 상기 제2인버어터(110)의 출력을 입력으로서 갖는 것이 특징인 칩온칩 반도체 장치.
  9. 제4항에서, 상기 임피던스 수단(R1)은 상기 제1칩(100)의 상기 제어신호 입력단자(C11)와 전압원(VDD)사이에 연결되는 드레인과 소오스를 갖는 MIS(금속절연 반도체) 트랜지스터이며, 상기 MIS 트랜지스터는 예정된 전압에 클램프되는 게이트를 갖는 것이 특징인 칩온칩 반도체 장치.
  10. 제4항에서, 상기 전압원(VDD)은 전원 공급라인인 것이 특징인 칩온칩 반도체 장치.
  11. 제3항에서, 상기 이송게이트 각각은 상기 제어신호(C)와 그의 반전신호에 의해 제어되는 병렬로 연결되는 한쌍의 트랜지스터들(30,40)을 포함하며, 상기 트랜지스터(30,40) 각각은 p-채널 트랜지스터와 n-채널 트랜지스터를 포함하며, 상기 제어신호(C)와 그의 반전신호(
    Figure kpo00003
    )는 상기 두 이송게이트들의 트랜지스터들(30,40)에 각각 상반되게 연결되는 것이 특징인 칩온칩 반도체 장치.
  12. 제8항에서, 상기 이송게이트 각각은 상기 제어신호(C)와 그의 반전신호에 의해 제어되는 병렬로 연결되는 한쌍의 트랜지스터들(30,40)을 포함하며, 상기 트랜지스터(30,40) 각각은 p-채널 트랜지스터와 n-채널 트랜지스터를 포함하며, 상기 제어신호(C)와 그의 반전신호(
    Figure kpo00004
    )는 상기 두 이송게이트들의 트랜지스터들(30,40)에 각각 상반되게 연결되는것이 특징인 칩온칩 반도체 장치.
  13. 제4항에서, 상기 임피던스 수단(R1)에 연결되는 상기 전압원(VDD)은 상기 제1칩(100)상에 위치되는 것이 특징인 칩온칩 반도체 장치.
  14. 제1칩(100)과 상기 제1칩(100)상에 장치되는 제2칩(200)을 포함하되, 상기 칩(100 또는 200)은 각각 그위에 형성되는 내부회로(103 또는 203)를 갖고 있으며, 상기 내부회로(103 또는 203)는 적어도 하나의 입력(104 또는 204)과 하나의 출력(105 또는 205)을 갖고 있으며, 적어도 상기 제1칩(100)은 그위에 형성되는 선택회로(S1)를 갖고 있으며, 상기 선택회로(S1)는 적어도 두 입력들(107,108)과 하나의 출력(109)과 제어신호단자(C1)를 갖고 있으며, 상기 선택회로(S1)의 상기 출력(109)은 상기 제1칩(100)의 상기 내부회로(103)의 상기 입력에 연결되며, 상기 선택회로(S1)의 상기 적어도 두 입력들(107,108)중 하나는 상기 제1칩(100)의 상기 내부회로(103)의 상기 출력(105)에 연결되며, 상기 선택회로(S1)는 상기 제어신호단자(C1)에서 제어신호 입력을 수신하는 것이 특징인 칩온칩 반도체 제어장치.
  15. 제1칩(100)과 상기 제1칩(100)상에 장치되는 제2칩(200)을 포함하되, 상기 칩(100 또는 200)상의 각 회로(103 또는 203)는 내부회로를 제공하도록 상기 두칩들(100,200)의 상기 회로들(103,203)간의 배선으로 예정된 상호 결선을 위한 상기 칩(100 또는 200)상의 단자들과, 상기 적어도 하나의 칩(100 또는 200)의 회로(103 또는 203)에 연결되며, 상기 적어도 하나의 칩(100 또는 200)의 상기 회로(103 또는 203)를 검사하기 위해 상기 칩들(100 또는 200)의 적어도 하나위에 제1클램핑 전압과 전류경로를 제공하고 또한 상기 통합회로를 검사하기 위해 제2클램핑 전압과 전류경로를 제공하기 위한 제어수단(S1 또는 S2)을 포함하며, 상기 제어수단(S1 또는 S2)는 상기 예정된 상호결선의 배선 유무에 따라 자동으로 작동되며, 상기 적어도 하나의 칩(100 또는 200)의 상기 회로(103 또는 203)는 개별적으로 검사될 수 있으며, 상기 칩들(100,200)의 상기 회로(103,203)이 상기 배선 완료시 상기 예정된 상호 결선후 상기 통합 회로로서 검사될 수 있는 것이 특징인 칩온칩 반도체 장치.
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