JPS6181660A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS6181660A JPS6181660A JP59203128A JP20312884A JPS6181660A JP S6181660 A JPS6181660 A JP S6181660A JP 59203128 A JP59203128 A JP 59203128A JP 20312884 A JP20312884 A JP 20312884A JP S6181660 A JPS6181660 A JP S6181660A
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- JP
- Japan
- Prior art keywords
- chip
- terminal
- input
- control signal
- control terminal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/316—Testing of analog circuits
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
- H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
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- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体チップの上に半導体チップを搭載してな
る°Ｃｈｉｐ ｏｎ Ｃｈｉｐの半導体装置に係り、チ
ップ単体で、または両方のチップを結線した後の試験が
できるようにした構成に関する。
る°Ｃｈｉｐ ｏｎ Ｃｈｉｐの半導体装置に係り、チ
ップ単体で、または両方のチップを結線した後の試験が
できるようにした構成に関する。
大規模集積回路（ＬＳＩ）の高機能化、高集積化により
、近年各種機能の回路を同−ＬＳＩ内に構成する場合が
多くなってきた。例えばＣＭＯＳとＴＴＬ、またはアナ
ログとＣＭ ＯＳのディジタル、さらにインクフェイス
回路を設けてＣＭＯＳとＥＣＬ等の構成を有するＬＳＩ
の要求に対し、同一チップ内に構成することは困難であ
る。無理をして強行しても製造工程上、またその歩留り
の上からも極めて不利である。
、近年各種機能の回路を同−ＬＳＩ内に構成する場合が
多くなってきた。例えばＣＭＯＳとＴＴＬ、またはアナ
ログとＣＭ ＯＳのディジタル、さらにインクフェイス
回路を設けてＣＭＯＳとＥＣＬ等の構成を有するＬＳＩ
の要求に対し、同一チップ内に構成することは困難であ
る。無理をして強行しても製造工程上、またその歩留り
の上からも極めて不利である。
従って回路機能別に独立のチップを用いれば、それぞれ
に最適なプロセスが適用でき、各機能毎の特徴が生かせ
ることになり、そのため２チツプよりなる、所謂Ｃｈｉ
ｐ ｏｎ ＣｈｉｐのＬＳＩが検討されるようになった
。
に最適なプロセスが適用でき、各機能毎の特徴が生かせ
ることになり、そのため２チツプよりなる、所謂Ｃｈｉ
ｐ ｏｎ ＣｈｉｐのＬＳＩが検討されるようになった
。
この場合ＬＳＩは、各チップ単独で、および両チップ結
線後の試験ができるような回路構成であることが望まれ
る。
線後の試験ができるような回路構成であることが望まれ
る。
〔従来の技術と発明が解決しようとする問題点〕入力端
子に入カバソファとして相補型金属−酸化物一半導体（
ＣＭＯ３）構造のインバータが接続される場合が多いが
、この場合に片方のチップ、例えば第１のチップを単独
で試験する際に入力がフローティングになると、インバ
ータの電源端子（■。。）と接地端子（ＶＳＳ）間に電
流が流れ、内部回路に論理的不定状態を伝播し、試験が
できなくなる。
子に入カバソファとして相補型金属−酸化物一半導体（
ＣＭＯ３）構造のインバータが接続される場合が多いが
、この場合に片方のチップ、例えば第１のチップを単独
で試験する際に入力がフローティングになると、インバ
ータの電源端子（■。。）と接地端子（ＶＳＳ）間に電
流が流れ、内部回路に論理的不定状態を伝播し、試験が
できなくなる。
またＣ Ｍ ＯＳは基本的に電流を流さないためＤＣ電
流は１μＡ以下であるが、テスタに接続しないフローテ
ィングの入力端子が増えると、過大電流が流れて内部回
路を破壊することがある。
流は１μＡ以下であるが、テスタに接続しないフローテ
ィングの入力端子が増えると、過大電流が流れて内部回
路を破壊することがある。
つぎにこれらの問題を解決するため第１のチップの入力
端子にデータ選択回路を接続して、１チツプ時には第１
のチップの入力信号を殺してデータ選択回路の出力を一
定の状態に固定するためにデータ選択回路の制御端子の
電位を固定してしまうと、両チップを結線したときに第
２のチップからの選択信号を第１のチップの制御端子に
伝えることはできなかった。
端子にデータ選択回路を接続して、１チツプ時には第１
のチップの入力信号を殺してデータ選択回路の出力を一
定の状態に固定するためにデータ選択回路の制御端子の
電位を固定してしまうと、両チップを結線したときに第
２のチップからの選択信号を第１のチップの制御端子に
伝えることはできなかった。
上記問題点の解決は、
（１） 少なくとも２個の半導体チップが結線されて
なり、第２のチップよりくる入力信号を受ける入力端子
と、制御信号を受ける制御端子と、該入力信号と該制御
信号を入力する論理ゲートとを第１のチップに設け、第
１のチップを単独で試験する際に内部回路に論理的不定
状態を伝播させないようにする手段を設けた本発明によ
る半導体装置、（２） 少なくとも２個の半導体チッ
プが結線されてなり、第２のチップよりくる入力信号を
受ける入力端子と、制御信号を受ける制′Ｂ端子と、該
入力信号と該制御信号を入力する論理ゲートとを第１の
チップに設け、第１のチップを単独で試験する際に内部
回路に論理的不定状態を伝播させないようにする手段を
設け、かつ該制御端子と電源電位または接地電位間にイ
ンピーダンスを挿入して該制御端子の電位を固定し、該
制御端子に接続される出力端子と、該出力端子に出力を
接続した前記インピーダンスより低い出力インピーダン
スを有するドライバとを第２のチップに設け、第２のチ
ップよりの選択信号を第１のチップに伝え、両チップ結
線後の試験ができるようにした本発明による半導体装置
、 により達成される。
なり、第２のチップよりくる入力信号を受ける入力端子
と、制御信号を受ける制御端子と、該入力信号と該制御
信号を入力する論理ゲートとを第１のチップに設け、第
１のチップを単独で試験する際に内部回路に論理的不定
状態を伝播させないようにする手段を設けた本発明によ
る半導体装置、（２） 少なくとも２個の半導体チッ
プが結線されてなり、第２のチップよりくる入力信号を
受ける入力端子と、制御信号を受ける制′Ｂ端子と、該
入力信号と該制御信号を入力する論理ゲートとを第１の
チップに設け、第１のチップを単独で試験する際に内部
回路に論理的不定状態を伝播させないようにする手段を
設け、かつ該制御端子と電源電位または接地電位間にイ
ンピーダンスを挿入して該制御端子の電位を固定し、該
制御端子に接続される出力端子と、該出力端子に出力を
接続した前記インピーダンスより低い出力インピーダン
スを有するドライバとを第２のチップに設け、第２のチ
ップよりの選択信号を第１のチップに伝え、両チップ結
線後の試験ができるようにした本発明による半導体装置
、 により達成される。
片方のチップ、例えば第１のチップを単独で試験する際
、第１のチップの入力端子にＣＭＯＳインバータを接続
する代わりに、論理ゲートよりなるデータ選択回路を用
い、その制御端子に外部より制御信号を与えて、第１の
チップ単独の場合はデータ選択回路の出力の状態を固定
し、両チップ結線時はデータ選択回路の出力に第１のチ
ップの入力信号を出すようにして、論理的に不定状態の
発生を防止できる。
、第１のチップの入力端子にＣＭＯＳインバータを接続
する代わりに、論理ゲートよりなるデータ選択回路を用
い、その制御端子に外部より制御信号を与えて、第１の
チップ単独の場合はデータ選択回路の出力の状態を固定
し、両チップ結線時はデータ選択回路の出力に第１のチ
ップの入力信号を出すようにして、論理的に不定状態の
発生を防止できる。
つぎにデータ選択回路の制御端子をプルアップまたはプ
ルダウン抵抗を入れて■、。またはＶＳＳに固定して、
１チツプ時には第１のチップの入力信号を殺してデータ
選択回路の出力を一定の状態に固定するためにデータ選
択回路の制御端子の電位を固定しても、制御端子に接続
される第２の千ノブの出力端子に、前記プルアップまた
はプルダウン抵抗より低い出力インピーダンスを有する
ドライバの出力を入れ、第２のチップよりの選択信号を
第１のチップに伝えることができるようにして、第２チ
ツプよりくる第１チツプの入力信号が第１チツプの内部
に伝えられ、両チップ結線後の試験ができるようにした
ものである。
ルダウン抵抗を入れて■、。またはＶＳＳに固定して、
１チツプ時には第１のチップの入力信号を殺してデータ
選択回路の出力を一定の状態に固定するためにデータ選
択回路の制御端子の電位を固定しても、制御端子に接続
される第２の千ノブの出力端子に、前記プルアップまた
はプルダウン抵抗より低い出力インピーダンスを有する
ドライバの出力を入れ、第２のチップよりの選択信号を
第１のチップに伝えることができるようにして、第２チ
ツプよりくる第１チツプの入力信号が第１チツプの内部
に伝えられ、両チップ結線後の試験ができるようにした
ものである。
第１図（ａ）、 （ｂ）は第１の発明によるＣｈｉｐ
ｏｎ ＣｈｉｐＬｓＩの試験回路図である。
ｏｎ ＣｈｉｐＬｓＩの試験回路図である。
図において、２点鎖線より右側は第１のチップ、左側は
第２のチップを示す。
第２のチップを示す。
第１チツプの各入力端子よりの入力信号ＡＩ。
Ａｚ、・・・と、共通の制御端子よりの制御信号Ｃとを
論理ゲートとして２人力ＮＯＲゲートＧｔ。
論理ゲートとして２人力ＮＯＲゲートＧｔ。
Ｇｚ、・・・にそれぞれ人力する（図では端子も信号と
同じ記号を用いる）。
同じ記号を用いる）。
第１のチップ単独の場合は、制御信号Ｃをロウレベル“
Ｌ″にすると、ＮＡＮＤゲートｃｌ、ｃ！。
Ｌ″にすると、ＮＡＮＤゲートｃｌ、ｃ！。
・・・の出力はハイレベル“Ｈ”に固定され、入力信号
Ａ、、Ａ２．・・・は内部に伝わらない。
Ａ、、Ａ２．・・・は内部に伝わらない。
２チップ結線時は、制御信号Ｃを“Ｈ”にするとＮＡＮ
ＤゲートＣＩｎ Ｇ ｚ、・・・の出力にはそれぞれＡ
１．Ａｚ、・・・が出る。
ＤゲートＣＩｎ Ｇ ｚ、・・・の出力にはそれぞれＡ
１．Ａｚ、・・・が出る。
論理ゲートとして、２人力ＮＯＲゲートを用いたが、Ｎ
ＯＲゲートを用いてもよい。
ＯＲゲートを用いてもよい。
ここで、制御信号Ｃは外部より与えるようにする。
第２図（ａ）、 （ｂｌは第２の発明によるＣｈｉｐ
ｏｎ ＣｈｉｐＬｓＩの試験回路図である。
ｏｎ ＣｈｉｐＬｓＩの試験回路図である。
図において、第１のチップの制御端子とｖＩ、Ｄまたは
Ｖ。間に挿入するインピーダンスとして、例えば制御端
子とＶＳ２間にＭΩ程度の高抵抗のプルダウン抵抗Ｒを
挿入する。
Ｖ。間に挿入するインピーダンスとして、例えば制御端
子とＶＳ２間にＭΩ程度の高抵抗のプルダウン抵抗Ｒを
挿入する。
またはＲの代わりにゲート幅／ゲート長（Ｗ／Ｌ）の小
さいｐ−チャネル電界効果トランジスタ（ｐ −ｃｈ
Ｆ ＥＴ）を用いてもよい。
さいｐ−チャネル電界効果トランジスタ（ｐ −ｃｈ
Ｆ ＥＴ）を用いてもよい。
２チップ結線時は、第２チツプに設けられた、Ｒより低
い出力インピーダンスをもつドライバＤで駆動すること
により、第２のチップより制御信号Ｃを、第１のチップ
の制御端子に伝えるこ−とができる。即ち、プルダウン
抵抗Ｒにより“Ｌ”に固定された制御端子を、強力な駆
動力の大きいドライバＤにより“Ｈ”にして、入力信号
Ａｔ、Ａｚ。
い出力インピーダンスをもつドライバＤで駆動すること
により、第２のチップより制御信号Ｃを、第１のチップ
の制御端子に伝えるこ−とができる。即ち、プルダウン
抵抗Ｒにより“Ｌ”に固定された制御端子を、強力な駆
動力の大きいドライバＤにより“Ｈ”にして、入力信号
Ａｔ、Ａｚ。
・・・を内部に伝える。
プルダウン抵抗Ｒは拡散抵抗、多結晶珪素層を用いた抵
抗等が用いられるが、いまＲの代わりにＦＥＴを用いＷ
／Ｌの値を、 プルダウンＦ ＥＴ ： Ｗｌ ／ Ｌ＋ ＝ ５
／ｓｏ 。
抗等が用いられるが、いまＲの代わりにＦＥＴを用いＷ
／Ｌの値を、 プルダウンＦ ＥＴ ： Ｗｌ ／ Ｌ＋ ＝ ５
／ｓｏ 。
ドライバＤのＦＥＴ： ｗｚ ／Ｌ２ ＝５０１５
。
。
とすれば、ＦＥＴのβ値（伝達コンダクタンスｇ１の電
圧に依存しない因子）はＷ／Ｌに比例するので、ドライ
バＤのＦ’ＥＴのβ値はプルダウンＦＥＴのそれの１０
０倍となり、十分駆動できることになる。
圧に依存しない因子）はＷ／Ｌに比例するので、ドライ
バＤのＦ’ＥＴのβ値はプルダウンＦＥＴのそれの１０
０倍となり、十分駆動できることになる。
第３図は本発明によるＬＳＩをパッケージに組込んだ断
面図である。
面図である。
図において、パ・７ケージ８の上に第１のチップ１を搭
載し、その上に第２のチップ４をフェイスアップに載せ
、パッド（ボンディングするための接続端子）３．５を
ワイヤ６でボンディングして両チップを結線する。つぎ
に第１のチップｌの周辺のパッド２と、パンケージ８に
メタライズして形成された内部リード９とをワイヤ７で
ボンディングする。内部リード９はパッケージの外部リ
ード１０に接続されている。１）はパッケージの蓋を示
す。
載し、その上に第２のチップ４をフェイスアップに載せ
、パッド（ボンディングするための接続端子）３．５を
ワイヤ６でボンディングして両チップを結線する。つぎ
に第１のチップｌの周辺のパッド２と、パンケージ８に
メタライズして形成された内部リード９とをワイヤ７で
ボンディングする。内部リード９はパッケージの外部リ
ード１０に接続されている。１）はパッケージの蓋を示
す。
実施例では両チップの結線をボンディングで行ったが、
バンプ（導電層の隆起部）、ビームリードで行ってもよ
い。
バンプ（導電層の隆起部）、ビームリードで行ってもよ
い。
以上説明したように本発明によれば、片方のチップを単
独で試験する際に、データ選択回路を設けることにより
、入力端子がフローティングになっても内部回路に論理
的不定状態を伝播しないで試験が可能となり、またＣＭ
Ｏ３に過大電流が流れて内部回路を破壊することはなく
なった。
独で試験する際に、データ選択回路を設けることにより
、入力端子がフローティングになっても内部回路に論理
的不定状態を伝播しないで試験が可能となり、またＣＭ
Ｏ３に過大電流が流れて内部回路を破壊することはなく
なった。
また両チップを結線した後試験をする際に、このチップ
に設けられたデータ選択回路の制御信号を他方のチップ
から伝えることができるようになった。
に設けられたデータ選択回路の制御信号を他方のチップ
から伝えることができるようになった。
第１図（ａｌ、 （ｂｌは第１の発明によるＣｈｉｐ
ｏｎ ＣｈｉｐＬＳＩの試験回路図、 第２図（ａｌ、 （ｂｌは第２の発明によるＣｈｉｐ
ｏｎ ＣｈｉｐＬｓＩの試験回路図、 第３図は本発明によるＬＳＩをパッケージに組込んだ断
面図である。 図において、 Ａ、、 Ａ２．・・・は入力信号、 Ｇ、、Ｇ２．・・・は論理ゲート、 Ｃは制御信号、 Ｒはプルダウン抵抗、 １は第１のチップ、 ２，３．５はバンド、４は第２
のチップ、 ６，７はワイヤ、８はパンケージ、
９は内部リード、１０は外部リード、 １）は蓋 を示す。 拳ｊ日
ｏｎ ＣｈｉｐＬＳＩの試験回路図、 第２図（ａｌ、 （ｂｌは第２の発明によるＣｈｉｐ
ｏｎ ＣｈｉｐＬｓＩの試験回路図、 第３図は本発明によるＬＳＩをパッケージに組込んだ断
面図である。 図において、 Ａ、、 Ａ２．・・・は入力信号、 Ｇ、、Ｇ２．・・・は論理ゲート、 Ｃは制御信号、 Ｒはプルダウン抵抗、 １は第１のチップ、 ２，３．５はバンド、４は第２
のチップ、 ６，７はワイヤ、８はパンケージ、
９は内部リード、１０は外部リード、 １）は蓋 を示す。 拳ｊ日
Claims (2)
- （１）少なくとも２個の半導体チップが結線されてなり
、第２のチップよりくる入力信号を受ける入力端子と、
制御信号を受ける制御端子と、該入力信号と該制御信号
を入力する論理ゲートとを第１のチップに設け、第１の
チップを単独で試験する際に内部回路に論理的不定状態
を伝播させないようにする手段を設けたことを特徴とす
る半導体装置。 - （２）少なくとも２個の半導体チップが結線されてなり
、第２のチップよりくる入力信号を受ける入力端子と、
制御信号を受ける制御端子と、該入力信号と該制御信号
を入力する論理ゲートとを第１のチップに設け、第１の
チップを単独で試験する際に内部回路に論理的不定状態
を伝播させないようにする手段を設け、かつ該制御端子
と電源電位または接地電位間にインピーダンスを挿入し
て該制御端子の電位を固定し、該制御端子に接続される
出力端子と、該出力端子に出力を接続した前記インピー
ダンスより低い出力インピーダンスを有するドライバと
を第２のチップに設け、第２のチップよりの選択信号を
第１のチップに伝え、両チップ結線後の試験ができるよ
うにしたことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59203128A JPS6181660A (ja) | 1984-09-28 | 1984-09-28 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59203128A JPS6181660A (ja) | 1984-09-28 | 1984-09-28 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6181660A true JPS6181660A (ja) | 1986-04-25 |
Family
ID=16468867
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59203128A Pending JPS6181660A (ja) | 1984-09-28 | 1984-09-28 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6181660A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6882175B2 (en) | 2002-07-11 | 2005-04-19 | Matsushita Electric Industrial Co., Ltd. | Inter-block interface circuit and system LSI |
| JP2006013495A (ja) * | 2004-06-22 | 2006-01-12 | Samsung Electronics Co Ltd | 他のチップを経由して入力信号を伝達する集積回路装置及び集積回路マルチチップパッケージ |
-
1984
- 1984-09-28 JP JP59203128A patent/JPS6181660A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6882175B2 (en) | 2002-07-11 | 2005-04-19 | Matsushita Electric Industrial Co., Ltd. | Inter-block interface circuit and system LSI |
| JP2006013495A (ja) * | 2004-06-22 | 2006-01-12 | Samsung Electronics Co Ltd | 他のチップを経由して入力信号を伝達する集積回路装置及び集積回路マルチチップパッケージ |
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